KR20240040157A - 표시 장치 - Google Patents

표시 장치 Download PDF

Info

Publication number
KR20240040157A
KR20240040157A KR1020220118395A KR20220118395A KR20240040157A KR 20240040157 A KR20240040157 A KR 20240040157A KR 1020220118395 A KR1020220118395 A KR 1020220118395A KR 20220118395 A KR20220118395 A KR 20220118395A KR 20240040157 A KR20240040157 A KR 20240040157A
Authority
KR
South Korea
Prior art keywords
alignment mark
pad
electrodes
area
hole
Prior art date
Application number
KR1020220118395A
Other languages
English (en)
Inventor
김형진
문향원
권혁태
안시형
장근영
Original Assignee
삼성디스플레이 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성디스플레이 주식회사 filed Critical 삼성디스플레이 주식회사
Priority to KR1020220118395A priority Critical patent/KR20240040157A/ko
Priority to US18/195,454 priority patent/US20240098894A1/en
Priority to CN202322305109.3U priority patent/CN220914224U/zh
Publication of KR20240040157A publication Critical patent/KR20240040157A/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H05K1/02—Details
    • H05K1/0266—Marks, test patterns or identification means
    • H05K1/0269—Marks, test patterns or identification means for visual or optical inspection
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/1218—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition or structure of the substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/124—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or layout of the wiring layers specially adapted to the circuit arrangement, e.g. scanning lines in LCD pixel circuits
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H05K1/02—Details
    • H05K1/0266—Marks, test patterns or identification means
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H05K1/02—Details
    • H05K1/0271—Arrangements for reducing stress or warp in rigid printed circuit boards, e.g. caused by loads, vibrations or differences in thermal expansion
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H05K1/02—Details
    • H05K1/11—Printed elements for providing electric connections to or between printed circuits
    • H05K1/111—Pads for surface mounting, e.g. lay-out
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/30—Assembling printed circuits with electric components, e.g. with resistor
    • H05K3/32—Assembling printed circuits with electric components, e.g. with resistor electrically connecting electric components or wires to printed circuits
    • H05K3/321—Assembling printed circuits with electric components, e.g. with resistor electrically connecting electric components or wires to printed circuits by conductive adhesives
    • H05K3/323—Assembling printed circuits with electric components, e.g. with resistor electrically connecting electric components or wires to printed circuits by conductive adhesives by applying an anisotropic conductive adhesive layer over an array of pads
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/30—Assembling printed circuits with electric components, e.g. with resistor
    • H05K3/32—Assembling printed circuits with electric components, e.g. with resistor electrically connecting electric components or wires to printed circuits
    • H05K3/34—Assembling printed circuits with electric components, e.g. with resistor electrically connecting electric components or wires to printed circuits by soldering
    • H05K3/341—Surface mounted components
    • H05K3/3431—Leadless components
    • H05K3/3436—Leadless components having an array of bottom contacts, e.g. pad grid array or ball grid array components
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H05K1/18—Printed circuits structurally associated with non-printed electric components
    • H05K1/189—Printed circuits structurally associated with non-printed electric components characterised by the use of a flexible or folded printed circuit
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/09—Shape and layout
    • H05K2201/09818—Shape or layout details not covered by a single group of H05K2201/09009 - H05K2201/09809
    • H05K2201/09918—Optically detected marks used for aligning tool relative to the PCB, e.g. for mounting of components
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/10—Details of components or other objects attached to or integrated in a printed circuit board
    • H05K2201/10007—Types of components
    • H05K2201/10128—Display

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Devices For Indicating Variable Information By Combining Individual Elements (AREA)

Abstract

표시 장치가 제공된다. 일 실시예에 따른 표시 장치는 복수의 화소를 포함하는 표시 영역, 및 표시 영역의 주변에 위치하며, 패드 영역을 포함하는 비표시 영역을 구비하는 기판, 및 패드 영역에 부착되는 회로 기판을 포함하며, 패드 영역에는 기판 상의 제1 방향을 따라 배열된 복수의 패드 전극들, 및 복수의 패드 전극들의 제1 방향의 일 측에 위치하며, 복수의 패드 전극들 보다 두께 방향을 향해 더 돌출된 제1 얼라인마크가 배치되고, 회로 기판은 베이스부, 베이스부의 일면에 배치되며, 복수의 패드 전극들과 각각 대향하는 복수의 리드 전극들, 및 복수의 리드 전극들의 제1 방향의 일측에 배치되며, 베이스부를 두께 방향으로 완전히 관통하는 제1 얼라인마크 홀을 포함하고, 제1 얼라인마크의 형상은 제1 얼라인마크 홀의 형상과 동일하며, 제1 얼라인마크는 제1 얼라인마크 홀에 수용된다.

Description

표시 장치{DISPLAY DEVICE}
본 발명은 표시 장치에 관한 것이다.
정보화 사회가 발전함에 따라 영상을 표시하기 위한 표시 장치에 대한 요구가 다양한 형태로 증가하고 있다. 예를 들어, 표시 장치는 스마트폰, 디지털 카메라, 노트북 컴퓨터, 네비게이션, 및 스마트 텔레비전과 같이 다양한 전자기기에 적용되고 있다. 표시 장치는 액정 전자 기기(Liquid Crystal Display Device), 전계 방출 전자 기기(Field Emission Display Device), 유기 발광 전자 기기(Organic Light Emitting Display Device) 등과 같은 평판 표시 장치일 수 있다.
구동 칩은 데이터 드라이버 또는 스캔 드라이버로 기능하며, 칩 온 글라스(chip on glass, COG) 방식으로 표시 패널의 기판 위에 실장될 수 있다. 인쇄회로기판은 구동 칩 제어를 위한 신호를 구동 칩으로 출력하며, 휘어짐이 가능한 연성인쇄회로(flexible printed circuit, FPC)로 구성될 수 있다.
한편, 표시 장치의 화면을 구동하기 위해, 외부 장치로부터 데이터 전압 및/또는 스캔 신호가 인가되는데, 표시 장치의 해상도가 높아질수록 외부 장치로부터 데이터 전압 및/또는 스캔 신호를 인가받기 위한 입력 패드 전극들의 개수가 증가 되어야한다.
이러한 입력 패드 전극들은 외부 장치, 에컨대, 인쇄 회로 필름의 리드 전극들과 전기적으로 연결되는데, 표시 장치의 화면 구동 불량을 방지하기 위해서는 높은 해상도에서 많은 개수가 요구되는 입력 패드 전극들 및 이와 대응되는 리드 전극들 간의 얼라인(Align)이 중요하다.
본 발명이 해결하고자 하는 과제는 표시 패널의 패드 영역에 부착되는 인쇄 회로 기판의 측면에 배치된 리드 전극들의 들뜸 현상을 방지하여 얼라인 공차를 줄일 수 있는 표시 장치를 제공하고자 하는 것이다.
본 발명의 과제들은 이상에서 언급한 과제로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 과제를 해결하기 위한 일 실시예에 따른 표시 장치는 복수의 화소를 포함하는 표시 영역, 및 상기 표시 영역의 주변에 위치하며, 패드 영역을 포함하는 비표시 영역을 구비하는 기판, 및 상기 패드 영역에 부착되는 회로 기판을 포함하며, 상기 패드 영역에는 상기 기판 상의 제1 방향을 따라 배열된 복수의 패드 전극들, 및 상기 복수의 패드 전극들의 상기 제1 방향의 일 측에 위치하며, 상기 복수의 패드 전극들 보다 두께 방향을 향해 더 돌출된 제1 얼라인마크가 배치되고, 상기 회로 기판은 베이스부, 상기 베이스부의 일면에 배치되며, 상기 복수의 패드 전극들과 각각 대향하는 복수의 리드 전극들, 및 상기 복수의 리드 전극들의 상기 제1 방향의 일측에 배치되며, 상기 베이스부를 두께 방향으로 완전히 관통하는 제1 얼라인마크 홀을 포함하고, 상기 제1 얼라인마크의 형상은 제1 얼라인마크 홀의 형상과 동일하며, 상기 제1 얼라인마크는 상기 제1 얼라인마크 홀에 수용된다.
상기 제1 얼라인마크와 상기 복수의 패드 전극들은 서로 동일한 물질로 이루어질 수 있다.
상기 복수의 패드 전극들의 두께는 상기 제1 얼라인마크의 두께의 1/4 내지 1/3일 수 있다.
상기 제1 얼라인마크는 상기 제1 방향과 교차하는 제2 방향으로 연장된 제1 부분 및 상기 제1 부분으로부터 상기 제1 방향의 일 측으로 연장되는 제2 부분을 포함할 수 있다.
제1 얼라인마크는 상기 제1 부분으로부터 상기 제1 방향의 타 측을 향해 연장되는 제3 부분을 더 포함할 수 있다.
상기 제1 얼라인마크는 상기 복수의 패드 전극들과 동일한 형상을 가질 수 있다.
상기 복수의 패드 전극들의 상기 제1 방향의 타 측에 위치하며, 상기 복수의 패드 전극들 보다 두께 방향을 향해 더 돌출된 제2 얼라인마크, 및 상기 복수의 리드 전극들의 상기 제1 방향의 타 측에 위치하며, 상기 베이스부를 두께 방향으로 완전히 관통하는 제2 얼라인마크 홀을 더 포함하며, 상기 제2 얼라인마크의 형상은 상기 제2 얼라인마크 홀의 형상과 동일하고, 상기 제2 얼라인마크는 상기 제2 얼라인마크 홀에 수용될 수 있다.
상기 제1 얼라인마크의 형상과 상기 제2 얼라인마크의 형상은 상이할 수 있다.
상기 제1 얼라인마크의 상기 제1 방향의 일 측에 위치하며, 상기 복수의 패드 전극들 보다 두께 방향을 향해 더 돌출된 제3 얼라인마크, 및 상기 제1 얼라인마크의 상기 제1 방향의 일 측에 위치하며, 상기 베이스부를 두께 방향으로 완전히 관통하는 제3 얼라인마크 홀을 더 포함하며, 상기 제3 얼라인마크의 형상은 상기 제3 얼라인마크 홀의 형상과 동일하고, 상기 제3 얼라인마크는 상기 제3 얼라인마크 홀에 수용될 수 있다.
상기 복수의 패드 전극들 사이에 위치하며, 상기 복수의 패드 전극들 보다 두께 방향을 향해 더 돌출된 제3 얼라인마크, 및 상기 복수의 리드 전극들 사이에 위치하며, 상기 베이스부를 두께 방향으로 완전히 관통하는 제3 얼라인마크 홀을 더 포함하고, 상기 제3 얼라인마크는 상기 제3 얼라인마크 홀에 수용될 수 있다.
상기 회로 기판은 리지드(rigid)한 물질로 이루어질 수 있다.
평면상 상기 제1 얼라인마크는 상기 제1 얼라인마크 홀의 내측면에 의해 둘러싸일 수 있다.
상기 제1 얼라인마크의 측면은 상기 제1 얼라인마크 홀의 내측면과 중첩할 수 있다.
상기 기판의 상기 패드 영역과 상기 회로 기판 사이에 배치되며, 접착 부재 및 상기 접착 부재 내에 분산되어 배치된 복수의 도전성볼을 포함하는 이방성 도전 필름을 더 포함하고, 상기 복수의 패드 전극들과 상기 복수의 리드 전극들은 상기 도전성볼을 통해 전기적으로 연결될 수 있다.
상기 이방성 도전 필름은 상기 제1 얼라인마크의 측면과 상면 및 상기 제1 얼라인마크 홀의 내측면과 직접 접촉하며, 상기 제1 얼라인마크 홀을 충진할 수 있다.
상기 과제를 해결하기 위한 다른 실시예에 따른 표시 장치는 복수의 화소를 포함하는 표시 영역, 및 상기 표시 영역의 주변에 위치하며, 패드 영역을 포함하는 비표시 영역을 구비하는 기판, 상기 패드 영역에 부착되는 회로 기판, 및 상기 표시 영역과 상기 패드 영역 사이의 비표시 영역에서 상기 기판 상의 제1 방향을 따라 배열되며, 상기 복수의 화소 및 상기 회로 기판과 전기적으로 연결된 복수의 구동칩들을 포함하고, 상기 패드 영역에는 상기 제1 방향을 따라 배열된 복수의 패드 전극들, 및 상기 복수의 패드 전극들의 상기 제1 방향의 일 측에 위치하며, 상기 복수의 패드 전극들 보다 두께 방향을 향해 더 돌출된 제1 얼라인마크가 배치되며, 상기 회로 기판은 일면 및 상기 일면의 반대면인 타면을 포함하는 베이스부, 상기 베이스부의 상기 타면에 배치되며, 상기 복수의 패드 전극들과 각각 대향하는 복수의 리드 전극들, 및 상기 복수의 리드 전극들의 상기 제1 방향의 일 측에 배치되며, 상기 베이스부의 상기 타면으로부터 상기 일면을 향해 함몰된 제1 얼라인마크 수용부를 포함하고, 상기 제1 얼라인마크와 제1 얼라인마크 수용부는 동일한 형상을 갖고, 상기 제1 얼라인마크는 제1 얼라인마크 수용부에 수용된다.
상기 복수의 패드 전극들의 상기 제1 방향의 타 측에 위치하며, 상기 복수의 패드 전극들 보다 두께 방향을 향해 더 돌출되고, 상기 제1 얼라인마크와 동일한 형상을 갖는 제2 얼라인마크 및 상기 복수의 리드 전극들의 상기 제1 방향의 타 측에 위치하며, 상기 베이스부의 상기 타면으로부터 상기 일면을 향해 함몰된 제2 얼라인마크 수용부를 더 포함하며, 상기 제2 얼라인마크의 형상은 상기 제2 얼라인마크 수용부의 형상과 동일하고, 상기 제2 얼라인마크는 상기 제2 얼라인마크 수용부에 수용될 수 있다.
상기 기판의 상기 패드 영역과 상기 회로 기판 사이에 배치되며, 접착 부재 및 상기 접착 부재 내에 분산되어 배치된 복수의 도전성볼을 포함하는 이방성 도전 필름을 더 포함하고, 상기 복수의 패드 전극들과 상기 복수의 리드 전극들은 상기 도전성볼을 통해 전기적으로 연결될 수 있다.
상기 이방성 도전 필름은 상기 제1 얼라인마크와 상기 제1 얼라인마크 수용부 사이 및 상기 제2 얼라인마크와 상기 제2 얼라인마크 수용부 사이에 게재될 수 있다.
상기 이방성 도전 필름은 상기 제1 얼라인마크, 상기 제1 얼라인마크 수용부, 상기 제2 얼라인마크, 및 상기 제2 얼라인마크 수용부와 비중첩하며, 상기 제1 얼라인마크는 상기 제1 얼라인마크 수용부와 직접 접촉하고, 상기 제2 얼라인마크는 상기 제2 얼라인마크 수용부와 직접 접촉할 수 있다.
기타 실시예의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
일 실시예에 따른 표시 장치는 복수의 패드 전극들의 양 측에 위치하며, 복수의 패드 전극들 보다 두꺼운 두께를 갖는 얼라인마크 및 패드 영역에 부착되는 인쇄 회로 기판에 위치하며, 얼라인마크와 물리적으로 결합하는 얼라인마크 홀을 포함할 수 있다.
이에 따라, 인쇄 회로 기판이 표시 패널의 패드 영역에 본딩될 때, 표시 패널의 기판과 인쇄 회로 기판의 열팽창 계수 차이에 따른 인쇄 회로 기판의 측면에 배치된 리드 전극들의 들뜸 현상을 방지할 수 있고, 패드 전극들과 리드 전극들 간의 얼라인 공차를 줄일 수 있다.
실시예들에 따른 효과는 이상에서 예시된 내용에 의해 제한되지 않으며, 더욱 다양한 효과들이 본 명세서 내에 포함되어 있다.
도 1은 일 실시예에 따른 표시 장치를 나타내는 사시도이다.
도 2는 도 1에 따른 표시 장치의 개략적인 단면도이다.
도 3 및 도 4는 일 실시예에 따른 표시 패널의 평면도이다.
도 5는 도 4의 A 영역을 확대한 확대도이다.
도 6은 일 실시예에 따른 표시 패널의 제1 패드 영역과 제1 패드 영역에 부착된 인쇄 회로 기판을 나타낸 사시도이다.
도 7은 일 실시예에 따른 표시 패널의 제1 패드 영역의 평면도이다.
도 8은 도 7의 Ⅰ-Ⅰ’선을 따라 절단한 단면도이다.
도 9는 일 실시예에 따른 인쇄 회로 기판의 평면도이다.
도 10은 도 9의 Ⅱ-Ⅱ’선을 따라 절단한 단면도이다.
도 11은 일 실시예에 따른 표시 패널의 제1 패드 영역과 제1 패드 영역에 부착된 인쇄 회로 기판을 나타낸 평면도이다.
도 12는 도 11의 Ⅲ-Ⅲ’선을 따라 절단한 단면도이다.
도 13은 다른 실시예에 따른 표시 패널의 제1 패드 영역의 평면도이다.
도 14는 다른 실시예에 따른 인쇄 회로 기판의 평면도이다.
도 15는 또 다른 실시예에 따른 표시 패널의 제1 패드 영역의 평면도이다.
도 16은 또 다른 실시예에 따른 표시 패널의 제1 패드 영역의 평면도이다.
도 17은 또 다른 실시예에 따른 표시 패널의 제1 패드 영역의 평면도이다.
도 18은 또 다른 실시예에 따른 표시 패널의 제1 패드 영역의 평면도이다.
도 19는 또 다른 실시예에 따른 도 11의 Ⅲ-Ⅲ’선을 따라 절단한 단면도이다.
도 20은 다른 실시예에 따른 인쇄 회로 기판의 사시도이다.
도 21은 다른 실시예에 따른 인쇄 회로 기판의 평면도이다.
도 22는 도 21의 Ⅳ- Ⅳ’선을 따라 절단한 단면도이다.
도 23은 또 다른 실시예에 따른 표시 패널의 제1 패드 영역과 제1 패드 영역에 부착된 인쇄 회로 기판을 나타낸 평면도이다.
도 24는 도 23의 Ⅴ- Ⅴ’선을 따라 절단한 단면도이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하부 부재 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다.
소자 또는 층이 다른 소자 또는 층의 "상(on)"으로 지칭되는 것은 다른 소자 바로 위에 또는 중간에 다른 층 또는 다른 소자를 개재한 경우를 모두 포함한다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다. 실시예들을 설명하기 위한 도면에 개시된 형상, 크기, 비율, 각도, 개수 등은 예시적인 것이므로 본 발명이 도시된 사항에 한정되는 것은 아니다.
비록 제1, 제2 등이 다양한 구성요소들을 서술하기 위해서 사용되나, 이들 구성요소들은 이들 용어에 의해 제한되지 않음은 물론이다. 이들 용어들은 단지 하나의 구성요소를 다른 구성요소와 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 구성요소는 본 발명의 기술적 사상 내에서 제2 구성요소일 수도 있음은 물론이다.
이하, 첨부된 도면을 참조하여 구체적인 실시예들에 대하여 설명한다.
도 1은 일 실시예에 따른 표시 장치를 나타내는 사시도이다. 도 2는 도 1에 따른 표시 장치의 개략적인 단면도이다.
표시 장치(1)의 두께 방향은 제3 방향(DR3)이 지시한다. 이하에서 설명되는 각 구성들의 전면(또는 상면)과 배면(또는 하면)은 제3 방향(DR3)에 의해 구분된다. 그러나, 도시된 제1 내지 제3 방향들(DR1, DR2, DR3)은 예시에 불과하다. 이하, 제1 내지 제3 방향들은 제1 내지 제3 방향들(DR1, DR2, DR3) 각각 이 지시하는 방향으로써 정의되고, 동일한 도면 부호를 참조한다.
도 1 및 도 2를 참조하면, 표시 장치(1)는 동영상이나 정지영상을 표시한다. 표시 장치(1)는 표시 화면을 제공하는 모든 전자 장치를 지칭할 수 있다. 예를 들어, 표시 화면을 제공하는 텔레비전, 노트북, 모니터, 광고판, 사물 인터넷, 모바일 폰, 스마트 폰, 태블릿 PC(Personal Computer), 전자 시계, 스마트 워치, 워치 폰, 헤드 마운트 디스플레이, 이동 통신 단말기, 전자 수첩, 전자 책, PMP(PortableMultimedia Player), 내비게이션, 게임기, 디지털 카메라, 캠코더 등이 표시 장치(1)에 포함될 수 있다.
표시 장치(1)는 표시 화면을 제공하는 표시 패널(10)을 포함한다. 표시 패널(10)의 예로는 LED 표시 패널, 유기발광 표시 패널, 양자점 발광 표시 패널, 플라즈마 표시 패널, 전계방출 표시 패널 등을 들 수 있다. 이하에서는 표시 패널의 일 예로서, LED 표시 패널이 적용된 경우를 예시하지만, 그에 제한되는 것은 아니며, 동일한 기술적 사상이 적용 가능하다면 다른 표시 패널에도 적용될 수 있다.
도 1에 도시된 바와 같이, 표시 장치(1)는 화상을 표시하는 표시 영역(DA)과 표시 영역(DA)의 주변에 배치되는 비표시 영역(NDA)을 포함할 수 있다. 즉, 표시 영역(DA)은 제1 방향(DR1) 및 제2 방향(DR2)이 정의하는 면과 평행할 수 있다. 비표시 영역(NDA)은 표시 영역(DA)의 테두리를 따라 정의된다.
표시 영역(DA)은 평면상 모서리가 수직인 직사각형 또는 모서리가 둥근 직사각형 형상일 수 있다. 표시 영역(DA)의 평면 형상은 직사각형에 제한되는 것은 아니며, 원형, 타원형이나 기타 다양한 형상을 가질 수 있다. 비표시 영역(NDA)은 표시 영역(DA)의 4변에 인접하도록 배치될 수 있다. 비표시 영역(NDA)은 표시 장치의 베젤을 구성할 수 있다.
표시 영역(DA)은 복수의 화소를 포함할 수 있다. 복수의 화소는 행렬 방향으로 배열될 수 있다. 각 화소의 형상은 평면상 직사각형 또는 정사각형일 수 있지만, 이에 제한되는 것은 아니며, 각 변이 일 방향에 대해 기울어진 마 름모 형상일 수도 있다. 각 화소는 스트라이프 타입 또는 펜타일 타입으로 교대 배열될 수 있다. 또한, 화소들 각각은 특정 파장대의 광을 방출하는 발광 소자를 하나 이상 포함하여 특정 색을 표시할 수 있다.
표시 패널(10)은 제1 기판(100) 및 제1 기판(100) 상에 배치되는 제2 기판(200)을 포함할 수 있다. 도시되지 않았지만, 표시 패널(10)은 제1 기판(100)과 제2 기판(200)을 결합시키는 실링 부재(미도시)를 더 포함할 수 있다.
제1 기판(100)은 복수의 화소를 포함하며, 각 화소마다 배치된 발광 소자를 포함할 수 있다. 제1 기판(100)은 화상 표시에 필요한 광을 제공하는 표시 기판일 수 있다. 제1 기판(100)은 유리, 석영 등의 리지드(rigid)한 물질을 포함하는 리지드 기판일 수도 있고, 연성 유리, 폴리이미드 등의 플렉서블한 물질을 포함하는 플렉서블 기판일 수도 있다.
제2 기판(200)은 제1 기판(100)과 대향하여 배치될 수 있다. 예를 들어, 제2 기판(200)은 제1 기판(100) 상에 배치되어 발광 소자를 봉지하는 봉지 기판일 수 있다. 제2 기판(200)은 공기 또는 수분 등으로부터 발광 소자의 손상을 방지할 수 있다. 제2 기판(200)은 투명한 플레이트 또는 투명한 필름을 포함할 수 있다. 예를 들어, 제2 기판(200)은 글라스 재료, 석영 재료 등을 포함할 수 있다.
제1 기판(100)은 표시 영역(DA) 및 비표시 영역(NDA)에 걸쳐 배치되며, 제2 기판(200)보다 평면상 넓은 면적을 가질 수 있다. 제1 기판(100)의 제2 방향(DR2) 일 측의 일부 영역은 제2 기판(200)과 비중첩할 수 있다. 예를 들어, 제1 기판(100)은 제2 기판(200)의 제1 방향(DR1)을 따라 연장된 제2 방향(DR2) 일 측 장변으로부터 제2 방향(DR2)의 일 측으로 더 돌출될 수 있다. 제1 기판(100)의 나머지 변들은 제2 기판(200)의 나머지 변들과 정렬될 수 있다.
제2 기판(200)과 비중첩하는 제1 기판(100)의 제2 방향(DR2)의 일 측에 위치하는 비표시 영역(NDA)은 패드 영역(PA)을 포함할 수 있다.
패드 영역(PA)은 제1 패드 영역(PA1) 및 제2 패드 영역(PA2)을 포함할 수 있다. 제1 패드 영역(PA1) 및 제2 패드 영역(PA2)에는 후술될 패드 전극들이 배치되어 표시 패널(10), 후술될 구동칩(DIC), 및 후술될 인쇄 회로 기판(PCB)과 전기적으로 연결되는 영역일 수 있다. 즉, 후술하는 인쇄 회로 기판(PCB) 및 구동칩(DIC) 각각은 제1 패드 영역(PA1) 및 제2 패드 영역(PA2)에 의해 표시 패널(10)에 전기적으로 연결될 수 있다.
표시 장치(1)는 인쇄 회로 기판(PCB) 및 구동칩(DIC)을 더 포함할 수 있다.
제1 패드 영역(PA1)에는 인쇄 회로 기판(PCB)이 부착될 수 있다.
인쇄 회로 기판(PCB)은 제1 방향(DR1)으로 연장된 장변과 제2 방향(DR2)으로 연장된 단변을 갖고, 제1 패드 영역(PA1)과 인쇄 회로 기판(PCB) 사이에 배치되는 제1 이방성 도전 필름(ACF)에 의해 제1 패드 영역(PA1)에 배치된 복수의 패드 전극들과 전기적으로 연결될 수 있다.
인쇄 회로 기판(PCB)은 강성을 갖는 리지드(rigid)한 물질로 이루어지며, 불투명할 수 있다. 다만, 이에 제한되지 않으며, 몇몇 실시예에서 인쇄 회로 기판(PCB)은 휘어짐이 가능한 연성 인쇄 회로 필름일 수 있다.
도 1에서는 표시 패널(10)의 제1 패드 영역(PA1)에 하나의 인쇄 회로 기판(PCB)이 부착되는 것으로 도시하였으나, 이에 제한되지 않으며, 몇몇 실시예에서 표시 패널(10)의 제1 패드 영역(PA1)에 복수의 인쇄 회로 기판(PCB)이 부착될 수 있다. 예를 들어, 인쇄 회로 기판(PCB)은 제1 방향(DR1)으로 서로 이격되어 배열되며, 제1 패드 영역(PA1)에 부착될 수 있다.
제2 패드 영역(PA2)에는 복수의 구동칩(DIC)들이 실장될 수 있다. 복수의 구동칩(DIC)들은 표시 영역(DA)과 제1 패드 영역(PA1) 사이에 위치하는 제2 패드 영역(PA2)에 제1 방향(DR1)을 따라 배열될 수 있다. 복수의 구동칩(DIC)들은 제2 패드 영역(PA2)과 복수의 구동칩(DIC)들 사이에 배치되는 제2 이방성 도전 필름(ACF2)에 의해 제2 패드 영역(PA2)에 배치되는 복수의 패드 전극들과 전기적으로 연결될 수 있다.
복수의 구동칩(DIC)들은 COG(Chip on Glass), COP(Chip on Plastic), COF(Chip on Flim) 방식으로 표시 패널(10)에 부착될 수 있다. 예를 들어, 도 1 및 도 2에 도시된 바와 같이, 복수의 구동칩(DIC)들은 표시 패널(10)의 제2 패드 영역(PA2)에 칩 온 글라스(chip on glass, COG) 방식으로 직접 실장될 수 있다. 도 1 및 도 2에서는 복수의 구동칩(DIC)들이 표시 패널(10)의 비표시 영역(NDA)에 포함된 제2 패드 영역(PA2)에 직접 실장되는 것으로 도시하였으나, 이에 제한되지 않으며, 몇몇 실시예에서 복수의 구동칩(DIC)들은 칩 온 필름(Chip on film, COF) 방식으로 인쇄 회로 기판(PCB) 상에 실장될 수 있다.
도 3 및 도 4는 일 실시예에 따른 표시 패널의 평면도이다. 도 5는 도 4의 A 영역을 확대한 확대도이다. 도 6은 일 실시예에 따른 표시 패널의 제1 패드 영역과 제1 패드 영역에 부착된 인쇄 회로 기판을 나타낸 사시도이다.
구체적으로, 도 3은 일 실시예에 따른 표시 패널(10)의 제1 패드 영역(PA1)에 인쇄 회로 기판(PCB)이 부착되기 전의 모습을 나타내는 평면도이며, 도 4는 일 실시예에 따른 표시 패널(10)의 제1 패드 영역(PA1)에 인쇄 회로 기판(PCB)이 부착된 모습을 나타내는 평면도이다.
도 3 내지 도 6을 참조하면, 표시 영역(DA)에는 복수의 화소(SP)들 뿐만 아니라, 화소(SP)들에 접속되는 스캔 배선(SL)들, 데이터 배선(DL)들, 및 구동 전압 배선(VDDL)들이 배치될 수 있다. 스캔 배선(SL)들은 제1 방향(DR1)으로 나란하게 형성되고, 데이터 배선(DL) 들은 제1 방향(DR1)과 교차하는 제2 방향(DR2)으로 나란하게 형성될 수 있다. 구동 전압 배선(VDDL)들은 표시 영역(DA)에서 제2 방향(DR2)으로 나란하게 형성될 수 있다. 표시 영역(DA)에서 제2 방향(DR2)으로 나란하게 형성된 구동 전압 배선(VDDL)들은 비표시 영역(NDA)에서 서로 연결될 수 있다.
화소(SP)들 각각은 스캔 배선(SL)들 중 적어도 어느 하나, 데이터 배선(DL)들 중 어느 하나, 구동 전압 배선(VDDL)들 중 어느 하나에 접속될 수 있다. 도 3 및 도 4에서는 설명의 편의를 위해 화소(SP)들 각각이 1 개의 스캔 배선(SL)들, 1 개의 데이터 배선(DL), 및 구동 전압 배선(VDDL)에 접속된 것을 예시하였지만, 이에 제한되지 않는다. 예를 들어, 복수의 화소(SP)들 각각은 2 개의 스캔 배선(SL)들이 아닌 3 개의 스캔 배선(SL)들에 접속될 수도 있다.
비표시 영역(NDA)의 제2 방향(DR2)의 일 측에는 위에서 상술한 바와 같이, 복수의 패드 전극(PE)들이 배치되는 패드 영역(PA)이 배치될 수 있다. 구체적으로, 패드 영역(PA)은 제2 방향(DR2)의 일 측 가장 자리에 배치되며, 인쇄 회로 기판(PCB)이 부착되는 제1 패드 영역(PA1)과 표시 영역(DA)과 제1 패드 영역(PA1) 사이에 배치되는 제2 패드 영역(PA2)을 포함할 수 있다. 즉, 제1 패드 영역(PA1)과 제2 패드 영역(PA2)은 제2 방향(DR2)에서 서로 이격될 수 있다.
패드 영역(PA)에 배치되는 복수의 패드 전극(PE)들은 제1 패드 전극(PE1)들, 제2 패드 전극(PE2)들, 및 제3 패드 전극(PE3)들을 포함할 수 있다.
제1 패드 전극(PE1)들이 배치된 영역은 제1 패드 영역(PA1)으로 정의되고, 제2 패드 전극(PE2)들 및 제3 패드 전극(PE3)들이 배치된 영역은 제2 패드 영역(PA2)으로 정의된다.
제1 패드 영역(PA1)에서 제1 패드 전극(PE1)들은 제1 방향(DR1)을 따라 서로 이격되어 배열될 수 있다. 제2 패드 영역(PA2)에서 제2 패드 전극(PE2)들과 제3 패드 전극(PE3)들은 각각 제1 방향(DR1)을 따라 서로 이격되어 복수의 행을 이루도록 배열될 수 있다. 즉, 제2 패드 영역(PA2)에서 제2 패드 전극(PE2)이 제1 방향(DR1)을 따라 서로 이격되어 제1 행을 이루도록 배열되고, 제3 패드 전극(PE3)들은 제1 방향(DR1)을 따라 서로 이격되어 제2 행을 이루도록 배열될 수 있다. 다시 말해, 제2 패드 영역(PA2)에서 제2 패드 전극(PE2)들과 제3 패드 전극(PE3)들은 평면상 2행을 이루며 배열될 수 있다. 다만, 이에 제한되는 것은 아니며, 복수의 패드 전극(PE)의 개수 및 배열 방식은 이에 제한되지 않는다.
도 3 내지 도 5에 도시된 바와 같이, 제3 패드 전극(PE3)들의 적어도 일부는 표시 영역(DA)으로부터 연장되는 복수의 데이터 배선(DL)들과 각각 연결되며, 제2 패드 전극(PE2)들과 제1 패드 전극(PE)들은 제2 방향(DR2)으로 연장되는 복수의 연결 신호 배선(FL)들을 통해 서로 연결될 수 있다.
비표시 영역(NDA)의 제1 방향(DR1)의 일 측에는 스캔 배선(SL)들에 스캔 신호들을 인가하기 위한 스캔 구동부(410)가 배치될 수 있다. 스캔 구동부(410)는 복수의 스캔 제어 배선(SCL)들을 통해 구동칩(DIC)에 연결될 수 있다. 스캔 구동부(410)는 제1 패드 영역(PA1)에 배치된 복수의 제1 패드 전극(PE1)들 중 일부와 연결된 복수의 스캔 제어 배선(SCL)들을 통해 제1 패드 전극(PE1)들로부터 스캔 제어 신호를 입력 받을 수 있다. 스캔 구동부(410)는 스캔 제어 신호에 따라 스캔 신호들을 생성하고, 스캔 신호들을 스캔 배선(SL)들에 순차적으로 출력할 수 있다.
스캔 구동부(410)의 스캔 신호들에 의해 데이터 전압들이 공급될 화소(SP)들이 선택되며, 선택된 화소(SP)들에 데이터 전압들이 공급된다. 도 3 및 도 4에서는 스캔 구동부(410)가 비표시 영역(NDA)의 제1 방향(DR1)의 일 측에 배치된 것으로 도시하였으나, 이에 제한되지 않는다. 예를 들어, 스캔 구동부(410)는 비표시 영역(NDA)의 제1 방향(DR1)의 일 측 및 타 측 모두에 배치될 수 있다.
도 5 및 도 6에 도시된 바와 같이, 인쇄 회로 기판(PCB)은 베이스 기판(BS) 및 표시 패널(10)과 대향하는 베이스 기판(BS)의 일면 상에 배치되며, 제1 패드 전극(PE1)들과 전기적으로 연결되는 복수의 리드 전극(LE)들을 포함할 수 있다. 인쇄 회로 기판(PCB)은 제1 이방성 도전 필름(ACF1)을 통해 제1 패드 영역(PA1)에 본딩될 수 있다. 복수의 리드 전극(LE)들은 각각 평면상에서 대략적인 직사각형의 형상을 가질 수 있으나, 이에 제한되지 않는다.
복수의 리드 전극(LE)들은 각각 평면상에서 복수의 제1 패드 전극(PE1)들과 중첩되도록 배치될 수 있다. 복수의 리드 전극(LE)들은 평면상에서 복수의 제1 패드 전극(PE1)들에 상응하는 형상으로 배열될 수 있다. 복수의 리드 전극(LE)들은 평면상에서 적어도 하나의 행 및/또는 적어도 하나의 열을 이루도록 배열될 수 있다. 도 5에서 복수의 리드 전극(LE)들은 제1 패드 영역(PA1)에서 제1 방향(DR1)으로 연장하는 하나의 열을 이루도록 배열될 수 있으나, 복수의 리드 전극(LE)들의 개수 및 배열 방식은 이에 제한되지 않는다.
구동칩(DIC)은 회로 기판(DIS) 및 표시 패널(10)과 대향하는 회로 기판(DIS)의 일면 상에 배치되며, 제2 패드 전극(PE2)들과 전기적으로 연결되는 복수의 제1 범프 전극(BP1)들 및 제3 패드 전극(PE3)들과 전기적으로 연결되는 제2 범프 전극(BP2)들을 포함할 수 있다. 구동칩(DIC)은 제2 이방성 도전 필름(ACF2)을 통해 제2 패드 영역(PA2)에 본딩될 수 있다. 복수의 범프 전극(BP)들은 각각 평면상에서 대략적인 직사각형의 형상을 가질 수 있으나, 이에 제한되지 않는다.
복수의 범프 전극(BP)들은 각각 평면상에서 복수의 제2 패드 전극(PE2)들 및 제3 패드 전극(PE3)들과 중첩되도록 배치될 수 있다. 복수의 리드 전극(LE)들은 평면상에서 복수의 제1 패드 전극(PE1)들에 상응하는 형상으로 배열될 수 있다. 복수의 리드 전극(LE)들은 평면상에서 적어도 하나의 행 및/또는 적어도 하나의 열을 이루도록 배열될 수 있다. 도 5에서 복수의 범프 전극(BP)들은 제2 패드 영역(PA2)에서 제1 방향(DR1)으로 연장하고 제2 방향(DR2)으로 서로 이격된 복수의 행을 이루도록 배열될 수 있으나, 복수의 범프 전극(BP)들의 개수 및 배열 방식은 이에 제한되지 않는다.
패드 전극(PE)들의 평면상의 크기는 리드 전극(LE)들 및 범프 전극(BP)들 보다 클 수 있으나, 패드 전극(PE), 리드 전극(LE), 및 범프 전극(BP)의 크기 관계는 이에 제한되지 않는다.
패드 전극(PE), 범프 전극(BP), 리드 전극(LE), 데이터 배선(DL), 및 연결 신호 배선(FL)은 도전 물질을 포함할 수 있다. 도전 물질의 예로는 몰리브덴(Mo), 알루미늄(Al), 백금(Pt), 팔라듐(Pd), 은(Ag), 마그네슘 (Mg), 금(Au), 니켈(Ni), 네오디뮴(Nd), 이리듐(Ir), 크롬(Cr), 칼슘(Ca), 티타늄(Ti), 탄탈륨(Ta), 텅스텐(W), 구리(Cu) 가운데 선택된 하나 이상의 금속 등을 들 수 있다.
제1 패드 영역(PA1)은 제1 패드 전극(PE1)들의 양 측에 배치되는 제1 얼라인마크(AM1)와 제2 얼라인마크(AM2)를 더 포함할 수 있다. 즉, 제1 얼라인마크(AM1)와 제2 얼라인마크(AM2)는 복수의 제1 패드 전극(PE1)들을 사이에 두고 제1 방향(DR1)으로 이격되어 제1 패드 영역(PA1)의 양 측 가장 자리에 배치될 수 있다. 제1 얼라인마크(AM1)와 제2 얼라인마크(AM2)는 제1 패드 전극(PE1)들 보다 제3 방향(DR3)으로 더 돌출될 수 있다. 제1 얼라인마크(AM1)와 제2 얼라인마크(AM2)에 대한 상세한 설명은 후술된다.
제1 패드 영역(PA1)에 부착되는 인쇄 회로 기판(PCB)은 복수의 리드 전극(LE)의 제1 방향(DR1)의 일 측에 배치되는 제1 얼라인마크 홀(AMH1), 및 복수의 리드 전극(LE)의 제1 방향(DR1)의 타 측에 배치되는 제2 얼라인마크 홀(AMH2)을 더 포함할 수 있다. 제1 얼라인마크 홀(AMH1)과 제2 얼라인마크 홀(AMH2) 각각은 제1 얼라인마크(AM1) 및 제2 얼라인마크(AM2)의 평면상 형상과 동일한 형상을 가질 수 있다.
인쇄 회로 기판(PCB)이 제1 패드 영역(PA1)이 부착될 때, 제1 얼라인마크 홀(AMH1)과 제2 얼라인마크 홀(AMH2) 각각은 제1 얼라인마크(AM1) 와 제2 얼라인마크(AM2) 각각과 두께 방향에서 중첩하며, 물리적으로 결합할 수 있다. 즉, 제1 얼라인마크(AM1)와 제2 얼라인마크(AM2) 각각은 인쇄 회로 기판(PCB)의 일면으로부터 타면을 향해 삽입되어, 제1 얼라인마크 홀(AMH1)과 제2 얼라인마크 홀(AMH2)에 물리적으로 결합할 수 있다. 다시 말해, 제1 얼라인마크 홀(AMH1)과 제2 얼라인마크 홀(AMH2) 각각은 평면상 제1 얼라인마크(AM1)와 제2 얼라인마크(AM2)를 둘러싸고, 제1 얼라인마크(AM1)와 제2 얼라인마크(AM2) 각각은 제1 얼라인마크 홀(AMH1)과 제2 얼라인마크 홀(AMH2)에 수용될 수 있다.
제1 얼라인마크 홀(AMH1) 및 제2 얼라인마크 홀(AMH2)에 대한 상세한 설명은 후술된다.
도 7은 일 실시예에 따른 표시 패널의 제1 패드 영역의 평면도이다. 도 8은 도 7의 Ⅰ-Ⅰ'선을 따라 절단한 단면도이다. 도 9는 일 실시예에 따른 인쇄 회로 기판의 평면도이다. 도 10은 도 9의 Ⅱ-Ⅱ'선을 따라 절단한 단면도이다. 도 11은 일 실시예에 따른 표시 패널의 제1 패드 영역과 제1 패드 영역에 부착된 인쇄 회로 기판을 나타낸 평면도이다. 도 12는 도 11의 Ⅲ-Ⅲ'선을 따라 절단한 단면도이다.
도 7 및 도 8을 참조하면, 제1 패드 영역(PA1)은 제1 방향(DR1)을 따라 연장되어 배열되는 제1 패드 전극(PE1)들과 제1 패드 전극(PE1)들의 제1 방향(DR1)의 일 측에 배치되는 제1 얼라인마크(AM1)와 제1 패드 전극(PE1)들의 제1 방향(DR1)의 타 측에 배치되는 제2 얼라인마크(AM2)를 포함할 수 있다.
제1 얼라인마크(AM1)는 평면상 제2 방향(DR2)으로 연장된 제1 부분(AM1_1) 및 제1 부분(AM1_1)의 중심으로부터 제1 방향(DR1)의 일 측으로 연장되는 제2 부분(AM1_2)을 포함할 수 있다. 다만, 이에 제한되지 않으며, 몇몇 실시예에서 제1 얼라인마크(AM1)의 제2 부분(AM1_2)은 제1 얼라인마크(AM1)의 제1 부분(AM_1)의 제2 방향(DR2)의 일 측 또는 타 측으로부터 제1 방향(DR1)의 일 측 또는 타 측을 향해 연장될 수 있다.
제2 얼라인마크(AM2)는 평면상 제1 얼라인마크(AM1)와 동일한 형상을 갖되, 제1 얼라인마크(AM1)와 대칭적으로 배치될 수 있다. 즉, 제2 얼라인마크(AM2)는 제2 방향(DR2)으로 연장된 제1 부분(AM2_1)과 제1 부분(AM2_1)의 중앙으로부터 제1 방향(DR1)의 타 측으로 연장된 제2 부분을(AM2_2)을 포함할 수 있다. 다만, 이에 제한되지 않으며, 몇몇 실시예에서 제2 얼라인마크(AM2)의 제2 부분(AM2_2)은 제1 부분(AM2_1)의 제2 방향(DR2)의 일 측 또는 타 측으로부터 제1 방향(DR1)의 일 측 또는 타 측을 향해 연장될 수 있다. 또 다른 몇몇 실시예에서 제1 얼라인마크(AM1)와 제2 얼라인마크(AM2)는 평면상 동일한 형상을 갖고, 제1 얼라인마크(AM1)의 제2 부분(AM1_2)과 제2 얼라인마크(AM2)의 제2 부분(AM2_2)의 연장 방향이 서로 동일할 수 있다. 다만, 이에 제한되지 않으며, 몇몇 실시예에서 제1 얼라인마크(AM1)의 형상과 제2 얼라인마크(AM2)의 형상은 상이할 수 있다.
평면상 제1 얼라인마크(AM1)의 제1 부분(AM1_1), 제2 얼라인마크(AM2)의 제1 부분(AM2_1), 및 제1 패드 전극(PE1)들의 제2 방향(DR2)의 길이(d1)는 서로 동일할 수 있다. 다만, 이에 제한되는 것은 아니며, 몇몇 실시예에서 평면상 제1 얼라인마크(AM1)의 제1 부분(AM_1) 및 제2 얼라인마크(AM2)의 제1 부분(AM2_1)의 제2 방향(DR2)의 길이는 제1 패드 전극(PE1)의 제2 방향(DR2)의 길이와 상이할 수 있다. 예를 들어, 평면상 제1 얼라인마크(AM1)의 제1 부분(AM_1) 및 제2 얼라인마크(AM2)의 제1 부분(AM2_1)이 제1 패드 전극(PE1)들 보다 제2 방향(DR2)의 일 측 또는 타 측으로 더 연장되어 배치될 수 있다. 또 다른 몇몇 실시예에서 평면상 제1 패드 전극(PE1)들이 제1 얼라인마크(AM1)의 제1 부분(AM1_1) 및 제2 얼라인마크(AM2)의 제1 부분(AM2_1) 보다 제2 방향(DR2)의 일 측 또는 타 측으로 더 연장되어 배치될 수 있다.
제1 얼라인마크(AM1)의 제1 부분(AM1_1)의 폭(WM1)과 제2 부분(AM1_2)의 폭(WM2)은 서로 동일할 수 있다. 다만, 이에 제한되지 않으며, 제1 얼라인마크(AM1)의 제1 부분(AM1_1)의 폭(WM1)과 제2 부분(AM1_2)의 폭(WM2)은 상이할 수 있다. 예를 들어, 제1 얼라인마크(AM1)의 제1 부분(AM_1)의 폭(WM1)이 제2 부분(AM1_2)의 폭(WM2) 보다 크거나, 제2 부분(AM1_2)의 폭(WM2)이 제1 부분(AM1_1)의 폭(WM1) 보다 클 수 있다.
제2 얼라인마크(AM2)의 제1 부분(AM2_1)의 폭(WM3)과 제2 부분(AM2_2)의 폭(WM4)은 서로 동일할 수 있다. 다만, 이에 제한되지 않으며, 제1 얼라인마크(AM1)와 마찬가지로, 제2 얼라인마크(AM2)의 제1 부분(AM2_1)의 폭(WM3)과 제2 부분(AM2_2)의 폭(WM4)은 상이할 수 있다. 제1 얼라인마크(AM1)의 제1 부분(AM1_1)의 폭(WM1), 제2 부분(AM1_2)의 폭(WM2), 제2 얼라인마크(AM2)의 제1 부분(AM2_1)의 폭(WM3), 및 제2 부분(AM2_2)의 폭(WM4) 각각은 제1 패드 전극(PE1)의 폭(WP)과 동일할 수 있다. 다만, 이에 제한되지 않으며, 제1 얼라인마크(AM1)의 제1 부분(AM1_1)의 폭(WM1), 제2 부분의 폭(WM2), 제2 얼라인마크(AM2)의 제1 부분(AM2_1)의 폭(WM3), 및 제2 부분(AM2_2)의 폭(WM4) 중 적어도 어느 하나는 제1 패드 전극(PE1)의 폭(WP)과 상이할 수 있다.
제1 얼라인마크(AM1) 및 제2 얼라인마크(AM2)는 제1 패드 전극(PE1)들 보다 제3 방향(DR3)을 향해 더 돌출될 수 있다. 즉, 제1 얼라인마크(AM1) 및 제2 얼라인마크(AM2)의 제3 방향(DR3)의 두께(h1)는 제1 패드 전극(PE1)들의 제3 방향(DR3)의 두께(h2) 보다 두꺼울 수 있다. 구체적으로, 제1 패드 전극(PE1)들의 두께(h2)는 제1 얼라인마크(AM1) 및 제2 얼라인마크(AM2)의 두께(h1)의 1/4 내지 1/3의 두께를 가질 수 있다. 다만, 제1 얼라인마크(AM1)와 제2 얼라인마크(AM2)의 두께(h1)는 상기 수치 범위에 제한되지 않는다.
제1 얼라인마크(AM1)와 제2 얼라인마크(AM2)가 각각 제1 패드 전극(PE1)들의 두께 보다 두꺼운 두께를 가짐에 따라, 인쇄 회로 기판(PCB)에 포함된 제1 얼라인마크 홀(AMH1) 및 제2 얼라인마크 홀(AMH2)에 물리적으로 결합할 수 있다.
제1 얼라인마크(AM1)와 제2 얼라인마크(AM2)는 위에서 상술한 제1 패드 전극(PE1)과 동일한 도전 물질로 이루어질 수 있다. 다만, 이에 제한되는 것은 아니며, 몇몇 실시예에서 제1 얼라인마크(AM1)와 제2 얼라인마크(AM2)는 제1 패드 전극(PE1)들과 상이한 물질로 이루어질 수 있다.
도 9 및 도 10을 참조하면, 인쇄 회로 기판(PCB)은 제1 방향(DR1)을 따라 연장되어 배열되는 리드 전극(LE)들과 리드 전극(LE)들의 제1 방향(DR1)의 일 측에 배치되는 제1 얼라인마크 홀(AMH1)과 리드 전극(LE)들의 제1 방향(DR1)의 타 측에 배치되는 제2 얼라인마크 홀(AMH2)을 포함할 수 있다.
위에서 상술한 바와 같이, 제1 얼라인마크 홀(AMH1)은 제1 얼라인마크(AM1)와 동일한 형상을 가질 수 있다. 구체적으로, 제1 얼라인마크(AM1)와 동일하게 제1 얼라인마크 홀(AMH1)은 평면상 제2 방향(DR2)으로 연장된 제1 부분(AMH1_1) 및 제1 부분(AMH1_1)의 중심으로부터 제1 방향(DR1)의 일 측으로 연장되는 제2 부분(AMH1_2)을 포함할 수 있다. 다만, 이에 제한되지 않으며, 몇몇 실시예에서 제1 얼라인마크 홀(AMH1)의 제2 부분(AMH1_2)은 제1 얼라인마크 홀(AMH1)의 제1 부분(AMH1_1)의 제2 방향(DR2)의 일 측 또는 타 측으로부터 제1 방향(DR1)을 향해 연장될 수 있다.
제2 얼라인마크 홀(AMH2)은 평면상 제1 얼라인마크 홀(AMH1)과 동일한 형상을 갖되, 제1 얼라인마크 홀(AMH1)과 대칭적으로 배치될 수 있다. 즉, 제2 얼라인마크 홀(AMH2)은 제2 방향(DR2)으로 연장된 제1 부분(AMH2_1)과 제1 부분(AMH2_1)의 중앙으로부터 제1 방향(DR1)의 타 측으로 연장된 제2 부분을(AMH2_2)을 포함할 수 있다. 다만, 이에 제한되지 않으며, 몇몇 실시예에서 제2 얼라인마크 홀(AMH2)의 제2 부분(AMH2_2)은 제2 얼라인마크(AMH2)의 제1 부분(AMH2_1)의 제2 방향(DR2)의 일 측 또는 타 측으로부터 제1 방향(DR1)을 향해 연장될 수 있다. 또 다른 몇몇 실시예에서 제1 얼라인마크 홀(AMH1)과 제2 얼라인마크 홀(AMH2)은 평면상 동일한 형상을 갖고, 제1 얼라인마크 홀(AMH1)의 제2 부분(AMH1_2)과 제2 얼라인마크 홀(AMH2)의 제2 부분(AMH2_2)의 연장 방향이 서로 동일할 수 있다.
제1 얼라인마크(AM1)와 제2 얼라인마크(AM2) 각각이 제1 얼라인마크 홀(AMH1)과 제2 얼라인마크 홀(AMH2) 각각에 수용되므로, 평면상 제1 얼라인마크 홀(AMH1)의 제1 부분(AMH1_1), 제2 얼라인마크 홀(AMH2)의 제1 부분(AMH2_1)의 제2 방향(DR2)의 길이(d2)는 도 7에 도시된 제1 얼라인마크(AM1)의 제1 부분(AM1_1) 및 제2 얼라인마크(AM2)의 제1 부분(AM2_1)의 제2 방향(DR2)의 길이(d1) 보다 클 수 있다.
또한, 도 5에서 상술한 바와 같이, 제1 패드 전극(PE1)들은 평면상 리드 전극(LE)들 보다 큰 면적을 가지므로, 평면상 제1 얼라인마크 홀(AMH1)의 제1 부분(AMH1_1) 및 제2 얼라인마크 홀(AMH2)의 제1 부분(AMH2_1)의 제2 방향(DR2)의 길이(d2)는 평면상 리드 전극(LE)들의 제2 방향(DR2)의 길이(d3) 보다 클 수 있다. 다만, 이에 제한되는 것은 아니며, 몇몇 실시예에서 제1 패드 전극(PE1)들과 리드 전극(LE)들이 평면상 동일한 면적을 갖는 경우, 평면상 제1 얼라인마크 홀(AMH1)의 제1 부분(AMH1_1) 및 제2 얼라인마크 홀(AMH2)의 제1 부분(AMH2_1)의 제2 방향(DR2)의 길이(d2)와 평면상 리드 전극(LE)들의 제2 방향(DR2)의 길이(d3)는 동일할 수 있다.
인쇄 회로 기판(PCB)의 베이스 기판(BS)을 제3 방향(DR3) 즉, 두께 방향으로 완전히 관통하는 제1 얼라인마크 홀(AMH1)과 제2 얼라인마크 홀(AMH2)의 제3 방향(DR3)의 두께(h3)는 도 8에 도시된 제1 얼라인마크(AM1) 및 제2 얼라인마크(AM2)의 제3 방향(DR3)의 두께(h1) 보다 클 수 있다. 제1 얼라인마크 홀(AMH1)과 제2 얼라인마크 홀(AMH2)의 두께(h3)가 제1 얼라인마크(AM1)와 제2 얼라인마크(AM2)의 제3 방향(DR3)의 두께(h1) 보다 큼에 따라, 제1 얼라인마크(AM1)와 제2 얼라인마크(AM2) 각각이 제1 얼라인마크 홀(AMH1)과 제2 얼라인마크 홀(AMH2) 각각에 물리적으로 결합될 때, 제1 얼라인마크(AM1)와 제2 얼라인마크(AM2) 각각이 제1 얼라인마크 홀(AMH1)과 제2 얼라인마크 홀(AMH2)을 완전히 관통하여 외부로 노출되는 것을 방지할 수 있다. 다만, 이에 제한되는 것은 아니며, 몇몇 실시예에서 제1 얼라인마크 홀(AMH1)과 제2 얼라인마크 홀(AMH2)의 제3 방향(DR3)의 두께(h3)는 제1 얼라인마크(AM1)와 제2 얼라인마크(AM2)의 제3 방향(DR3)의 두께(h1)와 동일할 수 있다.
제1 얼라인마크 홀(AMH1)의 제1 부분(AMH1_1)의 제1 방향(DR1)의 폭(WH1)과 제2 부분(AMH1_2)의 제1 방향(DR1)의 폭(WH2)은 서로 동일할 수 있다. 다만, 이에 제한되지 않으며, 제1 얼라인마크 홀(AMH1)의 제1 부분(AMH1_1)의 폭(WH1)과 제2 부분(AMH1_2)의 폭(WH2)은 제1 얼라인마크(AM1)의 제1 부분(AM1_1)의 폭(WM1) 및 제2 부분(AM1_2)의 폭(WM2)의 변화에 상응하여 달라질 수 있다. 예를 들어, 제1 얼라인마크(AM1)의 제1 부분(AM_1)의 폭(WM1)이 제2 부분(AM1_2)의 폭(WM2) 보다 큰 경우, 제1 얼라인마크 홀(AMH1)의 제1 부분(AMH1_1)의 폭(WH1)은 제2 부분(AMH1_2)의 폭(WH2) 보다 클 수 있다.
제2 얼라인마크 홀(AMH2)의 제1 부분(AMH2_1)의 폭(WH3)과 제2 부분(AMH2_2)의 폭(WH4)은 서로 동일할 수 있다. 다만, 이에 제한되지 않으며, 제1 얼라인마크 홀(AMH1)과 마찬가지로, 제2 얼라인마크 홀(AMH2)의 제1 부분(AMH2_1)의 폭(WH3) 및 제2 부분(AMH2_2)의 폭(WH4) 각각은 제2 얼라인마크(AM2)의 제1 부분(AM2_1)의 폭(WM3) 및 제2 부분(AM2_2)의 폭(WM4)의 변화에 상응하여 달라질 수 있다.
도 11 및 도 12는 제1 기판(100)의 제1 패드 영역(PA1)에 배치된 제1 패드 전극(PE1)들과 인쇄 회로 기판(PCB)의 리드 전극(LE)들이 완전히 얼라인(Align)된 경우의 제1 기판(100)의 패드 영역(PA)에 부착된 인쇄 회로 기판(PCB)을 보여준다.
도 11 및 도 12를 참조하면, 제1 패드 영역(PA1)에서 인쇄 회로 기판(PCB)과 제1 기판(100)은 제1 이방성 도전 필름(ACF1)을 사이에 두고 상호 대향하도록 배치될 수 있다. 제1 이방성 도전 필름(ACF1)은 접착 부재(RS)와 접착 부재(RS) 내에 산재되어 배치된 복수의 도전성볼(CB)을 포함할 수 있다.
제1 패드 영역(PA1)에서 인쇄 회로 기판(PCB)은 제1 기판(100) 상에 접착 부재(RS)에 의해 부착되고, 복수의 제1 패드 전극(PE1)들과 복수의 리드 전극(LE)들 사이에 개재된 도전성볼(CB)에 의해 전기적으로 연결될 수 있다. 즉, 복수의 제1 패드 전극(PE1)들과 복수의 리드 전극(LE)들은 단면상에서 상호 대향하도록 배치될 수 있다. 예를 들면, 복수의 제1 패드 전극(PE1)들은 제1 기판(100)의 상면 상에 배치되고, 복수의 리드 전극(LE)들은 제1 기판(100)의 상면에 대향하는 인쇄 회로 기판(PCB)의 베이스 기판(BS)의 하면 상에 배치될 수 있다.
접착 부재(RS)는 인쇄 회로 기판(PCB)의 베이스 기판(BS)과 표시 패널(10) 사이에 개재될 수 있다. 접착 부재(RS)는 절연성 접착 물질로 이루어질 수 있다. 접착 부재(RS)는 열경화성 레진, 자외선 경화 레진 및 열가소성 레진을 포함할 수 있다. 예를 들면, 접착 부재(RS)는 스타이렌 부타디엔 레진, 폴리비닐 부틸렌 레진, 에폭시 레진, 폴리우레탄 레진, 아크릴 레진 등을 포함할 수 있다.
도전성볼(CB)은 전도성 재질, 예를 들면, 금속을 포함할 수 있다. 도전성볼(CB)은 미세한 크기를 가지고, 접착 부재(RS) 내에 산재되어 배치될 수 있다. 예를 들면, 도전성볼(CB)은 지름 3μm 내지 15μm의 미세한 크기를 가지고, 폴리머 입자 및 이를 코팅하는 Au, Ni 또는 Pd과 같은 금속 코팅층을 포함할 수 있다. 다만 이에 제한되지 않으며, 도전성볼(CB)은 도전성 재질의 나노 와이어 또는 도전성 페이스트 일 수도 있다.
접착 부재(RS)는 제1 접착 영역 및 제2 접착 영역, 및 제3 접착 영역을 포함할 수 있다. 도 12에 도시된 바와 같이, 복수의 제1 접착 영역 및 복수의 제2 접착 영역은 상호 교번하도록 배치되며, 제3 접착 영역은 제2 접착 영역 사이에 배치될 수 있다.
제1 접착 영역은 제1 패드 전극(PE1)의 적어도 일부 및 리드 전극(LE)의 적어도 일부가 두께 방향 즉, 제3 방향(DR3)으로 중첩되는 영역일 수 있다. 도 12에서 제1 패드 전극(PE1)의 너비는 리드 전극(LE)의 너비 보다 크지만, 이에 제한되지 않는다. 몇몇 실시예에서 제1 패드 전극(PE1)의 너비는 리드 전극(LE)의 너비와 동일하거나 작을 수도 있다.
제2 접착 영역은 제1 패드 전극(PE1)과 리드 전극(LE)이 두께 방향으로 중첩되지 않는 영역일 수 있다. 제2 접착 영역은 복수의 제1 패드 전극(PE1) 사이 및/또는 복수의 리드 전극(LE) 사이의 영역일 수 있다. 제2 접착 영역은 복수의 제1 접착 영역 사이의 영역일 수 있다.
제3 접착 영역은 제1 얼라인마크(AM1)와 제2 얼라인마크(AM2) 각각이 제1 얼라인마크 홀(AMH1) 및 제2 얼라인마크 홀(AMH2) 각각과 중첩하는 영역일 수 있다.
제1 접착 영역에서 복수의 도전성볼(CB) 중 일부는 제1 패드 전극(PE1)과 리드 전극(LE) 사이에 개재되고, 제1 패드 전극(PE1) 및 리더 전극(LE)에 접촉되어 이들을 전기적으로 연결할 수 있다.
제2 접착 영역에서 복수의 도전성볼(CB) 중 다른 일부는 복수의 제1 패드 전극(PE1) 사이 및/또는 복수의 리드 전극(LE) 사이의 공간에 산재되어 배치될 수 있다.
제3 접착 영역에서 제1 얼라인마크(AM1)와 제2 얼라인마크(AM2) 각각은 접착 부재(RS)를 사이에 두고, 제1 얼라인마크 홀(AMH1) 및 제2 얼라인마크 홀(AMH2) 각각에 물리적으로 결합할 수 있다. 즉, 제1 얼라인마크(AM1)의 제1 부분(AM1_1)과 제2 부분(AM1_2)의 일부가 제1 얼라인마크 홀(AMH1)의 제1 부분(AMH1_1) 및 제2 부분(AMH1_2) 각각에 수용되며, 물리적으로 결합될 수 있다.
구체적으로, 인쇄 회로 기판(PCB)이 제1 기판(100)의 제1 패드 영역(PA1)에 부착될 때, 제1 패드 전극(PE1)들 보다 제3 방향(DR3)으로 더 돌출된 제1 얼라인마크(AM1)는 두께 방향에서 중첩하는 제1 얼라인마크 홀(AMH1) 내에 수용될 수 있다. 다시 말해, 제1 얼라인마크(AM1)의 제1 부분(AM1_1)은 제1 얼라인마크 홀(AMH1)의 제1 부분(AMH1_1)에 수용되고, 제1 얼라인마크(AM1)의 제2 부분(AM1_2)은 제1 얼라인마크 홀(AMH1)의 제2 부분(AMH1_2)에 수용될 수 있다.
제1 얼라인마크(AM1)의 제1 부분(AM1_1)의 측면의 적어도 일부는 제1 얼라인마크 홀(AMH1)의 제1 부분(AMH1_1) 내측면의 적어도 일부와 제2 방향(DR2)에서 중첩할 수 있다. 즉, 제1 얼라인마크(AM1)의 제1 부분(AM1_1)의 측면의 적어도 일부는 제1 얼라인마크 홀(AMH1)의 제1 부분(AMH1_1)의 내측면의 적어도 일부와 접착 부재(RS)를 사이에 두고 제2 방향(DR2)에서 대향할 수 있다.
이와 마찬가지로, 제1 얼라인마크(AM1)의 제2 부분(AM1_2)의 측면의 적어도 일부는 제1 얼라인마크 홀(AMH1)의 제2 부분(AMH1_2)의 내측면의 적어도 일부와 접착 부재(RS)를 사이에 두고 제2 방향(DR2)에서 대향할 수 있다. 접착 부재(RS)는 제1 얼라인마크 홀(AMH1)의 내측면과 비중첩하는 제1 얼라인마크(AM1)의 측면과 직접 접촉할 수 있다.
이에 따라, 제1 얼라인마크(AM1)와 제1 얼라인마크 홀(AMH1) 사이에 위치하는 접촉 부재(RS)에 의해 제1 얼라인마크(AM1)와 제1 얼라인마크 홀(AMH1) 사이의 결합력이 향상될 수 있다.
또한, 접착 부재(RS)는 제1 얼라인마크(AM1)의 상면을 커버하며, 제1 얼라인마크 홀(AMH1)의 적어도 일부를 충진할 수 있다. 따라서 제1 얼라인마크(AM1)의 상면에 위치하는 접착 부재(RS)는 평면상 제1 얼라인마크 홀(AMH1)에 의해 노출될 수 있다. 다만, 이에 제한되는 것은 아니며, 몇몇 실시예에서 접착 부재(RS)는 제1 얼라인마크 홀(AMH1) 내에서 제1 얼라인마크(AM1)가 수용된 공간을 제외한 공간을 전부 충진할 수 있다.
이상, 제1 얼라인마크(AM1) 및 제1 얼라인마크 홀(AMH1)을 기준으로 설명하였으나, 이에 대한 설명은 제2 얼라인마크(AM2) 및 제2 얼라인마크 홀(AMH2)에도 동일하게 적용될 수 있다.
제1 접착 영역에 분산되어 위치하는 도전성볼(CB)의 밀도는 제2 접착 영역에 분산되어 위치하는 도전성볼(CB)의 밀도보다 클 수 있다. 도전성볼(CB)의 밀도는 제1 접착 영역 또는 제2 접착 영역에 배치되는 도전성볼(CB)의 개수일 수 있다. 다시 말해, 복수의 제1 패드 전극(PE1) 및/또는 복수의 리드 전극(LE) 상에 배치되는 도전성볼(CB)의 밀도는 복수의 제1 패드 전극(PE1) 및/또는 복수의 리드 전극(LE) 사이의 공간에 배치되는 도전성볼(CB)의 밀도보다 클 수 있다. 이와 같은 도전성볼(CB)의 밀도 차이는 접착 부재(RS)의 경화 전, 전기장에 의한 도전성볼(CB)의 정렬로 인한 것일 수 있다. 도 12에는 도시하지 않았으나, 도전성볼(CB)은 제1 접착 영역에만 배치되고, 제2 접착 영역에는 도전성볼(CB)이 배치되지 않을 수도 있다.
또한, 도 12에서는 제3 접착 영역에 도전성볼(CB)이 배치되지 않는 것으로 도시하였으나, 제3 접착 영역에도 도전성볼(CB)이 배치되되, 제1 접착 영역에 배치된 도전성볼(CB)의 밀도 보다 작을 수 있다. 다시 말해, 제1 얼라인마크(AM)의 상면 및 제1 얼라인마크(AM1) 와 제1 얼라인마크 홀(AMH1) 사이에 위치하는 접착 부재(RS) 내에 도전성볼(CB)이 산재되어 배치될 수 있다.
제1 접착 영역, 제2 접착 영역, 및 제3 접착 영역에 위치하는 접착 부재(RS)의 두께는 상이할 수 있다. 구체적으로, 제2 접착 영역에 위치하는 접착 부재(RS)의 두께는 제1 접착 영역 및 제3 접착 영역에 위치하는 접착 부재(RS)의 두께 보다 두꺼우며, 제1 접착 영역에 위치하는 접착 부재(RS)의 두께는 제3 접착 영역에 위치하는 접착 부재(RS)의 두께 보다 두꺼울 수 있다.
또한, 제3 접착 영역에서 제1 얼라인마크(AM1)의 측면과 제1 얼라인마크 홀(AMH1)의 내측면 사이 및 제2 얼라인마크(AM2)의 측면과 제2 얼라인마크 홀(AMH2)의 내측면 사이에 위치하는 접착 부재(RS)의 두께는 제1 얼라인마크(AM1) 및 제2 얼라인마크(AM2)의 상면에 위치하는 접착 부재(RS)의 두께 보다 얇을 수 있다.
이와 같이, 제1 접착 영역, 제2 접착 영역, 및 제3 접착 영역에 위치하는 접착 부재(RS)의 두께의 차이는 인쇄 회로 기판(PCB)과 제1 기판(100)의 제1 패드 영역(PA1)에 포함된 구성들 간의 결합에 의한 차이일 수 있다.
이와 같이, 일 실시예에 따른 표시 장치(1)는 제1 패드 영역(PA1)의 양 측에 위치하는 제1 얼라인마크(AM1)와 제2 얼라인마크(AM2) 및 인쇄 회로 기판(PCB)에 위치하며, 제1 얼라인마크(AM1) 및 제2 얼라인마크(AM2) 각각과 물리적으로 결합하는 제1 얼라인마크 홀(AMH1)과 제2 얼라인마크 홀(AMH2)을 포함함에 따라 리지드(rigid)한 인쇄 회로 기판(PCB)을 표시 패널(10)의 제1 패드 영역(PA1)에 용이하게 본딩(bonding)시킬 수 있다.
또한, 제1 얼라인마크(AM1)와 제2 얼라인마크(AM2)가 제1 얼라인마크 홀(AMH1)과 제2 얼라인마크 홀(AMH2) 각각에 물리적으로 결합됨에 따라 인쇄 회로 기판(PCB)과 표시 패널(10)의 양 측 가장 자리에서의 결합력이 향상될 수 있다. 이에 따라, 인쇄 회로 기판(PCB)이 표시 패널(10)에 본딩될 때, 표시 패널(10)과 인쇄 회로 기판(PCB)의 열팽창 계수 차이에 의해 인쇄 회로 기판(PCB)의 양 측 가장 자리에서 얼라인이 어긋나는 것을 방지함과 동시에 본딩 후 인쇄 회로 기판(PCB)이 표시 패널(10)로부터 탈착되는 것을 방지할 수 있다.
이하, 표시 장치의 다른 실시예들에 대해 설명한다. 이하의 실시예에서, 이전에 설명한 실시예와 동일한 구성에 대해서는 동일한 참조 부호로 지칭하며, 중복 설명은 생략하거나 간략화하고, 차이점을 위주로 설명하기로 한다.
도 13은 다른 실시예에 따른 표시 패널의 제1 패드 영역의 평면도이다. 도 14는 다른 실시예에 따른 인쇄 회로 기판의 평면도이다.
도 13을 참조하면, 도 7에 도시된 실시예와 비교하여, 제1 얼라인마크(AM1_a)와 제2 얼라인마크(AM2_a)의 평면상 형상이 다르다는 점에서 차이가 있다.
도 13에 도시된 바와 같이, 본 실시예에서는 제1 방향(DR1)을 따라 배열되는 제1 패드 전극(PE1)들과 제1 패드 전극(PE1)들의 제1 방향(DR1)의 일 측에 배치되는 제1 얼라인마크(AM1_a)와 제1 패드 전극(PE1)들의 제1 방향(DR1)의 타 측에 배치되는 제2 얼라인마크(AM2_a)의 평면상 형상이 대략 십자가 형성을 가질 수 있다.
본 실시예에 따른 제1 얼라인마크(AM1_a)는 도 7에 도시된 제1 얼라인마크(AM1)와 달리, 제1 방향(DR1)의 타 측으로 연장된 제3 부분(AM1_3a)을 더 포함한다는 점에서 차이가 있다.
구체적으로, 제1 얼라인마크(AM1_a)는 평면상 제2 방향(DR2)으로 연장된 제1 부분(AM1_1a), 제1 부분(AM1_1a)의 중심으로부터 제1 방향(DR1)의 일 측으로 연장되는 제2 부분(AM1_2a), 및 제1 부분(AM1_1a)의 중심으로부터 제1 방향(DR1)의 타 측으로 연장되는 제3 부분(AM1_3a)을 포함할 수 있다. 즉, 제1 얼라인마크(AM1_a)는 제1 부분(AM1_1a)으로부터 대칭적으로 각각 제1 방향(DR1)의 일 측 및 타 측으로 연장되는 제2 부분(AM1_2a) 및 제3 부분(AM1_3a)을 포함함에 따라 평면상 십자가 형상을 가질 수 있다.
다만, 이에 제한되지 않으며, 몇몇 실시예에서 제1 얼라인마크(AM1_a)의 제2 부분(AM1_2a)은 제1 부분(AM1_1a)의 제2 방향(DR2)의 일 측 또는 타 측으로부터 제1 방향(DR1)의 일 측 또는 타측을 향해 연장되고, 제3 부분(AM1_3a) 또한 제1 부분(AM1_1a)의 제2 방향(DR2)의 일 측 또는 타 측으로부터 제1 방향(DR1)의 일 측 또는 타측을 향해 연장될 수 있다.
제2 얼라인마크(AM2_a)는 평면상 제1 얼라인마크(AM1_a)와 동일한 형상을 갖되, 제1 얼라인마크(AM1_a)와 대칭적으로 제1 패드 전극(PE1)들의 제1 방향(DR1)의 타 측에 배치될 수 있다. 즉, 제2 얼라인마크(AM2_a)는 제1 얼라인마크(AM1_a)와 동일하게 제1 부분(AM2_1a)으로부터 대칭적으로 각각 제1 방향(DR1)의 타 측 및 일 측으로 연장되는 제2 부분(AM2_2a) 및 제3 부분(AM2_3a)을 포함함에 따라 평면상 십자가 형상을 가질 수 있다.
다만, 이에 제한되지 않으며, 몇몇 실시예에서 제1 얼라인마크(AM1_a)와 제2 얼라인마크(AM2_a)의 평면상 형상은 상이할 수 있다. 예를 들어, 제1 얼라인마크(AM1_a)의 제2 부분(AM1_2a) 및 제3 부분(AM1_3a)과 제2 얼라인마크(AM2_a)의 제2 부분(AM2_2a) 및 제3 부분(AM2_3a)이 연장되는 위치 또는 방향에 따라 제1 얼라인마크(AM1_a)와 제2 얼라인마크(AM2_a)의 평면상 형상은 다양하게 변화할 수 있다.
도 14를 참조하면, 도 9에 도시된 실시예와 비교하여 제1 얼라인마크 홀(AMH1_a)과 제2 얼라인마크 홀(AMH2_a)의 평면상 형상이 다르다는 점에서 차이가 있다.
구체적으로, 인쇄 회로 기판(PCB)은 제1 방향(DR1)을 따라 연장되어 배열되는 리드 전극(LE)들과 리드 전극(LE)들의 제1 방향(DR1)의 일 측에 배치되는 제1 얼라인마크 홀(AMH1_a)과 리드 전극(LE)들의 제1 방향(DR1)의 타 측에 배치되는 제2 얼라인마크 홀(AMH2_a)은 도 13에 도시된 제1 얼라인마크(AM1_a) 및 제2 얼라인마크(AM2_a)의 평면상 형상과 동일한 형상을 가질 수 있다. 즉, 얼라인마크(AM1_a) 및 제2 얼라인마크(AM2_a)는 평면상 대략 십자가 형상을 가질 수 있다.
즉, 제1 얼라인마크 홀(AMH1_a)은 평면상 제2 방향(DR2)으로 연장된 제1 부분(AMH1_1a), 제1 부분(AMH1_1a)의 중심으로부터 제1 방향(DR1)의 일 측 및 타 측 각각으로 연장되는 제2 부분(AMH1_2a)과 제3 부분(AMH1_3a)을 포함할 수 있다.
또한, 제2 얼라인마크 홀(AMH2_a)은 제1 얼라인마크 홀(AMH1_a)과 마찬가지로 평면상 제2 방향(DR2)으로 연장된 제1 부분(AMH2_1a), 제1 부분(AMH2_1a)의 중심으로부터 제1 방향(DR1)의 타 측 및 일 측 각각으로 연장되는 제2 부분(AMH2_2a)과 제3 부분(AMH2_3a)을 포함할 수 있다.
도 13 및 도 14에 도시된 바와 같이, 제1 얼라인마크 홀(AMH1_a) 및 제2 얼라인마크 홀(AMH2_a)의 형상은 제1 얼라인마크(AM1_a) 및 제2 얼라인마크(AM2_a)와 각각 물리적으로 결합하면서, 제1 얼라인마크(AM1_a)와 제2 얼라인마크(AM2_a)를 수용하기 위해 제1 얼라인마크(AM1_a)와 제2 얼라인마크(AM2_a)의 형상에 상응하는 다양한 형상을 가질 수 있다.
도 15는 또 다른 실시예에 따른 표시 패널의 제1 패드 영역의 평면도이다.
도 15를 참조하면, 도 7에 도시된 실시예와 비교하여, 제1 얼라인마크(AM1_b)와 제2 얼라인마크(AM2_b)가 평면상 형상이 다르다는 점에서 차이가 있다.
도 15에 도시된 바와 같이, 본 실시예에서는 제1 방향(DR1)을 따라 연장되어 배열되는 제1 패드 전극(PE1)들의 형상과 제1 패드 전극(PE1)들의 제1 방향(DR1)의 일 측에 배치되는 제1 얼라인마크(AM1_b) 및 제1 패드 전극(PE1)들의 제1 방향(DR1)의 타 측에 배치되는 제2 얼라인마크(AM2_b)의 평면상 형상이 동일할 수 있다.
구체적으로, 제1 얼라인마크(AM1_b)와 제2 얼라인마크(AM2_b)는 평면상 대략적인 직사각형 형상을 가질 수 있다. 즉, 제1 방향(DR1)으로 연장된 단변과 제2 방향(DR2)으로 연장된 장변을 가질 수 있다.
또한, 제1 얼라인마크(AM1_b)와 제2 얼라인마크(AM2_b)의 크기는 제1 패드 전극(PE1)들의 평면상 크기와 동일할 수 있다. 다시 말해, 제1 얼라인마크(AM1_b)와 제2 얼라인마크(AM2_b)의 제1 방향(DR1)의 단변과 제2 방향(DR2)의 장변의 길이 각각은 제1 패드 전극(PE1)들의 단변 및 장변의 길이와 동일할 수 있다. 다만, 이에 제한되는 것은 아니며, 몇몇 실시예에서 제1 얼라인마크(AM1_b)와 제2 얼라인마크(AM2_b)의 평면상 크기는 제1 패드 전극(PE1)들의 평면상 크기와 상이할 수 있다.
도 13 내지 도 15에 도시된 실시예들에 따른 경우에도, 도 6 내지 도 12에 도시된 실시예에 따른 경우와 마찬가지로, 얼라인마크 및 얼라인마크와 물리적으로 결합하는 얼라인마크 홀에 의해 인쇄 회로 기판(PCB)을 표시 패널(10)의 제1 패드 영역(PA1)에 용이하게 본딩(bonding)시킬 수 있다.
도 16은 또 다른 실시예에 따른 표시 패널의 제1 패드 영역의 평면도이다.
도 16을 참조하면, 도 7에 도시된 실시예와 비교하여, 제1 패드 영역(PA1)의 양 측에 복수의 얼라인마크가 배치된다는 점에서 차이가 있다.
구체적으로, 본 실시예에 따른 제1 패드 영역(PA1)은 제1 패드 전극(PE1)들, 제1 패드 전극(PE1)들의 제1 방향(DR1)의 일 측에 배치되는 제1 얼라인마크(AM1_c), 및 제1 패드 전극(PE1)들의 제1 방향(DR1)의 타 측에 배치되는 제2 얼라인마크(AM2_c)를 포함하며, 제1 얼라인마크(AM1_c)의 제1 방향(DR1)의 일 측과 제2 얼라인마크(AM2_c)의 제1 방향(DR1)의 타 측 각각에 배치되는 제3 얼라인마크(AM3_c)와 제4 얼라인마크(AM4_c)가 더 포함할 수 있다. 즉, 제1 패드 영역(PA1)의 양 측에 각각 복수의 얼라인마크가 배치될 수 있다.
제1 얼라인마크(AM1_c)는 복수의 제1 패드 전극(PE1)들을 사이에 두고, 제2 얼라인마크(AM2_c)와 제1 방향(DR1)으로 대칭적으로 배치되고, 제3 얼라인마크(AM3_c)와 제4 얼라인마크(AM4_c)는 복수의 제1 패드 전극(PE1)들, 제1 얼라인마크(AM1_c), 및 제2 얼라인마크(AM2_c)를 사이에 두고 제1 방향(DR1)으로 대칭적으로 배치될 수 있다.
또한, 제1 얼라인마크(AM1_c), 제2 얼라인마크(AM2_c), 제3 얼라인마크(AM3_c), 및 제4 얼라인마크(AM4_c)는 도 7에 도시된 제1 얼라인마크(AM1)와 평면상 동일한 형상을 가질 수 있다.
제1 얼라인마크(AM1_c)와 제3 얼라인마크(AM3_c)는 제1 패드 전극(PE1)들의 제1 방향(DR1)의 일 측에 동일한 방향으로 배열되고, 제2 얼라인마크(AM2_c)와 제4 얼라인마크(AM4_c)는 제1 패드 전극(PE1)들의 제1 방향(DR1)의 타 측에 동일한 방향으로 배열될 수 있다. 다만, 이에 제한되지 않으며, 몇몇 실시예에서 제1 얼라인마크(AM1_c)와 제3 얼라인마크(AM3_c)의 배열 방향 및 제2 얼라인마크(AM2_c)와 제4 얼라인마크(AM4_c)의 배열 방향은 상이할 수 있다.
도 16에 따른 실시예에서는 제1 패드 전극(PE1)들의 양 측에 각각 2개의 얼라인마크가 배치된 것으로 도시하였으나. 이에 제한되지 않으며 몇몇 실시예서 제1 패드 전극(PE1)의 양 측에 각각 2개 이상의 복수의 얼라인마크들이 배치될 수 있다.
도 17은 또 다른 실시예에 따른 표시 패널의 제1 패드 영역의 평면도이다.
도 17을 참조하면, 도 16에 도시된 실시예와 비교하여, 제1 패드 전극(PE1)의 제1 방향(DR1)에 일 측 및 타 측 각각에 배치된 복수의 얼라인마크들의 평면상 형상이 상이하다는 점에서 차이가 있다.
구체적으로, 제1 패드 전극(PE1)들의 제1 방향(DR1)의 일 측에 배치되는 제1 얼라인마크(AM1_d)와 제1 패드 전극(PE1)들의 제1 방향(DR1)의 타 측에 배치되는 제2 얼라인마크(AM2_d)는 도 7의 실시예에 따른 제1 얼라인마크(AM1) 및 제2 얼라인마크(AM2) 각각과 평면상 동일한 형상을 갖고, 제1 얼라인마크(AM1_d)의 제1 방향(DR1)의 일 측과 제2 얼라인마크(AM2_d)의 제1 방향(DR1)의 타 측 각각에 배치되는 제3 얼라인마크(AM3_d)와 제4 얼라인마크(AM4_d)는 도 13에 따른 실시예에 따른 제1 얼라인마크(AM1_a) 및 제2 얼라인마크(AM2_a)와 각각 동일한 형상을 갖는다.
제1 패드 전극(PE1)들의 제1 방향(DR1)의 일 측에 순차적으로 배치되는 제1 얼라인마크(AM1_d)와 제3 얼라인마크(AM3_d)의 배치 순서 및 제1 패드 전극(PE1)들의 제1 방향(DR1)의 타 측에 순차적으로 배치되는 제2 얼라인마크(AM2_d)와 제4 얼라인마크(AM4_d)의 배치 순서는 도 17에 도시된 실시예에 제한되지 않는다.
예를 들어, 제1 패드 전극(PE1)들의 제1 방향(DR1)의 일 측에 제3 얼라인마크(AM3_d)와 제1 얼라인마크(AM1_d)가 순차적으로 배치되고, 제1 패드 전극(PE1)들의 제1 방향(DR1)의 타 측에 제4 얼라인마크(AM4_d)와 제2 얼라인마크(AM2_d)가 순차적으로 배치될 수 있다.
도 18은 또 다른 실시예에 따른 표시 패널의 제1 패드 영역의 평면도이다.
도 18을 참조하면, 도 16에 도시된 실시예와 비교하여, 복수의 얼라인마크들의 배치 위치가 상이하다는 점에서 차이가 있다.
구체적으로, 복수의 제1 패드 전극(PE1)들의 제1 방향(DR1)의 일 측에 배치되는 제1 얼라인마크(AM1_e)와 제1 패드 전극(PE1)들의 제1 방향(DR1)의 타 측에 배치되는 제2 얼라인마크(AM2_e) 각각은 도 7의 실시예에 따른 제1 얼라인마크(AM1) 및 제2 얼라인마크(AM2) 각각과 평면상 동일한 형상을 갖고 제3 얼라인마크(AM3_e)와 제4 얼라인마크(AM4_e)는 제1 얼라인마크(AM1_e) 와 평면상 동일한 형상을 갖고, 제1 패드 전극(PE1)들 사이에 배치될 수 있다.
본 실시예에서는 제3 얼라인마크(AM3_e)와 제4 얼라인마크(AM4_e)의 평면상 형상이 제1 얼라인마크(AM1_e)의 평면상 형상과 동일한 것으로 도시하였으나, 본 실시예에는 이에 제한되지 않으며, 몇몇 실시예에서 제3 얼라인마크(AM3_e) 및 제4 얼라인마크(AM4_e)의 평면상 형상은 제1 얼라인마크(AM1_e)의 평면상 형상과 상이할 수 있다.
예를 들어, 몇몇 실시예에서 제3 얼라인마크(AM3_e) 및 제4 얼라인마크(AM4_e)의 평면상 형상은 도 14에 따른 제1 얼라인마크(AM1_a)의 평면상 형상과 같이 대체적으로 십자가 형상을 가질 수 있다.
또 다른 예로, 제3 얼라인마크(AM3_e) 및 제4 얼라인마크(AM4_e)의 평면상 형상은 도 15에 따른 제1 얼라인마크(AM1_b)의 평면상 형상과 같이 제1 패드 전극(PE1)들의 평면상 형상과 동일할 수 있다.
도 18에 도시된 실시예에서는 제1 얼라인마크(AM1_e)와 제3 얼라인마크(AM3_e) 및 제2 얼라인마크(AM2_e)와 제4 얼라인마크(AM4_e)가 복수의 제1 패드 전극(PE1)을 사이에 두고 이격되어 배치된 것으로 도시하였으나, 제1 얼라인마크(AM1_e)와 제3 얼라인마크(AM3_e) 및 제2 얼라인마크(AM2_e)와 제4 얼라인마크(AM4_e) 사이에 위치한 제1 패드 전극(PE1)의 개수는 이에 제한되지 않는다.
도 16 내지 도 18에 도시된 실시예들에 따른 경우, 복수의 얼라인마크 및 복수의 얼라인마크 홀을 포함함에 따라, 인쇄 회로 기판(PCB)과 표시 패널(10)의 양 측 가장 자리에서의 결합력을 더 향상시킬 수 있다. 이에 따라, 도 6 내지 도 12에 도시된 실시예에 따른 경우와 마찬가지로, 인쇄 회로 기판(PCB)을 표시 패널(10)의 제1 패드 영역(PA1)에 용이하게 본딩(bonding)시킬 수 있다.
도 19는 또 다른 실시예에 따른 도 11의 Ⅲ-Ⅲ'선을 따라 절단한 단면도이다.
도 19를 참조하면, 도 12에 도시된 실시예와 비교하여, 제1 이방성 도전 필름(ACF1)의 접착 부재(RS)가 배치되는 영역이 다르다는 점에서 차이가 있다.
본 실시예에서 접착 부재(RS)는 제1 얼라인마크(AM1_f)와 제2 얼라인마크(AM2_f) 사이에만 배치될 수 있다. 즉, 제1 얼라인마크(AM1_f)와 제2 얼라인마크(AM2_f)는 접착 부재(RS)를 사이에 두고 제1 방향(DR1)으로 이격되어 배치될 수 있다.
이에 따라, 제1 얼라인마크(AM1_f)와 제2 얼라인마크(AM2_f) 각각은 제1 얼라인마크 홀(AMH1) 및 제2 얼라인마크 홀(AMH2)과 직접 접촉하며, 물리적으로 결합할 수 있다. 즉, 제1 얼라인마크(AM1_f)의 제1 부분(AM1_1f)의 측면의 적어도 일부는 제1 얼라인마크 홀(AMH1)의 제1 부분(AMH1_1) 내측면의 적어도 일부와 직접 접촉하고, 제1 얼라인마크(AM1_f)의 제2 부분(AM1_2f)의 측면의 적어도 일부는 제1 얼라인마크 홀(AMH1)의 제1 부분(AMH1_2) 내측면의 적어도 일부와 직접 접촉할 수 있다.
접착 부재(RS)가 제1 얼라인마크(AM1_f)와 제2 얼라인마크(AM2_f) 사이에만 배치됨에 따라, 접착 부재(RS)는 제1 방향(DR1)의 일 측에 위치하는 제1 얼라인마크(AM1_f)의 일 측면과 비접촉하며, 제1 방향(DR1)의 타 측에 위치하는 제1 얼라인마크(AM1_f)의 타 측면의 일부와 접촉할 수 있다.
또한, 제1 얼라인마크(AM1_f)의 상면 상에는 접착 부재(RS)에 배치되지 않으며, 제1 얼라인마크 홀(AHM1)에 의해 제1 얼라인마크(AM1_f)의 상면이 직접 노출될 수 있다.
이상, 제1 얼라인마크(AM1_f)와 제1 얼라인마크 홀(AMH1)을 기준으로 설명하였으나, 이에 대한 설명은 제2 얼라인마크(AM2_f)와 제2 얼라인마크 홀(AMH2)에도 동일하게 적용될 수 있다.
본 실시예에 따르면 제1 얼라인마크(AM1_f)와 제1 얼라인마크 홀(AMH1) 및 제2 얼라인마크(AM2_f)와 제2 얼라인마크 홀(AMH2) 사이에 제1 이방성 도전 필름(ACF1)의 접착 부재(RS)가 게재되지 않으므로, 제1 얼라인마크(AM1_f)의 측면과 제1 얼라인마크 홀(AMH1)의 내측면 사이의 이격 공간 및 제2 얼라인마크(AM2_f)의 측면과 제2 얼라인마크 홀(AMH2)의 내측면 사이의 이격 공간이 감소함에 따라 제1 얼라인마크(AM1_f)와 제1 얼라인마크 홀(AMH1) 및 제2 얼라인마크(AM2_f)와 제2 얼라인마크 홀(AMH2)의 물리적 결합력이 향상될 수 있다.
도 20은 다른 실시예에 따른 인쇄 회로 기판의 사시도이다. 도 21은 다른 실시예에 따른 인쇄 회로 기판의 평면도이다. 도 22는 도 21의 Ⅳ- Ⅳ'선을 따라 절단한 단면도이다.
도 20 내지 도 22를 참조하면, 도 9 및 도 10에 도시된 실시예와 비교하여, 인쇄 회로 기판(PCB)이 제1 얼라인마크 홀(AMH1) 및 제2 얼라인마크 홀(AMH2)과 다른 형상을 갖는 제1 얼라인마크 수용부(AMH1_b)와 제2 얼라인마크 수용부(AMH2_b)를 포함한다는 점에서 차이가 있다.
도 20 내지 도 22를 참조하면, 인쇄 회로 기판(PCB)은 제1 방향(DR1)을 따라 연장되어 배열되는 리드 전극(LE)들, 리드 전극(LE)들의 제1 방향(DR1)의 일 측에 배치되는 제1 얼라인마크 수용부(AMH1_b), 및 리드 전극(LE)들의 제1 방향(DR1)의 타 측에 배치되는 제2 얼라인마크 수용부(AMH2_b)를 포함할 수 있다.
구체적으로, 인쇄 회로 기판(PCB)의 베이스 기판(BS)은 상면 및 상면의 반대면인 하면을 포함할 수 있다. 베이스 기판(BS)의 하면에는 제1 방향(DR1)을 따라 배열되는 복수의 리드 전극(LE)들이 배치될 수 있다. 베이스 기판(BS)의 하면은 후술될 인쇄 회로 기판(PCB)이 제1 패드 영역(PA1)에 부착될 때, 제1 패드 영역(PA1)과 대향하는 면일 수 있다.
제1 얼라인마크 수용부(AMH1_b)와 제2 얼라인마크 수용부(AMH2_b)는 베이스 기판(BS)의 하면으로부터 상면을 향해 함몰된 형상을 가질 수 있다. 즉, 도 9 및 도 10에 도시된 실시예에 따른 제1 얼라인마크 홀(AMH1) 및 제2 얼라인마크 홀(AMH2)과 달리, 제1 얼라인마크 수용부(AMH1_b)와 제2 얼라인마크 수용부(AMH2_b)는 인쇄 회로 기판(PCB)을 두께 방향으로 완전히 관통하지 않으며, 인쇄 회로 기판(PCB)의 하면으로부터 상면을 향해 함몰된 형상을 가질 수 있다.
제1 얼라인마크 수용부(AMH1_b)와 제2 얼라인마크 수용부(AMH2_b)의 평면상 형상은 도 9에 도시된 실시예에 따른 제1 얼라인마크 홀(AMH1) 및 제2 얼라인마크 홀(AMH2)의 평면상 형상과 동일한 형상을 가질 수 있다.
즉, 제1 얼라인마크 수용부(AMH1_b)는 평면상 제2 방향(DR2)으로 연장된 제1 부분(AMH1_1b) 및 제1 부분(AMH1_1b)의 중심으로부터 제1 방향(DR1)의 일 측으로 연장되는 제2 부분(AMH1_2b)을 포함할 수 있다.
제1 얼라인마크 수용부(AMH1_b)와 마찬가지로, 제2 얼라인마크 수용부(AMH2_b)도 평면상 제2 방향(DR2)으로 연장된 제1 부분(AMH2_1b) 및 제1 부분(AMH1_1b)의 중심으로부터 제1 방향(DR1)의 타 측으로 연장되는 제2 부분(AMH2_2b)을 포함할 수 있다. 다만, 이에 제한되지 않으며, 제1 얼라인마크 수용부(AMH1_b)와 제2 얼라인마크 수용부(AMH2_b)의 평면상 형상은 위에서 상술한 바와 같이, 제1 패드 영역(PA1)에 배치되는 얼라인마크의 형상에 상응하여 다양한 형상을 가질 수 있다.
제1 얼라인마크 수용부(AMH1_b)와 제2 얼라인마크 수용부(AMH2_b)의 제3 방향(DR3) 즉, 두께 방향의 깊이(h4)는 도 8에 도시된 제1 얼라인마크(AM1)와 제2 얼라인마크(AM2)의 제3 방향(DR3)의 두께(h1) 보다 작을 수 있다. 다만, 이에 제한되는 것은 아니며, 몇몇 실시예에서 제1 얼라인마크 수용부(AMH1_b)와 제2 얼라인마크 수용부(AMH2_b)의 제3 깊이(h4)는 도 8에 도시된 제1 얼라인마크(AM1)와 제2 얼라인마크(AM2)의 제3 방향(DR3)의 두께(h1)와 동일하거나, 제1 얼라인마크(AM1)와 제2 얼라인마크(AM2)의 제3 방향(DR3)의 두께(h1)보다 클 수 있다.
도 23은 또 다른 실시예에 따른 표시 패널의 제1 패드 영역과 제1 패드 영역에 부착된 인쇄 회로 기판을 나타낸 평면도이다. 도 24는 도 23의 Ⅴ- Ⅴ'선을 따라 절단한 단면도이다.
도 23 및 도 24를 참조하면, 제1 얼라인마크(AM1_g)와 제2 얼라인마크(AM2_g) 각각은 접착 부재(RS)를 사이에 두고, 제1 얼라인마크 수용부(AMH1_b) 및 제2 얼라인마크 수용부(AMH2_b) 각각과 물리적으로 결합할 수 있다. 즉, 제1 얼라인마크(AM1_g)의 제1 부분(AM1_1g)은 제1 얼라인마크 수용부(AMH1_b)의 제1 부분(AMH1_1b)에 수용되고, 제1 얼라인마크(AM1_g)의 제2 부분(AM1_2g)은 제1 얼라인마크 수용부(AMH1_b)의 제2 부분(AMH1_2b)에 수용될 수 있다.
구체적으로, 제1 얼라인마크(AM1_g)의 제1 부분(AM1_1g)의 측면의 적어도 일부는 제1 얼라인마크 수용부(AMH1_b)의 제1 부분(AMH1_1b)의 내측벽의 적어도 일부와 접착 부재(RS)를 사이에 두고 제2 방향(DR2)에서 대향할 수 있다. 이와 마찬가지로, 제1 얼라인마크(AM1_g)의 제2 부분(AM1_2g)의 측면의 적어도 일부는 제1 얼라인마크 수용부(AMH1_b)의 제2 부분(AMH1_2b)의 내측벽의 적어도 일부와 접착 부재(RS)를 사이에 두고 제2 방향(DR2)에서 대향할 수 있다.
또한, 제1 얼라인마크(AM1_g)의 상면은 접착 부재(RS)를 사이에 두고, 제1 얼라인마크 수용부(AMH1_b)의 하면과 대향할 수 있다. 즉, 제1 얼라인마크 수용부(AMH1_b)는 베이스 기판(BS)의 하면으로부터 상면을 향해 함몰되므로, 제1 얼라인마크 수용부(AMH1_b)의 하면은 제1 얼라인마크(AM1_g)의 상면과 제3 방향(DR3)에서 대향할 수 있다.
제1 얼라인마크(AM1_g)의 상면 및 제1 얼라인마크(AM1_g)의 상면에 위치하는 접촉 부재(RS)는 제1 얼라인마크 수용부(AMH1_b)에 의해 전부 커버될 수 있다. 이에 따라, 도 11 및 도 12에 도시된 실시예와 달리, 본 실시예에서는 인쇄 회로 기판(PCB)이 제1 기판(100)의 제1 패드 영역(PA1)에 부착되는 경우, 제1 얼라인마크(AM1_g)의 상면에 위치하는 접촉 부재(RS)가 노출되지 않는다.
이상, 제1 얼라인마크(AM1_g)와 제1 얼라인마크 수용부(AMH1_b)를 기준으로 설명하였으나, 이에 대한 설명은 제2 얼라인마크(AM2_g)와 제2 얼라인마크 수용부(AMH2_b)에도 동일하게 적용될 수 있다.
본 실시예에 따른 경우에도 제1 얼라인마크(AM1_g)와 제2 얼라인마크(AM2_g)가 제1 얼라인마크 수용부(AMH1_b)와 제2 얼라인마크 수용부(AMH2_b) 각각에 물리적으로 결합됨에 따라 인쇄 회로 기판(PCB)과 표시 패널(10)의 양 측 가장 자리에서의 결합력이 향상될 수 있고, 이에 따라, 인쇄 회로 기판(PCB)과 제1 패드 영역(PA1)에 배치된 제1 패드 전극(PE1)들의 얼라인 공차를 줄일 수 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시예들을 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명의 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
1: 표시 장치 10: 표시 패널
100: 제1 기판 200: 제2 기판
PA: 패드 영역 PCB: 인쇄 회로 기판
BS: 베이스 기판 DIC: 구동칩
DIS: 회로 기판 ACF: 이방성 도전 필름
PE: 패드 전극 BP: 범프 전극
LE: 리드 전극 AM1, AM2: 얼라인마크
AMH1, AMH2: 얼라인마크 홀

Claims (20)

  1. 복수의 화소를 포함하는 표시 영역, 및 상기 표시 영역의 주변에 위치하며, 패드 영역을 포함하는 비표시 영역을 구비하는 기판; 및
    상기 패드 영역에 부착되는 회로 기판을 포함하며,
    상기 패드 영역에는 상기 기판 상의 제1 방향을 따라 배열된 복수의 패드 전극들, 및
    상기 복수의 패드 전극들의 상기 제1 방향의 일 측에 위치하며, 상기 복수의 패드 전극들 보다 두께 방향을 향해 더 돌출된 제1 얼라인마크가 배치되고,
    상기 회로 기판은 베이스부,
    상기 베이스부의 일면에 배치되며, 상기 복수의 패드 전극들과 각각 대향하는 복수의 리드 전극들, 및
    상기 복수의 리드 전극들의 상기 제1 방향의 일측에 배치되며, 상기 베이스부를 두께 방향으로 완전히 관통하는 제1 얼라인마크 홀을 포함하고,
    상기 제1 얼라인마크의 형상은 제1 얼라인마크 홀의 형상과 동일하며,
    상기 제1 얼라인마크는 상기 제1 얼라인마크 홀에 수용되는 표시 장치.
  2. 제1 항에 있어서,
    상기 제1 얼라인마크와 상기 복수의 패드 전극들은 서로 동일한 물질로 이루어진 표시 장치.
  3. 제1 항에 있어서,
    상기 복수의 패드 전극들의 두께는 상기 제1 얼라인마크의 두께의 1/4 내지 1/3인 표시 장치.
  4. 제1 항에 있어서,
    상기 제1 얼라인마크는 상기 제1 방향과 교차하는 제2 방향으로 연장된 제1 부분 및
    상기 제1 부분으로부터 상기 제1 방향의 일 측으로 연장되는 제2 부분을 포함하는 표시 장치.
  5. 제4 항에 있어서,
    제1 얼라인마크는 상기 제1 부분으로부터 상기 제1 방향의 타 측을 향해 연장되는 제3 부분을 더 포함하는 표시 장치.
  6. 제1 항에 있어서,
    상기 제1 얼라인마크는 상기 복수의 패드 전극들과 동일한 형상을 갖는 표시 장치.
  7. 제1 항에 있어서,
    상기 복수의 패드 전극들의 상기 제1 방향의 타 측에 위치하며, 상기 복수의 패드 전극들 보다 두께 방향을 향해 더 돌출된 제2 얼라인마크, 및
    상기 복수의 리드 전극들의 상기 제1 방향의 타 측에 위치하며, 상기 베이스부를 두께 방향으로 완전히 관통하는 제2 얼라인마크 홀을 더 포함하며,
    상기 제2 얼라인마크의 형상은 상기 제2 얼라인마크 홀의 형상과 동일하고,
    상기 제2 얼라인마크는 상기 제2 얼라인마크 홀에 수용되는 표시 장치.
  8. 제7 항에 있어서,
    상기 제1 얼라인마크의 형상과 상기 제2 얼라인마크의 형상은 상이한 표시 장치.
  9. 제7 항에 있어서,
    상기 제1 얼라인마크의 상기 제1 방향의 일 측에 위치하며, 상기 복수의 패드 전극들 보다 두께 방향을 향해 더 돌출된 제3 얼라인마크, 및
    상기 제1 얼라인마크의 상기 제1 방향의 일 측에 위치하며, 상기 베이스부를 두께 방향으로 완전히 관통하는 제3 얼라인마크 홀을 더 포함하며,
    상기 제3 얼라인마크의 형상은 상기 제3 얼라인마크 홀의 형상과 동일하고,
    상기 제3 얼라인마크는 상기 제3 얼라인마크 홀에 수용되는 표시 장치.
  10. 제7 항에 있어서,
    상기 복수의 패드 전극들 사이에 위치하며, 상기 복수의 패드 전극들 보다 두께 방향을 향해 더 돌출된 제3 얼라인마크, 및
    상기 복수의 리드 전극들 사이에 위치하며, 상기 베이스부를 두께 방향으로 완전히 관통하는 제3 얼라인마크 홀을 더 포함하고,
    상기 제3 얼라인마크는 상기 제3 얼라인마크 홀에 수용되는 표시 장치.
  11. 제1 항에 있어서,
    상기 회로 기판은 리지드(rigid)한 물질로 이루어진 표시 장치.
  12. 제1 항에 있어서,
    평면상 상기 제1 얼라인마크는 상기 제1 얼라인마크 홀의 내측면에 의해 둘러싸인 표시 장치.
  13. 제12 항에 있어서,
    상기 제1 얼라인마크의 측면은 상기 제1 얼라인마크 홀의 내측면과 중첩하는 표시 장치.
  14. 제1 항에 있어서,
    상기 기판의 상기 패드 영역과 상기 회로 기판 사이에 배치되며,
    접착 부재 및 상기 접착 부재 내에 분산되어 배치된 복수의 도전성볼을 포함하는 이방성 도전 필름을 더 포함하고,
    상기 복수의 패드 전극들과 상기 복수의 리드 전극들은 상기 도전성볼을 통해 전기적으로 연결되는 표시 장치.
  15. 제14 항에 있어서,
    상기 이방성 도전 필름은 상기 제1 얼라인마크의 측면과 상면 및 상기 제1 얼라인마크 홀의 내측면과 직접 접촉하며,
    상기 제1 얼라인마크 홀을 충진하는 표시 장치.
  16. 복수의 화소를 포함하는 표시 영역, 및 상기 표시 영역의 주변에 위치하며, 패드 영역을 포함하는 비표시 영역을 구비하는 기판;
    상기 패드 영역에 부착되는 회로 기판; 및
    상기 표시 영역과 상기 패드 영역 사이의 비표시 영역에서 상기 기판 상의 제1 방향을 따라 배열되며, 상기 복수의 화소 및 상기 회로 기판과 전기적으로 연결된 복수의 구동칩들을 포함하고,
    상기 패드 영역에는 상기 제1 방향을 따라 배열된 복수의 패드 전극들, 및
    상기 복수의 패드 전극들의 상기 제1 방향의 일 측에 위치하며, 상기 복수의 패드 전극들 보다 두께 방향을 향해 더 돌출된 제1 얼라인마크가 배치되며,
    상기 회로 기판은 일면 및 상기 일면의 반대면인 타면을 포함하는 베이스부,
    상기 베이스부의 상기 타면에 배치되며, 상기 복수의 패드 전극들과 각각 대향하는 복수의 리드 전극들, 및
    상기 복수의 리드 전극들의 상기 제1 방향의 일 측에 배치되며, 상기 베이스부의 상기 타면으로부터 상기 일면을 향해 함몰된 제1 얼라인마크 수용부를 포함하고,
    상기 제1 얼라인마크와 제1 얼라인마크 수용부는 동일한 형상을 갖고,
    상기 제1 얼라인마크는 제1 얼라인마크 수용부에 수용되는 표시 장치.
  17. 제16 항에 있어서,
    상기 복수의 패드 전극들의 상기 제1 방향의 타 측에 위치하며, 상기 복수의 패드 전극들 보다 두께 방향을 향해 더 돌출되고, 상기 제1 얼라인마크와 동일한 형상을 갖는 제2 얼라인마크 및
    상기 복수의 리드 전극들의 상기 제1 방향의 타 측에 위치하며, 상기 베이스부의 상기 타면으로부터 상기 일면을 향해 함몰된 제2 얼라인마크 수용부를 더 포함하며,
    상기 제2 얼라인마크의 형상은 상기 제2 얼라인마크 수용부의 형상과 동일하고,
    상기 제2 얼라인마크는 상기 제2 얼라인마크 수용부에 수용되는 표시 장치.
  18. 제17 항에 있어서,
    상기 기판의 상기 패드 영역과 상기 회로 기판 사이에 배치되며,
    접착 부재 및 상기 접착 부재 내에 분산되어 배치된 복수의 도전성볼을 포함하는 이방성 도전 필름을 더 포함하고,
    상기 복수의 패드 전극들과 상기 복수의 리드 전극들은 상기 도전성볼을 통해 전기적으로 연결되는 표시 장치.
  19. 제18 항에 있어서,
    상기 이방성 도전 필름은 상기 제1 얼라인마크와 상기 제1 얼라인마크 수용부 사이 및 상기 제2 얼라인마크와 상기 제2 얼라인마크 수용부 사이에 게재되는 표시 장치.
  20. 제18 항에 있어서,
    상기 이방성 도전 필름은 상기 제1 얼라인마크, 상기 제1 얼라인마크 수용부, 상기 제2 얼라인마크, 및 상기 제2 얼라인마크 수용부와 비중첩하며,
    상기 제1 얼라인마크는 상기 제1 얼라인마크 수용부와 직접 접촉하고,
    상기 제2 얼라인마크는 상기 제2 얼라인마크 수용부와 직접 접촉하는 표시 장치.
KR1020220118395A 2022-09-20 2022-09-20 표시 장치 KR20240040157A (ko)

Priority Applications (3)

Application Number Priority Date Filing Date Title
KR1020220118395A KR20240040157A (ko) 2022-09-20 2022-09-20 표시 장치
US18/195,454 US20240098894A1 (en) 2022-09-20 2023-05-10 Display device
CN202322305109.3U CN220914224U (zh) 2022-09-20 2023-08-28 显示装置

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020220118395A KR20240040157A (ko) 2022-09-20 2022-09-20 표시 장치

Publications (1)

Publication Number Publication Date
KR20240040157A true KR20240040157A (ko) 2024-03-28

Family

ID=90243669

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020220118395A KR20240040157A (ko) 2022-09-20 2022-09-20 표시 장치

Country Status (3)

Country Link
US (1) US20240098894A1 (ko)
KR (1) KR20240040157A (ko)
CN (1) CN220914224U (ko)

Also Published As

Publication number Publication date
US20240098894A1 (en) 2024-03-21
CN220914224U (zh) 2024-05-07

Similar Documents

Publication Publication Date Title
CN107799008B (zh) 显示装置
CN100426498C (zh) 用于封装驱动集成电路的显示器件的基板
WO2011027589A1 (ja) デバイス基板
KR102468327B1 (ko) 표시 장치
KR20150145827A (ko) 디스플레이 모듈 및 이를 포함하는 멀티 디스플레이 장치
KR20190023028A (ko) 접속 부재, 이를 포함하는 표시 장치, 및 표시 장치의 제조방법
US20180158750A1 (en) Chip-on-film package and display device including the same
KR20200097832A (ko) 표시장치
US6831841B2 (en) Flexible substrate, electro-optical device and electronic device
US20210359072A1 (en) Display device
KR20190142790A (ko) 표시 장치
US20190033646A1 (en) Terminal connection structure and display device
KR20240040157A (ko) 표시 장치
KR20200099223A (ko) 표시 장치 및 이의 제조 방법
JP2000330480A (ja) 表示装置
KR20170023239A (ko) 협 베젤 구조를 갖는 평판 표시 장치
KR20210028777A (ko) 표시 장치
TWI780709B (zh) 拼接式顯示裝置
US11410589B2 (en) Display device
EP3786698B1 (en) Auxiliary coupling layer and display device having the same
CN219697984U (zh) 电路板和包括电路板的显示装置
US20220262847A1 (en) Electronic device
JP2005099310A (ja) 実装構造体、ｉｃ、電気光学装置および電子機器
JP2019008106A (ja) アレイ基板およびアレイ基板を備える表示パネル
KR20140143605A (ko) 유기발광 디스플레이 장치