KR20240036884A - Apparatus for testing arbiter in dual port memory - Google Patents

Apparatus for testing arbiter in dual port memory Download PDF

Info

Publication number
KR20240036884A
KR20240036884A KR1020220115471A KR20220115471A KR20240036884A KR 20240036884 A KR20240036884 A KR 20240036884A KR 1020220115471 A KR1020220115471 A KR 1020220115471A KR 20220115471 A KR20220115471 A KR 20220115471A KR 20240036884 A KR20240036884 A KR 20240036884A
Authority
KR
South Korea
Prior art keywords
signal
arbiter
write
read
test device
Prior art date
Application number
KR1020220115471A
Other languages
Korean (ko)
Inventor
손선익
Original Assignee
코아솔 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 코아솔 주식회사 filed Critical 코아솔 주식회사
Priority to KR1020220115471A priority Critical patent/KR20240036884A/en
Publication of KR20240036884A publication Critical patent/KR20240036884A/en

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/56—External testing equipment for static stores, e.g. automatic test equipment [ATE]; Interfaces therefor
    • G11C29/56012—Timing aspects, clock generation, synchronisation
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/41—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger
    • G11C11/413—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction
    • G11C11/417—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction for memory cells of the field-effect type
    • G11C11/419—Read-write [R-W] circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/22—Read-write [R-W] timing or clocking circuits; Read-write [R-W] control signal generators or management 
    • G11C7/222—Clock generating, synchronizing or distributing circuits within memory device

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • For Increasing The Reliability Of Semiconductor Memories (AREA)

Abstract

본 발명의 목적은 DDI에서 프레임 버퍼 메모리로 사용되는 듀얼 포트 메모리에 구비된 아비터의 정상 동작 여부를 확인할 수 있는 듀얼 포트 메모리의 아비터 테스트 장치를 제공함에 있다.
상기 목적을 달성하기 위해, 본 발명은 쓰기 신호와 읽기 신호가 동시에 입력되는 경우, 동작 순서를 중재하는 아비터; 및 테스트 모드 동작시, 아비터 테스트용 쓰기 신호와 읽기 신호를 생성하여 상기 아비터로 인가하는 테스트 신호 생성부;를 포함하는 것을 특징으로 한다.The purpose of the present invention is to provide an arbiter test device for a dual port memory that can check whether the arbiter provided in the dual port memory used as a frame buffer memory in DDI is operating normally.
In order to achieve the above object, the present invention includes an arbiter that mediates the operation sequence when a write signal and a read signal are input at the same time; and a test signal generator that generates a write signal and a read signal for arbiter testing and applies them to the arbiter when operating in the test mode.

Description

듀얼 포트 메모리의 아비터 테스트 장치{APPARATUS FOR TESTING ARBITER IN DUAL PORT MEMORY}Arbiter test device for dual port memory {APPARATUS FOR TESTING ARBITER IN DUAL PORT MEMORY}

본 발명은 듀얼 포트 메모리의 아비터 테스트 장치에 관한 것으로, 더욱 상세하게는 DDI에서 프레임 버퍼 메모리로 사용되는 듀얼 포트 메모리에 구비된 아비터(Arbiter)의 정상 동작 여부를 확인할 수 있는 듀얼 포트 메모리의 아비터 테스트 장치에 관한 것이다.The present invention relates to an arbiter test device for dual port memory, and more specifically, to an arbiter test for dual port memory that can check whether the arbiter provided in the dual port memory used as a frame buffer memory in DDI is operating normally. It's about devices.

TV, 랩톱 컴퓨터, 모니터 및 모바일 기기 등과 같은 영상을 표시하는 전자 장치에 이용되고 있는 디스플레이 장치로서 액정 표시 장치(LCD, Liquid Crystal Device), 유기발광 표시 장치(OLED, Organic Light Emitting Device) 등이 있다.Display devices used in electronic devices that display images such as TVs, laptop computers, monitors, and mobile devices include liquid crystal displays (LCDs) and organic light emitting devices (OLEDs). .

디스플레이 장치는 복수의 픽셀을 갖는 디스플레이 패널과, 복수의 픽셀에 전기 신호를 인가하기 위한 디스플레이 구동 장치(Display Drive Integrated circuit)(DDI)를 포함할 수 있으며, DDI가 복수의 픽셀에 제공하는 전기 신호에 의해 영상이 구현될 수 있다.The display device may include a display panel having a plurality of pixels and a display drive integrated circuit (DDI) for applying electrical signals to the plurality of pixels, and the DDI provides electric signals to the plurality of pixels. The image can be implemented by .

DDI에 사용되는 프레임 버퍼 메모리는 도 1에 도시하는 바와 같이 입출력을 동시에 할 수 있도록 두 개의 클럭(쓰기용 클럭과 읽기용 클럭)을 갖는 듀얼 포트 메모리, 일 예로 듀얼 포트 SRAM(Static Random Access Memory)을 사용한다.As shown in FIG. 1, the frame buffer memory used in DDI is a dual-port memory with two clocks (a writing clock and a reading clock) to enable simultaneous input and output, for example, dual-port SRAM (Static Random Access Memory). Use .

일반적으로 듀얼 포트 SRAM은 8개의 트랜지스터(8T) 셀을 사용하는데, 메모리가 차지하는 면적을 줄이기 위해 6개의 트랜지스터(6T) 셀을 사용하여 듀얼 포트 SRAM 기능을 수행한다.Typically, dual port SRAM uses 8 transistor (8T) cells, but to reduce the area occupied by memory, 6 transistor (6T) cells are used to perform the dual port SRAM function.

도 2는 6개의 트랜지스터 셀로 구성된 듀얼 포트 SRAM의 핀 구성을 개략적으로 보인 도면으로, 아래의 표 1에 나타내는 바와 같이, 6개의 트랜지스터 셀로 구성된 듀얼 포트 SRAM은 쓰기 클럭 신호를 입력받는 WCLK, 쓰기 사이클에 대한 쓰기 인에이블 신호를 입력받는 WEN, 쓰기 사이클에 대한 X 주소를 입력받는 WAX[9:0], 쓰기 사이클에 대한 Y 어드레스를 입력받는 WAY[6:0], 데이터를 입력받는 D[103:0], 읽기 클럭 신호를 입력받는 RCLK, 읽기 사이클에 대한 읽기 인에이블 신호를 입력받는 REN, 읽기 사이클에 대한 X 주소를 입력받는 RAX[9:0], 읽기 사이클에 대한 Y 어드레스를 입력받는 RAY[6:0], 데이터를 출력하는 Q[103:0] 등을 포함하여 이루어질 수 있다.Figure 2 is a diagram schematically showing the pin configuration of a dual-port SRAM composed of six transistor cells. As shown in Table 1 below, the dual-port SRAM composed of six transistor cells has WCLK, which receives a write clock signal, and a write cycle. WEN receives the write enable signal for the write cycle, WAX[9:0] receives the X address for the write cycle, WAY[6:0] receives the Y address for the write cycle, and D[103: 0], RCLK receiving the read clock signal, REN receiving the read enable signal for the read cycle, RAX[9:0] receiving the X address for the read cycle, RAY receiving the Y address for the read cycle. [6:0], Q[103:0] to output data, etc.

PINPIN I/OI/O DescriptionDescription WCLKWCLK inputinput Write Clock inputWrite Clock input WENWEN inputinput Write Enable input for Write CycleWrite Enable input for Write Cycle WAX[9:0]WAX[9:0] inputinput X address for Write CycleX address for Write Cycle WAY[6:0]WAY[6:0] inputinput Y address for Write CycleY address for Write Cycle D[103:0]D[103:0] inputinput Data InputData Input RCLKRCLK inputinput Read Clock inputRead Clock input RENREN inputinput Read Enable input for Read CycleRead Enable input for Read Cycle RAX[9:0]RAX[9:0] inputinput X address for Read CycleX address for Read Cycle RAY[6:0]RAY[6:0] inputinput Y address for Read CycleY address for Read Cycle Q[103:0]Q[103:0] outputoutput Date OutputDate Output

표 2는 6개의 트랜지스터 셀로 구성된 듀얼 포트 SRAM의 동작을 나타내는 진리표를 예시적으로 보인 것이다.Table 2 shows an example truth table indicating the operation of a dual-port SRAM consisting of 6 transistor cells.

WCLKWCLK WENWEN RCLKRCLK RENREN DD QQ ModeMode LL HH LL HH Don't CareDon't Care Previous DataPrevious Data Stand by ModeStand by Mode HH LL LL HH 1 or 01 or 0 Previous DataPrevious Data Write CycleWrite Cycle LL HH HH LL Don't CareDon't Care Data outData out Read CycleRead Cycle HH LL HH LL 1 or 01 or 0 Data outData out Concurrent ModeConcurrent Mode

전술한 바와 같이 6T 셀을 사용하여 듀얼 포트 SRAM 기능을 수행하게 되면, 동일 시간에 입력되는 쓰기 신호와 읽기 신호를 동시에 병렬로 처리할 수 없게 되므로, 주어진 한 사이클 타임(Cycle Time)을 시분할하여 순차적으로 동작을 처리해야 한다.As mentioned above, when performing the dual port SRAM function using 6T cells, it is not possible to process write signals and read signals input at the same time in parallel, so one given cycle time is time divided and sequential processing is performed. The action must be processed with .

전술한 바와 같이, 쓰기 신호와 읽기 신호가 동시에 입력될 때, 쓰기 신호와 읽기 신호 사이의 충돌을 방지하여 SRAM이 프레임 버퍼 메모리로서 안정된 동작이 이루어질 수 있도록 동작 순서를 중재하는 장치가 아비터(Arbiter)이다(도 3 및 도 4 참조).As mentioned above, when a write signal and a read signal are input at the same time, an arbiter is a device that mediates the operation order to prevent collisions between the write signal and the read signal so that SRAM can operate stably as a frame buffer memory. (see Figures 3 and 4).

동작 순서를 중재하는 아비터는 빠르게 동작하고 주변 환경에 매우 민감한 장치이므로, 내부적으로 정상적으로 동작하는지 여부를 실제로 확인하기 어려워 아비터 동작에서 불량이 발생할 경우 이를 분석하기 어려운 문제점이 있다.Since the arbiter, which mediates the operation sequence, operates quickly and is very sensitive to the surrounding environment, it is difficult to actually check whether it is operating normally internally, making it difficult to analyze if a defect occurs in the arbiter operation.

구체적으로 아비터가 동작 순서를 중재할 때, 읽기/쓰기 동작 순서를 결정하는 내부 회로가 "0" 또는 "1" 값을 갖지 못하고 준안정(Meta-Stability) 상태를 수 ns ~ 수십 ns 동안 지속하는 경우, 메모리 동작의 불량을 야기하게 된다.Specifically, when the arbiter mediates the operation sequence, the internal circuit that determines the read/write operation sequence does not have a “0” or “1” value and remains in a meta-stability state for several ns to tens of ns. In this case, it causes defects in memory operation.

아비터의 준안정 상태를 원인으로 하는 메모리 동작의 불량은 분석하기가 어려워서 신뢰성 있는 DDI 생산에 어려움을 초래하게 된다.Defects in memory operation caused by the metastable state of the arbiter are difficult to analyze, resulting in difficulties in producing reliable DDI.

공개특허공보 제10-2009-0033190호(공개일 2009.04.01.)Publication of Patent No. 10-2009-0033190 (publication date 2009.04.01.) 등록특허공보 제10-0560948호(공고일 2006.03.14.)Registered Patent Publication No. 10-0560948 (announcement date 2006.03.14.)

본 발명은 상기한 바와 같은 종래의 문제점을 해결하기 위해 안출된 것으로, DDI에서 프레임 버퍼 메모리로 사용되는 듀얼 포트 메모리에 구비된 아비터의 정상 동작 여부를 확인할 수 있는 듀얼 포트 메모리의 아비터 테스트 장치를 제공함에 그 목적이 있다.The present invention was developed to solve the conventional problems described above, and provides an arbiter test device for a dual port memory that can check whether the arbiter provided in the dual port memory used as a frame buffer memory in DDI is operating normally. There is a purpose in .

전술한 목적을 달성하기 위한 본 발명에 따른 듀얼 포트 메모리의 아비터 테스트 장치는, 쓰기 신호와 읽기 신호가 동시에 입력되는 경우, 동작 순서를 중재하는 아비터; 및 테스트 모드 동작시, 아비터 테스트용 쓰기 신호와 읽기 신호를 생성하여 상기 아비터로 인가하는 테스트 신호 생성부;를 포함하는 것을 특징으로 한다.An arbiter test device for a dual port memory according to the present invention for achieving the above-described object includes: an arbiter that mediates the operation sequence when a write signal and a read signal are input at the same time; and a test signal generator that generates a write signal and a read signal for arbiter testing and applies them to the arbiter when operating in the test mode.

또한, 본 발명에 따른 듀얼 포트 메모리의 아비터 테스트 장치에서, 상기 테스트 신호 생성부는, 쓰기 신호 또는 읽기 신호를 생성하여 상기 아비터로 인가하는 신호 생성부; 및 상기 쓰기 신호 또는 읽기 신호를 기설정된 시간 동안 지연시켜 상기 아비터로 읽기 신호 또는 쓰기 신호를 인가하는 신호 지연부;를 포함하는 것을 특징으로 한다.Additionally, in the arbiter test device for a dual port memory according to the present invention, the test signal generator includes a signal generator that generates a write signal or a read signal and applies it to the arbiter; and a signal delay unit that delays the write signal or read signal for a preset time to apply the read signal or write signal to the arbiter.

또한, 본 발명에 따른 듀얼 포트 메모리의 아비터 테스트 장치에서, 상기 아비터는, 시간차를 두고 입력되는 상기 쓰기 신호와 읽기 신호에 기반하여 출력 신호를 생성하여 출력하는 것을 특징으로 한다.In addition, in the arbiter test device for dual port memory according to the present invention, the arbiter is characterized in that it generates and outputs an output signal based on the write signal and the read signal input at a time difference.

또한, 본 발명에 따른 듀얼 포트 메모리의 아비터 테스트 장치에서, 상기 아비터는, 쓰기 신호가 입력된 후 읽기 신호가 입력되면 쓰기 동작 후 읽기 동작이 이루어지도록 출력 신호를 생성하여 출력하고, 읽기 신호가 입력된 후 쓰기 신호가 입력되면 읽기 동작 후 쓰기 동작이 이루어지도록 출력 신호를 생성하여 출력하는 것을 특징으로 한다.In addition, in the arbiter test device for dual port memory according to the present invention, the arbiter generates and outputs an output signal so that a read operation is performed after the write operation when a read signal is input after the write signal is input, and the read signal is input. After the write signal is input, an output signal is generated and output so that a write operation is performed after a read operation.

또한, 본 발명에 따른 듀얼 포트 메모리의 아비터 테스트 장치에서, 상기 신호 생성부는, 테스트 인에이블 신호, 읽기 클럭 신호, 읽기 사이클에 대한 읽기 인에이블 신호를 입력받아 쓰기 신호를 생성하여 출력하는 것을 특징으로 한다.In addition, in the arbiter test device for dual port memory according to the present invention, the signal generator receives a test enable signal, a read clock signal, and a read enable signal for a read cycle, and generates and outputs a write signal. do.

또한, 본 발명에 따른 듀얼 포트 메모리의 아비터 테스트 장치에서, 상기 아비터 테스트 장치가 구비되는 메모리는, 로우 레벨로 고정된 쓰기 클럭 신호와, 하이 레벨로 고정된 쓰기 사이클에 대한 쓰기 인에이블 신호를 인가받는 것을 특징으로 한다.In addition, in the arbiter test device for dual port memory according to the present invention, the memory provided with the arbiter test device applies a write clock signal fixed to a low level and a write enable signal for a write cycle fixed to a high level. It is characterized by receiving.

또한, 본 발명에 따른 듀얼 포트 메모리의 아비터 테스트 장치에서, 상기 신호 생성부는, 테스트 인에이블 신호, 쓰기 클럭 신호, 쓰기 사이클에 대한 쓰기 인에이블 신호를 입력받아 읽기 신호를 생성하여 출력하는 것을 특징으로 한다.In addition, in the arbiter test device for dual port memory according to the present invention, the signal generator receives a test enable signal, a write clock signal, and a write enable signal for a write cycle, and generates and outputs a read signal. do.

또한, 본 발명에 따른 듀얼 포트 메모리의 아비터 테스트 장치에서, 상기 아비터 테스트 장치가 구비되는 메모리는, 로우 레벨로 고정된 읽기 클럭 신호와, 하이 레벨로 고정된 읽기 사이클에 대한 읽기 인에이블 신호를 인가받는 것을 특징으로 한다.In addition, in the arbiter test device for dual port memory according to the present invention, the memory provided with the arbiter test device applies a read clock signal fixed to a low level and a read enable signal for a read cycle fixed to a high level. It is characterized by receiving.

또한, 본 발명에 따른 듀얼 포트 메모리의 아비터 테스트 장치에서, 상기 아비터 테스트 장치는, 상기 아비터에서 출력되는 출력 신호의 폭을 증가시켜 출력하는 펄스 폭 증가부;를 더 포함하는 것을 특징으로 한다.In addition, in the arbiter test device for dual port memory according to the present invention, the arbiter test device further includes a pulse width increaser that increases the width of the output signal output from the arbiter and outputs it.

기타 실시 예의 구체적인 사항은 "발명을 실시하기 위한 구체적인 내용" 및 첨부 "도면"에 포함되어 있다.Specific details of other embodiments are included in “Specific Details for Carrying Out the Invention” and the attached “Drawings.”

본 발명의 이점 및/또는 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 각종 실시 예를 참조하면 명확해질 것이다.The advantages and/or features of the present invention and methods for achieving them will become clear by referring to the various embodiments described in detail below along with the accompanying drawings.

그러나 본 발명은 이하에서 개시되는 각 실시 예의 구성만으로 한정되는 것이 아니라 서로 다른 다양한 형태로도 구현될 수도 있으며, 단지 본 명세서에서 개시한 각각의 실시 예는 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에게 본 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구범위의 각 청구항의 범주에 의해 정의될 뿐임을 알아야 한다.However, the present invention is not limited to the configuration of each embodiment disclosed below, but may also be implemented in various different forms. However, each embodiment disclosed in this specification ensures that the disclosure of the present invention is complete, and the present invention It is provided to fully inform those skilled in the art of the present invention, and it should be noted that the present invention is only defined by the scope of each claim.

본 발명에 의하면, DDI에서 프레임 버퍼 메모리로 사용되는 듀얼 포트 메모리에 구비된 아비터로 테스트 신호를 인가한 후, 입력 신호에 대응하는 출력 신호가 정상적으로 출력되는 지의 여부를 통해 아비터의 정상 동작 여부를 확인할 수 있게 된다.According to the present invention, after applying a test signal to an arbiter provided in a dual port memory used as a frame buffer memory in DDI, normal operation of the arbiter can be confirmed by checking whether the output signal corresponding to the input signal is output normally. It becomes possible.

도 1은 DDI의 구성을 개략적으로 보인 도면이다.
도 2는 6개의 트랜지스터 셀로 구성된 듀얼 포트 SRAM의 핀 구성을 개략적으로 보인 도면이다.
도 3은 6개의 트랜지스터 셀로 구성된 듀얼 포트 SRAM에 구비된 아비터에 대한 동작 개념도이다.
도 4는 아비터에 대한 동작 타이밍 다이어그램을 예시적으로 보인 도면이다.
도 5 내지 도 6은 본 발명에 따른 아비터 테스트 장치의 구성을 개략적으로 보인 도면이다.
도 7은 본 발명의 일 실시예에 따른 아비터 테스트 장치의 구성을 개략적으로 보인 도면이다.
도 8은 본 발명의 일 실시예에 따른 아비터 테스트 장치에 대한 동작 타이밍 다이어그램을 예시적으로 보인 도면이다.
도 9는 본 발명의 다른 실시예에 따른 아비터 테스트 장치의 구성을 개략적으로 보인 도면이다.
도 10은 본 발명의 다른 실시예에 따른 아비터 테스트 장치에 대한 동작 타이밍 다이어그램을 예시적으로 보인 도면이다.Figure 1 is a diagram schematically showing the configuration of DDI.
Figure 2 is a diagram schematically showing the pin configuration of a dual-port SRAM consisting of six transistor cells.
Figure 3 is a conceptual diagram of the operation of an arbiter provided in a dual-port SRAM composed of six transistor cells.
Figure 4 is a diagram showing an exemplary operation timing diagram for the arbiter.
Figures 5 and 6 are diagrams schematically showing the configuration of the arbiter test device according to the present invention.
Figure 7 is a diagram schematically showing the configuration of an arbiter test device according to an embodiment of the present invention.
Figure 8 is a diagram illustrating an operation timing diagram for an arbiter test device according to an embodiment of the present invention.
Figure 9 is a diagram schematically showing the configuration of an arbiter test device according to another embodiment of the present invention.
Figure 10 is a diagram illustrating an operation timing diagram for an arbiter test device according to another embodiment of the present invention.

본 발명을 상세하게 설명하기 전에, 본 명세서에서 사용된 용어나 단어는 통상적이거나 사전적인 의미로 무조건 한정하여 해석되어서는 아니 되며, 본 발명의 발명자가 자신의 발명을 가장 최선의 방법으로 설명하기 위해서 각종 용어의 개념을 적절하게 정의하여 사용할 수 있고, 더 나아가 이들 용어나 단어는 본 발명의 기술적 사상에 부합하는 의미와 개념으로 해석되어야 함을 알아야 한다.Before explaining the present invention in detail, the terms or words used in this specification should not be construed as unconditionally limited to their ordinary or dictionary meanings, and the inventor of the present invention should not use the terms or words in order to explain his invention in the best way. It should be noted that the concepts of various terms can be appropriately defined and used, and furthermore, that these terms and words should be interpreted with meanings and concepts consistent with the technical idea of the present invention.

즉, 본 명세서에서 사용된 용어는 본 발명의 바람직한 실시 예를 설명하기 위해서 사용되는 것일 뿐이고, 본 발명의 내용을 구체적으로 한정하려는 의도로 사용된 것이 아니며, 이들 용어는 본 발명의 여러 가지 가능성을 고려하여 정의된 용어임을 알아야 한다.That is, the terms used in this specification are only used to describe preferred embodiments of the present invention, and are not used with the intention of specifically limiting the content of the present invention, and these terms refer to various possibilities of the present invention. It is important to note that this is a term defined with consideration in mind.

또한, 본 명세서에 있어서, 단수의 표현은 문맥상 명확하게 다른 의미로 지시하지 않는 이상, 복수의 표현을 포함할 수 있으며, 유사하게 복수로 표현되어 있다고 하더라도 단수의 의미를 포함할 수 있음을 알아야 한다.In addition, in this specification, it should be noted that singular expressions may include plural expressions unless the context clearly indicates a different meaning, and that even if similarly expressed in plural, they may include singular meanings. do.

본 명세서의 전체에 걸쳐서 어떤 구성 요소가 다른 구성 요소를 "포함"한다고 기재하는 경우에는, 특별히 반대되는 의미의 기재가 없는 한 임의의 다른 구성 요소를 제외하는 것이 아니라 임의의 다른 구성 요소를 더 포함할 수도 있다는 것을 의미할 수 있다.Throughout this specification, when a component is described as “including” another component, it does not exclude any other component, but includes any other component, unless specifically stated to the contrary. It could mean that you can do it.

더 나아가서, 어떤 구성 요소가 다른 구성 요소의 "내부에 존재하거나, 연결되어 설치된다"고 기재한 경우에는, 이 구성 요소가 다른 구성 요소와 직접적으로 연결되어 있거나 접촉하여 설치되어 있을 수 있고, 일정한 거리를 두고 이격되어 설치되어 있을 수도 있으며, 일정한 거리를 두고 이격되어 설치되어 있는 경우에 대해서는 해당 구성 요소를 다른 구성 요소에 고정 내지 연결시키기 위한 제 3의 구성 요소 또는 수단이 존재할 수 있으며, 이 제 3의 구성 요소 또는 수단에 대한 설명은 생략될 수도 있음을 알아야 한다.Furthermore, if a component is described as being "installed within or connected to" another component, it means that this component may be installed in direct connection or contact with the other component and may be installed in contact with the other component and may be installed in contact with the other component. It may be installed at a certain distance, and in the case where it is installed at a certain distance, there may be a third component or means for fixing or connecting the component to another component. It should be noted that the description of the components or means of 3 may be omitted.

반면에, 어떤 구성 요소가 다른 구성 요소에 "직접 연결"되어 있다거나, 또는 "직접 접속"되어 있다고 기재되는 경우에는, 제 3의 구성 요소 또는 수단이 존재하지 않는 것으로 이해하여야 한다.On the other hand, when a component is described as being “directly connected” or “directly connected” to another component, it should be understood that no third component or means is present.

마찬가지로, 각 구성 요소 간의 관계를 설명하는 다른 표현들, 즉 " ~ 사이에"와 "바로 ~ 사이에", 또는 " ~ 에 이웃하는"과 " ~ 에 직접 이웃하는" 등도 마찬가지의 취지를 가지고 있는 것으로 해석되어야 한다.Likewise, other expressions that describe the relationship between components, such as "between" and "immediately between", or "neighboring" and "directly neighboring", have the same meaning. It should be interpreted as

또한, 본 명세서에 있어서 "일면", "타면", "일측", "타측", "제 1", "제 2" 등의 용어는, 사용된다면, 하나의 구성 요소에 대해서 이 하나의 구성 요소가 다른 구성 요소로부터 명확하게 구별될 수 있도록 하기 위해서 사용되며, 이와 같은 용어에 의해서 해당 구성 요소의 의미가 제한적으로 사용되는 것은 아님을 알아야 한다.In addition, in this specification, terms such as "one side", "other side", "one side", "the other side", "first", "second", etc., if used, refer to one component. It is used to clearly distinguish it from other components, and it should be noted that the meaning of the component is not limited by this term.

또한, 본 명세서에서 "상", "하", "좌", "우" 등의 위치와 관련된 용어는, 사용된다면, 해당 구성 요소에 대해서 해당 도면에서의 상대적인 위치를 나타내고 있는 것으로 이해하여야 하며, 이들의 위치에 대해서 절대적인 위치를 특정하지 않는 이상은, 이들 위치 관련 용어가 절대적인 위치를 언급하고 있는 것으로 이해하여서는 아니된다.In addition, in this specification, terms related to position such as "top", "bottom", "left", "right", etc., if used, should be understood as indicating the relative position of the corresponding component in the corresponding drawing. Unless the absolute location is specified, these location-related terms should not be understood as referring to the absolute location.

더욱이, 본 발명의 명세서에서는, "…부", "…기", "모듈", "장치" 등의 용어는, 사용된다면, 하나 이상의 기능이나 동작을 처리할 수 있는 단위를 의미하며, 이는 하드웨어 또는 소프트웨어, 또는 하드웨어와 소프트웨어의 결합으로 구현될 수 있음을 알아야 한다.Moreover, in the specification of the present invention, terms such as "... unit", "... unit", "module", "device", etc., when used, mean a unit capable of processing one or more functions or operations, which is hardware. Alternatively, it should be noted that it can be implemented through software, or a combination of hardware and software.

또한, 본 명세서에서는 각 도면의 각 구성 요소에 대해서 그 도면 부호를 명기함에 있어서, 동일한 구성 요소에 대해서는 이 구성 요소가 비록 다른 도면에 표시되더라도 동일한 도면 부호를 가지고 있도록, 즉 명세서 전체에 걸쳐 동일한 참조 부호는 동일한 구성 요소를 지시하고 있다.In addition, in this specification, when specifying the reference numeral for each component in each drawing, the same component has the same reference number even if the component is shown in different drawings, that is, the same reference is made throughout the specification. The symbols indicate the same component.

본 명세서에 첨부된 도면에서 본 발명을 구성하는 각 구성 요소의 크기, 위치, 결합 관계 등은 본 발명의 사상을 충분히 명확하게 전달할 수 있도록 하기 위해서 또는 설명의 편의를 위해서 일부 과장 또는 축소되거나 생략되어 기술되어 있을 수 있고, 따라서 그 비례나 축척은 엄밀하지 않을 수 있다.In the drawings attached to this specification, the size, position, connection relationship, etc. of each component constituting the present invention is exaggerated, reduced, or omitted in order to convey the idea of the present invention sufficiently clearly or for convenience of explanation. It may be described, and therefore its proportions or scale may not be exact.

또한, 이하에서, 본 발명을 설명함에 있어서, 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 구성, 예를 들어, 종래 기술을 포함하는 공지 기술에 대한 상세한 설명은 생략될 수도 있다.In addition, hereinafter, in describing the present invention, detailed descriptions of configurations that are judged to unnecessarily obscure the gist of the present invention, for example, known technologies including prior art, may be omitted.

이하에서는 첨부한 도면들을 참조하여 본 발명의 바람직한 실시예에 따른 듀얼 포트 메모리의 아비터 테스트 장치에 대해서 상세하게 설명하기로 한다.Hereinafter, an arbiter test device for a dual port memory according to a preferred embodiment of the present invention will be described in detail with reference to the attached drawings.

이하 본 발명의 일 실시예에서는 듀얼 포트 메모리로 6개의 트랜지스터 셀로 구성된 듀얼 포트 SRAM을 예로 들어 설명하기로 한다. 이는 듀얼 포트 메모리를 듀얼 포트 SRAM으로 한정하는 것이 아니며, 본 발명에 따른 아비터 테스트 장치는 듀얼 포트 타입을 사용하는 다른 형태의 메모리, 예를 들어, DRAM(Dynamic Random Access Memory), 플래시 메모리(Flash Memory), MRAM(Magnetic Random Access Memory), OTP(One Time Programmable) 메모리 등에 적용될 수 있다.Hereinafter, an embodiment of the present invention will be described by taking a dual-port SRAM composed of six transistor cells as a dual-port memory as an example. This does not limit the dual port memory to dual port SRAM, and the arbiter test device according to the present invention can be used for other types of memory using a dual port type, such as DRAM (Dynamic Random Access Memory) and flash memory. ), MRAM (Magnetic Random Access Memory), OTP (One Time Programmable) memory, etc.

도 5는 본 발명의 일 실시예에 따른 듀얼 포트 SRAM의 아비터 테스트 장치의 구성을 개략적으로 보인 도면이다.Figure 5 is a diagram schematically showing the configuration of an arbiter test device for dual port SRAM according to an embodiment of the present invention.

도 5에 도시하는 바와 같이, 본 발명에 따른 듀얼 포트 SRAM의 아비터 테스트 장치(100)는 아비터(110), 테스트 신호 생성부(120), 펄스 폭 증가부(130)를 포함하여 이루어질 수 있다.As shown in FIG. 5, the arbiter test device 100 for a dual port SRAM according to the present invention may include an arbiter 110, a test signal generator 120, and a pulse width increaser 130.

이와 같은 구성에 있어서, 아비터(110)는 쓰기 신호(wtclk)와 읽기 신호(rdclk)가 동시에 입력될 때, 쓰기 신호(wtclk)와 읽기 신호(rdclk) 사이의 충돌을 방지하여 SRAM이 프레임 버퍼 메모리로서 안정된 동작이 이루어질 수 있도록 동작 순서를 중재할 수 있다.In this configuration, the arbiter 110 prevents collisions between the write signal (wtclk) and the read signal (rdclk) when the write signal (wtclk) and the read signal (rdclk) are input at the same time, so that the SRAM is used as a frame buffer memory. It is possible to mediate the operation sequence to ensure stable operation.

테스트 신호 생성부(120)는 아비터(110)의 동작을 테스트하는 테스트 모드 동작시, 아비터(110)의 동작을 테스트하기 위한 테스트용 쓰기 신호(wtclk)와 읽기 신호(rdclk)를 생성할 수 있다.The test signal generator 120 may generate a test write signal (wtclk) and a read signal (rdclk) for testing the operation of the arbiter 110 when operating in a test mode for testing the operation of the arbiter 110. .

테스트 신호 생성부(120)에서 생성된 쓰기 신호(wtclk)와 읽기 신호(rdclk)는 아비터(110)로 인가된다.The write signal (wtclk) and the read signal (rdclk) generated by the test signal generator 120 are applied to the arbiter 110.

테스트 신호 생성부(120)에 대해서는 아래에서 좀 더 상세히 설명하기로 한다.The test signal generator 120 will be described in more detail below.

펄스 폭 증가부(130)는 테스트 신호 생성부(120)로부터 쓰기 신호(wtclk)와 읽기 신호(rdclk)를 입력받은 아비터(110)에서 출력하는 출력 신호(prcend)의 폭을 증가시켜 출력할 수 있다.The pulse width increaser 130 may increase the width of the output signal (prcend) output from the arbiter 110 that receives the write signal (wtclk) and the read signal (rdclk) from the test signal generator 120. there is.

한편, 테스트 신호 생성부(120)는 도 6에 도시하는 바와 같이, 신호 생성부(121), 신호 지연부(125)를 포함하여 이루어질 수 있다.Meanwhile, the test signal generator 120 may include a signal generator 121 and a signal delay portion 125, as shown in FIG. 6.

이와 같은 구성에서, 신호 생성부(121)는 쓰기 신호(wtclk)(또는 읽기 신호(rdclk))를 생성하여 아비터(110)로 인가할 수 있다.In this configuration, the signal generator 121 can generate a write signal (wtclk) (or a read signal (rdclk)) and apply it to the arbiter 110.

신호 지연부(125)는 신호 생성부(121)에서 생성된 쓰기 신호(wtclk)(또는 읽기 신호(rdclk))를 기설정된 시간 동안 지연시켜, 이를 읽기 신호(rdclk)(또는 쓰기 신호(wtclk))로서 아비터(110)로 인가할 수 있다.The signal delay unit 125 delays the write signal (wtclk) (or read signal (rdclk)) generated by the signal generator 121 for a preset time, and delays it as the read signal (rdclk) (or write signal (wtclk)). ) can be applied to the arbiter 110.

신호 지연부(125)에서 신호 생성부(121)로부터 인가받은 쓰기 신호(wtclk)(또는 읽기 신호(rdclk))를 지연시키는 시간은 수 ps ~ 0.5ns 사이의 값으로 설정될 수 있다.The time for which the signal delay unit 125 delays the write signal (wtclk) (or read signal (rdclk)) received from the signal generator 121 may be set to a value between several ps and 0.5 ns.

전술한 바와 같이, 테스트 신호 생성부(120)에서 생성되어 출력되는 쓰기 신호(wtclk)와 읽기 신호(rdclk)는 시간차를 두고 아비터(110)로 인가될 수 있다.As described above, the write signal (wtclk) and the read signal (rdclk) generated and output from the test signal generator 120 may be applied to the arbiter 110 with a time difference.

이에 따라, 아비터(110)는 시간차를 두고 입력되는 쓰기 신호(wtclk)와 읽기 신호(rdclk)에 기반하여 쓰기 동작과 읽기 동작의 동작 순서를 중재하는 출력 신호(prcend)를 생성하여 출력할 수 있다.Accordingly, the arbiter 110 can generate and output an output signal (prcend) that mediates the operation order of the write operation and the read operation based on the write signal (wtclk) and the read signal (rdclk) input at intervals. .

구체적으로, 아비터(110)는 신호 생성부(121)로부터 쓰기 신호(wtclk)가 입력되고, 기설정된 시간이 경과한 후 신호 지연부(125)로부터 읽기 신호(rdclk)가 입력되면, 쓰기 동작 후 읽기 동작이 이루어지도록 출력 신호(prcend)를 생성하여 출력할 수 있다.Specifically, when a write signal (wtclk) is input from the signal generator 121 and a read signal (rdclk) is input from the signal delay unit 125 after a preset time has elapsed, the arbiter 110 performs a write operation. An output signal (prcend) can be generated and output so that a read operation can be performed.

또한 아비터(110)는 신호 생성부(121)로부터 읽기 신호(rdclk)가 입력되고, 기설정된 시간이 경과한 후 신호 지연부(125)로부터 쓰기 신호(wtclk)가 입력되면, 읽기 동작 후 쓰기 동작이 이루어지도록 출력 신호(prcend)를 생성하여 출력할 수 있다.In addition, when a read signal (rdclk) is input from the signal generator 121 and a write signal (wtclk) is input from the signal delay unit 125 after a preset time, the arbiter 110 performs a read operation and then a write operation. To achieve this, an output signal (prcend) can be generated and output.

전술한 신호 생성부(121)는 도 7에 도시하는 바와 같이, 테스트 인에이블 신호(TEST_EN), 읽기 클럭 신호(RCLK), 읽기 인에이블 신호(REN)를 입력받아 쓰기 신호(wtclk)를 생성하여 출력하는 3입력 NAND 게이트(121a)로 구현될 수 있다.As shown in FIG. 7, the above-described signal generator 121 receives the test enable signal (TEST_EN), the read clock signal (RCLK), and the read enable signal (REN) and generates a write signal (wtclk). It can be implemented with a 3-input NAND gate 121a that outputs.

테스트 모드 동작시, 아비터 테스트 장치(100)가 구비되는 SRAM으로 로우(Low) 레벨의 쓰기 클럭 신호(WCLK)와 하이(High) 레벨의 쓰기 인에이블 신호(WEN)가 동작하지 않는 고정된 상태로 인가될 수 있다.When operating in the test mode, the low-level write clock signal (WCLK) and the high-level write enable signal (WEN) of the SRAM equipped with the arbiter test device 100 are in a fixed state in which they do not operate. may be approved.

도 7에 도시하는 바와 같이, NAND 게이트(121a)가 읽기 사이클과 관련된 신호인 테스트 인에이블 신호(TEST_EN), 읽기 클럭 신호(RCLK), 읽기 인에이블 신호(REN)를 동시에 인가받아 쓰기 신호(wtclk)를 생성하여 출력하도록 구현되는 경우, 정상적으로 동작하는 아비터(110)는 쓰기 동작 후 읽기 동작이 이루어지도록 출력 신호(prcend)를 생성하여 출력하게 된다.As shown in FIG. 7, the NAND gate 121a simultaneously receives the test enable signal (TEST_EN), the read clock signal (RCLK), and the read enable signal (REN), which are signals related to the read cycle, and generates a write signal (wtclk). ), the arbiter 110, which operates normally, generates and outputs an output signal (prcend) so that a read operation occurs after a write operation.

구체적으로, 테스트 모드 동작시, 도 8에 도시하는 바와 같이 쓰기 클럭 신호(WCLK)가 로우 레벨로 고정되어 있고, 쓰기 인에이블 신호(WEN)가 하이 레벨로 고정되어 있는 상태에서, NAND 게이트(121a)로 하이 레벨의 테스트 인에이블 신호(TEST_EN), 하이 레벨의 읽기 클럭 신호(RCLK), 로우 레벨의 읽기 인에이블 신호(REN)가 인가되면, NAND 게이트(121a)는 로우 레벨의 쓰기 신호(wtclk)를 출력하게 된다. 여기서, 로우 레벨의 읽기 인에이블 신호(REN)는 인버터에 의해 하이 레벨로 반전되어 NAND 게이트(121a)로 인가될 수 있다.Specifically, during test mode operation, as shown in FIG. 8, with the write clock signal (WCLK) fixed at a low level and the write enable signal (WEN) fixed at a high level, the NAND gate 121a ), when a high-level test enable signal (TEST_EN), a high-level read clock signal (RCLK), and a low-level read enable signal (REN) are applied, the NAND gate 121a receives a low-level write signal (wtclk). ) is output. Here, the low-level read enable signal REN may be inverted to a high level by an inverter and applied to the NAND gate 121a.

NAND 게이트(121a)에서 출력된 로우 레벨의 쓰기 신호(wtclk)는 NAND 게이트(121a)의 앞단에 위치하는 인버터에 의해 하이 레벨로 반전되어 아비터(110)로 인가되는 한편, 신호 지연부(125)로 인가될 수 있다.The low-level write signal (wtclk) output from the NAND gate 121a is inverted to a high level by the inverter located in front of the NAND gate 121a and applied to the arbiter 110, while the signal delay unit 125 It can be approved as .

NAND 게이트(121a)로부터 쓰기 신호(wtclk)를 인가받은 신호 지연부(125)는 인가받은 쓰기 신호(wtclk)를 기설정된 시간 동안 지연시킨 후, 이를 아비터(110)로 읽기 신호(rdclk)로서 인가할 수 있다.The signal delay unit 125, which receives the write signal (wtclk) from the NAND gate 121a, delays the received write signal (wtclk) for a preset time and then applies it to the arbiter 110 as a read signal (rdclk). can do.

이와 같이, 아비터(110)는 신호 생성부(121)로부터 쓰기 신호(wtclk)를 입력받은 후, 시간차를 두고 신호 지연부(125)로부터 읽기 신호(rdclk)를 입력받게 되는데, 아비터(110)가 정상 동작하는 경우에는 도 8에 도시하는 바와 같이 쓰기 동작 후 읽기 동작이 이루어지도록 출력 신호(prcend)를 생성하여 출력할 수 있다.In this way, the arbiter 110 receives the write signal (wtclk) from the signal generator 121 and then receives the read signal (rdclk) from the signal delay unit 125 with a time difference. In case of normal operation, as shown in FIG. 8, an output signal (prcend) can be generated and output so that a read operation occurs after a write operation.

아비터(110)에서 출력되는 출력 신호(prcend)는 펄스 폭이 매우 작아 외부에서 감지하기 어려울 수 있다.The output signal (prcend) output from the arbiter 110 has a very small pulse width and may be difficult to detect from the outside.

이에 따라 아비터(110)의 후단에 배치되는 펄스 폭 증가부(130)가 아비터(110)에서 출력되는 출력 신호(prcend)의 펄스 폭을 증가시켜 출력할 수 있다(T_OUT[1:0]).Accordingly, the pulse width increaser 130 disposed at the rear of the arbiter 110 can increase the pulse width of the output signal (prcend) output from the arbiter 110 and output it (T_OUT[1:0]).

펄스 폭 증가부(130)는 도 8에 도시하는 바와 같이 아비터(110)로부터 인가되는 쓰기 동작을 제어하는 출력 신호(prcend)에 기반하여 펄스 폭을 증가시킨 로우 레벨의 쓰기 동작 제어 신호(T_OUT[0])를 먼저 출력하고, 아비터(110)로부터 인가되는 읽기 동작을 제어하는 출력 신호(prcend)에 기반하여 펄스 폭을 증가시킨 로우 레벨의 읽기 동작 제어 신호(T_OUT[1])를 나중에 출력한다.As shown in FIG. 8, the pulse width increaser 130 generates a low-level write operation control signal (T_OUT[ 0]) is output first, and a low-level read operation control signal (T_OUT[1]) with an increased pulse width is output later based on the output signal (prcend) that controls the read operation applied from the arbiter 110. .

한편 신호 생성부(121)는 도 9에 도시하는 바와 같이, 테스트 인에이블 신호(TEST_EN), 쓰기 클럭 신호(WCLK), 쓰기 인에이블 신호(WEN)를 입력받아 읽기 신호(rdclk)를 생성하여 출력하는 3입력 NAND 게이트(121b)로 구현될 수 있다.Meanwhile, as shown in FIG. 9, the signal generator 121 receives the test enable signal (TEST_EN), the write clock signal (WCLK), and the write enable signal (WEN), generates and outputs a read signal (rdclk). It can be implemented with a 3-input NAND gate 121b.

테스트 모드 동작시, 아비터 테스트 장치(100)가 구비되는 SRAM으로 로우 레벨의 읽기 클럭 신호(RCLK)와 하이 레벨의 읽기 인에이블 신호(REN)가 동작하지 않는 고정된 상태로 인가될 수 있다.When operating in the test mode, a low-level read clock signal (RCLK) and a high-level read enable signal (REN) may be applied to the SRAM equipped with the arbiter test device 100 in a fixed, non-operating state.

도 9에 도시하는 바와 같이, NAND 게이트(121b)가 쓰기 사이클과 관련된 신호인 테스트 인에이블 신호(TEST_EN), 쓰기 클럭 신호(WCLK), 쓰기 인에이블 신호(WEN)를 동시에 인가받아 읽기 신호(rdclk)를 생성하여 출력하도록 구현되는 경우, 정상적으로 동작하는 아비터(110)는 읽기 동작 후 쓰기 동작이 이루어지도록 출력 신호(prcend)를 생성하여 출력하게 된다.As shown in FIG. 9, the NAND gate 121b simultaneously receives a test enable signal (TEST_EN), a write clock signal (WCLK), and a write enable signal (WEN), which are signals related to the write cycle, and generates a read signal (rdclk). ), the arbiter 110, which operates normally, generates and outputs an output signal (prcend) so that a write operation occurs after a read operation.

구체적으로, 테스트 모드 동작시, 도 10에 도시하는 바와 같이 읽기 클럭 신호(RCLK)가 로우 레벨로 고정되어 있고, 읽기 인에이블 신호(REN)가 하이 레벨로 고정되어 있는 상태에서 NAND 게이트(121b)로 하이 레벨의 테스트 인에이블 신호(TEST_EN), 하이 레벨의 쓰기 클럭 신호(WCLK), 로우 레벨의 쓰기 인에이블 신호(WEN)가 인가되면, NAND 게이트(121b)는 로우 레벨의 읽기 신호(rdclk)를 출력하게 된다. 여기서, 로우 레벨의 쓰기 인에이블 신호(WEN)는 인버터에 의해 하이 레벨로 반전되어 NAND 게이트(121b)로 인가될 수 있다.Specifically, during test mode operation, as shown in FIG. 10, the NAND gate 121b is operated with the read clock signal RCLK fixed at a low level and the read enable signal REN fixed at a high level. When a low-level test enable signal (TEST_EN), a high-level write clock signal (WCLK), and a low-level write enable signal (WEN) are applied, the NAND gate 121b receives a low-level read signal (rdclk). is output. Here, the low-level write enable signal WEN may be inverted to a high level by the inverter and applied to the NAND gate 121b.

NAND 게이트(121b)에서 출력된 로우 레벨의 읽기 신호(rdclk)는 NAND 게이트(121b)의 앞단에 위치하는 인버터에 의해 하이 레벨로 반전되어 아비터(110)로 인가되는 한편, 신호 지연부(125)로 인가될 수 있다.The low-level read signal (rdclk) output from the NAND gate 121b is inverted to a high level by the inverter located in front of the NAND gate 121b and applied to the arbiter 110, while the signal delay unit 125 It can be approved as .

NAND 게이트(121b)로부터 읽기 신호(rdclk)를 인가받은 신호 지연부(125)는 인가받은 읽기 신호(rdclk)를 기설정된 시간 동안 지연시킨 후, 이를 아비터(110)로 쓰기 신호(wtclk)로서 인가할 수 있다.The signal delay unit 125, which receives the read signal (rdclk) from the NAND gate 121b, delays the received read signal (rdclk) for a preset time and then applies it to the arbiter 110 as a write signal (wtclk). can do.

이와 같이, 아비터(110)는 신호 생성부(121)로부터 읽기 신호(rdclk)를 입력받은 후, 시간차를 두고 신호 지연부(125)로부터 쓰기 신호(wtclk)를 입력받게 되는데, 아비터(110)가 정상 동작하는 경우에는 도 10에 도시하는 바와 같이 읽기 동작 후 쓰기 동작이 이루어지도록 출력 신호(prcend)를 생성하여 출력할 수 있다.In this way, the arbiter 110 receives the read signal (rdclk) from the signal generator 121 and then receives the write signal (wtclk) from the signal delay unit 125 with a time difference. In case of normal operation, as shown in FIG. 10, an output signal (prcend) can be generated and output so that a write operation is performed after a read operation.

아비터(110)에서 출력되는 출력 신호(prcend)는 펄스 폭 증가부(130)에서 펄스 폭이 증가되어 출력되는데, 펄스 폭 증가부(130)는 도 10에 도시하는 바와 같이 아비터(110)로부터 인가되는 읽기 동작을 제어하는 출력 신호(prcend)에 기반하여 펄스 폭을 증가시킨 로우 레벨의 읽기 동작 제어 신호(T_OUT[1])를 먼저 출력하고, 아비터(110)로부터 인가되는 쓰기 동작을 제어하는 출력 신호(prcend)에 기반하여 펄스 폭을 증가시킨 로우 레벨의 쓰기 동작 제어 신호(T_OUT[0])를 나중에 출력한다.The output signal (prcend) output from the arbiter 110 is output with the pulse width increased in the pulse width increaser 130. The pulse width increaser 130 receives input from the arbiter 110 as shown in FIG. 10. Based on the output signal (prcend) that controls the read operation, a low-level read operation control signal (T_OUT[1]) with an increased pulse width is first output, and an output that controls the write operation applied from the arbiter 110 Based on the signal (prcend), a low-level write operation control signal (T_OUT[0]) with an increased pulse width is output later.

이와 같이 본 발명에 의하면, DDI에서 프레임 버퍼 메모리로 사용되는 듀얼 포트 메모리, 일 예로 6개의 트랜지스터 셀로 구성된 듀얼 포트 SRAM에 구비된 아비터로 테스트 신호를 생성하여 인가한 후, 입력 신호에 대응하여 아비터에서 출력되는 출력 신호가 정상적으로 출력되는 지의 여부를 통해 아비터의 정상 동작 여부를 확인할 수 있게 된다.In this way, according to the present invention, a test signal is generated and applied by an arbiter provided in a dual port memory used as a frame buffer memory in DDI, for example, a dual port SRAM composed of 6 transistor cells, and then the arbiter responds to the input signal. It is possible to check whether the arbiter is operating normally by checking whether the output signal is output normally.

이에 따라, 신뢰성 있는 DDI 제품을 생산할 수 있게 된다.Accordingly, it is possible to produce reliable DDI products.

이상, 일부 예를 들어서 본 발명의 바람직한 여러 가지 실시 예에 대해서 설명하였지만, 본 "발명을 실시하기 위한 구체적인 내용" 항목에 기재된 여러 가지 다양한 실시 예에 관한 설명은 예시적인 것에 불과한 것이며, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자라면 이상의 설명으로부터 본 발명을 다양하게 변형하여 실시하거나 본 발명과 균등한 실시를 행할 수 있다는 점을 잘 이해하고 있을 것이다.Above, various preferred embodiments of the present invention have been described by giving some examples, but the description of the various embodiments described in the "Detailed Contents for Carrying out the Invention" section is merely illustrative and the present invention Those skilled in the art will understand from the above description that the present invention can be implemented with various modifications or equivalent implementations of the present invention.

또한, 본 발명은 다른 다양한 형태로 구현될 수 있기 때문에 본 발명은 상술한 설명에 의해서 한정되는 것이 아니며, 이상의 설명은 본 발명의 개시 내용이 완전해지도록 하기 위한 것으로 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에게 본 발명의 범주를 완전하게 알려주기 위해 제공되는 것일 뿐이며, 본 발명은 청구범위의 각 청구항에 의해서 정의될 뿐임을 알아야 한다.In addition, since the present invention can be implemented in various other forms, the present invention is not limited by the above description, and the above description is intended to make the disclosure of the present invention complete and is commonly used in the technical field to which the present invention pertains. It is provided only to fully inform those with knowledge of the scope of the present invention, and it should be noted that the present invention is only defined by each claim in the claims.

110. 아비터,
120. 테스트 신호 생성부,
121. 신호 생성부,
125. 신호 지연부,
130. 펄스 폭 증가부110. Arbiter,
120. Test signal generation unit,
121. Signal generation unit,
125. Signal delay unit,
130. Pulse width increase unit

Claims (9)

쓰기 신호와 읽기 신호가 동시에 입력되는 경우, 동작 순서를 중재하는 아비터; 및
테스트 모드 동작시, 아비터 테스트용 쓰기 신호와 읽기 신호를 생성하여 상기 아비터로 인가하는 테스트 신호 생성부;를 포함하는 것을 특징으로 하는,
듀얼 포트 메모리의 아비터 테스트 장치.
an arbiter that mediates the operation sequence when a write signal and a read signal are input at the same time; and
Characterized in that it includes a test signal generator that generates a write signal and a read signal for arbiter testing and applies them to the arbiter when operating in the test mode.
Arbiter test device for dual port memory.
 제1항에 있어서,
상기 테스트 신호 생성부는,
쓰기 신호 또는 읽기 신호를 생성하여 상기 아비터로 인가하는 신호 생성부; 및
상기 쓰기 신호 또는 읽기 신호를 기설정된 시간 동안 지연시켜 상기 아비터로 읽기 신호 또는 쓰기 신호를 인가하는 신호 지연부;를 포함하는 것을 특징으로 하는,
듀얼 포트 메모리의 아비터 테스트 장치.
According to paragraph 1,
The test signal generator,
a signal generator that generates a write signal or a read signal and applies it to the arbiter; and
Characterized in that it includes a signal delay unit that delays the write signal or read signal for a preset time and applies the read signal or write signal to the arbiter.
Arbiter test device for dual port memory.
 제2항에 있어서,
상기 아비터는,
시간차를 두고 입력되는 상기 쓰기 신호와 읽기 신호에 기반하여 출력 신호를 생성하여 출력하는 것을 특징으로 하는,
듀얼 포트 메모리의 아비터 테스트 장치.
According to paragraph 2,
The arbiter is,
Characterized in generating and outputting an output signal based on the write signal and read signal input at intervals,
Arbiter test device for dual port memory.
 제3항에 있어서,
상기 아비터는,
쓰기 신호가 입력된 후 읽기 신호가 입력되면 쓰기 동작 후 읽기 동작이 이루어지도록 출력 신호를 생성하여 출력하고,
읽기 신호가 입력된 후 쓰기 신호가 입력되면 읽기 동작 후 쓰기 동작이 이루어지도록 출력 신호를 생성하여 출력하는 것을 특징으로 하는,
듀얼 포트 메모리의 아비터 테스트 장치.
According to paragraph 3,
The arbiter is,
When a read signal is input after a write signal is input, an output signal is generated and output so that a read operation occurs after a write operation.
Characterized in generating and outputting an output signal so that a write operation is performed after a read operation when a write signal is input after a read signal is input.
Arbiter test device for dual port memory.
 제2항에 있어서,
상기 신호 생성부는,
테스트 인에이블 신호, 읽기 클럭 신호, 읽기 사이클에 대한 읽기 인에이블 신호를 입력받아 쓰기 신호를 생성하여 출력하는 것을 특징으로 하는,
듀얼 포트 메모리의 아비터 테스트 장치.
According to paragraph 2,
The signal generator,
Characterized by receiving a test enable signal, a read clock signal, and a read enable signal for a read cycle, generating and outputting a write signal,
Arbiter test device for dual port memory.
 제5항에 있어서,
상기 아비터 테스트 장치가 구비되는 메모리는,
로우 레벨로 고정된 쓰기 클럭 신호와, 하이 레벨로 고정된 쓰기 사이클에 대한 쓰기 인에이블 신호를 인가받는 것을 특징으로 하는,
듀얼 포트 메모리의 아비터 테스트 장치.
According to clause 5,
The memory provided with the arbiter test device is,
Characterized by receiving a write clock signal fixed at a low level and a write enable signal for a write cycle fixed at a high level,
Arbiter test device for dual port memory.
 제2항에 있어서,
상기 신호 생성부는,
테스트 인에이블 신호, 쓰기 클럭 신호, 쓰기 사이클에 대한 쓰기 인에이블 신호를 입력받아 읽기 신호를 생성하여 출력하는 것을 특징으로 하는,
듀얼 포트 메모리의 아비터 테스트 장치.
According to paragraph 2,
The signal generator,
Characterized by receiving a test enable signal, a write clock signal, and a write enable signal for a write cycle, generating and outputting a read signal,
Arbiter test device for dual port memory.
 제7항에 있어서,
상기 아비터 테스트 장치가 구비되는 메모리는,
로우 레벨로 고정된 읽기 클럭 신호와, 하이 레벨로 고정된 읽기 사이클에 대한 읽기 인에이블 신호를 인가받는 것을 특징으로 하는,
듀얼 포트 메모리의 아비터 테스트 장치.
In clause 7,
The memory provided with the arbiter test device is,
Characterized by receiving a read clock signal fixed at a low level and a read enable signal for a read cycle fixed at a high level.
Arbiter test device for dual port memory.
 제1항 내지 제8항 중 어느 한 항에 있어서,
상기 아비터 테스트 장치는,
상기 아비터에서 출력되는 출력 신호의 폭을 증가시켜 출력하는 펄스 폭 증가부;를 더 포함하는 것을 특징으로 하는,
듀얼 포트 메모리의 아비터 테스트 장치.According to any one of claims 1 to 8,
The arbiter test device,
Characterized in that it further includes a pulse width increaser that increases the width of the output signal output from the arbiter and outputs it.
Arbiter test device for dual port memory.
KR1020220115471A 2022-09-14 2022-09-14 Apparatus for testing arbiter in dual port memory KR20240036884A (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020220115471A KR20240036884A (en) 2022-09-14 2022-09-14 Apparatus for testing arbiter in dual port memory

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020220115471A KR20240036884A (en) 2022-09-14 2022-09-14 Apparatus for testing arbiter in dual port memory

Publications (1)

Publication Number Publication Date
KR20240036884A true KR20240036884A (en) 2024-03-21

Family

ID=90472385

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020220115471A KR20240036884A (en) 2022-09-14 2022-09-14 Apparatus for testing arbiter in dual port memory

Country Status (1)

Country Link
KR (1) KR20240036884A (en)

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100560948B1 (en) 2004-03-31 2006-03-14 매그나칩 반도체 유한회사 6 Transistor Dual Port SRAM Cell
KR20090033190A (en) 2006-06-29 2009-04-01 모시스 인코포레이티드 Dual-port sram memory using single-port memory cell

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100560948B1 (en) 2004-03-31 2006-03-14 매그나칩 반도체 유한회사 6 Transistor Dual Port SRAM Cell
KR20090033190A (en) 2006-06-29 2009-04-01 모시스 인코포레이티드 Dual-port sram memory using single-port memory cell

Similar Documents

Publication Publication Date Title
US9406373B2 (en) Memory array and method of operating the same
US9437285B1 (en) Write address synchronization in 2 read/1write SRAM arrays
JP6470160B2 (en) Multiport memory and semiconductor device
US20090016120A1 (en) Synchronous semiconductor device and data processing system including the same
EP3699911B1 (en) Bipolar decoder for crosspoint memory cells
US20210358526A1 (en) Transmitting data signals on separate layers of a memory module, and related methods and apparatuses
US8456945B2 (en) 10T SRAM for graphics processing
US11538431B2 (en) Larger backplane suitable for high speed applications
US7626850B2 (en) Systems and devices for implementing sub-threshold memory devices
US9047981B2 (en) Bit-flipping in memories
US20110271156A1 (en) Apparatus and method for testing shadow logic
US20070074064A1 (en) Test circuit for multi-port memory device
KR20240036884A (en) Apparatus for testing arbiter in dual port memory
US7173876B2 (en) Semiconductor integrated circuit
KR100484877B1 (en) Semiconductor device for driving liquid crystal and liquid crystal display device
WO2020142743A1 (en) Enhanced read sensing margin and minimized vdd for sram cell arrays
KR100604873B1 (en) Bit refresh circuit for refreshing fault register bit values, integrated circuit apparatus having the same, and register-bit value refresh method
US9183899B2 (en) Semiconductor integrated circuit
CN109841251B (en) SRAM write control circuit
JP2009128603A (en) Display driving circuit
KR101070739B1 (en) Driving integrated circuit for display device and method for driving the same
US20230147106A1 (en) Efficient image data delivery for an array of pixel memory cells
US20230065165A1 (en) Write-assist for sequential sram
US10235862B2 (en) Electronic apparatus and test method
US10176856B2 (en) Semiconductor memory apparatus

Legal Events

Date Code Title Description
E902 Notification of reason for refusal