KR20240036781A - 표시 장치 및 그 제조 방법 - Google Patents

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light emitting
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김동림
남원희
이항재
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삼성디스플레이 주식회사
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Abstract

표시 장치는 서로 이격된 제1 및 제2 전극들, 상기 제1 및 제2 전극들과 교차하며, 서로 이격된 제3 및 제4 전극들, 상기 제1 및 제2 전극들 사이에 배치된 발광 소자들, 상기 발광 소자들의 제1 단부는 상기 제3 전극을 향하고, 상기 발광 소자들의 제2 단부는 상기 제4 전극을 향한다.

Description

표시 장치 및 그 제조 방법 {DISPLAY DEVICE AND METHOD OF MANUFACTURING THE DISPLAY DEVICE}
본 발명은 표시 장치 및 그 제조 방법에 관한 것이다.
최근 정보 디스플레이에 관한 관심이 고조됨에 따라 표시 장치에 대한 연구 개발이 지속적으로 이루어지고 있다.
본 발명이 해결하고자 하는 과제는 발광 소자들의 정렬도를 개선할 수 있는 표시 장치 및 표시 장치의 제조 방법을 제공하는 것이다.
본 발명의 과제는 이상에서 언급한 과제로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 과제를 해결하기 위한 실시예에 따른 표시 장치는 서로 이격된 제1 및 제2 전극들, 상기 제1 및 제2 전극들과 교차하며, 서로 이격된 제3 및 제4 전극들, 상기 제1 및 제2 전극들 사이에 배치된 발광 소자들, 상기 발광 소자들의 제1 단부는 상기 제3 전극을 향하고, 상기 발광 소자들의 제2 단부는 상기 제4 전극을 향한다.
상기 제1 및 제2 전극들은 제1 방향으로 이격되며 제2 방향으로 연장하고, 상기 제3 및 제4 전극들은 상기 제2 방향으로 이격되며 상기 제1 방향으로 연장할 수 있다.
상기 발광 소자들은 상기 제2 방향으로 배열될 수 있다.
상기 제1 및 제2 전극들은 상기 제3 및 제4 전극들 상에 배치될 수 있다.
상기 표시 장치는 상기 제1 및 제2 전극들과 상기 제3 및 제4 전극들 사이의 절연층을 더 포함할 수 있다.
상기 표시 장치는 상기 발광 소자들의 상기 제1 단부와 접하는 제1 연결 전극, 및 상기 발광 소자들의 상기 제2 단부와 접하는 제2 연결 전극을 더 포함할 수 있다.
상기 제1 연결 전극은 상기 제1 전극과 전기적으로 연결되고, 상기 제2 연결 전극은 상기 제2 전극과 전기적으로 연결될 수 있다.
상기 제3 및 제4 전극들은 상기 제1 및 제2 전극들 상에 배치될 수 있다.
상기 발광 소자들은 상기 제3 및 제4 전극들과 전기적으로 연결될 수 있다.
상기 발광 소자들의 상기 제1 단부와 상기 제2 단부 사이의 측부는 상기 제1 및 제2 전극들을 향할 수 있다.
상기 과제를 해결하기 위한 실시예에 따른 표시 장치의 제조 방법은 제1 정렬 전극들에 제1 정렬 신호를 인가하여 상기 제1 정렬 전극들 사이에 발광 소자들을 1차 정렬하는 단계, 및 상기 제1 정렬 전극들과 교차하는 제2 정렬 전극들에 제2 정렬 신호를 인가하여 상기 발광 소자들을 2차 정렬하는 단계를 포함하며, 상기 제2 정렬 전극들은 제1 방향으로 연장하며 제2 방향으로 이격되고, 상기 발광 소자들을 2차 정렬하는 단계에서 상기 발광 소자들은 상기 제2 방향으로 정렬된다.
상기 제1 정렬 신호의 주파수는 상기 제2 정렬 신호의 주파수와 다를 수 있다.
상기 제2 정렬 전극들은 상기 제2 방향으로 이격된 제1 및 제2 서브 정렬 전극들을 포함하고, 상기 발광 소자들의 제1 단부는 상기 제1 서브 정렬 전극을 향하고, 상기 발광 소자들의 제2 단부는 상기 제2 서브 정렬 전극을 향할 수 있다.
상기 제1 및 제2 서브 정렬 전극들은 상기 제2 방향으로 교대로 배열될 수 있다.
상기 발광 소자들의 상기 제1 단부와 상기 제2 단부 사이의 측부는 상기 제1 정렬 전극들을 향할 수 있다.
상기 표시 장치의 제조 방법은 상기 발광 소자들 상에 연결 전극들을 형성하는 단계를 더 포함할 수 있다.
상기 연결 전극들은 상기 제1 정렬 전극들과 전기적으로 연결될 수 있다.
상기 제1 정렬 전극들은 상기 제2 정렬 전극들 상에 형성될 수 있다.
상기 연결 전극들은 상기 제2 정렬 전극들과 전기적으로 연결될 수 있다.
상기 제2 정렬 전극들은 상기 제1 정렬 전극들 상에 형성될 수 있다.
기타 실시예의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
상술한 실시예에 의하면, 제1 정렬 전극들을 이용하여 발광 소자들의 위치를 정렬하고, 제2 정렬 전극들을 이용하여 발광 소자들의 방향을 정렬함으로써, 발광 소자들의 위치와 방향을 정밀하게 제어할 수 있으므로 발광 소자들의 정렬도를 향상시킬 수 있다.
실시예들에 따른 효과는 이상에서 예시된 내용에 의해 제한되지 않으며, 더욱 다양한 효과들이 본 명세서 내에 포함되어 있다.
도 1은 실시예에 따른 표시 장치를 나타내는 평면도이다.
도 2 및 도 3은 실시예에 따른 서브 화소를 나타내는 회로도들이다.
도 4 및 도 5는 실시예에 따른 서브 화소를 나타내는 평면도들이다.
도 6 및 도 7은 도 4의 A-A' 선을 기준으로 자른 단면도들이다.
도 8은 도 4의 B-B' 선을 기준으로 자른 단면도이다.
도 9는 실시예에 따른 서브 화소를 나타내는 평면도이다.
도 10은 도 9의 C-C' 선을 기준으로 자른 단면도이다.
도 11은 도 9의 D-D' 선을 기준으로 자른 단면도이다.
도 12 및 도 13은 실시예에 따른 화소 유닛을 나타내는 단면도들이다.
도 14는 실시예에 따른 발광 소자를 나타내는 사시도이다.
도 15는 실시예에 따른 발광 소자를 나타내는 단면도이다.
도 16 내지 도 21은 실시예에 따른 표시 장치의 제조 방법의 공정 단계별 평면도들이다.
본 발명의 이점 및 특징, 그리고 이를 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있다. 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다.
본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 "포함한다(comprises)" 및/또는 "포함하는(comprising)"은 언급된 구성요소, 단계, 동작 및/또는 소자에 하나 이상의 다른 구성요소, 단계, 동작 및/또는 소자의 존재 또는 추가를 배제하지 않는다.
"연결" 또는 "접속"이라 함은 물리적 및/또는 전기적인 연결 또는 접속을 포괄적으로 의미할 수 있다. 이는 직접적 또는 간접적인 연결 또는 접속과 일체형 또는 비일체형 연결 또는 접속을 포괄적으로 의미할 수 있다.
소자(elements) 또는 층이 다른 소자 또는 층의 "상(on)"으로 지칭되는 것은 다른 소자 바로 위에 또는 중간에 다른 층 또는 다른 소자를 개재한 경우를 모두 포함한다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성요소를 지칭한다.
비록 제1, 제2 등이 다양한 구성요소들을 서술하기 위해서 사용되나, 이들 구성요소들은 이들 용어에 의해 제한되지 않음은 물론이다. 이들 용어들은 단지 하나의 구성요소를 다른 구성요소와 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 구성요소는 본 발명의 기술적 사상 내에서 제2 구성요소일 수도 있음은 물론이다.
이하, 첨부된 도면을 참조하여 본 발명의 실시예들에 대해 상세히 설명한다.
도 1은 실시예에 따른 표시 장치를 나타내는 평면도이다. 도 1은 표시 장치에 구비되는 표시 패널(PNL)을 도시한다.
도 1에서는 표시 영역(DA)을 중심으로 표시 패널(PNL)의 구조를 간략하게 도시하기로 한다. 다만, 실시예에 따라서는 도시되지 않은 적어도 하나의 구동 회로부(일 예로, 주사 구동부 및 데이터 구동부 중에서 적어도 하나), 배선들 및/또는 패드들이 표시 패널(PNL)에 더 배치될 수 있다.
도 1을 참조하면, 표시 패널(PNL) 및 이를 형성하기 위한 베이스층(BSL)은 영상을 표시하기 위한 표시 영역(DA)과, 표시 영역(DA)을 제외한 비표시 영역(NDA)을 포함할 수 있다. 표시 영역(DA)은 영상이 표시되는 화면을 구성할 수 있고, 비표시 영역(NDA)은 표시 영역(DA)을 제외한 나머지 영역일 수 있다.
표시 영역(DA)에는 화소 유닛(PXU)이 배치될 수 있다. 화소 유닛(PXU)은 제1 서브 화소(SPX1), 제2 서브 화소(SPX2) 및/또는 제3 서브 화소(SPX3)를 포함할 수 있다. 이하에서는, 제1 서브 화소(SPX1), 제2 서브 화소(SPX2), 및 제3 서브 화소(SPX3) 중 적어도 하나의 서브 화소를 임의로 지칭하거나 두 종류 이상의 서브 화소들을 포괄적으로 지칭할 때, "서브 화소(SPX)" 또는 "서브 화소들(SPX)"이라 하기로 한다.
서브 화소들(SPX)은 스트라이프(stripe) 또는 펜타일(PENTILETM) 배열 구조 등에 따라 규칙적으로 배열될 수 있다. 다만, 서브 화소들(SPX)의 배열 구조가 이에 한정되지는 않으며, 서브 화소들(SPX)은 다양한 구조 및/또는 방식으로 표시 영역(DA)에 배열될 수 있다.
실시예에 따라, 표시 영역(DA)에는 서로 다른 색의 광을 방출하는 두 종류 이상의 서브 화소들(SPX)이 배치될 수 있다. 일 예로, 표시 영역(DA)에는 제1 색의 광을 방출하는 제1 서브 화소들(SPX1), 제2 색의 광을 방출하는 제2 서브 화소들(SPX2), 및 제3 색의 광을 방출하는 제3 서브 화소들(SPX3)이 배열될 수 있다. 서로 인접하도록 배치된 적어도 하나의 제1 내지 제3 서브 화소들(SPX1, SPX2, SPX3)은 다양한 색의 광을 방출할 수 있는 하나의 화소 유닛(PXU)을 구성할 수 있다. 예를 들어, 제1 내지 제3 서브 화소들(SPX1, SPX2, SPX3)은 각각 소정 색의 광을 방출하는 서브 화소일 수 있다. 실시예에 따라, 제1 서브 화소(SPX1)는 적색의 광을 방출하는 적색 서브 화소일 수 있고, 제2 서브 화소(SPX2)는 녹색의 광을 방출하는 녹색 서브 화소일 수 있으며, 제3 서브 화소(SPX3)는 청색의 광을 방출하는 청색 서브 화소일 수 있으나, 이에 한정되지는 않는다.
실시예에서, 제1 서브 화소(SPX1), 제2 서브 화소(SPX2), 및 제3 서브 화소(SPX3)는 서로 동일한 색의 광을 방출하는 발광 소자들을 구비하되, 각각의 발광 소자 상에 배치된 서로 다른 색상의 컬러 변환층 및/또는 컬러 필터층을 포함함으로써, 각각 제1 색, 제2 색, 및 제3 색의 광을 방출할 수 있다. 다른 실시예에서, 제1 서브 화소(SPX1), 제2 서브 화소(SPX2), 및 제3 서브 화소(SPX3)는 각각 제1 색의 발광 소자, 제2 색의 발광 소자, 및 제3 색의 발광 소자를 광원으로 구비함으로써, 각각 제1 색, 제2 색, 및 제3 색의 광을 방출할 수도 있다. 다만, 각각의 화소 유닛(PXU)을 구성하는 서브 화소들(SPX)의 색상, 종류 및/또는 개수 등이 특별히 한정되지는 않는다. 즉, 각각의 서브 화소(SPX)가 방출하는 광의 색은 다양하게 변경될 수 있다.
서브 화소(SPX)는 제어 신호(일 예로, 주사 신호 및 데이터 신호) 및/또는 전원(일 예로, 제1 전원 및 제2 전원)에 의해 구동되는 적어도 하나의 광원을 포함할 수 있다. 실시예에서, 상기 광원은 적어도 하나의 발광 소자, 일 예로, 나노미터 스케일 내지 마이크로미터 스케일 정도로 작은 크기를 가지는 초소형 기둥형 발광 소자들을 포함할 수 있다. 다만, 반드시 이에 제한되는 것은 아니며, 이외에도 다양한 종류의 발광 소자가 서브 화소(SPX)의 광원으로 이용될 수 있다.
실시예에서, 각각의 서브 화소(SPX)는 능동형 서브 화소로 구성될 수 있다. 다만, 표시 장치에 적용될 수 있는 서브 화소들(SPX)의 종류, 구조 및/또는 구동 방식이 특별히 한정되지는 않는다. 예를 들어, 각각의 서브 화소(SPX)는 다양한 구조 및/또는 구동 방식이 수동형 또는 능동형 발광 표시 장치의 서브 화소로 구성될 수 있다.
도 2 및 도 3은 실시예에 따른 서브 화소를 나타내는 회로도들이다.
실시예에 따라, 도 2 및 도 3에 도시된 서브 화소(SPX)는 도 1의 표시 패널(PNL)에 구비된 제1 서브 화소(SPX1), 제2 서브 화소(SPX2) 및 제3 서브 화소(SPX3) 중에서 어느 하나일 수 있다. 제1 서브 화소(SPX1), 제2 서브 화소(SPX2) 및 제3 서브 화소(SPX3)는 서로 동일 또는 유사한 구조를 가질 수 있다.
도 2 및 도 3을 참조하면, 서브 화소(SPX)는 데이터 신호에 대응하는 휘도의 광을 생성하기 위한 광원 유닛(LSU), 및 광원 유닛(LSU)을 구동하기 위한 화소 회로(PXC)를 포함할 수 있다.
광원 유닛(LSU)은 제1 전원(VDD)과 제2 전원(VSS)의 사이에 전기적으로 연결된 적어도 하나의 발광 소자(LD)를 포함할 수 있다. 제1 전원(VDD)과 제2 전원(VSS)은 발광 소자(LD)가 발광할 수 있도록 서로 다른 전위를 가질 수 있다. 일 예로, 제1 전원(VDD)은 고전위 전원으로 설정되고, 제2 전원(VSS)은 저전위 전원으로 설정될 수 있다. 이때, 제1 전원(VDD)과 제2 전원(VSS)의 전위 차는 적어도 서브 화소(SPX)의 발광 기간 동안 발광 소자(LD)의 문턱 전압 이상으로 설정될 수 있다.
발광 소자(LD)는 화소 회로(PXC)를 통해 공급되는 구동 전류에 대응하는 휘도로 발광할 수 있다. 발광 소자(LD)는 유기 발광 다이오드(organic light emitting diode) 또는 마이크로 발광 다이오드, 양자점(quantum dot) 발광 다이오드와 같은 무기(inorganic) 발광 다이오드로 구성될 수 있다. 실시예에서, 발광 소자(LD)는 무기 결정 구조의 재료를 이용한 초소형의 일 예로, 나노 스케일 내지 마이크로 스케일 정도로 작은 크기의, 발광 다이오드일 수 있다.
실시예에서, 광원 유닛(LSU)은 서로 병렬 연결된 발광 소자들(LD)을 포함할 수 있다. 도 3에 도시된 바와 같이, 광원 유닛(LSU)은 화소 회로(PXC) 및 제1 전원선(PL1)을 경유하여 제1 전원(VDD)에 전기적으로 연결되는 제1 연결 전극(CNE1), 제2 전원선(PL2)을 통해 제2 전원(VSS)에 전기적으로 연결되는 제2 연결 전극(CNE2), 및 제1 및 제2 연결 전극들(CNE1, CNE2)의 사이에 서로 동일한 방향으로 전기적으로 연결되는 발광 소자들(LD)을 포함할 수 있다. 실시예에서, 제1 연결 전극(CNE1)은 애노드 전극이거나 애노드 전극에 대응하며, 제2 연결 전극(CNE2)은 캐소드 전극이거나 캐소드 전극에 대응할 수 있다.
발광 소자(LD)는 제1 연결 전극(CNE1) 및/또는 화소 회로(PXC)를 통해 제1 전원(VDD)에 전기적으로 연결되는 제1 단부(일 예로, p형 단부) 및 제2 연결 전극(CNE2)을 통해 제2 전원(VSS)에 전기적으로 연결되는 제2 단부(일 예로, n형 단부)를 포함할 수 있다. 예를 들어, 발광 소자(LD)는 제1 및 제2 연결 전극들(CNE1, CNE2)의 사이에 순방향으로 병렬 연결될 수 있다. 제1 전원(VDD)과 제2 전원(VSS)의 사이에 순방향으로 연결된 각각의 발광 소자(LD)는 각각의 유효 광원을 구성하고, 유효 광원들이 모여 서브 화소(SPX)의 광원 유닛(LSU)을 구성할 수 있다.
발광 소자(LD)의 제1 단부는 광원 유닛(LSU)의 일 전극(일 예로, 제1 연결 전극(CNE1))을 통해 화소 회로(PXC)에 공통으로 연결되며, 화소 회로(PXC) 및 제1 전원선(PL1)을 통해 제1 전원(VDD)에 전기적으로 연결될 수 있다. 발광 소자(LD)의 제2 단부는 광원 유닛(LSU)의 다른 전극(일 예로, 제2 연결 전극(CNE2)) 및 제2 전원선(PL2)을 통해 제2 전원(VSS)에 공통으로 연결될 수 있다.
실시예에 따라, 광원 유닛(LSU)은 직렬 연결된 발광 소자들(LD)을 포함할 수도 있다. 광원 유닛(LSU)은 적어도 하나의 직렬 단을 포함할 수 있다. 각각의 직렬 단은, 한 쌍의 전극들(일 예로, 두 개의 전극들)과, 상기 한 쌍의 전극들의 사이에 순방향으로 연결된 적어도 하나의 발광 소자(LD)를 포함할 수 있다. 여기서, 광원 유닛(LSU)을 구성하는 직렬 단의 개수, 및 각각의 직렬 단을 구성하는 발광 소자들(LD)의 개수가 특별히 한정되지는 않는다. 일 예로, 각각의 직렬 단을 구성하는 발광 소자들(LD)의 개수는 서로 동일하거나 상이할 수 있으며, 상기 발광 소자들(LD)의 개수가 특별히 한정되지는 않는다.
발광 소자들(LD)을 직/병렬 구조로 연결할 경우, 동일 개수의 발광 소자들(LD)을 병렬로만 연결하는 경우에 비해 전력 효율을 향상시킬 수 있다. 발광 소자들(LD)을 직/병렬 구조로 연결한 서브 화소(SPX)에서는 일부의 직렬 단에서 쇼트 결함 등이 발생하더라도 나머지 직렬 단의 발광 소자들(LD)을 통해 휘도를 표현할 수 있으므로 서브 화소(SPX)의 암점 불량 가능성을 낮출 수 있다. 다만, 반드시 이에 제한되는 것은 아니며, 발광 소자들(LD)을 직렬로만 연결하여 광원 유닛(LSU)을 구성하거나, 병렬로만 연결하여 광원 유닛(LSU)을 구성할 수도 있다.
화소 회로(PXC)는 제1 전원(VDD)과 광원 유닛(LSU)의 사이에 전기적으로 연결될 수 있다. 화소 회로(PXC)는 주사 라인(Si)(또는, 게이트 라인) 및 데이터 라인(Dj)에 전기적으로 연결될 수 있다. 화소 회로(PXC)는 센싱 제어 라인(SSi) 및 센싱 라인(SLj)에 전기적으로 더 연결될 수 있다. 일 예로, 서브 화소(SPX)가 표시 영역(DA)의 i(i는 자연수)번째 수평 라인(또는, 행, 서브 화소 행) 및 j(j는 자연수)번째 수직 라인(또는, 열, 서브 화소열)에 배치되는 경우, 서브 화소(SPX)의 화소 회로(PXC)는 표시 영역(DA)의 i번째 주사 라인(Si), i번째 센싱 제어 라인(SSi), j번째 데이터 라인(Dj), 및 센싱 라인(SLj)에 전기적으로 연결될 수 있다.
실시예에 따라, 화소 회로(PXC)는 트랜지스터들과 적어도 하나의 커패시터를 포함할 수 있다. 예를 들어, 화소 회로(PXC)는 제1 트랜지스터(T1), 제2 트랜지스터(T2), 제3 트랜지스터(T3), 및 스토리지 커패시터(Cst)를 포함할 수 있다.
제1 트랜지스터(T1)는 제1 전원(VDD)과 광원 유닛(LSU)의 사이에 전기적으로 연결될 수 있다. 예를 들어, 제1 트랜지스터(T1)의 제1 전극(일 예로, 드레인 전극)은 제1 전원(VDD)에 전기적으로 연결되고, 제1 트랜지스터(T1)의 제2 전극(일 예로, 소스 전극)은 광원 유닛(LSU)의 일 전극(예를 들어, 애노드 전극)에 전기적으로 연결될 수 있다. 제1 트랜지스터(T1)의 게이트 전극은 제1 노드(N1)에 전기적으로 연결될 수 있다. 제1 트랜지스터(T1)의 백 게이트 전극은 제2 노드(N2)에 전기적으로 연결될 수 있다. 제1 트랜지스터(T1)는 제1 노드(N1)의 전압에 대응하여 광원 유닛(LSU)으로 공급되는 구동 전류를 제어할 수 있다. 예를 들어, 제1 트랜지스터(T1)는 서브 화소(SPX)의 구동 전류를 제어하는 구동 트랜지스터일 수 있다.
제2 트랜지스터(T2)는 데이터 라인(Dj)과 제1 노드(N1)의 사이에 전기적으로 연결될 수 있다. 예를 들어, 제2 트랜지스터(T2)의 제1 전극(일 예로, 소스 전극)은 데이터 라인(Dj)에 전기적으로 연결되고, 제2 트랜지스터(T2)의 제2 전극(일 예로, 드레인 전극)은 제1 노드(N1)에 전기적으로 연결될 수 있다. 제2 트랜지스터(T2)의 게이트 전극은 주사 라인(Si)에 전기적으로 연결될 수 있다. 제2 트랜지스터(T2)는 주사 라인(Si)으로부터 게이트-온 전압(일 예로, 하이 레벨 전압)의 주사 신호(SCi)가 공급될 때 턴-온되어, 데이터 라인(Dj)과 제1 노드(N1)를 전기적으로 연결할 수 있다. 각각의 프레임 기간마다 데이터 라인(Dj)으로는 해당 프레임의 데이터 신호(DSj)가 공급되고, 데이터 신호(DSj)는 게이트-온 전압의 주사 신호(SCi)가 공급되는 기간 동안 턴-온된 제2 트랜지스터(T2)를 통해 제1 노드(N1)로 전달될 수 있다. 예를 들어, 제2 트랜지스터(T2)는 각각의 데이터 신호(DSj)를 서브 화소(SPX)의 내부로 전달하기 위한 스위칭 트랜지스터일 수 있다.
제3 트랜지스터(T3)는 제1 트랜지스터(T1)와 센싱 라인(SLj)의 사이에 전기적으로 연결될 수 있다. 예를 들어, 제3 트랜지스터(T3)의 제1 전극은 센싱 라인(SLj)에 전기적으로 연결되고, 제3 트랜지스터(T3)의 제2 전극은 제2 노드(N2)(또는, 제1 트랜지스터(T1)의 제2 전극)에 전기적으로 연결될 수 있다. 제3 트랜지스터(T3)의 게이트 전극은 센싱 제어 라인(SSi)에 연결될 수 있다. 센싱 제어 라인(SSi)이 생략되는 경우, 제3 트랜지스터(T3)의 게이트 전극은 주사 라인(Si)(또는, 주사 라인(Si)보다 이전 행에 위치하는 이전 주사 라인, 또는 이후 행에 위치하는 이후 주사 라인)에 연결될 수도 있다. 제3 트랜지스터(T3)는 센싱 기간 동안 센싱 제어 라인(SSi)으로 공급되는 게이트-온 전압의 센싱 제어 신호(SSCi)에 의해 턴-온되어 센싱 라인(SLj)과 제1 트랜지스터(T1)를 전기적으로 연결할 수 있다.
실시예에 따라, 센싱 기간은 표시 영역(DA)에 배치된 서브 화소(SPX)의 특성(일 예로, 제1 트랜지스터(T1)의 문턱 전압 등)을 추출하는 기간일 수 있다. 상기 센싱 기간 동안 데이터 라인(Dj) 및 제2 트랜지스터(T2)를 통해 제1 노드(N1)에 제1 트랜지스터(T1)가 턴-온될 수 있는 기준 전압을 공급하거나, 각각의 서브 화소(SPX)를 전류원 등에 연결함에 의해 제1 트랜지스터(T1)를 턴-온시킬 수 있다. 제3 트랜지스터(T3)로 게이트-온 전압의 센싱 제어 신호(SSCi)를 공급하여 제3 트랜지스터(T3)를 턴-온시킴에 의해 제1 트랜지스터(T1)를 센싱 라인(SLj)에 전기적으로 연결할 수 있다. 이후, 센싱 라인(SLj)을 통해 센싱 신호(SENj)가 외부 장치로 출력되고, 센싱 신호(SENj)를 이용해 제1 트랜지스터(T1)의 문턱 전압 등을 비롯한 각 서브 화소(SPX)의 특성이 검출될 수 있다.
스토리지 커패시터(Cst)의 제1 전극은 제2 노드(N2)에 전기적으로 연결되고, 스토리지 커패시터(Cst)의 제2 전극은 제1 노드(N1)에 전기적으로 연결될 수 있다. 스토리지 커패시터(Cst)는 각각의 프레임 기간 동안 제1 노드(N1)로 공급되는 데이터 신호(DSj)에 대응하는 전압을 충전할 수 있다.
도 2 및 도 3에서는 화소 회로(PXC)에 포함되는 트랜지스터들, 일 예로, 제1 내지 제3 트랜지스터들(T1, T2, T3)을 모두 N형 트랜지스터들로 도시하였으나, 반드시 이에 제한되는 것은 아니며, 제1 내지 제3 트랜지스터들(T1, T2, T3) 중에서 적어도 하나는 P형 트랜지스터로 변경될 수도 있다. 이외에도 화소 회로(PXC)는 다양한 구조 및/또는 구동 방식의 화소 회로로 구성될 수 있다.
도 4 및 도 5는 실시예에 따른 서브 화소를 나타내는 평면도들이다. 도 6 및 도 7은 도 4의 A-A' 선을 기준으로 자른 단면도들이다. 도 8은 도 4의 B-B' 선을 기준으로 자른 단면도이다.
일 예로, 도 4 및 도 5은 도 1의 화소 유닛(PXU)을 구성하는 제1 내지 제3 서브 화소들(SPX1, SPX2, SPX3) 중 어느 하나일 수 있으며, 제1 내지 제3 서브 화소들(SPX1, SPX2, SPX3)은 서로 동일 또는 유사한 구조를 가질 수 있다.
도 4 및 도 5를 참조하면, 서브 화소(SPX)는 제1 정렬 전극들(ELA), 제2 정렬 전극들(ELB), 발광 소자들(LD), 및/또는 연결 전극들(CNE)을 포함할 수 있다.
제1 정렬 전극들(ELA)은 제2 방향(Y축 방향)으로 연장하며 제1 방향(X축 방향)으로 이격될 수 있다. 제1 정렬 전극들(ELA)은 서로 이격된 제1 정렬 라인(ELA1), 제2 정렬 라인(ELA2), 및 제3 정렬 라인(ELA3)을 포함할 수 있다. 제2 정렬 라인(ELA2)은 제1 정렬 라인(ELA1)과 제3 정렬 라인(ELA3) 사이에 배치될 수 있다. 제1 정렬 라인(ELA1), 제2 정렬 라인(ELA2), 및 제3 정렬 라인(ELA3)은 제1 방향(X축 방향)을 따라 순차적으로 배열될 수 있다. 제1 정렬 전극들(ELA)은 발광 소자들(LD)의 위치를 정렬하는 단계에서 제1 정렬 신호를 공급받을 수 있다. 일 예로, 제1 정렬 전극들(ELA)은 발광 소자들(LD)의 위치를 정렬하기 위한 위치 정렬 전극으로 기능할 수 있다. 이에 대한 상세한 설명은 도 16 내지 도 21을 참조하여 후술하기로 한다.
제1 정렬 전극들(ELA) 중 일부는 컨택홀을 통해 화소 회로(도 2의 PXC) 및/또는 전원선에 연결될 수 있다. 예를 들어, 제1 정렬 라인(ELA1)은 컨택홀을 통해 화소 회로(PXC) 및/또는 제1 전원선(PL1)에 연결되고, 제2 정렬 라인(ELA2)은 컨택홀을 통해 제2 전원선(PL2)에 연결될 수 있으나, 반드시 이에 제한되는 것은 아니다.
제2 정렬 전극들(ELB)은 제1 방향(X축 방향)으로 연장하며 제2 방향(Y축 방향)으로 이격될 수 있다. 제2 정렬 전극들(ELB)은 제1 정렬 전극들(ELA)과 교차할 수 있다. 도면에서는 제1 정렬 전극들(ELA)이 제2 방향(Y축 방향)으로 연장하고, 제2 정렬 전극들(ELB)이 제1 방향(X축 방향)으로 연장하여 서로 교차하는 경우를 예시하였으나, 제1 정렬 전극들(ELA)과 제2 정렬 전극들(ELB)의 연장 방향 또는 서로 교차하는 각도 등은 서브 화소(SPX) 내의 발광 소자들(LD)의 배열을 고려하여 다양하게 변경될 수 있다.
제2 정렬 전극들(ELB)은 발광 소자들(LD)의 방향을 정렬하는 단계에서 제2 정렬 신호를 공급받을 수 있다. 일 예로, 제2 정렬 전극들(ELB)은 발광 소자들(LD)의 방향을 정렬하기 위한 방향 정렬 전극으로 기능할 수 있다. 이에 대한 상세한 설명은 도 16 내지 도 21을 참조하여 후술하기로 한다.
제2 정렬 전극들(ELB)은 서로 이격된 제1 서브 정렬 전극들(ELB1)과 제2 서브 정렬 전극들(ELB2)을 포함할 수 있다. 제1 서브 정렬 전극들(ELB1)과 제2 서브 정렬 전극들(ELB2)은 제2 방향(Y축 방향)으로 교대로 배열될 수 있다.
제1 서브 정렬 전극들(ELB1)은 제1 연결 라인(CNL1)에 의해 서로 연결되고, 제2 서브 정렬 전극들(ELB2)은 제2 연결 라인(CNL2)에 의해 서로 연결될 수 있다. 제1 연결 라인(CNL1)과 제2 연결 라인(CNL2)은 제2 방향(Y축 방향)으로 연장할 수 있다. 제1 연결 라인(CNL1)은 제1 서브 정렬 전극들(ELB1)과 일체로 형성될 수 있으나, 반드시 이에 제한되는 것은 아니다. 제2 연결 라인(CNL2)은 제2 서브 정렬 전극들(ELB2)과 일체로 형성될 수 있으나, 반드시 이에 제한되는 것은 아니다.
발광 소자들(LD)은 제1 정렬 전극들(ELA) 사이에 위치할 수 있다. 일 예로, 발광 소자들(LD)은 제1 정렬 라인(ELA1)과 제2 정렬 라인(ELA2) 사이, 및 제2 정렬 라인(ELA2)과 제3 정렬 라인(ELA3) 사이에 위치할 수 있다. 발광 소자들(LD)은 제1 정렬 전극들(ELA) 사이에서 제2 방향(Y축 방향)으로 배열될 수 있다.
발광 소자들(LD)은 제2 정렬 전극들(ELB) 사이에서 편향 정렬될 수 있다. 일 예로, 발광 소자들(LD)의 제1 단부(EP1)는 제1 서브 정렬 전극(ELB1)을 향할 수 있다. 발광 소자들(LD)의 제2 단부(EP2)는 제2 서브 정렬 전극(ELB2)을 향할 수 있다. 발광 소자들(LD)의 제1 단부(EP1)와 제2 단부(EP2) 사이의 측부(SP)는 제1 정렬 전극들(ELA)을 향할 수 있다. 이와 같이, 제1 정렬 전극들(ELA)을 이용하여 발광 소자들(LD)의 위치를 정렬하고, 제2 정렬 전극들(ELB)을 이용하여 발광 소자들(LD)의 방향을 정렬함으로써, 발광 소자들(LD)의 위치와 방향을 정밀하게 제어할 수 있으므로 발광 소자들(LD)의 정렬도를 향상시킬 수 있다.
발광 소자들(LD)은 연결 전극들(CNE)과 전기적으로 연결될 수 있다. 연결 전극들(CNE)은 제1 방향(X축 방향)으로 연장하며 제2 방향(Y축 방향)으로 이격될 수 있다. 연결 전극들(CNE)은 서로 이격된 제1 연결 전극들(CNE1)과 제2 연결 전극들(CNE2)을 포함할 수 있다. 제1 연결 전극들(CNE1)과 제2 연결 전극들(CNE2)은 제2 방향(Y축 방향)으로 교대로 배열될 수 있다. 제1 연결 전극(CNE1)은 발광 소자들(LD)의 제1 단부(EP1)와 중첩하며, 발광 소자들(LD)의 제1 단부(EP1)와 전기적으로 연결될 수 있다. 제2 연결 전극(CNE2)은 발광 소자들(LD)의 제2 단부(EP2)와 중첩하며, 발광 소자들(LD)의 제2 단부(EP2)와 전기적으로 연결될 수 있다.
실시예에 따라, 제1 연결 전극(CNE1)은 제1 정렬 라인(ELA1)과 중첩하며, 컨택홀을 통해 제1 정렬 라인(ELA1)과 전기적으로 연결될 수 있다. 제2 연결 전극(CNE2)은 제2 정렬 라인(ELA2)과 중첩하며, 컨택홀을 통해 제2 정렬 라인(ELA2)과 전기적으로 연결될 수 있다. 이에 따라, 제1 연결 전극(CNE1)은 발광 소자들(LD)과 제1 정렬 라인(ELA1)을 전기적으로 연결하고, 제2 연결 전극(CNE2)은 발광 소자들(LD)의 제2 정렬 라인(ELA2)을 전기적으로 연결할 수 있다. 실시예에 따라, 제1 연결 전극(CNE1)은 제1 브릿지 전극을 통해 제1 정렬 라인(ELA1)과 전기적으로 연결되고, 제2 연결 전극(CNE2)은 제2 브릿지 전극을 통해 제2 정렬 라인(ELA2)과 전기적으로 연결될 수도 있다.
연결 전극들(CNE)은 복수의 도전층으로 형성될 수 있다. 도 4에 도시된 바와 같이, 제1 연결 전극(CNE1)은 제1 도전층으로 형성되고, 제2 연결 전극(CNE2)은 제2 도전층으로 형성될 수 있다. 또는, 도 5에 도시된 바와 같이, 제1 연결 전극(CNE1)과 제2 연결 전극(CNE2)은 동일한 도전층으로 형성될 수도 있다. 이와 같이, 제1 연결 전극(CNE1)과 제2 연결 전극(CNE2)을 동일한 도전층으로 형성하는 경우, 마스크 수를 저감하고 제조 공정을 간소화할 수 있다.
실시예에 따라, 제1 연결 전극들(CNE1)은 제3 연결 라인(CNL3)에 의해 서로 연결될 수 있다. 제2 연결 전극들(CNE2)은 제4 연결 라인(CNL4)에 의해 서로 연결될 수 있다. 제3 연결 라인(CNL3)과 제4 연결 라인(CNL4)은 제2 방향(Y축 방향)으로 연장할 수 있다. 제1 연결 전극들(CNE1)은 제3 연결 라인(CNL3)과 일체로 형성될 수 있으나, 반드시 이에 제한되는 것은 아니다. 제2 연결 전극들(CNE2)은 제4 연결 라인(CNL4)과 일체로 형성될 수 있으나, 반드시 이에 제한되는 것은 아니다.
이하에서는 도 6 내지 도 8을 참조하여 서브 화소(SPX)의 단면 구조에 대해 상세히 설명한다. 도 6 내지 도 8에서는 제1 정렬 전극(ELA)의 제1 정렬 라인(ELA1)(또는 제1 전극)과 제2 정렬 라인(ELA2)(또는 제2 전극), 제2 정렬 전극(ELB)의 제1 서브 정렬 전극(ELB1)(또는 제3 전극)과 제2 서브 정렬 전극(ELB2)(또는 제4 전극)을 중심으로 서브 화소(SPX)의 단면 구조를 개략적으로 도시하였다. 또한, 도 6 내지 도 8에서는 화소 회로(도 2의 PXC)를 구성하는 다양한 회로 소자들 중 제1 트랜지스터(T1)를 도시하며, 제1 내지 제3 트랜지스터들(T1, T2, T3)을 구분하여 명기할 필요가 없을 경우에는 "트랜지스터(T)"로 포괄하여 지칭하기로 한다. 한편, 트랜지스터들(T)의 구조 및/또는 층별 위치 등이 도 6 내지 도 8에 도시된 실시예에 한정되는 것은 아니며, 실시예에 따라 다양하게 변경될 수 있다.
실시예에 따른 서브 화소들(SPX)은 베이스층(BSL) 상에 배치된 화소 회로층(PCL), 화소 회로층(PCL) 상에 배치된 표시 소자층(DPL)을 포함할 수 있다.
베이스층(BSL)은 베이스 부재를 구성하는 것으로서, 경성 또는 연성의 기판이나 필름일 수 있다. 일 예로, 베이스층(BSL)은 유리 또는 강화 유리로 이루어진 경성 기판, 플라스틱 또는 금속 재질의 연성 기판(또는, 박막 필름), 또는 적어도 한 층의 절연층일 수 있다. 베이스층(BSL)의 재료 및/또는 물성이 특별히 한정되지는 않는다. 실시예에서, 베이스층(BSL)은 투명할 수 있다. 여기서, 투명이라 함은 투과도 이상으로 광을 투과시킬 수 있음을 의미할 수 있다. 다른 실시예에서, 베이스층(BSL)은 반투명 또는 불투명할 수 있다. 베이스층(BSL)은 실시예에 따라서 반사성의 물질을 포함할 수도 있다.
베이스층(BSL) 상에는 화소 회로층(PCL)이 배치될 수 있다. 베이스층(BSL) 상에는 하부 도전층(BML)과 제1 전원 도전층(PL2a)이 배치될 수 있다. 하부 도전층(BML)과 제1 전원 도전층(PL2a)은 동일한 층에 배치될 수 있다. 예를 들어, 하부 도전층(BML)과 제1 전원 도전층(PL2a)은 동일한 공정에서 동시에 형성될 수 있으나, 반드시 이에 제한되는 것은 아니다. 제1 전원 도전층(PL2a)은 도 2 등을 참조하여 설명한 제2 전원선(PL2)을 구성할 수 있다.
하부 도전층(BML)과 제1 전원 도전층(PL2a)은 각각 몰리브덴(Mo), 구리(Cu), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni), 네오디뮴(Nd), 인듐(In), 주석(Sn), 및 이들의 산화물 또는 합금으로 이루어진 단일층 또는 다중층으로 형성될 수 있다.
하부 도전층(BML)과 제1 전원 도전층(PL2a) 상에는 버퍼층(BFL)이 배치될 수 있다. 버퍼층(BFL)은 회로 소자에 불순물이 확산되는 것을 방지할 수 있다. 버퍼층(BFL)은 단일층으로 구성될 수 있으나, 적어도 이중층 이상의 다중층으로 구성될 수도 있다. 버퍼층(BFL)이 다중층으로 형성될 경우, 각 층은 동일한 재료로 형성되거나 또는 서로 다른 재료로 형성될 수 있다.
버퍼층(BFL) 상에는 반도체 패턴(SCP)이 배치될 수 있다. 일 예로, 반도체 패턴(SCP)은 각각 제1 트랜지스터 전극(TE1)에 접촉되는 제1 영역, 제2 트랜지스터 전극(TE2)에 접촉되는 제2 영역, 및 상기 제1 및 제2 영역들 사이에 위치하는 채널 영역을 포함할 수 있다. 실시예에 따라, 상기 제1 및 제2 영역들 중 하나는 소스 영역이고, 다른 하나는 드레인 영역일 수 있다.
실시예에 따라, 반도체 패턴(SCP)은 폴리 실리콘, 아몰퍼스 실리콘, 산화물 반도체 등으로 이루어질 수 있다. 반도체 패턴(SCP)의 채널 영역은 불순물이 도핑되지 않은 반도체 패턴으로서 진성 반도체일 수 있고, 반도체 패턴(SCP)의 제1 및 제2 영역들은 각각 불순물이 도핑된 반도체일 수 있다.
버퍼층(BFL)과 반도체 패턴(SCP) 상에는 게이트 절연층(GI)이 배치될 수 있다. 일 예로, 게이트 절연층(GI)은 반도체 패턴(SCP)과 게이트 전극(GE)의 사이에 배치될 수 있다. 게이트 절연층(GI)은 버퍼층(BFL)과 제2 전원 도전층(PL2b) 사이에 배치될 수 있다. 게이트 절연층(GI)은 단일층 또는 다중층으로 구성될 수 있으며, 실리콘 산화물(SiOx), 실리콘 질화물(SiNx), 실리콘 산질화물(SiOxNy), 알루미늄 질화물(AlNx), 알루미늄 산화물(AlOx), 지르코늄 산화물(ZrOx), 하프늄 산화물(HfOx), 또는 티타늄 산화물(TiOx)을 비롯한 다양한 종류의 무기 물질을 포함할 수 있다.
게이트 절연층(GI) 상에는 트랜지스터(T)의 게이트 전극(GE)과 제2 전원 도전층(PL2b)이 배치될 수 있다. 게이트 전극(GE)과 제2 전원 도전층(PL2b)은 동일한 층에 배치될 수 있다. 예를 들어, 게이트 전극(GE)과 제2 전원 도전층(PL2b)은 동일한 공정에서 동시에 형성될 수 있으나, 반드시 이에 제한되는 것은 아니다. 게이트 전극(GE)은 게이트 절연층(GI) 상에서 반도체 패턴(SCP)과 제3 방향(Z축 방향)으로 중첩하도록 배치될 수 있다. 제2 전원 도전층(PL2b)은 게이트 절연층(GI) 상에서 제1 전원 도전층(PL2a)과 제3 방향(Z축 방향)으로 중첩하도록 배치될 수 있다. 제2 전원 도전층(PL2b)은 제1 전원 도전층(PL2a)과 함께 도 2 등을 참조하여 설명한 제2 전원선(PL2)을 구성할 수 있다.
게이트 전극(GE)과 제2 전원 도전층(PL2b)은 각각 몰리브덴(Mo), 구리(Cu), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni), 네오디뮴(Nd), 인듐(In), 주석(Sn), 및 이들의 산화물 또는 합금으로 이루어진 단일층 또는 다중층으로 형성될 수 있다. 예를 들어, 게이트 전극(GE)과 제2 전원 도전층(PL2b)은 각각 티타늄(Ti), 구리(Cu), 및/또는 인듐 주석 산화물(ITO)이 순차적 또는 반복적으로 적층된 다중층으로 형성될 수 있다.
게이트 전극(GE)과 제2 전원 도전층(PL2b) 상에는 층간 절연층(ILD)이 배치될 수 있다. 일 예로, 층간 절연층(ILD)은 게이트 전극(GE)과 제1 및 제2 트랜지스터 전극들(TE1, TE2)의 사이에 배치될 수 있다. 층간 절연층(ILD)은 제2 전원 도전층(PL2b)과 제3 전원 도전층(PL2c) 사이에 배치될 수 있다.
층간 절연층(ILD)은 단일층 또는 다중층으로 구성될 수 있으며, 실리콘 산화물(SiOx), 실리콘 질화물(SiNx), 실리콘 산질화물(SiOxNy), 알루미늄 질화물(AlNx), 알루미늄 산화물(AlOx), 지르코늄 산화물(ZrOx), 하프늄 산화물(HfOx), 또는 티타늄 산화물(TiOx)을 비롯한 다양한 종류의 무기 물질을 포함할 수 있다.
층간 절연층(ILD) 상에는 트랜지스터(T)의 제1 및 제2 트랜지스터 전극들(TE1, TE2)과 제3 전원 도전층(PL2c)이 배치될 수 있다. 제1 및 제2 트랜지스터 전극들(TE1, TE2)과 제3 전원 도전층(PL2c)은 동일한 층에 배치될 수 있다. 예를 들어, 제1 및 제2 트랜지스터 전극들(TE1, TE2)과 제3 전원 도전층(PL2c)은 동일한 공정에서 동시에 형성될 수 있으나, 반드시 이에 제한되는 것은 아니다.
제1 및 제2 트랜지스터 전극들(TE1, TE2)은 반도체 패턴(SCP)과 제3 방향(Z축 방향)으로 중첩하도록 배치될 수 있다. 제1 및 제2 트랜지스터 전극들(TE1, TE2)은 반도체 패턴(SCP)과 전기적으로 연결될 수 있다. 예를 들어, 제1 트랜지스터 전극(TE1)은 층간 절연층(ILD)을 관통하는 컨택홀을 통해 반도체 패턴(SCP)의 제1 영역과 전기적으로 연결될 수 있다. 제1 트랜지스터 전극(TE1)은 층간 절연층(ILD) 및 버퍼층(BFL)을 관통하는 컨택홀을 통해 하부 도전층(BML)과 전기적으로 연결될 수 있다. 제2 트랜지스터 전극(TE2)은 층간 절연층(ILD)을 관통하는 컨택홀을 통해 반도체 패턴(SCP)의 제2 영역과 전기적으로 연결될 수 있다. 실시예에 따라, 제1 및 제2 트랜지스터 전극들(TE1, TE2) 중 어느 하나는 소스 전극이고, 다른 하나는 드레인 전극일 수 있다.
제3 전원 도전층(PL2c)은 제1 전원 도전층(PL2a) 및/또는 제2 전원 도전층(PL2b)과 제3 방향(Z축 방향)으로 중첩하도록 배치될 수 있다. 제3 전원 도전층(PL2c)은 제1 전원 도전층(PL2a) 및/또는 제2 전원 도전층(PL2b)과 전기적으로 연결될 수 있다. 예를 들어, 제3 전원 도전층(PL2c)은 층간 절연층(ILD) 및 버퍼층(BFL)을 관통하는 컨택홀을 통해 제1 전원 도전층(PL2a)과 전기적으로 연결될 수 있다. 제3 전원 도전층(PL2c)은 층간 절연층(ILD)을 관통하는 컨택홀을 통해 제2 전원 도전층(PL2b)과 전기적으로 연결될 수 있다. 제3 전원 도전층(PL2c)은 제1 전원 도전층(PL2a) 및/또는 제2 전원 도전층(PL2b)과 함께 도 2 등을 참조하여 설명한 제2 전원선(PL2)을 구성할 수 있다.
제1 및 제2 트랜지스터 전극들(TE1, TE2)과 제3 전원 도전층(PL2c)은 몰리브덴(Mo), 구리(Cu), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni), 네오디뮴(Nd), 인듐(In), 주석(Sn), 및 이들의 산화물 또는 합금으로 이루어진 단일층 또는 다중층으로 형성될 수 있다.
제1 및 제2 트랜지스터 전극들(TE1, TE2)과 제3 전원 도전층(PL2c) 상에는 보호층(PSV)이 배치될 수 있다. 보호층(PSV)은 단일층 또는 다중층으로 구성될 수 있으며, 실리콘 산화물(SiOx), 실리콘 질화물(SiNx), 실리콘 산질화물(SiOxNy), 알루미늄 질화물(AlNx), 알루미늄 산화물(AlOx), 지르코늄 산화물(ZrOx), 하프늄 산화물(HfOx), 또는 티타늄 산화물(TiOx)을 비롯한 다양한 종류의 무기 물질을 포함할 수 있다.
보호층(PSV) 상에는 비아층(VIA)이 배치될 수 있다. 비아층(VIA)은 하부 단차를 평탄화하기 위해 유기 물질로 이루어질 수 있다. 예를 들어, 비아층(VIA)은 아크릴 수지(acrylates resin), 에폭시 수지(epoxy resin), 페놀 수지(phenolic resin), 폴리아미드 수지(polyamides resin), 폴리이미드 수지(polyimides resin), 폴리에스테르 수지(polyesters resin), 폴리페닐렌설파이드 수지(polyphenylenesulfides resin) 또는 벤조사이클로부텐(benzocyclobutene, BCB) 등의 유기 물질을 포함할 수 있다. 다만, 반드시 이에 제한되는 것은 아니며, 비아층(VIA)은 실리콘 산화물(SiOx), 실리콘 질화물(SiNx), 실리콘 산질화물(SiOxNy), 알루미늄 질화물(AlNx), 알루미늄 산화물(AlOx), 지르코늄 산화물(ZrOx), 하프늄 산화물(HfOx), 또는 티타늄 산화물(TiOx)을 비롯한 다양한 종류의 무기 물질을 포함할 수 있다.
비아층(VIA) 상에는 표시 소자층(DPL)이 배치될 수 있다. 비아층(VIA) 상에는 제2 정렬 전극들(ELB)이 배치될 수 있다. 제2 정렬 전극들(ELB)은 서로 이격될 수 있다. 제2 정렬 전극들(ELB)은 서로 동일한 층에 배치될 수 있다. 예를 들어, 제2 정렬 전극들(ELB)은 동일한 공정에서 동시에 형성될 수 있으나, 반드시 이에 제한되는 것은 아니다.
제2 정렬 전극들(ELB)은 발광 소자들(LD)의 방향 정렬 단계에서 제2 정렬 신호를 공급받을 수 있다. 이에 따라, 제2 정렬 전극들(ELB)의 사이에 전기장이 형성되어 각 서브 화소들(SPX)에 제공된 발광 소자들(LD)이 제2 정렬 전극들(ELB)의 사이에서 편향 정렬될 수 있다.
제2 정렬 전극들(ELB)은 적어도 하나의 도전 물질을 포함할 수 있다. 일 예로, 제2 정렬 전극들(ELB)은 은(Ag), 마그네슘(Mg), 알루미늄(Al), 백금(Pt), 팔라듐(Pd), 금(Au), 니켈(Ni), 네오디뮴(Nd), 이리듐(Ir), 크롬(Cr), 티타늄(Ti), 몰리브덴(Mo), 구리(Cu) 등을 비롯한 다양한 금속 물질 중 적어도 하나의 금속 또는 이를 포함하는 합금, 인듐 주석 산화물(ITO), 인듐 아연 산화물(IZO), 인듐 주석 아연 산화물(ITZO), 알루미늄 아연 산화물(AZO), 갈륨 아연 산화물(GZO), 아연 주석 산화물(ZTO), 또는 갈륨 주석 산화물(GTO) 등과 같은 도전성 산화물, 및 PEDOT와 같은 도전성 고분자 중 적어도 하나의 도전 물질을 포함할 수 있으나, 반드시 이에 제한되는 것은 아니다.
제2 정렬 전극들(ELB) 상에는 뱅크 패턴들(BNP)이 배치될 수 있다. 뱅크 패턴들(BNP)은 발광 소자들(LD)을 용이하게 정렬할 수 있도록 단차를 형성하는 역할을 할 수 있다. 뱅크 패턴들(BNP)은 각각 적어도 하나의 제1 정렬 전극들(ELA) 하부에 제공될 수 있다. 뱅크 패턴들(BNP)이 제1 정렬 전극들(ELA) 각각의 일 영역 하부에 제공됨에 따라, 뱅크 패턴들(BNP)이 형성된 영역에서 제1 정렬 전극들(ELA) 각각의 일 영역이 서브 화소(SPX)의 상부 방향 즉, 제3 방향(Z축 방향)으로 돌출될 수 있다. 뱅크 패턴들(BNP) 및/또는 제1 정렬 전극들(ELA)이 반사성 물질을 포함할 경우, 발광 소자들(LD)의 주변에 반사성의 벽 구조물이 형성될 수 있다. 이에 따라, 발광 소자들(LD)로부터 방출된 빛이 서브 화소(SPX)의 상부 방향(일 예로, 시야각 범위를 포함한 표시 패널(PNL)의 전면 방향)으로 방출될 수 있으므로, 표시 패널(PNL)의 출광 효율을 향상시킬 수 있다. 다만, 뱅크 패턴들(BNP)의 위치가 반드시 이에 제한되는 것은 아니며, 제2 정렬 전극들(ELB)의 하부 또는 제1 정렬 전극들(ELA)의 상부 등 다양하게 변경될 수 있다.
뱅크 패턴들(BNP)은 적어도 하나의 유기 물질 및/또는 무기 물질을 포함할 수 있다. 일 예로, 뱅크 패턴들(BNP)은 아크릴 수지(acrylates resin), 에폭시 수지(epoxy resin), 페놀 수지(phenolic resin), 폴리아미드 수지(polyamides resin), 폴리이미드 수지(polyimides resin), 폴리에스테르 수지(polyesters resin), 폴리페닐렌설파이드 수지(polyphenylenesulfides resin) 또는 벤조사이클로부텐(benzocyclobutene, BCB) 등의 유기 물질을 포함할 수 있다. 다만, 반드시 이에 제한되는 것은 아니며, 뱅크 패턴들(BNP)은 실리콘 산화물(SiOx), 실리콘 질화물(SiNx), 실리콘 산질화물(SiOxNy), 알루미늄 질화물(AlNx), 알루미늄 산화물(AlOx), 지르코늄 산화물(ZrOx), 하프늄 산화물(HfOx), 또는 티타늄 산화물(TiOx)을 비롯한 다양한 종류의 무기 물질을 포함할 수 있다.
뱅크 패턴들(BNP) 상에는 제1 절연층(INS1)이 배치될 수 있다. 제1 절연층(INS1)은 단일층 또는 다중층으로 구성될 수 있으며, 실리콘 산화물(SiOx), 실리콘 질화물(SiNx), 실리콘 산질화물(SiOxNy), 알루미늄 질화물(AlNx), 알루미늄 산화물(AlOx), 지르코늄 산화물(ZrOx), 하프늄 산화물(HfOx), 또는 티타늄 산화물(TiOx)을 비롯한 다양한 종류의 무기 물질을 포함할 수 있다.
뱅크 패턴들(BNP)과 제1 절연층(INS1) 상에는 제1 정렬 전극들(ELA)이 배치될 수 있다. 제1 정렬 전극들(ELA)은 서로 이격될 수 있다. 제1 정렬 전극들(ELA)은 서로 동일한 층에 배치될 수 있다. 예를 들어, 제1 정렬 전극들(ELA)은 동일한 공정에서 동시에 형성될 수 있으나, 반드시 이에 제한되는 것은 아니다.
제1 정렬 전극들(ELA)은 뱅크 패턴들(BNP)의 측면 및/또는 상면을 적어도 부분적으로 커버할 수 있다. 제1 정렬 전극들(ELA)은 뱅크 패턴(BNP)에 대응하는 형상을 가질 수 있다. 일 예로, 제1 정렬 전극들(ELA)은 뱅크 패턴들(BNP)의 형상에 상응하는 형상을 가지는 경사면 또는 곡면을 포함할 수 있다. 이 경우, 뱅크 패턴들(BNP)과 제1 정렬 전극들(ELA)은 반사 부재로서 발광 소자들(LD)로부터 방출된 광을 반사시켜 서브 화소(SPX)의 전면 방향, 즉 제3 방향(Z축 방향)으로 유도할 수 있으므로 표시 패널(PNL)의 출광 효율이 향상될 수 있다.
제1 정렬 전극들(ELA)은 발광 소자들(LD)의 위치 정렬 단계에서 제1 정렬 신호를 공급받을 수 있다. 이에 따라, 제1 정렬 전극들(ELA)의 사이에 전기장이 형성되어 각 서브 화소들(SPX)에 제공된 발광 소자들(LD)이 제1 정렬 전극들(ELA)의 사이 공간에 정렬될 수 있다.
제1 정렬 전극들(ELA)은 적어도 하나의 도전 물질을 포함할 수 있다. 일 예로, 제1 정렬 전극들(ELA)은 은(Ag), 마그네슘(Mg), 알루미늄(Al), 백금(Pt), 팔라듐(Pd), 금(Au), 니켈(Ni), 네오디뮴(Nd), 이리듐(Ir), 크롬(Cr), 티타늄(Ti), 몰리브덴(Mo), 구리(Cu) 등을 비롯한 다양한 금속 물질 중 적어도 하나의 금속 또는 이를 포함하는 합금, 인듐 주석 산화물(ITO), 인듐 아연 산화물(IZO), 인듐 주석 아연 산화물(ITZO), 알루미늄 아연 산화물(AZO), 갈륨 아연 산화물(GZO), 아연 주석 산화물(ZTO), 또는 갈륨 주석 산화물(GTO) 등과 같은 도전성 산화물, 및 PEDOT와 같은 도전성 고분자 중 적어도 하나의 도전 물질을 포함할 수 있으나, 반드시 이에 제한되는 것은 아니다.
제1 정렬 전극들(ELA) 상에는 제2 절연층(INS2)이 배치될 수 있다. 제2 절연층(INS2)은 단일층 또는 다중층으로 구성될 수 있으며, 실리콘 산화물(SiOx), 실리콘 질화물(SiNx), 실리콘 산질화물(SiOxNy), 알루미늄 질화물(AlNx), 알루미늄 산화물(AlOx), 지르코늄 산화물(ZrOx), 하프늄 산화물(HfOx), 또는 티타늄 산화물(TiOx)을 비롯한 다양한 종류의 무기 물질을 포함할 수 있다.
제2 절연층(INS2) 상에는 발광 소자들(LD)이 배치될 수 있다. 발광 소자들(LD)은 뱅크 패턴들(BNP) 사이에 배치될 수 있다.
발광 소자들(LD)은 발광 소자 잉크 내에 분산된 형태로 준비되어, 잉크젯 프린팅 방식 등을 통해 각 서브 화소들(SPX)에 공급될 수 있다. 일 예로, 발광 소자들(LD)은 휘발성 용매에 분산되어 각 서브 화소들(SPX)에 제공될 수 있다. 이어서, 제1 정렬 전극들(ELA)에 제1 정렬 신호를 공급하면 제1 정렬 전극들(ELA)의 사이에 전기장이 형성되어 제1 정렬 전극들(ELA) 사이 공간에 발광 소자들(LD)이 1차 정렬될 수 있다.
이어서 제2 정렬 전극들(ELB)에 제2 정렬 신호를 공급하면 제2 정렬 전극들(ELB)의 사이에 전기장이 형성되어 제2 정렬 전극들(ELB) 사이에 발광 소자들(LD)이 2차 정렬될 수 있다. 일 예로, 발광 소자들(LD)의 제1 단부(EP1)는 제1 서브 정렬 전극(ELB1)을 향할 수 있다. 발광 소자들(LD)의 제2 단부(EP2)는 제2 서브 정렬 전극(ELB2)을 향할 수 있다. 발광 소자들(LD)의 제1 단부(EP1)와 제2 단부(EP2) 사이의 측부(SP)는 제1 정렬 전극들(ELA)을 향할 수 있다. 이와 같이, 제1 정렬 전극들(ELA)을 이용하여 발광 소자들(LD)의 위치를 정렬하고, 제2 정렬 전극들(ELB)을 이용하여 발광 소자들(LD)의 방향을 정렬함으로써, 발광 소자들(LD)의 위치와 방향을 정밀하게 제어할 수 있으므로 발광 소자들(LD)의 정렬도를 향상시킬 수 있다. 이에 대한 상세한 설명은 도 16 내지 도 21을 참조하여 후술하기로 한다.
발광 소자들(LD) 상에는 제3 절연층(INS3)이 배치될 수 있다. 예를 들어, 제2 절연층(INS2)은 발광 소자들(LD) 상에 부분적으로 제공되며, 발광 소자들(LD)의 제1 및 제2 단부들(EP1, EP2)을 노출할 수 있다. 발광 소자들(LD)의 정렬이 완료된 이후 발광 소자들(LD) 상에 제3 절연층(INS3)을 형성하는 경우 발광 소자들(LD)이 정렬된 위치에서 이탈하는 것을 방지할 수 있다.
제3 절연층(INS3)은 단일층 또는 다중층으로 구성될 수 있으며, 실리콘 산화물(SiOx), 실리콘 질화물(SiNx), 실리콘 산질화물(SiOxNy), 알루미늄 질화물(AlNx), 알루미늄 산화물(AlOx), 지르코늄 산화물(ZrOx), 하프늄 산화물(HfOx), 또는 티타늄 산화물(TiOx)을 비롯한 다양한 종류의 무기 물질을 포함할 수 있다.
제3 절연층(INS3)에 의해 노출된 발광 소자들(LD)의 제1 및 제2 단부들(EP1, EP2) 상에는 연결 전극들(CNE)이 배치될 수 있다. 제1 연결 전극(CNE1)은 발광 소자들(LD)의 제1 단부(EP1) 상에 직접 배치되어, 발광 소자들(LD)의 제1 단부(EP1)와 접할 수 있다. 제2 연결 전극(CNE2)은 발광 소자들(LD)의 제2 단부(EP2) 상에 직접 배치되어, 발광 소자들(LD)의 제2 단부(EP2)와 접할 수 있다.
실시예에서, 연결 전극들(CNE)은 복수의 도전층으로 형성될 수 있다. 예를 들어, 도 6에 도시된 바와 같이 제1 연결 전극(CNE1)과 제2 연결 전극(CNE2)은 서로 다른 도전층으로 형성되고, 제1 연결 전극(CNE1)과 제2 연결 전극(CNE2) 사이에는 제4 절연층(INS4)이 형성될 수 있다.
이와 같이, 서로 다른 도전층으로 이루어진 연결 전극들(CNE) 사이에 제4 절연층(INS4)이 배치되는 경우, 연결 전극들(CNE)이 제4 절연층(INS4)에 의해 안정적으로 분리될 수 있으므로 발광 소자들(LD)의 제1 단부(EP1)와 제2 단부(EP2) 사이의 전기적 안정성을 확보할 수 있다.
제4 절연층(INS4)은 단일층 또는 다중층으로 구성될 수 있으며, 실리콘 산화물(SiOx), 실리콘 질화물(SiNx), 실리콘 산질화물(SiOxNy), 알루미늄 질화물(AlNx), 알루미늄 산화물(AlOx), 지르코늄 산화물(ZrOx), 하프늄 산화물(HfOx), 또는 티타늄 산화물(TiOx)을 비롯한 다양한 종류의 무기 물질을 포함할 수 있다.
다른 실시예에서, 연결 전극들(CNE)은 서로 동일한 도전층으로 형성될 수 있다. 예를 들어, 도 7에 도시된 바와 같이 제1 연결 전극(CNE1)과 제2 연결 전극(CNE2)은 동일한 도전층으로 형성될 수도 있다. 일 예로, 제1 연결 전극(CNE1)과 제2 연결 전극(CNE2)은 동일한 공정에서 동시에 형성될 수 있다. 이와 같이, 제1 연결 전극(CNE1)과 제2 연결 전극(CNE2)을 동시에 형성하는 경우, 마스크 수를 저감하고 제조 공정을 간소화할 수 있다.
연결 전극들(CNE)은 다양한 투명 도전 물질로 구성될 수 있다. 일 예로, 연결 전극들(CNE)은 인듐 주석 산화물(ITO), 인듐 아연 산화물(IZO), 인듐 주석 아연 산화물(ITZO), 알루미늄 아연 산화물(AZO), 갈륨 아연 산화물(GZO), 아연 주석 산화물(ZTO), 또는 갈륨 주석 산화물(GTO)을 비롯한 다양한 투명 도전 물질 중 적어도 하나를 포함하며, 투광도를 만족하도록 투명 또는 반투명하게 구현될 수 있다. 이에 따라, 발광 소자들(LD)의 단부들(EP1, EP2)로부터 방출된 광은 연결 전극들(CNE)을 통과하여 표시 패널(PNL)의 외부로 방출될 수 있다.
이하, 다른 실시예에 대해 설명한다. 이하의 실시예에서 이미 설명한 구성과 동일한 구성에 대해서는 동일한 참조 번호로서 지칭하며, 중복되는 내용은 생략하거나 간략하게 설명한다.
도 9는 실시예에 따른 서브 화소를 나타내는 평면도이다. 도 10은 도 9의 C-C' 선을 기준으로 자른 단면도이다. 도 11은 도 9의 D-D' 선을 기준으로 자른 단면도이다.
도 9 내지 도 11을 참조하면, 비아층(VIA) 상에는 제1 정렬 전극들(ELA)이 배치될 수 있다. 제1 정렬 전극들(ELA) 상에는 뱅크 패턴들(BNP)과 제1 절연층(INS1)이 배치될 수 있다.
뱅크 패턴들(BNP)과 제1 절연층(INS1) 상에는 제2 정렬 전극들(ELB)이 배치될 수 있다. 제2 정렬 전극들(ELB)은 뱅크 패턴들(BNP)의 측면 및/또는 상면을 적어도 부분적으로 커버할 수 있다. 제2 정렬 전극들(ELB)은 뱅크 패턴(BNP)에 대응하는 형상을 가질 수 있다. 일 예로, 제2 정렬 전극들(ELB)은 뱅크 패턴들(BNP)의 형상에 상응하는 형상을 가지는 경사면 또는 곡면을 포함할 수 있다. 이 경우, 뱅크 패턴들(BNP)과 제2 정렬 전극들(ELB)은 반사 부재로서 발광 소자들(LD)로부터 방출된 광을 반사시켜 서브 화소(SPX)의 전면 방향, 즉 제3 방향(Z축 방향)으로 유도할 수 있으므로 표시 패널(PNL)의 출광 효율이 향상될 수 있다.
제2 정렬 전극들(ELB) 상에는 제2 절연층(INS2)이 배치될 수 있다. 실시예에서, 제1 연결 전극(CNE1)은 제1 서브 정렬 전극(ELB1)과 중첩하며, 컨택홀을 통해 제1 서브 정렬 전극(ELB1)과 전기적으로 연결될 수 있다. 제2 연결 전극(CNE2)은 제2 서브 정렬 전극(ELB2)과 중첩하며, 컨택홀을 통해 제2 서브 정렬 전극(ELB2)과 전기적으로 연결될 수 있다. 제1 연결 전극(CNE1)은 발광 소자들(LD)과 제1 서브 정렬 전극(ELB1)을 전기적으로 연결하고, 제2 연결 전극(CNE2)은 발광 소자들(LD)의 제2 서브 정렬 전극(ELB2)을 전기적으로 연결할 수 있다. 이 경우, 제1 서브 정렬 전극(ELB1)은 컨택홀을 통해 화소 회로(PXC) 및/또는 제1 전원선(PL1)에 연결되고, 제2 서브 정렬 전극(ELB2)은 컨택홀을 통해 제2 전원선(PL2)에 연결될 수 있으나, 반드시 이에 제한되는 것은 아니다.
실시예에 따라, 제1 연결 전극(CNE1)은 제1 브릿지 전극을 통해 제1 서브 정렬 전극(ELB1)과 전기적으로 연결되고, 제2 연결 전극(CNE2)은 제2 브릿지 전극을 통해 제2 서브 정렬 전극(ELB2)과 전기적으로 연결될 수도 있다.
도 12 및 도 13은 실시예에 따른 화소 유닛을 나타내는 단면도들이다. 설명의 편의를 위해 도 12 및 도 13에서 화소 회로층(PCL) 및 표시 소자층(DPL)의 개별 구성들은 간략히 표현되었다.
도 12를 참조하면, 서브 화소들(SPX1, SPX2, SPX3) 각각에 배치된 발광 소자(LD)는 서로 동일한 색의 광을 방출할 수 있다. 예를 들어, 서브 화소들(SPX1, SPX2, SPX3)은 제3 색, 일 예로 청색 광을 방출하는 발광 소자(LD)를 포함할 수 있다. 서브 화소들(SPX1, SPX2, SPX3)에 컬러 변환층(CCL) 및/또는 컬러 필터층(CFL)이 제공되어 풀-컬러의 영상을 표시할 수 있다. 다만, 이에 제한되는 것은 아니며 서브 화소들(SPX1, SPX2, SPX3)은 서로 다른 색의 광을 방출하는 발광 소자들(LD)을 구비할 수도 있다.
도 12에 도시된 바와 같이, 컬러 변환층(CCL)은 표시 소자층(DPL)과 동일한 층에 배치될 수 있다. 예를 들어, 컬러 변환층(CCL)은 뱅크들(BNK) 사이에 배치될 수 있다.
뱅크(BNK)는 서브 화소들(SPX1, SPX2, SPX3)의 비발광 영역(NEA)에 위치할 수 있다. 뱅크(BNK)는 각각의 발광 영역(EMA)을 둘러싸도록 서브 화소들(SPX1, SPX2, SPX3) 사이에 형성될 수 있다. 뱅크(BNK)는 서브 화소들(SPX1, SPX2, SPX3) 각각의 발광 영역(EMA)과 중첩하는 개구부를 포함할 수 있다. 뱅크(BNK)는 컬러 변환층(CCL)을 형성하기 위한 용액이 인접한 서브 화소(SPX1, SPX2, SPX3)의 발광 영역(EMA)으로 유입되는 것을 방지하거나, 각각의 발광 영역(EMA)에 일정량의 용액이 공급되도록 제어하는 댐 구조물로 기능할 수 있다.
뱅크(BNK)는 유기 물질 또는 무기 물질을 포함할 수 있으며, 실시예에 따라, 뱅크(BNK)는 블랙 매트릭스 물질(또는, 차광성 물질)을 포함할 수 있다.
컬러 변환층(CCL)은 제1 컬러 변환층(WCP1), 제2 컬러 변환층(WCP2), 광 투과층(LTP), 및 제1 캡핑층(CAP1)을 포함할 수 있다.
제1 컬러 변환층(WCP1)은 제1 서브 화소(SPX1)의 발광 영역(EMA)과 중첩하도록 배치될 수 있다. 제2 컬러 변환층(WCP2)은 제2 서브 화소(SPX2)의 발광 영역(EMA)과 중첩하도록 배치될 수 있다. 광 투과층(LTP)은 제3 서브 화소(SPX3)의 발광 영역(EMA)과 중첩하도록 배치될 수 있다. 제1 컬러 변환층(WCP1), 제2 컬러 변환층(WCP2) 및 광 투과층(LTP)은 각각 제1 내지 제3 서브 화소들(SPX1, SPX2, SPX3)과 중첩하는 뱅크(BNK)의 개구부 내에 제공될 수 있다.
실시예에서, 제1 컬러 변환층(WCP1)은 발광 소자(LD)에서 방출되는 제3 색의 광을 제1 색의 광으로 변환하는 제1 컬러 변환 입자들을 포함할 수 있다. 일 예로, 발광 소자(LD)가 청색의 광을 방출하는 청색 발광 소자이고 제1 서브 화소(SPX1)가 적색 화소인 경우, 제1 컬러 변환층(WCP1)은 상기 청색 발광 소자에서 방출되는 청색의 광을 적색의 광으로 변환하는 제1 퀀텀 닷을 포함할 수 있다.
예를 들어, 제1 컬러 변환층(WCP1)은 베이스 수지 등과 같은 매트릭스 재료 내에 분산된 다수의 제1 퀀텀 닷을 포함할 수 있다. 제1 퀀텀 닷은 청색 광을 흡수하여 에너지 천이에 따라 파장을 시프트시켜 적색 광을 방출할 수 있다. 제1 서브 화소(SPX1)가 다른 색의 화소인 경우, 제1 컬러 변환층(WCP1)은 제1 서브 화소(SPX1)의 색에 대응하는 제1 퀀텀 닷을 포함할 수 있다.
실시예에서, 제2 컬러 변환층(WCP2)은 발광 소자(LD)에서 방출되는 제3 색의 광을 제2 색의 광으로 변환하는 제2 컬러 변환 입자들을 포함할 수 있다. 일 예로, 발광 소자(LD)가 청색의 광을 방출하는 청색 발광 소자이고 제2 서브 화소(SPX2)가 녹색 화소인 경우, 제2 컬러 변환층(WCP2)은 상기 청색 발광 소자에서 방출되는 청색의 광을 녹색의 광으로 변환하는 제2 퀀텀 닷을 포함할 수 있다.
예를 들어, 제2 컬러 변환층(WCP2)은 베이스 수지 등과 같은 매트릭스 재료 내에 분산된 다수의 제2 퀀텀 닷을 포함할 수 있다. 제2 퀀텀 닷은 청색 광을 흡수하여 에너지 천이에 따라 파장을 시프트시켜 녹색 광을 방출할 수 있다.
제1 퀀텀 닷 및 제2 퀀텀 닷은 구형, 피라미드형, 다중 가지형(multi-arm), 또는 입방체(cubic)의 나노 입자, 나노 튜브, 나노 와이어, 나노 섬유, 나노 판상 입자 등의 형태를 가질 수 있으나, 반드시 이에 제한되는 것은 아니며, 제1 퀀텀 닷 및 제2 퀀텀 닷의 형태는 다양하게 변경될 수 있다.
실시예에서, 가시광선 영역 중에서 비교적 짧은 파장을 갖는 청색의 광을 각각 제1 퀀텀 닷 및 제2 퀀텀 닷에 입사시킴으로써, 제1 퀀텀 닷 및 제2 퀀텀 닷의 흡수 계수를 증가시킬 수 있다. 이에 따라, 최종적으로 제1 서브 화소(SPX1) 및 제2 서브 화소(SPX2)에서 방출되는 광의 효율을 증가시킴과 아울러, 우수한 색 재현성을 확보할 수 있다. 동일한 색의 발광 소자(LD)(일 예로, 청색 발광 소자)를 이용하여 서브 화소(SPX)를 구성함으로써, 표시 장치의 제조 효율을 높일 수 있다.
실시예에서, 광 투과층(LTP)은 발광 소자(LD)에서 방출되는 제3 색의 광을 효율적으로 이용하기 위해 구비될 수 있다. 일 예로, 발광 소자(LD)가 청색의 광을 방출하는 청색 발광 소자이고 제3 서브 화소(SPX3)가 청색 화소인 경우, 광 투과층(LTP)은 발광 소자(LD)로부터 방출되는 광을 효율적으로 이용하기 위해 적어도 한 종류의 광 산란 입자들을 포함할 수 있다.
예를 들어, 광 투과층(LTP)은 베이스 수지 등과 같은 매트릭스 재료 내에 분산된 다수의 광 산란 입자들을 포함할 수 있다. 일 예로, 광 투과층(LTP)은 실리카(Silica) 등의 광 산란 입자들을 포함할 수 있으나, 광 산란 입자들의 구성 물질이 이에 한정되는 것은 아니다. 실시예에 따라, 광 산란 입자들은 제1 컬러 변환층(WCP1) 및/또는 제2 컬러 변환층(WCP2)의 내부에도 포함될 수 있다.
제1 캡핑층(CAP1)은 제1 컬러 변환층(WCP1), 제2 컬러 변환층(WCP2), 및 광 투과층(LTP)을 밀봉(또는 커버)할 수 있다. 제1 캡핑층(CAP1)은 저굴절층(LRL)과 표시 소자층(DPL) 사이에 배치될 수 있다. 제1 캡핑층(CAP1)은 서브 화소들(SPX1, SPX2, SPX3)에 걸쳐 제공될 수 있다. 제1 캡핑층(CAP1)은 외부로부터 수분 또는 공기 등의 불순물이 침투하여 컬러 변환층(CCL)을 손상시키거나 오염시키는 것을 방지할 수 있다.
실시예에서, 제1 캡핑층(CAP1)은 실리콘 산화물(SiOx), 실리콘 질화물(SiNx), 실리콘 산질화물(SiOxNy), 알루미늄 산화물(AlOx), 및 티타늄 산화물(TiOx) 중에서 적어도 하나의 절연 물질을 포함하여 단일층 또는 다중층으로 구성될 수 있으나, 반드시 이에 제한되는 것은 아니다.
광학층(OPL)은 저굴절층(LRL) 및 제2 캡핑층(CAP2)을 포함할 수 있다. 광학층(OPL)은 컬러 변환층(CCL) 상에 배치될 수 있다. 광학층(OPL)은 표시 소자층(DPL) 상에 배치될 수 있다.
저굴절층(LRL)은 컬러 변환층(CCL)과 컬러 필터층(CFL) 사이에 배치될 수 있다. 저굴절층(LRL)은 제1 캡핑층(CAP1)과 제2 캡핑층(CAP2) 사이에 배치될 수 있다. 저굴절층(LRL)은 서브 화소들(SPX1, SPX2, SPX3)에 걸쳐 제공될 수 있다.
저굴절층(LRL)은 컬러 변환층(CCL)으로부터 제공된 광을 전반사에 의해 리사이클링하여 광 효율을 향상시키는 역할을 할 수 있다. 이를 위해, 저굴절층(LRL)은 컬러 변환층(CCL)에 비해 상대적으로 낮은 굴절률을 가질 수 있다.
실시예에서, 저굴절층(LRL)은 베이스 수지 및 상기 베이스 수지 내에 분산된 중공 입자를 포함할 수 있다. 상기 중공 입자는 중공 실리카 입자를 포함할 수 있다. 또는, 상기 중공 입자는 포로젠(porogen)에 의해 형성된 기공일 수 있으나, 반드시 이에 제한되는 것은 아니다. 저굴절층(LRL)은 산화 아연(ZnO) 입자, 이산화 티타늄(TiO2) 입자, 나노 실리케이트(nano silicate) 입자 중에서 적어도 어느 하나를 포함할 수 있으나, 반드시 이에 제한되는 것은 아니다.
제2 캡핑층(CAP2)은 저굴절층(LRL) 상에 배치될 수 있다. 제2 캡핑층(CAP2)은 컬러 필터층(CFL)과 저굴절층(LRL) 사이에 배치될 수 있다. 제2 캡핑층(CAP2)은 서브 화소들(SPX1, SPX2, SPX3)에 걸쳐 제공될 수 있다. 제2 캡핑층(CAP2)은 외부로부터 수분 또는 공기 등의 불순물이 침투하여 저굴절층(LRL)을 손상시키거나 오염시키는 것을 방지할 수 있다. 제2 캡핑층(CAP2)은 제1 캡핑층(CPA1)과 동일한 물질을 포함하거나, 제1 캡핑층(CPA1)의 구성 물질로 예시된 물질들에서 선택된 하나 이상의 물질을 포함할 수 있다. 예를 들어, 제2 캡핑층(CAP2)은 실리콘 산화물(SiOx), 실리콘 질화물(SiNx), 실리콘 산질화물(SiOxNy), 알루미늄 산화물(AlOx), 및 티타늄 산화물(TiOx) 중에서 적어도 하나의 절연 물질을 포함하여 단일층 또는 다중층으로 구성될 수 있으나, 반드시 이에 제한되는 것은 아니다.
컬러 필터층(CFL)은 제2 캡핑층(CAP2) 상에 배치될 수 있다. 컬러 필터층(CFL)은 서브 화소들(SPX1, SPX2, SPX3)에 걸쳐 제공될 수 있다. 컬러 필터층(CFL)은 컬러 필터들(CF1, CF2, CF3), 평탄화층(PLA), 및 오버 코트층(OC)을 포함할 수 있다.
실시예에서, 컬러 필터들(CF1, CF2, CF3)은 제2 캡핑층(CAP2) 상에 배치될 수 있다. 컬러 필터들(CF1, CF2, CF3)은 각각 제1 내지 제3 서브 화소들(SPX1, SPX2, SPX3)의 발광 영역(EMA)과 중첩할 수 있다.
제1 컬러 필터(CF1)는 제1 색의 광을 투과하되, 제2 색의 광 및 제3 색의 광을 비투과 시킬 수 있다. 제2 컬러 필터(CF2)는 제2 색의 광을 투과하되, 제1 색의 광 및 제3 색의 광을 비투과 시킬 수 있다. 제3 컬러 필터(CF3)는 제3 색의 광을 투과하되, 제1 색의 광 및 제2 색의 광을 비투과 시킬 수 있다.
실시예에서, 평탄화층(PLA)은 컬러 필터들(CF1, CF2, CF3) 상에 배치될 수 있다. 평탄화층(PLA)은 컬러 필터들(CF1, CF2, CF3)을 커버할 수 있다. 평탄화층(PLA)은 컬러 필터들(CF1, CF2, CF3)로 인해 발생되는 단차를 평탄화할 수 있다. 평탄화층(PLA)은 서브 화소들(SPX1, SPX2, SPX3)에 걸쳐 제공될 수 있다.
평탄화층(PLA)은 아크릴계 수지(acrylates resin), 에폭시 수지(epoxy resin), 페놀 수지(phenolic resin), 폴리아미드계 수지(polyamides resin), 폴리이미드계 수지(polyimides resin), 폴리에스테르계 수지(polyesters resin), 폴리페닐렌설파이드계 수지(polyphenylenesulfides resin) 또는 벤조사이클로부텐(benzocyclobutene, BCB) 등의 유기 물질을 포함할 수 있다. 다만, 반드시 이에 제한되는 것은 아니며, 평탄화층(PLA)은 실리콘 산화물(SiOx), 실리콘 질화물(SiNx), 실리콘 산질화물(SiOxNy), 알루미늄 질화물(AlNx), 알루미늄 산화물(AlOx), 지르코늄 산화물(ZrOx), 하프늄 산화물(HfOx), 또는 티타늄 산화물(TiOx)을 비롯한 다양한 종류의 무기 물질을 포함할 수 있다.
오버 코트층(OC)은 평탄화층(PLA) 상에 배치될 수 있다. 오버 코트층(OC)은 상부 필름층(UFL)과 평탄화층(PLA) 사이에 배치될 수 있다. 오버 코트층(OC)은 서브 화소들(SPX1, SPX2, SPX3)에 걸쳐 제공될 수 있다. 오버 코트층(OC)은 컬러 필터층(CFL)을 비롯한 하부 부재를 커버할 수 있다. 오버 코트층(OC)은 상술한 하부 부재에 수분 또는 공기가 침투되는 것을 방지할 수 있다. 오버 코트층(OC)은 먼지와 같은 이물질로부터 상술한 하부 부재를 보호할 수 있다.
오버 코트층(OC)은 유기 물질 또는 무기 물질을 포함할 수 있다. 예를 들어, 오버 코트층(OC)은 평탄화층(PLA)의 구성 물질로 예시된 물질들에서 선택된 하나 이상의 물질을 포함할 수 있다.
상부 필름층(UFL)은 컬러 필터층(CFL) 상에 배치될 수 있다. 상부 필름층(UFL)은 표시 장치의 외곽에 배치되어 표시 장치에 대한 외부 영향을 감소시킬 수 있다. 상부 필름층(UFL)은 서브 화소들(SPX1, SPX2, SPX3)에 걸쳐 제공될 수 있다.
실시예에서, 상부 필름층(UFL)은 AR 코팅층(Anti-Reflective coating)을 포함할 수 있다. AR 코팅층은 특정 구성의 일 표면에 반사 방지 기능을 구비한 물질을 도포한 구성을 의미할 수 있다. 여기서, 도포되는 물질은 낮은 반사율을 가질 수 있다. 일 예로, AR 코팅층에 이용되는 물질은 실리콘 산화물(SiOx), 알루미늄 산화물(AlOx), 및 티타늄 산화물(TiOx) 중에서 어느 하나를 포함할 수 있으나, 반드시 이에 제한되는 것은 아니다.
다른 실시예에서, 컬러 변환층(CCL)은 도 13에 도시된 바와 같이 표시 소자층(DPL) 상에 배치될 수 있다. 예를 들어, 제1 캡핑층(CAP1)은 발광 소자들(LD)이 배치된 영역을 밀봉(혹은 커버)할 수 있고, 컬러 변환층(CCL)은 제1 캡핑층(CAP1) 상에 배치될 수 있다.
실시예에서, 컬러 변환층(CCL)은 차광층(LBL)(또는, 차광 패턴)을 더 포함할 수 있다. 차광층(LBL)은 표시 소자층(DPL) 상에 배치될 수 있다. 차광층(LBL)은 제1 캡핑층(CAP1)과 제2 캡핑층(CAP2) 사이에 배치될 수 있다. 차광층(LBL)은 서브 화소들(SPX1, SPX2, SPX3)의 경계에서, 제1 컬러 변환층(WCP1), 제2 컬러 변환층(WCP2), 및 광 투과층(LTP)을 둘러싸도록 배치될 수 있다.
차광층(LBL)은 비발광 영역(NEA)과 중첩할 수 있다. 차광층(LBL)은 서브 화소들(SPX1, SPX2, SPX3)의 발광 영역(EMA)을 둘러쌀 수 있다. 차광층(LBL)은 그라파이트(graphite), 카본 블랙(carbon black), 흑색 안료(black pigment), 또는 흑색 염료(black dye) 중에서 적어도 어느 하나를 포함하는 유기물로 형성되거나 크롬(Cr)을 포함하는 금속 물질로 형성될 수 있으나, 광 투과를 차단하고 흡수할 수 있는 물질이라면 제한되지 않는다.
제2 캡핑층(CAP2)은 제1 컬러 변환층(WCP1), 제2 컬러 변환층(WCP2), 및 광 투과층(LTP)을 밀봉(혹은 커버)할 수 있다.
저굴절층(LRL)은 제2 캡핑층(CAP2)과 제3 캡핑층(CAP3) 사이에 배치될 수 있다. 제3 캡핑층(CAP3)은 제1 캡핑층(CPA1)과 동일한 물질을 포함하거나, 제1 캡핑층(CPA1)의 구성 물질로 예시된 물질들에서 선택된 하나 이상의 물질을 포함할 수 있다.
도 14는 실시예에 따른 발광 소자를 나타내는 사시도이다. 도 15는 실시예에 따른 발광 소자를 나타내는 단면도이다. 도 14 및 도 15에서는 기둥형의 발광 소자(LD)를 도시하였으나, 발광 소자(LD)의 종류 및/또는 형상이 이에 한정되지는 않는다.
도 14 및 도 15를 참조하면, 발광 소자(LD)는 제1 반도체층(11) 및 제2 반도체층(13), 및 제1 및 제2 반도체층들(11, 13)의 사이에 개재된 활성층(12)을 포함할 수 있다. 일 예로, 발광 소자(LD)의 연장 방향을 길이(L) 방향이라고 하면, 발광 소자(LD)는 길이(L) 방향을 따라 순차적으로 적층된 제1 반도체층(11), 활성층(12), 및 제2 반도체층(13)을 포함할 수 있다.
발광 소자(LD)는 일 방향을 따라 연장된 기둥 형상으로 제공될 수 있다. 발광 소자(LD)는 제1 단부(EP1)와 제2 단부(EP2)를 가질 수 있다. 발광 소자(LD)의 제1 단부(EP1)에는 제1 및 제2 반도체층들(11, 13) 중에서 하나가 배치될 수 있다. 발광 소자(LD)의 제2 단부(EP2)에는 제1 및 제2 반도체층들(11, 13) 중에서 나머지 하나가 배치될 수 있다.
실시예에 따라, 발광 소자(LD)는 식각 방식 등을 통해 기둥 형상으로 제조된 발광 소자일 수 있다. 본 명세서에서, 기둥 형상이라 함은 원 기둥 또는 다각 기둥 등과 같이 길이(L) 방향으로 긴(예를 들어, 종횡비가 1보다 큰) 로드 형상(rod-like shape), 또는 바 형상(bar-like shape)을 포괄하며, 그 단면의 형상이 특별히 한정되지는 않는다. 예를 들어, 발광 소자(LD)의 길이(L)는 그 직경(D)(또는, 횡단면의 폭)보다 클 수 있다.
발광 소자(LD)는 나노미터 스케일 내지 마이크로미터 스케일(nanometer scale to micrometer scale) 정도로 작은 크기를 가질 수 있다. 일 예로, 발광 소자(LD)는 각각 나노미터 스케일 내지 마이크로미터 스케일 범위의 직경(D)(또는, 폭) 및/또는 길이(L)를 가질 수 있다. 다만, 발광 소자(LD)의 크기가 이에 제한되는 것은 아니며, 발광 소자(LD)를 이용한 발광 장치를 광원으로 이용하는 각종 장치, 일 예로 표시 장치 등의 설계 조건에 따라 발광 소자(LD)의 크기는 다양하게 변경될 수 있다.
제1 반도체층(11)은 제1 도전형의 반도체층일 수 있다. 예를 들어, 제1 반도체층(11)은 n형 반도체층을 포함할 수 있다. 일 예로, 제1 반도체층(11)은 InAlGaN, GaN, AlGaN, InGaN, AlN, 및 InN 중에서 어느 하나의 반도체 재료를 포함하며, Si, Ge, Sn 등과 같은 제1 도전형 도펀트가 도핑된 n형 반도체층을 포함할 수 있다. 다만, 제1 반도체층(11)을 구성하는 물질이 이에 한정되는 것은 아니며, 이외에도 다양한 물질로 제1 반도체층(11)을 구성할 수 있다.
활성층(12)은 제1 반도체층(11) 상에 배치되며, 단일 양자 우물(Single-Quantum Well) 또는 다중 양자 우물(Multi-Quantum Well) 구조로 형성될 수 있다. 활성층(12)의 위치는 발광 소자(LD)의 종류에 따라 다양하게 변경될 수 있다.
활성층(12)의 상부 및/또는 하부에는 도전성 도펀트가 도핑된 클래드층(미도시)이 형성될 수 있다. 일 예로, 클래드층은 AlGaN 또는 InAlGaN으로 형성될 수 있다. 실시예에 따라, AlGaN, InAlGaN 등의 물질이 활성층(12)을 형성하는 데에 이용될 수 있으며, 이외에도 다양한 물질이 활성층(12)을 구성할 수 있다.
제2 반도체층(13)은 활성층(12) 상에 배치되며, 제1 반도체층(11)과 상이한 타입의 반도체층을 포함할 수 있다. 예를 들어, 제2 반도체층(13)은 p형 반도체층을 포함할 수 있다. 일 예로, 제2 반도체층(13)은 InAlGaN, GaN, AlGaN, InGaN, AlN, 및 InN 중에서 적어도 하나의 반도체 재료를 포함하며, Mg 등과 같은 제2 도전형 도펀트가 도핑된 p형 반도체층을 포함할 수 있다. 다만, 제2 반도체층(13)을 구성하는 물질이 이에 한정되는 것은 아니며, 이외에도 다양한 물질이 제2 반도체층(13)을 구성할 수 있다.
발광 소자(LD)의 양단에 문턱 전압 이상의 전압을 인가하게 되면, 활성층(12)에서 전자-정공 쌍이 결합하면서 발광 소자(LD)가 발광하게 된다. 이러한 원리를 이용하여 발광 소자(LD)의 발광을 제어함으로써, 발광 소자(LD)를 표시 장치의 화소를 비롯한 다양한 발광 장치의 광원으로 이용할 수 있다.
발광 소자(LD)는 표면에 제공된 절연막(INF)을 더 포함할 수 있다. 절연막(INF)은 적어도 활성층(12)의 외주면을 둘러싸도록 발광 소자(LD)의 표면에 형성될 수 있으며, 이외에도 제1 및 제2 반도체층들(11, 13)의 일 영역을 더 둘러쌀 수 있다.
실시예에 따라, 절연막(INF)은 서로 다른 극성을 가지는 발광 소자(LD)의 양 단부를 노출할 수 있다. 예를 들어, 절연막(INF)은 발광 소자(LD)의 제1 및 제2 단부들(EP1, EP2)에 위치한 제1 및 제2 반도체층들(11, 13) 각각의 일단을 노출할 수 있다. 다른 실시예에서, 절연막(INF)은 서로 다른 극성을 가지는 발광 소자(LD)의 제1 및 제2 단부들(EP1, EP2)과 인접한 제1 및 제2 반도체층들(11, 13)의 측부를 노출할 수도 있다.
실시예에 따라, 절연막(INF)은 실리콘 산화물(SiOx), 실리콘 질화물(SiNx), 실리콘 산질화물(SiOxNy), 알루미늄 산화물(AlOx), 및 티타늄 산화물(TiOx) 중에서 적어도 하나의 절연 물질을 포함하여 단일층 또는 다중층(예를 들어, 알루미늄 산화물(AlOx)과 실리콘 산화물(SiOx)로 구성된 이중층)으로 구성될 수 있으나, 반드시 이에 제한되는 것은 아니다. 실시예에 따라, 절연막(INF)은 생략될 수도 있다.
발광 소자(LD)의 표면, 특히 활성층(12)의 외주면을 커버하도록 절연막(INF)이 제공되는 경우, 활성층(12)이 후술할 제1 화소 전극 또는 제2 화소 전극 등과 단락되는 것을 방지할 수 있다. 이에 따라, 발광 소자(LD)의 전기적 안정성을 확보할 수 있다.
발광 소자(LD)의 표면에 절연막(INF)이 제공되면, 발광 소자(LD)의 표면 결함을 최소화하여 수명 및 효율을 향상시킬 수 있다. 아울러, 다수의 발광 소자들(LD)이 서로 밀접하여 배치되어 있는 경우에도 발광 소자들(LD)의 사이에서 원치 않는 단락이 발생하는 것을 방지할 수 있다.
실시예에서, 발광 소자(LD)는 제1 반도체층(11), 활성층(12), 제2 반도체층(13), 및/또는 이들을 감싸는 절연막(INF) 외에도 추가적인 구성요소를 더 포함할 수 있다. 예를 들면, 발광 소자(LD)는 제1 반도체층(11) 및/또는 제2 반도체층(13)의 일단 측에 배치된 하나 이상의 형광체층, 활성층, 반도체층 및/또는 전극층을 추가적으로 포함할 수 있다. 일 예로, 발광 소자(LD)의 제1 및 제2 단부들(EP1, EP2)에는 각각 컨택 전극층이 배치될 수 있다. 도 15에서는 기둥형 발광 소자(LD)를 예시하였으나, 발광 소자(LD)의 종류, 구조 및/또는 형상 등은 다양하게 변경될 수 있다. 예를 들어, 발광 소자(LD)는 다각 뿔 형상을 가지는 코어-쉘 구조로 형성될 수도 있다.
상술한 발광 소자(LD)를 포함한 발광 장치는 표시 장치를 비롯하여 광원을 필요로 하는 다양한 종류의 장치에서 이용될 수 있다. 예를 들어, 상술한 표시 패널(PNL)의 각 서브 화소(SPX) 내에 발광 소자들(LD)을 배치하고, 발광 소자들(LD)을 각 서브 화소(SPX)의 광원으로 이용할 수 있다. 다만, 발광 소자(LD)의 적용 분야가 상술한 예에 한정되지는 않는다. 예를 들어, 발광 소자(LD)는 조명 장치 등과 같이 광원을 필요로 하는 다른 종류의 장치에도 이용될 수 있다.
계속해서, 상술한 실시예들에 따른 표시 장치의 제조 방법에 대해 설명한다.
도 16 내지 도 21은 실시예에 따른 표시 장치의 제조 방법의 공정 단계별 평면도들이다. 도 16 내지 도 21는 도 4의 제1 정렬 전극(ELA)의 제1 정렬 라인(ELA1)(또는 제1 전극)과 제2 정렬 라인(ELA2)(또는 제2 전극), 및 제2 정렬 전극(ELB)의 제1 서브 정렬 전극(ELB1)(또는 제3 전극)과 제2 서브 정렬 전극(ELB2)(또는 제4 전극)을 중심으로 평면 구조를 개략적으로 도시하였다. 이하에서는 도 1 내지 도 15와 실질적으로 동일한 구성요소에 대해서는 동일한 부호로 나타내고 자세한 부호를 생략한다.
도 16을 참조하면, 먼저 서로 교차하는 제1 정렬 전극들(ELA)과 제2 정렬 전극들(ELB)을 형성한다. 제1 정렬 전극들(ELA)은 제2 방향(Y축 방향)으로 연장하며 제1 방향(X축 방향)으로 이격될 수 있다. 제2 정렬 전극들(ELB)은 제1 방향(X축 방향)으로 연장하며 제2 방향(Y축 방향)으로 이격될 수 있다. 도 6 내지 도 8을 참조하여 설명한 바와 같이, 제1 정렬 전극들(ELA)은 제2 정렬 전극들(ELB) 상에 형성될 수 있다. 또는, 도 10 및 도 11을 참조하여 설명한 바와 같이, 제2 정렬 전극들(ELB)은 제1 정렬 전극들(ELA) 상에 형성될 수도 있다.
도 17을 참조하면, 이어서 발광 소자들(LD)을 제공한다. 발광 소자들(LD)은 발광 소자 잉크 내에 분산된 형태로 준비되어, 잉크젯 프린팅 방식 등을 통해 공급될 수 있다. 일 예로, 발광 소자들(LD)은 휘발성 용매에 분산되어 제공될 수 있다.
도 18을 참조하면, 이어서 발광 소자들(LD)의 위치를 1차 정렬한다. 발광 소자들(LD)의 위치를 정렬하기 위해 제1 정렬 전극들(ELA)에 제1 정렬 신호를 인가할 수 있다. 제1 정렬 전극들(ELA)에 제1 정렬 신호가 인가되면 제1 정렬 전극들(ELA)의 사이에 전기장(Ea)이 형성되어 발광 소자들(LD)이 제1 정렬 전극들(ELA)의 사이 공간으로 이동할 수 있다.
도 19를 참조하면, 이어서 발광 소자들(LD)의 방향을 2차 정렬한다. 발광 소자들(LD)의 방향을 정렬하기 위해, 제2 정렬 전극들(ELB)에 제2 정렬 신호를 인가할 수 있다. 제2 정렬 전극들(ELB)에 제2 정렬 신호가 인가되면 제2 정렬 전극들(ELB)의 사이에 전기장(Eb)이 형성되어 발광 소자들(LD)이 편향 정렬될 수 있다. 발광 소자들(LD)은 제1 단부(EP1)가 제1 서브 정렬 전극(ELB1)을 향하고, 제2 단부(EP2)가 제2 서브 정렬 전극(ELB2)을 향하고, 제1 단부(EP1)와 제2 단부(EP2) 사이의 측부(SP)가 제1 정렬 전극들(ELA)을 향하도록 편향 정렬될 수 있다. 실시예에서, 제2 정렬 신호의 주파수와 제1 정렬 신호의 주파수는 서로 다를 수 있으나, 반드시 이에 제한되는 것은 아니다.
실시예에 따라, 도 20에 도시된 바와 같이, 발광 소자들(LD)을 2차 정렬하는 과정에서, 제1 정렬 전극들(ELA)에 제1 정렬 신호가 인가될 수 있다. 이에 따라, 1차 정렬된 발광 소자들(LD)의 위치를 유지하면서 발광 소자들(LD)을 편향 정렬할 수 있다. 이 경우, 제1 정렬 신호의 세기를 조절하여 제1 정렬 전극들(ELA)에 인가할 수 있다.
도 21을 참조하면, 이어서 발광 소자들(LD)의 위치와 방향을 3차 정렬한다. 발광 소자들(LD)의 위치와 방향을 안정적으로 유지하기 위해 제1 정렬 전극들(ELA)에 제1 정렬 신호를 인가하고, 제2 정렬 전극들(ELB)에 제2 정렬 신호를 인가할 수 있다. 이 경우, 제1 정렬 신호와 제2 정렬 신호의 세기를 조절하여 일정 시간 간격으로 인가되다가 중지될 수 있다. 실시예에 따라, 3차 정렬 단계는 생략될 수도 있으며, 발광 소자들(LD)의 정렬도에 따라 1차 정렬 단계 또는 2차 정렬 단계를 반복할 수도 있다. 이어서 용매를 휘발시키거나 이외의 다른 방식으로 제거하여 발광 소자들(LD)을 안정적으로 배열할 수 있다.
이어서 발광 소자들(LD) 상에 연결 전극들(CNE) 등을 형성하여 표시 장치를 완성할 수 있다. 실시예에 따라, 연결 전극들(CNE)은 각각 도 4 및 도 5를 참조하여 설명한 바와 같이, 제1 정렬 전극들(ELA) 중 적어도 하나와 전기적으로 연결될 수 있다. 또는, 도 9를 참조하여 설명한 바와 같이, 연결 전극들(CNE)은 각각 제2 정렬 전극들(ELB) 중 적어도 하나와 전기적으로 연결될 수 있다.
상술한 실시예에 의하면, 제1 정렬 전극들(ELA)을 이용하여 발광 소자들(LD)의 위치를 정렬하고, 제2 정렬 전극들(ELB)을 이용하여 발광 소자들(LD)의 방향을 정렬함으로써, 발광 소자들(LD)의 위치와 방향을 정밀하게 제어할 수 있으므로 발광 소자들(LD)의 정렬도를 향상시킬 수 있다.
본 실시예와 관련된 기술 분야에서 통상의 지식을 가진 자는 상기된 기재의 본질적인 특성에서 벗어나지 않는 범위에서 변형된 형태로 구현될 수 있음을 이해할 수 있을 것이다. 그러므로 개시된 방법들은 한정적인 관점이 아니라 설명적인 관점에서 고려되어야 한다. 본 발명의 범위는 전술한 설명이 아니라 청구범위에 나타나 있으며, 그와 동등한 범위 내에 있는 모든 차이점은 본 발명에 포함된 것으로 해석되어야 할 것이다.
ELA: 제1 정렬 전극
ELA1: 제1 정렬 라인
ELA2: 제2 정렬 라인
ELB: 제2 정렬 전극
ELB1: 제1 서브 정렬 전극
ELB2: 제2 서브 정렬 전극
LD: 발광 소자

Claims (20)

  1. 서로 이격된 제1 및 제2 전극들;
    상기 제1 및 제2 전극들과 교차하며, 서로 이격된 제3 및 제4 전극들;
    상기 제1 및 제2 전극들 사이에 배치된 발광 소자들;
    상기 발광 소자들의 제1 단부는 상기 제3 전극을 향하고, 상기 발광 소자들의 제2 단부는 상기 제4 전극을 향하는 표시 장치.
  2. 제1 항에 있어서,
    상기 제1 및 제2 전극들은 제1 방향으로 이격되며 제2 방향으로 연장하고,
    상기 제3 및 제4 전극들은 상기 제2 방향으로 이격되며 상기 제1 방향으로 연장하는 표시 장치.
  3. 제2 항에 있어서,
    상기 발광 소자들은 상기 제2 방향으로 배열되는 표시 장치.
  4. 제1 항에 있어서,
    상기 제1 및 제2 전극들은 상기 제3 및 제4 전극들 상에 배치되는 표시 장치.
  5. 제4 항에 있어서,
    상기 제1 및 제2 전극들과 상기 제3 및 제4 전극들 사이의 절연층을 더 포함하는 표시 장치.
  6. 제4 항에 있어서,
    상기 발광 소자들의 상기 제1 단부와 접하는 제1 연결 전극; 및
    상기 발광 소자들의 상기 제2 단부와 접하는 제2 연결 전극을 더 포함하는 표시 장치.
  7. 제6 항에 있어서,
    상기 제1 연결 전극은 상기 제1 전극과 전기적으로 연결되고,
    상기 제2 연결 전극은 상기 제2 전극과 전기적으로 연결되는 표시 장치.
  8. 제1 항에 있어서,
    상기 제3 및 제4 전극들은 상기 제1 및 제2 전극들 상에 배치되는 표시 장치.
  9. 제8 항에 있어서,
    상기 발광 소자들은 상기 제3 및 제4 전극들과 전기적으로 연결되는 표시 장치.
  10. 제1 항에 있어서,
    상기 발광 소자들의 상기 제1 단부와 상기 제2 단부 사이의 측부는 상기 제1 및 제2 전극들을 향하는 표시 장치.
  11. 제1 정렬 전극들에 제1 정렬 신호를 인가하여 발광 소자들을 상기 제1 정렬 전극들 사이에 1차 정렬하는 단계; 및
    상기 제1 정렬 전극들과 교차하는 제2 정렬 전극들에 제2 정렬 신호를 인가하여 상기 발광 소자들을 2차 정렬하는 단계를 포함하며,
    상기 제2 정렬 전극들은 제1 방향으로 연장하며 제2 방향으로 이격되고,
    상기 발광 소자들을 2차 정렬하는 단계에서 상기 발광 소자들은 상기 제2 방향으로 정렬되는 표시 장치의 제조 방법.
  12. 제11 항에 있어서,
    상기 제1 정렬 신호의 주파수는 상기 제2 정렬 신호의 주파수와 다른 표시 장치의 제조 방법.
  13. 제11 항에 있어서,
    상기 제2 정렬 전극들은 상기 제2 방향으로 이격된 제1 및 제2 서브 정렬 전극들을 포함하고,
    상기 발광 소자들의 제1 단부는 상기 제1 서브 정렬 전극을 향하고,
    상기 발광 소자들의 제2 단부는 상기 제2 서브 정렬 전극을 향하는 표시 장치의 제조 방법.
  14. 제13 항에 있어서,
    상기 제1 및 제2 서브 정렬 전극들은 상기 제2 방향으로 교대로 배열되는 표시 장치의 제조 방법.
  15. 제13 항에 있어서,
    상기 발광 소자들의 상기 제1 단부와 상기 제2 단부 사이의 측부는 상기 제1 정렬 전극들을 향하는 표시 장치의 제조 방법.
  16. 제11 항에 있어서,
    상기 발광 소자들 상에 연결 전극들을 형성하는 단계를 더 포함하는 표시 장치의 제조 방법.
  17. 제16 항에 있어서,
    상기 연결 전극들은 상기 제1 정렬 전극들과 전기적으로 연결되는 표시 장치의 제조 방법.
  18. 제17 항에 있어서,
    상기 제1 정렬 전극들은 상기 제2 정렬 전극들 상에 형성되는 표시 장치의 제조 방법.
  19. 제16 항에 있어서,
    상기 연결 전극들은 상기 제2 정렬 전극들과 전기적으로 연결되는 표시 장치의 제조 방법.
  20. 제19 항에 있어서,
    상기 제2 정렬 전극들은 상기 제1 정렬 전극들 상에 형성되는 표시 장치의 제조 방법.
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