KR20240036114A - 광전자 장치 및 광전자 반도체 디바이스 - Google Patents

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KR20240036114A
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탄센 바르게세
안드레아스 렉스
아드리안 아브라메스쿠
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에이엠에스-오스람 인터내셔널 게엠베하
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Abstract

광전자 장치(20)는 광전자 반도체 디바이스들(10)의 어레이를 포함한다. 광전자 장치(20)는 제1 도전형의 제1 반도체층(110), 활성 구역(115), 및 제2 도전형의 제2 반도체층(120)을 포함하는 반도체층 스택(105)을 포함한다. 인접한 광전자 반도체 디바이스들(10)은 반도체층 스택(105)을 통해 수직으로 연장되는 분리 요소들(125)에 의해 분리된다. 광전자 반도체 디바이스들(10)은 생성된 전자기 방사(15)를 제1 반도체층(110)의 제1 주 표면(111)을 통해 방출하도록 구성된다. 광전자 장치(20)는 활성 구역(115)으로부터 떨어져서 대향하고 분리 요소들(125)의 위치들에 배열되는, 제1 반도체층(110)의 측면 상에 배열된 금속층(130)의 부분들을 추가로 포함한다.

Description

광전자 장치 및 광전자 반도체 디바이스
예를 들어, 증강 또는 가상 현실 응용들을 위한 디스플레이들은 어레이들 또는 소형화된 LED들("발광 다이오드")을 포함한다. 개선된 방향성을 갖는 발광을 갖는 마이크로 LED들을 개발하기 위한 노력들이 취해지고 있다.
본 발명의 목적은 개선된 광전자 장치뿐만 아니라 개선된 광전자 반도체 디바이스를 제공하는 것이다.
실시예들에 따르면, 상기 목적들은 독립 청구항들에 따른 청구 사항에 의해 달성된다. 추가의 개발들은 종속 청구항들에 정의되어 있다.
광전자 장치는 광전자 반도체 디바이스들의 어레이를 포함한다. 광전자 장치는 제1 도전형의 제1 반도체층, 활성 구역, 및 제2 도전형의 제2 반도체층을 포함하는 반도체층 스택을 포함한다. 인접한 광전자 반도체 디바이스들은 반도체층 스택을 통해 수직으로 연장되는 분리 요소들에 의해 분리된다. 광전자 반도체 디바이스들은 생성된 전자기 방사를 제1 반도체층의 제1 주 표면을 통해 방출하도록 구성된다. 광전자 장치는 활성 구역으로부터 떨어져서 대향하고 분리 요소들의 위치들에 배열되는, 제1 반도체층의 측면 상에 배열된 금속층의 부분들을 추가로 포함한다.
실시예들에 따르면, 분리 요소들은 전도성 바디 및 전도성 바디를 반도체층 스택으로부터 절연시키는 절연층을 포함한다. 금속층의 부분의 최대 수평 연장부는 전도성 바디의 최소 수평 연장부 이상이다.
금속층은 은 또는 금 또는 다른 적합한 반사 금속을 포함할 수 있다.
실시예들에 따르면, 금속층의 부분들의 수평 연장부는 제1 주 표면으로부터의 거리가 증가함에 따라 증가한다. 추가 실시예들에 따르면, 금속층의 부분들의 수평 연장부는 제1 주 표면으로부터의 거리가 증가함에 따라 감소한다.
예들에 따르면, 유전체층은 금속층의 부분의 측벽들 위에 배열될 수 있다.
예를 들어, 금속층의 두께는 0.1*we 이상일 수 있고, 여기서 we는 방출 영역의 폭이다. 일반적으로, we는 제1 및 제2 반도체층들의 최대 수평 연장부에 대응할 수 있다.
추가 실시예들에 따르면, 광전자 반도체 디바이스는 제1 도전형의 제1 반도체층, 활성 구역, 및 제2 도전형의 제2 반도체층을 포함하는 반도체층 스택, 및 반도체층 스택에 인접하여 배열된 분리 요소들을 포함하고, 분리 요소들은 반도체층 스택을 따라 수직으로 연장된다. 광전자 반도체 디바이스는 생성된 전자기 방사를 제1 반도체층의 제1 주 표면을 통해 방출하도록 구성된다. 광전자 반도체 디바이스는 활성 구역으로부터 떨어져서 대향하고 분리 요소들의 위치들에 배열되는, 제1 반도체층의 측면 상에 배열된 금속층의 부분들을 추가로 포함한다. 제1 반도체층의 제1 주 표면에 보이드 또는 복수의 홀이 형성되고, 보이드 또는 복수의 홀의 수직 연장부 v는 0.75*t보다 크고, 여기서 t는 제1 반도체층의 층 두께를 나타낸다. 개별 홀들의 깊이는 상이할 수 있다. 평면도에서 홀들의 형상은 원형, 정사각형, 직사각형, 삼각형, 육각형 등일 수 있고, 서로 상이할 수 있다.
추가 실시예들에 따르면, 광전자 반도체 디바이스는 제1 도전형의 제1 반도체층, 활성 구역, 및 제2 도전형의 제2 반도체층을 포함하는 반도체층 스택을 포함한다. 분리 요소들은 반도체층 스택에 인접하여 배열되고, 분리 요소들은 반도체층 스택을 따라 수직으로 연장된다. 광전자 반도체 디바이스는 생성된 전자기 방사를 제1 반도체층의 제1 주 표면을 통해 방출하도록 구성된다. 광전자 반도체 디바이스는 활성 구역으로부터 떨어져서 대향하고 분리 요소들의 위치들에 배열되는, 제1 반도체층의 측면 상에 배열된 금속층의 부분들을 추가로 포함한다. 정렬된 광자 구조체가 제1 반도체층의 제1 주 표면에 형성되도록 제1 반도체층의 제1 주 표면에 복수의 홀이 형성된다.
예를 들어, 분리 요소들 각각은 유전체층에 의해 반도체층 스택으로부터 절연된 전도성 바디를 포함한다.
광전자 반도체 디바이스는 보이드 내에 또는 복수의 홀 중 적어도 하나에 배열된 유전체 충전재를 추가로 포함할 수 있다.
실시예들에 따르면, 광전자 반도체 디바이스는 보이드 내에 또는 복수의 홀 중 적어도 하나에 충전된 투명한 전도성 산화물 재료를 추가로 포함한다.
예를 들어, 반도체층 스택은 메사를 형성하도록 패터닝되고, 수평 방향에 대한 보이드의 측벽의 각도는 수평 방향에 대한 메사의 측벽의 각도보다 작다.
예들에 따르면, 광전자 반도체 디바이스는 홀들 중 적어도 하나에 배열된 반사 재료를 추가로 포함한다.
예로서, 반사 재료는 홀들 중 적어도 하나의 측벽 상에 배열된 유전체 미러층을 포함한다.
추가적으로 또는 대안적으로, 반사 재료는 금속을 포함할 수 있다.
실시예들에 따르면, 광전자 반도체 디바이스는 제1 도전형의 제1 반도체층, 활성 구역, 및 제2 도전형의 제2 반도체층을 포함하는 반도체층 스택을 포함한다. 광전자 반도체 디바이스는 생성된 전자기 방사를 제1 반도체층의 제1 주 표면을 통해 방출하도록 구성된다. 활성 구역의 측방향 폭 z는 제1 및 제2 반도체층들의 최소 측방향 폭 c보다 작다.
예를 들어, 활성 구역의 측방향 폭은 0.3*c보다 작고, 여기서 c는 제1 반도체층의 최소 측방향 폭을 나타낸다.
광전자 반도체 디바이스는 제1 반도체층의 제1 주 표면 위에 배열된 렌즈를 추가로 포함할 수 있고, 렌즈의 초점은 활성 구역의 위치에 배열된다.
실시예들에 따르면, 광전자 반도체 디바이스는 반도체층 스택에 인접하여 배열된 분리 요소들을 추가로 포함하고, 분리 요소들은 반도체층 스택을 따라 수직으로 연장된다.
광전자 반도체 디바이스는 활성 구역으로부터 떨어져서 대향하고 분리 요소들의 위치들에 배열되는, 제1 반도체층의 측면 상에 배열된 금속층의 부분들을 추가로 포함할 수 있다.
광전자 장치는 위에서 설명된 바와 같은 광전자 반도체 디바이스들의 어레이를 포함한다.
광전자 장치는 절연 재료를 포함하는 분리 요소들을 추가로 포함할 수 있고, 분리 요소들은 제1 반도체층의 제1 주 표면의 위치에서 광전자 반도체 디바이스들 사이에 배치되고 반도체층 스택의 두께보다 작은 수직 연장부 b를 갖는다.
첨부 도면들은 본 발명의 실시예들의 추가 이해를 제공하기 위해 포함되고, 본 명세서에 통합되어 그 일부를 구성한다. 이러한 도면들은 본 발명의 실시예들을 예시하며, 본 설명과 함께 원리들을 설명하는 역할을 한다. 본 발명의 다른 실시예들 및 의도한 많은 이점들은 다음의 상세한 설명을 참조하여 더 양호하게 이해되므로 손쉽게 인식될 것이다. 도면들의 요소들은 서로에 대해 반드시 일정한 스케일은 아니다. 유사한 참조 번호들은 대응하는 유사한 부분을 지정한다.
도 1a 내지 도 1c는 실시예들에 따른 광전자 장치의 수직 단면도들을 도시한다.
도 2a 내지 도 2c는 추가 실시예들에 따른 광전자 장치의 단면도들을 예시한다.
도 3a 내지 도 3c는 실시예들에 따른 광전자 반도체 디바이스들의 수직 단면도들을 도시한다.
도 3d 및 도 3e는 실시예들에 따른 광전자 반도체 디바이스들의 수평 단면도들을 도시한다.
도 4a 및 도 4b는 추가 실시예들에 따른 반도체 디바이스들의 단면도들을 도시한다.
도 4c는 광전자 반도체 디바이스의 상세의 추가적인 수정을 예시한다.
도 5a 내지 도 5c는 추가 실시예들에 따른 광전자 반도체 디바이스들의 단면도들을 예시한다.
도 6a 및 도 6b는 추가 실시예들에 따른 광전자 반도체 디바이스들의 단면도들을 예시한다.
다음의 상세한 설명에서, 그 일부를 형성하며 본 발명이 실시될 수 있는 특정 실시예들을 예시에 의해 예시하는 첨부 도면들을 참조한다. 이와 관련하여, "상부(top)", "하부(bottom)", "전방(front)", "후방(back)", "위에(over)", "상에(on)", "위에(above)", "선두(leading)", "후미(trailing)" 등과 같은 방향성 용어는 설명되는 도면들의 배향을 참조하여 사용된다. 본 발명의 실시예들의 컴포넌트들은 다수의 상이한 배향으로 위치할 수 있기 때문에, 방향성 용어는 단지 예시의 목적을 위해 사용되며 어떠한 식으로든 제한하는 것은 아니다. 다른 실시예들이 사용될 수 있으며 청구항들에 의해 정의되는 범위로부터 벗어나지 않고 구조적 또는 논리적 변경이 이루어질 수 있다는 것을 이해해야 한다.
실시예들의 설명은 제한적인 것이 아니다. 특히, 이하에서 설명되는 실시예들의 요소들은 상이한 실시예들의 요소들과 결합될 수 있다.
다음의 설명에서 사용되는 "웨이퍼" 또는 "반도체 기판"이라는 용어들은 반도체 표면을 갖는 임의의 반도체 기반 구조를 포함할 수 있다. 웨이퍼 및 구조는 도핑된 및 도핑되지 않은 반도체들, 예를 들어, 베이스 반도체 기초에 의해 지지되는 에피택셜 반도체층들, 및 다른 반도체 구조들을 포함하는 것으로 이해되어야 한다. 예를 들어, 제1 반도체 재료의 층이 제2 반도체 재료의 성장 기판 상에 성장될 수 있다. 추가 실시예들에 따르면, 성장 기판은 사파이어 기판과 같은 절연 기판일 수 있다. 사용 목적에 따라, 반도체는 직접 또는 간접 반도체 재료에 기초할 수 있다. 전자기 방사의 생성에 특히 적합한 반도체 재료들의 예들은 GaN, InGaN, AlN, AlGaN, AlGaInN과 같은, 예를 들어, 자외선 또는 청색 광 또는 더 긴 파장의 광이 생성될 수 있는 질화물 화합물 반도체들, GaAsP, AlGaInP, GaP, AlGaP와 같은, 예를 들어, 녹색 또는 더 긴 파장의 광이 생성될 수 있는 인화물 화합물 반도체들뿐만 아니라, AlGaAs, SiC, ZnSe, GaAs, ZnO, Ga2O3, 다이아몬드, 육방정계 BN 및 이러한 재료들의 조합들을 포함하는 추가의 반도체 재료들을 포함한다. 반도체 재료들의 추가 예들은 또한 실리콘, 실리콘-게르마늄 및 게르마늄일 수 있다. 화합물 반도체 재료들의 화학량론적 비율은 변할 수 있다. 본 명세서의 문맥에서, "반도체"이라는 용어는 유기 반도체 재료들을 추가로 포함한다.
용어 "수직"은, 본 명세서에서 사용될 때, 기판이나 반도체 바디의 제1 표면에 수직으로 배열된 배향을 설명하기 위한 것이다.
용어 "측방향" 및 "수평"은, 본 명세서에서 사용될 때, 기판이나 반도체 바디의 제1 표면에 평행한 배향을 설명하기 위한 것이다. 이것은 예를 들어, 웨이퍼나 다이의 표면일 수 있다.
본 명세서에서 사용되는 바와 같이, 용어들 "갖는", "함유하는", "포함하는", "구비하는" 등은 언급한 요소들 또는 특징들의 존재를 표시하는 확장가능(open ended) 용어들이고, 추가적인 요소들 또는 특징들을 배제하지 않는다. 관사 "한(a)", "하나의(an)", "그 하나의(the)"는, 문맥상 명확하게 달리 표시하지 않는 한, 단수 뿐만 아니라 복수도 역시 포함하는 것을 의도한다.
본 명세서에서 채용될 때, 용어들 "결합된" 및/또는 "전기적으로 결합된"은, 요소들이 반드시 함께 직접 결합되어야 한다는 것을 의미하는 것은 아니다 - "결합된" 또는 "전기적으로 결합된" 요소들 사이에 중간 요소들이 제공될 수 있다. 용어 "전기적으로 접속된"은, 전기적으로 함께 접속된 요소들 사이의 낮은-옴 전기적 접속을 설명하기 위한 것이다.
용어 "전기적으로 접속된"은 접속된 요소들 사이의 터널링 콘택들을 추가로 포함한다.
도 1a는 실시예들에 따른 광전자 장치의 수직 단면도를 도시한다. 이하에서 설명되는 바와 같이, 광전자 장치(20)는 광전자 반도체 디바이스들(10)의 어레이를 포함한다. 광전자 장치는 제1 도전형, 예를 들어, n형의 제1 반도체층(110), 활성 구역(115) 및 제2 도전형, 예를 들어, p형의 제2 반도체층(120)을 포함하는 반도체층 스택(105)을 포함한다.
활성 구역(115)은, 예를 들어, 방사를 생성하기 위한 pn 접합, 이중 헤테로구조, 단일 양자 우물(SQW) 구조 또는 다중 양자 우물(MQW) 구조를 포함할 수 있다. 이 문맥에서는, "양자 우물 구조"이라는 용어는 양자화의 차원수와 관련하여 의미가 없다. 따라서, 그것은 특히 양자 우물들, 양자 와이어들 및 양자 도트들은 물론, 이러한 층들의 임의의 조합을 포함한다.
인접한 광전자 반도체 디바이스들은 반도체층 스택(105)을 통해 수직으로 연장되는 분리 요소들(125)에 의해 분리된다. 광전자 반도체 디바이스들(10)은 생성된 전자기 방사(15)를 제1 반도체층(110)의 제1 주 표면(111)을 통해 방출하도록 구성된다. 광전자 장치(20)는 활성 구역(115)으로부터 떨어져서 대향하고 분리 요소들(125)의 위치들에 배열되는, 제1 반도체층(110)의 측면 상에 배열된 금속층(130)의 부분들을 추가로 포함한다.
광전자 장치(20)는 절연성, 전도성 또는 반도체 재료로 만들어질 수 있는 적합한 캐리어(100) 위에 배열될 수 있다. 인접한 광전자 반도체 디바이스들 사이에 배열되는 분리 요소들(125)은 전도성 바디(126) 및 전도성 바디(126)를 반도체층 스택(105)으로부터 절연시키는 절연층(129)을 포함할 수 있다. 예를 들어, 전도성 바디는 분리 금속층(127)을 포함할 수 있다. 분리 금속층(127)은 예를 들어, ITO("Indium Tin Oxide")와 같은 투명한 전도성 산화물을 포함할 수 있다. 분리 금속층(127)은 절연층(129)에 인접하여 배열될 수 있다. 예를 들어, 분리 금속층(127)은 제2 반도체층(120) 아래의 부분으로부터 활성 구역(115) 위의 영역까지 연장될 수 있다. 분리 금속층의 수평 부분들은 제2 반도체층에 전기적으로 접속될 수 있다.
제2 전류 확산층(140)은 캐리어(100) 위에 배열될 수 있다. 제2 전류 확산층(140)은 분리 금속층(127)을 통해 제2 반도체층(120)에 전기적으로 접속될 수 있다. 제2 전류 확산층(140)의 부분들은 분리 요소들(125)의 전도성 바디(126)의 일부를 형성할 수 있다.
예를 들어, 도 1a에 도시된 구조는 제1 반도체층(110)이 성장 기판에 인접하도록 성장 기판 위에 반도체층 스택(105)을 성장시킴으로써 형성될 수 있다. 후속하여, 분리 홈들이 반도체층 스택(105)에 형성된다. 분리 홈들은 절연층(129) 및 분리 금속층(127)과 라이닝된다. 예를 들어, 절연층(129)은 금속층(127)이 제2 반도체층(120)과 접촉하는 부분들로부터 제거될 수 있다. 그 후, 전도성 바디(126)의 일부 및 추가로 제2 전류 확산층(140)을 형성하기 위해 홈들의 나머지 부분에 추가 금속층이 충전된다. 분리 홈들의 형성으로 인해, 반도체층 스택(105)은 복수의 단일 메사(128)로 패터닝된다. 광전자 반도체 디바이스들(10)이 형성되는 단일 메사들(128)은 예를 들어, 정사각형, 원형, 둥근 코너들을 갖는 정사각형, 육각형, 또는 둥근 코너들을 갖는 육각형의 형상을 가질 수 있다. 단일 반도체 디바이스들(10)의 예들은 도 3b 및 도 3e에 도시된 수평 단면도들로부터 인식될 수 있다.
제1 및 제2 반도체층들(110, 120)의 재료는 0≤x≤1, 0≤y≤1인 InxGayAl1-x-yP, 또는 GaN 및 InGaN을 포함할 수 있다.
제1 전류 확산층(135)은 제1 반도체층(110)의 제1 주 표면(111) 위에 배열될 수 있다. 분리 요소들(125)은 제1 전류 확산층(135)까지 연장될 수 있다. 절연층(129)의 수평 상부 부분은 제1 전류 확산층(135)에 인접할 수 있다. 제1 전류 확산층(135)은 투명한 전도성 산화물과 같은 투명한 재료로 만들어질 수 있거나, 또는 제1 반도체층(110)의 일부일 수도 있다.
금속층(130)의 부분들은 제1 반도체층의 측면 상에 배열된다. 예를 들어, 금속층(130)은 AuGe, PdGe, Ag, Ag 등과 같은 통상적으로 채용되는 콘택 재료를 포함할 수 있다. 금속층(130)은 여러 서브-층들을 포함할 수 있다. 예를 들어, 금속층(130)은 이러한 콘택 재료들 중 임의의 것 아래에 ITO와 같은 투명한 전도성 산화물의 층을 추가로 포함할 수 있다.
또한, 추가 금속이 콘택층 위에 형성될 수 있다. 추가 금속은 은 또는 금 또는 높은 반사율을 갖는 다른 금속을 포함할 수 있다. 금속층의 부분의 수평 폭 s는 분리 요소(126)의 전도성 바디(126)의 최소 폭 d보다 크거나 작거나 같을 수 있다. 실시예들에 따르면, 수평 폭 s는 최소 폭 d 이상일 수 있다. 이 경우, 방출된 전자기 방사의 방향성이 추가로 개선될 수 있다.
금속층의 부분들의 높이 h는 0.1*we 이상일 수 있고, 여기서 we는 발광 부분들의 방출 영역의 폭이다.
예를 들어, 단일 광전자 반도체 디바이스들(10)의 크기는 10㎛보다 작을 수 있다. 도 1a에 추가로 예시된 바와 같이, 금속층(130)의 부분들의 존재로 인해, 방출된 전자기 방사(15)의 빔을 성형하는 것이 가능하다. 따라서, 생성된 전자기 방사의 방향성이 향상된다. 금속층(130)의 부분들은 각각의 메사들(128) 사이에 배열될 수 있다. 추가 실시예들에 따르면, 이들은 또한 메사들을 어느 정도 중첩할 수 있다.
도 1b는 추가 실시예들에 따른 광전자 장치(20)의 수직 단면도를 도시한다. 도 1b의 광전자 장치(20)는 도 1a에 도시된 광전자 장치와 동일하거나 똑같은 컴포넌트들을 포함한다. 도 1a에 예시된 실시예들과 달리, 도 1b의 광전자 장치는 금속층(130)의 부분들을 포함하고, 부분들의 측벽들은 경사져 있다. 도 1b에 예시된 바와 같이, 측벽(131)은 제1 반도체층(110)의 제1 주 표면(111)에 대해 90°보다 큰 각도 α를 가질 수 있다. 따라서, 금속층(130)의 직경은 제1 반도체층(110)으로부터의 거리가 증가함에 따라 더 작아진다. 이 경우, "금속층의 부분의 최대 수평 연장부"라는 용어는 제1 반도체층(110)에 인접하는 영역에서의 금속층의 부분의 폭 s를 나타낸다. 따라서, 금속층(130)의 부분들은 사다리꼴 금속 그리드를 구현한다. 예를 들어, 사다리꼴 금속 그리드는 네거티브 포토레지스트 측벽 기울기의 기울기를 맞춤화하고 더 양호한 등각성을 갖는 금속 퇴적 방법, 예를 들어, 유성 e-빔, 스퍼터링 또는 도금을 사용함으로써 형성될 수 있다. 그 후, 필요한 경우, 포토레지스트를 노출시키기 위한 연마가 수행될 수 있고, 리프트-오프 프로세스가 후속된다. 추가 구현들에 따르면, 이것은 또한 건식 에칭 및 금속의 건식 에칭 선택도에 대한 레지스트 재료의 건식 에칭 선택도를 조정하는 것에 의해 달성될 수 있다.
도 1c의 광전자 장치(20)는 도 1a 및 도 1b에 예시된 광전자 장치와 동일하거나 동일한 컴포넌트들을 포함한다. 도 1a 및 도 1b에 예시된 실시예들과 달리, 금속층(130)의 측벽들(131)은 수평 평면에 대해 90°보다 작은 각도 α를 갖는다. 즉, 금속층(130)의 부분들의 폭 s는 제1 반도체층으로부터의 거리가 증가함에 따라 증가한다. 이 경우, 금속층(130)의 부분의 최대 수평 연장부 s는 제1 반도체층(110)으로부터 떨어져서 대향하는 측면 상에 배열된다.
따라서, 금속층(130)의 부분들은 역 사다리꼴 금속 그리드를 구현한다. 도 1c에 예시된 역 사다리꼴 금속 그리드는 포지티브 포토레지스트 측벽 기울기를 맞춤화하고, 금속을 퇴적하고, 포토레지스트에 도달할 때까지 연마에 의해 상부의 금속을 제거함으로써 형성될 수 있다. 그 후, 나머지 포토레지스트 재료는 표준 레지스트 박리 방법들에 의해 제거된다.
도 2a의 광전자 장치(20)는 도 1a에 도시된 광전자 장치(20)와 동일하거나 똑같은 컴포넌트들을 포함한다. 또한, 유전체층(132)의 부분들은 금속층(130)의 상부 부분뿐만 아니라 측벽들(131)을 커버하도록 금속층(130)의 부분들 위에 형성된다. 그 결과, 금속층(130)의 부분들은 유전체층(132)에 의해 캡슐화된다. 유전체층(132)의 존재로 인해, 금속층(130)에 의한 방출된 전자기 방사(15)의 흡수가 감소될 수 있다.
예를 들어, 유전체층(132)은 유전체 미러를 포함할 수 있다. 일반적으로, 유전체 또는 DBR 미러는 교대로 적층되는 제1 조성의 제1 층들 및 제2 조성의 제2 층들을 포함할 수 있다. 제1 및 제2 층들은 유전체층들일 수 있다. 예를 들어, 제1 층들은 높은 굴절률(refractive index)을 가질 수 있고, 제2 층들은 낮은 굴절률을 가질 수 있다. 이 문맥에서는, "높은 굴절률" 및 "낮은 굴절률"이라는 용어들은 높은 굴절률이 재료 시스템에 의존할 수 있는 특정 값보다 크다는 것을 의미할 수 있다. 낮은 굴절률은 특정 값보다 작다.
예를 들어, 층 두께는 대략 λ/4 또는 λ/4의 배수일 수 있고, 여기서 λ는 특정 매질에서 반사될 광의 파장을 나타낸다. 유전체 또는 DBR 미러는 2개 초과의 상이한 층들을 포함할 수 있다. 예를 들어, 층들의 최대 수는 10일 수 있다. 단일 층들의 통상적인 층 두께는 30 내지 90nm, 예를 들어, 대략 50nm일 수 있다.
도 2b의 광전자 장치(20)는 도 1b의 광전자 장치(20)와 동일하거나 대응하는 컴포넌트들을 포함한다. 또한, 도 2a를 참조하여 설명된 유전체층(132)은 금속층 위에 형성된다. 위에서 논의된 것과 유사한 방식으로, 유전체층(132)은 유전체 미러를 포함할 수 있다.
도 2c의 광전자 장치(20)는 도 1c의 광전자 장치(20)와 동일하거나 대응하는 컴포넌트들을 포함한다. 또한, 도 2a를 참조하여 설명된 유전체층(132)은 금속층(130)의 부분들 위에 형성된다. 위에서 논의된 것과 유사한 방식으로, 유전체층(132)은 유전체 미러를 포함할 수 있다.
실시예들에 따르면, 도 2a 내지 도 2c에 예시된 광전자 장치는 제1 반도체층(110)의 부분들 위에도 유전체층(132)을 배열함으로써 추가로 수정될 수 있다. 이 경우, 유전체층은 금속 위의 고반사층이지만 반도체 위의 반사 방지층이 되도록 최적화될 수 있다. 추가 실시예들에 따르면, 금속층(130)의 부분들을 커버하고 제1 반도체층(110)의 부분들을 커버하기 위해 개별 유전체층들이 사용될 수 있다.
도 3a는 추가 실시예들에 따른 광전자 장치(20)의 수직 단면도를 도시한다. 광전자 장치(20)는 광전자 반도체 디바이스들(10)의 어레이를 포함한다. 광전자 장치는 제1 도전형, 예를 들어, n형의 제1 반도체층(110), 활성 구역(115) 및 제2 도전형, 예를 들어, p형의 제2 반도체층(120)을 포함하는 반도체층 스택(105)을 포함한다.
활성 구역(115)은, 예를 들어, 방사를 생성하기 위한 pn 접합, 이중 헤테로구조, 단일 양자 우물(SQW) 구조 또는 다중 양자 우물(MQW) 구조를 포함할 수 있다. 이 문맥에서는, "양자 우물 구조"이라는 용어는 양자화의 차원수와 관련하여 의미가 없다. 따라서, 그것은 특히 양자 우물들, 양자 와이어들 및 양자 도트들은 물론, 이러한 층들의 임의의 조합을 포함한다.
인접한 광전자 반도체 디바이스들은 반도체층 스택(105)을 통해 수직으로 연장되는 분리 요소들(125)에 의해 분리된다. 광전자 반도체 디바이스들(10)은 생성된 전자기 방사(15)를 제1 반도체층(110)의 제1 주 표면(111)을 통해 방출하도록 구성된다. 광전자 장치(20)는 활성 구역(115)으로부터 떨어져서 대향하고 분리 요소들(125)의 위치들에 배열되는, 제1 반도체층(110)의 측면 상에 배열된 금속층 또는 제1 콘택 요소들(136)의 부분들을 추가로 포함한다.
광전자 장치(20)는 절연성, 전도성 또는 반도체 재료로 만들어질 수 있는 적합한 캐리어(100) 위에 배열될 수 있다. 인접한 광전자 반도체 디바이스들 사이에 배열되는 분리 요소들(125)은 전도성 바디(126) 및 전도성 바디(126)를 반도체층 스택(105)으로부터 절연시키는 절연층(129)을 포함할 수 있다. 예를 들어, 전도성 바디는 분리 금속층(127)을 포함할 수 있다. 분리 금속층(127)은 예를 들어, ITO("Indium Tin Oxide")와 같은 투명한 전도성 산화물을 포함할 수 있다. 분리 금속층(127)은 절연층(129)에 인접하여 배열될 수 있다. 예를 들어, 분리 금속층(127)은 제2 반도체층(120) 아래의 부분으로부터 활성 구역(115) 위의 영역까지 연장될 수 있다. 분리 금속층의 수평 부분들은 제2 반도체층에 전기적으로 접속될 수 있다.
제1 및 제2 반도체층들(110, 120)의 재료는 0≤x≤1, 0≤y≤1인 InxGayAl1-x-yP, 또는 GaN 및 InGaN을 포함할 수 있다.
제2 전류 확산층(140)은 캐리어(100) 위에 배열될 수 있다. 제2 전류 확산층(140)은 분리 금속층(127)을 통해 제2 반도체층(120)에 전기적으로 접속될 수 있다. 제2 전류 확산층(140)의 부분들은 분리 요소들(125)의 전도성 바디(126)의 일부를 형성할 수 있다.
예를 들어, 도 3a에 도시된 구조는 도 1a를 참조하여 위에 설명된 것과 유사한 방식으로 형성될 수 있다.
제1 전류 확산층(135)은 제1 반도체층(110)의 제1 주 표면(111) 위에 배열될 수 있다. 분리 요소들(125)은 제1 전류 확산층(135)까지 연장될 수 있다. 절연층(129)의 수평 상부 부분은 제1 전류 확산층(135)에 인접할 수 있다. 제1 전류 확산층(135)은 투명한 전도성 산화물과 같은 투명한 재료로 만들어질 수 있다.
금속층(136)의 부분들은 제1 반도체층의 측면 상에 배열된다. 예를 들어, 금속층은 AuGe, PdGe, Ag, Ag 등과 같은 통상적으로 채용되는 콘택 재료를 포함할 수 있다. 금속층은 여러 서브-층들을 포함할 수 있다. 예를 들어, 금속층은 이러한 콘택 재료들 중 임의의 것 아래에 ITO와 같은 투명한 전도성 산화물의 층을 추가로 포함할 수 있다. 예를 들어, 단일 광전자 반도체 디바이스들(10)의 크기는 10㎛보다 작을 수 있다.
전도성 층의 부분들(136)은 제1 전류 확산층(135)을 전기적으로 접속하기 위한 제1 콘택 요소들을 구현할 수 있다. 제1 콘택 요소들(136)의 높이 h는 임의적일 수 있다. 예를 들어, 제1 콘택 요소들(136)의 높이 h는 0.1*we보다 작을 수 있고, 여기서 we는 발광 부분의 방출 영역의 폭이다.
도 3b는 추가 실시예들에 따른 광전자 장치(20)의 수직 단면도를 도시한다. 광전자 장치(20)는 복수의 광전자 반도체 디바이스(10)를 포함한다. 광전자 장치(20)는 도 3a에 예시된 광전자 장치와 유사하거나 동일한 컴포넌트들을 포함한다. 또한, 광전자 반도체 디바이스들(10) 각각은 제1 반도체층(110)의 제1 주 표면(111)에 형성된 보이드(107)를 추가로 포함한다. 보이드의 수직 연장부 v는 0.75*t보다 크고, 여기서 t는 제1 반도체층(150)의 층 두께를 나타낸다. 즉, 보이드들 각각의 깊이 v는 클 수 있고, 보이드들(107)은 심지어 활성 구역(115)의 위치까지 연장될 수 있다. 그 결과, 제1 반도체층의 재료는 흡수를 감소시키도록 제거된다. 예를 들어, 보이드들(107)의 수평 폭 w는 제1 또는 제2 반도체층(110, 120)의 최소 수평 연장부에 대응할 수 있는 폭 c보다 작을 수 있다. 예를 들어, 보이드들의 수평 폭은 적어도 1㎛일 수 있다. 예를 들어, 보이드들의 수평 폭은 0.9*we보다 작을 수 있고, 여기서 we는 발광 영역의 폭을 나타낸다. 보이드(107)의 수평 연장부 w는 흡수와 전류 확산 사이의 트레이드-오프를 고려함으로써 선택될 수 있다. 도 3b에 도시된 바와 같이, 보이드(107)의 측벽들은 수직 방향에 대해 경사질 필요가 없다. 추가 실시예들에 따르면, 보이드(107)의 측벽들은 또한 수직일 수 있다. 방출 부분의 폭 we, 예를 들어, 이웃하는 분리 요소들(125) 사이의 거리는 100㎛ 이하, 예를 들어, 약 2㎛일 수 있다. 보이드들의 형성으로 인해, 제1 전류 확산층(135)의 적어도 일부가 제거된다.
도 3c는 복수의 광전자 반도체 디바이스를 포함하는 광전자 장치의 추가의 수직 단면도를 도시한다. 도 3b에 도시된 실시예들과 달리, 복수의 홀(108)이 제1 반도체층(110)의 제1 주 표면(111)에 형성된다. 홀들은 0.75*t보다 큰 수직 연장부 v를 가질 수 있으며, 여기서 t는 제1 반도체층의 층 두께를 나타낸다.
홀들(108)은 동일하거나 서로 상이할 수 있다. 예를 들어, 이들은 깊이, 형상 및/또는 폭이 상이할 수 있다. 또한, 홀들(108)의 다양한 충전재들이 이하에서 설명될 것이다. 홀들(108)의 충전재들은 동일하거나 서로 상이할 수 있다. 예를 들어, 홀들(108) 중 일부는 충전될 수 있는 한편, 다른 것들은 충전되지 않는다. 추가 실시예들에 따르면, 다른 홀들은 상이한 재료들로 충전될 수 있다. 이웃하는 홀들(108) 사이의 거리는 동일하거나 서로 상이할 수 있다.
추가 실시예들에 따르면, 예를 들어, 도 3c에 예시된 바와 같은 홀들(108)을 포함하는 반도체 바디는 정렬된 광자 구조체(106)를 구현할 수 있다. 예를 들어, 정렬된 광자 구조체(106)는 광자 결정을 포함할 수 있다. 추가 실시예들에 따르면, 정렬된 광자 구조체는 또한 광자 준결정을 포함할 수 있다. 또한, 정렬된 광자 구조체는 결정론적 비주기 구조들을 또한 포함할 수 있다.
일반적으로, 본 개시내용의 문맥에서, 용어 "정렬된 광자 구조체"는 그 구조적 요소들이 미리 결정된 로케이션들에 배열되는 구조를 의미한다. 구조적 요소들의 배열 패턴은 특정 순서에 따라야 한다. 정렬된 광자 구조체의 기능성은 구조적 요소들의 배열로부터 기인한다. 구조적 요소들은 예를 들어, 회절 효과들이 발생하도록 배열된다. 구조적 요소들은, 예를 들어, 광자 결정이 실현되도록 주기적으로 배열될 수 있다. 추가 실시예들에 따르면, 구조적 요소들은 결정론적 비주기 구조들, 예를 들어, 보겔 나선들을 표현하도록 배열될 수 있다. 추가 실시예들에 따르면, 구조적 요소들은 이들이 준-주기적 결정, 예를 들어, 아르키메데스의 격자를 실현하도록 배열될 수 있다.
도 3d는 도 3b에 도시된 반도체 디바이스의 수평 단면도를 도시한다. 단면도는 도 3c에 예시된 바와 같이 I와 I' 사이에서 취해진다. 도시된 바와 같이, 복수의 반도체 디바이스(10)는 분리 요소들(125)에 의해 분리된다. 전도성 바디(126)는 분리 금속층(127)을 포함한다. 분리 요소들(125)은 그리드의 형상을 갖는다. 위에 논의된 바와 같이, 단일 광전자 반도체 디바이스들의 형상은 예를 들어, 정사각형, 원형, 둥근 코너들을 갖는 정사각형, 육각형, 또는 둥근 코너들을 갖는 육각형의 형상일 수 있다. 마찬가지로, 보이드들(107)의 형상은 예를 들어, 정사각형, 원형, 둥근 코너들을 갖는 정사각형, 삼각형, 육각형 또는 둥근 코너들을 갖는 육각형의 형상일 수 있다. 추가 실시예들에 따르면, 보이드들(107)의 상이한 형상들이 가능하다.
도 3e는 도 3c에 도시된 광전자 장치의 수평 단면도를 도시한다. 단면도는 도 3c에 예시된 바와 같이 I와 I' 사이에서 취해진다. 도시된 바와 같이, 복수의 홀(108)은 광전자 반도체 디바이스들(10) 각각의 반도체층(110)에 배열된다. 홀들의 형상은 예를 들어, 정사각형 형상, 원형 형상, 직사각형 형상, 또는 임의의 다른 임의의 형상일 수 있다.
도 4a는 추가 실시예들에 따른 광전자 장치의 수직 단면도를 도시한다.
광전자 반도체 디바이스들(10)의 컴포넌트들은 도 3b를 참조하여 논의된 것들과 동일하거나 유사할 수 있다. 도 3b에 예시된 실시예들과 달리, 광전자 반도체 디바이스들은 보이드들(107) 각각에 형성되는 유전체 충전재(109)를 추가로 포함한다. 실시예들에 따르면, 제1 전류 확산층(135)은 보이드들(107) 위에 배열될 수 있다. 추가 실시예들에 따르면, 제1 전류 확산층(135)은 보이드들(107) 바로 위의 부분들로부터 제거될 수 있다. 이 경우, 제1 전류 확산층(135)에 의한 흡수는 감소될 수 있다.
실시예들에 따르면, 유전체 충전재(109)는 제1 반도체층(110)과 동일하거나 유사한 굴절률을 가질 수 있다. 그 결과, 이 광전자 반도체 디바이스(10)의 광 추출은 보이드가 없는 광전자 반도체 디바이스의 광 추출과 유사할 수 있다. 예를 들어, GaN이 제1 반도체층의 재료로서 취해지는 경우, Ti2O3는 인덱스(index) 매칭된 유전체 재료(109)로서 사용될 수 있다.
추가 실시예들에 따르면, 유전체 충전재(109)는 인접한 반도체 재료의 굴절률과 상이한 굴절률을 가질 수 있다.
또한, 도 4a에 도시된 바와 같이, 보이드(107)의 측벽(112)은 메사의 측벽(114)에 평행할 필요가 없다. 예를 들어, 수평 평면에 대한 측벽(112)의 각도 γ는 수평 평면에 대한 메사의 측벽(114) 사이의 각도보다 작을 수 있다. 예를 들어, 차이는 적어도 15°일 수 있다. 또한, 실시예들에 따르면, 캐비티(107)의 최하부 부분에서의 캐비티의 크기는 1/3*z 이상일 수 있고, 여기서 z는 활성 구역의 측방향 폭을 나타낸다.
유전체 충전재(109)가, 굴절 및 감소된 흡수로 인해, 인접한 반도체 재료의 굴절률과 상이한 굴절률을 가질 때, 방출된 전자기 방사의 양 및 방향이 변경될 수 있다.
도 4b는 도 3c에 도시된 광전자 디바이스와 유사한 광전자 디바이스(20)를 도시한다. 도 3c에 예시된 실시예들과 달리, 유전체 충전재(109)는 홀들(108) 내에 충전된다. 예로서, 유전체 충전재(109)는 유사한 광 추출 속성들을 제공하기 위해 제1 반도체층(110)의 굴절률과 유사할 수 있는 굴절률을 가질 수 있다. 추가 실시예들에 따르면, 도 4a를 참조하여 논의된 것과 유사한 방식으로, 유전체 충전재(109)는 제1 반도체층의 굴절률과 상이한 굴절률을 가질 수 있다. 그 결과, 방출된 전자기 방사(15)의 양 및 방향성이 변경될 수 있다. 추가 실시예들에 따르면, 도 4b에 도시된 실시예들에 따라 채용되는 홀들(108)을 포함하는 반도체 바디는 정렬된 광자 구조체(106), 예를 들어, 광자 결정 또는 결정론적 비주기 구조들을 포함할 수 있다. 정렬된 광자 구조체는 방출된 전자기 방사의 양 및 방향성을 변화시킬 수 있다. 또한, 정렬된 광자 구조체는 인접한 광전자 반도체 디바이스들(10) 사이에 높은 콘트라스트를 제공할 수 있다.
도 4c는 도 3c 및 도 4b에 도시된 홀들(108)의 추가적인 수정들을 예시한다. 도시된 바와 같이, 홀들(108)은 제1 반도체층의 층 두께에 대응하는 0.75*t보다 클 수 있는 깊이 v까지 연장할 수 있다. 도 4c의 좌측 부분에 예시된 바와 같이, 수평 평면에 대한 홀들(108)의 측벽들(116)의 각도 β는 예를 들어, 대략 90°일 수 있다. 즉, 홀들(108)의 측벽들(116)은 실질적으로 수직 방향으로 연장될 수 있다. 따라서, 홀들(108)의 직경은 활성 구역(115)으로부터의 거리가 감소함에 따라 실질적으로 변하지 않는다.
추가 수정들에 따르면, 각도 β는 도 4c의 중간 부분에 예시된 바와 같이 90°보다 클 수 있다. 따라서, 홀(108)의 직경은 활성 구역(115)으로부터의 거리가 감소함에 따라 감소한다.
도 4c의 우측 부분에 예시된 바와 같이, 홀(108)의 측벽(116)과 수평 평면 사이의 각도 β는 90°보다 작을 수 있다. 그 결과, 홀들(108)의 직경은 활성 구역(115)으로부터의 거리가 감소함에 따라 더 커진다.
활성 구역(115)으로 선택적으로 연장될 수 있는 복수의 홀(108)이 형성될 때, SAG("Selective Area Growth")에피택시 방법을 사용하여 제1 반도체층을 성장시키는 것이 가능하다. 추가 실시예들에 따르면, 반도체층은 성장되고 후속하여 에칭될 수 있다.
홀들의 설계(예를 들어, 폭, 깊이, 측벽 기울기)는 방향성 및 방출 향상을 위해 최적화될 수 있다. 특정 설계는 리소그래피 및 에칭 방법을 대응적으로 튜닝함으로써 튜닝될 수 있다. 예를 들어, 건식 에칭 파라미터들이 적절하게 선택될 수 있다. 또한, 결정 패싯들을 선택적으로 에칭하는 것이 가능하다. 추가 실시예들에 따르면, 에피택셜 프로세스, 예를 들어, SAG 에피택셜 프로세스가 적절하게 튜닝될 수 있다.
추가 실시예들에 따르면, 제1 반도체층(110)의 광학 속성들을 실질적으로 변경할 수 있는 수정 재료(113)가 홀들(108) 내에 배열될 수 있다. 예를 들어, 도 5a에 예시된 바와 같이, 수정 재료(113)는 홀들(108)을 충전하지 않고 홀들(108)의 측벽들(116)을 커버하는 라이닝 재료(lining material)일 수 있다. 예를 들어, 수정 재료는 제1 반도체층(110)과는 상이한 굴절률을 갖는 유전체층일 수 있다. 수정 재료(113)의 존재로 인해, 아웃커플링 및 방향성이 개선될 수 있고, 이웃하는 광전자 반도체 디바이스들 사이의 누화(crosstalk)가 감소될 수 있다. 추가 실시예들에 따르면, 수정 재료(113)는 투명한 전도성 산화물일 수 있다. 그 결과, 전류 흐름이 개선될 수 있다.
추가 실시예들에 따르면, 도 5b에 도시된 바와 같이, 수정 재료(113)는 충전재일 수 있다. 수정 재료(113)는 위에서 논의된 것과 유사한 방식으로 제1 반도체층(110)과 상이한 굴절률을 갖는 유전체 재료일 수 있다. 그 결과, 아웃커플링 및 방향성이 개선될 수 있다. 또한, 이웃하는 광전자 반도체 디바이스들(10) 사이의 누화가 감소될 수 있다. 추가 실시예들에 따르면, 수정 재료(113)는 투명한 전도성 산화물을 포함할 수 있고, 충전재로서 구현될 수 있다.
일반적으로, 수정 재료(113)의 층 두께 및 재료는 원하는 방출 각도, 방출 향상 및 확산과 같은 다른 속성들을 위해 최적화될 수 있다.
도 5c는 추가 실시예들에 따른 광전자 반도체 디바이스(10)의 단면도를 도시한다. 이전에 설명된 요소들 이외에, 광전자 반도체 디바이스(10)는 홀들(108)에 배열된 반사 재료(117)를 포함한다. 도 5c에 예시된 바와 같이, 반사 재료(117)는 홀의 측벽(116) 및 홀들(108)에 충전된 추가의 금속 충전재에 배열된 유전체 또는 DBR 미러(118)에 의해 구현될 수 있다.
도 5c에 도시된 구현들로 인해, 아웃커플링이 개선될 수 있다. 또한, 하부구조의 치수들을 맞춤화으로써, 유도 모드들이 향상될 수 있다. 예를 들어, 반사 재료를 포함하는 홀들은 활성 구역(115)까지 또는 심지어 제2 반도체층(120)까지 연장될 수 있다. 이것은 매립된 활성 영역들을 갖는 반도체 나노로드들 또는 나노핀들을 성장시키는 것과 같은 상향식 접근법에 의해 달성될 수 있다. 따라서, 실시예들에 따르면, 도파 효과가 제공될 수 있다. 그 결과, 방향성 상향 방출이 완수될 수 있다. 또한, 누화가 감소될 수 있고 전류 흐름이 최적화될 수 있다. 본 기술분야의 통상의 기술자는 반사 재료(117)의 설계 및 재료들이 위에서 설명된 효과들을 향상시키기 위해 최적화될 수 있다는 것을 인식할 것이다.
도 6a는 추가 실시예들에 따른 광전자 반도체 디바이스들(10)의 어레이의 수직 단면도를 도시한다. 광전자 반도체 디바이스(10)는 제1 도전형의 제1 반도체층(110), 제2 도전형의 제2 반도체층(120) 및 활성 구역(115)을 포함하는 반도체층 스택(105)을 포함한다. 광전자 반도체 디바이스는 생성된 전자기 방사(15)를 제1 반도체층(110)의 제1 주 표면(111)을 통해 방출하도록 구성된다. 활성 구역(115)의 측방향 폭 z는 제1 및 제2 반도체층들의 최소 측방향 폭 c보다 작다.
도 6a에 도시된 바와 같이, 반도체층들의 측방향 폭은 캐리어(100)로부터의 거리가 증가함에 따라 증가한다. 따라서, 제1 및 제2 반도체층들의 최소 측방향 폭은 하부 부분, 즉, 캐리어(100)에 인접한 측면 상의 제2 반도체층(120)의 측방향 폭 c에 대응한다. 도 6a 및 도 6b를 참조하여 설명된 실시예들에 따르면, 활성 구역의 측방향 폭은 예를 들어, 픽셀 방출 어퍼쳐보다 실질적으로 더 작다. 즉, 반도체층 스택(105) 내의 방출 부분은 포인트형 이미터로 간주될 수 있다.
도 6a 및 도 6b에 예시된 반도체 디바이스의 추가 컴포넌트들은 본 명세서에서 전에 논의된 것들과 유사하다. 예를 들어, 활성 구역(115)이 제1 및 제2 반도체층들의 폭보다 작은 폭을 갖는 반도체층 스택(105)은 인접한 제1 또는 제2 반도체층의 폭에 대응하는 수평 폭을 갖는 활성 구역을 형성함으로써 형성될 수 있다. 포토리소그래피 단계가 수행되고, 이어서 활성 구역(115)의 폭 z를 감소시키도록 활성 구역(115)을 에칭한다. 그 후, 제2 반도체층(120) 또는 제1 반도체층(110)을 성장시키기 위해 추가 에피택셜 방법이 채용된다. 그 결과, 인접한 반도체층들보다 실질적으로 더 작은 측방향 폭을 갖고 반도체층 스택(105) 내에 매립된 활성 구역(115)이 형성된다.
도 6a에 도시된 광전자 반도체 디바이스(10)는 제1 전류 확산층(135) 위에 그리고 제1 반도체층의 제1 주 표면(110) 위에 형성되는 렌즈(122)를 추가로 포함한다. 렌즈(122)는 활성 구역(115)이 렌즈(122)의 초점의 위치에 배열되는 형상을 가질 수 있다. 예를 들어, 도 6a에 예시된 실시예들에 따르면, 제1 전류 확산층(135)은 InGaAlP를 포함할 수 있다. 광전자 반도체 디바이스들의 어레이를 제조할 때, 추가의 투명한 InAlP-층이 제1 전류 확산층(135) 위에 형성될 수 있다. 그 후, InAlP-층이 에칭되어 마이크로-렌즈들(122)을 형성할 수 있다. 예를 들어, 마이크로-렌즈들(122)의 형상은 관심 있는 원뿔(cone) 내의 원하는 광량을 고려하여 시준을 위해 최적화될 수 있다. 형상은 마이크로-렌즈들을 형성하기 위한 재료층을 커버하은 포토레지스트의 형상을 조정함으로써 그리고 건식 에칭 조건들을 변화시킴으로써 맞춤화될 수 있다. 포토레지스트 재료의 형상은 처리 조건들을 변화시킴으로써 변화될 수 있다.
다른 방법은 InGaAlP 층에 도달할 때까지 레지스트 마스크를 먼저 사용하여 습식 에칭함으로써 마이크로-렌즈들을 에칭하는 단계를 포함할 수 있다. 그 후, 포토레지스트 마스크의 제거 후에 에칭 프로세스가 계속되어, InAlP 렌즈의 원하는 곡률을 생성하고, 따라서 마이크로렌즈를 형성할 수 있다.
추가 실시예들에 따르면, 마이크로-렌즈들은 반도체층의 재료에 매칭되는 굴절률을 갖는 재료로 형성될 수 있다. 예를 들어, GaN 반도체 재료를 사용하는 경우, 렌즈들은 TiOx로 형성될 수 있다.
도 6b는 광전자 반도체 디바이스들(10)의 어레이의 예를 도시한다. 도 6b에 예시된 실시예들에 따르면, 반도체 재료는 GaN을 포함할 수 있고, 마이크로-렌즈들은 인덱스 매칭된 재료를 획득하도록, 예를 들어, TiOx로 형성될 수 있다. 예를 들어, 인접한 반도체 디바이스들(10) 사이의 분리 요소들(125)은 예를 들어, 도 6a의 경우와 같이 전도성 바디를 포함하지 않는다. 대신에, 분리 요소들(125)은 절연 재료(129) 및/또는 보이드(124)만을 포함할 수 있다. 예를 들어, 도 6b에 도시된 광전자 장치(20)는 성장 기판(예시되지 않음) 위에 활성 구역(115)뿐만 아니라 제1 및 제2 반도체층(110, 120)을 에피택셜 성장시킴으로써 형성될 수 있다.
유전체층(123)의 부분들, 예를 들어, SiO2는 인접한 광전자 반도체 디바이스들(10)을 절연하기 위해 성장 기판 위에 배열된다. 이 방법을 사용하여, 먼저 제1 반도체층이 성장되고, 이어서 활성 구역(115)이 성장된다. 활성 구역(115)을 패터닝한 후에, 제2 반도체층(120)은 에피택셜 성장된다. 이 방법에 따르면, 유전체층(123)의 부분들에 의해 커버되는 성장 기판의 부분들 위에 반도체 재료가 성장되지 않는다. 캐리어(100) 위에 제2 전류 확산층(140)을 형성하고 이들을 반도체층 스택(105)에 부착한 후에, 성장 기판은 유전체층(123)을 노출시키기 위해 제거된다. 그 후, 마이크로-렌즈들을 형성하기 위한 재료, 예를 들어, TiOx가 결과적인 표면 위에 형성된다. 재료층은 복수의 마이크로-렌즈(122)를 형성하도록 패터닝되고, 제1 콘택 요소(136)는 결과적인 표면 위에 형성된다.
위에 설명된 바와 같이, 예를 들어, 방출 표면 위에 금속층의 부분들을 형성하고, 제1 반도체층 내에 보이드들을 형성하고/하거나 발광 부분들 위에 렌즈들을 형성하고 활성 구역(115)의 폭을 감소시킴으로써, 크게 개선된 방향성을 갖는 마이크로 LED들이 제공될 수 있다. 예를 들어, 렌즈들의 재료는 반도체층들의 재료일 수 있거나 이들을 포함할 수 있다. 추가 실시예들에 따르면, 렌즈들의 재료는 반도체층들의 재료와 상이할 수 있다.
위에서 설명된 바와 같은 광전자 반도체 디바이스들의 어레이를 포함하는 광전자 장치는 예를 들어, 가상 현실 디스플레이, 증강 현실 디스플레이 또는 일반적인 프로젝션 디바이스로서 채용될 수 있다.
그러한 응용들을 위해, 어레이 내의 각각의 개별 마이크로 LED는 예를 들어, 개별 p- 또는 n-콘택들에 의해 개별적으로 어드레싱가능하게 될 수 있다.
본 발명의 실시예들이 위에서 설명되었지만, 추가 실시예들이 구현될 수 있다는 것이 명백하다. 예를 들어, 추가 실시예들은, 청구항들에 인용된 특징들의 임의의 서브조합 또는 위에서 주어진 예들에서 설명된 요소들의 임의의 서브조합을 포함할 수 있다. 따라서, 첨부된 청구항들의 사상과 범위는 본 명세서에 포함된 실시예들의 설명으로 제한되지 않아야 한다.
10 광전자 반도체 디바이스
15 방출된 전자기 방사
20 광전자 장치
100 캐리어
105 반도체층 스택
106 정렬된 광자 구조체
107 보이드
108 홀
109 유전체 충전재
110 제1 반도체층
111 제1 반도체층의 제1 주 표면
112 보이드의 측벽
113 수정 재료
114 메사의 측벽
115 활성 구역
116 홀의 측벽
117 반사 재료
118 유전체 미러
120 제2 반도체층
122 렌즈
123 유전체층
124 보이드
125 분리 요소
126 전도성 바디
127 분리 금속층
128 메사
129 절연층
130 금속층의 부분
131 측벽
132 유전체층
135 제1 전류 확산층
136 제1 콘택 요소
140 제2 전류 확산층

Claims (23)

  1. 광전자 반도체 디바이스들(10)의 어레이를 포함하는 광전자 장치(20)로서,
    제1 도전형의 제1 반도체층(110), 활성 구역(115), 및 제2 도전형의 제2 반도체층(120)을 포함하는 반도체층 스택(105),
    상기 반도체층 스택(105)을 통해 수직으로 연장되는 분리 요소들(125)에 의해 분리되는 인접한 광전자 반도체 디바이스들(10)
    - 상기 광전자 반도체 디바이스들(10)은 생성된 전자기 방사(15)를 상기 제1 반도체층(110)의 제1 주 표면(111)을 통해 방출하도록 구성됨 -, 및
    상기 활성 구역(115)으로부터 떨어져서 대향하고 상기 분리 요소들(125)의 위치들에 배열되는, 상기 제1 반도체층(110)의 측면 상에 배열된 금속층(130)의 부분들을 포함하는 광전자 장치(20).
  2. 제1항에 있어서,
    상기 분리 요소들(125)은 전도성 바디(126) 및 상기 전도성 바디(126)를 상기 반도체층 스택(105)으로부터 절연시키는 절연층(129)을 포함하고, 상기 금속층(130)의 부분의 최대 수평 연장부는 상기 전도성 바디(126)의 최소 수평 연장부 이상인 광전자 장치(20).
  3. 제1항에 있어서,
    상기 금속층은 수평 금속층인 광전자 장치(20).
  4. 제1항 내지 제3항 중 어느 한 항에 있어서,
    상기 금속층(130)은 은 또는 금을 포함하는 광전자 장치(20).
  5. 제1항 내지 제4항 중 어느 한 항에 있어서,
    상기 금속층(130)의 부분들의 수평 연장부는 상기 제1 주 표면(111)으로부터의 거리가 증가함에 따라 증가하는 광전자 장치(20).
  6. 제1항 내지 제4항 중 어느 한 항에 있어서,
    상기 금속층(130)의 부분들의 수평 연장부는 상기 제1 주 표면(111)으로부터의 거리가 증가함에 따라 감소하는 광전자 장치(20).
  7. 제1항 내지 제6항 중 어느 한 항에 있어서,
    상기 금속층(130)의 부분의 측벽들 위의 유전체층(132)을 추가로 포함하는 광전자 장치(20).
  8. 제1항 내지 제7항 중 어느 한 항에 있어서,
    상기 금속층(130)의 두께는 0.1*we보다 크고, we는 상기 광전자 반도체 디바이스들 중 적어도 하나의 방출 영역의 폭인 광전자 장치(20).
  9. 광전자 반도체 디바이스(10)로서,
    제1 도전형의 제1 반도체층(110), 활성 구역(115), 및 제2 도전형의 제2 반도체층(120)을 포함하는 반도체층 스택(105),
    상기 반도체층 스택(105)에 인접하여 배열된 분리 요소들(125)- 상기 분리 요소들(125)은 상기 반도체층 스택(105)을 따라 수직으로 연장되고,
    상기 광전자 반도체 디바이스(10)는 생성된 전자기 방사(15)를 상기 제1 반도체층(110)의 제1 주 표면(111)을 통해 방출하도록 구성됨 -,
    상기 활성 구역(115)으로부터 떨어져서 대향하고 상기 분리 요소들(125)의 위치들에 배열되는, 상기 제1 반도체층(110)의 측면 상에 배열된 금속층(130)의 부분들, 및
    상기 제1 반도체층(110)의 상기 제1 주 표면(111)에 형성되는 보이드(107) 또는 복수의 홀(108)- 상기 보이드(107) 또는 상기 복수의 홀(108)의 수직 연장부 v는 0.75*t보다 크고, t는 상기 제1 반도체층(110)의 층 두께를 나타냄 -을 포함하는 광전자 반도체 디바이스(10).
  10. 광전자 반도체 디바이스(10)로서,
    제1 도전형의 제1 반도체층(110), 활성 구역(115), 및 제2 도전형의 제2 반도체층(120)을 포함하는 반도체층 스택(105),
    상기 반도체층 스택(105)에 인접하여 배열되는 분리 요소들(125)- 상기 분리 요소들(125)은 상기 반도체층 스택(105)을 따라 수직으로 연장되고,
    상기 광전자 반도체 디바이스(10)는 생성된 전자기 방사(15)를 상기 제1 반도체층(110)의 제1 주 표면(111)을 통해 방출하도록 구성됨 -,
    상기 활성 구역(115)으로부터 떨어져서 대향하고 상기 분리 요소들(125)의 위치들에 배열되는, 상기 제1 반도체층(110)의 측면 상에 배열된 금속층(130)의 부분들, 및
    정렬된 광자 구조체(106)가 상기 제1 반도체층(110)의 상기 제1 주 표면(111)에 형성되도록 상기 제1 반도체층(110)의 상기 제1 주 표면(111)에 형성되는 복수의 홀(108)을 포함하는 광전자 반도체 디바이스(10).
  11. 제9항 또는 제10항에 있어서,
    상기 분리 요소들(125) 각각은 유전체층(129)에 의해 상기 반도체층 스택(105)으로부터 절연된 전도성 바디(126)를 포함하는 광전자 반도체 디바이스(10).
  12. 제9항 내지 제11항 중 어느 한 항에 있어서,
    상기 보이드(107)에 또는 상기 복수의 홀(108) 중 적어도 하나에 배열된 유전체 충전재(109)를 추가로 포함하는 광전자 반도체 디바이스(10).
  13. 제9항 내지 제11항 중 어느 한 항에 있어서,
    상기 보이드(107)에 또는 상기 복수의 홀(108) 중 적어도 하나에 충전된 투명한 전도성 산화물 재료(113)를 추가로 포함하는 광전자 반도체 디바이스(10).
  14. 제9항 내지 제13항 중 어느 한 항에 있어서,
    상기 반도체층 스택(105)은 패터닝되어 메사(128)를 형성하고, 수평 방향에 대한 상기 보이드(107)의 측벽(112)의 각도는 상기 수평 방향에 대한 상기 메사(128)의 측벽(114)의 각도보다 작은 광전자 반도체 디바이스(10).
  15. 제9항 내지 제14항 중 어느 한 항에 있어서,
    상기 홀들(108) 중 적어도 하나에 배열된 반사 재료(117)를 추가로 포함하는 광전자 반도체 디바이스(10).
  16. 제15항에 있어서,
    상기 반사 재료(117)는 상기 홀들(108) 중 적어도 하나의 측벽들(116) 상에 배열된 유전체 미러층(118)을 포함하는 광전자 반도체 디바이스(10).
  17. 제15항 또는 제16항에 있어서,
    상기 반사 재료(117)는 금속을 포함하는 광전자 반도체 디바이스(10).
  18. 광전자 반도체 디바이스(10)로서,
    제1 도전형의 제1 반도체층(110), 활성 구역(115), 및 제2 도전형의 제2 반도체층(120)을 포함하는 반도체층 스택(105)을 포함하고,
    상기 광전자 반도체 디바이스(10)는 생성된 전자기 방사(15)를 상기 제1 반도체층(110)의 제1 주 표면(111)을 통해 방출하도록 구성되고,
    상기 활성 구역(115)의 측방향 폭 z는 상기 제1 및 제2 반도체층들(110, 120)의 최소 측방향 폭 c보다 작으며,
    상기 반도체층 스택(105)에 인접하여 배열되는 분리 요소들(125)- 상기 분리 요소들(125)은 상기 반도체층 스택(105)을 따라 수직으로 연장됨 -; 및
    상기 활성 구역(115)으로부터 떨어져서 대향하고 상기 분리 요소들(125)의 위치들에 배열되는, 상기 제1 반도체층(110)의 측면 상에 배열된 금속층(130)의 부분들을 추가로 포함하는 광전자 반도체 디바이스(10).
  19. 제18항에 있어서,
    상기 활성 구역(115)의 측방향 폭은 0.3*c보다 작고, c는 상기 제1 반도체층(110)의 최소 측방향 폭을 나타내는 광전자 반도체 디바이스(10).
  20. 제18항 또는 제19항에 있어서,
    상기 제1 반도체층(110)의 상기 제1 주 표면(111) 위에 배열된 렌즈(122)를 추가로 포함하고, 상기 렌즈(122)의 초점은 상기 활성 구역(115)의 위치에 배열되는 광전자 반도체 디바이스(10).
  21. 광전자 장치(20)로서,
    제9항 내지 제17항, 제19항 및 제20항 중 어느 한 항에 따른 광전자 반도체 디바이스들(10)의 어레이를 포함하는 광전자 장치(20).
  22. 광전자 장치(20)로서,
    제18항에 따른 광전자 반도체 디바이스들(10)의 어레이를 포함하는 광전자 장치(20).
  23. 제22항에 있어서,
    절연 재료(129) 또는 보이드(124)를 포함하는 분리 요소들(125)을 추가로 포함하고, 상기 분리 요소들(125)은 상기 제1 반도체층(110)의 상기 제1 주 표면(111)의 위치에서 상기 광전자 반도체 디바이스들(10) 사이에 배치되고 상기 반도체층 스택(105)의 두께보다 작은 수직 연장부 b를 갖는 광전자 장치(20).
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