KR20240030473A

KR20240030473A - 디지털 드룹 검출기, 반도체 장치, 그리고 그것의 켈리브레이션 방법

Info

Publication number: KR20240030473A
Application number: KR1020220109559A
Authority: KR
Inventors: 이상헌; 신희욱; 이희준; 이정호; 조영재; 최병주
Original assignee: 삼성전자주식회사
Priority date: 2022-08-31
Filing date: 2022-08-31
Publication date: 2024-03-07
Also published as: EP4332730A1; US20240072782A1; CN117630721A

Abstract

본 발명에 따른 전원 전압의 드룹 발생 여부를 검출하기 위한 디지털 드룹 검출기는, 클록 신호에 응답하여 상기 전원 전압의 레벨 변화를 감지하여 제 1 코드로 변환하는 시간-디지털 컨버터, 상기 제 1 코드에 포함된 공정 변화 또는 온도 변화에 따른 비선형성을 보정하여 제 2 코드로 변환하는 켈리브레이션 유닛, 그리고 상기 제 2 코드가 타깃 범위에 포함되는지의 여부에 따라 상기 클록 신호의 지연 크기를 조정하는 지연 자동 서치 유닛을 포함하되, 상기 지연 자동 서치 유닛은 상기 켈리브레이션 유닛에 의한 보정 동작 이전의 상기 제 2 코드에 기초하여 상기 클록 신호의 지연 크기를 조정하여 상기 제 2 코드가 상기 타깃 범위에 위치하도록 조정한다.

Description

디지털 드룹 검출기, 반도체 장치, 그리고 그것의 켈리브레이션 방법{DIGITAL DROOP DETECTOR, SEMICONDUCTOR DEVICE INCLUDING THE SAME, AND CALIBRATION METHOD THEREOF}

본 발명은 반도체 장치에 관한 것으로, 좀 더 구체적으로는 켈리브레이션 기능을 갖는 디지털 드룹 검출기 및 그것을 포함하는 반도체 장치, 그리고 그것의 켈리브레이션 방법에 관한 것이다.

반도체 장치의 집적도 및 사이즈가 커지고 동작 속도도 높아짐에 따라, 소비 전력도 상대적으로 증가하고 있다. 따라서, 반도체 장치의 저전력 성능이 점점 중요해지고 있다. 응용 프로세서(Application Processor)와 같은 시스템 온 칩(System on Chip; SoC)에는 고성능의 기능 블록(또는, IP)들을 포함한다. 이들 기능 블록들에 제공되는 전원 전압은 동작 환경이나 테스크의 레벨에 따라 변할 수 있다. 일반적으로, 전원 전압이 크게 낮아지는 드룹(Droop) 현상을 대비하기 위해, 전원 전압에 충분한 마진을 제공하는 가드 밴드(Guard band)가 설정된다. 하지만, 상대적으로 높은 가드 밴드의 설정은 시스템 온 칩의 전력 소모를 증가시키게 되므로 제품의 경쟁력을 약화시킬 수 있다.

집적화된 디지털 회로가 고속으로 동작하기 위해서는 많은 전력을 소모하게 된다. 이때, 갑작스러운 부하 전류의 변화로 인해 전원 전압의 드룹(Droop)이 발생한다. 전원 전압의 드룹(Droop)을 감지하여 클록을 조정함으로써 전원 전압의 신속한 복원이 가능하다. 드룹(Droop)에 따른 디지털 회로의 오동작을 방지하기 위해서는 드룹(Droop)을 정확히 감지해야 한다.

디지털 드룹 검출기(Digital Droop Detector: 이하, DDD)는 설계시 디지털 표준 라이브러리(Digital standard cell library)를 사용하기 때문에 디지털 회로 주변에 배치할 수 있어 널리 사용된다. 하지만, 디지털 드룹 검출기(DDD)는 공정/온도(Process/Temperature) 변화에 취약하다. 따라서, 반도체 장치의 디지털 기능 블록들에 사용되는 디지털 드룹 검출기(Digital Droop Detector: 이하, DDD)에서 공정/온도의 변화를 효과적으로 보상할 수 있는 기술이 필요한 실정이다.

(1) 미국 등록특허공보 US 8,669,794 (2014.03.11) (2) 미국 등록특허공보 US 8,164,493 (2012.04.24)

본 발명의 목적은 반도체 장치에서 공정이나 온도의 변화를 보상할 수 있는 디지털 드룹 검출기(DDD) 및 그것의 켈리브레이션 방법을 제공하는데 있다.

상기 목적을 달성하기 위한 본 발명에 따른 전원 전압의 드룹 발생 여부를 검출하기 위한 디지털 드룹 검출기는, 클록 신호에 응답하여 상기 전원 전압의 레벨 변화를 감지하여 제 1 코드로 변환하는 시간-디지털 컨버터, 상기 제 1 코드에 포함된 공정 변화 또는 온도 변화에 따른 비선형성을 보정하여 제 2 코드로 변환하는 켈리브레이션 유닛, 그리고 상기 제 2 코드가 타깃 범위에 포함되는지의 여부에 따라 상기 클록 신호의 지연 크기를 조정하는 지연 자동 서치 유닛을 포함하되, 상기 지연 자동 서치 유닛은 상기 켈리브레이션 유닛에 의한 보정 동작 이전의 상기 제 2 코드에 기초하여 상기 클록 신호의 지연 크기를 조정하여 상기 제 2 코드가 상기 타깃 범위에 위치하도록 조정한다.

상기 목적을 달성하기 위한 본 발명에 따른 반도체 장치는, 전원 전압을 제공받아 프로세싱 동작을 수행하는 기능 블록, 상기 전원 전압의 드룹을 검출하여 드룹 검출 신호를 출력하는 디지털 드룹 검출기, 그리고 상기 드룹 검출 신호에 응답하여 클록 신호의 주파수를 가변한 적응 클록 신호를 생성하여 상기 기능 블록에 제공하는 클록 변조 회로를 포함하되, 상기 디지털 드룹 검출기는, 상기 전원 전압의 레벨 변화를 제 1 코드로 변환하는 시간-디지털 컨버터, 상기 제 1 코드에 포함된 공정 변화 또는 온도 변화에 따른 비선형성을 보정하여 제 2 코드로 변환하는 켈리브레이션 유닛, 그리고 상기 제 2 코드가 타깃 범위에 포함되는지의 여부에 따라 상기 클록 신호의 지연 크기를 조정하는 지연 자동 서치 유닛을 포함한다.

상기 목적을 달성하기 위한 본 발명에 따른 시스템 온 칩의 전원 전압 드룹을 검출하는 디지털 드룹 검출기의 켈리브레이션 방법은, 클록 신호에 따라 상기 전원 전압의 레벨 변화를 감지하는 시간-디지털 컨버터의 출력이 타깃 범위 이내에 위치하도록 상기 클록 신호의 지연을 조정하는 단계, 공정 변화에 따라 발생하는 상기 시간-디지털 컨버터의 출력의 비선형성을 3-포인트 켈리브레이션 기법을 적용하여 보정하여 공정 보정 코드를 생성하는 단계, 그리고 상기 공정 보정 코드에 대한 온도 변화에 따른 비선형성을 2-포인트 켈리브레이션 기법을 적용하여 보정하는 단계를 포함한다.

상술한 본 발명의 실시 예에 따르면, 공정 변화 또는 온도 변화를 보상할 수 있는 디지털 드룹 검출기(DDD)를 구현할 수 있다. 따라서, 본 발명의 디지털 드룹 검출기(DDD)를 적용하는 경우, 고속의 동작에서도 전원 전압의 마진을 줄일 수 있어 높은 전력 효율을 갖는 반도체 장치를 구현할 수 있다.

도 1은 본 발명의 실시 예에 따른 디지털 드룹 검출기를 포함하는 반도체 장치를 보여주는 블록도이다.
도 2는 본 발명의 디지털 드룹 검출기를 기반으로 적응형 클록 신호에 따른 전원 전압의 마진 감소 효과를 보여주는 파형도이다.
도 3은 본 발명의 실시 예에 따른 디지털 드룹 검출기의 구성을 간략히 보여주는 블록도이다.
도 4는 도 3의 지연 자동 서치(DAS) 유닛을 좀더 구체적으로 보여주는 블록도이다.
도 5는 도 4의 지연 자동 서치(DAS) 유닛의 설정 동작을 시각적으로 보여주는 그래프이다.
도 6은 도 3의 시간-디지털 컨버터(TDC)의 구조를 예시적으로 보여주는 블록도이다.
도 7은 도 6의 TDC 유닛들 중 어느 하나의 구성을 세부적으로 보여주는 도면이다.
도 8은 도 7의 위상 인터폴레이터(Phase Interpolator)의 구성을 예시적으로 보여주는 도면이다.
도 9는 도 7의 멀티-위상 클록(Multi-Phase CLK)의 분할 형태를 보여주는 파형도이다.
도 10은 도 3의 켈리브레이션 로직의 세부 구성을 간략히 보여주는 블록도이다.
도 11a 내지 도 11c는 도 10의 공정 켈리브레이션 유닛에서 수행되는 보정 과정을 각각 보여주는 그래프들이다.
도 12a 내지 도 12b는 도 10의 온도 켈리브레이션 유닛에서 수행되는 보정 과정을 각각 보여주는 그래프들이다.
도 13은 본 발명의 실시 예에 따른 디지털 드룹 검출기의 켈리브레이션 방법을 간략히 보여주는 순서도이다.

앞의 일반적인 설명 및 다음의 상세한 설명 모두 예시적이라는 것이 이해되어야 하며, 청구된 발명의 부가적인 설명이 제공되는 것으로 여겨져야 한다. 참조 부호들이 본 발명의 바람직한 실시 예들에 상세히 표시되어 있으며, 그것의 예들이 참조 도면들에 표시되어 있다. 가능한 어떤 경우에도, 동일한 참조 번호들이 동일한 또는 유사한 부분을 참조하기 위해서 설명 및 도면들에 사용된다.

도 1은 본 발명의 실시 예에 따른 디지털 드룹 검출기를 포함하는 반도체 장치를 보여주는 블록도이다. 도 1을 참조하면, 본 발명의 반도체 장치(10)는 디지털 드룹 검출기(100), 기능 블록(200), 그리고 클록 변조 회로(300)를 포함할 수 있다. 반도체 장치(10)는 전원 전압(VDD)의 드룹(Droop)을 검출하여 클록 신호(CLK)를 적응적으로 변조하여 기능 블록(200)에 제공하는 적응형 클록 시스템일 수 있다.

디지털 드룹 검출기(100)는 파워 라인을 통해 전달되는 전원 전압(VDD)을 모니터링한다. 디지털 드룹 검출기(100)는 모니터링을 통해 전원 전압(VDD)에서의 드룹 발생 여부를 지시하는 드룹 검출 신호(DET_DR)를 생성한다. 생성된 드룹 검출 신호(DET_DR)는 클록 변조 회로(300)에 전달된다. 예컨대, 디지털 드룹 검출기(100)는 전원 전압(VDD)이 기준치 미만으로 떨어지면, 하이(H) 레벨의 드룹 검출 신호(DET_DR)를 생성할 수 있다. 반면, 디지털 드룹 검출기(100)는 전원 전압(VDD)이 기준 전압 이상이면, 로우(L) 레벨의 드룹 검출 신호(DET_DR)를 생성할 수 있다.

다른 실시예에서, 디지털 드룹 검출기(100)는 상이한 레벨의 복수의 기준 전압들을 사용할 수 있다. 디지털 드룹 검출기(100)는 복수의 기준 전압들을 이용하여 전원 전압(VDD)의 드룹 발생 여부와 드룹의 정도를 지시하는 드룹 검출 신호(DET_DR)를 생성할 수도 있다. 이때, 클록 변조 회로(300)는 전원 전압(VDD)의 드룹 정도에 따라 클록 신호(CLK)의 주파수를 조정할 수 있다. 예를 들어, 클록 변조 회로(300)는 전원 전압(VDD)의 드룹 정도가 클수록 클록 신호(CLK)의 주파수를 더 낮게 조정할 수 있다. 또한, 클록 변조 회로(300)는 드룹된 전원 전압(VDD)이 회복됨에 따라 클록 신호(CLK)의 주파수도 적응적으로 높아지도록 조정할 수 있다. 조정된 클록 신호는 이하에서 적응 클록 신호(CLKa)라 칭하기로 한다.

기능 블록(200)은 파워 라인을 통해 전달되는 전원 전압(VDD)을 사용하여 제반 프로세싱을 수행한다. 그리고 기능 블록(200)은 클록 변조 회로(300)에서 제공되는 적응 클록 신호(CLKa)에 동기하여 프로세싱 동작을 수행한다. 적응 클록 신호(CLKa)는 클록 경로(CLK_Path)를 따라 기능 블록(200) 내의 세부 회로들에 전달된다.

전원 전압(VDD)의 드룹(Droop)이 발생하면, 기능 블록(200)은 이전의 주파수보다 낮은 주파수의 적응 클록 신호(CLKa)를 기반으로 프로세싱 동작을 수행한다. 이를 통해 기능 블록(200)의 전력 소모가 감소하고, 전원 전압(VDD)의 레벨은 복원될 수 있다. 이러한 전원 전압(VDD)의 드룹으로부터의 회복을 통해 반도체 장치(10)의 안정적인 동작이 가능하다. 적응 클록 신호(CLKa)의 사용에 따라 드룹(Droop)에 대비하기 위한 전원 전압(VDD)의 마진을 줄일 수 있다. 따라서, 반도체 장치(10)에서 소모되는 전체적인 전력량 감소가 가능하다.

기능 블록(200)은 특정 기능을 수행하는 회로 또는 블록이거나 IP(Intellectual Property) 등일 수 있다. 또는, 기능 블록(200)은 중앙 처리 장치(Central Processing Unit), 그래픽 처리 장치(Graphic Processing Unit), 응용 프로세서(Application Process)와 같은 넓은 범위의 반도체 장치일 수도 있다.

클록 변조 회로(300)는 드룹 검출 신호(DET_DR)에 응답하여 클록 신호(CLK)를 적응 클록 신호(CLKa)로 변조하여 기능 블록(200)에 제공할 수 있다. 예를 들어, 클록 변조 회로(300)는 전원 전압(VDD)의 드룹이 발생한 것을 나타내는 드룹 검출 신호(DET_DR)에 응답하여 주파수가 감소된 적응 클록 신호(CLKa)를 기능 블록(200)에 제공한다. 클록 변조 회로(300)는 전원 전압(VDD)의 드룹이 존재하지 않는 경우, 드룹 검출 신호(DET_DR)에 응답하여 변조되지 않은 클록 신호(CLK)를 기능 블록(200)에 바이패스시킬 수도 있다.

상술한 바와 같이 본 발명의 실시 예에 따른 반도체 장치(10)는 공정/온도의 변화를 보상할 수 있는 디지털 드룹 검출기(100)를 포함한다. 따라서, 상대적으로 감소된 전원 전압(VDD)의 마진을 사용할 수 있어 반도체 장치(10)의 소모 전력을 줄일 수 있다.

도 2는 본 발명의 디지털 드룹 검출기를 기반으로 적응형 클록 신호에 따른 전원 전압의 마진 감소 효과를 보여주는 파형도이다. 도 2를 참조하면, 적응 클록 신호의 사용에 더하여 디지털 드룹 검출기(100)는 공정이나 온도의 효과를 보상하기 위한 켈리브레이션을 수행하여 드룹 검출 해상도를 높일 수 있다. 따라서, 본 발명의 디지털 드룹 검출기(100)를 적용하는 경우, 기능 블록(200)에 공급되는 전원 전압(VDD)의 마진을 감소시킬 수 있다. 따라서, 본 발명의 디지털 드룹 검출기(100)를 적용하면, 전원 전압(VDD)의 마진에 의해서 발생하는 전력 소모를 줄일 수 있다.

최소 공급 전압(LVCC)은 다이나믹 전압-주파수 스케일링(DVFS)과 같은 전력 제어 동작 적용시에 기능 블록(200)의 기능과 성능에 영향을 주지 않는 최소 전압을 의미한다. 그리고 제 1 전원 전압(VDD1)은 본 발명의 디지털 드룹 검출기(100)를 사용하지 않는 경우에 필요한 제 1 마진(VM1)을 적용한 전원 전압이다. 제 1 전원 전압(VDD1)은 최소 공급 전압(LVCC)에 상대적으로 큰 제 1 마진(VM1)이 더해진 값을 갖는다. 반면, 제 2 전원 전압(VDD2)은 적응 클록 신호 및 본 발명의 켈리브레이션 기법의 사용에 의해서 감소된 레벨의 전원 전압을 보여준다. 제 2 전원 전압(VDD2)은 최소 공급 전압(LVCC)에 상대적으로 작은 제 2 마진(VM2)이 더해진 값을 갖는다. 즉, 적응 클록 신호의 사용시에 마진 이득(ΔVM)만큼의 전원 전압(VDD)의 감소가 가능하고, 소모 전력의 감소도 가능하다.

T1 시점에서 드룹이 발생하고, T2 시점에서 드룹이 검출되는 경우, 적응 클록 신호를 사용하지 않는 제 1 전원 전압(VDD1)의 파형은 점선으로 표시된 'A' 형태의 파형으로 나타난다. 반면에, 드룹 발생시 적응 클록 신호를 사용하는 제 2 전원 전압(VDD2)의 경우에는 'B' 형태의 파형으로 복원될 수 있다.

본 발명의 디지털 드룹 검출기(100)를 사용하는 경우, 실질적으로 높은 해상도의 드룹 검출이 가능함에 따라 전원 전압(VDD)의 마진 감소를 제공할 수 있을 것으로 기대된다.

도 3은 본 발명의 실시 예에 따른 디지털 드룹 검출기의 구성을 간략히 보여주는 블록도이다. 도 3을 참조하면, 디지털 드룹 검출기(1000)는 지연 자동 서치(Delay Auto-Search: 이하, DAS) 유닛(1100), 시간-디지털 컨버터(1200, TDC), 켈리브레이션 유닛(1300), 그리고 비교기(1400)를 포함한다.

DAS 유닛(1100)은 디지털 드룹 검출기(1000)가 동작하기 이전에 출력 코드(OUT)와 타깃 범위(Target range)를 비교하여 클록 신호(FCLK/2)의 지연을 조정한다. 즉, DAS 유닛(1100)은 시간-디지털 컨버터(1200)의 출력 코드(S_TAPS 또는 OUT)가 포화(Saturation)되지 않도록 클록 신호(FCLK/2)의 지연을 조정한다. 클록 신호(FCLK/2)의 지연이 조정되면, 출력 코드(S_TAPS 또는 OUT)는 전원 전압(VDD)에 대응하는 타깃 범위에 위치하게 된다. 요약하면, DAS 유닛(1100)은 해당 디지털 드룹 검출기(1000)에 인가되는 전원 전압(VDD)의 레벨에 대응하는 출력 코드(S_TAPS 또는 OUT)값이 타깃 범위로 수렴하도록 클록(FCLK/2) 신호의 지연을 초기화하는 작업에 해당한다.

시간-디지털 컨버터(1200)는 전원 전압(VDD)에 대응하는 클록(FCLK/2) 신호의 지연(Delay)을 복수 비트(예를 들면, 192)의 코드(S_TAPS)로 변환한다. 시간-디지털 컨버터(1200)는 전원 전압(VDD)의 레벨 변화에 영향을 받는 버퍼의 게이트 지연(Gate delay)을 비트 열로 변환한다. 그리고 해상도를 높이기 위해 시간-디지털 컨버터(1200)는 복수의 위상 인터폴레이터(Phase Interpolator: 이하, PI)를 사용할 수 있다. 시간-디지털 컨버터(1200)의 출력 코드(S_TAPS) 값은 전원 전압(VDD)의 레벨과 클록 신호(FCLK/2)의 특성에 의존한다.

켈리브레이션 유닛(1300)은 시간-디지털 컨버터(1200)의 출력 코드(S_TAPS)를 공정 변화(Process Variation) 및 온도 변화(Temperature Variation)에 따라 보상한다. 시간-디지털 컨버터(1200)에서 사용되는 버퍼(Buffer)의 게이트 지연(gate delay)은 공정 변화(Process Variation) 및 온도 변화(Temperature Variation)에 영향을 받는다. 따라서, 이러한 공정 변화(Process Variation) 및 온도 변화(Temperature Variation)의 보상이 전제되지 않으면, 출력 코드(S_TAPS)에 대한 획일적인 연산이나 제어가 어렵다. 켈리브레이션 유닛(1300)은 적절한 특성 조정을 통하여 이러한 공정 및 온도에 따른 변화를 보상하고 그 결과 값으로 출력 코드(OUT)를 제공한다. 켈리브레이션 유닛(1300)의 구성이나 특성 그리고 켈리브레이션 방식은 후술하는 도면들을 통해서 상세히 설명될 것이다.

비교기(140)는 출력 코드(OUT)와 기준치(Ref)를 비교하여 드룹 검출 신호(DET_DR)를 생성한다. 만일, 드룹이 발생하여 전원 전압(VDD)의 레벨이 기준치(Ref) 미만이 되는 경우, 이러한 전원 전압(VDD)의 레벨 하강은 출력 코드(OUT)에 반영된다. 그리고 출력 코드(OUT)의 값이 기준치(Ref)보다 작아지면, 비교기(140)는 드룹 검출 신호(DET_DR)를 발생하여 클록 신호(FCLK)의 주파수 조정을 트리거할 것이다.

이상에서는 본 발명의 디지털 드룹 검출기(1000)의 간략한 구성이 설명되었다. 본 발명의 디지털 드룹 검출기(1000)는 DAS 유닛(1100)에 의하여 출력 코드(OUT) 값이 타깃 범위로 조정될 수 있다. 이어서, 켈리브레이션 유닛(1300)에 의해 공정/온도 변화(Process/Temperature variation)에 따른 게이트 지연이 보상될 수 있다. 따라서, 디지털 드룹 검출기(1000)는 공정/온도 변화(Process/Temperature variation)가 보상된 높은 정확도의 드룹 검출이 가능하다.

도 4는 도 3의 지연 자동 서치(DAS) 유닛을 좀더 구체적으로 보여주는 블록도이다. 도 4를 참조하면, DAS 유닛(1100)은 DAS 로직(1120)과 가변 게이트 지연 로직(1140)를 포함할 수 있다.

DAS 로직(1120)은 켈리브레이션 유닛(1300)에서 출력되는 출력 코드(OUT[5:0])의 값이 타깃 범위(Target_L[5:0]~Target_H[5:0])에 포함되는지 판단한다. 만일, 출력 코드(OUT[5:0])의 값이 타깃 범위(Target_L[5:0]~Target_H[5:0])를 벗어나는 경우, DAS 로직(1120)은 지연 조정 신호(O_DD_DELAY[6:0])를 생성하여 가변 게이트 지연 로직(1140)에 전달한다. 만일, 출력 코드(OUT[5:0])의 값이 타깃 하한 값(Target_L[5:0])보다 낮은 경우, DAS 로직(1120)은 출력 코드(OUT[5:0])의 크기를 증가시키는 방향으로 클록 신호(FCLK/2)의 지연을 조정하도록 지연 조정 신호(O_DD_DELAY[6:0])를 생성할 것이다. 예를 들면, DAS 로직(1120)은 클록 신호(FCLK/2)의 지연을 증가시키기 위한 지연 조정 신호(O_DD_DELAY[6:0])를 생성할 수 있다.

가변 게이트 지연 로직(1140)은 디지털 드룹 검출기(1000)를 구동하기 위한 기본 클록 신호(FCLK)를 분주하여 클록 신호(FCLK/2)로 생성하다. 더불어, 가변 게이트 지연 로직(1140)은 지연 조정 신호(O_DD_DELAY[6:0])에 따라 클록 신호(FCLK/2)의 지연을 가변시킬 수 있다. 예를 들면, 가변 게이트 지연 로직(1140)은 지연 조정 신호(O_DD_DELAY[6:0])에 응답하여 클록 신호(FCLK/2)의 지연을 감소 또는 증가시켜 시간-디지털 컨버터(1200)에 전달할 수 있다.

상술한 DAS 유닛(1100)의 실시 예에 의하여, 공정 및 온도 변화의 보상이 수행되기 이전의 시간-디지털 컨버터(1200)의 출력이 포화(Saturation)되지 않도록 클록 신호(FCLK/2)의 지연을 초기화할 수 있다.

도 5는 도 4의 지연 자동 서치(DAS) 유닛의 설정 동작을 시각적으로 보여주는 그래프이다. 도 5를 참조하면, 1.0V 크기의 전원 전압(VDD) 조건에서 출력 코드(OUT[5:0])의 십진 값이 '10'에 대응하는 것으로 가정하기로 한다.

정상적인 조건에서 1.0V 전원 전압(VDD)의 클록 신호(FCLK/2)에 의한 출력 코드(OUT[5:0])는 십진값 '30'과 '35'의 타깃 범위(Target_L[5:0]~Target_H[5:0])에 포함되어야 한다. 하지만, 공정/온도 보상이 이루어지기 전의 출력 코드(OUT[5:0])는 'A' 포인트에 위치하는 '10'에 대응하므로 조정이 필요하다. 따라서, 출력 코드(OUT[5:0])가 타깃 범위(Target_L[5:0]~Target_H[5:0]) 내의 '32' 크기의 'B' 포인트로 이동하도록 클록 신호(FCLK/2)의 지연 조정이 필요하다. 이를 위해 DAS 로직(1120)은 지연 조정 신호(O_DD_DELAY[6:0])를 생성하여 가변 게이트 지연 로직(1140)에 전달한다. 그러면, 가변 게이트 지연 로직(1140)은 출력 코드(OUT[5:0])의 값이 '32'의 크기로 변화되는 방향으로 클록 신호(FCLK/2)의 지연을 조정하여 시간-디지털 컨버터(1200)에 전달할 것이다.

도시된 예에서는 1.0V의 전원 전압(VDD)에 대해서 예시적으로 설명하였으나, 0.9V 또는 1.1V의 전원 전압(VDD) 조건에서도 유사한 방식의 클록 신호(FCLK/2)의 지연 조정이 가능하다.

도 6은 도 3의 시간-디지털 컨버터(TDC)의 구조를 예시적으로 보여주는 블록도이다. 도 6을 참조하면, 시간-디지털 컨버터(1200)는 복수의 TDC 유닛들(1210, 1220, 1230)의 클록 신호(FCLK/2)에 대한 직렬 연결을 통해서 TDC 출력 코드(S_TAPS[191:0])를 생성할 수 있다.

TDC 유닛들(1210, 1220, 1230) 각각은 버퍼를 포함하고, 버퍼 양단에 나타나는 게이트 지연을 분할하는 위상 인터폴레이션(Phase Interpolation) 기법을 사용하여 각각의 출력 코드를 생성한다. 예를 들면, 192-비트 길이의 TDC 출력 코드(S_TAPS[191:0])를 생성하기 위해서는 각각 16-비트 길이의 출력 코드들(S_TAPS[15:0], S_TAPS[31:16], …, S_TAPS[191:176])을 출력하는 12개의 TDC 유닛들(TDC1~TDC12)이 사용될 수 있다. 12개의 TDC 유닛들(TDC1~TDC12) 각각은 버퍼에서 발생하는 게이트 지연이 1/16 배로 인터폴레이션한다. 즉, 하나의 버퍼에서 발생하는 게이트 지연은 16개로 세분화된 코드로 생성될 수 있음을 의미한다.

도 7은 도 6의 TDC 유닛들 중 어느 하나의 구성을 세부적으로 보여주는 도면이다. 도 7을 참조하면, 복수의 TDC 유닛들 중 TDC 유닛(1220)이 예시적으로 도시되어 있다. TDC 유닛(1220)은 버퍼(1222), 위상 인터폴레이터(PI) 체인(1224), 래치 유닛(1226)을 포함한다.

버퍼(1222)는 클록 신호(FCLK/2)에 대한 특정 지연을 제공한다. 즉, 버퍼(1222)의 입력단의 클록 신호(FCLK/2)와 버퍼(1222)의 출력단의 클록 신호(FCLK/2)에는 게이트 지연이 발생한다. 이는 버퍼(1222)를 구성하는 복수의 인버터들의 게이트 지연에 해당한다.

위상 인터폴레이터(이하, PI) 체인(1224)은 버퍼(1222)의 입력단과 출력단 사이의 게이트 지연을 보다 미세한 서브-게이트 지연(Sub-gate delay)으로 변환한다. 예를 들면, PI 체인(1224)은 복수 층으로 구성된 위상 인터폴레이터(PI)를 사용하여 멀티-위상 클록(Multi-Phase CLK)을 생성한다. 예를 들면, 멀티-위상 클록(Multi-Phase CLK)은 버퍼(1222)의 입력단과 출력단 사이의 게이트 지연을 1/16만큼 분할할 수 있다. 설명의 편의를 위해 도시된 도면에서는 3개 층으로 도시되었다. 하지만, 4개 층의 위상 인터폴레이터(PI)를 사용하면 버퍼(1222)의 입력단과 출력단 사이의 게이트 지연을 1/16만큼 분할한 서브-게이트 지연들을 만들 수 있다.

래치 유닛(1226)은 클록 신호(FCLK/2)의 상승 에지에서 멀티-위상 클록(Multi-Phase CLK)을 래치한다. 예를 들면, 멀티-위상 클록(Multi-Phase CLK)의 비트 열이 '0000000000111111'인 경우, 래치 유닛(1226)은 클록 신호(FCLK/2)에 응답하여 멀티-위상 클록의 비트값을 래치하여 출력한다. 이때 출력되는 비트열이 16-비트의 TDC 출력 코드(S_TAPS[31:16])이다. 그리고 이들 TDC 출력 코드들 12개가 조합되면 192-비트의 TDC 출력 코드(S_TAPS[191:0])가 생성된다. TDC 출력 코드(S_TAPS[191:0])는 전원 전압(VDD)에 레벨에 영향을 받게 된다. 특히, 드룹이 발생하는 경우, TDC 출력 코드(S_TAPS[191:0])의 변화 크기를 검출하는 것으로 드룹 발생 여부를 체크할 수 있다.

도 8은 도 7의 위상 인터폴레이터(Phase Interpolator)의 구성을 예시적으로 보여주는 도면이다. 도 8을 참조하면, 위상 인터폴레이터(PI)는 복수의 인버터들(INV1, INV2, INV3)을 포함한다.

인버터들(INV1, INV2)은 각각 위상 인터폴레이터(PI)에 입력되는 두 입력 클록들(CLKi_1, CLKi_2)을 수신한다. 그리고 인버터들(INV1, INV2)은 두 입력 클록들(CLKi_1, CLKi_2)을 반전시킨다. 반전된 인버터들(INV1, INV2)의 출력은 와이어드 오어 방식으로 결합되어 인버터(INV3)에 입력된다. 그러면, 인버터(INV3)는 입력된 신호를 출력 클록(CLKo)으로 출력한다.

위상 인터폴레이터(PI)의 동작은 우편에 도시된 파형과 같이 두 입력 클록들(CLKi_1, CLKi_2)의 지연 차이를 1/2로 분할한다. 즉, 먼저 하이 레벨로 천이하는 입력 클록(CLKi_1)과 나중에 하이 레벨로 천이하는 입력 클록(CLKi_2)의 지연 차이를 1/2로 분할한다. 이러한 방식으로 위상 인터폴레이터(PI)들을 캐스코드(Cascode) 방식으로 연결함으로써 두 입력 클록들(CLKi_1, CLKi_2)은 보다 미세한 지연 크기들로 분할될 수 있다.

도 9는 도 7의 멀티-위상 클록(Multi-Phase CLK)의 분할 형태를 보여주는 파형도이다. 도 9를 참조하면, 위상 인터폴레이터(PI)들을 복수 층으로 캐스코드(Cascode) 방식으로 연결하면, 클록 신호의 지연을 보다 미세한 서브-게이트 지연들로 만들 수 있다. 즉, 버퍼의 입력 클록(CLKi)의 지연은 위상 인터폴레이터(PI) 체인(1224)에 의해서 복수의 서브-게이트 지연들로 생성될 수 있다.

도 10은 도 3의 켈리브레이션 로직의 세부 구성을 간략히 보여주는 블록도이다. 도 10을 참조하면, 켈리브레이션 로직(1300)은 인코더(1320), 공정 켈리브레이션 유닛(1340), 온도 켈리브레이션 유닛(1360), 그리고 코드 변환 유닛(1380)을 포함한다.

인코더(1320)는 시간-디지털 컨버터(1200)에서 출력되는 TDC 출력(S_TAPS[191:0])을 부호 비트(Sign bit)를 포함하는 로 코드(RAW[8:0])로 변환한다. TDC 출력(S_TAPS[191:0])은 연속된 논리 '1'과 논리 '0'으로 구성된 비트열이다. 예를 들면, 192-비트의 TDC 출력(S_TAPS[191:0])은 '00000…0001111…111111'의 비트열과 같은 형태로 제공된다. 즉, TDC 출력(S_TAPS[191:0])은 클록 신호(FCLK/2)의 분할에 따라 논리 '0'과 논리 '1'의 천이 시점에 대한 정보로 제공된다. 이러한 데이터는 인코더(1320)에 의해 부호 비트(Sign bit)를 포함하는 짧은 길이의 로 코드(RAW[8:0])로 변환될 수 있다.

공정 켈리브레이션 유닛(1340)은 로 코드(RAW[8:0])에 대해서 공정 변화에 따른 비선형적 특성을 선형적인 특성으로 변환한다. 예를 들면, 공정 켈리브레이션 유닛(1340)은 3-포인트 켈리브레이션 기법을 사용하여 각 공정 속도별로 로 코드(RAW[8:0])의 비선형성을 보정한다. 예를 들면, 공정 켈리브레이션 유닛(1340)은 0.9V, 1.0V, 1.1V의 전원 전압(VDD)에서 공정 속도별 로 코드(RAW[8:0])의 코드값을 체크할 수 있다. 그리고 공정 켈리브레이션 유닛(1340)은 이들 3개 포인트에서 코드값이 직선 형태가 아닌 경우, 이들 코드값을 직선 형태의 선형적 특성을 갖도록 보정한다.

공정 켈리브레이션 유닛(1340)의 보정을 위한 보정 연산 로직은 공정 켈리브레이션 유닛(1340) 내부에 구비될 수 있다. 또는, 공정 켈리브레이션 유닛(1340)의 보정을 위한 연산은 디지털 드룹 검출기(1000)의 외부에서 구비된 별도의 시스템에서 수행될 수 있다. 그리고 외부에서의 연산 결과값이 공정 켈리브레이션 유닛(1340)에 입력되어 공정 켈리브레이션 유닛(1340)이 설정될 수도 있다. 또는, 이미 축적된 데이터를 기반으로 공정 켈리브레이션 유닛(1340)의 보정을 위한 데이터는 공정 켈리브레이션 유닛(1340) 내부에 구비된 룩업 테이블로 구현될 수도 있을 것이다. 공정 켈리브레이션 유닛(1340)의 공정 속도에 따른 보정 결과는 공정 보정 코드(CAL_PV[10:0])로 출력된다.

온도 켈리브레이션 유닛(1360)은 공정 보정 코드(CAL_PV[10:0])에 대해서 온도에 따른 비선형적 특성을 보상하여 선형적인 특성으로 변환한다. 예를 들면, 온도 켈리브레이션 유닛(1360)은 2-포인트 기법을 사용하여 온도에 따른 비선형성을 보정한다. 예를 들면, 온도 켈리브레이션 유닛(1360)은 0.9V, 1.1V의 전원 전압(VDD)에서 온도별 코드값을 체크할 수 있다. 그리고 온도 켈리브레이션 유닛(1360)은 이들 2-포인트에서 코드값이 직선 형태가 아닌 경우, 이들 코드값을 직선 형태의 선형적 특성을 갖도록 보정한다.

온도 켈리브레이션 유닛(1360)의 보정을 위한 연산은 공정 켈리브레이션 유닛(1340)과 마찬가지로 온도 켈리브레이션 유닛(1360) 내부에서 수행될 수 있다. 또는, 온도 켈리브레이션 유닛(1360)의 온도 보정 연산은 디지털 드룹 검출기(100)의 외부에서 수행되고 연산의 결과에 따라 온도 켈리브레이션 유닛(1360)이 보정될 수 있다. 또는, 이미 축적된 데이터를 기반으로 온도 켈리브레이션 유닛(1360)의 보정을 위한 계수들은 온도 켈리브레이션 유닛(1360)의 내부에 구비된 룩업 테이블(LUT)로 구현될 수도 있을 것이다. 온도 켈리브레이션 유닛(1360)의 온도에 따른 보정 결과는 온도 보정 코드(CAL_T[12:0])로 출력된다. 결국, 온도 보정 코드(CAL_T[12:0])는 명칭에서는 온도만을 포함하지만, 이전에 공정 속도에 대한 보정이 적용되었기 때문에, 공정과 온도 변화에 대한 보정이 완료된 데이터이다.

코드 변환 유닛(1380)은 공정 및 온도 변화에 대한 비선형성이 보정되어 출력되는 온도 보정 코드(CAL_T[12:0])를 6-비트 크기의 출력 코드(OUT[5:0])로 변환한다. 앞서 설명한 바와 같이, TDC 출력(S_TAPS[191:0])이 9-비트의 로 코드(RAW[8:0])로 인코딩된다. 그리고 로 코드(RAW[8:0])는 부호 비트와 리던던트 비트를 포함하는 11-비트의 공정 보정 코드(CAL_PV[10:0])로 변환된다. 공정 보정 코드(CAL_PV[10:0])는 리던던트 비트를 포함하는 13-비트의 온도 보정 코드(CAL_T[12:0])로 변환된다. 보정 과정에서 2-비트씩 코드 크기가 증가하게 되는데, 최종적으로 코드 변환 유닛(1380)은 리던던트 비트들을 제거하고 필요한 정보만을 포함하는 6-비트의 출력 코드(OUT[5:0])를 생성할 수 있다.

도 11a 내지 도 11c는 도 10의 공정 켈리브레이션 유닛에서 수행되는 보정 과정을 각각 보여주는 그래프들이다. 도 11a 내지 도 11c를 참조하여, 3-포인트 켈리브레이션 방식이 설명될 것이다.

도 11a를 참조하면, 공정 켈리브레이션 유닛(1340)은 인코더(1320)로부터 제공되는 부호 비트(Sign bit)를 포함하는 로 코드(RAW[8:0])를 수신한다.

로 코드(RAW[8:0])의 크기는 실질적으로 선형성을 유지하도록 보정되어야 한다. 하지만, 각 공정 속도(TT, SS, FF, SF, FS) 별로 로 코드(RAW[8:0])는 서로 다른 기울기와 비선형성의 특성을 보인다. 예를 들면, 55℃ 조건에서 NMOS 트랜지스터와 PMOS 트랜지스터의 속도가 모두 표준(Typical)인 'TT' 공정 속도에서, 로 코드(RAW[8:0])는 0.9V에서는 약 '18', 1.0V에서는 '65', 그리고 1.1V에서는 약 '103'으로 체크될 수 있다. 더불어, 55℃ 조건에서 NMOS 트랜지스터와 PMOS 트랜지스터의 속도가 모두 고속(Fast)인 'FF' 공정 속도에서, 로 코드(RAW[8:0])는 0.9V에서는 약 '42', 1.0V에서는 '75', 그리고 1.1V에서는 약 '93'으로 체크될 수 있다. 이와 같이 로 코드(RAW[8:0])의 특성은 전원 전압(VDD)에 대해 선형적으로 나타나야 하지만, 공정 속도에 따라 특성 함수는 기울기와 상수 값의 크기가 제각각인 형태로 나타날 수 있다.

이러한 로 코드(RAW[8:0])의 공정 속도별 비선형성을 보정하기 위해 공정 켈리브레이션 유닛(1340)은 3-포인트 보정 기법을 적용할 수 있다. 즉, 각 공정 속도별 로 코드(RAW[8:0])의 저점(LP), 중간점(CP), 고점(HP)의 3개 포인트의 코드 크기가 검출될 수 있다. 그리고 3개 포인트를 사용하여 각 공정 속도별 로 코드(RAW[8:0])의 함수 특성이 파악될 수 있다. 그리고 파악된 함수에 대한 기준 기울기를 갖는 선형 함수로 변환하기 위한 보정이 수행될 수 있다. 이러한 선형 함수로의 보정은 각 공정 속도별로 수행될 수 있을 것이다.

도 11b를 참조하면, 공정 켈리브레이션 유닛(1340)에 의한 각 공정 속도별 보정된 공정 보정 코드(CAL_PV[10:0])의 형태가 간략히 도시되어 있다. 3-포인트 보정 기법의 적용에 의해서 각 공정 속도별 로 코드(RAW[8:0])의 함수는 동일한 기울기를 갖는 선형 함수들 형태로 보정된다. 도 11a에서는 상이한 기울기와 크기를 나타낸 'TT' 공정 속도와 'FF' 공정 속도 각각의 공정 보정 코드(CAL_PV[10:0])는 거의 유사한 기울기로 보정되었음을 확인할 수 있다. 더불어, 0.9V와 1.1V의 전원 전압(VDD) 구간에서 공정 보정 코드(CAL_PV[10:0])는 공정 속도에 관계없이 동일한 선형성을 보이도록 보정되었다.

도 11c를 참조하면, 공정 보정 코드(CAL_PV[10:0])의 이러한 공정 속도별 선형 특성은 온도 보정이 이루어진 이후의 켈리브레이션 유닛(1300) 출력 코드(OUT[5:0])에서도 그대로 유지될 수 있음을 보여준다.

이상에서 설명된 본 발명의 공정 켈리브레이션 유닛(1340)의 동작에 따르면, 시간-디지털 컨버터(1200)의 출력값은 공정 변화의 영향이 보상된 공정 보정 코드(CAL_PV[10:0])로 보정될 수 있다.

도 12a 내지 도 12b는 도 10의 온도 켈리브레이션 유닛에서 수행되는 보정 과정을 각각 보여주는 그래프들이다. 도 12a 내지 도 12b를 참조하여, 온도 보상을 위한 2-포인트 켈리브레이션 방식이 설명될 것이다.

도 12a를 참조하면, 온도 켈리브레이션 유닛(1360)은 공정 켈리브레이션 유닛(1340)으로부터 공정 변화에 대한 보정 연산이 적용된 공정 보정 코드(CAL_PV[10:0])를 수신한다. 온도들 각각에 대한 공정 보정 코드(CAL_PV[10:0])는 온도의 변화에 따른 보상이 적용되지 않았기에 전원 전압(VDD)에 대해 상이한 기울기 특성을 나타낸다. 여기서, 설명의 편의를 위해 NMOS 트랜지스터와 PMOS 트랜지스터의 속도가 모두 표준(Typical)인 'TT' 공정 속도 특성을 갖는 경우로 한정하여 설명하기로 한다. 온도들(-55℃~150℃) 각각에서의 공정 보정 코드(CAL_PV[10:0])는, 전원 전압(VDD)에 대해 온도들(-55℃~150℃) 각각에 대해 상이한 기울기로 나타난다. 하지만, 0.9V에서의 공정 보정 코드(CAL_PV[10:0])의 코드 값들은 유사한 값을 나타내고, 전원 전압(VDD)의 증가에 따라 발산하는 형태를 보인다. 따라서, 공정 보정 코드(CAL_PV[10:0])의 온도 특성을 보상하기 위해서는 기울기만을 조정하면 되므로, 하점(LP)과 고점(HP)의 코드 값을 사용하는 2-포인트 보상 기법을 적용할 수 있다.

도 12b를 참조하면, 온도 켈리브레이션 유닛(1360)에 의한 각 온도별 기울기가 보정된 후에 출력되는 출력 코드(OUT[5:0])의 형태가 간략히 도시되어 있다. 2-포인트 보정 기법의 적용에 의해서 공정 보정 코드(CAL_PV[10:0])는 기울기가 보정되어 동일한 기울기를 갖는 선형 함수 형태로 조정된다.

도 13은 본 발명의 실시 예에 따른 디지털 드룹 검출기의 켈리브레이션 방법을 간략히 보여주는 순서도이다. 도 13을 참조하면, 본 발명의 디지털 드룹 검출기(1000)는 DAS 유닛(1100)에 의한 1차 켈리브레이션과 켈리브레이션 유닛(1300)에 의한 2차 켈리브레이션에 의해서 보정될 수 있다.

S110 단계에서, DAS 유닛(1100)은 디지털 드룹 검출기(1000)가 동작하기 이전에 출력 코드(OUT[5:0])를 수신한다. 이때의 출력 코드(OUT[5:0])는 켈리브레이션 유닛(1300)에 의한 공정 변화와 온도 변화에 대한 보상이 적용되기 전의 TDC 출력(S_TAPS[191:0])을 변환한 값이다.

S120 단계에서, DAS 유닛(1100)의 DAS 로직(1120)은 수신된 출력 코드(OUT[5:0])가 타깃 범위(Target_L[5:0]~Target_H[5:0])에 포함되는지 판단한다. 출력 코드(OUT[5:0])가 타깃 범위(Target_L[5:0]~Target_H[5:0])를 벗어나는 경우, DAS 로직(1120)은 클록 신호(FCLK/2)의 지연을 조정하여, 출력 코드(OUT[5:0])가 타깃 범위(Target_L[5:0]~Target_H[5:0])에 위치시킨다.

S130 단계에서, 공정 켈리브레이션 유닛(1340)은 시간-디지털 컨버터(1200)의 출력에 대해서 공정 변화에 따른 비선형적 특성을 보상하여 선형적인 특성으로 변환하는 기능을 수행하다. 즉, 공정 켈리브레이션 유닛(1340)은 3-포인트 기법을 사용하여 각 공정 속도에 대한 시간-디지털 컨버터(1200)의 출력의 비선형성을 보정한다. 공정 켈리브레이션 유닛(1340)은 공정 속도에 대한 비선형성을 보정하여 공정 보정 코드(CAL_PV[10:0])로 출력한다.

S140 단계에서, 온도 켈리브레이션 유닛(1360)은 공정 보정 코드(CAL_PV[10:0])에 대해서 온도에 따른 비선형적 특성을 보상하여 선형적인 특성으로 변환한다. 특히, 온도 켈리브레이션 유닛(1360)은 2-포인트 기법을 사용하여 온도에 따른 비선형성을 보정할 수 있다.

상술한 바와 같이 2중 켈리브레이션을 통해서 디지털 드룹 검출기(1000)의 드룹 검출 정확도와 감도를 높일 수 있다. 높은 정확도의 드룹 검출 기능을 제공함에 따라 기능 블록의 전원 전압(VDD) 마진을 줄일 수 있고, 이는 소모 전력의 감축을 가능케 한다.

이상에서와 같이 도면과 명세서에서 실시 예가 개시되었다. 여기서 특정한 용어들이 사용되었으나, 이는 단지 본 발명을 설명하기 위한 목적에서 사용된 것이지 의미 한정이나 특허 청구범위에 기재된 본 발명의 범위를 제한하기 위하여 사용된 것은 아니다. 그러므로 본 기술분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시 예가 가능하다는 점을 이해할 것이다. 따라서 본 발명의 진정한 기술적 보호 범위는 첨부된 특허 청구범위의 기술적 사상에 의해 정해져야 할 것이다.

Claims

전원 전압의 드룹 발생 여부를 검출하기 위한 디지털 드룹 검출기에 있어서:
클록 신호에 응답하여 상기 전원 전압의 레벨 변화를 감지하여 제 1 코드로 변환하는 시간-디지털 컨버터;
상기 제 1 코드에 포함된 공정 변화 또는 온도 변화에 따른 비선형성을 보정하여 제 2 코드로 변환하는 켈리브레이션 유닛; 그리고
상기 제 2 코드가 타깃 범위에 포함되는지의 여부에 따라 상기 클록 신호의 지연 크기를 조정하는 지연 자동 서치 유닛을 포함하되,
상기 지연 자동 서치 유닛은 상기 켈리브레이션 유닛에 의한 보정 동작 이전의 상기 제 2 코드에 기초하여 상기 클록 신호의 지연 크기를 조정하여 상기 제 2 코드가 상기 타깃 범위에 위치하도록 조정하는 디지털 드룹 검출기.
제 1 항에 있어서,
상기 시간-디지털 컨버터는:
상기 클록 신호를 지연시키는 적어도 하나의 버퍼;
상기 버퍼의 입력단 및 출력단에 각각 연결되어 상기 지연 시간을 분할하여 멀티-위상 클록으로 생성하는 위상 인터폴레이터 체인; 그리고
상기 멀티-위상 클록을 상기 클록 신호에 동기하여 래치하여 상기 제 1 코드로 변환하는 래치 유닛을 포함하는 디지털 드룹 검출기.
제 2 항에 있어서,
상기 위상 인터폴레이터 체인은, 상기 버퍼의 상기 입력단 및 출력단 사이의 지연을 세분하기 위해 복수 층의 캐스코드 형태로 연결되는 복수의 위상 인터폴레이터들을 포함하는 디지털 드룹 검출기.
제 1 항에 있어서,
상기 켈리브레이션 유닛은:
상기 제 1 코드를 부호 비트를 포함하는 로 코드(RAW)로 변환하는 인코더;
상기 로 코드를 공정 속도별 비선형성을 보정하여 공정 보정 코드로 생성하는 공정 켈리브레이션 유닛;
상기 공정 보정 코드를 온도별 비선형성을 보정하여 온도 보정 코드로 생성하는 온도 켈리브레이션 유닛을 포함하는 디지털 드룹 검출기.
제 4 항에 있어서,
상기 공정 켈리브레이션 유닛은, 상기 전원 전압의 3개 레벨에 대한 상기 로 코드의 크기를 참조하여 상기 비선형성을 보정하는 3-포인트 켈리브레이션 기법을 사용하는 디지털 드룹 검출기.
제 4 항에 있어서,
상기 온도 켈리브레이션 유닛은 상기 공정 보정 코드에 대한 2-포인트 켈리브레이션 기법을 사용하여 상기 비선형성을 보정하는 디지털 드룹 검출기.
제 4 항에 있어서,
상기 공정 켈리브레이션 유닛 또는 상기 온도 켈리브레이션 유닛은 상기 비선형성을 보정하기 위한 계수 연산 로직을 포함하는 디지털 드룹 검출기.
제 4 항에 있어서,
상기 공정 켈리브레이션 유닛 또는 상기 온도 켈리브레이션 유닛은 상기 비선형성을 보정하기 위한 계수를 제공하기 위한 룩업 테이블을 포함하는 디지털 드룹 검출기.
제 4 항에 있어서,
상기 공정 켈리브레이션 유닛 또는 상기 온도 켈리브레이션 유닛은 상기 비선형성을 보정하기 위한 계수를 외부에서 계산하여 제공하기 위한 입출력 수단을 포함하는 디지털 드룹 검출기.
제 1 항에 있어서,
상기 지연 자동 서치 유닛은:
상기 제 2 코드가 상기 타깃 범위에 포함되는지의 여부를 검출하여 지연 조정 신호를 생성하는 지연 자동 서치 로직; 그리고
상기 지연 조정 신호에 따라 상기 클록 신호의 지연을 조정하는 가변 게이트 지연 로직을 포함하는 디지털 드룹 검출기.
제 1 항에 있어서,
상기 제 2 코드와 기준값을 비교하여 상기 전원 전압의 드룹 발생 여부를 지시하는 드룹 검출 신호를 생성하는 비교기를 더 포함하는 디지털 드룹 검출기.
전원 전압을 제공받아 프로세싱 동작을 수행하는 기능 블록;
상기 전원 전압의 드룹을 검출하여 드룹 검출 신호를 출력하는 디지털 드룹 검출기; 그리고
상기 드룹 검출 신호에 응답하여 클록 신호의 주파수를 가변한 적응 클록 신호를 생성하여 상기 기능 블록에 제공하는 클록 변조 회로를 포함하되,
상기 디지털 드룹 검출기는:
상기 전원 전압의 레벨 변화를 제 1 코드로 변환하는 시간-디지털 컨버터;
상기 제 1 코드에 포함된 공정 변화 또는 온도 변화에 따른 비선형성을 보정하여 제 2 코드로 변환하는 켈리브레이션 유닛; 그리고
상기 제 2 코드가 타깃 범위에 포함되는지의 여부에 따라 상기 클록 신호의 지연 크기를 조정하는 지연 자동 서치 유닛을 포함하는 반도체 장치.
제 12 항에 있어서,
상기 시간-디지털 컨버터는 버퍼의 입력단 및 출력단 사이의 지연을 분할하기 위한 위상 인터폴레이션 기법을 사용하여 상기 제 1 코드를 생성하는 반도체 장치.
제 12 항에 있어서,
상기 켈리브레이션 유닛은:
상기 제 1 코드를 부호 비트를 포함하는 로 코드(RAW)로 변환하는 인코더;
상기 로 코드를 공정 속도별로 비선형성을 보정하여 공정 보정 코드로 생성하는 공정 켈리브레이션 유닛; 그리고
상기 공정 보정 코드를 온도별로 비선형성을 보정하여 온도 보정 코드로 생성하는 온도 켈리브레이션 유닛을 포함하는 반도체 장치.
제 14 항에 있어서,
상기 공정 속도별 비선형성 또는 상기 온도별 비선형성을 보정하기 위한 연산은 상기 디지털 드룹 검출기의 외부 또는 내부에 구비된 계수 연산 장치에 의해서 수행되는 반도체 장치.
제 14 항에 있어서,
상기 공정 속도별 비선형성 또는 상기 온도별 비선형성을 보정하기 위한 연산은 상기 디지털 드룹 검출기 내부에 구비된 룩업 테이블을 사용하여 수행되는 반도체 장치.
제 12 항에 있어서,
상기 지연 자동 서치 유닛은:
상기 제 2 코드가 상기 타깃 범위에 포함되는지의 여부를 검출하여 지연 조정 신호를 생성하는 지연 자동 서치 로직; 그리고
상기 지연 조정 신호에 따라 상기 클록 신호의 지연을 조정하는 가변 게이트 지연 로직을 포함하는 반도체 장치.
시스템 온 칩의 전원 전압 드룹을 검출하는 디지털 드룹 검출기의 켈리브레이션 방법에 있어서:
클록 신호에 따라 상기 전원 전압의 레벨 변화를 감지하는 시간-디지털 컨버터의 출력이 타깃 범위 이내에 위치하도록 상기 클록 신호의 지연을 조정하는 단계;
공정 변화에 따라 발생하는 상기 시간-디지털 컨버터의 출력의 비선형성을 3-포인트 켈리브레이션 기법을 적용하여 보정하여 공정 보정 코드를 생성하는 단계; 그리고
상기 공정 보정 코드에 대한 온도 변화에 따른 비선형성을 2-포인트 켈리브레이션 기법을 적용하여 보정하는 단계를 포함하는 켈리브레이션 방법.
제 18 항에 있어서,
상기 3-포인트 켈리브레이션 기법 또는 상기 2-포인트 켈리브레이션 기법은 상기 디지털 드룹 검출기의 내부 또는 외부에 위치하는 켈리브레인션 장치 또는 룩업 테이블을 통해서 수행되는 켈리브레이션 방법.
제 18 항에 있어서,
상기 클록 신호의 지연을 조정하는 단계는 상기 공정 보정 코드를 생성하는 단계 또는 상기 2-포인트 켈리브레이션 기법을 적용하여 보정하는 단계보다 먼저 수행되는 켈리브레이션 방법.