KR20240026357A - 화소들을 구동하는 스캔 드라이버, 그것을 포함하는 표시 장치, 및 화소들을 구동하는 방법 - Google Patents

화소들을 구동하는 스캔 드라이버, 그것을 포함하는 표시 장치, 및 화소들을 구동하는 방법 Download PDF

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Abstract

복수의 화소들을 구동하기 위한 스캔 드라이버는, 캐리 라인들을 통해 서로 연결되는 스테이지들을 포함한다. 스테이지들 중 제 1 스테이지는, 스테이지 선택 신호에 따라 제 1 스캔 신호를 생성하고, 복수의 화소들 중 동일한 행의 화소들에 제 1 스캔 신호를 인가하는 제 1 스캔 회로; 및 제 1 스캔 회로에 전기적으로 연결되어 제 1 스캔 신호에 오버랩하는 캐리 신호를 생성하고, 캐리 신호에 따라 제 2 스캔 신호를 동일한 행의 화소들에 제공하는 제 2 스캔 회로를 포함하며, 캐리 신호는 캐리 라인들 중 하나를 통해 스테이지들 중 제 2 스테이지에 대한 스테이지 선택 신호로서 제공된다.

Description

화소들을 구동하는 스캔 드라이버, 그것을 포함하는 표시 장치, 및 화소들을 구동하는 방법{SCAN DRIVER TO DRIVE PIXELS, DISPLAY DEVICE INCLUDING THE SAME, AND METHOD TO DRIVE PIXELS}
본 발명은 전자 장치에 관한 것으로, 좀 더 구체적으로는 화소들을 구동하는 스캔 드라이버, 그것을 포함하는 표시 장치, 및 화소들을 구동하는 방법에 관한 것이다.
표시 장치는 화소들을 포함하는 표시 패널, 화소들의 행들에 연결된 스캔 라인들에 순차적으로 스캔 신호를 인가하는 스캔 드라이버, 및 화소들의 열들에 연결된 데이터 라인들에 데이터 신호들을 인가하든 데이터 드라이버를 포함한다.
스캔 드라이버는 화소들의 행들을 각각 구동하는 스테이지들을 포함할 수 있다. 스테이지들 각각은 하나 또는 그 이상의 클럭 신호들에 동기하여 해당 스캔 라인에 스캔 신호를 인가할 수 있다. 스캔 드라이버는 첫 번째 스테이지부터 마지막 스테이지까지 각 수평 주기에서 순차적으로 스캔 신호를 출력하는 동작들을 매 프레임마다 수행할 수 있다.
위 기재된 내용은 오직 본 발명의 기술적 사상들에 대한 배경 기술의 이해를 돕기 위한 것이며, 따라서 그것은 본 발명의 기술 분야의 당업자에게 알려진 선행 기술에 해당하는 내용으로 이해될 수 없다.
본 실시 예들은 향상된 신뢰성으로 화소들을 구동하는 스캔 드라이버, 그것을 포함하는 표시 장치, 및 화소들을 구동하는 방법을 제공하기 위한 것이다.
본 발명의 실시 예에 따른 복수의 화소들을 구동하기 위한 스캔 드라이버는, 캐리 라인들을 통해 서로 연결되는 스테이지들을 포함하되, 상기 스테이지들 중 제 1 스테이지는, 스테이지 선택 신호에 따라 제 1 스캔 신호를 생성하고, 상기 복수의 화소들 중 동일한 행의 화소들에 상기 제 1 스캔 신호를 인가하는 제 1 스캔 회로; 및 상기 제 1 스캔 회로에 전기적으로 연결되어 상기 제 1 스캔 신호에 오버랩하는 캐리 신호를 생성하고, 상기 캐리 신호에 따라 제 2 스캔 신호를 상기 동일한 행의 상기 화소들에 제공하는 제 2 스캔 회로를 포함하며, 상기 캐리 신호는 상기 캐리 라인들 중 하나를 통해 상기 스테이지들 중 제 2 스테이지에 대한 상기 스테이지 선택 신호로서 제공된다.
상기 제 1 스캔 회로와 상기 제 2 스캔 회로는 제 1 연결 노드를 통해 연결될 수 있고, 상기 제 1 스캔 회로는 상기 스테이지 선택 신호에 따라 상기 제 1 연결 노드의 전압 신호를 인에이블하고 상기 제 1 연결 노드의 상기 인에이블된 전압 신호에 기초하여 상기 제 1 스캔 신호를 생성할 수 있고, 상기 제 2 스캔 회로는 상기 제 1 연결 노드의 상기 인에이블된 전압에 기초하여 상기 캐리 신호를 생성하는 캐리 신호 생성 회로를 포함할 수 있다.
상기 제 2 스캔 회로는 제 2 연결 노드를 통해 상기 캐리 신호를 수신하여 상기 제 2 스캔 신호를 생성하는 출력 회로를 더 포함할 수 있고, 상기 캐리 라인들 중 상기 하나는 상기 제 2 연결 노드에서 분기하여 상기 제 2 스테이지에 연결될 수 있다.
상기 제 2 스캔 회로는 상기 캐리 신호를 인버팅하여 상기 제 2 스캔 신호를 생성할 수 있다.
상기 복수의 화소들 각각은 P 타입 트랜지스터 및 N 타입 트랜지스터를 포함할 수 있고, 상기 제 1 스캔 신호는 상기 동일한 행의 상기 화소들의 P 타입 트랜지스터들에 인가될 수 있고, 상기 제 2 스캔 신호는 상기 동일한 행의 상기 화소들의 N 타입 트랜지스터들에 인가될 수 있다.
본 발명의 다른 일면은 표시 장치에 대한 것이다. 상기 표시 장치는 화소들; 및 상기 화소들을 구동하는 스캔 드라이버를 포함하며, 상기 스캔 드라이버는 상기 화소들의 행들을 각각 구동하되, 캐리 라인들을 통해 연결되는 스테이지들을 포함하며, 상기 스테이지들 중 제 i 스테이지는, 스테이지 선택 신호에 따라 제 1 스캔 신호를 생성하고, 상기 제 i 스테이지에 대응하는 행의 화소들에 상기 제 1 스캔 신호를 인가하는 제 1 스캔 회로; 및 상기 제 1 스캔 회로에 전기적으로 연결되어 상기 제 1 스캔 신호에 오버랩하는 캐리 신호를 생성하고, 상기 캐리 신호에 따라 제 2 스캔 신호를 상기 제 i 스테이지에 대응하는 상기 행의 상기 화소들에 제공하는 제 2 스캔 회로를 포함하며, 상기 i은 1보다 크거나 같은 정수이고, 상기 캐리 신호는 상기 캐리 라인들 중 하나를 통해 상기 스테이지들 중 제 i+1 스테이지에 대한 상기 스테이지 선택 신호로서 제공된다.
상기 표시 장치는 상기 화소들을 구동하는 데이터 드라이버를 더 포함할 수 있다. 상기 화소들 각각은, 상기 제 1 스캔 신호에 응답하여 턴온되어 상기 데이터 드라이버로부터의 데이터 신호를 수신하는 제 1 트랜지스터; 제 1 노드를 통해 상기 데이터 신호를 수신하여 차징되는 스토리지 커패시터; 및 상기 제 1 노드에 전기적으로 연결되며, 상기 제 2 스캔 신호에 응답하여 턴온되는 제 2 트랜지스터를 포함할 수 있다.
상기 화소들 각각은 상기 제 1 노드의 전압에 응답하여 상기 제 1 트랜지스터를 통해 수신된 상기 데이터 신호를 제 2 노드에 전달하는 제 3 트랜지스터를 더 포함할 수 있고, 상기 제 2 트랜지스터는 상기 제 1 노드 및 상기 제 2 노드 사이에 연결되고, 상기 제 2 스캔 신호에 응답하여 턴온되어 상기 데이터 신호를 상기 제 1 노드에 전달할 수 있다.
상기 제 1 및 제 3 트랜지스터들은 P 타입 트랜지스터들을 포함할 수 있고, 상기 제 2 트랜지스터는 N 타입 트랜지스터를 포함할 수 있다.
상기 화소들 각각은 상기 제 2 노드에 전기적으로 연결되는 발광 다이오드를 더 포함할 수 있다.
상기 표시 장치는 상기 스캔 드라이버를 제어하는 구동 컨트롤러를 더 포함할 수 있고, 상기 스테이지들은 상기 캐리 라인들을 통해 순차적으로 연결되는 제 1 내지 제 m 스테이지들을 포함할 수 있고, 상기 제 i 스테이지가 상기 제 1 스테이지인 경우, 상기 제 i 스테이지는 상기 구동 컨트롤러로부터 시작 신호를 상기 스테이지 선택 신호로서 수신할 수 있다.
상기 표시 장치는 상기 스캔 드라이버를 제어하는 구동 컨트롤러를 더 포함할 수 있고, 상기 구동 컨트롤러는 제 1 클럭 신호들 및 상기 제 1 클럭 신호들과 연관된 제 2 클럭 신호들을 생성할 수 있고, 상기 제 1 스캔 회로는 상기 제 1 클럭 신호들 중 적어도 하나에 응답하여 동작할 수 있고, 상기 제 2 스캔 회로는 상기 제 2 클럭 신호들 중 적어도 하나에 응답하여 동작할 수 있다.
상기 제 1 스캔 회로와 상기 제 2 스캔 회로는 제 1 연결 노드를 통해 연결될 수 있고, 상기 제 1 스캔 회로는 상기 스테이지 선택 신호에 따라 상기 제 1 연결 노드의 전압 신호를 인에이블하고 상기 제 1 연결 노드의 상기 인에이블된 전압 신호에 기초하여 상기 제 1 스캔 신호를 생성할 수 있고, 상기 제 2 스캔 회로는 상기 제 1 연결 노드의 상기 인에이블된 전압에 기초하여 상기 캐리 신호를 생성하는 캐리 신호 생성 회로를 포함할 수 있다.
상기 제 2 스캔 회로는 제 2 연결 노드를 통해 상기 캐리 신호를 수신하여 상기 제 2 스캔 신호를 생성하는 출력 회로를 더 포함할 수 있고, 상기 캐리 라인들 중 상기 하나는 상기 제 2 연결 노드에서 분기하여 상기 제 i+1 스테이지에 연결될 수 있다.
상기 제 2 스캔 회로는 상기 캐리 신호를 인버팅하여 상기 제 2 스캔 신호를 생성할 수 있다.
본 발명의 또 다른 일면은 복수의 화소들을 구동하기 위한 방법에 관한 것이다. 상기 복수의 화소들의 행들은 각각 스테이지들에 연결되고, 상기 스테이지들은 서로 연결되며, 상기 방법은 상기 스테이지들 중 어느 하나에서: 스테이지 선택 신호를 수신하는 단계; 상기 스테이지 선택 신호에 따라 제 1 스캔 신호를 생성하여 상기 복수의 화소들 중 동일한 행의 화소들에 상기 제 1 스캔 신호를 인가하는 단계; 상기 제 1 스캔 신호에 오버랩하는 캐리 신호를 생성하는 단계; 상기 캐리 신호에 따라 제 2 스캔 신호를 생성하여 상기 동일한 행의 상기 화소들에 상기 제 2 스캔 신호를 인가하는 단계; 및 상기 캐리 신호를 상기 스테이지들 중 다른 하나에 대한 상기 스테이지 선택 신호로서 제공하는 단계를 포함한다.
상기 제 1 스캔 신호를 인가하는 단계는, 상기 스테이지 선택 신호에 따라 내부 노드에 인에이블된 전압 신호를 생성하는 단계; 및 상기 인에이블된 전압 신호에 기초하여 제 1 스캔 신호를 생성하는 단계를 포함할 수 있고, 상기 캐리 신호를 생성하는 단계는 상기 인에이블된 전압 신호에 기초하여 상기 캐리 신호를 생성하는 단계를 포함할 수 있다.
상기 제 2 스캔 신호를 인가하는 단계는 상기 캐리 신호를 인버팅하여 상기 제 2 스캔 신호를 생성하는 단계를 포함할 수 있다.
본 실시 예들에 따르면, 향상된 신뢰성으로 화소들을 구동하는 스캔 드라이버, 그것을 포함하는 표시 장치, 및 화소들을 구동하는 방법이 제공된다. 예를 들면, 스캔 드라이버는 각 스테이지에 순차적으로 전달되는 캐리 신호가 각 화소 행의 부하(혹은 커패시턴스)에 영향을 받지 않도록 할 수 있으며, 이에 따라 캐리 신호는 감소된 천이 시간을 가질 수 있다. 따라서, 스캔 드라이버는 향상된 신뢰성의 캐리 신호를 제공할 수 있다.
실시예들에 따른 효과는 이상에서 예시된 내용에 의해 제한되지 않으며, 더욱 다양한 효과들이 본 명세서 내에 포함되어 있다.
도 1은 본 발명의 실시 예에 따른 표시 장치를 보여주는 블록도이다.
도 2는 도 1의 표시 패널의 화소들 중 어느 하나의 실시 예를 보여주는 회로도이다.
도 3은 도 1의 스캔 드라이버의 실시 예를 보여주는 블록도이다.
도 4는 도 3의 제 1 내지 제 m 스테이지들 중 어느 하나의 스테이지의 실시 예를 보여주는 블록도이다.
도 5는 도 4의 스테이지의 실시 예를 보여주는 회로도이다.
도 6은 복수의 수평 주기들에서 도 5의 스테이지와 연관된 신호들의 실시 예를 보여주는 타이밍도이다.
도 7은 도 3의 제 1 내지 m 스테이지들 중 일부의 스테이지들의 실시 예를 보여주는 블록도이다.
도 8은 도 3의 제 1 내지 m 스테이지들 중 일부의 스테이지들의 다른 실시 예를 보여주는 블록도이다.
도 9는 본 발명의 실시 예에 따른 스캔 드라이버의 각 스테이지의 동작 방법을 보여주는 순서도이다.
도 10은 도 9의 S120단계의 실시 예를 보여주는 순서도이다.
도 11은 도 9의 S130단계의 실시 예를 보여주는 순서도이다.
본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 본문에 상세하게 설명하고자 한다. 그러나, 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.
제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다. 예를 들어, 본 발명의 권리 범위를 벗어나지 않으면서 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소도 제1 구성요소로 명명될 수 있다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다.
본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 명세서 상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 이하의 설명에서 어떤 부분이 다른 부분과 연결되어 있다고 할 때, 이는 직접적으로 연결되어 있는 경우뿐 아니라 그 중간에 다른 소자를 사이에 두고 전기적으로 연결되어 있는 경우도 포함한다. 본 발명의 일 실시예에 있어서 두 구성들 간의 “연결”이라 함은 전기적 연결 및 물리적 연결을 모두 포괄하여 사용하는 것임을 의미할 수 있다.
도 1은 본 발명의 실시 예에 따른 표시 장치를 보여주는 블록도이다.
도 1을 참조하면, 표시 장치(100)는 표시 패널(110), 구동 컨트롤러(120), 스캔 드라이버(130), 데이터 드라이버(140), 및 발광 드라이버(150)를 포함할 수 있다.
표시 패널(110)은 화소들을 포함한다. 화소들의 행(row)들은 제 1 내지 제 m 스캔 라인들(SL1~SLm)을 통해 스캔 드라이버(130)에 연결되며, 화소들의 열(column)들은 제 1 내지 제 n 데이터 라인들(DL1~DLn)을 통해 데이터 드라이버(140)에 연결된다.
표시 패널(110)은 발광 다이오드(light-emitting diodes; LED) 패널, 액정 표시 패널(liquid crystal display panel; LCD), 전기 영동 표시 패널(electrophoretic display panel), 일렉트로웨팅 표시 패널(electrowetting display panel) 등의 다양한 표시 패널들 중 적어도 하나일 수 있다. 이하, 표시 패널(110)은 발광 다이오드 패널이며, 화소들은 발광 다이오드들을 포함하는 것으로 설명된다. 그러나, 실시 예들은 여기에 한정되지 않으며, 표시 패널(110)은 다른 타입의 표시 패널일 수 있다.
구동 컨트롤러(120)는 외부로부터 영상 신호(RGB) 및 제어 신호(CTRL)를 수신할 수 있다. 구동 컨트롤러(120)는 데이터 드라이버(140)와의 인터페이스에 적합하도록 영상 신호(RGB)의 데이터 포맷을 변환하여 영상 데이터 신호(DATA)를 생성한다. 구동 컨트롤러(120)는 제어 신호(CTRL)에 기초하여 스캔 제어 신호(SCS), 데이터 제어 신호(DCS), 및 발광 제어 신호(ECS)를 출력한다.
스캔 드라이버(130)는 표시 패널(110)에 인접하게 배치될 수 있다. 스캔 드라이버(130)는 제 1 내지 제 m 스캔 라인들(SL1~SLm)을 통해 표시 패널(110)의 화소들의 행들에 연결될 수 있다. 스캔 드라이버(130)는 스캔 제어 신호(SCS)에 응답하여 제 1 내지 제 m 스캔 라인들(SL1~SLm) 각각에 스캔 신호를 순차적으로 인가할 수 있다.
제 1 내지 제 m 스캔 라인들(SL1~SLm) 각각은 2 이상의 신호 라인들을 포함할 수 있으며, 그 신호 라인들은 동일한 행의 화소들에 연결될 수 있다. 이러한 경우, 스캔 신호는 2 이상의 신호들을 포함할 수 있다. 이는 도 3을 참조하여 더 상세히 설명된다.
데이터 드라이버(140)는 구동 컨트롤러(120)로부터 데이터 제어 신호(DCS) 및 영상 데이터 신호(DATA)를 수신한다. 데이터 드라이버(140)는 영상 데이터 신호(DATA)를 데이터 신호들로 변환하고, 데이터 신호들을 제 1 내지 제 n 데이터 라인들(DL1-DLn)에 출력한다. 이때, 데이터 신호들은 영상 데이터 신호(DATA)에 따른 계조 값들에 대응하는 아날로그 전압들이다. 이에 따라, 데이터 신호들이 스캔 신호를 수신하는 행의 화소들에 기입 혹은 제공될 수 있다.
발광 드라이버(150)는 구동 컨트롤러(120)로부터의 발광 제어 신호(ECS)에 응답하여 동작한다. 발광 드라이버(150)는 발광 제어 라인들(EL1~ELm)로 발광 제어 신호들을 출력할 수 있다. 표시 패널(110)의 화소들은, 데이터 신호들이 기입된 상태에서, 해당 발광 제어 라인의 발광 제어 신호에 응답하여 발광할 수 있다.
도 2는 도 1의 표시 패널의 화소들 중 어느 하나의 실시 예를 보여주는 회로도이다.
도 2를 참조하면, 도 1의 제 1 내지 제 m 스캔 라인들(SL1~SLm) 중 제 i 스캔 라인(SLi), 그리고 제 1 내지 제 n 데이터 라인들(DL1~DLn) 중 제 j 데이터 라인(DLj)에 연결된 화소(PX)가 도시되어 있다(i는 1보다 크거나 같고 m보다 작거나 같은 정수; j는 1보다 크거나 같고 n보다 작거나 같은 정수).
화소(PX)는 발광 다이오드(LD) 및 그것을 제어하기 위한 화소 회로(PXC)를 포함한다. 화소 회로(PXC)는 제 1 내지 제 7 트랜지스터들(T1, T2, T3, T4, T5, T6, T7) 및 적어도 하나의 커패시터(Cst)를 포함한다. 제 1 내지 제 7 트랜지스터들(T1~T7) 각각은 LTPS(low-temperature polycrystalline silicon) 반도체층을 갖는 트랜지스터일 수 있다.
제 1 내지 제 7 트랜지스터들(T1~T7) 중 일부는 P 타입 트랜지스터들일 수 있고, 나머지 일부는 N 타입 트랜지스터들일 수 있다. 제 1, 제 2, 및 제 5 내지 제 7 트랜지스터(T1, T2, T5~T7)는 P 타입 트랜지스터들이고, 제 3 및 제 4 트랜지스터(T3, T4)는 산화물 반도체를 반도체층으로 하는 N 타입 트랜지스터들일 수 있다. 예를 들면, 제 1, 제 2, 및 제 5 내지 제 7 트랜지스터(T1, T2, T5~T7)는 PMOS 트랜지스터들이고, 제 3 및 제 4 트랜지스터(T3, T4)는 NMOS 트랜지스터들일 수 있다. 그러나, 실시 예들은 도 2의 화소 회로(PXC)에 제한되지 않는다. 예를 들면, 제 1 내지 제 7 트랜지스터들(T1~T7) 모두가 P 타입 트랜지스터들이거나, N 타입 트랜지스터들일 수 있다.
제 i 스캔 라인(SLi)은, 제 i 기입 스캔 라인(SWLi) 및 제 i 보상 스캔 라인(SCLi)의 형태로 제공될 수 있는, 2개의 신호 라인들을 포함할 수 있다. 신호 라인들을 통해 2개의 스캔 신호들이 제공된다.
화소 회로(PXC)는 다른 행의 스캔 라인에 더 연결될 수 있다. 실시 예들에서, 화소 회로(PXC)는 도 2에 도시된 바와 같이 다음 행의 기입 스캔 라인, 예를 들면 제 i+1 기입 스캔 라인(SWLi+1)에 더 연결될 수 있다. 실시 예들에서, 화소 회로(PXC)는 도 2에 도시된 바와 같이 이전 행의 보상 스캔 라인, 예를 들면 제 i-3 보상 스캔 라인(SCLi-3)에 더 연결될 수 있다.
제 1 트랜지스터(T1)는 제 5 트랜지스터(T5)를 경유하여 제 1 구동 전압(VDD)과 연결된 제 1 전극, 제 2 노드(N2)와 연결된 제 2 전극, 제 1 노드(N1)에 연결된 게이트 전극을 포함한다. 제 1 트랜지스터(T1)는 데이터 라인(DLj)의 데이터 신호를 전달받아 제 1 구동 전압(VDD)으로부터 제 2 구동 전압(VSS)으로 흐르는 구동 전류를 발광 다이오드(LD)에 공급할 수 있다.
제 2 트랜지스터(T2)는 데이터 라인(DLj)과 연결된 제 1 전극, 제 1 트랜지스터(T1)의 제 1 전극과 연결된 제 2 전극 및 제 i 기입 스캔 라인(SWLi)과 연결된 게이트 전극을 포함한다. 제 2 트랜지스터(T2)는 제 i 기입 스캔 라인(SWLi)의 기입 스캔 신호에 따라 턴온되어 데이터 라인(DLj)을 통해 전달된 데이터 신호를 제 1 트랜지스터(T1)의 제 1 전극으로 전달할 수 있다.
제 3 트랜지스터(T3)는 제 1 노드(N1)에 연결된 제 1 전극, 제 2 노드(N2)에 연결된 제 2 전극, 제 i 보상 스캔 라인(SCLi)과 연결된 게이트 전극을 포함한다. 제 3 트랜지스터(T3)는 제 i 보상 스캔 라인(SCLi)을 통해 수신된 보상 스캔 신호에 따라 턴온되어 제 1 트랜지스터(T1)의 게이트 전극과 제 2 전극을 서로 연결함으로써, 제 1 트랜지스터(T1)를 다이오드 연결시킬 수 있다.
제 4 트랜지스터(T4)는 제 1 노드(N1)에 연결된 제 1 전극, 초기화 전압(VINT)과 연결된 제 2 전극, 및 제 i-3 보상 스캔 라인(SCLi-3)과 연결된 게이트 전극을 포함한다. 제 4 트랜지스터(T4)는 제 i-3 보상 스캔 라인(SCLi-3)을 통해 수신된 보상 스캔 신호에 따라 턴온되어 초기화 전압(VINT)을 제 1 노드(N1) 혹은 커패시터(Cst)의 일단에 전달하여 그들을 초기화시킬 수 있다.
제 5 트랜지스터(T5)는 제 1 구동 전압(VDD)과 연결된 제 1 전극, 제 1 트랜지스터(T1)의 제 1 전극과 연결된 제 2 전극, 및 제 i 발광 제어 라인(ELi)에 연결된 게이트 전극을 포함한다. 제 6 트랜지스터(T6)는 제 2 노드(N2)와 연결된 제 1 전극, 발광 다이오드(LD)의 애노드 전극에 연결된 제 2 전극, 및 제 i 발광 제어 라인(ELi)에 연결된 게이트 전극을 포함한다. 제 5 트랜지스터(T5) 및 제 6 트랜지스터(T6)는 제 i 발광 제어 라인(ELi)을 통해 수신된 발광 제어 신호에 따라 턴온된다.
제 7 트랜지스터(T7)는 제 4 트랜지스터(T4)의 제 2 전극과 연결된 제 1 전극, 제 6 트랜지스터(T6)의 제 2 전극과 연결된 제 2 전극, 및 제 i+1 기입 스캔 라인(SWLi+1)과 연결된 게이트 전극을 포함한다. 제 7 트랜지스터(T7)는 제 i+1 기입 스캔 라인(SCLi+1)을 통해 수신된 기입 스캔 신호에 따라 턴온되어 초기화 전압(VINT)을 발광 다이오드(LD)의 애노드 전극에 전달하여 그것을 초기화시킬 수 있다.
커패시터(Cst)의 일단은 제 1 노드(N1)에 연결되어 있고, 타단은 제 1 구동 전압(VDD)과 연결되어 있다. 발광 다이오드(LD)의 캐소드 전극은 제 2 구동 전압(VSS)과 연결될 수 있다.
제 i-3 보상 스캔 라인(SCLi-3)을 통해 논리 레벨 하이(이하 하이 레벨)의 보상 스캔 신호가 제공될 때, 제 4 트랜지스터(T4)가 턴온된다. 초기화 전압(VINT)은 턴온된 제 4 트랜지스터(T4)를 통해 제 1 노드(N1)에 전달되고, 초기화 전압(VINT)에 의해 제 1 노드(N1)의 전압이 초기화된다.
다음, 제 i 보상 스캔 라인(SCLi)을 통해 하이 레벨의 보상 스캔 신호가 공급되면 제 3 트랜지스터(T3)가 턴온된다. 제 1 트랜지스터(T1)는 턴온된 제 3 트랜지스터(T3)에 의해 다이오드 연결된다. 또한, 제 i 기입 스캔 라인(SWLi)의 논리 레벨 로우(이하 로우 레벨)의 기입 스캔 신호에 의해 제 2 트랜지스터(T2)가 턴온된다. 그러면, 제 j 데이터 라인(DLj)으로부터 공급된 데이터 신호에서 제 1 트랜지스터(T1)의 문턱 전압만큼 뺀 보상 전압이 제 1 트랜지스터(T1)의 게이트 전극에 인가된다.
커패시터(Cst)의 양단에는 제 1 구동 전압(VDD)과 보상 전압이 인가되고, 커패시터(Cst)에는 양단의 전압들 사이의 차이에 대응하는 전압이 기입(혹은 저장)될 수 있다.
제 i 발광 제어 라인(ELi)의 발광 제어 신호가 하이 레벨에서 로우 레벨로 천이된다. 로우 레벨의 발광 제어 신호에 응답하여 제 5 트랜지스터(T5) 및 제 6 트랜지스터(T6)가 턴온된다. 그러면, 제 1 트랜지스터(T1)의 게이트 전극의 전압과 제 1 구동 전압(VDD) 사이의 전압 차에 따른 구동 전류가 발생하고, 제 6 트랜지스터(T6)를 통해 구동 전류가 발광 다이오드(LD)에 공급되어 발광 다이오드(LD)가 발광할 수 있다.
도 3은 도 1의 스캔 드라이버의 실시 예를 보여주는 블록도이다.
도 3을 참조하면, 스캔 드라이버(200)는 도 1의 구동 컨트롤러(120)로부터 클럭 신호들(CLKS), 반전 클럭 신호들(nCLKS), 및 시작 신호(FLM)를 수신할 수 있다. 클럭 신호들(CLKS), 반전 클럭 신호들(nCLKS), 및 시작 신호(FLM)는 도 1의 스캔 제어 신호(SCS)에 포함된다.
스캔 드라이버(200)는 화소들의 제 1 내지 제 m 행들을 각각 구동하는 제 1 내지 제 m 스테이지들(210~2m0)을 포함할 수 있다. 도 3에서, 제 1 스테이지(210)는 제 1 기입 스캔 라인(SWL1) 및 제 1 보상 스캔 라인(SCL1)에 연결되어 제 1 행의 화소들을 구동할 수 있다. 제 1 기입 스캔 라인(SWL1) 및 제 1 보상 스캔 라인(SCL1)은 도 1의 스캔 라인(SL1)에 포함된다. 제 2 스테이지(220)는 제 2 기입 스캔 라인(SWL2) 및 제 2 보상 스캔 라인(SCL2)에 연결되어 제 2 행의 화소들을 구동할 수 있다. 제 2 기입 스캔 라인(SWL2) 및 제 2 보상 스캔 라인(SCL2)은 도 1의 제 2 스캔 라인(SL2)에 포함된다. 제 m 스테이지(2m0)는 제 m 기입 스캔 라인(SWLm) 및 제 m 보상 스캔 라인(SCLm)에 연결되어 제 m 행의 화소들을 구동할 수 있다. 제 m 기입 스캔 라인(SWLm) 및 제 m 보상 스캔 라인(SCLm)은 도 1의 제 m 스캔 라인(SLm)에 포함된다.
제 1 내지 제 m 스테이지들(210~2m0) 각각은 클럭 신호들(CLKS) 중 적어도 하나, 그리고 반전 클럭 신호들(nCLKS) 중 적어도 하나를 수신하고, 수신된 클럭 신호 및 반전 클럭 신호에 응답하여(혹은 동기하여) 동작할 수 있다.
제 1 내지 제 m 스테이지들(210~2m0)은 캐리 라인들(CL0~CLm-1)을 통해 순차적으로 연결되어 스트링을 형성할 수 있다. 각 스테이지는 스테이지 선택 신호를 수신하고, 스테이지 선택 신호에 응답하여 기입 스캔 라인 및 보상 스캔 라인에 기입 스캔 신호 및 보상 스캔 신호를 인가할 수 있으며, 캐리 라인을 통해 다음 스테이지에 캐리 신호를 스테이지 선택 신호로서 전달할 수 있다. 예를 들면, 제 1 스테이지(210)는 제 0 캐리 라인(CL0)을 통해 전송된 시작 신호(FLM)를 스테이지 선택 신호로서 수신하고, 시작 신호(FLM)에 응답하여 제 1 기입 스캔 라인(SWL1) 및 제 1 보상 스캔 라인(SCL1)에 스캔 신호들을 인가하고, 제 1 캐리 라인(CL1)을 통해 제 2 스테이지(220)에 캐리 신호를 전송할 수 있다. 제 2 스테이지(220)는 제 1 캐리 라인(CL1)을 통해 전송된 캐리 신호를 스테이지 선택 신호로서 수신하고, 캐리 신호에 응답하여 제 2 기입 스캔 라인(SWL2) 및 제 2 보상 스캔 라인(SCL2)에 스캔 신호들을 인가하고, 제 2 캐리 라인(CL2)을 통해 캐리 신호를 전달할 수 있다. 제 m 스테이지(2m0)는 제 m-1 캐리 라인(CLm-1)을 통해 전송된 캐리 신호를 스테이지 선택 신호로서 수신하고, 캐리 신호에 응답하여 제 m 기입 스캔 라인(SWLm) 및 제 m 보상 스캔 라인(SCLm)에 스캔 신호들을 인가할 수 있다.
도 4는 도 3의 제 1 내지 제 m 스테이지들 중 어느 하나의 스테이지의 실시 예를 보여주는 블록도이다.
도 4를 참조하면, 스테이지(300)는 기입 스캔 회로(310) 및 보상 스캔 회로(320)를 포함할 수 있다.
기입 스캔 회로(310)와 같은 형태로 제공될 수 있는, 제 1 스캔 회로는 스테이지 선택 신호에 따라 스캔 신호(예를 들면 기입 스캔 신호)를 생성할 수 있다. 보상 스캔 회로(320)와 같은 형태로 제공될 수 있는, 제 2 스캔 회로는 스테이지 선택 노드(STN)를 통해 기입 스캔 회로(310)에 전기적으로 연결되며, 위 스캔 신호와 시간적으로 오버랩하는 캐리 신호를 생성하고, 캐리 신호에 따라 다른 하나의 스캔 신호(예를 들면 보상 스캔 신호)를 생성할 수 있다.
이하, 설명의 편의를 위해 스테이지(300)는 도 3의 제 1 스테이지(210)인 것으로 가정한다. 그러나, 이는 예시적인 것으로, 스테이지(300)는 그것에 연결된 캐리 라인들(예를 들면 CL0 및 CL1)을 도 3의 스캔 드라이버(200)에 맞게 변경하면 도 3의 제 2 내지 제 m 스테이지들(220~2m0)에도 마찬가지로 적용될 수 있음이 이해된다. 스테이지(300)에 수신되는 클럭 신호들(예를 들면 CLK1 및 CLK2) 및 반전 클럭 신호들(예를 들면, nCLK2)은 실시 예들에 따라 다양하게 변경될 수 있음이 이해된다.
기입 스캔 회로(310)는 제 1 및 제 2 입력 단자들(IN1, IN2)을 통해 각각 제 1 및 제 2 클럭 신호들(CLK1, CLK2)을 수신할 수 있다. 제 1 및 제 2 클럭 신호들(CLK1, CLK2)은 도 3의 클럭 신호들(CLKS)에 포함될 수 있다.
기입 스캔 회로(310)는 제 0 캐리 라인(CL0)을 통해 시작 신호(FLM)를 수신할 수 있다. 기입 스캔 회로(310)는 시작 신호(FLM)에 따라 스테이지 선택 노드(STN)의 전압 신호를 인에이블하고, 인에이블된 전압 신호에 기초하여 기입 스캔 신호를 생성하여 제 1 기입 스캔 라인(SWL1)에 출력할 수 있다. 기입 스캔 회로(310)는 이러한 동작들을 제 1 및 제 2 클럭 신호들(CLK1, CLK2)에 동기하여 수행할 수 있다. 스테이지 선택 노드(STN)는 기입 스캔 회로(310)와 보상 스캔 회로(320)를 서로 연결하는 연결 노드로서 제공될 수 있다.
보상 스캔 회로(320)는 제 2 반전 클럭 신호(nCLK2)를 수신할 수 있다. 실시 예들에서, 제 x 반전 클럭 신호(nCLKx)는 제 x-1 클럭 신호(CLKx-1)가 반전된 신호일 수 있다. 제 2 반전 클럭 신호(nCLK2)는 도 3의 반전 클럭 신호들(nCLKS)에 포함될 수 있다. 이와 같이, 도 3의 반전 클럭 신호들(nCLKS)은 도 3의 클럭 신호들(CLKS)과 연관된 신호들일 수 있다.
보상 스캔 회로(320)는 기입 스캔 회로(310)에 전기적으로 연결되어 제 1 기입 스캔 라인(SWL1)에 인가되는 기입 스캔 신호와 오버랩하는 캐리 신호를 생성할 수 있다. 또한, 보상 스캔 회로(320)는 캐리 신호에 따라 보상 스캔 신호를 생성하여 제 1 보상 스캔 라인(SCL1)으로 출력할 수 있다.
좀 더 구체적으로, 보상 스캔 회로(320)는 캐리 신호 생성 회로(321) 및 출력 회로(322)를 포함할 수 있다. 캐리 신호 생성 회로(321)는 스테이지 선택 노드(STN)에 연결되고, 스테이지 선택 노드(STN)의 인에이블된 전압 신호에 따라 캐리 신호 출력 노드(CON)에 캐리 신호(CS)를 출력할 수 있다. 캐리 신호 생성 회로(321)는 이러한 동작들을 제 2 반전 클럭 신호(nCLK2)에 동기하여 수행할 수 있다.
출력 회로(322)는 캐리 신호 출력 노드(CON)를 통해 캐리 신호 생성 회로(321)와 연결되어 캐리 신호(CS)를 수신한다. 출력 회로(322)는 캐리 신호 출력 노드(CON)의 캐리 신호(CS)에 따라 보상 스캔 신호를 생성하여 제 1 보상 스캔 라인(SCL1)으로 출력할 수 있다. 실시 예들에서, 출력 회로(322)는 캐리 신호(CS)를 인버팅하여 보상 스캔 신호를 생성하기 위한 인버터 회로를 포함할 수 있다.
제 1 캐리 라인(CL1)은 캐리 신호 생성 회로(321) 및 출력 회로(322) 사이의 캐리 신호 출력 노드(CON)에서 분기되어 다음 스테이지의 기입 스캔 회로(310)에 연결될 수 있다. 이에 따라, 캐리 신호(CS)는 다음 스테이지(예를 들면 도 3의 220)로 전달될 수 있다.
제 1 기입 스캔 라인(SWL1)은, 도 2를 참조하여 설명된 바와 같이 표시 패널(110, 도 1 참조)의 해당 화소 행에 배열된 화소 회로들의 제 2 트랜지스터들(도 2의 T2 참조)의 게이트들에 연결될 수 있다. 도 4에서, 해당 화소 회로들의 제 2 트랜지스터들에 대응하는 부하가 제 1 부하(혹은 커패시턴스)(L1)로 도시되어 있다. 제 1 부하(L1)는 제 1 기입 스캔 라인(SWL1)과 접지 노드 사이에 연결된 것으로 이해될 수 있다.
제 1 보상 스캔 라인(SCL1)은, 도 2를 참조하여 설명된 바와 같이 표시 패널(110)의 동일한 화소 회로들의 제 3 트랜지스터들(도 2의 T3 참조)의 게이트들에 연결된다. 도 4에서, 해당 화소 회로들의 제 3 트랜지스터들에 대응하는 부하(혹은 커패시턴스)가 제 2 부하(L2)로 도시되어 있다. 제 2 부하(L2)는 제 1 보상 스캔 라인(SCL1)과 접지 노드 사이에 연결된 것으로 이해될 수 있다.
캐리 신호(CS)는 기입 스캔 신호와 오버랩될 것이 요구될 수 있다. 만약 캐리 라인이 제 1 기입 스캔 라인(SWL1)에서 분기되어 다음 스테이지에 연결된다면, 해당 캐리 신호는 제 1 기입 스캔 라인(SWL1)에 연결된 제 1 부하(L1)의 영향을 받을 수 있다. 예를 들면, 해당 캐리 신호의 하이 레벨에서 로우 레벨로 천이하는 시간(falling time), 해당 캐리 신호의 로우레벨에서 하이 레벨로 천이하는 시간(rising time)은 제 1 부하(L1)로 인해 증가할 수 있으며, 그러한 천이 시간들의 증가는 해당 캐리 신호의 신뢰성을 저하시킬 수 있다. 캐리 신호의 신뢰성 감소는 스캔 드라이버의 동작 신뢰성을 저하시킬 수 있다.
본 발명의 실시 예에 따르면, 보상 스캔 회로(320)는 캐리 신호 생성 회로(321) 및 출력 회로(322)를 포함할 수 있다. 캐리 라인(CL1)은 캐리 신호 생성 회로(321) 및 출력 회로(322) 사이의 캐리 신호 출력 노드(CON)에서 분기되어 다음 스테이지에 연결될 수 있다. 예를 들면, 캐리 라인(CL1)은 제 1 기입 스캔 라인(SWL1) 혹은 제 1 보상 스캔 라인(SCL1)에서 분기되지 않는다. 이에 따라, 캐리 라인(CL1)의 캐리 신호(CS)는 해당 화소 회로들에 대응하는 부하들, 예를 들면 제 1 부하(L1) 및 제 2 부하(L2)의 영향을 받지 않으면서, 다음 스테이지에 안정적으로 출력될 수 있다. 예를 들면, 캐리 신호(CS)는 상대적으로 짧은 천이 시간을 가질 수 있다. 따라서, 캐리 신호(CS)는 향상된 신뢰성을 가질 수 있으며, 이에 따라 스캔 드라이버(200, 도 3 참조)는 향상된 동작 신뢰성을 가질 수 있다.
도 5는 도 4의 스테이지의 실시 예를 보여주는 회로도이다.
도 5를 참조하면, 스테이지(400)는 기입 스캔 회로(410) 및 보상 스캔 회로(420)를 포함할 수 있다.
기입 스캔 회로(410)는 제 0 캐리 라인(CL0)의 시작 신호(FLM)에 따라 스테이지 선택 노드(STN)의 전압 신호를 인에이블하고, 스테이지 선택 노드(STN)의 인에이블된 전압 신호에 기초하여 제 1 기입 스캔 라인(SWL1)에 기입 스캔 신호를 출력할 수 있다. 이를 위해, 기입 스캔 회로(410)는 제 1 내지 제 8 트랜지스터들(M1~M8), 그리고 제 1 및 제 2 커패시터들(C1, C2)을 포함할 수 있다.
제 1 트랜지스터(M1)는 제 1 노드(N1) 및 스테이지 선택 노드(STN) 사이에 연결되며, 제 1 기준 전압(VGL1)에 연결되는 게이트 전극을 갖는다. 여기서, 제 1 기준 전압(VGL1)은 게이트 온 전압, 예를 들면 로우 레벨의 전압일 수 있다. 제 1 트랜지스터(M1)는 제 1 기준 전압(VGL1)에 의해 턴온 상태를 유지하여 제 1 노드(N1) 및 스테이지 선택 노드(STN)을 서로 전기적으로 연결할 수 있다. 제 1 트랜지스터(M1)는 제 1 노드(N1)의 전압에 따른 스테이지 선택 노드(STN)의 전압 하강의 폭을 제한할 수 있다. 예를 들면, 제 1 노드(N1)의 전압이 제 1 기준 전압(VGL1)보다 낮은 전압으로 하강하더라도, 스테이지 선택 노드(STN)의 전압은 제 1 기준 전압(VGL1)에서 제 1 트랜지스터(M1)의 문턱 전압을 뺀 전압보다 낮아지지는 않는다.
제 5 트랜지스터(M5)는 제 1 전원 전압(VGH1)과 제 1 기입 스캔 라인(SWL1) 사이에 연결되며, 제 2 노드(N2)에 연결되는 게이트 전극을 갖는다. 제 5 트랜지스터(M5)는 제 2 노드(N2)의 전압에 따라 제 1 전원 전압(VGH1)과 제 1 기입 스캔 라인(SWL1)을 서로 전기적으로 연결할 수 있다. 여기서, 제 1 전원 전압(VGH1)은 게이트 오프 전압, 예를 들면 하이 레벨의 전압일 수 있다.
제 6 트랜지스터(M6)는 제 2 입력 단자(IN2)와 제 1 기입 스캔 라인(SWL1) 사이에 연결되며, 제 1 노드(N1)에 연결되는 게이트 전극을 가질 수 있다. 제 6 트랜지스터(M6)는 제 1 노드(N1)의 전압에 따라 제 2 입력 단자(IN2)와 제 1 기입 스캔 라인(SWL1)를 전기적으로 연결할 수 있다.
제 1 커패시터(C1)는 제 1 노드(N1)와 제 1 기입 스캔 라인(SWL1) 사이에 연결될 수 있다. 제 2 커패시터(C2)는 제 2 노드(N2)와 제 1 전원 전압(VGH1) 사이에 연결될 수 있다.
제 2 트랜지스터(M2)는 제 0 캐리 라인(CL0)과 스테이지 선택 노드(STN) 사이에 연결되며, 제 1 입력 단자(IN1)에 연결되는 게이트 전극을 갖는다. 제 2 트랜지스터(M2)는 제 1 입력 단자(IN1)로 공급되는 신호, 즉 제 1 클럭 신호(CLK1)에 응답하여 제 0 캐리 라인(CL0)의 신호를 스테이지 선택 노드(STN)에 전달할 수 있다.
제 3 트랜지스터(M3) 및 제 4 트랜지스터(M4)는 스테이지 선택 노드(STN)와 제 1 전원 전압(VGH1) 사이에 직렬로 연결될 수 있다. 제 3 트랜지스터(M3)는 제 4 트랜지스터(M4)와 스테이지 선택 노드(STN) 사이에 연결되며, 제 2 입력 단자(IN2)에 연결되는 게이트 전극을 갖는다. 제 3 트랜지스터(M3)는 제 2 입력 단자(IN2)로 공급되는 신호, 예를 들면 제 2 클럭 신호(CLK2)에 응답하여 제 4 트랜지스터(M4)와 스테이지 선택 노드(STN)를 서로 전기적으로 연결할 수 있다. 제 4 트랜지스터(M4)는 제 3 트랜지스터(M3)와 제 1 전원 전압(VGH1) 사이에 연결되며, 제 2 노드(N2)에 연결되는 게이트 전극을 갖는다. 제 4 트랜지스터(M4)는 제 2 노드(N2)의 전압에 응답하여 제 3 트랜지스터(M3)와 제 1 전원 전압(VGH1)을 서로 전기적으로 연결할 수 있다.
제 7 트랜지스터(M7)는 제 2 노드(N2)와 제 1 입력 단자(IN1) 사이에 연결되며, 스테이지 선택 노드(STN)에 연결되는 게이트 전극을 갖는다. 이와 같은 제 7 트랜지스터(M7)는 스테이지 선택 노드(STN)의 전압에 따라 제 1 입력 단자(IN1)와 제 2 노드(N2)를 서로 전기적으로 연결할 수 있다.
제 8 트랜지스터(M8)는 제 2 노드(N2)와 제 1 기준 전압(VGL1) 사이에 연결되며, 제 1 입력 단자(IN1)에 연결되는 게이트 전극을 갖는다. 이와 같은 제 8 트랜지스터(M8)는 제 1 입력 단자(IN1)의 신호, 예를 들면 제 1 클럭 신호(CLK1)에 따라 제 1 기준 전압(VGL1)을 제 2 노드(N2)에 전달할 수 있다.
보상 스캔 회로(420)는 캐리 신호 생성 회로(421) 및 출력 회로(422)를 포함할 수 있다. 캐리 신호 생성 회로(421)는 스테이지 선택 노드(STN)의 인에이블된 전압 신호에 기초하여 캐리 신호(CS)를 캐리 신호 출력 노드(CON)에 출력할 수 있다. 이를 위해, 캐리 신호 생성 회로(421)는 제 9 내지 제 11 트랜지스터들(M9~M11) 및 제 3 커패시터(C3)를 포함할 수 있다.
제 9 트랜지스터(M9)는 스테이지 선택 노드(STN)와 제 3 노드(N3) 사이에 연결되며, 제 1 기준 전압(VGL1)에 연결되는 게이트 전극을 갖는다. 제 9 트랜지스터(M9)는 제 1 기준 전압(VGL1)에 의해 턴온 상태를 유지하여 스테이지 선택 노드(STN)와 제 3 노드(N3)을 서로 전기적으로 연결할 수 있다. 제 9 트랜지스터(M9)는, 제 1 트랜지스터(M1)와 유사하게, 제 3 노드(N3)의 전압에 따른 스테이지 선택 노드(STN)의 전압 하강의 폭을 제안할 수 있다.
제 10 트랜지스터(M10)는 제 1 전원 전압(VGH1)과 캐리 신호 출력 노드(CON) 사이에 연결되며, 제 2 노드(N2)에 연결되는 게이트 전극을 갖는다. 제 10 트랜지스터(M10)는 제 2 노드(N2)의 전압에 따라 제 1 전원 전압(VGH1)과 캐리 신호 출력 노드(CON)를 서로 전기적으로 연결할 수 있다.
제 11 트랜지스터(M11)는 제 3 입력 단자(IN3)와 캐리 신호 출력 노드(CON) 사이에 연결되며, 제 3 노드(N3)에 연결되는 게이트 전극을 갖는다. 제 3 노드(N3)의 전압에 따라, 제 11 트랜지스터(M11)는 제 3 입력 단자(IN3)에 공급되는 제 2 반전 클럭 신호(nCLK2)를 캐리 신호 출력 노드(CON)에 전달할 수 있다.
제 3 커패시터(C3)는 제 3 노드(N3)와 캐리 신호 출력 노드(CON) 사이에 연결될 수 있다.
제 1 캐리 라인(CL1)은 캐리 신호 출력 노드(CON)로부터 분기하여 다음 스테이지에 연결되며, 그러므로 캐리 신호(CS)는 다음 스테이지에 스테이지 선택 신호로서 전달될 수 있다.
실시 예들에서, 제 1 내지 제 11 트랜지스터들(M1~M11)은 각각 P 타입의 트랜지스터들일 수 있다.
출력 회로(422)는 캐리 신호 출력 노드(CON)의 캐리 신호(CS)에 기초하여 보상 스캔 신호를 제 1 보상 스캔 라인(SCL1)에 출력할 수 있다. 출력 회로(422)는 제 12 및 제 13 트랜지스터들(M12, M13)을 갖는 인버터 회로를 포함할 수 있다. 제 12 트랜지스터(M12)는 P 타입의 트랜지스터일 수 있으며, 제 2 전원 전압(VGH2)과 제 1 보상 스캔 라인(SCL1) 사이에 연결되며, 캐리 신호 출력 노드(CON)에 연결되는 게이트 전극을 가질 수 있다. 제 13 트랜지스터(M13)는 N 타입의 트랜지스터일 수 있으며, 제 1 보상 스캔 라인(SCL1)과 제 2 기준 전압(VGL2) 사이에 연결되며, 캐리 신호 출력 노드(CON)에 연결되는 게이트 전극을 가질 수 있다. 이에 따라, 출력 회로(422)는 캐리 신호 출력 노드(CON)의 캐리 신호(CS)를 반전하여 보상 스캔 신호를 제 1 보상 스캔 라인(SCL1)에 출력할 수 있다. 이러한 경우, 보상 스캔 신호는 반전된 캐리 신호(CS)이다.
도 6은 복수의 수평 주기들에서 도 5의 스테이지와 연관된 신호들의 실시 예를 보여주는 타이밍도이다.
도 5 및 도 6을 참조하면, 제 1 수평 주기(H1)에서, 시작 신호(FLM)는 로우 레벨을 갖는다. 시작 신호(FLM)는 이전 수평 주기에서 로우 레벨로 인에이블되고, 제 1 수평 주기(H1)에서 로우 레벨로 인에이블된 상태를 유지할 수 있다. 또한, 제 1 클럭 신호(CLK)가 로우 레벨로 인에이블된다.
인에이블된 제 1 클럭 신호(CLK1)에 응답하여 제 2 트랜지스터(M2)는 턴온되며, 제 0 캐리 라인(CL0)의 시작 신호(FLM)에 따라 스테이지 선택 노드(STN)의 전압은 로우 레벨로 인에이블될 수 있다. 스테이지 선택 노드(STN)의 전압에 따라 제 1 노드(N1)의 전압도 감소할 수 있다. 또한, 스테이지 선택 노드(STN)의 전압에 따라 제 3 노드(N3)의 전압도 감소할 수 있다.
제 1 수평 주기(H1)에서, 인에이블된 제 1 클럭 신호(CLK)에 응답하여 제 8 트랜지스터(M8)가 턴온되어 제 1 기준 전압(VGL1)이 제 2 노드(N2)에 전달되며, 제 2 노드(N2)의 전압에 따라 제 10 트랜지스터(M10)가 턴온될 수 있다. 이에 따라, 제 1 전원 전압(VGH1)이 캐리 신호 출력 노드(CON)에 전달되어 캐리 신호(CS)는 하이 레벨을 가질 수 있다. 제 3 노드(N3)의 감소된 전압에 따라 제 11 트랜지스터(M11)가 턴온되어 제 3 입력 단자(IN3)와 캐리 신호 출력 노드(CON)가 전기적으로 연결될 수 있다. 하이 레벨로 천이되는 제 2 반전 클럭 신호(nCLK2)가 제 11 트랜지스터(M11)를 통해 캐리 신호 출력 노드(CON)로 전달될 때, 제 1 전원 전압(VGH1)이 제 10 트랜지스터(M10)를 통해 캐리 신호 출력 노드(CON)에 전달되므로 캐리 신호(CS)는 하이 레벨을 유지할 수 있다.
제 1 수평 주기(H1)에서 제 1 클럭 신호(CLK1)는 다시 하이 레벨로 디스에이블된다. 제 8 트랜지스터(M8)는 턴오프되어 제 1 기준 전압(VGL1)과 제 2 노드(N2) 사이의 연결은 차단되며, 이에 따라 제 10 트랜지스터(M10)는 턴오프되어 제 1 전원 전압(VGH1)과 캐리 신호 출력 노드(CON) 사이의 연결은 차단된다.
제 2 반전 클럭 신호(nCLK2)가 로우 레벨로 천이된다. 제 3 노드(N3)의 감소된 전압에 따라 제 11 트랜지스터(M11)는 턴온되므로, 로우 레벨로 천이되는 제 2 반전 클럭 신호(nCLK2)에 응답하여 캐리 신호(CS)의 전압은 감소할 수 있다. 이때, 제 3 커패시터(C3)의 커플링에 의해 제 3 노드(N3)의 전압이 더 감소하고, 이에 따라 제 11 트랜지스터(M11)은 안정적으로 턴온될 수 있다. 캐리 신호(CS)는 안정적으로 로우 레벨로 인에이블될 수 있다.
캐리 신호(CS)는 출력 회로(422)를 거쳐 제 1 보상 스캔 라인(SCL1)에 전달된다. 하이 레벨로 인에이블된 보상 스캔 신호가 제 1 보상 스캔 라인(SCL1)에 인가된다.
제 2 수평 주기(H2)에서, 제 2 클럭 신호(CLK2)가 토글링되어 로우 레벨로 인에이블되고 다시 하이 레벨로 디스에이블된다. 제 1 노드(N1)의 낮아진 전압에 의해 제 6 트랜지스터(M6)는 턴온되어 제 2 입력 단자(IN2)와 제 1 기입 스캔 라인(SWL1)은 서로 전기적으로 연결된다. 제 1 기입 스캔 라인(SWL1)에 제 2 입력 단자(IN2)의 제 2 클럭 신호(CLK2)가 인가되는 경우 제 1 커패시터(C1)의 커플링에 의해 제 1 노드(N1)의 전압은 더 감소하고, 이에 따라 제 6 트랜지스터(M6)은 안정적으로 턴온 상태를 유지할 수 있다. 제 1 기입 스캔 라인(SWL1)의 전압은 안정적으로 제 2 클럭 신호(CLK2)의 토글을 반영할 수 있으며, 제 1 기입 스캔 라인(SWL1)의 전압은 기입 스캔 신호로서 출력된다.
제 3 수평 주기(H3)를 거쳐 제 4 수평 주기(H4)에서, 시작 신호(FLM)가 하이 레벨로 디스에이블된다.
제 5 수평 주기(H5)에서, 제 1 클럭 신호(CLK1)가 로우 레벨로 인에이블된다. 이에 따라 제 2 트랜지스터(M2)가 턴온되고, 스테이지 선택 노드(STN)에 하이 레벨의 시작 신호(FLM)가 전달될 수 있다. 이에 따라 스테이지 선택 노드(STN)의 전압은 하이 레벨로 디스에이블될 수 있다.
스테이지 선택 노드(STN)의 전압은 제 1 노드(N1) 및 제 3 노드(N3)에 전달되며, 이에 따라 제 1 노드(N1) 및 제 3 노드(N3)의 전압들은 높아지고, 제 6 트랜지스터(M6) 및 제 11 트랜지스터(M11)는 턴오프될 수 있다.
로우 레벨로 인에이블된 제 1 클럭 신호(CLK1)에 응답하여 제 8 트랜지스터(M8)가 턴온되고, 이에 따라 제 2 노드(N2)에 제 1 기준 전압(VGL1)이 전달된다. 그러한 제 2 노드(N2)의 전압에 따라 제 10 트랜지스터(M10)가 턴온되며, 캐리 신호 출력 노드(CON)에 제 1 전원 전압(VGH1)이 전달될 수 있다. 이에 따라, 캐리 신호(CS)는 하이 레벨로 디스에이블될 수 있다.
캐리 신호(CS)는 출력 회로(422)를 거쳐 제 1 보상 스캔 라인(SCL1)에 전달된다. 로우 레벨로 디스에이블된 보상 스캔 신호가 제 1 보상 스캔 라인(SCL1)으로 출력된다.
제 6 수평 주기(H6)에서, 제 2 클럭 신호(CLK2)가 토글링될 수 있다. 앞서 설명된 바와 같이 제 6 트랜지스터(M6)는 턴오프되므로, 제 2 클럭 신호(CLK2)는 제 1 기입 스캔 라인(SWL1)에 전달되지 않는다.
도 7은 도 3의 제 1 내지 m 스테이지들 중 일부의 스테이지들의 실시 예를 보여주는 블록도이다.
도 7을 참조하면, 제 1 내지 제 4 스테이지들(510~540)은 제 1 내지 제 4 클럭 신호들(CLK1~CLK4) 및 제 1 내지 제 4 반전 클럭 신호들(nCLK1~nCLK4)을 수신하며, 하나의 스테이지 그룹(500)을 형성할 수 있다. 제 1 내지 제 4 클럭 신호들(CLK1~CLK4)은 도 3의 클럭 신호들(CLKS)에 포함될 수 있다. 제 1 내지 제 4 반전 클럭 신호들(nCLK1~nCLK4)은 도 3의 반전 클럭 신호들(nCLKS)에 포함될 수 있다. 이러한 경우, 제 1 내지 제 4 클럭 신호들(CLK1~CLK4) 및 제 1 내지 제 4 반전 클럭 신호들(nCLK1~nCLK4) 각각의 주기는 도 6에 도시된 제 1 및 제 2 클럭 신호들(CLK1, CLK2) 및 제 2 반전 클럭 신호(nCLK2)와 같이 4 수평 주기들일 수 있다.
스테이지 그룹(500)이 반복적으로 연결될 수 있다. 반복적으로 연결된 스테이지 그룹들은 도 3의 스캔 드라이버(200)에 포함될 수 있다. 복수의 스테이지 그룹들은 제 1 내지 제 m 스테이지들(210~2m0)의 적어도 일부를 형성할 수 있다.
제 1 내지 제 4 스테이지들(510~540) 각각은 도 4의 스테이지(300)와 마찬가지로 구성될 수 있다. 각 스테이지는 스테이지 그룹(500) 내에서의 위치에 따른 클럭 신호들 및 반전 클럭 신호들을 수신할 수 있다. 제 1 내지 제 4 스테이지들(510~540) 각각은 캐리 신호를 순차적으로 전달하면서 기입 스캔 신호 및 보상 스캔 신호를 순차적으로 출력할 수 있다.
제 1 스테이지(510)는 제 1 기입 스캔 회로(511) 및 제 1 보상 스캔 회로(512)를 포함할 수 있다. 제 1 기입 스캔 회로(511)는 제 1 및 제 2 입력 단자들(IN1, IN2)을 통해 제 1 및 제 2 클럭 신호들(CLK1, CLK2)을 수신하고, 제 i-1 캐리 라인(CLi-1)을 통해 제 i-1 캐리 신호(CSi-1)를 수신하고, 기입 스캔 신호를 제 i 기입 스캔 라인(SWLi)에 출력할 수 있다. i는 1일 때, 제 i-1 캐리 신호(CSi-1)는 시작 신호(FLM)일 수 있다. 제 1 보상 스캔 회로(512)는 제 2 반전 클럭 신호(nCLK2)를 수신하고, 제 i 캐리 신호(CSi)를 제 i 캐리 라인(CLi)을 통해 출력하며, 제 i 보상 스캔 라인(SCLi)에 보상 스캔 신호를 출력할 수 있다.
제 2 스테이지(520)는 제 2 기입 스캔 회로(521) 및 제 2 보상 스캔 회로(522)를 포함할 수 있다. 제 2 기입 스캔 회로(521)는 제 1 및 제 2 입력 단자들(IN1, IN2)을 통해 제 2 및 제 3 클럭 신호들(CLK2, CLK3)을 수신하고, 제 i 캐리 라인(CLi)을 통해 제 i 캐리 신호(CSi)를 수신하고, 기입 스캔 신호를 제 i+1 기입 스캔 라인(SWLi+1)에 출력할 수 있다. 제 2 보상 스캔 회로(522)는 제 3 반전 클럭 신호(nCLK3)를 수신하고, 제 i+1 캐리 신호(CSi+1)를 제 i+1 캐리 라인(CLi+1)을 통해 출력하며, 제 i+1 보상 스캔 라인(SCLi+1)에 보상 스캔 신호를 출력할 수 있다.
제 3 스테이지(530)는 제 3 기입 스캔 회로(531) 및 제 3 보상 스캔 회로(532)를 포함할 수 있다. 제 3 기입 스캔 회로(531)는 제 1 및 제 2 입력 단자들(IN1, IN2)을 통해 제 3 및 제 4 클럭 신호들(CLK3, CLK4)을 수신하고, 제 i+1 캐리 라인(CLi+1)을 통해 제 i+1 캐리 신호(CSi+1)를 수신하고, 기입 스캔 신호를 제 i+2 기입 스캔 라인(SWLi+2)에 출력할 수 있다. 제 3 보상 스캔 회로(532)는 제 4 반전 클럭 신호(nCLK4)를 수신하고, 제 i+2 캐리 신호(CSi+2)를 제 i+2 캐리 라인(CLi+2)을 통해 출력하며, 보상 스캔 신호를 제 i+2 보상 스캔 라인(SCLi+2)에 출력할 수 있다.
제 4 스테이지(540)는 제 4 기입 스캔 회로(541) 및 제 4 보상 스캔 회로(542)를 포함할 수 있다. 제 4 기입 스캔 회로(541)는 제 1 및 제 2 입력 단자들(IN1, IN2)을 통해 제 4 및 제 1 클럭 신호들(CLK4, CLK1)을 수신하고, 제 i+2 캐리 라인(CLi+2)을 통해 제 i+2 캐리 신호(CSi+2)를 수신하고, 기입 스캔 신호를 제 i+3 기입 스캔 라인(SWLi+3)에 출력할 수 있다. 제 4 보상 스캔 회로(542)는 제 1 반전 클럭 신호(nCLK1)를 수신하고, 제 i+3 캐리 신호(CSi+3)를 제 i+3 캐리 라인(CLi+3)을 통해 출력하며, 보상 스캔 신호를 제 i+3 보상 스캔 라인(SCLi+3)에 출력할 수 있다.
제 i+3 캐리 라인(CLi+3)은 다음 스테이지 그룹의 제 1 스테이지에 연결될 수 있다.
도 8은 도 3의 제 1 내지 m 스테이지들 중 일부의 스테이지들의 다른 실시 예를 보여주는 블록도이다.
도 8을 참조하면, 제 1 및 제 2 스테이지들(610, 620)은 제 1 및 제 2 클럭 신호들(CLK1, CLK2)과 제 1 및 제 2 반전 클럭 신호들(nCLK1, nCLK2)을 수신하며, 하나의 스테이지 그룹(600)을 형성할 수 있다. 제 1 및 제 2 클럭 신호들(CLK1, CLK2)은 도 3의 클럭 신호들(CLKS)에 포함될 수 있다. 제 1 및 제 2 반전 클럭 신호들(nCLK1, nCLK2)은 도 3의 반전 클럭 신호들(nCLKS)에 포함될 수 있다.
스테이지 그룹(600)은 반복적으로 연결되어 도 3의 제 1 내지 제 m 스테이지들(210~2m0)의 적어도 일부를 형성할 수 있다.
제 1 스테이지(610)는 제 1 기입 스캔 회로(611) 및 제 1 보상 스캔 회로(612)를 포함할 수 있다. 제 1 기입 스캔 회로(611)는 제 1 및 제 2 입력 단자들(IN1, IN2)을 통해 제 1 및 제 2 클럭 신호들(CLK1, CLK2)을 수신하고, 제 i-1 캐리 라인(CLi-1)을 통해 제 i-1 캐리 신호(CSi-1)를 수신하고, 기입 스캔 신호를 제 i 기입 스캔 라인(SWLi)에 출력할 수 있다. 제 1 보상 스캔 회로(612)는 제 2 반전 클럭 신호(nCLK2)를 수신하고, 제 i 캐리 신호(CSi)를 제 i 캐리 라인(CLi)을 통해 출력하며, 제 i 보상 스캔 라인(SCLi)에 보상 스캔 신호를 출력할 수 있다.
제 2 스테이지(620)는 제 2 기입 스캔 회로(621) 및 제 2 보상 스캔 회로(622)를 포함할 수 있다. 제 2 기입 스캔 회로(621)는 제 1 및 제 2 입력 단자들(IN1, IN2)을 통해 제 2 및 제 1 클럭 신호들(CLK2, CLK1)을 수신하고, 제 i 캐리 라인(CLi)을 통해 제 i 캐리 신호(CSi)를 수신하고, 기입 스캔 신호를 제 i+1 기입 스캔 라인(SWLi+1)에 출력할 수 있다. 제 2 보상 스캔 회로(622)는 제 1 반전 클럭 신호(nCLK1)를 수신하고, 제 i+1 캐리 신호(CSi+1)를 제 i+1 캐리 라인(CLi+1)을 통해 출력하며, 제 i+1 보상 스캔 라인(SCLi+1)에 보상 스캔 신호를 출력할 수 있다.
이러한 실시 예에서 제 1 및 제 2 클럭 신호들(CLK1, CLK2)과 제 1 및 제 2 반전 클럭 신호들(nCLK1, nCLK2) 각각의 주기는 2 수평 주기들일 수 있다.
도 7 및 도 8의 스테이지 그룹들(500, 600)과 같이, 각 스테이지의 기입 스캔 회로 및 보상 스캔 회로에 제공되는 클럭 신호들 및 반전 클럭 신호들은 실시 예들에 따라 다양하게 변경될 수 있다. 각 스테이지의 기입 스캔 회로 및 보상 스캔 회로는 수신되는 클럭 신호들 및 반전 클럭 신호들에 동기하여 도 4를 참조하여 설명된 바와 같은 동작들을 수행할 수 있다.
도 9는 본 발명의 실시 예에 따른 스캔 드라이버의 각 스테이지의 동작 방법을 보여주는 순서도이다. 이하, 설명의 편의를 위해 도 3의 제 1 내지 제 m 스테이지들(210~2m0) 중 제 i 스테이지에 의해 도 9의 방법이 수행되는 것으로 설명된다.
도 3 및 도 9를 참조하면, S110단계에서, 제 i 스테이지에 스테이지 선택 신호가 수신된다. i가 1일 때, 즉 제 i 스테이지가 제 1 스테이지(210)일 때, 구동 컨트롤러(120, 도 1 참조)로부터의 시작 신호(FLM)가 스테이지 선택 신호로서 수신될 수 있다. i가 1보다 클 때, 제 i-1 스테이지로부터의 캐리 신호가 스테이지 선택 신호로서 수신될 수 있다.
S120단계에서, 스테이지 선택 신호에 따라 기입 스캔 신호가 생성되어 표시 패널(110, 도 1 참조)의 i 행의 화소들에 기입 스캔 신호를 인가한다. 실시 예들에서, i 행의 화소 회소들 각각의 제 2 트랜지스터(T2, 도 2 참조)에 기입 스캔 신호가 인가될 수 있다.
S130단계에서, 기입 스캔 신호에 시간적으로 오버랩하는 캐리 신호가 제 i 스테이지의 내부 노드(예를 들면 도 5의 CON 참조) 상에 생성된다. S140단계에서, 제 i 스테이지의 내부 노드의 캐리 신호에 따라 보상 스캔 신호가 생성되어 i 행의 화소들에 보상 스캔 신호를 인가한다. 실시 예들에서, i 행의 화소 회로들 각각의 제 3 트랜지스터(T3, 도 2 참조)에 보상 스캔 신호가 인가될 수 있다.
S150단계에서, 제 i 스테이지의 내부 노드의 캐리 신호가 다음 스테이지에 스테이지 선택 신호로서 제공된다. i가 m일 때, 즉 제 i 스테이지가 제 m 스테이지(2m0)일 때, S150단계는 생략될 수 있다.
본 발명의 실시 예에 따르면, 각 스테이지는 기입 스캔 신호에 시간적으로 오버랩하는 캐리 신호를 생성하고 생성된 캐리 신호에 따라 보상 스캔 신호를 생성하되, 캐리 신호를 스테이지 선택 신호로서 다음 스테이지에 전달할 수 있다. 예를 들면, 캐리 신호는 기입 스캔 신호 혹은 보상 스캔 신호에서 분기되는 신호가 아니다. 이에 따라, 캐리 신호는 해당 행의 화소 회로들에 대응하는 부하들(도 4의 L1, L2 참조)로부터의 영향을 받지 않으면서 다음 스테이지에 안정적으로 출력될 수 있다. 예를 들면, 캐리 신호는 상대적으로 짧은 천이 시간을 가질 수 있다. 따라서, 캐리 신호는 향상된 신뢰성을 가질 수 있다. 결과적으로, 스캔 드라이버(200)의 동작 방법은 향상된 신뢰성을 제공할 수 있다.
도 10은 도 9의 S120단계의 실시 예를 보여주는 순서도이다.
S210단계에서, 스테이지 선택 신호가 제 i 스테이지 내 스테이지 선택 노드(도 5의 STN 참조)에 전달되어, 스테이지 선택 노드의 전압 신호를 인에이블한다. S220단계에서, 스테이지 선택 노드의 인에이블된 전압 신호에 기초하여, 기입 스캔 신호가 생성된다.
도 11은 도 9의 S130단계의 실시 예를 보여주는 순서도이다.
S310단계에서, 제 i 스테이지 내 스테이지 선택 노드(도 5의 STN 참조)의 인에이블된 전압 신호에 기초하여, 캐리 신호가 생성된다.
이와 같이, 기입 스캔 신호 및 캐리 신호는 스테이지 선택 노드의 인에이블된 전압 신호에 기초하여 생성되므로 서로 시간적으로 오버랩할 수 있다.
이상에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자 또는 해당 기술 분야에 통상의 지식을 갖는 자라면, 후술될 특허청구범위에 기재된 본 발명의 사상 및 기술 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
따라서, 본 발명의 기술적 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허청구범위에 의해 정해져야만 할 것이다.
100: 표시 장치
110: 표시 패널
120: 구동 컨트롤러
130: 스캔 드라이버
140: 데이터 드라이버
150: 발광 드라이버
300: 스테이지
310: 기입 스캔 회로
320: 보상 스캔 회로
321: 캐리 신호 생성 회로
322: 출력 회로

Claims (18)

  1. 복수의 화소들을 구동하기 위한 스캔 드라이버에 있어서,
    캐리 라인들을 통해 서로 연결되는 스테이지들을 포함하되,
    상기 스테이지들 중 제 1 스테이지는,
    스테이지 선택 신호에 따라 제 1 스캔 신호를 생성하고, 상기 복수의 화소들 중 동일한 행의 화소들에 상기 제 1 스캔 신호를 인가하는 제 1 스캔 회로; 및
    상기 제 1 스캔 회로에 전기적으로 연결되어 상기 제 1 스캔 신호에 오버랩하는 캐리 신호를 생성하고, 상기 캐리 신호에 따라 제 2 스캔 신호를 상기 동일한 행의 상기 화소들에 제공하는 제 2 스캔 회로를 포함하며,
    상기 캐리 신호는 상기 캐리 라인들 중 하나를 통해 상기 스테이지들 중 제 2 스테이지에 대한 상기 스테이지 선택 신호로서 제공되는 스캔 드라이버.
  2. 제 1 항에 있어서,
    상기 제 1 스캔 회로와 상기 제 2 스캔 회로는 제 1 연결 노드를 통해 연결되고,
    상기 제 1 스캔 회로는 상기 스테이지 선택 신호에 따라 상기 제 1 연결 노드의 전압 신호를 인에이블하고 상기 제 1 연결 노드의 상기 인에이블된 전압 신호에 기초하여 상기 제 1 스캔 신호를 생성하고,
    상기 제 2 스캔 회로는 상기 제 1 연결 노드의 상기 인에이블된 전압에 기초하여 상기 캐리 신호를 생성하는 캐리 신호 생성 회로를 포함하는 스캔 드라이버.
  3. 제 2 항에 있어서,
    상기 제 2 스캔 회로는 제 2 연결 노드를 통해 상기 캐리 신호를 수신하여 상기 제 2 스캔 신호를 생성하는 출력 회로를 더 포함하고,
    상기 캐리 라인들 중 상기 하나는 상기 제 2 연결 노드에서 분기하여 상기 제 2 스테이지에 연결되는 스캔 드라이버.
  4. 제 1 항에 있어서,
    상기 제 2 스캔 회로는 상기 캐리 신호를 인버팅하여 상기 제 2 스캔 신호를 생성하는 스캔 드라이버.
  5. 제 1 항에 있어서,
    상기 복수의 화소들 각각은 P 타입 트랜지스터 및 N 타입 트랜지스터를 포함하고,
    상기 제 1 스캔 신호는 상기 동일한 행의 상기 화소들의 P 타입 트랜지스터들에 인가되며,
    상기 제 2 스캔 신호는 상기 동일한 행의 상기 화소들의 N 타입 트랜지스터들에 인가되는 스캔 드라이버.
  6. 화소들; 및
    상기 화소들을 구동하는 스캔 드라이버를 포함하며,
    상기 스캔 드라이버는
    상기 화소들의 행들을 각각 구동하되, 캐리 라인들을 통해 연결되는 스테이지들을 포함하며,
    상기 스테이지들 중 제 i 스테이지는,
    스테이지 선택 신호에 따라 제 1 스캔 신호를 생성하고, 상기 제 i 스테이지에 대응하는 행의 화소들에 상기 제 1 스캔 신호를 인가하는 제 1 스캔 회로; 및
    상기 제 1 스캔 회로에 전기적으로 연결되어 상기 제 1 스캔 신호에 오버랩하는 캐리 신호를 생성하고, 상기 캐리 신호에 따라 제 2 스캔 신호를 상기 제 i 스테이지에 대응하는 상기 행의 상기 화소들에 제공하는 제 2 스캔 회로를 포함하며,
    상기 i은 1보다 크거나 같은 정수이고,
    상기 캐리 신호는 상기 캐리 라인들 중 하나를 통해 상기 스테이지들 중 제 i+1 스테이지에 대한 상기 스테이지 선택 신호로서 제공되는 표시 장치.
  7. 제 6 항에 있어서,
    상기 화소들을 구동하는 데이터 드라이버를 더 포함하고,
    상기 화소들 각각은,
    상기 제 1 스캔 신호에 응답하여 턴온되어 상기 데이터 드라이버로부터의 데이터 신호를 수신하는 제 1 트랜지스터;
    제 1 노드를 통해 상기 데이터 신호를 수신하여 차징되는 스토리지 커패시터; 및
    상기 제 1 노드에 전기적으로 연결되며, 상기 제 2 스캔 신호에 응답하여 턴온되는 제 2 트랜지스터를 포함하는 표시 장치.
  8. 제 7 항에 있어서,
    상기 화소들 각각은 상기 제 1 노드의 전압에 응답하여 상기 제 1 트랜지스터를 통해 수신된 상기 데이터 신호를 제 2 노드에 전달하는 제 3 트랜지스터를 더 포함하고,
    상기 제 2 트랜지스터는 상기 제 1 노드 및 상기 제 2 노드 사이에 연결되고, 상기 제 2 스캔 신호에 응답하여 턴온되어 상기 데이터 신호를 상기 제 1 노드에 전달하는 표시 장치.
  9. 제 8 항에 있어서,
    상기 제 1 및 제 3 트랜지스터들은 P 타입 트랜지스터들을 포함하고,
    상기 제 2 트랜지스터는 N 타입 트랜지스터를 포함하는 표시 장치.
  10. 제 8 항에 있어서,
    상기 화소들 각각은 상기 제 2 노드에 전기적으로 연결되는 발광 다이오드를 더 포함하는 표시 장치.
  11. 제 6 항에 있어서,
    상기 스캔 드라이버를 제어하는 구동 컨트롤러를 더 포함하되,
    상기 스테이지들은 상기 캐리 라인들을 통해 순차적으로 연결되는 제 1 내지 제 m 스테이지들을 포함하고,
    상기 제 i 스테이지가 상기 제 1 스테이지인 경우, 상기 제 i 스테이지는 상기 구동 컨트롤러로부터 시작 신호를 상기 스테이지 선택 신호로서 수신하는 표시 장치.
  12. 제 6 항에 있어서,
    상기 스캔 드라이버를 제어하는 구동 컨트롤러를 더 포함하되,
    상기 구동 컨트롤러는 제 1 클럭 신호들 및 상기 제 1 클럭 신호들과 연관된 제 2 클럭 신호들을 생성하고,
    상기 제 1 스캔 회로는 상기 제 1 클럭 신호들 중 적어도 하나에 응답하여 동작하고,
    상기 제 2 스캔 회로는 상기 제 2 클럭 신호들 중 적어도 하나에 응답하여 동작하는 표시 장치.
  13. 제 6 항에 있어서,
    상기 제 1 스캔 회로와 상기 제 2 스캔 회로는 제 1 연결 노드를 통해 연결되고,
    상기 제 1 스캔 회로는 상기 스테이지 선택 신호에 따라 상기 제 1 연결 노드의 전압 신호를 인에이블하고 상기 제 1 연결 노드의 상기 인에이블된 전압 신호에 기초하여 상기 제 1 스캔 신호를 생성하고,
    상기 제 2 스캔 회로는 상기 제 1 연결 노드의 상기 인에이블된 전압에 기초하여 상기 캐리 신호를 생성하는 캐리 신호 생성 회로를 포함하는 표시 장치.
  14. 제 13 항에 있어서,
    상기 제 2 스캔 회로는 제 2 연결 노드를 통해 상기 캐리 신호를 수신하여 상기 제 2 스캔 신호를 생성하는 출력 회로를 더 포함하고,
    상기 캐리 라인들 중 상기 하나는 상기 제 2 연결 노드에서 분기하여 상기 제 i+1 스테이지에 연결되는 표시 장치.
  15. 제 13 항에 있어서,
    상기 제 2 스캔 회로는 상기 캐리 신호를 인버팅하여 상기 제 2 스캔 신호를 생성하는 표시 장치.
  16. 복수의 화소들을 구동하기 위한 방법에 있어서:
    상기 복수의 화소들의 행들은 각각 스테이지들에 연결되고, 상기 스테이지들은 서로 연결되며,
    상기 방법은 상기 스테이지들 중 어느 하나에서:
    스테이지 선택 신호를 수신하는 단계;
    상기 스테이지 선택 신호에 따라 제 1 스캔 신호를 생성하여 상기 복수의 화소들 중 동일한 행의 화소들에 상기 제 1 스캔 신호를 인가하는 단계;
    상기 제 1 스캔 신호에 오버랩하는 캐리 신호를 생성하는 단계;
    상기 캐리 신호에 따라 제 2 스캔 신호를 생성하여 상기 동일한 행의 상기 화소들에 상기 제 2 스캔 신호를 인가하는 단계; 및
    상기 캐리 신호를 상기 스테이지들 중 다른 하나에 대한 상기 스테이지 선택 신호로서 제공하는 단계를 포함하는 방법.
  17. 제 16 항에 있어서,
    상기 제 1 스캔 신호를 인가하는 단계는,
    상기 스테이지 선택 신호에 따라 내부 노드에 인에이블된 전압 신호를 생성하는 단계; 및
    상기 인에이블된 전압 신호에 기초하여 제 1 스캔 신호를 생성하는 단계를 포함하고,
    상기 캐리 신호를 생성하는 단계는,
    상기 인에이블된 전압 신호에 기초하여 상기 캐리 신호를 생성하는 단계를 포함하는 방법.
  18. 제 16 항에 있어서,
    상기 제 2 스캔 신호를 인가하는 단계는 상기 캐리 신호를 인버팅하여 상기 제 2 스캔 신호를 생성하는 단계를 포함하는 방법.
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