KR20240006886A - 전류 제어 오차를 줄이는 가상 동기기 구현 장치 및 방법 - Google Patents

전류 제어 오차를 줄이는 가상 동기기 구현 장치 및 방법 Download PDF

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이경규
류호선
문주영
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한국전력공사
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Abstract

전류를 직접적으로 피드백하지 않는 전압원 형태의 인버터 운용에서 전류 제어 오차를 줄이는 가상 동기기 구현 장치가 개시된다. 상기 가상 동기기 구현 장치는, 지령 명령(f,V)을 입력받아 d-q축 전압 지령(ed0,eq0)을 생성하는 가상 동기기, 상기 d-q축 전압 지령(ed0,eq0)을 기반으로 왜곡 전압의 추정치()를 계산하는 상태 추정기, 상기 d-q축 전압 지령(ed0,eq0)에 상기 추정치()를 더해 생성되는 최종 d-q축 전압 지령(ed,eq)을 최종 출력 전압 지령( )으로 변환하는 좌표 변환기, 및 상기 최종 출력 전압 지령( )을 입력으로 받아 전력을 그리드에 공급하는 인버터를 포함하는 것을 특징으로 한다.

Description

전류 제어 오차를 줄이는 가상 동기기 구현 장치 및 방법{Apparatus and Method for implementing virtual synchronizer decreasing current control error}
본 발명은 가상 동기기 기술에 관한 것으로서, 더 상세하게는 전류 제어 오차를 줄이는 가상 동기기 구현 장치 및 방법에 대한 것이다.
재래식 동기기에서는 기계적인 회전이 전자기적인 변환을 거쳐 전압으로 생성되기 때문에, 재래식 동기기는 전류원보다는 전압원으로서 전력계통에 연결되어 각종 기능을 수행한다.
가상 동기기는 전력 변환 장치인 인버터를 이용해 기존 재래식 동기기의 동작을 모사하는 것으로서, 가상 동기기의 인버터도 전압원으로서의 동작을 모사하도록 제어된다.
가상 동기기는 실재하지 않는 동기기 모델과 실재하는 필터 임피던스, 계통 전압 등을 고려하여 출력 전압에 대한 지령값을 결정하게 된다. 하지만, 실제 인버터의 출력에 나타나는 비선형적인 특성, 파라미터 추정 오차 및 계통 전압 측정시의 고주파 노이즈 등으로 인해, 모델링에 기반한 가상 동기기 구현시 의도치 않은 방향으로의 전류 증가 또는 감소를 초래할 수 있다.
전류를 직접적으로 피드백하지 않는 전압원 형태의 인버터 운용은 정상상태에서 전류 제어 오차가 발생할 수 있으므로, 모델링 기반의 가상 동기기는 전류 제어의 정확도를 높이기 위한 별도의 수단이 필요하다.
1. 대한민국 특허공개번호 제10-2021-0096656호
본 발명은 위 배경기술에 따른 문제점을 해소하기 위해 제안된 것으로서, 전류를 직접적으로 피드백하지 않는 전압원 형태의 인버터 운용에서 전류 제어 오차를 줄이는 가상 동기기 구현 장치 및 방법을 제공하는데 그 목적이 있다.
또한, 본 발명은 가상 동기기의 설계자가 파악하고 있는 모델에 의해 출력되었어야 할 전류와 실제로 출력되는 전류 사이의 차이를 이용하여, 가상 동기기의 전기기계적인 모델링에서 반영하지 못한 성분을 추정하는 상태 추정기를 설계 및 부가하여 전류 제어의 정확도를 높일 수 있는 가상 동기기 구현 장치 및 방법을 제공하는데 다른 목적 있다.
본 발명은 위에서 제시된 과제를 달성하기 위해, 전류를 직접적으로 피드백하지 않는 전압원 형태의 인버터 운용에서 전류 제어 오차를 줄이는 가상 동기기 구현 장치를 제공한다.
상기 가상 동기기 구현 장치는,
지령 명령(f,V)을 입력받아 d-q축 전압 지령(ed0,eq0)을 생성하는 가상 동기기;
상기 d-q축 전압 지령(ed0,eq0)을 기반으로 왜곡 전압의 추정치()를 계산하는 상태 추정기;
상기 d-q축 전압 지령(ed0,eq0)에 상기 추정치()를 더해 생성되는 최종 d-q축 전압 지령(ed,eq)을 최종 출력 전압 지령( )으로 변환하는 좌표 변환기; 및
상기 최종 출력 전압 지령( )을 입력으로 받아 전력을 그리드에 공급하는 인버터;를 포함하는 것을 특징으로 한다.
이때, 상기 상태 추정기는 수학식 (여기서, 는 추정 d-q축 전류이고, 는 왜곡 전압의 추정치이고, ed,eq는 최종 d-q축 전압 지령이고, k1 내지 k8은 계수 행렬이고, R은 필터 저항, L은 필터 인덕턴스, ω는 동기 주파수, vd,vq는 d-q축 전압이고, id,iq는 d-q축 전류이다)을 이용하여 상기 왜곡 전압의 추정치를 산출하는 것을 특징으로 한다.
또한, 상기 왜곡 전압의 추정치는 상기 수학식의 우변을 적분하여 산출되는 것을 특징으로 한다.
또한, 상기 상태 추정기는 상기 왜곡 전압에 대한 낮은 주파수 대역의 변화를 추정하기 위해 상기 왜곡 전압의 미분변화()를 0에 가깝게 모델링하는 것을 특징으로 한다.
또한, 상기 최종 d-q축 전압 지령(ed,eq)은 수학식 ( 여기서, ed0,eq0는 d-q축 전압 지령이고, 는 왜곡 전압의 추정치이다)으로 정의되는 것을 특징으로 한다.
또한, 상기 왜곡 전압의 추정치는 계통 전압 및 d-q축 전류(id,iq)에 대해 저역통과필터를 통과시킨 값인 것을 특징으로 한다.
또한, 상기 상태 추정기는 (s는 라플라스 연산자이고, ωn은 k1 내지 k8을 통해 정해지는 상태추정기의 대역폭, 는 왜곡 전압의 추정치이고, ed,eq는 최종 d-q축 전압 지령이고, k1 내지 k8은 계수 행렬이고, vd,vq는 d-q축 전압이고, R은 필터 저항, L은 필터 인덕턴스 이다)을 이용하여 상기 왜곡 전압의 추정치를 산출하는 것을 특징으로 한다.
다른 한편으로, 본 발명의 다른 일실시예는, (a) 가상 동기기가 지령 명령(f,V)을 입력받아 d-q축 전압 지령(ed0,eq0)을 생성하는 단계; (b) 상태 추정기가 상기 d-q축 전압 지령(ed0,eq0)을 기반으로 왜곡 전압의 추정치()를 계산하는 단계; (c) 좌표 변환기가 상기 d-q축 전압 지령(ed0,eq0)에 상기 추정치()를 더해 생성되는 최종 d-q축 전압 지령(ed,eq)을 최종 출력 전압 지령()으로 변환하는 단계; 및 (d) 인버터가 상기 최종 출력 전압 지령()을 입력으로 받아 전력을 그리드에 공급하는 단계;를 포함하는 것을 특징으로 하는 전류 제어 오차를 줄이는 가상 동기기 구현 방법을 제공한다.
본 발명에 따르면, 왜곡 전압을 추정한후 전압 지령에 반영함에 따라, 전류를 직접적으로 피드백하지 않는 전압원 형태의 인버터 운용에서 전류 제어 오차를 줄일 수 있다.
또한, 본 발명의 다른 효과로서는 가상동기기의 전기기계적인 모델링에서 반영하지 못한 성분을 추정하는 상태추정기를 설계 및/또는 부가함으로써 전류 제어의 정확도를 높일 수 있다는 점을 들 수 있다.
도 1은 본 발명의 일실시예에 따른 가상 동기기 구현 장치의 블럭도이다.
도 2는 본 발명의 일실시예에 따른 전류 제어 오차를 줄이는 과정을 보여주는 흐름도이다.
도 3 및 도 4는 일반적인 계통 주파수 급변 시 출력되는 d-q축 전류를 나타내는 그래프이다.
도 5 및 도 6은 본 발명의 일실시예에 따른 계통 주파수 급변 시 출력되는 d-q축 전류를 나타내는 그래프이다.
본 발명은 다양한 변경을 가할 수 있고 여러 가지 실시예를 가질 수 있는바, 특정 실시예들을 도면에 예시하고 상세한 설명에 구체적으로 설명하고자 한다. 그러나 이는 본 발명을 특정한 실시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.
각 도면을 설명하면서 유사한 참조부호를 유사한 구성요소에 대해 사용한다.
제 1, 제 2등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다.
예를 들어, 본 발명의 권리 범위를 벗어나지 않으면서 제 1 구성요소는 제 2 구성요소로 명명될 수 있고, 유사하게 제 2 구성요소도 제 1 구성요소로 명명될 수 있다. "및/또는" 이라는 용어는 복수의 관련된 기재된 항목들의 조합 또는 복수의 관련된 기재된 항목들 중의 어느 항목을 포함한다.
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미가 있다.
일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥상 가지는 의미와 일치하는 의미를 가지는 것으로 해석되어야 하며, 본 출원에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않아야 한다.
이하 첨부된 도면을 참조하여 본 발명의 일실시예에 따른 전류 제어 오차를 줄이는 가상 동기기 구현 장치 및 방법을 상세하게 설명하기로 한다.
도 1은 본 발명의 일실시예에 따른 가상 동기기 구현 장치(100)의 블럭도이다. 도 1을 참조하면, 가상 동기기 구현 장치(100)는, 지령 명령(f,V)을 입력받아 d-q축 전압 지령(ed0,eq0)을 생성하는 가상 동기기(110), 왜곡 전압의 추정치(
Figure pat00017
)를 계산하는 상태 추정기(120), d-q축 전압 지령(ed0,eq0)에 왜곡 전압의 추정치(
Figure pat00018
)를 더해 생성되는 최종 d-q축 전압 지령(ed,eq)을 최종 출력 전압 지령( )으로 변환하는 좌표 변환기(130), 최종 출력 전압 지령( )을 입력으로 받아 전력을 그리드에 공급하는 인버터(140) 등을 포함하여 구성될 수 있다.
인버터(140)의 출력에서 계통 전압에 이르는 전압 방정식은 다음식과 같다.
여기서, ed,eq는 최종 d-q축 전압 지령이고, R은 필터 저항, L은 필터 인덕턴스, ω는 동기 주파수, id,iq는 d-q축 전류이고, vd,vq는 d-q축 전압이고, vad,vaq는 인버터 구현의 비이상적인 특성이나 모델링 오차에 의해 왜곡이 일어나는 정도를 나타낸다.
가상 동기기(110)는 지령 명령(f,V)을 입력받아 구성되는 알고리즘인 가상 동기(VSM: Virtual Synchronous Machine) 모델을 통해 d-q축 전압 지령(ed0,eq0)을 생성하는 기능을 수행한다.
상태 추정기(120)는 좌표 변환기(130)에 입력되는 최종 d-q축 전압 지령( ed,eq)으로부터 왜곡 전압을 추정하는 기능을 수행한다. 상태 추정기(120)는 왜곡 전압의 추정치()를 계산한다. 가상 동기기의 설계자가 파악하고 있는 모델에 의해 출력되었어야 할 전류와 실제로 출력되는 전류 사이에 차이가 발생하며, 이러한 차이에 따른 왜곡 전압을 추정하여 추정치를 계산한다. 즉, 가상 동기기의 전기기계적인 모델링에서 반영하지 못한 성분을 추정한다.
여기서 인버터 구현의 비이상적인 특성이나 모델링 오차에 의해 왜곡이 일어나는 정도를 별도의 전압(vad, vaq)으로 분리 표기한다. 이러한 왜곡 전압은 비선형적이고 운전 조건에 따라 달라지기 때문에 단순한 모델링이 쉽지 않아, 일반적인 가상 동기기의 모델링 과정에서 무시되어 반영되지 않는다.
이러한 왜곡 전압을 상태 추정기(120)를 통해 실시간적으로 추정하고, 전류 제어의 정확도를 높이는데 활용코자 한다. 상태 추정기는 다음 수학식과 같이 구현될 수 있다.
여기서, 는 추정 d-q축 전류이고, 는 왜곡 전압의 추정치이고, ed,eq는 최종 d-q축 전압 지령이고, k1 내지 k8은 계수 행렬이고, vd,vq는 d-q축 전압이다.
왜곡 전압의 미분변화(
Figure pat00026
)를 0에 가깝게 모델링함으로써, 왜곡 전압에 대한 100Hz 이하 낮은 주파수 대역의 변화를 추정할 수 있다.
수학식2에서 우변을 적분하면, 왜곡 전압의 추정치()를 계산할 수 있다. 따라서, 최종 d-q축 전압 지령(ed,eq)은 다음식과 같이 표현될 수 있다.
여기서, ed0,eq0는 d-q축 전압 지령이다.
추정된 왜곡 전압은 위 수학식과 같이 가상 동기기 모델의 알고리즘에 의해 생성된 d-q축 전압 지령에 더해져 최종적으로 출력되는 최종 d-q축 전압 지령(ed,eq)이 된다.
도 1에 도시된 바와 같이, 최종적으로 출력되는 최종 d-q축 전압 지령(ed,eq)은 다시 수학식 2에서 왜곡 전압을 추정하기 위해 사용된다.
좌표 변환기(130)는 최종 d-q축 전압 지령(ed,eq)을 최종 출력 전압 지령( )으로 변환하는 기능을 수행한다. 즉, 2상 좌표계(dq)에서 3상 좌표계(abc)로 변환한다. 따라서, 3상 출력 전압 지령이 생성되어 인버터(140)에 입력된다.
인버터(140)는 상기 최종 전압 지령()에 따라 전력을 변환하여 그리드(140)에 공급하는 기능을 수행한다. 이를 위해, 전력 반도체가 쌍으로 각 상마다 나란히 연결된다.
전력 반도체는 FET(Field Effect Transistor), MOSFET(Metal Oxide Semiconductor FET), IGBT(Insulated Gate Bipolar Mode Transistor), 파워 정류 다이오드 등과 같은 반도체 스위칭 소자, 사이리스터, GTO(Gate Turn-Off) 사이리스터, TRIAC(Triode for alternating current), SCR(Silicon Controlled Rectifier) 등이 사용될 수 있다.
그리드(140)는 송전계통 및 배전계통으로 구성되는 송배전계통 (Transmission and Distribution Systems)으로서, 발전 설비에서 생산된 전력을 직접 소비하는 수용가까지 유통 배분하는 설비들의 결합이다. 따라서, 송전선, 배전선, 변전소 및 이들과 밀접한 관계를 갖는 각종 보호 장치, 제어 장치, 조정 장치(차단기, 피뢰기, 보호 계전 시스템, 전압 조정용 콘덴서) 등이 구성된다.
도 2는 본 발명의 일실시예에 따른 전류 제어 오차를 줄이는 과정을 보여주는 흐름도이다. 도 2를 참조하면, 가상 동기기(110)가 지령 명령(f,V)을 입력받아 d-q축 전압 지령(ed0,eq0)을 생성한다(단계 S210). ed0,eq0는 가상동기기 반응을 하기 위한 전압 출력 성분을 의미한다.
이후, 상태 추정기(120)는 가상 동기기에 의해 출력되어야 할 전류와 실제로 출력되는 전류사이의 차이를 산출하여 반영하지 못한 성분을 추정하여 왜곡 전압의 추정치()를 계산한다(단계 S230,S240).
이후, d-q축 전압 지령(ed0,eq0)에 상기 추정치()를 더해 생성되는 최종 d-q축 전압 지령(ed,eq)이 생성된다(단계 S250). 물론, 단계 S250에서 생성되는 최종 d-q축 전압 지령(ed,eq)은 다시 단계 S230으로 진행된다.
최종적으로 좌표 변환기(130)는 최종 d-q축 전압 지령(ed,eq)을 최종 출력 전압 지령( )으로 변환하고, 이를 인버터(140)에 공급한다(단계 S260).
한편, 수학식 2에서 미분을 라플라스 연산자인 s로 바꾸고 k1 ~ k8을 구체화할 경우, 등가적으로 다음식과 같이 표현할 수 있다.
여기서, s는 라플라스 연산자이고, ωn은 상태추정기의 대역폭, 는 왜곡 전압의 추정치이고, ed,eq는 최종 d-q축 전압 지령이고, k1 내지 k8은 계수 행렬이고, vd,vq는 d-q축 전압이고, R은 필터 저항, L은 필터 인덕턴스 이다.
수학식 4에서는 수학식 2와 다르게, 추정된 왜곡 전압의 추정치는 계통 전압 및 d-q축 전류(id,iq)에 대해 저역통과필터를 통과시킨 값이 되는 것을 알 수 있다.
본 발명에서 핵심이 되는 d-q 전압에 대한 추정은 수학식 2에 기반해서 적분을 통해 구현할 수도 있고, 수학식 4에 기반해서 필터 형태로 구현할 수도 있다.
도 3 및 도 4는 일반적인 계통 주파수 급변 시 가상동기기에서 출력되는 d-q축 전류를 나타내는 그래프이다. 특히 도 3 및 도 4는 본 발명의 일실시예가 적용되기 전의 가상동기기 반응을 나타내는 그래프이다.
도 3을 참조하면, d축 전류와 주파수의 그래프(310)에서 실제 계통 주파수(311) 및 가상 동기기 주파수(312)가 도시된다. 시간과 d축 전류의 그래프(320)에서 d축 전류 지령(321) 및 실제 d축 전류(322)가 도시된다.
또한, 시간과 q축 전류의 그래프(330)에서 q축 전류 지령(331) 및 실제 q축 전류(332)가 도시된다.
도 4를 참조하면, 그래프(410)에서 실제 계통 주파수(411) 및 가상 동기기 주파수(412)가 도시된다. 여기서, Te는 계통 연결에 의한 가상동기기 상의 부하토크 이다.
시간과 토크의 그래프(420)에서 가상 동기기 기계입력 토크(422), 가상 동기기 실제 전기적인 토크(423), 가상 관성에 의한 출력 토크분(421)이 도시된다.
또한, 시간과 전력[W]의 그래프(430)에서 가상 관성에 의해 공급되는 전력(431)이 도시된다.
도 3 및 도 4에 도시된 바와 같이, 의도된 전류 지령에서 실제 전류가 벗어난 채로 정상상태가 유지되는 것을 알 수 있다. 부연하면, -10% 인덕턴스 오차이고, 인버터 데드타임이 25μs이다.
도 5 및 도 6은 본 발명의 일실시예에 따른 계통 주파수 급변 시 출력되는 d-q축 전류를 나타내는 그래프이다. 도 5을 참조하면, 시간와 주파수의 그래프(510)에서 실제 계통 주파수(511) 및 가상 동기기 주파수(512)가 도시된다. 시간과 d축 전류의 그래프(520)에서 d축 전류 지령(521) 및 실제 d축 전류(522)가 도시된다.
또한, 시간과 q축 전류의 그래프(530)에서 q축 전류 지령(531) 및 실제 q축 전류(532)가 도시된다.
도 6을 참조하면, 시간과 주파수의 그래프(610)에서 실제 계통 주파수(611) 및 가상 동기기 주파수(612)가 도시된다. 여기서, Te는 계통 연결에 의한 가상동기기상의 부하토크이다.
시간과 토크의 그래프(620)에서 가상 동기기 기계입력 토크(622), 가상 동기기 실제 전기적인 토크(623), 가상 관성에 의한 출력 토크분(621)이 도시된다.
또한, 시간과 전력[W]의 그래프(630)에서 가상 관성에 의해 공급되는 전력(631)이 도시된다.
도 5 및 도 6의 경우, 왜곡 전압을 추정한 후 전압 지령에 반영할 경우, 가상 동기기의 실제 전류가 전류 지령을 통해 의도한 값 근처에 더 가깝게 머무는 것을 알 수 있다. 도 3 및 도 4와 마찬가지로 -10% 인덕턴스 오차와 인버터 데드타임이 25μs가 있음에도 불구하고 전류 왜곡이 덜하다.
주파수 급변 시에는 인버터가 전압원으로 동작하여 전류원 속성을 다소 잃게 되므로, 제안하는 발명도 의도된 전류 지령에서 벗어난 전류가 나타나는 것을 알 수있다.
하지만, 제안하는 발명을 적용하지 않을 경우, 특히 d축 전류는 지령에서 매우 크게 벗어나는 것을 알 수 있고 전력계통에 제공하는 관성 에너지도 적은 것을 알 수 있다.
제안하는 발명을 적용할 경우 정상상태 제어 오차를 줄일 수 있고, 과도상태에서 관성 에너지를 제공하는 경우에도 더욱 많은 에너지를 순간적으로 제공가능하다.
도 3 내지 도 6에서 x축은 전부 시간축이고, y축은 주파수, 전류, 토크이며, 단위에 따라 W: 전력, N-m: 토크, Hz: 주파수, A: 전류이다.
또한, 여기에 개시된 실시형태들과 관련하여 설명된 방법 또는 알고리즘의 단계들은, 마이크로프로세서, 프로세서, CPU(Central Processing Unit) 등과 같은 다양한 컴퓨터 수단을 통하여 수행될 수 있는 프로그램 명령 형태로 구현되어 컴퓨터 판독 가능 매체에 기록될 수 있다. 상기 컴퓨터 판독 가능 매체는 프로그램 (명령) 코드, 데이터 파일, 데이터 구조 등을 단독으로 또는 조합하여 포함할 수 있다.
상기 매체에 기록되는 프로그램 (명령) 코드는 본 발명을 위하여 특별히 설계되고 구성된 것들이거나 컴퓨터 소프트웨어 당업자에게 공지되어 사용 가능한 것일 수도 있다. 컴퓨터 판독 가능 기록 매체의 예에는 하드 디스크, 플로피 디스크 및 자기 테이프 등과 같은 자기 매체(magnetic media), CD-ROM, DVD, 블루레이 등과 같은 광기록 매체(optical media) 및 롬(ROM: Read Only Memory), 램(RAM: Random Access Memory), 플래시 메모리 등과 같은 프로그램 (명령) 코드를 저장하고 수행하도록 특별히 구성된 반도체 기억 소자가 포함될 수 있다.
여기서, 프로그램 (명령) 코드의 예에는 컴파일러에 의해 만들어지는 것과 같은 기계어 코드뿐만 아니라 인터프리터 등을 사용해서 컴퓨터에 의해서 실행될 수 있는 고급 언어 코드를 포함한다. 상기된 하드웨어 장치는 본 발명의 동작을 수행하기 위해 하나 이상의 소프트웨어 모듈로서 작동하도록 구성될 수 있으며, 그 역도 마찬가지이다.
100: 가상 동기기 구현 장치
110: 가상 동기기
120: 상태 추정기
130: 좌표 변환기
140: 인버터

Claims (14)

  1. 지령 명령(f,V)을 입력받아 d-q축 전압 지령(ed0,eq0)을 생성하는 가상 동기기(110);
    상기 d-q축 전압 지령(ed0,eq0)을 기반으로 왜곡 전압의 추정치()를 계산하는 상태 추정기(120);
    상기 d-q축 전압 지령(ed0,eq0)에 상기 추정치()를 더해 생성되는 최종 d-q축 전압 지령(ed,eq)을 최종 출력 전압 지령( )으로 변환하는 좌표 변환기(130); 및
    상기 최종 출력 전압 지령( )을 입력으로 받아 전력을 그리드에 공급하는 인버터(140);
    를 포함하는 것을 특징으로 하는 전류 제어 오차를 줄이는 가상 동기기 구현 장치.
  2. 제 1 항에 있어서,
    상기 상태 추정기(120)는 수학식 (여기서, 는 추정 d-q축 전류이고, 는 왜곡 전압의 추정치이고, ed,eq는 최종 d-q축 전압 지령이고, k1 내지 k8은 계수 행렬이고, R은 필터 저항, L은 필터 인덕턴스, ω는 동기 주파수, vd,vq는 d-q축 전압이고, id,iq는 d-q축 전류이다)을 이용하여 상기 왜곡 전압의 추정치를 산출하는 것을 특징으로 하는 전류 제어 오차를 줄이는 가상 동기기 구현 장치.
  3. 제 2 항에 있어서,
    상기 왜곡 전압의 추정치는 상기 수학식의 우변을 적분하여 산출되는 것을 특징으로 하는 전류 제어 오차를 줄이는 가상 동기기 구현 장치.
  4. 제 2 항에 있어서,
    상기 상태 추정기(120)는 상기 왜곡 전압에 대한 낮은 주파수 대역의 변화를 추정하기 위해 상기 왜곡 전압의 미분변화()를 0에 가깝게 모델링하는 것을 특징으로 하는 전류 제어 오차를 줄이는 가상 동기기 구현 장치.
  5. 제 2 항에 있어서,
    상기 최종 d-q축 전압 지령(ed,eq)은 수학식 ( 여기서, ed0,eq0는 d-q축 전압 지령이고, 는 왜곡 전압의 추정치이다)으로 정의되는 것을 특징으로 하는 전류 제어 오차를 줄이는 가상 동기기 구현 장치.
  6. 제 1 항에 있어서,
    상기 왜곡 전압의 추정치는 계통 전압 및 d-q축 전류(id,iq)에 대해 저역통과필터를 통과시킨 값인 것을 특징으로 하는 전류 제어 오차를 줄이는 가상 동기기 구현 장치.
  7. 제 6 항에 있어서,
    상기 상태 추정기(120)는 (s는 라플라스 연산자이고, ωn은 상태추정기의 대역폭, 는 왜곡 전압의 추정치이고, ed,eq는 최종 d-q축 전압 지령이고, k1 내지 k8은 계수 행렬이고, vd,vq는 d-q축 전압이고, R은 필터 저항, L은 필터 인덕턴스이다)을 이용하여 상기 왜곡 전압의 추정치를 산출하는 것을 특징으로 하는 전류 제어 오차를 줄이는 가상 동기기 구현 장치.
  8. (a) 가상 동기기(110)가 지령 명령(f,V)을 입력받아 d-q축 전압 지령(ed0,eq0)을 생성하는 단계;
    (b) 상태 추정기(120)가 상기 d-q축 전압 지령(ed0,eq0)을 기반으로 왜곡 전압의 추정치()를 계산하는 단계;
    (c) 좌표 변환기(130)가 상기 d-q축 전압 지령(ed0,eq0)에 상기 추정치()를 더해 생성되는 최종 d-q축 전압 지령(ed,eq)을 최종 출력 전압 지령( )으로 변환하는 단계; 및
    (d) 인버터(140)가 상기 최종 출력 전압 지령( )을 입력으로 받아 전력을 그리드에 공급하는 단계;
    를 포함하는 것을 특징으로 하는 전류 제어 오차를 줄이는 가상 동기기 구현 방법.
  9. 제 8 항에 있어서,
    상기 상태 추정기(120)는 수학식 (여기서, 는 추정 d-q축 전류이고, 는 왜곡 전압의 추정치이고, ed,eq는 최종 d-q축 전압 지령이고, k1 내지 k8은 계수 행렬이고, R은 필터 저항, L은 필터 인덕턴스, ω는 동기 주파수, vd,vq는 d-q축 전압이고, id,iq는 d-q축 전류이다)을 이용하여 상기 왜곡 전압의 추정치를 산출하는 것을 특징으로 하는 전류 제어 오차를 줄이는 가상 동기기 구현 방법.
  10. 제 9 항에 있어서,
    상기 왜곡 전압의 추정치는 상기 수학식의 우변을 적분하여 산출되는 것을 특징으로 하는 전류 제어 오차를 줄이는 가상 동기기 구현 방법.
  11. 제 8 항에 있어서,
    상기 상태 추정기(120)는 상기 왜곡 전압에 대한 낮은 주파수 대역의 변화를 추정하기 위해 상기 왜곡 전압의 미분변화()를 0에 가깝게 모델링하는 것을 특징으로 하는 전류 제어 오차를 줄이는 가상 동기기 구현 방법.
  12. 제 9 항에 있어서,
    상기 최종 d-q축 전압 지령(ed,eq)은 수학식 ( 여기서, ed0,eq0는 d-q축 전압 지령이고, 는 왜곡 전압의 추정치이다)으로 정의되는 것을 특징으로 하는 전류 제어 오차를 줄이는 가상 동기기 구현 방법.
  13. 제 8 항에 있어서,
    상기 왜곡 전압의 추정치는 계통 전압 및 d-q축 전류(id,iq)에 대해 저역통과필터를 통과시킨 값인 것을 특징으로 하는 전류 제어 오차를 줄이는 가상 동기기 구현 방법.
  14. 제 13 항에 있어서,
    상기 상태 추정기(120)는 (s는 라플라스 연산자이고, ωn은 상태추정기의 대역폭, 는 왜곡 전압의 추정치이고, ed,eq는 최종 d-q축 전압 지령이고, k1 내지 k8은 계수 행렬이고, vd,vq는 d-q축 전압이고, R은 필터저항, L은 필터인덕턴스 이다)을 이용하여 상기 왜곡 전압의 추정치를 산출하는 것을 특징으로 하는 전류 제어 오차를 줄이는 가상 동기기 구현 방법.

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