KR20240001066A - Method of manufacturing dram cell - Google Patents
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Abstract
일 양상에 따른 DRAM 셀 제조방법은, 기판상에 절연층이 형성되는 단계, 상기 절연층상에 채널층이 형성되는 단계, 산소 환경에서 고압 열처리가 수행되는 단계, 상기 채널층과 상기 절연층의 일부 영역에 트렌치가 형성되는 단계, 상기 트렌치를 사이에 두고 상기 채널층상에 제1 게이트 구조물 및 제2 게이트 구조물이 형성되는 단계, 상기 제1 게이트 구조물을 사이에 두고 제1 소스 및 제1 드레인이 형성되는 단계, 상기 제2 게이트 구조물을 사이에 두고 제2 소스 및 제2 드레인이 형성되는 단계, 수소 환경에서 열처리가 수행되는 단계 및 상기 제1 드레인과 상기 제2 게이트 구조물을 전기적으로 연결하는 스토리지 노드라인이 형성되는 단계를 포함할 수 있다.A DRAM cell manufacturing method according to one aspect includes forming an insulating layer on a substrate, forming a channel layer on the insulating layer, performing high-pressure heat treatment in an oxygen environment, and a portion of the channel layer and the insulating layer. Forming a trench in the region, forming a first gate structure and a second gate structure on the channel layer with the trench interposed therebetween, forming a first source and a first drain with the first gate structure interposed therebetween. forming a second source and a second drain with the second gate structure interposed therebetween, performing heat treatment in a hydrogen environment, and a storage node electrically connecting the first drain and the second gate structure. It may include the step of forming a line.
Description
본 명세서는 반도체 메모리 셀을 제조하는 방법에 관한 것으로서, 보다 상세하게는 트랜지스터를 이용하여 DRAM 셀을 제조하는 방법에 관한 것이다.This specification relates to a method of manufacturing a semiconductor memory cell, and more specifically, to a method of manufacturing a DRAM cell using a transistor.
고성능 전자 시스템에 널리 사용되고 있는 반도체 메모리 디바이스(Semiconductor memory device)는 반도체 메모리 모듈은 휘발성 메모리(예, DRAM) 칩 또는 비휘발성 메모리 칩(예, ROM, 하드디스크, NAND, NOR)을 포함한다. 반도체 메모리 디바이스는 외부의 메모리 컨트롤러와 채널을 통해 데이터를 송수신하고 전력을 공유한다. Semiconductor memory devices are widely used in high-performance electronic systems. Semiconductor memory modules include volatile memory (eg, DRAM) chips or non-volatile memory chips (eg, ROM, hard disk, NAND, NOR). Semiconductor memory devices transmit and receive data and share power through external memory controllers and channels.
디램(DRAM) 디바이스(Dynamic Random Access Memory device)는 DRAM 셀들의 어레이를 포함하며, 각 DRAM 셀들은 데이터 비트를 저장한다. 데이터 비트를 저장하기 위해, 각 DRAM 셀은 캐패시터와 액세스 트랜지스터를 포함한다. DRAM 셀에서, 캐패시터의 전하 충전 여부에 따라 논리 "1"과 논리 "0"이 표현될 수 있다. 한국특허공개공보 제10-2022-0012120호는 캐패시터를 이용하여 데이터 비트를 저장하는 반도체 소자를 개시한다.A DRAM device (Dynamic Random Access Memory device) includes an array of DRAM cells, each DRAM cell storing a data bit. To store data bits, each DRAM cell contains a capacitor and an access transistor. In a DRAM cell, logic “1” and logic “0” can be expressed depending on whether the capacitor is charged. Korean Patent Publication No. 10-2022-0012120 discloses a semiconductor device that stores data bits using a capacitor.
DRAM 셀에서, 시간이 지남에 따라 캐패시터에 저장된 전하는 누설된다. 따라서 DRAM 셀에 저장된 데이터가 유지되기 위해서는 다시쓰기(Rewriting)에 의해서 DRAM 셀들을 주기적으로 리프레시(Refresh)해야 한다. In DRAM cells, the charge stored in the capacitor leaks over time. Therefore, in order for data stored in DRAM cells to be maintained, the DRAM cells must be periodically refreshed through rewriting.
최근에는 3D DRAM 디바이스의 적용이 늘어나고 있다. 따라서 3D DRAM 셀들의 크기(Scalability)가 축소될 필요가 있다.Recently, the application of 3D DRAM devices is increasing. Therefore, the size (scalability) of 3D DRAM cells needs to be reduced.
본 명세서의 목적은 저장 캐패시터 없이 트랜지스터만으로 구성되는 DRAM 셀의 제조방법을 제공하는 것이다.The purpose of this specification is to provide a method of manufacturing a DRAM cell consisting only of a transistor without a storage capacitor.
본 명세서의 목적은 전하의 누설이 방지될 수 있는 DRAM 셀의 제조방법을 제공하는 것이다.The purpose of this specification is to provide a method of manufacturing a DRAM cell in which charge leakage can be prevented.
본 명세서의 목적은 종래에 비해 작은 사이즈를 가지며 보다 높은 성능을 갖는 DRAM 셀의 제조방법을 제공하는 것이다.The purpose of this specification is to provide a method of manufacturing a DRAM cell with a smaller size and higher performance than the conventional one.
본 명세서의 목적은 이상에서 언급한 목적으로 제한되지 않으며, 언급되지 않은 본 명세서의 다른 목적 및 장점들은 이하에서 기술되는 본 명세서의 실시예에 의해 보다 분명하게 이해될 것이다. 또한, 본 명세서의 목적 및 장점들은 청구범위에 기재된 구성요소들 및 그 조합에 의해 실현될 수 있다.The purpose of the present specification is not limited to the purposes mentioned above, and other purposes and advantages of the present specification that are not mentioned will be more clearly understood by the examples of the present specification described below. Additionally, the objects and advantages of the present specification can be realized by the components and combinations thereof described in the claims.
일 양상에 따른 DRAM 셀 제조방법은, 기판상에 절연층이 형성되는 단계, 상기 절연층상에 채널층이 형성되는 단계, 산소 환경에서 고압 열처리가 수행되는 단계, 상기 채널층과 상기 절연층의 일부 영역에 트렌치가 형성되는 단계, 상기 트렌치를 사이에 두고 상기 채널층상에 제1 게이트 구조물 및 제2 게이트 구조물이 형성되는 단계, 상기 제1 게이트 구조물을 사이에 두고 제1 소스 및 제1 드레인이 형성되는 단계, 상기 제2 게이트 구조물을 사이에 두고 제2 소스 및 제2 드레인이 형성되는 단계, 수소 환경에서 열처리가 수행되는 단계 및 상기 제1 드레인과 상기 제2 게이트 구조물을 전기적으로 연결하는 스토리지 노드라인이 형성되는 단계를 포함할 수 있다.A DRAM cell manufacturing method according to one aspect includes forming an insulating layer on a substrate, forming a channel layer on the insulating layer, performing high-pressure heat treatment in an oxygen environment, and a portion of the channel layer and the insulating layer. Forming a trench in the region, forming a first gate structure and a second gate structure on the channel layer with the trench interposed therebetween, forming a first source and a first drain with the first gate structure interposed therebetween. forming a second source and a second drain with the second gate structure interposed therebetween, performing heat treatment in a hydrogen environment, and a storage node electrically connecting the first drain and the second gate structure. It may include the step of forming a line.
실시예들에 따르면 저장 캐패시터 없이 트랜지스터만으로 구성되는 DRAM 셀이 제조될 수 있다.According to embodiments, a DRAM cell consisting of only a transistor without a storage capacitor can be manufactured.
실시예들에 따르면 DRAM 셀의 구동 과정에서 전하의 누설이 방지될 수 있다.According to embodiments, leakage of charge can be prevented during the driving process of a DRAM cell.
실시예들에 따르면 종래에 비해 작은 사이즈를 가지며 보다 높은 성능을 갖는 DRAM 셀이 제조될 수 있다.According to embodiments, a DRAM cell with a smaller size and higher performance compared to the prior art can be manufactured.
도 1 및 도 2는 일 실시예에 따른 DRAM 셀 제조방법을 나타내는 도면이다.
도 3은 일 실시예에 따라 수소 환경에서 고압 열처리에 의해 제조된 DRAM 셀의 성능 특성을 나타내는 도면이다. 도 3의 (a)는 압력에 따른 전자 이동도 특성을 나타내고, 도 3의 (b)는 압력에 따른 SS(Subthreshold swing) 특성을 나타낸다.
도 4는 일 실시예에 따라 2개의 트랜지스터로 구성된 DRAM 셀의 회로도를 나타내는 도면이다.1 and 2 are diagrams showing a DRAM cell manufacturing method according to one embodiment.
FIG. 3 is a diagram showing performance characteristics of a DRAM cell manufactured by high-pressure heat treatment in a hydrogen environment according to one embodiment. Figure 3(a) shows electron mobility characteristics according to pressure, and Figure 3(b) shows SS (subthreshold swing) characteristics according to pressure.
FIG. 4 is a diagram illustrating a circuit diagram of a DRAM cell composed of two transistors according to one embodiment.
이하, 첨부된 도면을 참조하여 본 발명의 실시예들이 당업자가 용이하게 이해하고 재현할 수 있도록 상세히 기술된다. 본 발명을 설명함에 있어 관련된 공지 기능 또는 구성에 대한 구체적인 설명이 본 발명 실시예들의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우에는 그 상세한 설명이 생략될 수 있다. 본 명세에서 사용되는 용어들은 사용자 또는 운용자의 의도, 관례 등에 따라 충분히 변형될 수 있으므로, 각 용어들의 정의는 본 명세서 전반의 내용을 토대로 내려져야 할 것이다.Hereinafter, with reference to the accompanying drawings, embodiments of the present invention are described in detail so that those skilled in the art can easily understand and reproduce them. In describing the present invention, if it is determined that a detailed description of a related known function or configuration may unnecessarily obscure the gist of the embodiments of the present invention, the detailed description may be omitted. Since the terms used in this specification can be sufficiently modified depending on the user's or operator's intention, customs, etc., the definition of each term should be made based on the overall contents of this specification.
또한 전술한, 그리고 추가적인 발명의 양상들은 후술하는 실시예들을 통해 명백해질 것이다. 본 명세서에서 선택적으로 기재된 양상이나 선택적으로 기재된 실시예의 구성들은 비록 도면에서 단일의 통합된 구성으로 도시되었다 하더라도 달리 기재가 없는 한 당업자에게 기술적으로 모순인 것이 명백하지 않다면 상호간에 자유롭게 조합될 수 있는 것으로 이해되어야 한다.Additionally, the above-described and additional inventive aspects will become apparent through the examples described below. Even though the aspects or configurations of the embodiments optionally described in the specification are shown as a single integrated configuration in the drawings, unless otherwise stated, they can be freely combined with each other unless it is obvious to those skilled in the art that there is a technical contradiction. It must be understood.
따라서, 본 명세서에 기재된 실시예와 도면에 도시된 구성은 본 발명의 바람직한 일 실시예에 불과할 뿐이고 본 발명의 기술적 사상을 모두 대변하는 것은 아니므로, 본 출원시점에 있어서 이들을 대체할 수 있는 다양한 균등물과 변형 예들이 있을 수 있음을 이해하여야 한다.Accordingly, the embodiments described in this specification and the configurations shown in the drawings are only preferred embodiments of the present invention and do not represent the entire technical idea of the present invention, and therefore, various equivalents that can replace them at the time of filing the present application may be used. It should be understood that there may be variations and examples.
도 1은 일 실시예에 따른 DRAM 셀 제조방법을 나타내는 도면이다. 1 is a diagram showing a DRAM cell manufacturing method according to an embodiment.
도시된 바와 같이, 일 실시예에 따른 DRAM 셀 제조방법은, 기판(100)상에 절연층(110)이 형성되는 단계((a))가 포함될 수 있다. 예컨대 절연층(110)은 SiO2 성분을 포함할 수 있으나, 절연층(110)의 성분이 이에 한정되는 것은 아니다. 절연층(110)은 기판(100)으로 전류가 흐르는 것을 방지할 수 있다. As shown, the DRAM cell manufacturing method according to one embodiment may include a step (a) of forming an insulating layer 110 on the substrate 100. For example, the insulating layer 110 may include a SiO 2 component, but the component of the insulating layer 110 is not limited thereto. The insulating layer 110 can prevent current from flowing into the substrate 100.
일 실시예에서, 절연층(110) 형성 이후에 고압 산소 열처리 단계가 수행될 수 있다. 특히 SiO2를 저온에서 증착한 PECVD 저품질 산화막에 대해서 고압 산소 열처리가 수행될 수 있다.In one embodiment, a high-pressure oxygen heat treatment step may be performed after forming the insulating layer 110. In particular, high-pressure oxygen heat treatment can be performed on low-quality PECVD oxide films deposited with SiO 2 at low temperature.
다른 실시예에서, 기판(100)과 절연층(110) 사이에 또 다른 절연층이 개재될 수 있다. 예를 들어 알루미나(Al2O3) 성분을 포함하는 절연층이 추가로 개재되어 절연의 효과를 높일 수 있다.In another embodiment, another insulating layer may be interposed between the substrate 100 and the insulating layer 110. For example, an insulating layer containing an alumina (Al 2 O 3 ) component may be additionally interposed to increase the insulating effect.
일 실시예에 따른 DRAM 셀 제조방법은, 절연층(110)상에 채널층(120)이 형성되는 단계(b)를 포함할 수 있다. 채널층(120)은 Indium, Gallium, Zinc, 및 Oxide를 포함하는 아몰퍼스(Amorphous) 반도체(a-IGZO)일 수 있다.A DRAM cell manufacturing method according to an embodiment may include step (b) of forming a channel layer 120 on the insulating layer 110. The channel layer 120 may be an amorphous semiconductor (a-IGZO) containing indium, gallium, zinc, and oxide.
채널층(120)의 두께는 실시예에 따라 달라질 수 있다. 채널층(120)의 두께에 따라서 문턱 전압값(Vth)이 달라질 수 있다.The thickness of the channel layer 120 may vary depending on the embodiment. The threshold voltage value (Vth) may vary depending on the thickness of the channel layer 120.
일 실시예에 따른 DRAM 셀 제조방법은, 산소 환경에서 채널층(120)에 고압 열처리가 수행되는 단계(c)를 더 포함할 수 있다. 이로 인해, 산소 공공(Oxyzen Vacancy) 농도가 감소될 수 있다.The DRAM cell manufacturing method according to one embodiment may further include step (c) of performing high-pressure heat treatment on the channel layer 120 in an oxygen environment. Because of this, the oxygen vacancy concentration may be reduced.
IGZO TFT 제조 시 채널층(120)에 발생하는 산소 공공이 최소화되면 문턱 전압값(Vth)이 양의 방향으로 유지되어 DRAM 셀의 누설 전류가 충분히 낮아질 수 있다.When oxygen vacancies occurring in the channel layer 120 are minimized when manufacturing an IGZO TFT, the threshold voltage value (V th ) is maintained in the positive direction and the leakage current of the DRAM cell can be sufficiently low.
산소 환경에서 채널층(120)에 고압 열처리가 수행되는 단계(c)는, 100°C 내지 600°C의 온도 범위에서 수행될 수 있으며, 바람직하게는 200°C 내지 400°C의 온도 범위에서 수행될 수 있다. 또한, 산소 환경에서 채널층(120)에 고압 열처리가 수행되는 단계(c)는, 2기압 내지 30기압의 압력 범위에서 수행될 수 있으며, 바람직하게는 5기압 내지 20기압의 압력 범위에서 수행될 수 있다.Step (c), in which high-pressure heat treatment is performed on the channel layer 120 in an oxygen environment, may be performed in a temperature range of 100 °C to 600 °C, and preferably in a temperature range of 200 °C to 400 °C. It can be done. In addition, step (c) of performing high-pressure heat treatment on the channel layer 120 in an oxygen environment may be performed in a pressure range of 2 to 30 atmospheres, and is preferably performed in a pressure range of 5 to 20 atmospheres. You can.
일 실시예에 따른 DRAM 셀 제조방법은, 채널층(120)과 절연층(110)의 일부 영역이 에칭되어 기판이 노출되도록 트렌치(T)가 형성되는 단계(d)를 포함할 수 있다. 트렌치는 아래에 설명될 쓰기 트랜지스터(Write Transistor)와 읽기 트랜지스터(Read Transistor)를 구분하는 경계가 될 수 있다. 트렌치는 채널 형성을 단절하는 기능을 할 수 있다.The DRAM cell manufacturing method according to one embodiment may include step (d) of forming a trench T so that a partial region of the channel layer 120 and the insulating layer 110 is etched to expose the substrate. The trench can be a boundary that separates the write transistor and read transistor, which will be explained below. The trench may function to sever the channel formation.
도시되지는 않았으나, 다른 실시예에서 트렌치(T)에 절연물질(예컨대, Al2O3)이 충진될 수 있다. 절연물질의 충진으로 인해 절연 효과가 극대화될 수 있다. Although not shown, in another embodiment, the trench T may be filled with an insulating material (eg, Al 2 O 3 ). The insulation effect can be maximized by filling with insulating material.
일 실시예에 따른 DRAM 셀 제조방법은, 트렌치를 사이에 두고 채널층(120) 상에 제1 게이트 구조물(G1) 및 제2 게이트 구조물(G2)이 형성되는 단계(f)를 포함할 수 있다. 제1 게이트 구조물(G1) 및 제2 게이트 구조물(G2)은 반도체 산화물층(예컨대, Al2O3) 및 전극층을 포함할 수 있다. 반도체 산화물층은 확산 방지막층으로도 지칭될 수 있다. 제1 게이트 구조물(G1) 및 제2 게이트 구조물(G2)의 성분 및/또는 사이즈는 서로 동일할 수 있다. 제1 게이트 구조물(G1) 및 제2 게이트 구조물(G2)은 워드라인(미도시)과 전기적으로 연결될 수 있다. A DRAM cell manufacturing method according to an embodiment may include a step (f) of forming a first gate structure (G1) and a second gate structure (G2) on the channel layer 120 with a trench therebetween. . The first gate structure G1 and the second gate structure G2 may include a semiconductor oxide layer (eg, Al 2 O 3 ) and an electrode layer. The semiconductor oxide layer may also be referred to as a diffusion barrier layer. Components and/or sizes of the first gate structure G1 and the second gate structure G2 may be the same. The first gate structure G1 and the second gate structure G2 may be electrically connected to a word line (not shown).
일 실시예에 따른 DRAM 셀 제조방법은, 제1 게이트 구조물을 사이에 두고 제1 소스(S1) 및 제1 드레인(D1)이 형성되고, 제2 게이트 구조물을 사이에 두고 제2 소스(S2) 및 제2 드레인(D2)이 형성되는 단계(g)를 포함할 수 있다.In a DRAM cell manufacturing method according to an embodiment, a first source (S1) and a first drain (D1) are formed with a first gate structure between them, and a second source (S2) is formed with a second gate structure between them. and step (g) of forming a second drain (D2).
제1 트랜지스터(T1)는 제1 게이트 구조물(G1), 제1 소스(S1) 및 제1 드레인(D1), 및 절연층(110)을 포함할 수 있다. 제2 트랜지스터(T2)는 제2 게이트 구조물(G2), 제2 소스(S2) 및 제2 드레인(D2), 및 절연층(110)을 포함할 수 있다. 제1 트랜지스터(T1)는 쓰기 트랜지스터(Write Transistor)의 기능을 수행할 수 있고, 제2 트랜지스터(T2)는 읽기 트랜지스터(Read Transistor)의 기능을 수행할 수 있다. 제1 트랜지스터(T1) 및 제2 트랜지스터(T2)는 기판(100)을 공유할 수 있다.The first transistor T1 may include a first gate structure G1, a first source S1, a first drain D1, and an insulating layer 110. The second transistor T2 may include a second gate structure G2, a second source S2, a second drain D2, and an insulating layer 110. The first transistor T1 may function as a write transistor, and the second transistor T2 may function as a read transistor. The first transistor T1 and the second transistor T2 may share the substrate 100.
일 실시예에 따른 DRAM 셀 제조방법은, 제1 드레인(D1)과 제2 게이트 구조물(G2)을 전기적으로 연결하는 스토리지 노드라인(130, Storage node line)이 형성되는 단계(h)를 포함할 수 있다. 스토리지 노드라인(130)은 도체로 구성되며 쓰기/읽기 제어 신호를 제1 트랜지스터(T1)에서 제2 트랜지스터(T2)로 전달하는 기능을 수행할 수 있다.A DRAM cell manufacturing method according to an embodiment may include a step (h) of forming a storage node line 130 that electrically connects the first drain D1 and the second gate structure G2. You can. The storage node line 130 is made of a conductor and can perform the function of transmitting a write/read control signal from the first transistor (T1) to the second transistor (T2).
트렌치(T)와 스토리지 노드라인(130)의 형성으로 인해 제1 드레인(D1)에서 제2 소스(S2)로의 채널 형성이 차단되고, 제1 드레인(D1)으로부터 제2 게이트 구조물(G2)로 쓰기/읽기 제어 신호가 전송될 수 있다.Due to the formation of the trench T and the storage node line 130, the formation of a channel from the first drain D1 to the second source S2 is blocked, and the channel formation from the first drain D1 to the second gate structure G2 is blocked. A write/read control signal may be transmitted.
일 실시예에 따른 DRAM 셀 제조방법은, 수소 환경에서 고압 열처리가 수행되는 단계(i)를 포함할 수 있다. 예시적으로, 수소 환경에서 고압 열처리가 수행되는 단계(i)는 스토리지 노드라인을 형성하는 단계(h) 이후에 수행될 수 있다. 그러나 수소 환경에서 고압 열처리가 수행되는 단계(i)가 반드시 스토리지 노드라인을 형성하는 단계(h) 이후에 수행되어야 하는 것은 아니다.A DRAM cell manufacturing method according to an embodiment may include step (i) in which high-pressure heat treatment is performed in a hydrogen environment. Illustratively, step (i) of performing high-pressure heat treatment in a hydrogen environment may be performed after step (h) of forming the storage node line. However, step (i) of performing high-pressure heat treatment in a hydrogen environment does not necessarily have to be performed after step (h) of forming the storage node line.
수소 환경에서 고압 열처리가 수행되는 단계(i)는, 100°C 내지 600°C의 온도 범위에서 수행될 수 있으며, 바람직하게는 200°C 내지 400°C의 온도 범위에서 수행될 수 있다. 또한, 수소 환경에서 고압 열처리가 수행되는 단계(i)는, 2기압 내지 30기압의 압력 범위에서 수행될 수 있으며, 바람직하게는 5기압 내지 20기압의 압력 범위에서 수행될 수 있다. 수소 환경에서 고압 열처리가 수행됨으로써 적정 수준의 수소가 소스 영역 및 드레인 영역의 계면에 침투할 수 있다. 이에 따라서 소스 영역이나 드레인 영역의 정션(junction)의 저항값이 전술한 산소 환경에서의 열처리가 수행되기 이전의 수준으로 회복될 수 있다.Step (i), in which high-pressure heat treatment is performed in a hydrogen environment, may be performed in a temperature range of 100°C to 600°C, and preferably may be performed in a temperature range of 200°C to 400°C. Additionally, step (i), in which high-pressure heat treatment is performed in a hydrogen environment, may be performed in a pressure range of 2 to 30 atmospheres, and preferably may be performed in a pressure range of 5 to 20 atmospheres. By performing high-pressure heat treatment in a hydrogen environment, an appropriate level of hydrogen can penetrate into the interface between the source region and the drain region. Accordingly, the resistance value of the junction in the source region or drain region can be restored to the level before the heat treatment in the oxygen environment described above was performed.
전술한 바와 같이 IGZO TFT 제조 시 채널층(120)에 발생하는 산소 공공이 최소화되면 문턱 전압값(Vth)이 양의 방향으로 유지되어 DRAM 셀의 누설 전류가 충분히 낮아질 수 있다. 그러나 소스 영역이나 드레인 영역의 정션에서는 충분히 많은 산소 공공이 유지되어야 DRAM의 저항값이 충분히 낮아질 수 있다. 따라서 전술한 산소 환경에서의 열처리만으로는 채널층의 특성과 소스 영역 및 드레인 영역의 특성이 동시에 만족될 수 없다. As described above, when oxygen vacancies generated in the channel layer 120 are minimized when manufacturing an IGZO TFT, the threshold voltage value (V th ) is maintained in the positive direction and the leakage current of the DRAM cell can be sufficiently low. However, a sufficiently large number of oxygen vacancies must be maintained at the junction of the source or drain area for the resistance value of the DRAM to be sufficiently low. Therefore, the characteristics of the channel layer and the characteristics of the source region and drain region cannot be satisfied simultaneously only through heat treatment in the oxygen environment described above.
이러한 문제를 해결하기 위해서, 본 발명의 실시예에서는 저온, 고압 조건의 산소 환경에서 채널층에 대한 열처리가 수행된 후 게이트 구조물 상에 확산 방지막이 형성된다. 그리고 나서, 저온, 고압 조건의 수소 환경에서 소스 영역 및 드레인 영역에 대한 열처리가 수행된다. 이에 따라서 채널층의 전기적 특성 및 소스 영역 및 드레인 영역의 전기적 특성을 각각 향상시킬 수 있다.To solve this problem, in an embodiment of the present invention, heat treatment is performed on the channel layer in an oxygen environment under low temperature and high pressure conditions, and then a diffusion barrier film is formed on the gate structure. Then, heat treatment is performed on the source region and drain region in a hydrogen environment under low temperature and high pressure conditions. Accordingly, the electrical characteristics of the channel layer and the source region and drain region can be improved, respectively.
수소 환경에서 압력이 증가할수록 전자 이동도(Mobility) 및 SS(Subthreshold Swing) 특성이 개선되는 효과가 실험에 의해 증명된다. 산소 공공 결함에 대한 패시베이션에 의해서 캐리어가 증가할 수 있다.Experiments demonstrate that electron mobility and SS (subthreshold swing) characteristics improve as pressure increases in a hydrogen environment. Carriers can be increased by passivation of oxygen vacancy defects.
복수개의 DRAM 셀이 워드라인 및/또는 비트라인과 연결되어 하나의 DRAM 디바이스가 구성될 수 있다.A plurality of DRAM cells may be connected to a word line and/or a bit line to form one DRAM device.
도 3은 일 실시예에 따라 수소 환경에서 고압 열처리에 의해 제조된 DRAM 셀의 성능 특성을 보여 주는 도면이다. FIG. 3 is a diagram showing performance characteristics of a DRAM cell manufactured by high-pressure heat treatment in a hydrogen environment according to one embodiment.
도 3의 (a)는 압력에 따른 전자 이동도 특성을 보여 주는 도면이고, 도 3의 (b)는 압력에 따른 SS(Subthreshold Swing) 특성을 보여 주는 도면이다. 도 3의 (a)에 도시된 바와 같이, 2기압 내지 30기압의 압력 범위의 수소 환경에서 압력이 증가할수록 전자 이동도(Mobility)가 대체로 증가함을 알 수 있다. 특히 20기압까지는 전자 이동도가 확연히 증가하다가 20기압 이상에서는 전자 이동도가 포화됨을 알 수 있다.Figure 3(a) is a diagram showing electron mobility characteristics according to pressure, and Figure 3(b) is a diagram showing SS (Subthreshold Swing) characteristics according to pressure. As shown in (a) of FIG. 3, it can be seen that electron mobility generally increases as the pressure increases in a hydrogen environment in the pressure range of 2 to 30 atmospheres. In particular, it can be seen that electron mobility clearly increases up to 20 atm, but becomes saturated above 20 atm.
또한, 도 3의 (b)에 도시된 바와 같이, 2기압 내지 30기압의 압력 범위 수소 환경에서 압력이 증가할수록 SS가 대체로 감소하는 것을 알 수 있다. 특히 10기압에서 20기압 범위에서 SS가 두드러지게 감소함을 알 수 있다.In addition, as shown in (b) of FIG. 3, it can be seen that SS generally decreases as the pressure increases in a hydrogen environment in the pressure range of 2 to 30 atmospheres. In particular, it can be seen that SS significantly decreases in the range of 10 to 20 atm.
도 4는 일 실시예에 따라 2개의 트랜지스터로 구성된 DRAM 셀의 회로도를 나타내는 도면이다. FIG. 4 is a diagram illustrating a circuit diagram of a DRAM cell composed of two transistors according to one embodiment.
도시된 바와 같이, 쓰기 트랜지스터(T1)과 읽기 트랜지스터(T2)가 전기적으로 연결되어 DRAM 셀(1000)이 구성될 수 있다. As shown, the DRAM cell 1000 may be formed by electrically connecting the write transistor T1 and the read transistor T2.
쓰기 트랜지스터(T1)에서, 제1 게이트 구조물(G1)의 스위칭 동작에 의해 제1 드레인(D1)에서 제1 소스(S1)로 전자가 이동되거나 그렇지 않을 수 있다. 일 실시예에서, 제1 소스(S1)는 쓰기 비트라인에 전기적으로 연결될 수 있으며, 제1 게이트 구조물(G1)은 쓰기 워드라인에 전기적으로 연결될 수 있다. In the write transistor T1, electrons may or may not be moved from the first drain D1 to the first source S1 by the switching operation of the first gate structure G1. In one embodiment, the first source S1 may be electrically connected to the write bit line, and the first gate structure G1 may be electrically connected to the write word line.
제1 드레인(D1)은 스토리지 노드라인(130)을 통해 읽기 트랜지스터(T2)의 제2 게이트 구조물(G2)에 전기적으로 연결될 수 있다. 일 실시예에서, 읽기 트랜지스터(T2)의 제2 소스(S2) 및 제2 드레인(D2)은 각각 읽기 비트라인 및 읽기 워드라인에 전기적으로 연결될 수 있다. 다른 실시예에서, 읽기 트랜지스터(T2)의 제2 소스(S2) 및 제2 드레인(D2)은 각각 읽기 워드라인 및 읽기 비트라인에 전기적으로 연결될 수 있다. The first drain D1 may be electrically connected to the second gate structure G2 of the read transistor T2 through the storage node line 130. In one embodiment, the second source S2 and the second drain D2 of the read transistor T2 may be electrically connected to a read bit line and a read word line, respectively. In another embodiment, the second source S2 and the second drain D2 of the read transistor T2 may be electrically connected to a read word line and a read bit line, respectively.
일 실시예에서, 쓰기 동작을 위해서는, 제2 소스(S2)에 데이터 "1"에 대응되는 1V의 전압을 인가하고 제2 드레인(D2)에 데이터 "0"에 대응되는 0V의 전압을 인가한 상태에서, 제1 게이트 구조물(G1)에 1V의 전압을 인가하고 제1 소스(S1)에 1V의 전압 또는 0V의 전압을 인가할 수 있다. 이에 따라서 스토리지 노드라인에서 나타나는 출력 전압값(VSN)의 변화를 이용하여 읽기 트랜지스터(T2)에 데이터 "1" 또는 데이터 "0"을 쓸 수 있다. In one embodiment, for a write operation, a voltage of 1V corresponding to data “1” is applied to the second source (S2) and a voltage of 0V corresponding to data “0” is applied to the second drain (D2). In this state, a voltage of 1V may be applied to the first gate structure (G1) and a voltage of 1V or a voltage of 0V may be applied to the first source (S1). Accordingly, data “1” or data “0” can be written to the read transistor (T2) by using the change in the output voltage value (VSN) that appears at the storage node line.
일 실시예에서, 읽기 동작을 위해서는, 제2 소스(S2)에 데이터 "1"에 대응되는 1V의 전압을 인가하고 제2 드레인(D2)에 데이터 "0"에 대응되는 0V의 전압을 인가한 상태에서, 제1 게이트 구조물(G1)에 -2V의 전압을 인가하고 제1 소스(S1)에 1V의 전압 또는 0V의 전압을 인가할 수 있다. 이에 따라서 스토리지 노드라인에서 나타나는 출력 전압값(VSN)의 변화를 이용하여 읽기 트랜지스터(T2)에 쓰여진 데이터 "1" 또는 데이터 "0"을 읽을 수 있다.In one embodiment, for a read operation, a voltage of 1V corresponding to data “1” is applied to the second source (S2) and a voltage of 0V corresponding to data “0” is applied to the second drain (D2). In this state, a voltage of -2V may be applied to the first gate structure (G1) and a voltage of 1V or a voltage of 0V may be applied to the first source (S1). Accordingly, the data “1” or data “0” written to the read transistor (T2) can be read using the change in the output voltage value (VSN) appearing on the storage node line.
전술한 쓰기 동작 및 읽기 동작은 하나의 예시일 뿐이며 당업자에 의해 다양한 방식으로 변형될 수 있다.The above-described writing and reading operations are merely examples and may be modified in various ways by those skilled in the art.
이상에서 기술된 바와 같이, 실시예들에 따라서 제조되는 DRAM 셀은 종래의 DRAM 셀과는 달리 저장 캐패시터를 포함하지 않고 2개의 트랜지스터만을 포함한다. 따라서 구동 과정에서 전류의 누설이 방지될 수 있다.As described above, unlike conventional DRAM cells, DRAM cells manufactured according to embodiments do not include a storage capacitor and include only two transistors. Therefore, leakage of current can be prevented during the driving process.
또한 전술한 실시예들에 따르면 DRAM 셀의 제조 과정에서는 저온 조건(100°C 내지 600°C, 바람직하게는 200°C 내지 400°C) 및 고압(2기압 내지 30기압, 바람직하게는 5기압 내지 20기압)의 산소 또는 수소 환경에서 열처리가 수행된다. 이러한 열처리에 의해서 산소 공공에 대한 패시베이션이 이루어지므로 캐리어를 증가시킬 수 있으며, 전자 이동도(Mobility) 및 SS(Subthreshold Swing) 특성이 개선될 수 있다. Additionally, according to the above-described embodiments, in the manufacturing process of the DRAM cell, low temperature conditions (100°C to 600°C, preferably 200°C to 400°C) and high pressure (2 to 30 atm, preferably 5 atm) are used. The heat treatment is performed in an oxygen or hydrogen environment of 20 to 20 atmospheres. Through this heat treatment, passivation of oxygen vacancies is achieved, so carriers can be increased, and electron mobility and SS (subthreshold swing) characteristics can be improved.
이상과 같이 실시예들이 예시한 도면을 참조로 하여 설명되었으나, 본 명세서에 개시된 실시예와 도면에 의해 발명이 한정되는 것은 아니며, 통상의 기술자에 의해 다양한 변형이 이루어질 수 있을 것이다. 실시예들을 설명하면서 발명의 구성에 따른 효과를 명시적으로 기재하여 설명하지 않았을지라도, 해당 구성에 의해 예측 가능한 다른 효과 또한 인정되어야 한다.As described above, the embodiments have been described with reference to the drawings, but the invention is not limited to the embodiments and drawings disclosed in this specification, and various modifications may be made by those skilled in the art. Even if the effects of the configuration of the invention are not explicitly described and explained while describing the embodiments, other effects that can be predicted by the configuration should also be recognized.
Claims (10)
상기 절연층상에 채널층이 형성되는 단계;
산소 환경에서 열처리가 수행되는 단계;
상기 채널층과 상기 절연층의 일부 영역에 트렌치가 형성되는 단계;
상기 트렌치를 사이에 두고 상기 채널층상에 제1 게이트 구조물 및 제2 게이트 구조물이 형성되는 단계;
상기 제1 게이트 구조물을 사이에 두고 제1 소스 및 제1 드레인이 형성되는 단계;
상기 제2 게이트 구조물을 사이에 두고 제2 소스 및 제2 드레인이 형성되는 단계;
수소 환경에서 열처리가 수행되는 단계; 및
상기 제1 드레인과 상기 제2 게이트 구조물을 전기적으로 연결하는 스토리지 노드라인이 형성되는 단계를 포함하는
DRAM 셀 제조방법.
Forming an insulating layer on a substrate;
forming a channel layer on the insulating layer;
heat treatment is performed in an oxygen environment;
forming a trench in a portion of the channel layer and the insulating layer;
forming a first gate structure and a second gate structure on the channel layer with the trench therebetween;
forming a first source and a first drain with the first gate structure interposed therebetween;
forming a second source and a second drain with the second gate structure interposed therebetween;
heat treatment is performed in a hydrogen environment; and
Comprising the step of forming a storage node line electrically connecting the first drain and the second gate structure.
DRAM cell manufacturing method.
상기 산소 환경에서 열처리가 수행되는 단계는
100°C 내지 600°C의 온도 범위에서 수행되는
DRAM 셀 제조방법.
According to paragraph 1,
The step in which heat treatment is performed in the oxygen environment is
Performed in a temperature range of 100°C to 600°C
DRAM cell manufacturing method.
상기 산소 환경에서 열처리가 수행되는 단계는
2기압 내지 30기압의 압력 범위에서 수행되는
DRAM 셀 제조방법.
According to paragraph 1,
The step in which heat treatment is performed in the oxygen environment is
Performed in a pressure range of 2 to 30 atmospheres
DRAM cell manufacturing method.
상기 산소 환경에서 열처리가 수행되는 단계는
200°C 내지 400°C의 온도 범위에서 수행되는
DRAM 셀 제조방법.
According to paragraph 1,
The step in which heat treatment is performed in the oxygen environment is
Performed in a temperature range of 200°C to 400°C
DRAM cell manufacturing method.
상기 산소 환경에서 열처리가 수행되는 단계는
5기압 내지 20기압의 압력 범위에서 수행되는
DRAM 셀 제조방법.
According to paragraph 1,
The step in which heat treatment is performed in the oxygen environment is
Performed in a pressure range of 5 to 20 atmospheres
DRAM cell manufacturing method.
상기 수소 환경에서 열처리가 수행되는 단계는
100°C 내지 600°C의 온도 범위에서 수행되는
DRAM 셀 제조방법.
According to paragraph 1,
The step in which heat treatment is performed in the hydrogen environment is
Performed in a temperature range of 100°C to 600°C
DRAM cell manufacturing method.
상기 수소 환경에서 열처리가 수행되는 단계는
2기압 내지 30기압의 압력 범위에서 수행되는
DRAM 셀 제조방법.
According to paragraph 1,
The step in which heat treatment is performed in the hydrogen environment is
Performed in a pressure range of 2 to 30 atmospheres
DRAM cell manufacturing method.
상기 수소 환경에서 열처리가 수행되는 단계는
200°C 내지 400°C의 온도 범위에서 수행되는
DRAM 셀 제조방법.
According to paragraph 1,
The step in which heat treatment is performed in the hydrogen environment is
Performed in a temperature range of 200°C to 400°C
DRAM cell manufacturing method.
상기 수소 환경에서 열처리가 수행되는 단계는
5기압 내지 20기압의 압력 범위에서 수행되는
DRAM 셀 제조방법.
According to paragraph 1,
The step in which heat treatment is performed in the hydrogen environment is
Performed in a pressure range of 5 to 20 atmospheres
DRAM cell manufacturing method.
상기 제1 게이트 구조물 및 제2 게이트 구조물이 형성되는 단계는
상기 제1 게이트 구조물 및 상기 제2 게이트 구조물 상에 확산 방지막이 형성되는 단계를 포함하는
DRAM 셀 제조방법.
According to paragraph 1,
The step of forming the first gate structure and the second gate structure is
Comprising the step of forming a diffusion barrier film on the first gate structure and the second gate structure.
DRAM cell manufacturing method.
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