KR20230171716A

KR20230171716A - 다중 칩 시스템을 위한 회로 장치

Info

Publication number: KR20230171716A
Application number: KR1020220072204A
Authority: KR
Inventors: 김가인
Original assignee: 재단법인대구경북과학기술원
Priority date: 2022-06-14
Filing date: 2022-06-14
Publication date: 2023-12-21

Abstract

본 발명은 다중 칩 시스템을 위한 회로 장치에 관한 것으로, OFDM 방식으로 서로 인터페이스하는 복수의 칩을 포함하는 회로 장치에 있어서, 상기 복수의 칩 중 적어도 하나는, 디지털 데이터를 OFDM 방식으로 인코딩한 신호를 송신하는 OFDM 송신기를 포함하는 송신부, 상기 복수의 칩 중 적어도 다른 하나는 상기 송신한 신호를 수신하여 OFDM 방식으로 복조하여 디지털 데이터를 제공하는 OFDM 수신기를 포함하는 수신부를 포함하는 것을 특징으로 한다.

Description

다중 칩 시스템을 위한 회로 장치{Circuit arrangement for multi-chip systems}

본 발명은 다중 칩 시스템을 위한 회로 장치에 관한 것으로, 보다 상세히는 OFDM을 이용한 다중 칩 시스템을 위한 회로 장치에 관한 것이다.

최근, 매우 정확한 산술연산 결과가 필요하지 않는 어플리케이션에서 연산의 효율을 증가시키기 위해 근사컴퓨팅을 도입하고 있다. 대표적으로, 인공신경망의 추론, 사진/영상 등 멀티미디어의 신호처리가 있으나 소비자가 품질차이를 인지하기 어려운 수준에서 상기 인공신경망의 추론 정확도를 높이거나 상기 사진/영상의 품질을 향상시키는 것은, 관련 알고리즘을 수행하는 반도체 회로의 칩 면적과 소비전력을 불필요하게 증가시킨다.

또한, 고성능 연산 시스템의 경우, 초미세 반도체 공정에서 면적이 큰 칩의 수율 저하, 시스템 요구사양에 따른 확장성 확보 등의 이유로, 모듈화된 주문형 반도체 칩이 필요에 따라 패키지 상에서 여러 칩이 상호 연결되어 필요한 연산을 수행하는 것에 관한 연구가 진행되고 있다. 이에 따라, 인쇄회로기판(PCB) 또는 패키지 상에서 반도체 칩간 통신을 담당하는 인터페이스 회로가 차지하는 면적과 소모전력이 점점 증가하고 있다.

구체적으로, 종래의 상기 근사컴퓨팅이 가능하여 근사로 인한 연산 정확도의 하락이 거의 발생하지 않는 인공신경망 등에 있어서도 비트 에러율이 낮지만, 복잡한 회로를 사용하고 있다. 또한, 종래에는 유선 송수신 회로에서 주로 사용되고 있는 PAM(Pulse-Amplitude Modulation) 전송 방식 또는 NRZ(Non-Return-to-Zero) 등 시간영역의 변조 방식을 사용하기 때문에, 초고속 유선 송수신시 16비트, 32비트 등으로 이루어진 데이터 중 특정 비트에서 발생하는 에러율을 각각 제어할 수 없는 문제점이 있다. 따라서, MSB(most significant bit)의 낮은 에러율을 보장하기 위해서 전체 송수신기의 비트 에러율을 낮춰야 하고, 이는 회로가 차지하는 면적과 소모전력의 상승을 야기시키는 문제점이 있다.

미국 공개특허공보 제2015-0256322호("Full duplex wired communication link that accepts erroneous packets". 공고일 2015.09.10)

본 발명은 상기한 바와 같은 문제점을 해결하기 위해 안출된 것으로, 본 발명에 의한 다중 칩 시스템을 위한 회로 장치의 목적은, 다중 칩간 통신을 위한 인터페이스 회로의 송신기 및 수신기에 있어서 OFDM 방식을 적용함으로써, 상기 인터페이스 회로의 칩면적과 소모전력을 감소시킬 수 있는 회로 장치를 제공함에 있다.

상기한 바와 같은 문제점을 해결하기 위한 본 발명의 다양한 실시예에 의한 다중 칩 시스템을 위한 회로 장치는, OFDM 방식으로 서로 인터페이스하는 복수의 칩을 포함하는 회로 장치에 있어서, 상기 복수의 칩 중 적어도 하나는, 디지털 데이터를 OFDM 방식으로 인코딩한 신호를 송신하는 OFDM 송신기를 포함하는 송신부, 상기 복수의 칩 중 적어도 다른 하나는, 상기 송신한 신호를 수신하여 OFDM 방식으로 복조하여 디지털 데이터를 제공하는 OFDM 수신기를 포함하는 수신부를 포함하는 것을 특징으로 한다.

또한, 상기 송신부는 일정한 Data rate로 송신하는 것을 특징으로 한다.

또한, 상기 송신부와 상기 수신부는 유선채널 및 무선채널 중 적어도 하나로 연결된 것을 특징으로 한다.

또한, 상기 송신부는 bitstream 형태인 상기 디지털 데이터를 수신하여, 소정 개수의 bit로 구성된 단위 데이터를 제공하는 제1 이진 데이터 버퍼를 포함하는 것을 특징으로 한다.

또한, 상기 송신부는 상기 단위 데이터의 bit들의 중요도에 따라 상기 단위 데이터의 bit들을 복수개의 서브 채널(sub-channel)에 할당하되, 상기 복수개의 서브 채널(sub-channel) 중 어느 하나를 제 1 서브 채널이라 하고, 상기 복수개의 서브 채널(sub-channel) 중 다른 어느 하나이고 상기 제 1 서브 채널에 비해서 BER(Bit Error Rate)이 낮은 서브 채널을 제 2 서브 채널이라 할 때, 상기 단위 데이터의 LSB(least significant bit)를 상기 제 1 서브 채널에 할당하고, 상기 단위 데이터의 MSB(most significant bit)를 상기 제 2 서브 채널에 할당하는 것을 특징으로 한다.

또한, 상기 송신부는 상기 복수개의 서브 채널에 할당된 단위 데이터를 QAM(quadrature amplitude modulation) mapping하고, 상기 mapping된 QAM신호를 IFFT(Inverse Fast Fourier Transform) 및 CP(Cyclic Prefix) insertion를 통해 인코딩한 신호를 생성하여 아날로그 신호로 변환시켜 송신하는 것을 특징으로 한다.

또한, 상기 수신부는 수신한 상기 인코딩된 신호의 에러를 정정하는 에러정정부를 더 포함하는 것을 특징으로 한다.

또한, 상기 수신부는 상기 인코딩된 신호를 디지털 신호로 변환하고, CP removal, FFT(Fast Fourier Transform) 및 QAM 디코딩을 통해 복조하는 것을 특징으로 한다.

또한, 상기 복조된 데이터를 입력 받아 소정 개수의 bit로 구성된 단위 데이터를 생성하는 제2 이진 데이터 버퍼를 포함하고, 상기 단위 데이터를 bistream형태의 디지털 데이터로 변환하여 제공하는 것을 특징으로 한다.

상기한 바와 같은 본 발명의 다양한 실시예에 의한 다중 칩 시스템을 위한 회로 장치에 의하면, 회로 장치의 송신기 및 수신기에 OFDM 방식을 적용함으로써, 상기 회로 장치의 칩면적과 소모전력을 감소시킬 수 있는 효과가 있다.

또한, 상기 OFDM 방식을 적용함에 있어서, 부반송파별로 특정 비트를 할당하여 평균 비트 에러율이 높더라도 전체 시스템의 성능에 미치는 영향을 감소시킬 수 있는 효과가 있는 것이다.

도 1은 종래 반도체 칩간 고속 인터페이스 회로의 수신기의 회로를 도시한 개략도이고,
도 2는 종래 6 × 6 AI 가속 시스템을 나타낸 일예이며,
도 3은 본 발명의 일실시예에 의한 다중 칩 시스템을 위한 회로 장치의 블록도이고,
도 4는 상기 도 3을 구체화한 다중 칩 시스템을 위한 회로 장치의 블록도이며,
도 5는 본 발명의 일실시예에 의한 채널 주파수 응답을 도시한 개략도이다.

도 2는 종래 6 × 6 AI 가속 시스템을 나타낸 일예이다.

도 2를 보면, 다중 칩 가속 시스템에서 각각의 칩은 인터페이스 회로를 포함하고 있으며, 상기 인터페이스 회로의 비중이 매우 높은 것을 확인할 수 있다.

이하 첨부된 도면을 참고하여 본 발명의 일실시예에 의한 다중 칩 시스템을 위한 회로 장치에 관하여 상세히 설명한다. 도 3은 본 발명의 일실시예에 의한 다중 칩 시스템을 위한 회로 장치를 도시한 블록도이다.

도 3에 도시된 바와 같이, OFDM 방식으로 서로 인터페이스하는 복수개의 칩을 포함하는 회로 장치는 송신부(100), 수신부(300)를 포함한다.

송신부(100)는 OFDM 송신기를 포함하며, 복수의 칩 중 적어도 하나의 칩은 디지털 데이터를 입력받고, OFDM 방식으로 인코딩하여 송신한다.

수신부(300)는 OFDM 수신기를 포함하며, 상기 복수의 칩 중 적어도 다른 하나는 상기 송신부(100)에서 송신한 신호를 수신하여 OFDM 방식으로 복조하고 디지털 데이터를 제공한다.

이때, 상기 송신부(100)와 상기 수신부(300)는 유선채널로 연결될 수도 있고, 무선채널로 연결될 수 있다.

상기 송신부(100)는 상기 OFDM 송신기를 통해 OFDM 방식으로 인코딩된 신호를 생성하고, D/A 컨버터(105)를 통해 아날로그 신호로 변환하여 송신한다.

상기 수신부(300)는 에러정정부(200)를 더 포함하며, 상기 에러정정부(200)는 AFE(Analog Front End)(201) 및 CTLE(Continuous-time Linear Equalizer)(202)를 포함할 수 있다. 상기 에러정정부(200)는 수신한 상기 아날로그 신호에 포함된 에러를 정정할 수 있다. 다만, 상기 송신부(100)와 상기 수신부(300)가 상기 유선채널로 연결된 경우, 상기 유선채널은 상기 무선채널과 달리 deterministic하고, 시간에 따른 변화가 매우 적기 때문에 상기 다중 칩 시스템이 고정된 상태에서 인공신경망 훈련을 할 경우, 상기 유선채널의 비트 에러 발생 패턴을 학습할 수 있다. 따라서, 상기 유선채널을 포함하고 있을 때, 상기 에러정정부(200)가 없어도 BER(Bit Error Rate)은 높지만 재훈련된 상기 인공신경망의 추론 성능은 저하되지 않을 수 있는 것이다.

상기 수신부(300)는 상기 에러정정부(200)의 출력 신호를 디지털 신호로 변환하는 A/D 컨버터(305)를 포함한다. 또한 상기 A/D 컨버터(305)의 출력을 입력으로 하여, OFDM 방식으로 복조를 하여 상기 디지털 데이터를 제공한다. 또한, 상기 유선채널로 구성되어 상기 다중 칩 시스템이 고정된 상태에서 인공신경망 훈련을 할 경우, 상기 A/D 컨버터(305)는 상기 송신부(100)의 상기 아날로그 신호를 입력으로 하여 디지털 신호로 변환할 수도 있다.

도 4는 상기 도 3을 구체화한 다중 칩 시스템을 위한 회로 장치의 블록도이다.

도 4를 통해, 본 발명의 다중 칩 시스템을 위한 회로 장치의 구성 및 동작에 대해 구체적으로 설명하겠다. 도 4에 도시된 바와 같이, 상기 송신부(100)는 제1 이진 데이터 버퍼(101)를 포함한다.

제1 이진 데이터 버퍼(101)는 상기 송신부(100)가 bitstream 형태의 상기 디지털 데이터를 수신하면, 상기 디지털 데이터를 입력받아 소정 개수의 bit로 구성된 단위 데이터를 제공할 수 있다.

상기 송신부(100)는 상기 제1 이진 데이터 버퍼(101)로부터 상기 단위 데이터를 입력받아 상기 단위 데이터의 bit의 중요도에 따라 복수개의 서브 채널(sub-channel)에 할당할 수 있다. 구체적으로, 상기 복수개의 서브 채널 중 어느 하나의 채널이 제 1 서브 채널이고, 상기 복수개의 서브 채널 중 다른 어느 하나이며 상기 제 1 서브 채널에 비해서 BER(Bit Error Rate)이 낮은 서브 채널이 제 2 서브 채널일 경우, 상기 단위 데이터의 LSB(least significant bit)를 상기 제 1 서브 채널에 할당하고, 상기 단위 데이터의 MSB(most significant bit)를 상기 제 2 서브 채널에 할당할 수 있다. 상기 기재된 할당 방식을 적용함으로써, 평균 BER이 높더라도 시스템의 성능에 미치는 영향을 감소시킬 수 있고, 상기 디지털 데이터의 정밀한 제어가 가능한 효과가 있는 것이다.

상기 송신부(100)는 서브 채널에 할당된 단위 데이터를 QAM(Quadrature Amplitude Modulation) mapping한 후, 상기 mapping된 QAM 신호를 IFFT(103)(Inverse Fast Fourier Transform)및 CP(Cyclic Prefix) insertion(104)를 통해 인코딩한 신호를 생성할 수 있다. 또한, 상기 인코딩한 신호를 상기 D/A 컨버터(105)를 통해 아날로그 신호로 변환하여 송신할 수 있다.

상기 송신부(100)는 상기 디지털 데이터를 송신할 때, 일정한 속도로 송신할 수 있다.

종래에는 데이터 송신 속도가 일정하지 않고, SNR(Signal-to-Noise Ratio)이 낮으면 속도를 줄이는 방식을 사용해왔다. 하지만 본 발명은 종래와 달리 일정한 data rate으로 송신하며, 이는 bit 수를 줄이지 않는 것을 의미한다.

구체적으로, Differential lane 당 112Gb/s 이상급 회로의 동작에는 아날로그 회로 , 디지털 회로를 모두 포함한 Equalizer 회로가 필요하다. 고속 유선 송수신 회로에서는 디지털 clock을 기준으로 매 clock 당 일정한 수의 data bit를 송수신하는데, 전송 속도가 달라지면 그에 따라 아날로그 calibration 회로의 셋팅값, 디지털 회로의 동작 주파수, 및 ADC/DAC의 동작 속도가 변하게 된다. 상기 기재된 변화는 설계 단계에서 송수신기가 넓은 동작 속도의 범위에서 동작이 가능하게 함으로써, 전력 및 면적 효율 하락을 유발하게 된다. 반면, 동작 속도는 유지하면서 Discrete multitone bit loading 등으로 전체적인 data rate을 조절할 경우, 최대 전송 가능한 data rate보다 저하된 data rate으로 인해 전송 비트당 에너지 효율의 저하를 유발하게 된다.

상기 송신부(100)로부터 상기 아날로그 신호를 수신한 상기 수신부(300)는 상기 에러정정부(200)를 통해 상기 아날로그 신호의 에러를 정정할 수 있다. 또한, 상기 에러정정부(200)의 출력 신호를 상기 A/D 컨버터(305)를 통해 디지털 신호로 변환한 후, CP removal(304), FFT(Fast Fourier Transform) 및 QAM 디코딩(302) 을 통해 복조할 수 있다.

상기 수신부(300)는 제2 이진 데이터 버퍼(301)를 더 포함한다. 상기 제2 이진 데이터 버퍼(301)는 상기 복조된 데이터를 입력 받아 소정 개수의 bit로 구성된 단위 데이터를 생성하고, 상기 단위 데이터를 bitstream형태의 디지털 데이터로 변환하여 제공할 수 있다. 따라서, 각 디지털 데이터의 상기 MSB는 상대적으로 낮은 BER을 갖고, 상기 LSB는 상대적으로 높은 BER을 가질 수 있다.

도 5는 본 발명의 일실시예에 의한 채널 주파수 응답을 도시한 개략도이다.

도 5에 도시된 바와 같이, 각 bit의 채널에 대한 주파수 응답을 보면, 상기 MSB는 높은 SNR을 갖고, LSB는 낮은 SNR을 갖는 것을 확인할 수 있다.

본 발명은 상기한 실시예에 한정되지 아니하며, 적용범위가 다양함은 물론이고, 청구범위에서 청구하는 본 발명의 요지를 벗어남이 없이 다양한 변형 실시가 가능한 것은 물론이다.

100 : 송신부
101 : 제1 이진 데이터 버퍼
102 : QAM mapping
103 : IFFT
104 : CP insertion
105 : D/A 컨버터
200 : 에러정정부
201 : AFE(Analog Front End)
202 : CTLE(Continuous-time Linear Equalizer)
300 : 수신부
301 : 제2 이진 데이터 버퍼
302 : QAM 디코딩
303 : FFT/ FDE
304 : CP removal
305 : A/D 컨버터

Claims

OFDM 방식으로 서로 인터페이스하는 복수의 칩을 포함하는 회로 장치에 있어서,
상기 복수의 칩 중 적어도 하나는, 디지털 데이터를 OFDM 방식으로 인코딩한 신호를 송신하는 OFDM 송신기를 포함하는 송신부;
상기 복수의 칩 중 적어도 다른 하나는, 상기 송신한 신호를 수신하여 OFDM 방식으로 복조하여 디지털 데이터를 제공하는 OFDM 수신기를 포함하는 수신부;를 포함하는 것
을 특징으로 하는 회로 장치.
제1항에 있어서,
상기 송신부는 일정한 Data rate로 송신하는 것
을 특징으로 하는 회로 장치.
제1항에 있어서,
상기 송신부와 상기 수신부는,
유선채널 및 무선채널 중 적어도 하나로 연결된 것
을 특징으로 하는 회로 장치.
제1항에 있어서,
상기 송신부는,
bitstream 형태인 상기 디지털 데이터를 수신하여, 소정 개수의 bit로 구성된 단위 데이터를 제공하는 제1 이진 데이터 버퍼를 포함하는 것
을 특징으로 하는 회로 장치.
제4항에 있어서,
상기 송신부는,
상기 단위 데이터의 bit들의 중요도에 따라 상기 단위 데이터의 bit들을 복수개의 서브 채널(sub-channel)에 할당하되,
상기 복수개의 서브 채널(sub-channel) 중 어느 하나를 제 1 서브 채널이라 하고, 상기 복수개의 서브 채널(sub-channel) 중 다른 어느 하나이고 상기 제 1 서브 채널에 비해서 BER(Bit Error Rate)이 낮은 서브 채널을 제 2 서브 채널이라 할 때,
상기 단위 데이터의 LSB(least significant bit)를 상기 제 1 서브 채널에 할당하고, 상기 단위 데이터의 MSB(most significant bit)를 상기 제 2 서브 채널에 할당하는 것을 특징으로 하는 회로 장치.
제5항에 있어서,
상기 송신부는,
상기 복수개의 서브 채널에 할당된 단위 데이터를 QAM(quadrature amplitude modulation) mapping하고, 상기 mapping된 QAM신호를 IFFT(Inverse Fast Fourier Transform) 및 CP(Cyclic Prefix) insertion를 통해 인코딩한 신호를 생성하여 아날로그 신호로 변환시켜 송신하는 것
을 특징으로 하는 회로 장치.
제1항에 있어서,
상기 수신부는,
수신한 상기 인코딩된 신호의 에러를 정정하는 에러정정부를 더 포함하는 것
을 특징으로 하는 회로 장치.
제1항에 있어서,
상기 수신부는,
상기 인코딩된 신호를 디지털 신호로 변환하고, CP removal, FFT(Fast Fourier Transform) 및 QAM 디코딩을 통해 복조하는 것
을 특징으로 하는 회로 장치.
제8항에 있어서,
상기 수신부는,
상기 복조된 데이터를 입력 받아 소정 개수의 bit로 구성된 단위 데이터를 생성하는 제2 이진 데이터 버퍼를 포함하고,
상기 단위 데이터를 bistream형태의 디지털 데이터로 변환하여 제공하는 것
을 특징으로 하는 회로 장치.