KR20230164251A - Transmitter equalization device based voltage regulation - Google Patents

Transmitter equalization device based voltage regulation Download PDF

Info

Publication number
KR20230164251A
KR20230164251A KR1020220056390A KR20220056390A KR20230164251A KR 20230164251 A KR20230164251 A KR 20230164251A KR 1020220056390 A KR1020220056390 A KR 1020220056390A KR 20220056390 A KR20220056390 A KR 20220056390A KR 20230164251 A KR20230164251 A KR 20230164251A
Authority
KR
South Korea
Prior art keywords
tap
data
ffe
post
driver
Prior art date
Application number
KR1020220056390A
Other languages
Korean (ko)
Other versions
KR102646553B1 (en
Inventor
채주형
최병두
Original Assignee
광운대학교 산학협력단
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 광운대학교 산학협력단 filed Critical 광운대학교 산학협력단
Priority to KR1020220056390A priority Critical patent/KR102646553B1/en
Publication of KR20230164251A publication Critical patent/KR20230164251A/en
Application granted granted Critical
Publication of KR102646553B1 publication Critical patent/KR102646553B1/en

Links

Classifications

    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L25/00—Baseband systems
    • H04L25/02—Details ; arrangements for supplying electrical power along data transmission lines
    • H04L25/03—Shaping networks in transmitter or receiver, e.g. adaptive shaping networks
    • H04L25/03006—Arrangements for removing intersymbol interference
    • H04L25/03012—Arrangements for removing intersymbol interference operating in the time domain
    • H04L25/03114—Arrangements for removing intersymbol interference operating in the time domain non-adaptive, i.e. not adjustable, manually adjustable, or adjustable only during the reception of special signals
    • H04L25/03133—Arrangements for removing intersymbol interference operating in the time domain non-adaptive, i.e. not adjustable, manually adjustable, or adjustable only during the reception of special signals with a non-recursive structure
    • H04L25/0314—Arrangements for removing intersymbol interference operating in the time domain non-adaptive, i.e. not adjustable, manually adjustable, or adjustable only during the reception of special signals with a non-recursive structure using fractionally spaced delay lines or combinations of fractionally integrally spaced taps
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L25/00—Baseband systems
    • H04L25/02—Details ; arrangements for supplying electrical power along data transmission lines
    • H04L25/0264—Arrangements for coupling to transmission lines
    • H04L25/0266—Arrangements for providing Galvanic isolation, e.g. by means of magnetic or capacitive coupling
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L25/00—Baseband systems
    • H04L25/02—Details ; arrangements for supplying electrical power along data transmission lines
    • H04L25/0264—Arrangements for coupling to transmission lines
    • H04L25/0272—Arrangements for coupling to multiple lines, e.g. for differential transmission
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L25/00—Baseband systems
    • H04L25/02—Details ; arrangements for supplying electrical power along data transmission lines
    • H04L25/0264—Arrangements for coupling to transmission lines
    • H04L25/0278—Arrangements for impedance matching
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L25/00—Baseband systems
    • H04L25/02—Details ; arrangements for supplying electrical power along data transmission lines
    • H04L25/0264—Arrangements for coupling to transmission lines
    • H04L25/028—Arrangements specific to the transmitter end
    • H04L25/0282—Provision for current-mode coupling

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Computer Networks & Wireless Communication (AREA)
  • Signal Processing (AREA)
  • Cable Transmission Systems, Equalization Of Radio And Reduction Of Echo (AREA)

Abstract

본 발명의 일 측면에 따르면, 전압조정기 기반의 송신 이퀄라이제이션 장치는,
입력된 신호에 대해 전이비트 데이터와 비전이비트 데이터로 분리 처리하는 기능을 포함하는 FFE 콘트롤러;
상기 FFE 콘트롤러로부터 처리된 전이데이터 신호에 대해 임피이턴스 매칭 처리를 포함하여 전송 데이터 신호를 출력하는 메인-탭 드라이버;
상기 FFE 콘트롤러로부터 처리된 비전이데이터 신호에 대해 임피이턴스 매칭 처리를 포함하여 전송 데이터 신호를 출력하는 포스트-탭 드라이버;
상기 메인-탭 드라이버 및 포스트-탭 드라이버에 공급전압을 독립적으로 조정하여 공급하는 공급전압 레귤레이터; 및
상기 메인-탭 드라이버 및 포스트-탭 드라이버에 접지전압을 독립적으로 조정하여 공급하는 공급전압 레귤레이터; 를 포함하는 것을 특징으로 한다.According to one aspect of the present invention, a voltage regulator-based transmission equalization device,
An FFE controller that includes a function to separate and process the input signal into transition bit data and non-transition bit data;
a main-tap driver that outputs a transmission data signal including impitance matching processing for the transition data signal processed by the FFE controller;
a post-tap driver that outputs a transmission data signal including impitance matching processing for the non-transmission data signal processed by the FFE controller;
a supply voltage regulator that independently adjusts and supplies supply voltage to the main-tap driver and post-tap driver; and
a supply voltage regulator that independently adjusts and supplies a ground voltage to the main-tap driver and the post-tap driver; It is characterized by including.

Description

전압조정기 기반의 송신 이퀄라이제이션 장치{Transmitter equalization device based voltage regulation}Transmitter equalization device based voltage regulation}

본 발명은 전압조정기 기반의 송신 이퀄라이제이션 장치에 관한 것이다.The present invention relates to a transmission equalization device based on a voltage regulator.

데이터 중심 시대의 도래와 함께 가상현실, 클라우드 서비스, 고성능 컴퓨팅, 자율주행차 등 많은 신기술이 머신러닝이나 딥러닝을 활용하여 의미 있는 정보를 처리함으로써 빠르게 성장하고 있다. 이러한 기술은 또한 방대한 데이터에서 핵심 속성을 추출하려고 시도한다. 이러한 최근 경향은 입/출력(I/O) 대역폭의 확장을 요구하기 때문에 전기 링크는 고대역폭, 고 견고성 및 에너지 효율적인 기술을 개발하기 위해 광범위한 노력을 기울이고 있다.With the advent of the data-centric era, many new technologies, such as virtual reality, cloud services, high-performance computing, and self-driving cars, are growing rapidly by processing meaningful information using machine learning or deep learning. These techniques also attempt to extract key attributes from large amounts of data. Because these recent trends require expansion of input/output (I/O) bandwidth, electric links are making extensive efforts to develop high-bandwidth, high-robustness, and energy-efficient technologies.

이러한 요구 사항을 달성하는 하나의 방법은 향상된 에너지 효율성으로 핀(pin)당 데이터 속도를 높이는 것이다. 그러나 채널의 주파수 종속적 삽입 손실은 핀당 증가하는 데이터 속도를 제한할 수 있다. 이에 따라 전송로에서 주파수에 의한 지연 특성이나 진폭 특성의 차이로 생기는 파형 일그러짐을 보정 회로에 의해 감소시키는 등화 기술(equalization techniques)이 필요하다. 최근 전기 링크의 응용 프로그램과 환경이 더 다양하기 때문에 채널은 다른 응용 프로그램 또는 동일한 응용 프로그램의 Nyquist 주파수에서 다양한 삽입 손실을 가지게 된다. 따라서 다양한 채널 조건에 대처하기 위해 탭 계수를 유연하게 조정할 수 있는 feed-forward equalization(이하 'FFE' 라 함)를 사용하는 송신기를 설계하는 것이 중요하다.One way to achieve these requirements is to increase data rates per pin with improved energy efficiency. However, the channel's frequency-dependent insertion loss can limit the incremental data rate per pin. Accordingly, equalization techniques are needed to reduce waveform distortion caused by differences in delay characteristics or amplitude characteristics due to frequency in the transmission line using a correction circuit. Because the applications and environments of modern electrical links are more diverse, channels will have different insertion losses for different applications or at the Nyquist frequency for the same application. Therefore, it is important to design a transmitter that uses feed-forward equalization (hereinafter referred to as 'FFE') that can flexibly adjust the tap coefficient to cope with various channel conditions.

디엠퍼시스(de-emphasis) 또는 프리엠퍼시스(pre-emphasis)와 같은 전압 영역의 FFE는 설계 및 테스트의 단순성으로 인해 송신기에서 광범위하게 사용될 수 있다. . FFE가 전류 모드 드라이버 또는 저전압 차동 신호 드라이버에 사용될 때 탭 계수는 일반적으로 바이어스 전류에 의해 제어되어 고해상도를 달성할 수 있게 된다. 그러나 FFE 선형성은 MOS 트랜지스터 기반 비선형 전류원으로 인해 저하될 수 있으며, FFE 범위는 포화 영업 마진으로 인해 제한될 수 있다. 또한 이러한 유형의 드라이버는 FFE 과정에서 short current 경로가 발생되며, 비전이 비트 전송시 임피던스 매칭오류가 발생될 수 있으며, 파워 및 전력소모가 커서 전압 모드 드라이버보다 에너지 효율이 더 낮게 된다. 한편, 전압 모드 드라이버에서 FFE를 구현하면 이러한 문제를 완화할 수 있으나, 전압 모드 드라이버에서 이퀄라제이션을 구현하는 데 사용되는 출력 드라이버 분할은 FFE 분해능을 제한하고 라우팅 혼잡을 유발하며 사전 드라이버 복잡성을 증가시킬 수 있다. 따라서 이러한 전압 모드 설계를 단일 설계로 다양한 채널 환경의 애플리케이션에 적용하는 것은 쉽지가 않다. 즉, 응용에 따라 설계 방법론이나 프로세스 노드를 재설계하여 수정해야 하는 과정이 필요하다. 또한, 전류 모드 드라이버와 동일하게 FFE 과정에서 short current 경로가 발생되며, 비전이 비트 전송시 임피던스 매칭오류가 발생될 수 있다.FFEs in the voltage domain, such as de-emphasis or pre-emphasis, can be widely used in transmitters due to their simplicity in design and test. . When FFE is used in a current-mode driver or low-voltage differential signal driver, the tap coefficient is typically controlled by the bias current to achieve high resolution. However, FFE linearity can be degraded due to MOS transistor-based nonlinear current sources, and FFE range can be limited by saturating operating margins. Additionally, this type of driver generates a short current path during the FFE process, impedance matching errors may occur when transmitting non-transition bits, and the energy efficiency is lower than voltage mode drivers due to large power and power consumption. On the other hand, implementing FFE in voltage-mode drivers can alleviate these problems, but the output driver splitting used to implement equalization in voltage-mode drivers limits FFE resolution, introduces routing congestion, and increases pre-driver complexity. You can do it. Therefore, it is not easy to apply this voltage mode design to applications in various channel environments as a single design. In other words, it is necessary to redesign and modify the design methodology or process node depending on the application. Additionally, as with the current mode driver, a short current path occurs during the FFE process, and an impedance matching error may occur when transmitting a non-transition bit.

미국공개특허공보 US 2019/0156049A1 (Voltage regulator with feed-forward circuit)US Patent Publication US 2019/0156049A1 (Voltage regulator with feed-forward circuit) 대한민국 공개특허공보 KR 2020-0079807A (데이터 송신회로)Republic of Korea Patent Publication KR 2020-0079807A (Data Transmission Circuit)

[1] H. Ko, M. Kim, H. Park, S. Lee, J. Kim, S. Kim, and J.-H. Chae, "A controller PHY for managed DRAM solution with damping-resistor- aided pulse-based feed-forward equalizer" IEEE J. Solid-State Circuits, vol. 56, no. 8, pp. 2563-2573, Aug. 2021.[1] H. Ko, M. Kim, H. Park, S. Lee, J. Kim, S. Kim, and J.-H. Chae, “A controller PHY for managed DRAM solution with damping-resistor-aided pulse-based feed-forward equalizer,” IEEE J. Solid-State Circuits, vol. 56, no. 8, pp. 2563-2573, Aug. 2021. [2] A.M. Ionescu, "Energy efcient computing and sensing in the zettabyteera: From silicon to the cloud" in IEDM Tech. Dig. Dec2017, pp. 1-2. [2] A.M. Ionescu, “Energy efficient computing and sensing in the zettabyteera: From silicon to the cloud” in IEDM Tech. Dig. Dec2017, pp. 1-2. [3] S. Ghose, A. Boroumand, J. S. Kim, J. Gomez-Luna, and O. Mutlu, "Processing-in-memory: A workload-driven perspective" IBM J. Res. Develop., vol. 63, no6, pp. 1-19, Nov. 2019.[3] S. Ghose, A. Boroumand, J. S. Kim, J. Gomez-Luna, and O. Mutlu, “Processing-in-memory: A workload-driven perspective,” IBM J. Res. Develop., vol. 63, no6, pp. 1-19, Nov. 2019. [4] J. Kim, A. Balankutty, and R. Dokania, "A 112 Gb/s PAM-4 56 Gb/s NRZ recongurable transmitter with three-tap FFE in 10-nm FinFET" IEEE J. Solid-State Circuits, vol. 54, no. 1, pp. 29-42, Jan. 2019.[4] J. Kim, A. Balankutty, and R. Dokania, “A 112 Gb/s PAM-4 56 Gb/s NRZ recongurable transmitter with three-tap FFE in 10-nm FinFET,” IEEE J. Solid-State Circuits , vol. 54, no. 1, pp. 29-42, Jan. 2019. [5] J.-H. Chae, Y.-U. Jeong, and S. Kim, "Data-dependent selection of amplitude and phase equalization in a quarter-rate transmitter for memory interfaces," IEEE Trans. Circuits Syst. I, Reg. Papers, vol. 67, no. 9, pp. 2972-2983, Sep. 2020.[5] J.-H. Chae, Y.-U. Jeong, and S. Kim, “Data-dependent selection of amplitude and phase equalization in a quarter-rate transmitter for memory interfaces,” IEEE Trans. Circuits Syst. I, Reg. Papers, vol. 67, no. 9, pp. 2972-2983, Sep. 2020. [6] J.-H. Chae, M. Kim, G.-M. Hong, J. Park, and S. Kim, "A 3.2 Gb/s 16-channel transmitter for intra-panel interfaces, with independently controllable output swing, common-mode voltage, and equalization," IEEE Access, vol. 6, pp. 78055-78064, 2018.[6] J.-H. Chae, M. Kim, G.-M. Hong, J. Park, and S. Kim, "A 3.2 Gb/s 16-channel transmitter for intra-panel interfaces, with independently controllable output swing, common-mode voltage, and equalization," IEEE Access, vol. 6, pp. 78055-78064, 2018. [7] S.-Y. Kao and S.-I. Liu, "A 20-Gb/s transmitter with adaptive preemphasis in 65-nm CMOS technology," IEEE Trans. Circuits Syst. II, Exp. Briefs, vol. 57, no. 5, pp. 319-323, May 2010.[7] S.-Y. Kao and S.-I. Liu, “A 20-Gb/s transmitter with adaptive preemphasis in 65-nm CMOS technology,” IEEE Trans. Circuits Syst. II, Exp. Briefs, vol. 57, no. 5, pp. 319-323, May 2010. [8] M. Erett, J. Hudner, D. Carey, R. Casey, K. Geary, K. Hearne, P. Neto, T. Mallard, V. Sooden, M. Smyth, Y. Frans, J. Im, P. Upadhyaya, W. Zhang, W. Lin, B. Xu, and K. Chang, "A 0.5-16.3 GBps multi-standard serial transceiver with 219 mW/channel in 16-nm FinFET," IEEE J. Solid-State Circuits, vol. 52, no. 7, pp. 1783-1797, Jul. 2017. [8] M. Erett, J. Hudner, D. Carey, R. Casey, K. Geary, K. Hearne, P. Neto, T. Mallard, V. Sooden, M. Smyth, Y. Frans, J. Im , P. Upadhyaya, W. Zhang, W. Lin, B. Xu, and K. Chang, "A 0.5-16.3 GBps multi-standard serial transceiver with 219 mW/channel in 16-nm FinFET," IEEE J. Solid- State Circuits, vol. 52, no. 7, pp. 1783-1797, Jul. 2017. [9] B. Zhang, K. Khanoyan, H. Hatamkhani, H. Tong, K. Hu, S. Fallahi, K. Vakilian, and A. Brewster, "3.1 a 28 Gb/s multi-standard serial-link transceiver for backplane applications in 28 nm CMOS," in IEEE ISSCC Dig. Tech. Papers, Feb. 2015, pp. 52-54.[9] B. Zhang, K. Khanoyan, H. Hatamkhani, H. Tong, K. Hu, S. Fallahi, K. Vakilian, and A. Brewster, “3.1 a 28 Gb/s multi-standard serial-link transceiver. for backplane applications in 28 nm CMOS," in IEEE ISSCC Dig. Tech. Papers, Feb. 2015, pp. 52-54. [10]W. Bae, H. Ju, K. Park, J. Han, and D.-K. Jeong, "A supply-scalable- serializing transmitter with controllable output swing and equalization for next-generation standards," IEEE Trans. Ind. Electron., vol. 65, no. 7, pp. 5979-5989, Jul. 2018.[10]W. Bae, H. Ju, K. Park, J. Han, and D.-K. Jeong, “A supply-scalable- serializing transmitter with controllable output swing and equalization for next-generation standards,” IEEE Trans. Ind. Electron., vol. 65, no. 7, pp. 5979-5989, Jul. 2018. [11] M. Ramezani, M. Abdalla, A. Shoval, M. Van Ierssel, A. Rezayee, A. McLaren, C. Holdenried, J. Pham, E. So, D. Cassan, and S. Sadr, "An 8.4 mW/Gb/s 4-lane 48 Gb/s multi-standard-compliant transceiver in 40 nm digital CMOS technology," in IEEE ISSCC Dig. Tech. Papers, Feb. 2011, pp. 352-354.[11] M. Ramezani, M. Abdalla, A. Shoval, M. Van Ierssel, A. Rezayee, A. McLaren, C. Holdenried, J. Pham, E. So, D. Cassan, and S. Sadr, " An 8.4 mW/Gb/s 4-lane 48 Gb/s multi-standard-compliant transceiver in 40 nm digital CMOS technology," in IEEE ISSCC Dig. Tech. Papers, Feb. 2011, pp. 352-354. [12] K. L. Chan, K. H. Tan, and Y. Frans, "A 32.75-Gb/s voltage-mode transmitter with three-tap FFE in 16-nm CMOS," IEEE J. Solid-State Circuits, vol. 52, no. 12, pp. 29-42, Oct. 2019.[12] K. L. Chan, K. H. Tan, and Y. Frans, “A 32.75-Gb/s voltage-mode transmitter with three-tap FFE in 16-nm CMOS,” IEEE J. Solid-State Circuits, vol. 52, no. 12, pp. 29-42, Oct. 2019. [13] W.-J. Su and S.-I. Liu, "A 5 Gb/s voltage-mode transmitter using adaptive time-based de-emphasis," IEEE Trans. Circuits Syst. I, Reg. Papers, vol. 64, no. 4, pp. 959-968, Apr. 2017.[13] W.-J. Su and S.-I. Liu, “A 5 Gb/s voltage-mode transmitter using adaptive time-based de-emphasis,” IEEE Trans. Circuits Syst. I, Reg. Papers, vol. 64, no. 4, pp. 959-968, Apr. 2017. [14] M. Kossel, C. Menol, and J. Weiss, "A T-coil-enhanced 8.5 Gb/s high- swing SST transmitter in 65nm bulk CMOS with 16 dB return loss over 10 GHz bandwidth,’’ IEEE J. Solid-State Circuits, vol. 43, no. 12, pp. 2905-2920, Dec. 2008.[14] M. Kossel, C. Menol, and J. Weiss, "A T-coil-enhanced 8.5 Gb/s high-swing SST transmitter in 65nm bulk CMOS with 16 dB return loss over 10 GHz bandwidth,'' IEEE J Solid-State Circuits, vol. 43, no. 12, pp. 2905-2920, Dec. 2008. [15] H. Hatamkhani, K.-L. J. Wong, R. Drost, and C.-K. K. Yang, "A 10 mW 3.6 Gbps I/O transmitter," in VLSI Circuits Symp. Dig. 2003, pp. 97-98. [15] H. Hatamkhani, K.-L. J. Wong, R. Drost, and C.-K. K. Yang, “A 10 mW 3.6 Gbps I/O transmitter,” in VLSI Circuits Symp. Dig. 2003, pp. 97-98. [16] S.-G. Kim,T. Kim, D.-H. Kwon,and W.-Y. Choi, "A 5-8 Gbps low-power transmitter with 2-tap pre-emphasis based on toggling serialization," in Proc. IEEE Asian Solid-State Circuit Conf. (ASSCC), Nov. 2016, pp. 249-252.[16] S.-G. Kim, T. Kim, D.-H. Kwon,and W.-Y. Choi, "A 5-8 Gbps low-power transmitter with 2-tap pre-emphasis based on toggling serialization," in Proc. IEEE Asian Solid-State Circuit Conf. (ASSCC), Nov. 2016, pp. 249-252. [17] W. D. Dettloff, J. C. Eble, L. Luo, P. Kumar, F. Heaton, T. Stone, and B. Daly, "A 32mW 7.4Gb/s protocol-agile source-series-terminated transmitter in 45 nm CMOS SOI," in IEEE ISSCC Dig. Tech. Papers, Feb. 2010, pp. 370-371.[17] W. D. Dettloff, J. C. Eble, L. Luo, P. Kumar, F. Heaton, T. Stone, and B. Daly, “A 32mW 7.4Gb/s protocol-agile source-series-terminated transmitter in 45 nm CMOS SOI," in IEEE ISSCC Dig. Tech. Papers, Feb. 2010, pp. 370-371. [18] A. Amirkhany, J. Wei, N. Mishra, and J. Shen, "A 12.8-Gb/s/link tri-modal single-ended memory interface," IEEE J. Solid-State Circuits, vol. 47, no. 4, pp. 911-925, Apr. 2012.[18] A. Amirkhany, J. Wei, N. Mishra, and J. Shen, “A 12.8-Gb/s/link tri-modal single-ended memory interface,” IEEE J. Solid-State Circuits, vol. 47, no. 4, pp. 911-925, Apr. 2012. [19] Y.-H. Song and S. Palermo, "A 6-Gbit/s hybrid voltage-mode transmitter with current-mode equalization in 90-nm CMOS," IEEE Trans. Circuits Syst. II, Exp. Briefs, vol. 59, no. 8, pp. 491-495, Aug. 2012.[19] Y.-H. Song and S. Palermo, “A 6-Gbit/s hybrid voltage-mode transmitter with current-mode equalization in 90-nm CMOS,” IEEE Trans. Circuits Syst. II, Exp. Briefs, vol. 59, no. 8, pp. 491-495, Aug. 2012. [20] B. Leibowitz, R. Palmer, J. Poulton, Y. Frans, S. Li, J. Wilson, M. Bucher, A. M. Fuller, J. Eyles, M. Aleksic, T. Greer, and N. M. Nguyen, "A 4.3 GB/s mobile memory interface with power-efcient bandwidth scaling," IEEE J. Solid-State Circuits, vol. 45, no. 4, pp. 889-898, Apr. 2010.[20] B. Leibowitz, R. Palmer, J. Poulton, Y. Frans, S. Li, J. Wilson, M. Bucher, A. M. Fuller, J. Eyles, M. Aleksic, T. Greer, and N. M. Nguyen, “A 4.3 GB/s mobile memory interface with power-efficient bandwidth scaling,” IEEE J. Solid-State Circuits, vol. 45, no. 4, pp. 889-898, Apr. 2010. [21] R. Inti, A. Elshazly, B. Young, W. Yin, M. Kossel, T. Toi, and P. K. Hanumolu, "A highly digital 0.5-to-4 Gb/s 1.9 mW/Gb/s serial-link transceiver using current-recycling in 90 nm CMOS," in IEEE ISSCC Dig. Tech. Papers, Feb. 2011, pp. 152-15.[21] R. Inti, A. Elshazly, B. Young, W. Yin, M. Kossel, T. Toi, and P. K. Hanumolu, “A highly digital 0.5-to-4 Gb/s 1.9 mW/Gb/s serial -link transceiver using current-recycling in 90 nm CMOS," in IEEE ISSCC Dig. Tech. Papers, Feb. 2011, pp. 152-15.

본 발명의 이러한 종래의 문제점을 해결하기 위해 전이 비트 데이터와 비전이 비트 데이터로 분리하여 신호처리를 함으로써, 모든 데이터 비트에서 임피던스 매칭이 이루저질 수 있는 전압조정기 기반의 송신 이퀄라이제이션 장치를 제공하는 것이다.In order to solve this conventional problem, the present invention provides a voltage regulator-based transmission equalization device that can achieve impedance matching in all data bits by separating the transition bit data and non-transition bit data and processing the signal.

본 발명은 이상에서 언급한 목적으로 제한되지 않으며, 언급되지 않은 또 다른 목적들은 아래의 기재로부터 명확하게 이해될 수 있을 것이다. The present invention is not limited to the purposes mentioned above, and other purposes not mentioned can be clearly understood from the description below.

본 발명의 일 측면에 따르면, 전압조정기 기반의 송신 이퀄라이제이션 장치는, 입력된 신호에 대해 전이비트 데이터와 비전이비트 데이터로 분리 처리하는 기능을 포함하는 FFE 컨트롤러; 상기 FFE 컨트롤러로부터 처리된 전이데이터 신호에 대해 임피던스 매칭 처리를 포함하여 전송 데이터 신호를 출력하는 메인-탭 드라이버; 상기 FFE 컨트롤러로부터 처리된 비전이데이터 신호에 대해 임피던스 매칭 처리를 포함하여 전송 데이터 신호를 출력하는 포스트-탭 드라이버; 상기 메인-탭 드라이버 및 포스트-탭 드라이버에 공급전압을 독립적으로 조정하여 공급하는 공급전압 레귤레이터; 및 상기 메인-탭 드라이버 및 포스트-탭 드라이버에 접지전압을 독립적으로 조정하여 공급하는 접지전압 레귤레이터; 를 포함하는 것을 특징으로 한다.According to one aspect of the present invention, a voltage regulator-based transmission equalization device includes an FFE controller including a function to separate and process an input signal into transition bit data and non-transition bit data; a main-tap driver that outputs a transmission data signal including impedance matching processing for the transition data signal processed by the FFE controller; a post-tap driver that outputs a transmission data signal including impedance matching processing for the non-transmission data signal processed by the FFE controller; a supply voltage regulator that independently adjusts and supplies supply voltage to the main-tap driver and post-tap driver; and a ground voltage regulator that independently adjusts and supplies a ground voltage to the main-tap driver and the post-tap driver. It is characterized by including.

상기 FFE 컨트롤러는, 단일 종단신호(Single-ended)로 전송되는 데이터 신호를 차동신호(differential)로 변환하는 S-to-D 컨버터; 상기 S-to-D 컨버터에서 변환된 신호를 상기 전이 데이터와 비전이 데이터 신호로 분리하는 기능을 포함하는 FFE 데이터 모듈레이터; 및 상기 FFE 데이터 모듈레이터에서 전달된 데이터를 임피던스 캘리브레이션 코드에 맞추어 상기 메인-탭 드라이버 및 포스트-탭 드라이버로 전송하는 기능을 포함하는 데이터 셀렉터를 포함하는 것을 특징으로 한다.The FFE controller includes an S-to-D converter that converts a data signal transmitted as a single-ended signal into a differential signal; an FFE data modulator including a function to separate the signal converted by the S-to-D converter into the transition data and non-transition data signal; and a data selector that includes a function to transmit data transmitted from the FFE data modulator to the main-tap driver and post-tap driver according to the impedance calibration code.

또한, 상기 공급전압 레귤레이터는 상기 메인-탭 드라이버를 위한 메인-탭 공급전압 레귤레이터 및 상기 포스트-탭 드라이버를 위한 포스트-탭 공급전압 레귤레이터로 구성되며, 상기 접지전압 레귤레이터는 상기 메인-탭 드라이버를 위한 메인-탭 접지전압 레귤레이터 및 상기 포스트-탭 드라이버를 위한 포스트-탭 접지전압 레귤레이터로 구성되는 것을 특징으로 하는 송신 이퀄라이제이션 장치.In addition, the supply voltage regulator is composed of a main-tap supply voltage regulator for the main-tap driver and a post-tap supply voltage regulator for the post-tap driver, and the ground voltage regulator is for the main-tap driver. A transmission equalization device comprising a main-tap ground voltage regulator and a post-tap ground voltage regulator for the post-tap driver.

또한, 상기 S-to-D 컨버터는 전송 데이터 신호(DIN[n]) 및 1-UI(unit Interval) 지연 데이터 신호 DIN[n-1]가 입력이 되면, 차동 데이터 신호 D[n], Db[n], D[n-1] 및 Db[n-1]를 생성시키고, 상기 FFE 데이터 모듈레이터는 상기 차동 데이터 신호로부터 2개의 전이데이터 신호(Dmain, Dbmain) 및 2개의 비전이 데이터 신호(Dpost 및 Dbpost)를 생성하는 것을 특징으로 한다.In addition, when the transmission data signal (DIN[n]) and the 1-UI (unit interval) delay data signal DIN[n-1] are input, the S-to-D converter generates differential data signals D[n] and Db. [n], D[n-1], and Db[n-1] are generated, and the FFE data modulator generates two transition data signals (D main , Db main) and two non-transition data signals from the differential data signal. It is characterized by generating (D post and Db post ).

또한, 상기 공급전압 레귤레이터는 0.05[V] 분해능을 가지며, 0.6 ~ 0.8[V] 범위에서 공급전압을 조정 제어하고, 상기 접지전압 레귤레이터는 0.2 ~0.4[V] 범위에서 접지전압을 조정 제어하는 것을 특징으로 한다.In addition, the supply voltage regulator has a resolution of 0.05 [V] and adjusts and controls the supply voltage in the range of 0.6 to 0.8 [V], and the ground voltage regulator adjusts and controls the ground voltage in the range of 0.2 to 0.4 [V]. It is characterized by

또한, 상기 메인-탭 드라이버와 포스트-탭 드라이버는 동시에 작동되지 않으며, 독립적으로, 그리고 한 번에 하나의 드라이버만 동작할 수 있도록 제어되는 것을 특징으로 한다.In addition, the main-tap driver and the post-tap driver do not operate simultaneously, but are controlled independently and so that only one driver can operate at a time.

또한, 상기 공급전압 레귤레이터는 소형 온-칩 MOSCAP 커패시터 및 대형 오프-칩 커패시터를 포함하는 것을 특징으로 한다.Additionally, the supply voltage regulator is characterized by including a small on-chip MOSCAP capacitor and a large off-chip capacitor.

또한, 상기 송신 이퀄라이제이션 장치는, 상기 공급전압 레귤레이터 및 접지전압 레귤레이터에서 생성되는 전압으로 상기 메인-탭 드라이버 및 포스트-탭 드라이버의 출력 전압 레벨이 결정되는 것을 특징으로 한다.In addition, the transmission equalization device is characterized in that the output voltage levels of the main-tap driver and the post-tap driver are determined by the voltage generated by the supply voltage regulator and the ground voltage regulator.

또한, 상기 송신 이퀄라이제이션 장치는, 채널 임피던스와 일치하는 임피던스 코드를 선택하는 임피던스 캘리브레이션부를 더 포함하며, 상기 임피던스 켈리브레이션부에서 상기 채널 임피던스와 일치하는 임피던스 코드를 검색하여 검색된 코드를 상기 데이터 셀렉터로 전송하고, 상기 데이터 셀렉터에서는 상기 검색된 코드에 의해 turns-on 된 드라이버 레그를 판단하여 변조된 데이터신호를 상기 turns-on된 드라이버로 전송하는 것을 특징으로 한다.In addition, the transmission equalization device further includes an impedance calibration unit that selects an impedance code that matches the channel impedance, and the impedance calibration unit searches for an impedance code that matches the channel impedance and transmits the searched code to the data selector. , the data selector determines which driver leg is turned on by the searched code and transmits the modulated data signal to the turned on driver.

또한, 상기 송신 이퀄라이제이션 장치는 상기 임피던스 코드에 의해 온-저항을 조정하여 저항 분할을 통해 제1출력 전압(VCALP/N)을 생성하고, 상기 제1출력 전압은 비교기에서 기준 전압(VREFP/N)과 비교되어 상기 제1출력 전압 레벨이 기준전압(VREFP/N) 레벨에 도달하면 상기 비교기에서 STOP 신호가 출력되며, 상기 임피던스 코드는 상기 데이터 셀렉터로 전송되는 것을 특징으로 한다.In addition, the transmission equalization device adjusts the on-resistance by the impedance code to generate a first output voltage (VCAL P/N ) through resistance division, and the first output voltage is converted to a reference voltage (VREF P /N) in the comparator. When the first output voltage level is compared to N ) and reaches the reference voltage (VREF P/N ) level, a STOP signal is output from the comparator, and the impedance code is transmitted to the data selector.

본 발명의 또 다른 측면에 따르면, 상기 송신 이퀄라이제이션 장치를 적용한 송신기 장치는, 입력신호에 대해 의사난수 이진 시퀀스 병렬 데이터 신호를 생성하는 의사난수 이진 시퀀스 생성기; 상기 병렬 데이터 신호에 대해 병렬-직렬 변환을 수행하여 풀-레이트 데이터신호(DIN[n])를 생성하는 직렬변환기와 상기 풀-레이트 데이터신호 DIN[n]에 대해 1-UI 지연된 지연 데이터 신호를 생성하는 래치모듈을 포함하는 데이터 송신부; 클록신호를 생성하는 클록 송신부; 및 채널 임피던스와 임피던스의 매칭을 수행하는 임피던스 캘리브레이션부를 더 포함하는 것을 특징으로 한다.According to another aspect of the present invention, a transmitter device to which the transmission equalization device is applied includes: a pseudorandom binary sequence generator for generating a pseudorandom binary sequence parallel data signal for an input signal; A serializer that performs parallel-to-serial conversion on the parallel data signal to generate a full-rate data signal (DIN[n]) and a 1-UI delayed data signal for the full-rate data signal DIN[n]. A data transmission unit including a latch module for generating; A clock transmitter that generates a clock signal; and an impedance calibration unit that performs matching of channel impedance and impedance.

또한, 상기 임피던스 캘리브레이션부는, 상기 메인-탭 드라이버의 온-저항을 독립적으로 교정 기능을 수행하는 메인-탭 PMOS 임피던스 캘리브레이션부 및 메인-탭 NMOS 임피던스 캘리브레이션부와, 상기 포스트-탭 드라이버의 온-저항을 교정 기능을 수행하는 포스트-탭 PMOS 임피던스 캘리브레이션부 및 포스트-탭 NMOS 임피던스 캘리브레이션부의 4개의 블록을 포함하며, 상기 교정 기능은 각 채널 임피던스와 임피던스 매칭하는 기능을 포함하되, 상기 교정 기능 동작은 데이터 전송 중에는 작동하지 않은 것을 특징으로 한다.In addition, the impedance calibration unit includes a main-tap PMOS impedance calibration unit and a main-tap NMOS impedance calibration unit that independently perform a function of calibrating the on-resistance of the main-tap driver, and an on-resistance of the post-tap driver. It includes four blocks of a post-tap PMOS impedance calibration unit and a post-tap NMOS impedance calibration unit that perform a calibration function, wherein the calibration function includes a function of impedance matching with each channel impedance, and the calibration function operation is performed using data. It is characterized in that it does not operate during transmission.

본 발명의 일 실시 예에 따른 전압조정기 기반의 송신 이퀄라이제이션 장치 및 이를 적용한 송신기 장치는 전이 데이터 및 비전이 데이터 전송의 임피던스 정합으로 유연한 FFE 조정을 달성할 수 있어서, 우수한 온-저항 및 반사 손실 특성을 달성할 수 있다. 또한, 종래 FEE 송신기 장치에 비하여 short current 경로가 제거되어 전체 전력 소비를 감소시킬 수 있다.A voltage regulator-based transmission equalization device according to an embodiment of the present invention and a transmitter device applying the same can achieve flexible FFE adjustment by matching impedance of transition data and non-transition data transmission, thereby providing excellent on-resistance and return loss characteristics. It can be achieved. Additionally, compared to a conventional FEE transmitter device, the short current path is eliminated, thereby reducing overall power consumption.

본 발명의 일 실시 예에 따른 전압조정기 기반의 송신 이퀄라이제이션 장치는 듀얼 모드의 전원공급 레귤레이터 및 접지전압 공급 레귤레이터를 통하여 유연한 2-탭 FFE 조정이 가능한 전압 모드 송신기를 제시할 수 있다.The voltage regulator-based transmission equalization device according to an embodiment of the present invention can present a voltage mode transmitter capable of flexible 2-tap FFE adjustment through a dual-mode power supply regulator and a ground voltage supply regulator.

본 발명의 일 실시 예에 따른 전압조정기 기반의 송신 이퀄라이제이션 장치는 입력된 신호 데이터를 FFE 컨트롤러를 통하여 전이비트(Transition Bit)와 비전이비트(Non-Transition Bit)의 데이터로 분리 처리하여 각 Equalizer 블록에 전달하는 회로를 채택함으로써, FFE 작동에서 short current 경로가 제거되어 전력 소모가 개선될 수 있다.The voltage regulator-based transmission equalization device according to an embodiment of the present invention separates and processes the input signal data into transition bit and non-transition bit data through an FFE controller, and processes the input signal data into each equalizer block. By adopting a circuit that delivers , short current paths can be eliminated in FFE operation and power consumption can be improved.

또한, 본 발명의 일 실시 예에 따른 전압조정기 기반의 송신 이퀄라이제이션 장치는 각각 Impedance 교정(Calibration)이 가능하고, 모든 데이터 비트에서 Impedance 매칭(Matching)이 이루어지는 효과를 가질 수 있다.In addition, the voltage regulator-based transmission equalization device according to an embodiment of the present invention can perform impedance calibration, and can have the effect of performing impedance matching on all data bits.

본 발명의 일 실시 예에 따르면, 공급전압(VDD) 레귤레이터 및 접지전압(VSS) 레귤레이터에서 조절된 공급전압/접지 전압을 각각 독립적으로 제어함으로써. 종래의 FFE 장치와 비하여 FFE 탭 계수의 정밀한 조절이 가능하고, 설계 과정에서 FFE 해상도와 범위 대상을 더 효과적으로 넓게 선택할 수 있다.According to one embodiment of the present invention, by independently controlling the regulated supply voltage/ground voltage in the supply voltage (VDD) regulator and the ground voltage (VSS) regulator. Compared to conventional FFE devices, the FFE tap coefficient can be precisely adjusted, and the FFE resolution and range target can be more effectively selected during the design process.

도 1은 종래 전류 모드 드라이버의 2-탭 FFE 장치의 예를 도시한 것이다.
도 2는 종래 전압 모드 드라이버의 FEE 장치의 예들을 도시한 것이다.
도 3은 종래 다양한 2-탭 FEE 장치에서의 온-저항 조정의 예들을 도시한 것이다.
도 4는 본 발명의 일 실시 예에 따른 전압조정기 기반의 송신 이퀄라이제이션 장치의 예를 도시한 것이다.
도 5는 본 발명의 일 실시 예에 따른 FFE 데이터 모듈레이터의 입력 및 출력 신호의 예에 대한 타이밍 다이어그램을 도시한 것이다.
도 6은 본 발명의 일 실시 예에 따른 전압조정기 기반의 송신 이퀄라이제이션 장치를 적용한 소스 동기식 송신기 장치 시제품의 회로를 도시한 것이다.
도 7은 본 발명의 일 실시 예에 따른 소스 동기식 송신기 장치에서 최상의 케이스, 일반적 케이스 및 최악 케이스의 포스트 레이아웃의 시뮬레이션 결과를 도시한 것이다.
도 8은 본 발명의 일 실시 예에 따른 (a) 소형 온-칩 MOSFET 커패시터(MOSCAP) 및 대형 오프-칩 커패시터를 사용하는 VDD 레귤레이터 및 (b) 소형 온-칩 MOSCAP 및 부하 전류 보상 회로를 사용하는 VDD 레귤레이터의 예를 도시한 것이다.
도 9는 도 8의 두 가지 유형에서 조정된 공급전압/접지전압과 부하전류의 시뮬레이션 결과를 도시한 것이다.
도 10은 본 발명의 일 실시 예에 따른 (a) VDD 레귤레이터 및 (b) VSS 레귤레이터에서 PSRR(Power Supply Rejection Ratio) 시뮬레이션 결과를 도시한 것이다.
도 11은 본 발명의 일 실시 예에 따른 송신기 장치에서 임피던스 캘리브레이션 루프의 블록 다이어그램을 도시한 것이다.
도 12는 본 발명의 일 실시 예에 따른 임피던스 캘리브레이션 루프에서 시뮬레이션된 작동 파형의 예를 도시한 것이다.
도 13은 본 발명의 일 실시 예에 따른 전압조정기 기반의 송신 이퀄라이제이션 장치를 적용한 소스 동기식 송신기 장치의 시제품에 대한 레이아웃을 도시한 것이다.
도 14는 본 발명의 일 실시 예에 따른 송신기 장치와 비교하기 위한 종래의 2-탭 FFE 회로를 적용한 송신기 장치를 도시한 것이다.
도 15는 종래 송신기 장치 및 본 발명의 일 실시 예에 따른 전압조정기 기반의 송신 이퀄라이제이션 장치를 적용한 FEE 송신기 장치의 구현에서 출력 드라이버의 시뮬레이션된 평균 전류 소비를 도시한 것이다.
도 16은 (a) 종래 송신기 장치와 (b) 본 발명의 일 실시 예에 따른 송신기 장치에서 공통 모드 전압과 전압 스윙 간의 관계를 도시한 것이다
도 17은 (a) 종래 FFE 송신기 장치 및 (b) 본 발명의 일 실시 예에 따른 FFE 송신기 장치의 시뮬레이션된 최악의 온-저항 예를 도시한 것이다.
도 18은 본 발명의 일 실시 예에 따른 FFE 송신기 장치의 3개의 코너 케이스에서 시뮬레이션된 평균 PMOS 및 NMOS 온-저항(Ron,p 및 Ron,n)을 도시한 것이다.
도 19는 (a) 종래 FFE 송신기 장치 및 (b) 본 발명의 일 실시 예에 따른 FFE 송신기 장치에서 FFE 계수에 따른 전이데이터 및 비전이데이터의 시뮬레이션된 차동 모드 반사 손실을 도시한 것이다.
도 20은 본 발명의 일 실시 예에 따른 FFE 송신기 장치에서 세 코너 케이스에서 시뮬레이션된 평균 차동모드 반사손실을 도시한 것이다.
도 21은 (a) 종래 FFE 송신기 장치 및 (b) 본 발명의 일 실시 예에 따른 FFE 송신기 장치의 FFE 강도에 따른 출력 고전압 및 저전압 레벨 특성을 도시한 것이다.
도 22는 본 발명의 일 실시 예에 따른 FFE 송신기 장치에서 (a)아이 다이어그램을 측정하는 데 사용되는 시뮬레이션 설정 및 (b)시뮬레이션에서 사용된 4개 채널환경에 대한 삽입손실 플롯을 나타낸 것이다.
도 23은 도 22에 따른 채널환경에 대한 시뮬레이션된 차동 아이 다이어그램을 도시한 것이다.
도 24는 본 발명의 일 실시 예에 따른 FFE 송신기 장치에서 소비전력 예를 도시한 것이다.Figure 1 shows an example of a 2-tap FFE device of a conventional current mode driver.
Figure 2 shows examples of the FEE device of a conventional voltage mode driver.
Figure 3 shows examples of on-resistance adjustment in various conventional 2-tap FEE devices.
Figure 4 shows an example of a voltage regulator-based transmission equalization device according to an embodiment of the present invention.
Figure 5 shows a timing diagram for an example of input and output signals of an FFE data modulator according to an embodiment of the present invention.
Figure 6 shows the circuit of a prototype source synchronous transmitter device applying a voltage regulator-based transmission equalization device according to an embodiment of the present invention.
Figure 7 shows simulation results of post layout of the best case, general case, and worst case in a source synchronous transmitter device according to an embodiment of the present invention.
Figure 8 shows (a) a VDD regulator using a small on-chip MOSFET capacitor (MOSCAP) and a large off-chip capacitor and (b) a VDD regulator using a small on-chip MOSCAP and a load current compensation circuit according to an embodiment of the present invention. An example of a VDD regulator is shown.
FIG. 9 shows simulation results of the adjusted supply voltage/ground voltage and load current in the two types of FIG. 8.
Figure 10 shows the results of Power Supply Rejection Ratio (PSRR) simulation in (a) a VDD regulator and (b) a VSS regulator according to an embodiment of the present invention.
Figure 11 shows a block diagram of an impedance calibration loop in a transmitter device according to an embodiment of the present invention.
Figure 12 shows an example of an operating waveform simulated in an impedance calibration loop according to an embodiment of the present invention.
Figure 13 shows the layout of a prototype of a source-synchronous transmitter device applying a voltage regulator-based transmission equalization device according to an embodiment of the present invention.
Figure 14 shows a transmitter device applying a conventional 2-tap FFE circuit for comparison with a transmitter device according to an embodiment of the present invention.
Figure 15 shows the simulated average current consumption of the output driver in the implementation of a conventional transmitter device and a FEE transmitter device using a voltage regulator-based transmission equalization device according to an embodiment of the present invention.
Figure 16 shows the relationship between common mode voltage and voltage swing in (a) a conventional transmitter device and (b) a transmitter device according to an embodiment of the present invention.
Figure 17 shows a simulated worst-case on-resistance example of (a) a conventional FFE transmitter device and (b) an FFE transmitter device according to an embodiment of the present invention.
Figure 18 shows simulated average PMOS and NMOS on-resistances (R on,p and Ron,n ) in three corner cases of an FFE transmitter device according to an embodiment of the present invention.
Figure 19 shows simulated differential mode return loss of transition data and non-transition data according to FFE coefficients in (a) a conventional FFE transmitter device and (b) an FFE transmitter device according to an embodiment of the present invention.
Figure 20 shows the average differential mode return loss simulated in three corner cases in the FFE transmitter device according to an embodiment of the present invention.
Figure 21 shows output high voltage and low voltage level characteristics according to FFE intensity of (a) a conventional FFE transmitter device and (b) an FFE transmitter device according to an embodiment of the present invention.
Figure 22 shows (a) the simulation settings used to measure the eye diagram in the FFE transmitter device according to an embodiment of the present invention and (b) an insertion loss plot for the four channel environment used in the simulation.
FIG. 23 shows a simulated differential eye diagram for the channel environment according to FIG. 22.
Figure 24 shows an example of power consumption in an FFE transmitter device according to an embodiment of the present invention.

본 출원에서 사용한 용어는 단지 특정한 실시 예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다.The terms used in this application are only used to describe specific embodiments and are not intended to limit the invention. Singular expressions include plural expressions unless the context clearly dictates otherwise.

본 출원에서, 어떤 부분이 어떤 구성요소를 "포함"한다고 할 때, 이는 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성요소를 더 포함할 수 있는 것을 의미한다. In this application, when a part “includes” a certain component, this means that it may further include other components rather than excluding other components unless specifically stated to the contrary.

또한, 본 발명의 실시 예의 구성 요소를 설명하는 데 있어서, 제1, 제2 등의 용어를 사용할 수 있다. 이러한 용어는 그 구성 요소를 다른 구성 요소와 구별하기 위한 것일 뿐, 그 용어에 의해 해당 구성 요소의 본질이나 차례 또는 순서 등이 한정되지 않는다. 어떤 구성 요소가 다른 구성요소에 '연결', '결합' 또는 '접속'된다고 기재된 경우, 그 구성 요소는 그 다른 구성요소에 직접적으로 연결, 결합 또는 접속될 수 있지만, 그 구성 요소와 그 다른 구성요소 사이에 또 다른 구성 요소가 '연결', '결합' 또는 '접속'될 수도 있다고 이해되어야 한다.Additionally, when describing components of embodiments of the present invention, terms such as first and second may be used. These terms are only used to distinguish the component from other components, and the nature, sequence, or order of the component is not limited by the term. When a component is described as being 'connected', 'coupled' or 'connected' to another component, that component may be directly connected, coupled or connected to that other component, but that component and that other component It should be understood that another component may be 'connected', 'combined' or 'connected' between elements.

이하 본 발명의 구현에 따른 전압조정기 기반의 송신 이퀄라이제이션 장치에 대해 상세하게 설명한다.Hereinafter, a voltage regulator-based transmission equalization device according to the implementation of the present invention will be described in detail.

본 발명의 일 실시 예에 따른 전압조정기 기반의 송신 이퀄라이제이션 장치는 공급전압 전압조정기 및 접지전압 전압조정기의 듀얼모드 전압조정기를 사용하여 유연한 2-탭 FFE 조정이 가능한 전압 모드 송신기를 제공하는 것을 특징으로 한다.A voltage regulator-based transmission equalization device according to an embodiment of the present invention is characterized by providing a voltage mode transmitter capable of flexible 2-tap FFE adjustment using a dual-mode voltage regulator of a supply voltage voltage regulator and a ground voltage voltage regulator. do.

본 발명의 일 실시 예에 따른 전압조정기 기반의 송신 이퀄라이제이션 장치의 FFE 데이터 변조기는 전송되는 데이터를 전이비트부와 비전이비트부로 나누어 변조하는 것을 특징으로 한다. 전이비트 데이터는 메인-탭 공급전압(VDD)/접지전압(VSS) 레귤레이터가 있는 메인-탭 드라이버로 전달되고, 비전이비트 데이터는 포스트-탭 VDD/VSS 레귤레이터가 있는 포스트-탭 드라이버로 전달되는 구성을 포함한다.The FFE data modulator of the voltage regulator-based transmission equalization device according to an embodiment of the present invention is characterized by dividing transmitted data into a transition bit part and a non-transition bit part and modulating it. Transition bit data is passed to the main-tap driver with main-tap supply voltage (VDD)/ground voltage (VSS) regulators, and non-transition bit data is passed to the post-tap driver with post-tap VDD/VSS regulators. Includes composition.

이에 따라 본 발명의 일 실시 예에 따른 전압조정기 기반의 송신 이퀄라이제이션 장치는 다음과 같이 종래의 송신장치에서 제기될 수 있는 문제를 해결할 수 있다.Accordingly, the voltage regulator-based transmission equalization device according to an embodiment of the present invention can solve problems that may arise in conventional transmission devices as follows.

① FFE 작동에서 short current 경로를 제거하여 종래에 비하여 전체 전력 소비를 줄일 수 있다.① By eliminating the short current path in FFE operation, overall power consumption can be reduced compared to the prior art.

② 드레인-소스 전압 레벨(Vds) 변화를 고려하여 메인-탭과 포스트-탭 드라이버에 대해 별도의 임피던스 캘리브레이션 루프를 사용함으로써 비전이비트 데이터 전송의 경우에도 출력 임피던스가 채널 임피던스와 매칭이 잘 일치할 수 있다.② By using separate impedance calibration loops for main-tap and post-tap drivers in consideration of drain-source voltage level (Vds) changes, the output impedance can be well matched with the channel impedance even in the case of non-transition bit data transmission. You can.

따라서 본 발명의 일 실시 예에 따른 전압조정기 기반의 송신 이퀄라이제이션 장치는 더 나은 온-저항 특성 및 반사 손실 특성을 제공하여 신호 무결성을 향상시킬 수 있다.Therefore, the voltage regulator-based transmission equalization device according to an embodiment of the present invention can improve signal integrity by providing better on-resistance characteristics and return loss characteristics.

본 발명의 일 실시 예에 따른 전압조정기 기반의 송신 이퀄라이제이션 장치는 VDD 전압조정기 및 VSS 전압조정기를 조절하여 FFE 강도를 미세하게 조정할 수 있으며 출력 전압 스윙 및 공통 모드 전압과 같은 출력 특성을 전원 공급 장치로 독립적으로 제어할 수 있다. 즉, 유연한 FFE 강도 조정과 출력 특성의 독립적인 제어 기능을 갖춘 송신기는 여러 표준 및 채널 환경을 지원할 수 있다.The voltage regulator-based transmission equalization device according to an embodiment of the present invention can finely adjust the FFE strength by adjusting the VDD voltage regulator and the VSS voltage regulator, and output characteristics such as output voltage swing and common mode voltage can be adjusted to the power supply. Can be controlled independently. In other words, a transmitter with flexible FFE intensity adjustment and independent control of output characteristics can support multiple standards and channel environments.

송신기 설계에서 2-탭 FFE는 전류 또는 전압 모드 드라이버에 통합하려는 시도가 연구된 바 있다.In transmitter design, two-tap FFEs have been explored for integration into current or voltage mode drivers.

도 1은 종래 전류 모드 드라이버의 2-탭 FFE 장치의 예를 도시한 것이다.Figure 1 shows an example of a 2-tap FFE device of a conventional current mode driver.

도 1에서, FFE 계수는 메인-탭 및 포스트-탭 드라이버에 할당된 후단 전류 Imain 및 Ipost의 비율을 제어하여 조정될 수 있다[비특허문헌[7] 참조]. 도 1의 FEE 장치에서는 이렇게 하여 해상도를 미세 조정할 수 있다. 전류원의 트랜지스터는 트랜지스터의 저항이 큰 포화 영역에서 작동해야 하므로 수동 저항 R의 값이 출력 온-저항을 결정한다. 따라서 도 1의 FEE 장치에서는 채널 임피던스 매칭 방식을 구현할 수 있다. 그러나 이러한 유형의 구현에는 몇 가지 단점이 있습니다. 모든 데이터 전송에서 정적 전류 소비가 발생한다. 출력 신호가 공급전압(VDD) 또는 접지전압(VSS)을 참조해야 하기 때문에 공통 모드 전압을 조정하면 출력 스윙에 영향을 줄 수 있다.In Figure 1, the FFE coefficient can be adjusted by controlling the ratio of the trailing edge currents I main and I post assigned to the main-tap and post-tap drivers [see non-patent document [7]]. In the FEE device of Figure 1, the resolution can be fine-tuned in this way. Since the transistor of the current source must operate in the saturation region where the resistance of the transistor is large, the value of the passive resistance R determines the output on-resistance. Therefore, the channel impedance matching method can be implemented in the FEE device of FIG. 1. However, this type of implementation has some drawbacks. All data transfers result in static current consumption. Adjusting the common-mode voltage can affect the output swing because the output signal must be referenced to the supply voltage (VDD) or ground voltage (VSS).

도 2는 종래 전압 모드 드라이버의 FEE 장치의 예들을 도시한 것이다.Figure 2 shows examples of the FEE device of a conventional voltage mode driver.

도 2(a)를 참조하면, 데이터 D[n]과 1단위 간격 지연 반전 데이터 Db[n-1]을 사용하여 비전이 데이터의 전송 시 VDD에서 VSS로의 short current 경로(오른쪽 그림의 음영 참조)를 만들게 된다(비특허문헌[15] 참조). 이는 전체 전력 소비를 상당히 증가시키는 요인이 된다.Referring to Figure 2(a), the short current path from VDD to VSS when transmitting non-transition data using data D[n] and 1-unit interval delay inversion data Db[n-1] (see shading in the figure on the right). is created (see non-patent document [15]). This causes a significant increase in overall power consumption.

도 2(b)를 참조하면, 토글링 직렬화[비특허문헌[16] 참조] 사용하는 FFE는 프리엠퍼시스(pre-emphasis)를 구현하고 short current 경로를 제거할 수 있다. 그러나 FFE를 구현하려면 도 2(b) 우측 그림과 같이 부스팅 전류(음영 표시된 것 참조)가 필요하며 이는 전체 전류 소비를 개선에 악영향을 미친다. 하지 않습니다. 또한, 비전이 데이터 전송 동안의 Vds 변화는 부스팅 전류의 양에 영향을 미치게 된다.Referring to Figure 2(b), an FFE using toggling serialization (see non-patent document [16]) can implement pre-emphasis and eliminate short current paths. However, implementing FFE requires boosting current (see shaded area) as shown on the right side of Figure 2(b), which has a negative effect on improving overall current consumption. Do not. Additionally, Vds changes during non-transfer data transfer affect the amount of boosting current.

도 3은 종래 다양한 2-탭 FEE 장치에서의 온-저항 조정의 예들을 도시한 것이다.Figure 3 shows examples of on-resistance adjustment in various conventional 2-tap FEE devices.

도 3a는 디지털 선택에 의한 2-탭 FEE 장치에서의 온-저항 조정을 나타내며(비특허문헌[17, 18] 참조), 도 3b는 게이트-소스 전압에 의한 2-탭 FEE 장치에서의 온-저항 조정을 나타내고(비특허문헌[19] 참조), 도 3c는 공급전압 전압조정기] 제어에 의한 2-탭 FFE 설계의 온-저항 조정을 나타낸다(비특허문헌[20], [21] 참조).Figure 3a shows the on-resistance adjustment in a 2-tap FEE device by digital selection (see non-patent literature [17, 18]), and Figure 3b shows the on-resistance adjustment in a 2-tap FEE device by gate-source voltage. shows resistance adjustment (see non-patent literature [19]), and Figure 3c shows on-resistance adjustment of a two-tap FFE design by controlling the supply voltage voltage regulator (see non-patent literature [20], [21]). .

도 3을 참조하면, 2-탭 FFE가 있는 전압 모드 드라이버에서 출력 드라이버가 켜졌을 때 출력 저항인 온-저항은 트랜지스터(도 3(a))의 수, 게이트-소스 전압(그림 3(b)), 또는 전치 드라이버와 그 출력 드라이버의 공급 전압(그림 3(c))을 제어하여 조정할 수 있다. 이러한 전압 모드 드라이버는 FFE를 구현하기 위해 출력 드라이버의 분할이 필요하게 된다. FFE 강도 조정은 간단한, FFE 분해능 및 제어 범위는 총 세그먼트 수에 따라 다르다. 많은 수의 세그먼트는 FFE 분해능을 증가시켜 불균일한 FFE 분해능, 라우팅 혼잡, 상당한 프리 드라이버 전류(pre-driver current) 및 넓은 영역을 초래할 수 있다. Referring to Figure 3, in a voltage mode driver with a 2-tap FFE, the on-resistance, which is the output resistance when the output driver is turned on, is determined by the number of transistors (Figure 3(a)) and the gate-source voltage (Figure 3(b)). ), or can be adjusted by controlling the supply voltage of the pre-driver and its output driver (Figure 3(c)). These voltage mode drivers require division of the output driver to implement FFE. FFE intensity adjustment is simple; FFE resolution and control range depend on the total number of segments. A large number of segments can increase FFE resolution, resulting in uneven FFE resolution, routing congestion, significant pre-driver current, and large area.

전류 모드 설계의 경우와 유사하게 출력 스윙은 공급전압(VDD) 전위 또는 접지전압(VSS) 전위에 따라 달라질 수 있다. 따라서 공통 모드 전압과 출력 스윙을 독립적으로 조정하기가 곤란하였다.Similar to current mode designs, the output swing can vary depending on the supply voltage (VDD) potential or ground voltage (VSS) potential. Therefore, it was difficult to independently adjust the common mode voltage and output swing.

[본 발명의 일 실시 예에 따른 전압조정기 기반의 송신 이퀄라이제이션 장치][Transmission equalization device based on a voltage regulator according to an embodiment of the present invention]

도 4는 본 발명의 일 실시 예에 따른 전압조정기 기반의 송신 이퀄라이제이션 장치의 예를 도시한 것이다.Figure 4 shows an example of a voltage regulator-based transmission equalization device according to an embodiment of the present invention.

도 4를 참조하면, 본 발명의 일 실시 예에 따른 전압조정기 기반의 송신 이퀄라이제이션 장치(1)는 공급전압 레귤레이터(151) 및 접지전압 레귤레이터(156)의 듀얼모드 전압 조정을 사용하여 2-탭 FFE를 포함하는 있는 전압 모드 드라이버로 구성된 것을 특징으로 한다.Referring to FIG. 4, the voltage regulator-based transmission equalization device 1 according to an embodiment of the present invention uses dual-mode voltage adjustment of the supply voltage regulator 151 and the ground voltage regulator 156 to provide a 2-tap FFE. It is characterized by being composed of a voltage mode driver including.

도 4를 참조하면, 본 발명의 일 실시 예에 따른 전압조정기 기반의 송신 이퀄라이제이션 장치(1)는 단일 종단신호(Single-ended)로 전송되는 데이터 신호를 차동신호(differential)로 변환하는 S-to-D 컨버터(111), 상기 S-to-D 컨버터(111)에서 변환된 신호를 전이비트 데이터와 비전이비트 데이터 신호로 분리하는 기능을 포함하는 FFE 데이터 모듈레이터(112) 및 FFE 데이터 모듈레이터(112)에서 전달된 데이터를 임피던스 캘리브레이션 코드에 맞추어 메인-탭 드라이버(181) 및 포스트-탭 드라이버(182)로 전송하는 기능을 포함하는 데이터 셀렉터(113)를 포함하는 FFE 컨트롤러(110), 상기 데이터 셀렉터(113)에서 출력된 전이데이터 신호 및 비전이 데이터신호에 대해 임피던스 매칭 처리 기능을 포함하여 회로를 구동시켜서 전송 데이터 신호를 출력하는 메인-탭 드라이버(181)와 포스트-탭 드라이버(182), 상기 메인-탭 드라이버(181) 및 포스트-탭 드라이버(182)에 공급전압(VDD)을 조절하여 공급하는 공급전압 레귤레이터(151) 및 상기 메인-탭 드라이버(181) 및 포스트-탭 드라이버(182)에 접지전압(VSS)을 조절하여 공급하는 접지전압 레귤레이터(156)를 포함한다. Referring to FIG. 4, the voltage regulator-based transmission equalization device 1 according to an embodiment of the present invention is an S-to signal that converts a data signal transmitted as a single-ended signal into a differential signal. -D converter 111, an FFE data modulator 112 and an FFE data modulator 112 including a function to separate the signal converted from the S-to-D converter 111 into transition bit data and non-transition bit data signals. ), an FFE controller 110 including a data selector 113 that includes a function to transmit data transmitted from ) to the main-tap driver 181 and the post-tap driver 182 according to the impedance calibration code, the data selector A main-tap driver 181 and a post-tap driver 182 that drive a circuit including an impedance matching processing function for the transition data signal and the non-transition data signal output at 113 to output a transmission data signal, the above A supply voltage regulator 151 that adjusts and supplies the supply voltage (VDD) to the main-tap driver 181 and the post-tap driver 182, and to the main-tap driver 181 and the post-tap driver 182. It includes a ground voltage regulator 156 that adjusts and supplies the ground voltage (VSS).

본 발명의 일 실시 예에 따른 데이터 셀렉터(113)는 임피던스 캘리브레이션 루프에서 임피던스 캘리브레이션 코드(ZN, ZP)가 전송되면 그 코드에 맞춰 특정 출력 드라이버 셀로 데이터를 전달해 주는 기능을 포함한다. 즉, 데이터 셀렉터(113)는 출력 드라이버의 임피던스 매칭 특성을 위한 역할을 수행한다.The data selector 113 according to an embodiment of the present invention includes a function of transmitting data to a specific output driver cell according to the impedance calibration code (Z N, Z P ) when the impedance calibration code (Z N , Z P) is transmitted in the impedance calibration loop. That is, the data selector 113 plays a role in the impedance matching characteristics of the output driver.

공급전압 레귤레이터(151) 및 접지전압 레귤레이터(156)는 공급전압/접지전압(VDD/VSS)의 값을 조정해주는 회로이며, 해당 회로에서 만들어지는 VDD/VSS 전압 값을 통해 Feed-Forward Equalizer의 출력 레벨이 결정되며 따라서 전체적인 Equalizer의 성능이 결정될 수 있다.The supply voltage regulator 151 and the ground voltage regulator 156 are circuits that adjust the values of supply voltage/ground voltage (VDD/VSS), and the output of the feed-forward equalizer is through the VDD/VSS voltage value generated by the circuit. The level is determined and thus the overall performance of the Equalizer can be determined.

본 발명의 일 실시 예에 따른 공급전압 레귤레이터(151) 및 접지전압 레귤레이터(156)는 메인-탭 드라이버(181)를 위한 Main-Tap VDD 레귤레이터(151M) 및 Main-Tap VSS 레귤레이터(156M)와 포스트- 탭 드라이버(182)를 위한 Post-Tap VDD 레귤레이터(151P) 및 Post-Tap VSS 레귤레이터(156P)가 각각 구성될 수 있다.The supply voltage regulator 151 and the ground voltage regulator 156 according to an embodiment of the present invention include a Main-Tap VDD regulator (151M) and a Main-Tap VSS regulator (156M) for the main-tap driver 181 and a post - A Post-Tap VDD regulator (151P) and a Post-Tap VSS regulator (156P) for the tap driver 182 can be configured, respectively.

본 발명의 일 실시 예에서 전이데이터(Transition Bit)는 메인-탭(Main-Tap에 해당하는 데이터이며, 비전이데이터(Non-Transition Bit)는 포스트- 탭에 해당하는 데이터이다.In one embodiment of the present invention, transition data (Transition Bit) is data corresponding to the main-tap, and non-transition bit (Non-Transition Bit) is data corresponding to the post-tap.

본 발명의 일 실시 예에 따르면, 출력 드라이버의 최종 출력 파형에서 VDD/VSS Regulator에서 생성되는 전압의 값에 따라 Main-Tap과 Post-Tap의 각 전압 레벨이 결정될 수 있다.According to an embodiment of the present invention, each voltage level of Main-Tap and Post-Tap may be determined according to the value of the voltage generated by the VDD/VSS Regulator in the final output waveform of the output driver.

도 4를 참조하면, full 전송 데이터 신호 DIN[n] 및 1-UI(unit Interval) 지연 데이터 신호 DIN[n-1]가 S-to-D 컨버터(111)로 입력된다. 입력된 데이터 신호는 S-to-D 컨버터(111)에서 차동 데이터 신호 D[n], Db[n], D[n-1] 및 Db[n-1]이 생성된다. 이러한 차동 신호를 사용하여 FFE 데이터 모듈레이터(112)는 2개의 전이데이터 및 2개의 비전이 데이터 신호, 즉 Dmain, Dbmain, Dpost 및 Dbpost를 생성한다.Referring to FIG. 4, the full transmission data signal DIN[n] and the 1-unit interval (UI) delayed data signal DIN[n-1] are input to the S-to-D converter 111. The input data signal generates differential data signals D[n], Db[n], D[n-1], and Db[n-1] in the S-to-D converter 111. Using these differential signals, the FFE data modulator 112 generates two transition data and two non-transition data signals, namely D main , Db main , D post , and Db post .

도 5는 본 발명의 일 실시 예에 따른 FFE 데이터 모듈레이터의 입력 및 출력 신호의 예에 대한 타이밍 다이어그램을 도시한 것이다.Figure 5 shows a timing diagram for an example of input and output signals of an FFE data modulator according to an embodiment of the present invention.

도 5를 참조하면, FFE 데이터 모듈레이터(112) 동작의 타이밍 다이어그램과 이러한 변조된 데이터 신호를 사용하는 송신기의 차동 출력 신호를 보여준다.Referring to Figure 5, it shows a timing diagram of the operation of the FFE data modulator 112 and the differential output signal of a transmitter using this modulated data signal.

도 5에서 상단으로부터 4단의 신호는 S-to-D 컨버터(111)에서 생성되어 FFE 데이터 모듈레이터(112)에 입력되는 차동 데이터 신호 D[n], Db[n], D[n-1] 및 Db[n-1]를 나타낸다.In Figure 5, the four stages of signals from the top are differential data signals D[n], Db[n], and D[n-1] generated by the S-to-D converter 111 and input to the FFE data modulator 112. and Db[n-1].

그 다음 Dmain, Dbmain, Dpost 및 Dbpost 신호는 FFE 데이터 모듈레이터(112)에 의해 전이비트 신호(Transition Bit), 비전이비트 신호(Non-Transition Bit)로 나누어진 데이터신호를 나타낸다.Next, the D main , Db main , D post , and Db post signals represent data signals divided into a transition bit signal and a non-transition bit signal by the FFE data modulator 112.

도 5의 다이어그램에서 색으로 채원진 원은 전이비트 데이터를 나타내고 빈 원은 비전이비트 데이터를 나타낸다. Dmain 및 Dbmain 신호는 차동 출력 신호의 0에서 1 및 1에서 0으로의 전이비트 데이터(transition data) 신호를 나타내고 Dpost 및 Dbpost 신호는 차동 출력 신호의 비전이비트 데이터 신호 "0" 및 비전이비트 데이터 신호 "1"을 나타낸다.In the diagram of FIG. 5, colored circles represent transition bit data and empty circles represent non-transition bit data. The D main and Db main signals represent the 0 to 1 and 1 to 0 transition data signals of the differential output signal, and the D post and Db post signals represent the non-transition bit data signals “0” and 1 of the differential output signal. Non-transition bit indicates data signal “1”.

본 발명의 일 실시 예에 따르면, 입력된 데이터를 FFE 데이터 모듈레이터(112)에서 전이비트 데이터와 비전이비트 데이터로 분리하여 이 분리된 신호로 메인-탭 드라이버(181)와 포스트-탭 드라이버(182)를 각각 동작시킬 수 있다. 이러한 FFE 데이터 모듈레이터(112)에서 전이비트 데이터와 비전이비트 데이터로 분리하는 동작 구성은 short current 경로를 생성하지 않는 효과를 가진다.According to an embodiment of the present invention, the input data is separated into transition bit data and non-transition bit data in the FFE data modulator 112, and the main-tap driver 181 and the post-tap driver 182 use the separated signals. ) can be operated individually. The operation configuration of the FFE data modulator 112 to separate transition bit data and non-transition bit data has the effect of not generating a short current path.

본 발명의 일 실시 예에 따른 전압조정기 기반의 송신 이퀄라이제이션 장치는 임피던스 캘리브레이션부(impedance calibration block, 미 도시됨)를 더 포함하며, 동작시 임피던스 캘리브레이션부가 채널 임피던스와 일치하는 선택 임피던스 코드 Zn 및 Zp를 검색하여, 검색된 임피던스 코드 Zn 및 Zp를 데이터 셀렉터(113)로 전송한다. 데이터 셀렉터(113)에서는 상기 검색된 임피던스 코드(Zn 및 Zp)에 의해 turns on 된 드라이버 레그를 판단하여 변조된 데이터신호를 선택한다. 그리고 선택한 변조된 데이터 신호 Pmain, Ppost, Nmain 및 Npost 를 해당 출력 드라이버로 보낸다. 여기서, Pmain 및 Ppost 데이터 신호는 변조된 데이터를 반전하여 PMOS 트랜지스터를 구동하는데 필요한 조건을 취하는 데이터신호이다.The voltage regulator-based transmission equalization device according to an embodiment of the present invention further includes an impedance calibration block (not shown), and during operation, the impedance calibration block selects impedance codes Zn and Zp that match the channel impedance. After searching, the searched impedance codes Zn and Zp are transmitted to the data selector 113. The data selector 113 selects the modulated data signal by determining which driver leg is turned on according to the searched impedance codes (Zn and Zp). Then, the selected modulated data signals P main , P post , N main , and N post are sent to the corresponding output driver. Here, the P main and P post data signals are data signals that take the necessary conditions to drive the PMOS transistor by inverting the modulated data.

본 발명의 일 실시 예에 따른 전압조정기 기반의 송신 이퀄라이제이션 장치(1)는 메인-탭 드라이버(181) 및 및 포스트-탭 드라이버(182)에 각각 독립적으로 제어되어 공급전압(VDD)을 조절하여 공급하는 공급전압(VDD) 레귤레이터(151) 및 접지전압(VSS)을 조절하여 공급하는 접지전압(VSS) 레귤레이터(156)를 포함하는 것을 특징으로 한다.The voltage regulator-based transmission equalization device 1 according to an embodiment of the present invention is independently controlled by the main-tap driver 181 and the post-tap driver 182 to adjust and supply the supply voltage (VDD). It is characterized by including a supply voltage (VDD) regulator 151 that adjusts and supplies a ground voltage (VSS).

본 발명의 일 실시 예에 따른 공급전압(VDD) 레귤레이터(151) 및 접지전압(VSS) 레귤레이터(156)는 각 메인-탭 드라이버(181) 및 포스트-탭 드라이버(182)에서 조정된 전원전압(VDDmain 및 VDDpost), 접지전압(VSSmain 및 VSSpost)을 공급하고 출력 드라이버의 출력 전압 스윙, 공통 모드 전압 및 FFE 강도를 독립적으로 조정할 수 있는 것을 특징으로 한다. 본 발명의 일 실시 예에 따르면, 공급전압(VDD) 레귤레이터(151) 및 접지전압(VSS) 레귤레이터(156)에서 조절된 공급전압/접지 전압을 각각 독립적으로 제어함으로써. 종래의 FFE 장치와 비하여 FFE 탭 계수의 정밀한 조절이 가능하고, 설계 과정에서 FFE 해상도와 범위 대상을 더 효과적으로 넓게 선택할 수 있다.The supply voltage (VDD) regulator 151 and the ground voltage (VSS) regulator 156 according to an embodiment of the present invention are the power supply voltage adjusted in each main-tap driver 181 and the post-tap driver 182 ( It is characterized by supplying VDD main and VDD post ) and ground voltage (VSS main and VSS post ) and independently adjusting the output voltage swing, common mode voltage and FFE strength of the output driver. According to one embodiment of the present invention, by independently controlling the supply voltage/ground voltage adjusted in the supply voltage (VDD) regulator 151 and the ground voltage (VSS) regulator 156. Compared to conventional FFE devices, the FFE tap coefficient can be precisely adjusted, and the FFE resolution and range target can be more effectively selected during the design process.

[본 발명의 일 실시 예를 적용한 소스 동기식 송신기 장치][Source synchronous transmitter device applying an embodiment of the present invention]

도 6은 본 발명의 일 실시 예에 따른 전압조정기 기반의 송신 이퀄라이제이션 장치를 적용한 소스 동기식 송신기 장치 시제품의 회로를 도시한 것이다.Figure 6 shows the circuit of a prototype source synchronous transmitter device applying a voltage regulator-based transmission equalization device according to an embodiment of the present invention.

도 6은 본 발명의 일 실시 예에 따른 FFE방법을 검증하기 위해 제안된 전압조정기 기반의 송신 이퀄라이제이션 장치를 적용하여 제작된 FEE 소스 동기식 송신기 장치(10)의 회로를 나타낸 것이다. Figure 6 shows the circuit of the FEE source synchronous transmitter device 10 manufactured by applying the voltage regulator-based transmission equalization device proposed to verify the FFE method according to an embodiment of the present invention.

도 6의 FFE 컨트롤러(210)에는 도 4의 S-to-D 컨버터(111), FFE 모듈레이터(112) 및 데이터 셀렉터(113)를 포함한다.The FFE controller 210 of FIG. 6 includes the S-to-D converter 111, FFE modulator 112, and data selector 113 of FIG. 4.

도 6을 참조하면, 소스 동기식 송신기 장치는 1/2 레이트 클로킹 아키텍처를 채택하고 1개의 데이터 경로, 1개의 클록 경로, 메인-탭 드라이버(281) 및 포스트-탭 드라이버(282), 상기 메인-탭 드라이버(281) 및 포스트-탭 드라이버(282)를 위한 3-5pF 온-칩 디커플링 MOSFET 커패시터(MOSCAP)를 포함하는 VDD 레귤레이터(251) 및 VSS 레귤레이터(256), 그리고 메인-탭 임피던스 캘리브레이션부(261) 및 포스트-탭 임피던스 캘리브레이션부(262)를 포함한다. Referring to Figure 6, the source synchronous transmitter device adopts a 1/2 rate clocking architecture and includes one data path, one clock path, a main-tap driver 281 and a post-tap driver 282, the main-tap VDD regulator (251) and VSS regulator (256) including 3-5pF on-chip decoupling MOSFET capacitor (MOSCAP) for driver (281) and post-tap driver (282), and main-tap impedance calibration unit (261) ) and a post-tap impedance calibration unit 262.

또한, 조정된 각 공급(VDD) 전압 및 접지(VSS) 전압에 대한 대형 오프-칩 디커플링 커패시터도 스위칭 노이즈를 흡수하는데 사용된다. 클록 송신부(270)는 CLKIN 신호를 각 데이터 및 클록 경로로 전송한다.Additionally, large off-chip decoupling capacitors to each regulated supply (VDD) and ground (VSS) voltages are also used to absorb switching noise. The clock transmitter 270 transmits the CLKIN signal to each data and clock path.

A. 데이터 송신부(DATA Transmitter)A. DATA Transmitter

데이터 송신부는 상기 FFE 컨트롤러(210)에 입력되는 입력신호를 처리하는 기능을 수행한다.The data transmitter performs the function of processing the input signal input to the FFE controller 210.

의사난수 이진 시퀀스 생성기(pseudo-random binary sequence generator(PRBS Gen.) 201)는 40:1 직렬 변환기(serialize, 202)에서 CLKIN 신호의 주파수를 20으로 나눈 CLKdig 신호를 수신하여 40비트 병렬 PRBS 데이터 신호를 생성한다. 40:1 직렬 변환기는 병렬-직렬 변환을 수행하여 풀-레이트 데이터신호 DIN[n]을 생성한다. 1-UI 지연된 지연 데이터 신호 DIN[n-1]은 래치모듈(203)을 사용하여 생성된다. 소스 동기식 송신기 장치에서 이러한 DIN[n] 및 DIN[n-1] 신호는 2-탭 FFE를 구현하는 데 사용된다. 그런 다음 도 4와 같이 S-to-D 변환기(111), FFE데이터 모듈레이터(112) 및 데이터 셀렉터(113)를 포함하는 FFE 컨트롤러(210)로 전송된다. 그리고, 차동 신호 DOUBT 및 DOUTB는 메인-탭 드라이버(281) 및 포스트-탭 드라이버(282)를 통해 출력된다.The pseudo-random binary sequence generator (PRBS Gen.) 201 receives the CLK dig signal obtained by dividing the frequency of the CLKIN signal by 20 from the 40:1 serial converter (serialize, 202) and generates 40-bit parallel PRBS data. generate a signal. The 40:1 serial converter performs parallel-to-serial conversion to generate a full-rate data signal DIN[n]. The 1-UI delayed delayed data signal DIN[n-1] is generated using the latch module 203. In source-synchronous transmitter devices, these DIN[n] and DIN[n-1] signals are used to implement a two-tap FFE. Then, as shown in FIG. 4, it is transmitted to the FFE controller 210 including the S-to-D converter 111, the FFE data modulator 112, and the data selector 113. And, the differential signals DOUBT and DOUTB are output through the main-tap driver 281 and the post-tap driver 282.

본 발명의 일 실시 예에 따른 소스 동기식 송신기 장치(10)는 메인-탭 드라이버(281) 및 포스트-탭 드라이버(282)에서 변조된 FFE 데이터의 신호 경로는 출력에서 글리치 노이즈(glitch noise)를 방지하기 위해 이들 간의 경로 지연을 일치시키도록 디자인된다. 그럼에도 불구하고 프로세스, 전압 및 온도(PVT) 변동으로 인해 경로 지연 불일치가 발생될 수 있다. The source-synchronous transmitter device 10 according to an embodiment of the present invention prevents glitch noise at the output of the signal path of the FFE data modulated in the main-tap driver 281 and the post-tap driver 282. It is designed to match the path delay between them. Nonetheless, process, voltage, and temperature (PVT) variations can cause path delay inconsistencies.

본 발명의 일 실시 예에서는 경로 지연의 변화를 확인하기 위해 최상의, 일반적인, 최악의 포스트-레이아웃을 포함하는 시뮬레이션을 수행하였다.In one embodiment of the present invention, a simulation including the best, typical, and worst post-layout was performed to confirm the change in path delay.

시뮬레이션 결과에 따르면, 경로 지연 불일치 범위는 -3.6 ~ 2.4 ps로 나타난다. 글리치 노이즈의 고주파 성분은 수백 fF CIO 값으로 인해 드라이버의 출력 대역폭보다 작다. According to simulation results, the path delay mismatch ranges from -3.6 to 2.4 ps. The high-frequency components of glitch noise are smaller than the driver's output bandwidth, with values in the hundreds of fF C IO .

도 7은 본 발명의 일 실시 예에 따른 소스 동기식 송신기 장치에서 최상의 케이스, 일반적 케이스 및 최악 케이스의 포스트 레이아웃의 시뮬레이션 결과를 도시한 것이다.Figure 7 shows simulation results of post layout of the best case, general case, and worst case in a source synchronous transmitter device according to an embodiment of the present invention.

도 7을 참조하면, 위로부터 (a) 최악 케이스의 포스트 레이아웃, (b) 일반적 케이스의 포스트 레이아웃 및 최상의 케이스의 포스트 레이아웃의 출력 파형을 나타내며, 글리치 노이즈는 필터링에 의해 모두의 경우에서 출력에 글리치 노이즈 이슈는 없는 것으로 분석된다.Referring to Figure 7, the output waveforms of (a) the worst case post layout, (b) the normal case post layout, and the best case post layout are shown from the top, and the glitch noise is glitched in the output in all cases by filtering. It is analyzed that there are no noise issues.

B. 듀얼 VDD 레귤레이터 및 VSS 레귤레이터B. Dual VDD regulator and VSS regulator

또한, 본 발명의 일 실시 예에 따른 소스 동기식 송신기 장치에서 출력 전압 스윙, 공통모드 전압 및 FFE 강도는 출력 드라이버의 VDDmain, VDDpost, VSSmain 및 VSSpost에 의해 독립적으로 제어되는 것을 특징으로 한다.In addition, in the source synchronous transmitter device according to an embodiment of the present invention, the output voltage swing, common mode voltage, and FFE strength are independently controlled by VDD main , VDD post , VSS main , and VSS post of the output driver. .

VDD 레귤레이터(251) 및 VSS 레귤레이터(256) 는 전원전압 및 접지전압을 각각 독립적으로 조정한다. 본 발명의 일 실시 예에 따르면, 이 시제품에서 VDD 및 VSS 제어 범위는 각각 0.6V~0.8V 및 0.2V~0.4V이다.The VDD regulator 251 and VSS regulator 256 independently adjust the power supply voltage and ground voltage. According to one embodiment of the present invention, the VDD and VSS control ranges in this prototype are 0.6V to 0.8V and 0.2V to 0.4V, respectively.

본 발명의 일 실시 예에 따른 레귤레이터는 소형 온-칩 MOSFET 커패시터(MOSCAP: Metal-Oxide-Semiconductor의 구조를 갖는 커패시터) 및 대형 오프-칩 커패시터를 사용하는 VDD 레귤레이터 및 소형 온-칩 MOSCAP 및 부하 전류 보상 회로를 사용하는 VDD 레귤레이터를 선택적으로 적용할 수 있다.The regulator according to an embodiment of the present invention is a VDD regulator using a small on-chip MOSFET capacitor (MOSCAP: a capacitor with a metal-oxide-semiconductor structure) and a large off-chip capacitor, and a small on-chip MOSCAP and load current. A VDD regulator using a compensation circuit can be optionally applied.

도 8은 본 발명의 일 실시 예에 따른 (a) 소형 온-칩 MOSFET 커패시터(MOSCAP) 및 대형 오프-칩 커패시터를 사용하는 VDD 레귤레이터 및 (b) 소형 온-칩 MOSCAP 및 부하 전류 보상 회로를 사용하는 VDD 레귤레이터의 예를 도시한 것이다.Figure 8 shows (a) a VDD regulator using a small on-chip MOSFET capacitor (MOSCAP) and a large off-chip capacitor and (b) a VDD regulator using a small on-chip MOSCAP and a load current compensation circuit according to an embodiment of the present invention. An example of a VDD regulator is shown.

본 발명의 일 실시 예에 따르면, 온-칩 또는 오프-칩 영역 오버헤드 및 전력 오버헤드와 같은 설계 우선순위에 따라 그 중 하나를 선택할 수 있다. 소형 온-칩 MOSCAP과 대형 오프-칩 커패시터를 포함하는 온-칩 레귤레이터는 온-칩 면적 오버헤드를 줄일 수 있지만, 대형 오프-칩 커패시터로 인해 오프-칩 PCB 면적을 차지할 수 있다. According to an embodiment of the present invention, one of them can be selected according to design priorities such as on-chip or off-chip area overhead and power overhead. On-chip regulators with small on-chip MOSCAPs and large off-chip capacitors can reduce on-chip area overhead, but can take up off-chip PCB area due to the large off-chip capacitors.

또한, 부하 전류 보상 회로가 있는 소형 온-칩 MOSCAP은 온-칩 및 오프-칩 영역을 줄일 수 있다. 그러나 이는 보상된 부하 전류로 인해 전체 전력 소비를 증가시킬 수 있으며 부하 전류 보상 회로를 구동하는 신호의 지연 변동으로 인해 조정된 공급/접지 전압의 변동을 가져올 수 있다.Additionally, a compact on-chip MOSCAP with load current compensation circuitry can reduce the on-chip and off-chip area. However, this can increase overall power consumption due to compensated load current and can lead to variations in regulated supply/ground voltages due to delay variations in the signal driving the load current compensation circuit.

도 9는 도 8의 두 가지 유형에서 조정된 공급전압/접지전압과 부하전류의 시뮬레이션 결과를 도시한 것이다.FIG. 9 shows simulation results of the adjusted supply voltage/ground voltage and load current in the two types of FIG. 8.

도 9에서 (a) 소형 온-칩 MOSCAP 및 대형 오프-칩 커패시터 적용 예 및 (b) 소형 온-칩 MOSCAP 및 부하 전류 보상 회로 적용 예를 나타낸다.Figure 9 shows (a) an example of application of a small on-chip MOSCAP and a large off-chip capacitor and (b) an example of application of a small on-chip MOSCAP and a load current compensation circuit.

대상 VDDmain, VSSmain, VDDpost 및 VSSpost는 각각 0.8V, 0.2V, 0.65V 및 0.35V이다.The targets VDD main , VSS main , VDD post and VSS post are 0.8V, 0.2V, 0.65V and 0.35V respectively.

도 8(a)의 첫 번째 구성은 각 공급전압/접지전압에서 온-칩 3pF MOSCAP 및 80pF 오프-칩 커패시터를 사용하는 반면 도 8(b)의 두 번째 구성은 온-칩 13pF MOSCAP를 사용한 것이다. .The first configuration in Figure 8(a) uses an on-chip 3pF MOSCAP and an 80pF off-chip capacitor at each supply/ground voltage, while the second configuration in Figure 8(b) uses an on-chip 13pF MOSCAP. . .

도 9를 참조하면, 본 발명의 일 실시 예에 따른 시뮬레이션에서 소형 온-칩 MOSCAP과 대형 오프-칩 커패시터를 사용하는 전압 레귤레이터가 더 작은 전류 소비 및 전압 변동과 관련이 있음을 확인할 수 있었다. 온-칩 MOSCAP 또는 보상 전류를 높이면 공급전압/접지전압 변동을 줄일 수 있다. 그러나 이는 큰 온-칩 영역과 전력 오버헤드를 유발할 수 있다.Referring to FIG. 9, in a simulation according to an embodiment of the present invention, it was confirmed that a voltage regulator using a small on-chip MOSCAP and a large off-chip capacitor is associated with smaller current consumption and voltage fluctuation. Increasing the on-chip MOSCAP or compensation current can reduce supply/ground voltage fluctuations. However, this may result in large on-chip area and power overhead.

따라서 본 발명의 일 실시 예에 따른 소스 동기식 송신기 장치에서 온-칩 레귤레이터는 온-칩 면적과 전력 오버헤드를 줄이기 위해 소형 온-칩 MOSCAP 및 대형 오프-칩 커패시터를 사용하는 첫 번째 구성을 채택한다. 또한, 도 9(a)와 같이 메인-탭 및 포스트-탭 드라이버의 온-스위칭 중에 약간의 전원/접지 변동이 있지만 신호 무결성은 차동 신호와 더 큰 오프-칩 커패시터로 보호할 수 있는 것으로 분석되었다.Therefore, in the source-synchronous transmitter device according to an embodiment of the present invention, the on-chip regulator adopts the first configuration using a small on-chip MOSCAP and a large off-chip capacitor to reduce the on-chip area and power overhead. . Additionally, as shown in Figure 9(a), it was analyzed that although there is some power/ground variation during the on-switching of the main-tap and post-tap drivers, signal integrity can be protected with differential signals and larger off-chip capacitors. .

또한, 본 발명의 일 실시 예에 따른 소스 동기식 송신기 장치에서 PSRR(Power Supply Rejection Ratio) 특성을 검증하기 위해 각 조정 전압 노드에서 3pF 온-칩 MOSCAP를 사용하는 시뮬레이션을 설정하고 수행하였다. 또한, 오프-칩 커패시터는 30nF가 사용되었다.Additionally, to verify the Power Supply Rejection Ratio (PSRR) characteristics in the source-synchronous transmitter device according to an embodiment of the present invention, a simulation using a 3pF on-chip MOSCAP was set up and performed at each regulation voltage node. Additionally, an off-chip capacitor of 30nF was used.

0.6~0.8[V] 범위에서 조정된 VDD와 0.2 ~ 0.4[ 범위에서 조정된 VSS의 PSRR 시뮬레이션 결과는 각각 다음 도 10(a)와 도 10(b)으로 나타난다.The PSRR simulation results of VDD adjusted in the range of 0.6 to 0.8[V] and VSS adjusted in the range of 0.2 to 0.4[ are shown in Figures 10(a) and 10(b), respectively.

도 10은 본 발명의 일 실시 예에 따른 (a) VDD 레귤레이터 및 (b) VSS 레귤레이터에서 PSRR(Power Supply Rejection Ratio) 시뮬레이션 결과를 도시한 것이다.Figure 10 shows the results of Power Supply Rejection Ratio (PSRR) simulation in (a) a VDD regulator and (b) a VSS regulator according to an embodiment of the present invention.

본 발명의 일 실시 예에서는 VDD/VSS Regulator에서 생성되는 전압으로 직접 Main-Tap과 Post-Tap의 전압 레벨을 결정할 수 있다(이 전압 레벨은 FFE Tap 계수를 의미한다.) 종래의 FFE 송신기 장치는 출력 드라이버의 전류의 비율, 혹은 저항 크기의 비율로 FFE Tap 계수를 결정하며 이는 자유로운 Tap 계수 조절에 제한 조건이 되었다.In one embodiment of the present invention, the voltage level of Main-Tap and Post-Tap can be directly determined using the voltage generated from the VDD/VSS Regulator (this voltage level means the FFE Tap coefficient.) The conventional FFE transmitter device The FFE Tap coefficient is determined by the ratio of the output driver's current or the ratio of the resistance size, which became a limiting condition for free Tap coefficient adjustment.

본 발명의 일 실시 예에 따르면, Main-Tap과 Post-Tap의 Regulator와 출력 드라이버를 분리하여 구성할 수 있으며, 각각의 Main-Tap 드라이버와 Post-Tap 드라이버는 동시에 작동되지 않으며, 독립적으로, 그리고 한 번에 하나의 드라이버만 동작할 수 있도록 제어될 수 있다. 이에 따라 Main-Tap과 Post-Tap 드라이버가 동시에 동작하여 Short Current를 발생시키는 종래의 FFE 송신기 장치에 비해 전류 소모의 감소 이득을 얻을 수 있다.According to an embodiment of the present invention, the regulator and output driver of Main-Tap and Post-Tap can be configured separately, and each Main-Tap driver and Post-Tap driver do not operate simultaneously, but independently, and It can be controlled so that only one driver can operate at a time. Accordingly, compared to a conventional FFE transmitter device in which the Main-Tap and Post-Tap drivers operate simultaneously and generate a short current, a reduction in current consumption can be obtained.

C. 클록 송신부(CLOCK TRANSMITTER)C. CLOCK TRANSMITTER

소스 동기 송신기 장치는 데이터와 클록 간에 동일한 지터 프로파일(jitter prole)을 가져야 하는 것이 바람직하다. 본 발명의 일 실시 예에 따른 클록 경로에 있는 클록 송신부는 데이터 경로와 레이턴시(latency)를 맞추기 위해 데이터 송신기와 동일한 아키텍처를 갖도록 설계된다. 클록 신호에는 하나의 주파수 성분이 있다. 그래서 FFE는 필요하지 않다. 따라서 클록 송신부의 포스트-탭 드라이버의 전원이 꺼지고 FFE 컨트롤러의 복제 회로가 클록 신호를 통과하도록 제어된다.It is desirable for the source synchronous transmitter device to have the same jitter profile between data and clock. The clock transmitter in the clock path according to an embodiment of the present invention is designed to have the same architecture as the data transmitter to match the data path and latency. A clock signal has one frequency component. So FFE is not needed. Therefore, the post-tap driver of the clock transmitter is turned off and the replication circuit of the FFE controller is controlled to pass the clock signal.

D. IMPEDANCE CALIBRATION LOOPD. IMPEDANCE CALIBRATION LOOP

임피던스 불일치는 신호 반사를 유발하고 신호 무결성을 악화시키므로 본 발명의 일 실시 예에 따른 소스 동기 송신기 장치(10)에서 출력 온-저항은 채널 임피던스와 일치하도록 디자인된다.Since impedance mismatch causes signal reflection and deteriorates signal integrity, in the source synchronous transmitter device 10 according to an embodiment of the present invention, the output on-resistance is designed to match the channel impedance.

도 11은 본 발명의 일 실시 예에 따른 송신기 장치에서 임피던스 캘리브레이션 루프의 블록 다이어그램을 도시한 것이다.Figure 11 shows a block diagram of an impedance calibration loop in a transmitter device according to an embodiment of the present invention.

도 11을 참조하면, 임피던스 캘리브레이션부(261, 2621)는 메인-탭 드라이버의 온-저항을 독립적으로 교정기능을 수행하는 메인-탭 PMOS 임피던스 캘리브레이션부(261-P) 및 메인-탭 NMOS 임피던스 캘리브레이션부(261-N)와, 포스트-탭 드라이버의 온-저항을 독립적으로 교정 기능을 수행하는 포스트-탭 PMOS 임피던스 캘리브레이션부(262-P) 및 포스트-탭 NMOS 임피던스 캘리브레이션부(262-N)의 4개의 블록으로 구성됩니다. 각각의 메인-탭 임피던스 캘리브레이션 루프(261) 및 포스트-탭 임피던스 캘리브레이션 루프(262)는 메인-탭 드라이버(281) 및 포스트-탭 드라이버(282)와 동일한 VDD/VSS 도메인에서 작동합니다. 이에 따라 본 발명의 일 실시 예에 따른 송신기 장치(10)에서는 비전이비트 데이터 및 전이비트 데이터의 온-저항이 채널 임피던스와 일치하게 되어 신호 무결성이 향상될 수 있다.Referring to FIG. 11, the impedance calibration units 261 and 2621 are the main-tap PMOS impedance calibration unit 261-P and the main-tap NMOS impedance calibration unit that independently performs a calibration function for the on-resistance of the main-tap driver. unit 261-N, the post-tap PMOS impedance calibration unit 262-P and the post-tap NMOS impedance calibration unit 262-N that independently perform a function of calibrating the on-resistance of the post-tap driver. It consists of 4 blocks. Each main-tap impedance calibration loop 261 and post-tap impedance calibration loop 262 operate in the same VDD/VSS domain as the main-tap driver 281 and post-tap driver 282. Accordingly, in the transmitter device 10 according to an embodiment of the present invention, the on-resistance of the non-transition bit data and the transition bit data matches the channel impedance, thereby improving signal integrity.

도 11을 참조하면, 선택 임피던스 코드 ZP/N은 온-저항을 조정하여 저항 분할을 통해 제1출력 전압 VCALP/N을 생성한다. 이 제1출력 전압은 비교기에서 기준 전압 VREFP/N과 비교되며 VCALP/N 레벨이 VREFP/N 레벨에 도달하면 STOP 신호가 출력된다. 카운터 동작은 STOP 신호가 발생하면 종료된다. 그 후 ZP/N 코드가 각 송신부로 전송되고, 임피던스 캘리브레이션 루프의 전원은 off가 된다.Referring to FIG. 11, the selection impedance code Z P/N adjusts the on-resistance and generates the first output voltage VCAL P/N through resistance division. This first output voltage is compared with the reference voltage VREF P/N in the comparator, and when the VCAL P/N level reaches the VREF P/N level, a STOP signal is output. Counter operation ends when the STOP signal occurs. Afterwards, the Z P/N code is transmitted to each transmitter, and the power of the impedance calibration loop is turned off.

도 12는 본 발명의 일 실시 예에 따른 임피던스 캘리브레이션 루프에서 시뮬레이션된 작동 파형의 예를 도시한 것이다.Figure 12 shows an example of an operating waveform simulated in an impedance calibration loop according to an embodiment of the present invention.

도 12에서 VDDmain, VSSmain, VDDpost 및 VSSpost는 각각 0.8V, 0.2V, 0.65V 및 0.35V일 때 시뮬레이션된 동작 파형을 보여준다. CLKdig 주파수는 500MHz이다. 각 임피던스 캘리브레이션 루프는 앞서 언급한 작업을 독립적으로 수행한다. 각 임피던스 캘리브레이션 루프에서 보정 과정은 각 채널 임피던스와 일치하도록 칩의 전원이 on 된 후 처음 수행되며, 또한 전압 및 온도(VT) 변화에 대응하기 위해 데이터 전송 사이에 작동하도록 제어될 수 있다. 본 발명의 일 실시 예에 따른 포그라운드(foreground) 임피던스 캘리브레이션 루프의 교정 동작은 데이터 전송 중에는 작동하지 않는다. 따라서, 임피던스 캘리브레이션 루프의 동작은 전체 송신기 장치 작동의 평균 전력 소비에 큰 영향을 미치지 않게 된다. In Figure 12, VDD main , VSS main , VDD post , and VSS post show simulated operating waveforms at 0.8V, 0.2V, 0.65V, and 0.35V, respectively. CLK dig frequency is 500MHz. Each impedance calibration loop performs the previously mentioned tasks independently. In each impedance calibration loop, the correction process is performed initially after the chip is powered on to match each channel impedance, and can also be controlled to operate between data transfers to respond to voltage and temperature (VT) changes. The calibration operation of the foreground impedance calibration loop according to an embodiment of the present invention does not operate during data transmission. Therefore, the operation of the impedance calibration loop will not significantly affect the average power consumption of the overall transmitter device operation.

본 발명의 일 실시 예에 따르면, 독립적으로 출력 드라이버가 동작하여 각각의 드라이버에 대해 임피던스 매칭을 수행할 수 있어서 종래의 FFE 송신기 장치의 드라이버 구조와 달리 모든 데이터 전송 구간에서 임피던스 매칭을 보장할 수 있다.According to an embodiment of the present invention, the output drivers can operate independently to perform impedance matching for each driver, so unlike the driver structure of a conventional FFE transmitter device, impedance matching can be guaranteed in all data transmission sections. .

도 13은 본 발명의 일 실시 예에 따른 전압조정기 기반의 송신 이퀄라이제이션 장치를 적용한 소스 동기식 송신기 장치의 시제품에 대한 레이아웃을 도시한 것이다.Figure 13 shows the layout of a prototype of a source-synchronous transmitter device applying a voltage regulator-based transmission equalization device according to an embodiment of the present invention.

도 13은 65nm CMOS 공정을 통하여 880㎛ × 650㎛ footprint의 크기로 제작된 소스 동기식 송신기의 시제품을 나타낸 것이다.Figure 13 shows a prototype of a source-synchronous transmitter manufactured with a footprint of 880㎛ × 650㎛ through a 65nm CMOS process.

도 14는 본 발명의 일 실시 예에 따른 송신기 장치와 비교하기 위한 종래의 2-탭 FFE 회로를 적용한 송신기 장치를 도시한 것이다.Figure 14 shows a transmitter device applying a conventional 2-tap FFE circuit for comparison with a transmitter device according to an embodiment of the present invention.

도 14를 참조하면, 비교 회로에서 총 20개의 출력 드라이버 세그먼트가 사용되었으며 각 세그먼트의 온-저항은 1k이므로 출력 온-저항은 50[Ω]이다. 종래의 회로에서 FFE 계수 α는 드라이버 세그먼트 수를 조정하여 제어할 수 있다. 예를 들어, FFE 계수 α가 2인 경우 메인-탭 드라이버와 포스트-탭 드라이버의 수는 각각 18개와 2개가 준비되었다.Referring to FIG. 14, a total of 20 output driver segments were used in the comparison circuit, and the on-resistance of each segment is 1k, so the output on-resistance is 50[Ω]. In a conventional circuit, the FFE coefficient α can be controlled by adjusting the number of driver segments. For example, when the FFE coefficient α is 2, the number of main-tap drivers and post-tap drivers is 18 and 2, respectively.

[본 발명의 일 실시 예에 따른 전압조정기 기반의 송신 이퀄라이제이션 장치의 특성][Characteristics of a voltage regulator-based transmission equalization device according to an embodiment of the present invention]

A. 전류 소비 특성A. Current consumption characteristics

도 15는 종래 송신기 장치 및 본 발명의 일 실시 예에 따른 전압조정기 기반의 송신 이퀄라이제이션 장치를 적용한 FEE 송신기 장치의 구현에서 출력 드라이버의 시뮬레이션된 평균 전류 소비를 도시한 것이다.Figure 15 shows the simulated average current consumption of the output driver in the implementation of a conventional transmitter device and a FEE transmitter device using a voltage regulator-based transmission equalization device according to an embodiment of the present invention.

도 15에서 모든 FFE 강도가 4.44dB일 때를 기준으로 비교하였다. 비교에서는 PRBS7 데이터 패턴이 사용되었으며 차동 100[Ω] 종단 저항 및 100[fF] 커패시터가 드라이버의 차동 출력에 연결되었다. FFE 강도가 4.44dB일 때 본 발명의 일 실시 예에 따른 FFE 송신기 장치에서 드라이버의 평균 전류 소비는 4[mA]인 반면, 종래 FFE 송신기 장치에서 드라이버의 평균 전류 소비는 6.62[mA]로 나타났다. 따라서 전류 소비가 39.6% 감소한 것으로 분석되었다.In Figure 15, comparison was made based on the case where all FFE intensities were 4.44 dB. In the comparison, the PRBS7 data pattern was used and a differential 100[Ω] termination resistor and 100[fF] capacitor were connected to the driver's differential output. When the FFE intensity was 4.44 dB, the average current consumption of the driver in the FFE transmitter device according to an embodiment of the present invention was 4 [mA], while the average current consumption of the driver in the conventional FFE transmitter device was 6.62 [mA]. Therefore, it was analyzed that current consumption was reduced by 39.6%.

B. 전압 스윙과 공통 모드 전압 간의 의존성 특징B. Characteristics of the dependence between voltage swing and common mode voltage

차동 종단이 있는 종래 FFE 송신기 장치에서 드라이버 임피던스가 채널 임피던스와 일치한다고 가정하면 전압 스윙 VSW 및 공통 모드 전압 VCM은 다음과 같이 공급 전압을 조정하여 결정된다.In a conventional FFE transmitter device with differential termination, assuming the driver impedance matches the channel impedance, the voltage swing V SW and common mode voltage V CM are determined by adjusting the supply voltage as follows:

공급 전압(VDD)의 조정은 전압 스윙과 공통 모드 전압 모두에 동일한 영향을 미치기 때문에 기존 송신기 장치에서는 전압 스윙과 공통 모드 전압을 독립적으로 조정할 수 없었다.Because adjusting the supply voltage (VDD) has the same effect on both voltage swing and common-mode voltage, conventional transmitter devices cannot adjust voltage swing and common-mode voltage independently.

도 16은 (a)종래 송신기 장치와 (b)본 발명의 일 실시 예에 따른 송신기 장치에서 공통 모드 전압과 전압 스윙 간의 관계를 도시한 것이다.Figure 16 shows the relationship between common mode voltage and voltage swing in (a) a conventional transmitter device and (b) a transmitter device according to an embodiment of the present invention.

도 16에서 VDD의 제어 범위는 0.05[V] 분해능에서 0.6V ~ 0.8[V]이다.In Figure 16, the control range of VDD is 0.6V to 0.8[V] at 0.05[V] resolution.

도 16(b)을 참조하면, 본 발명의 일 실시 예에 따른 송신기 장치에서 다음과 같이 전원 및 접지 전압을 모두 독립적으로 조정하여 전압 스윙 및 출력 공통 모드 전압을 조정할 수 있다.Referring to FIG. 16(b), in the transmitter device according to an embodiment of the present invention, the voltage swing and output common mode voltage can be adjusted by independently adjusting both the power and ground voltages as follows.

본 발명의 일 실시 예에 따른 FFE 송신기 장치에서는 VDDmain과 VSSmain을 각각 조절함으로써 전압 스윙과 공통 모드 전압의 독립적인 조정을 수행할 수 있다.In the FFE transmitter device according to an embodiment of the present invention, independent adjustment of the voltage swing and common mode voltage can be performed by adjusting VDD main and VSS main , respectively.

도 16(b)은 전압 스윙과 공통 모드 전압 사이의 독립적인 관계를 보여준다.Figure 16(b) shows the independent relationship between voltage swing and common mode voltage.

C. 온-저항 특성C. On-resistance characteristics

온-저항 특성은 전압 스윙과 임피던스 매칭 특성을 결정한다. 따라서 출력 드라이버의 온-저항은 50[Ω]의 저항값을 갖도록 교정되어야 합니다. 온-저항은 다음과 같이 Vds에 따라 다른 값을 가지게된다.The on-resistance characteristics determine the voltage swing and impedance matching characteristics. Therefore, the on-resistance of the output driver must be calibrated to have a resistance value of 50[Ω]. On-resistance has different values depending on V ds as follows.

종래 FFE 송신기 장치에서 온-저항은 전이 데이터의 출력 전압 레벨(메인-탭 전압 레벨)을 기반으로 교정이 될 수 있었다. 따라서 종래 FFE 송신기 장치에서 비전이 데이터 전송의 온-저항은 Vds 변경으로 인해 50[Ω]에서 벗어나게 된다.In conventional FFE transmitter devices, the on-resistance could be corrected based on the output voltage level (main-tap voltage level) of the transition data. Therefore, the on-resistance of non-transfer data transmission in the conventional FFE transmitter device deviates from 50 [Ω] due to the change in V ds .

도 17은 (a) 종래 FFE 송신기 장치 및 (b) 본 발명의 일 실시 예에 따른 FFE 송신기 장치의 시뮬레이션된 최악의 온-저항 예를 도시한 것이다.Figure 17 shows a simulated worst-case on-resistance example of (a) a conventional FFE transmitter device and (b) an FFE transmitter device according to an embodiment of the present invention.

17(a)은 종래 FFE 송신기 장치에서의 최악의 온-저항을 보여준다. 도시된 바와 같이, 최악의 온-저항은 비전이 데이터가 전송될 때 발생한다. 온-저항 편차는 FFE 계수의 변동을 유발한다. 따라서 종래 FFE 송신기 장치에서는 온-저항 편차에 의해 이퀄라이제이션 성능이 저하된다.17(a) shows the worst-case on-resistance in a conventional FFE transmitter device. As shown, the worst on-resistance occurs when non-transfer data is transmitted. On-resistance variations cause variations in the FFE coefficient. Therefore, in the conventional FFE transmitter device, equalization performance is degraded due to on-resistance deviation.

본 발명의 일 실시 예에 따른 FFE 송신기 장치에서는 메인-탭 드라이버와 포스트-탭 드라이버에서 온-저항을 교정하기 때문에 도 17(b)과 같이 전이데이터 및 비전이 데이터 전송 시 온-저항값은 약 50[Ω] 부근에서 비교적 평탄하게 유지되어 종래 FFE 송신기 장치에 비하여 신호 무결성을 향상시킬 수 있다.In the FFE transmitter device according to an embodiment of the present invention, the on-resistance is corrected in the main-tap driver and the post-tap driver, so the on-resistance value when transmitting transition data and non-transition data is approximately as shown in FIG. 17(b). It remains relatively flat around 50[Ω], which can improve signal integrity compared to conventional FFE transmitter devices.

도 18은 본 발명의 일 실시 예에 따른 FFE 송신기 장치의 3개의 코너 케이스에서 시뮬레이션된 평균 PMOS 및 NMOS 온-저항(Ron,p 및 Ron,n)을 도시한 것이다.Figure 18 shows simulated average PMOS and NMOS on-resistances (R on,p and Ron,n ) in three corner cases of an FFE transmitter device according to an embodiment of the present invention.

도 18을 참조하면, 각 FFE 계수에서 PMOS 및 NMOS의 온-저항 Ron,p 및 Ron,n은 거의 50[Ω]으로 유지되는 것으로 나타난다. 따라서 본 발명의 일 실시 예에 따른 FFE 송신기 장치의 목표 출력 전압 스윙이 정확하고 채널 임피던스와 일치하는 것으로 분석된다.Referring to FIG. 18, the on-resistances Ro n,p and R on,n of PMOS and NMOS at each FFE coefficient appear to be maintained at approximately 50 [Ω]. Therefore, it is analyzed that the target output voltage swing of the FFE transmitter device according to an embodiment of the present invention is accurate and matches the channel impedance.

D. 반사 손실(RETURN LOSS) 특성D. RETURN LOSS characteristics

반사 손실(S11)은 고속 송신기 장치를 설계할 때 중요한 매개변수로 작용된다. 이 매개변수는 다음식으로 제공된다.Return loss (S 11 ) serves as an important parameter when designing high-speed transmitter devices. This parameter is given by the following equation:

여기서 r은 다음 식에서 제공하는 출력 반사 계수를 의미한다.Here, r means the output reflection coefficient provided in the following equation.

본 발명의 일 실시 예의 실험을 위한 채널 모델의 특성 임피던스(ZCH)는 50[Ω]이다. 본 발명의 일 실시 예에 따른 FFE 송신기 장치의 출력 임피던스(ZTX)는 출력 드라이버의 MOS 트랜지스터 저항, 기생 커패시턴스, 패키징, ESD(Electrostatic Discharge Diode)로 구성된다. 반사 손실 매개변수에서 고주파 성분은 기생 커패시턴스, 패키징 및 ESD로 인한 정전용량 불연속성을 나타낸다. 본 발명의 일 실시 예에 따른 시뮬레이션 설정에서 패키징 및 ESD는 포함되지 않았다.The characteristic impedance (Z CH ) of the channel model for the experiment of one embodiment of the present invention is 50 [Ω]. The output impedance (Z TX ) of the FFE transmitter device according to an embodiment of the present invention is composed of the MOS transistor resistance of the output driver, parasitic capacitance, packaging, and Electrostatic Discharge Diode (ESD). The high-frequency components in the return loss parameters represent capacitance discontinuities due to parasitic capacitance, packaging, and ESD. Packaging and ESD were not included in the simulation setup according to an embodiment of the present invention.

임피던스 캘리브레이션 루프는 온-저항 또는 대형 신호(DC) 저항을 결정한다. 그러나 소형 신호(AC) 저항은 전송 동작 중 Vds 변동으로 인해 대형 신호(DC) 저항에서 벗어날 수 있다. 따라서 소형 신호(AC) 저항은 반사 손실의 저주파 특성에 영향을 미치게 된다. FFE를 사용하는 경우 비전이 데이터 전송 시 온-저항이 50[Ω]에서 얼마나 벗어나느냐에 따라 저주파에서의 반사 손실 특성에 악영향을 미칠 수 있다.The impedance calibration loop determines the on-resistance or large signal (DC) resistance. However, the small signal (AC) resistance can deviate from the large signal (DC) resistance due to V ds variations during transfer operation. Therefore, small signal (AC) resistance affects the low-frequency characteristics of return loss. When using FFE, the return loss characteristics at low frequencies may be adversely affected depending on how much the on-resistance deviates from 50 [Ω] when transmitting non-transfer data.

도 19는 (a) 종래 FFE 송신기 장치 및 (b) 본 발명의 일 실시 예에 따른 FFE 송신기 장치에서 FFE 계수에 따른 전이데이터 및 비전이데이터의 시뮬레이션된 차동 모드 반사 손실을 도시한 것이다.Figure 19 shows simulated differential mode return loss of transition data and non-transition data according to FFE coefficients in (a) a conventional FFE transmitter device and (b) an FFE transmitter device according to an embodiment of the present invention.

도 19는 반사손실에 대해 본 발명의 일 실시 예에 따른 FFE 송신기 장치에서 향상된 효과를 검증하기 위해 차동 모드 반사 손실을 시뮬레이션한 것이다. 이러한 결과는 전이데이터 및 비전이 데이터의 반사손실로 구분되었다. Figure 19 is a simulation of differential mode return loss to verify the improved effect on return loss in the FFE transmitter device according to an embodiment of the present invention. These results were divided into return loss of transitional data and non-transitional data.

본 발명의 일 실시 예에서 전이 데이터는 메인-탭 데이터, 비전이데이터는 포스트-탭 데이터를 의미한다. 2-탭 FFE를 가지는 종래의 FFE 송신기 장치는 메인-탭 데이터의 전압 레벨을 기반으로 임피던스를 보정을 하게 되는데, Vds 변동은 비전이 데이터 전송에서 발생하여 소형 신호(AC) 저항 편차로 이어진다. 이에 따라 F 종래의 FFE 송신기 장치는 FE 계수가 증가함에 따라 Vds가 증가하여 반사손실이 악화된다.In one embodiment of the present invention, transition data means main-tap data, and non-transition data means post-tap data. A conventional FFE transmitter device with a 2-tap FFE compensates impedance based on the voltage level of main-tap data, and V ds variations occur in non-transfer data transmission, leading to small signal (AC) resistance variations. Accordingly, in the conventional FFE transmitter device, as the FE coefficient increases, V ds increases and the return loss worsens.

이에 비하여 본 발명의 일 실시 예에 따른 2-tap FFE 송신기 장치는 VDS 변화를 고려하여 각 메인-탭 및 포스트-탭 온-저항을 교정할 수 있는 구조를 가지는 것을 특징으로 한다. 따라서 종래 FFE 송신기 장치에 비하여 비전이 데이터의 반사 손실이 악화되지 않는다. 대신에 도 19(b)와 같이 조정된 공급전압/접지전압에서 Vds 범위가 작은 범위로 인해 소형 신호(AC) 저항 편차가 작기 때문에 반사손실이 종래 FFE 송신기 장치에 비해 개선될 수 있다.In contrast, the 2-tap FFE transmitter device according to an embodiment of the present invention is characterized by having a structure capable of correcting each main-tap and post-tap on-resistance in consideration of VDS changes. Therefore, the return loss of non-transition data is not worsened compared to the conventional FFE transmitter device. Instead, the return loss can be improved compared to the conventional FFE transmitter device because the small signal (AC) resistance deviation is small due to the small V ds range at the adjusted supply voltage/ground voltage as shown in Figure 19(b).

따라서 본 발명의 일 실시 예에 따른 FFE 송신기 장치는 종래의 FFE 송신기 장치에 비해 더 나은 출력 신호 품질을 가질 수 있다.Therefore, the FFE transmitter device according to an embodiment of the present invention may have better output signal quality compared to a conventional FFE transmitter device.

도 20은 본 발명의 일 실시 예에 따른 FFE 송신기 장치에서 세 코너 케이스에서 시뮬레이션된 평균 차동모드 반사손실을 도시한 것이다.Figure 20 shows the average differential mode return loss simulated in three corner cases in the FFE transmitter device according to an embodiment of the present invention.

도 20을 참조하면, 본 발명의 일 실시 예에 따른 FFE 송신기 장치에서 전이데이터의 차동 출력전압 스윙은 0.6[V], 비전이 데이터의 차동 출력전압 스윙은 0.4[V]로 나타낸다, 이는 본 발명의 일 실시 예에 따른 FFE 송신기 장치가 전이 및 비전이 데이터 전송 모두에서 우수한 반사 손실 특성을 가지므로 신호 무결성을 확보할 수 있는 것으로 분석된다.Referring to Figure 20, in the FFE transmitter device according to an embodiment of the present invention, the differential output voltage swing of transition data is shown as 0.6 [V], and the differential output voltage swing of non-transition data is shown as 0.4 [V], which is the present invention. It is analyzed that the FFE transmitter device according to an embodiment of has excellent return loss characteristics in both transition and non-transition data transmission, thereby ensuring signal integrity.

E. FFE 강도 및 출력 전압 레벨 특성E. FFE intensity and output voltage level characteristics

도 21은 (a) 종래 FFE 송신기 장치 및 (b) 본 발명의 일 실시 예에 따른 FFE 송신기 장치의 FFE 강도에 따른 출력 고전압 및 저전압 레벨 특성을 도시한 것이다.Figure 21 shows output high voltage and low voltage level characteristics according to FFE intensity of (a) a conventional FFE transmitter device and (b) an FFE transmitter device according to an embodiment of the present invention.

본 발명의 일 실시 예에 따른 FFE 송신기 장치의 장점 중 하나는 유연한 FFE 강도 조정이다. 도 21은 VDD가 0.8[V], VSS가 0.2[V]일 때 FFE 세기에 따른 (a)종래 FFE 송신기 장치 및 (b)본 발명의 일 실시 예에 따른 FFE 송신기 장치의 출력 고전압 및 저전압 레벨을 나타낸 것이다. 20개의 드라이버 세그먼트 중 메인-탭 및 포스트-탭에 할당된 드라이버의 수 따라서 이산 제어만 가능하다. FFE 강도를 미세하게 조정하려면 세그먼트 수를 늘려야 하지만 이는 프로세스, 전압 및 온도(PVT) 변동을 고려한 프로세스 및 설계에 따라 제한이 된다.One of the advantages of the FFE transmitter device according to one embodiment of the present invention is flexible FFE intensity adjustment. Figure 21 shows the output high and low voltage levels of (a) a conventional FFE transmitter device and (b) an FFE transmitter device according to an embodiment of the present invention according to FFE intensity when VDD is 0.8 [V] and VSS is 0.2 [V]. It represents. Among the 20 driver segments, only discrete control is possible depending on the number of drivers assigned to the main-tap and post-tap. Fine-tuning the FFE strength requires increasing the number of segments, but this is limited by process and design considering process, voltage and temperature (PVT) variations.

즉, 하나의 출력 드라이버 세그먼트의 최소 크기는 프로세스 종속성으로 인해 변경할 수 없으므로 세그먼트 수에 제한이 있다. 따라서 종래의 FFE 송신기 장치는 미세한 FFE 분해능을 달성하기가 곤란하다. 또한, 온-저항은 메인-탭 전압 레벨에 따라 결정되기 때문에 FFE가 강해짐에 따라 Vds 변화로 인해 온-저항이 최적점에서 벗어나게 되는데, 도 17(a)와 같이 평균 차동 비선형성(DNL)은 0.25 LSB(최소 시퀀스 비트)이다.That is, the minimum size of one output driver segment cannot be changed due to process dependency, so there is a limit to the number of segments. Therefore, it is difficult for conventional FFE transmitter devices to achieve fine FFE resolution. In addition, since the on-resistance is determined according to the main-tap voltage level, as the FFE becomes stronger, the on-resistance deviates from the optimal point due to the change in V ds . As shown in Figure 17(a), the average differential nonlinearity (DNL) is 0.25 LSB (minimum sequence bit).

본 발명의 일 실시 예에 따른 FFE 송신기 장치는 도 21(b)에 도시된 바와 같이 온-저항이 일정하기 때문에 제안하는 송신기의 FFE 세기를 선형적으로 제어할 수 있다. 평균 DNL은 0.05 LSB이다. 도 21의 결과는 비교를 위해 4가지 경우만을 보여주었으나, 아날로그 제어성으로 인해 더 미세하게 조정될 수 있다. 따라서 도 21(b) 그래프는 미세 조정이 가능함을 나타내기 위해 개별 점보다는 선을 사용하여 표시하였다.The FFE transmitter device according to an embodiment of the present invention can linearly control the FFE intensity of the proposed transmitter because the on-resistance is constant as shown in FIG. 21(b). The average DNL is 0.05 LSB. The results in Figure 21 only show four cases for comparison, but can be further fine-tuned due to analog controllability. Therefore, the graph in Figure 21(b) is displayed using lines rather than individual points to indicate that fine adjustment is possible.

F. 아이 다이어그램(EYE DIAGRAM) 특성F. EYE DIAGRAM characteristics

도 22는 본 발명의 일 실시 예에 따른 FFE 송신기 장치에서 (a)아이 다이어그램을 측정하는 데 사용되는 시뮬레이션 설정 및 (b)시뮬레이션에서 사용된 4개 채널환경에 대한 삽입손실 플롯을 나타낸 것이다.Figure 22 shows (a) the simulation settings used to measure the eye diagram in the FFE transmitter device according to an embodiment of the present invention and (b) an insertion loss plot for the four channel environment used in the simulation.

도 22를 참조하면, 본 발명의 일 실시 예에 따른 FFE 송신기 장치에서 아이 다이어그램 측정을 위해 채널 후단에 차동 100[Ω] 종단저항 및 100[fF] 커패시터에 연결된다. 이 시뮬레이션에 사용된 4개 채널 환경(-18.6dB@10GHz, -12.6dB@10GHz, -10.7dB@10GHz, -7.5dB@10GHz)에 대한 삽입 손실이 도 22(b)에 그래프로 나타나 있다.Referring to FIG. 22, in the FFE transmitter device according to an embodiment of the present invention, a differential 100[Ω] termination resistor and a 100[fF] capacitor are connected to the rear end of the channel for eye diagram measurement. The insertion loss for the four channel environments (-18.6dB@10GHz, -12.6dB@10GHz, -10.7dB@10GHz, -7.5dB@10GHz) used in this simulation is graphed in Figure 22(b).

도 23은 도 22에 따른 채널환경에 대한 시뮬레이션된 차동 아이 다이어그램을 도시한 것이다.FIG. 23 shows a simulated differential eye diagram for the channel environment according to FIG. 22.

도 23은 데이터 레이트 20Gb/s에서 PRBS7 데이터 패턴을 사용하는 100fF 커패시터의 다양한 채널 삽입 손실에 대한 시뮬레이션된 차동 아이 다이어그램을 나타낸다. 도 23에서 (a) -18.6dB@10GHz, (b) -12.6dB@10GHz, (c) -10.7dB@10GHz, (d) -7.5dB@10GHz의 채널 환경을 나타내며, 차동 출력 전압스윙은 0.6V이다. 각 FFE 강도는 아이 다이어그램에도 표시된다. 도 23을 참조하면, 본 발명의 일 실시 예에 따른 FFE 송신기 장치는 다양한 채널 환경에 효과적으로 대처할 수 있음을 보여준다. 본 발명의 일 실시 예에 따른 FFE 송신기 장치에서 유연한 FFE 조정 기법은 종래 단일 구조의 FFE 송신기 장치보다 다양한 채널 환경에 적용할 수 있으며, 독립된 전압 스윙 및 공통 모드 전압 조정과 함께 다양한 표준을 수용할 수 있다.Figure 23 shows simulated differential eye diagrams for various channel insertion losses for a 100fF capacitor using the PRBS7 data pattern at a data rate of 20Gb/s. Figure 23 shows the channel environment of (a) -18.6dB@10GHz, (b) -12.6dB@10GHz, (c) -10.7dB@10GHz, (d) -7.5dB@10GHz, and the differential output voltage swing is 0.6. It's V. Each FFE intensity is also displayed in an eye diagram. Referring to FIG. 23, it is shown that the FFE transmitter device according to an embodiment of the present invention can effectively cope with various channel environments. The flexible FFE adjustment technique in the FFE transmitter device according to an embodiment of the present invention can be applied to more diverse channel environments than the conventional single-structure FFE transmitter device, and can accommodate various standards along with independent voltage swing and common mode voltage adjustment. there is.

G. 소비전력 특성G. Power consumption characteristics

도 24는 본 발명의 일 실시 예에 따른 FFE 송신기 장치에서 소비전력 예를 도시한 것이다.Figure 24 shows an example of power consumption in an FFE transmitter device according to an embodiment of the present invention.

도 24는 0.3[V]의 전압 스윙과 -6.02dB의 FFE를 사용할 때 20Gb/s에서 데이터 송신기의 전력 특성을 보여준다. 총 전력 소비는 44.70[mW]이다. 도 24를 참조하면, 가장 큰 전력 소비 블록은 40:1 직렬 변환기(serializer), FFE 컨트롤러, 프리드라이버 및 버퍼이다. 메인-탭 드라이버 및 포스트-탭 드라이버는 제안된 FFE 방법의 사용으로 인해 전체 전력 소비의 각각 4.6% 및 0.7%만을 차지하는 것으로 분석되었다.Figure 24 shows the power characteristics of the data transmitter at 20 Gb/s when using a voltage swing of 0.3 [V] and an FFE of -6.02 dB. Total power consumption is 44.70[mW]. Referring to Figure 24, the largest power consuming blocks are the 40:1 serializer, FFE controller, predriver, and buffer. The main-tap driver and post-tap driver were analyzed to account for only 4.6% and 0.7% of the total power consumption, respectively, due to the use of the proposed FFE method.

도 25는 본 발명의 일 실시 예에 따른 FFE 송신기 장치와 종래 FFE 송신기 장치들의 특성을 비교한 테이블이다.Figure 25 is a table comparing the characteristics of the FFE transmitter device according to an embodiment of the present invention and conventional FFE transmitter devices.

도 25에서 종래 FFE 송신기 장치는 각각 종래 기술인 비특허문헌[6], [8], [10], [12], [16]에 대한 것에 대한 것이다.In Figure 25, the conventional FFE transmitter device is related to the prior art non-patent literature [6], [8], [10], [12], and [16], respectively.

본 발명의 일 실시 예에 따른 FEE 송신기 장치는 단일 회로 디자인으로 출력 전압 스윙, 공통 모드 전압 및 FFE 강도를 독립적으로 미세하게 제어할 수 있다. 또한, 듀얼모드로 공급전압/접지 전압 조정을 수행하여 비전이 데이터 및 전이 데이터와 각각 임피던스 매칭을 수행할 수 있다. 그리고 본 발명의 일 실시 예에 따른 FEE 송신기 장치는 0.3[V]의 전압 스윙과 -6.02[dB]의 FFE를 사용할 때 20Gb/s에서 2.23pJ/bit의 에너지 효율을 갖는다.The FEE transmitter device according to an embodiment of the present invention can independently and finely control the output voltage swing, common mode voltage, and FFE strength with a single circuit design. In addition, supply voltage/ground voltage adjustment can be performed in dual mode to perform impedance matching with non-transition data and transition data, respectively. And the FEE transmitter device according to an embodiment of the present invention has an energy efficiency of 2.23pJ/bit at 20Gb/s when using a voltage swing of 0.3[V] and FFE of -6.02[dB].

비특허문헌[6]에서 제시한 송신기 장치는 결합 바이어스 공통 모드 피드백이 있는 저전압 차동신호(LVDS) 드라이버에서 비전이 데이터 전송 중에 출력 특성을 독립적으로 조정하고 임피던스를 일치시키는 기술이 소개된 바 있으나, Driver Segmentation 방식으로 인해 FFE 세기를 미세하고 선형적으로 제어하기 곤란하며, 본 발명과 달리 전류 모드 LVDS 방식을 채택하여 많은 전력을 소모한다. 비특허문헌[16]에서 제시한 부스팅 전류를 사용하는 2-탭 FFE 전압 모드 드라이버는 비전이 데이터가 전송되는 경우에도 우수한 임피던스 매칭 특성 기술을 개시한 바 있으나, 비특허문헌[16]의 이 전압 모드 구조는 단일 회로 디자인으로 출력 특성을 독립적으로 제어할 수 없으며 Vds 변동에 의한 교정수단이 없어서, Vds 변동시 승압 전류가 변경되어 선형 FFE 제어가 곤란하다.The transmitter device presented in non-patent literature [6] has introduced a technology to independently adjust output characteristics and match impedance during non-transfer data transmission in a low-voltage differential signal (LVDS) driver with combined bias common-mode feedback. Due to the driver segmentation method, it is difficult to finely and linearly control the FFE intensity, and unlike the present invention, the current mode LVDS method is adopted, which consumes a lot of power. The 2-tap FFE voltage mode driver using boosting current presented in the non-patent document [16] has disclosed excellent impedance matching characteristic technology even when non-patent data is transmitted, but this voltage mode driver in the non-patent document [16] The mode structure is a single circuit design, so the output characteristics cannot be controlled independently, and there is no correction means for V ds fluctuations, so the boost current changes when V ds fluctuates, making linear FFE control difficult.

본 발명의 일 실시 예에 따른 전압조정기 기반의 송신 이퀄라이제이션 장치 및 이를 적용한 송신기 장치는 전이 데이터 및 비전이 데이터 전송의 임피던스 정합으로 유연한 FFE 조정을 달성할 수 있어서, 우수한 온-저항 및 반사 손실 특성을 달성할 수 있다. 또한, 종래 FEE 송신기 장치에 비하여 short current 경로가 제거되어 전체 전력 소비를 감소시킬 수 있다.A voltage regulator-based transmission equalization device according to an embodiment of the present invention and a transmitter device applying the same can achieve flexible FFE adjustment by matching impedance of transition data and non-transition data transmission, thereby providing excellent on-resistance and return loss characteristics. It can be achieved. Additionally, compared to a conventional FEE transmitter device, the short current path is eliminated, thereby reducing overall power consumption.

본 발명의 일 실시 예에 따른 전압조정기 기반의 송신 이퀄라이제이션 장치는 듀얼 모드의 전원공급 레귤레이터 및 접지전압 공급 레귤레이터를 통하여 유연한 2-탭 FFE 조정이 가능한 전압 모드 송신기를 제시할 수 있다.The voltage regulator-based transmission equalization device according to an embodiment of the present invention can present a voltage mode transmitter capable of flexible 2-tap FFE adjustment through a dual-mode power supply regulator and a ground voltage supply regulator.

본 발명의 일 실시 예에 따른 전압조정기 기반의 송신 이퀄라이제이션 장치는 입력된 신호 데이터를 FFE Data 변조기를 통하여 전이비트(Transition Bit)와 비전이비트(Non-Transition Bit)의 데이터로 분리 처리하여 각 Equalizer 블록에 전달하는 회로를 채택함으로써, FFE 작동에서 short current 경로가 제거되어 전력 소모가 개선될 수 있다.The voltage regulator-based transmission equalization device according to an embodiment of the present invention separates and processes the input signal data into transition bit and non-transition bit data through an FFE data modulator, and processes each equalizer. By adopting a circuit that delivers to the block, short current paths can be eliminated in FFE operation and power consumption can be improved.

또한, 각각 Impedance 교정(calibration)이 가능하고, 모든 데이터 비트에서 Impedance 매칭(Matching)이 이루어지는 효과를 가질 수 있다.In addition, impedance calibration is possible for each, and impedance matching can be achieved in all data bits.

1: 송신 이퀄라이제이션 장치
10: 송신 이퀄라이제이션 장치를 적용한 FFE 송신기 장치
110, 210: FFE 컨트롤러
111: S-to-D 컨버터
112: FFE 데이터 모듈레이터
113: 데이터 셀렉터
151, 251: 공급전압 레귤레이터
156, 256: 접지전압 레귤레이터
181, 281: 메인-탭 드라이버
182, 282: 포스트-탭 드라이버
201: 의사난수 이진 시퀀스 생성기
202: 직렬 변환기(serialize)
262: 임피던스 캘리브레이션 루프
270: 클록 송신부1: Transmit equalization device
10: FFE transmitter device with transmission equalization device
110, 210: FFE controller
111: S-to-D converter
112: FFE data modulator
113: data selector
151, 251: Supply voltage regulator
156, 256: Ground voltage regulator
181, 281: Main-tap driver
182, 282: Post-tap driver
201: Pseudorandom binary sequence generator
202: Serialize
262: Impedance calibration loop
270: clock transmitter

Claims (12)

전압조정기 기반의 송신 이퀄라이제이션 장치에 있어서,
상기 송신 이퀄라이제이션 장치는,
입력된 신호에 대해 전이비트 데이터와 비전이비트 데이터로 분리 처리하는 기능을 포함하는 FFE 컨트롤러;
상기 FFE 컨트롤러로부터 처리된 전이데이터 신호에 대해 임피던스 매칭 처리를 포함하여 전송 데이터 신호를 출력하는 메인-탭 드라이버;
상기 FFE 컨트롤러로부터 처리된 비전이데이터 신호에 대해 임피던스 매칭 처리를 포함하여 전송 데이터 신호를 출력하는 포스트-탭 드라이버;
상기 메인-탭 드라이버 및 포스트-탭 드라이버에 공급전압을 독립적으로 조정하여 공급하는 공급전압 레귤레이터; 및
상기 메인-탭 드라이버 및 포스트-탭 드라이버에 접지전압을 독립적으로 조정하여 공급하는 접지전압 레귤레이터; 를 포함하는 것을 특징으로 하는 송신 이퀄라이제이션 장치.In a voltage regulator-based transmission equalization device,
The transmission equalization device,
An FFE controller that includes a function to separate and process the input signal into transition bit data and non-transition bit data;
a main-tap driver that outputs a transmission data signal including impedance matching processing for the transition data signal processed by the FFE controller;
a post-tap driver that outputs a transmission data signal including impedance matching processing for the non-transmission data signal processed by the FFE controller;
a supply voltage regulator that independently adjusts and supplies supply voltage to the main-tap driver and post-tap driver; and
a ground voltage regulator that independently adjusts and supplies ground voltage to the main-tap driver and post-tap driver; A transmission equalization device comprising: 제1항에 있어서,
상기 FFE 컨트롤러는,
단일 종단신호(Single-ended)로 전송되는 데이터 신호를 차동신호(differential)로 변환하는 S-to-D 컨버터;
상기 S-to-D 컨버터에서 변환된 신호를 상기 전이 데이터와 비전이 데이터 신호로 분리하는 기능을 포함하는 FFE 데이터 모듈레이터; 및
상기 FFE 데이터 모듈레이터에서 전달된 데이터를 임피던스 캘리브레이션 코드에 맞추어 상기 메인-탭 드라이버 및 포스트-탭 드라이버로 전송하는 기능을 포함하는 데이터 셀렉터를 포함하는 것을 특징으로 하는 송신 이퀄라이제이션 장치.According to paragraph 1,
The FFE controller is,
S-to-D converter that converts a data signal transmitted as a single-ended signal into a differential signal;
an FFE data modulator including a function to separate the signal converted by the S-to-D converter into the transition data and non-transition data signal; and
A transmission equalization device comprising a data selector that transmits data transmitted from the FFE data modulator to the main-tap driver and the post-tap driver according to an impedance calibration code. 제1항에 있어서,
상기 공급전압 레귤레이터는 상기 메인-탭 드라이버를 위한 메인-탭 공급전압 레귤레이터 및 상기 포스트-탭 드라이버를 위한 포스트-탭 공급전압 레귤레이터로 구성되며,
상기 접지전압 레귤레이터는 상기 메인-탭 드라이버를 위한 메인-탭 접지전압 레귤레이터 및 상기 포스트-탭 드라이버를 위한 포스트-탭 접지전압 레귤레이터로 구성되는 것을 특징으로 하는 송신 이퀄라이제이션 장치.According to paragraph 1,
The supply voltage regulator consists of a main-tap supply voltage regulator for the main-tap driver and a post-tap supply voltage regulator for the post-tap driver,
The ground voltage regulator is a transmission equalization device characterized in that it consists of a main-tap ground voltage regulator for the main-tap driver and a post-tap ground voltage regulator for the post-tap driver. 제2항에 있어서,
상기 S-to-D 컨버터는 전송 데이터 신호(DIN[n]) 및 1-UI(unit Interval) 지연 데이터 신호(DIN[n-1])가 입력이 되면, 차동 데이터 신호 D[n], Db[n], D[n-1] 및 Db[n-1]를 생성시키고,
상기 FFE 데이터 모듈레이터는 상기 차동 데이터 신호로부터 2개의 전이데이터 신호(Dmain, Dbmain) 및 2개의 비전이 데이터 신호(Dpost 및 Dbpost)를 생성하는 것을 특징으로 하는 송신 이퀄라이제이션 장치.According to paragraph 2,
When the transmission data signal (DIN[n]) and the 1-UI (unit interval) delay data signal (DIN[n-1]) are input, the S-to-D converter generates differential data signals D[n] and Db. generate [n], D[n-1] and Db[n-1],
The FFE data modulator is a transmission equalization device characterized in that it generates two transition data signals (D main , Db main ) and two non-transition data signals (D post and Db post ) from the differential data signal. 제1항에 있어서
상기 공급전압 레귤레이터는 0.05[V] 분해능을 가지며, 0.6~0.8[V] 범위에서 공급전압을 조정 제어하고,
상기 접지전압 레귤레이터는 0.2~0.4[V] 범위에서 접지전압을 조정 제어하는 것을 특징으로 하는 송신 이퀄라이제이션 장치.In paragraph 1
The supply voltage regulator has a resolution of 0.05 [V] and adjusts and controls the supply voltage in the range of 0.6 to 0.8 [V],
The ground voltage regulator is a transmission equalization device characterized in that it adjusts and controls the ground voltage in the range of 0.2 to 0.4 [V]. 제1항에 있어서,
상기 메인-탭 드라이버와 포스트-탭 드라이버는 동시에 작동되지 않으며, 독립적으로, 그리고 한 번에 하나의 드라이버만 동작할 수 있도록 제어되는 것을 특징으로 하는 송신 이퀄라이제이션 장치.According to paragraph 1,
A transmission equalization device characterized in that the main-tap driver and the post-tap driver do not operate simultaneously, but are controlled independently and so that only one driver can operate at a time. 제1항에 있어서,
상기 공급전압 레귤레이터는 소형 온-칩 MOSCAP 커패시터 및 대형 오프-칩 커패시터를 포함하는 것을 특징으로 하는 송신 이퀄라이제이션 장치.According to paragraph 1,
The supply voltage regulator is a transmit equalization device comprising a small on-chip MOSCAP capacitor and a large off-chip capacitor. 제2항에 있어서,
상기 송신 이퀄라이제이션 장치는,
상기 공급전압 레귤레이터 및 접지전압 레귤레이터에서 생성되는 전압으로 상기 메인-탭 드라이버 및 포스트-탭 드라이버의 출력 전압 레벨이 결정되는 것을 특징으로 하는 송신 이퀄라이제이션 장치According to paragraph 2,
The transmission equalization device,
A transmission equalization device wherein the output voltage levels of the main-tap driver and the post-tap driver are determined by the voltage generated from the supply voltage regulator and the ground voltage regulator. 제2항에 있어서,
상기 송신 이퀄라이제이션 장치는
채널 임피던스와 일치하는 임피던스 코드를 선택하는 임피던스 캘리브레이션부를 더 포함하며,
상기 임피던스 켈리브레이션부에서 상기 채널 임피던스와 일치하는 임피던스 코드를 검색하여 검색된 코드를 상기 데이터 셀렉터로 전송하고,
상기 데이터 셀렉터에서는 상기 검색된 코드에 의해 turns-on 된 드라이버 레그를 판단하여 변조된 데이터신호를 상기 turns-on 된 드라이버로 전송하는 것을 특징으로 하는 송신 이퀄라이제이션 장치.According to paragraph 2,
The transmit equalization device is
It further includes an impedance calibration unit that selects an impedance code matching the channel impedance,
The impedance calibration unit searches for an impedance code that matches the channel impedance and transmits the searched code to the data selector,
A transmission equalization device characterized in that the data selector determines which driver leg is turned on according to the searched code and transmits the modulated data signal to the turned on driver. 제8항에 있어서,
상기 송신 이퀄라이제이션 장치는 상기 임피던스 코드에 의해 온-저항을 조정하여 저항 분할을 통해 제1출력 전압 (VCALP/N)을 생성하고, 상기 제1출력 전압은 비교기에서 기준 전압(VREFP/N)과 비교되어 상기 제1출력 전압 레벨이 기준전압(VREFP/N) 레벨에 도달하면 상기 비교기에서 STOP 신호가 출력되며, 상기 임피던스 코드는 상기 데이터 셀렉터로 전송되는 것을 특징으로 하는 이퀄라이제이션 장치.According to clause 8,
The transmission equalization device adjusts the on-resistance by the impedance code to generate a first output voltage (VCAL P/N ) through resistance division, and the first output voltage is a reference voltage (VREF P/N ) in the comparator. When the first output voltage level reaches the reference voltage (VREF P/N ) level, a STOP signal is output from the comparator, and the impedance code is transmitted to the data selector. 제1항 내지 제7항 중 어느 한 항의 송신 이퀄라이제이션 장치를 포함하는 송신기 장치에 있어서,
상기 송신기 장치는
입력신호에 대해 의사난수 이진 시퀀스 병렬 데이터 신호를 생성하는 의사난수 이진 시퀀스 생성기;
상기 병렬 데이터 신호에 대해 병렬-직렬 변환을 수행하여 풀-레이트 데이터신호(DIN[n])를 생성하는 직렬변환기와 상기 풀-레이트 데이터신호(DIN[n])에 대해 1-UI 지연된 지연 데이터 신호를 생성하는 래치모듈을 포함하는 데이터 송신부;
클록신호를 생성하는 클록 송신부; 및
채널 임피던스와 임피던스의 매칭을 수행하는 임피던스 캘리브레이션부를 더 포함하는 것을 특징으로 하는 송신기 장치.8. A transmitter device comprising the transmit equalization device of any one of claims 1 to 7,
The transmitter device is
a pseudorandom binary sequence generator that generates a pseudorandom binary sequence parallel data signal for an input signal;
A serializer that performs parallel-to-serial conversion on the parallel data signal to generate a full-rate data signal (DIN[n]) and 1-UI delayed delay data for the full-rate data signal (DIN[n]) A data transmitter including a latch module that generates a signal;
A clock transmitter that generates a clock signal; and
A transmitter device further comprising an impedance calibration unit that performs channel impedance and impedance matching. 제10항에 있어서,
상기 임피던스 캘리브레이션부는,
상기 메인-탭 드라이버의 온-저항을 독립적으로 교정 기능을 수행하는 메인-탭 PMOS 임피던스 캘리브레이션부 및 메인-탭 NMOS 임피던스 캘리브레이션부와, 상기 포스트-탭 드라이버의 온-저항을 교정 기능을 수행하는 포스트-탭 PMOS 임피던스 캘리브레이션부 및 포스트-탭 NMOS 임피던스 캘리브레이션부의 4개의 블록을 포함하며,
상기 교정 기능은 각 채널 임피던스와 임피던스 매칭하는 기능을 포함하되, 상기 교정 기능 동작은 데이터 전송 중에는 작동하지 않은 것을 특징으로 하는 송신기 장치.


According to clause 10,
The impedance calibration unit,
A main-tap PMOS impedance calibration unit and a main-tap NMOS impedance calibration unit that independently perform a function to correct the on-resistance of the main-tap driver, and a post that performs a function to correct the on-resistance of the post-tap driver. -Contains four blocks of a tap PMOS impedance calibration unit and a post-tap NMOS impedance calibration unit,
The calibration function includes a function of impedance matching with each channel impedance, but the calibration function does not operate during data transmission.
KR1020220056390A 2022-05-09 2022-05-09 Transmitter equalization device based voltage regulation KR102646553B1 (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020220056390A KR102646553B1 (en) 2022-05-09 2022-05-09 Transmitter equalization device based voltage regulation

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020220056390A KR102646553B1 (en) 2022-05-09 2022-05-09 Transmitter equalization device based voltage regulation

Publications (2)

Publication Number Publication Date
KR20230164251A true KR20230164251A (en) 2023-12-01
KR102646553B1 KR102646553B1 (en) 2024-03-13

Family

ID=89124528

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020220056390A KR102646553B1 (en) 2022-05-09 2022-05-09 Transmitter equalization device based voltage regulation

Country Status (1)

Country Link
KR (1) KR102646553B1 (en)

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7924912B1 (en) * 2006-11-01 2011-04-12 Xilinx, Inc. Method and apparatus for a unified signaling decision feedback equalizer
US20170324594A1 (en) * 2014-11-26 2017-11-09 Rambus Inc. Equalized multi-signaling mode driver
KR20200079807A (en) 2018-12-26 2020-07-06 에스케이하이닉스 주식회사 Data transmission circuit

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7924912B1 (en) * 2006-11-01 2011-04-12 Xilinx, Inc. Method and apparatus for a unified signaling decision feedback equalizer
US20170324594A1 (en) * 2014-11-26 2017-11-09 Rambus Inc. Equalized multi-signaling mode driver
KR20200079807A (en) 2018-12-26 2020-07-06 에스케이하이닉스 주식회사 Data transmission circuit

Non-Patent Citations (22)

* Cited by examiner, † Cited by third party
Title
[1] H. Ko, M. Kim, H. Park, S. Lee, J. Kim, S. Kim, and J.-H. Chae, "A controller PHY for managed DRAM solution with damping-resistor- aided pulse-based feed-forward equalizer" IEEE J. Solid-State Circuits, vol. 56, no. 8, pp. 2563-2573, Aug. 2021.
[10]W. Bae, H. Ju, K. Park, J. Han, and D.-K. Jeong, "A supply-scalable- serializing transmitter with controllable output swing and equalization for next-generation standards," IEEE Trans. Ind. Electron., vol. 65, no. 7, pp. 5979-5989, Jul. 2018.
[11] M. Ramezani, M. Abdalla, A. Shoval, M. Van Ierssel, A. Rezayee, A. McLaren, C. Holdenried, J. Pham, E. So, D. Cassan, and S. Sadr, "An 8.4 mW/Gb/s 4-lane 48 Gb/s multi-standard-compliant transceiver in 40 nm digital CMOS technology," in IEEE ISSCC Dig. Tech. Papers, Feb. 2011, pp. 352-354.
[12] K. L. Chan, K. H. Tan, and Y. Frans, "A 32.75-Gb/s voltage-mode transmitter with three-tap FFE in 16-nm CMOS," IEEE J. Solid-State Circuits, vol. 52, no. 12, pp. 29-42, Oct. 2019.
[13] W.-J. Su and S.-I. Liu, "A 5 Gb/s voltage-mode transmitter using adaptive time-based de-emphasis," IEEE Trans. Circuits Syst. I, Reg. Papers, vol. 64, no. 4, pp. 959-968, Apr. 2017.
[14] M. Kossel, C. Menol, and J. Weiss, "A T-coil-enhanced 8.5 Gb/s high- swing SST transmitter in 65nm bulk CMOS with 16 dB return loss over 10 GHz bandwidth,’’ IEEE J. Solid-State Circuits, vol. 43, no. 12, pp. 2905-2920, Dec. 2008.
[15] H. Hatamkhani, K.-L. J. Wong, R. Drost, and C.-K. K. Yang, "A 10 mW 3.6 Gbps I/O transmitter," in VLSI Circuits Symp. Dig. 2003, pp. 97-98.
[16] S.-G. Kim,T. Kim, D.-H. Kwon,and W.-Y. Choi, "A 5-8 Gbps low-power transmitter with 2-tap pre-emphasis based on toggling serialization," in Proc. IEEE Asian Solid-State Circuit Conf. (ASSCC), Nov. 2016, pp. 249-252.
[17] W. D. Dettloff, J. C. Eble, L. Luo, P. Kumar, F. Heaton, T. Stone, and B. Daly, "A 32mW 7.4Gb/s protocol-agile source-series-terminated transmitter in 45 nm CMOS SOI," in IEEE ISSCC Dig. Tech. Papers, Feb. 2010, pp. 370-371.
[18] A. Amirkhany, J. Wei, N. Mishra, and J. Shen, "A 12.8-Gb/s/link tri-modal single-ended memory interface," IEEE J. Solid-State Circuits, vol. 47, no. 4, pp. 911-925, Apr. 2012.
[19] Y.-H. Song and S. Palermo, "A 6-Gbit/s hybrid voltage-mode transmitter with current-mode equalization in 90-nm CMOS," IEEE Trans. Circuits Syst. II, Exp. Briefs, vol. 59, no. 8, pp. 491-495, Aug. 2012.
[2] A.M. Ionescu, "Energy efcient computing and sensing in the zettabyteera: From silicon to the cloud" in IEDM Tech. Dig. Dec2017, pp. 1-2.
[20] B. Leibowitz, R. Palmer, J. Poulton, Y. Frans, S. Li, J. Wilson, M. Bucher, A. M. Fuller, J. Eyles, M. Aleksic, T. Greer, and N. M. Nguyen, "A 4.3 GB/s mobile memory interface with power-efcient bandwidth scaling," IEEE J. Solid-State Circuits, vol. 45, no. 4, pp. 889-898, Apr. 2010.
[21] R. Inti, A. Elshazly, B. Young, W. Yin, M. Kossel, T. Toi, and P. K. Hanumolu, "A highly digital 0.5-to-4 Gb/s 1.9 mW/Gb/s serial-link transceiver using current-recycling in 90 nm CMOS," in IEEE ISSCC Dig. Tech. Papers, Feb. 2011, pp. 152-15.
[3] S. Ghose, A. Boroumand, J. S. Kim, J. Gomez-Luna, and O. Mutlu, "Processing-in-memory: A workload-driven perspective" IBM J. Res. Develop., vol. 63, no6, pp. 1-19, Nov. 2019.
[4] J. Kim, A. Balankutty, and R. Dokania, "A 112 Gb/s PAM-4 56 Gb/s NRZ recongurable transmitter with three-tap FFE in 10-nm FinFET" IEEE J. Solid-State Circuits, vol. 54, no. 1, pp. 29-42, Jan. 2019.
[5] J.-H. Chae, Y.-U. Jeong, and S. Kim, "Data-dependent selection of amplitude and phase equalization in a quarter-rate transmitter for memory interfaces," IEEE Trans. Circuits Syst. I, Reg. Papers, vol. 67, no. 9, pp. 2972-2983, Sep. 2020.
[6] J.-H. Chae, M. Kim, G.-M. Hong, J. Park, and S. Kim, "A 3.2 Gb/s 16-channel transmitter for intra-panel interfaces, with independently controllable output swing, common-mode voltage, and equalization," IEEE Access, vol. 6, pp. 78055-78064, 2018.
[7] S.-Y. Kao and S.-I. Liu, "A 20-Gb/s transmitter with adaptive preemphasis in 65-nm CMOS technology," IEEE Trans. Circuits Syst. II, Exp. Briefs, vol. 57, no. 5, pp. 319-323, May 2010.
[8] M. Erett, J. Hudner, D. Carey, R. Casey, K. Geary, K. Hearne, P. Neto, T. Mallard, V. Sooden, M. Smyth, Y. Frans, J. Im, P. Upadhyaya, W. Zhang, W. Lin, B. Xu, and K. Chang, "A 0.5-16.3 GBps multi-standard serial transceiver with 219 mW/channel in 16-nm FinFET," IEEE J. Solid-State Circuits, vol. 52, no. 7, pp. 1783-1797, Jul. 2017.
[9] B. Zhang, K. Khanoyan, H. Hatamkhani, H. Tong, K. Hu, S. Fallahi, K. Vakilian, and A. Brewster, "3.1 a 28 Gb/s multi-standard serial-link transceiver for backplane applications in 28 nm CMOS," in IEEE ISSCC Dig. Tech. Papers, Feb. 2015, pp. 52-54.
미국공개특허공보 US 2019/0156049A1 (Voltage regulator with feed-forward circuit)

Also Published As

Publication number Publication date
KR102646553B1 (en) 2024-03-13

Similar Documents

Publication Publication Date Title
JP6140860B2 (en) Single-end configurable multimode driver
US11126581B2 (en) Reconfigurable transmitter
US7307447B2 (en) Self series terminated serial link transmitter having segmentation for amplitude, pre-emphasis, and slew rate control and voltage regulation for amplitude accuracy and high voltage protection
US7795919B2 (en) Transmitter driver circuit in high-speed serial communications system
CN109565278B (en) Impedance and swing control for voltage mode drivers
US8878568B1 (en) High-speed SSR transmit driver
US9083584B2 (en) Common mode modulation with current compensation
Song et al. An 8–16 Gb/s, 0.65–1.05 pJ/b, voltage-mode transmitter with analog impedance modulation equalization and sub-3 ns power-state transitioning
Fan et al. A 32-Gb/s simultaneous bidirectional source-synchronous transceiver with adaptive echo cancellation techniques
Hwang et al. A 32 Gb/s, 201 mW, MZM/EAM cascode push–pull CML driver in 65 nm CMOS
Kim et al. A 5.2-Gb/s low-swing voltage-mode transmitter with an AC-/DC-coupled equalizer and a voltage offset generator
US7920014B2 (en) Semiconductor integrated circuit device
Chae et al. A 12.8-Gb/s quarter-rate transmitter using a 4: 1 overlapped multiplexing driver combined with an adaptive clock phase aligner
US7616926B2 (en) Conductive DC biasing for capacitively coupled on-chip drivers
KR102646553B1 (en) Transmitter equalization device based voltage regulation
Chae et al. Design and comparative study of voltage regulation-based 2-tap flexible feed-forward equalizer for voltage-mode transmitters
JPH11345054A (en) Driver circuit for signal transmission
GB2402277A (en) Current mode logic driver with adjustable common-mode level
WO2019001369A1 (en) Driver for serialization/deserialization link transmitter
Chong et al. 112G+ 7-bit DAC-based transmitter in 7-nm FinFET with PAM4/6/8 modulation
Marar et al. A 1.8 áV low power 5áGbps PMOS-based LVDS output driver with good return loss performance
Abugharbieh et al. Line-impedance matching and signal conditioning capabilities for high-speed feed-forward voltage-mode transmit drivers
KR20240099764A (en) Apparatus and method of ZQ Calibration of PAM Driver for Memory interface
Melikyan Signal Transmission Calibration Systems in Integrated Circuits
Ukaegbu et al. Perspective Chapter: Chip I/O Design Fundamentals, Methodologies and Challenges

Legal Events

Date Code Title Description
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right