KR20230157586A - Multilevel phase change random access memory device via conductive filament nanoheater formation - Google Patents
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Abstract
본 발명의 다중 비트 상변화 메모리 소자는 제1 산화물 레이어 및 제1 상변화 레이어를 포함하는 제1 소자; 상기 제1 소자와 제1 절연체에 의해 구분되고, 제2 산화물 레이어 및 제2 상변화 레이어를 포함하는 제2 소자; 및 상기 제2 소자와 제2 절연체에 의해 구분되고, 제3 산화물 레이어 및 제3 상변화 레이어를 포함하는 제3 소자를 포함하고, 상기 제1 산화물 레이어, 상기 제2 산화물 레이어 및 상기 제3 산화물 레이어의 두께는 서로 상이할 수 있다.The multi-bit phase change memory device of the present invention includes a first device including a first oxide layer and a first phase change layer; a second device separated from the first device by a first insulator and including a second oxide layer and a second phase change layer; and a third element separated by the second element and a second insulator and including a third oxide layer and a third phase change layer, wherein the first oxide layer, the second oxide layer, and the third oxide The thickness of the layers may be different.
Description
본 발명은 다중 비트 상변화 메모리 소자에 관한 것으로, 보다 상세하게는, 조성비를 달리하고 상이한 두께를 가지는 산화물을 통해 다중 비트를 구현할 수 있는 메모리 소자에 관한 것이다.The present invention relates to a multi-bit phase change memory device, and more specifically, to a memory device capable of implementing multiple bits through oxides with different composition ratios and different thicknesses.
현재 PRAM(Phase change Random Access Memory)은 가장 보편적으로 Ge-Sb-Te 3원계 칼코게나이드 물질(GST)을 상변화 층으로 사용한다. 하지만, GST 물질의 낮은 상변화 온도로 인하여, 어레이 구조 구현시 셀 간의 열간섭 현상이 발생될 수 있다. 또한, GST는 높은 용융 온도로 인하여 Amorphous(비정질) 구동 시 높은 전압이 요구되기 때문에, 큰 소비 전력이 발생한다는 문제가 있다. 또한, 소자 구동 시에 발생하는 원자 이탈 현상으로 인한 문제로, 고집적화에 유리한 다중 비트 특성 구현에 큰 어려움이 있다.Currently, PRAM (Phase change random access memory) most commonly uses Ge-Sb-Te ternary chalcogenide material (GST) as a phase change layer. However, due to the low phase change temperature of the GST material, thermal interference between cells may occur when implementing the array structure. In addition, GST has a problem in that it consumes a lot of power because it requires a high voltage during amorphous operation due to its high melting temperature. In addition, due to problems caused by the atomic separation phenomenon that occurs when driving the device, there is great difficulty in implementing multi-bit characteristics that are advantageous for high integration.
이러한 문제점을 개선하기 위하여, 기존 GST 물질에 도펀트 활용 등과 같은 구조적인 접근 방식으로 일부 문제점을 해결하였다. 그러나, 고집적/저전력 셀 구현을 위한 수백 나노 단위의 히터 전극 스케일링 기술의 물리적인 한계점이 존재하기 때문에, 이에 대한 새로운 접근 방식이 필요하다.In order to improve these problems, some problems were solved through a structural approach such as using dopants in existing GST materials. However, because there are physical limitations in heater electrode scaling technology of hundreds of nanoscale for implementing high-density/low-power cells, a new approach is needed.
본 발명의 일 과제는 다중 비트를 구현할 수 있는 메모리 소자에 관한 것이다.One object of the present invention relates to a memory device capable of implementing multiple bits.
일 실시예에 따른 다중 비트 상변화 메모리 소자는 제1 산화물 레이어 및 제1 상변화 레이어를 포함하는 제1 소자; 상기 제1 소자와 제1 절연체에 의해 구분되고, 제2 산화물 레이어 및 제2 상변화 레이어를 포함하는 제2 소자; 및 상기 제2 소자와 제2 절연체에 의해 구분되고, 제3 산화물 레이어 및 제3 상변화 레이어를 포함하는 제3 소자를 포함하고, 상기 제1 산화물 레이어, 상기 제2 산화물 레이어 및 상기 제3 산화물 레이어의 두께는 서로 상이할 수 있다.A multi-bit phase change memory device according to an embodiment includes a first device including a first oxide layer and a first phase change layer; a second device separated from the first device by a first insulator and including a second oxide layer and a second phase change layer; and a third element separated by the second element and a second insulator and including a third oxide layer and a third phase change layer, wherein the first oxide layer, the second oxide layer, and the third oxide The thickness of the layers may be different.
여기서, 상기 제1 상변화 레이어는 제1 기준값 이상의 전압이 인가될 경우 비정질 영역이 생성되고, 상기 제2 상변화 레이어는 상기 제1 기준값보다 큰 제2 기준값 이상의 전압이 인가될 경우 비정질 영역이 생성되고, 상기 제3 상변화 레이어는 상기 제2 기준값보다 큰 제3 기준값 이상의 전압이 인가될 경우 비정질 영역이 생성될 수 있다.Here, the first phase change layer generates an amorphous region when a voltage greater than a first reference value is applied, and the second phase change layer generates an amorphous region when a voltage greater than a second reference value greater than the first reference value is applied. An amorphous region may be created in the third phase change layer when a voltage greater than the third reference value is applied to the third phase change layer.
여기서, 상기 제1 상변화 레이어, 상기 제2 상변화 레이어 및 상기 제3 상변화 레이어의 두께는 서로 동일할 수 있다.Here, the thicknesses of the first phase change layer, the second phase change layer, and the third phase change layer may be the same.
여기서, 상기 제2 산화물 레이어 및 상기 제3 산화물 레이어는 산소 조성비가 다른 산화물들을 포함할 수 있다.Here, the second oxide layer and the third oxide layer may include oxides with different oxygen composition ratios.
여기서, 상기 제2 산화물 레이어의 두께는 상기 제1 산화물 레이어의 두께보다 두껍고, 상기 제3 산화물 레이어의 두께는 상기 제2 산화물 레이어의 두께보다 두꺼울 수 있다.Here, the thickness of the second oxide layer may be thicker than the thickness of the first oxide layer, and the thickness of the third oxide layer may be thicker than the thickness of the second oxide layer.
여기서, 상기 제1 산화물 레이어는 제1 산소 조성비를 가지는 산화물을 포함하고, 상기 제2 산화물 레이어는 상기 제1 산소 조성비를 가지는 산화물 및 상기 제1 산소 조성비보다 큰 제2 산소 조성비를 가지는 산화물을 포함하고, 상기 제3 산화물 레이어는 상기 제1 산소 조성비를 가지는 산화물, 상기 제2 산소 조성비를 가지는 산화물 및 상기 제2 산소 조성비보다 큰 제3 산소 조성비를 가지는 산화물을 포함할 수 있다.Here, the first oxide layer includes an oxide having a first oxygen composition ratio, and the second oxide layer includes an oxide having the first oxygen composition ratio and an oxide having a second oxygen composition ratio greater than the first oxygen composition ratio. And, the third oxide layer may include an oxide having the first oxygen composition ratio, an oxide having the second oxygen composition ratio, and an oxide having a third oxygen composition ratio greater than the second oxygen composition ratio.
여기서, 상기 제2 산소 조성비를 가지는 산화물의 두께는 상기 제1 산소 조성비를 가지는 산화물의 두께보다 크거나 같고, 상기 제3 산소 조성비를 가지는 산화물의 두께는 상기 제2 산소 조성비를 가지는 산화물의 두께보다 크거나 같을 수 있다.Here, the thickness of the oxide having the second oxygen composition ratio is greater than or equal to the thickness of the oxide having the first oxygen composition ratio, and the thickness of the oxide having the third oxygen composition ratio is greater than the thickness of the oxide having the second oxygen composition ratio. It can be greater or equal.
여기서, 상기 제2 산소 조성비를 가지는 산화물은 상기 제1 산소 조성비를 가지는 산화물의 상부에 위치하고, 상기 제3 산소 조성비를 가지는 산화물은 상기 제2 산소 조성비를 가지는 산화물의 상부에 위치할 수 있다.Here, the oxide having the second oxygen composition ratio may be located on top of the oxide having the first oxygen composition ratio, and the oxide having the third oxygen composition ratio may be located on top of the oxide having the second oxygen composition ratio.
여기서, 상기 제1 상변화 레이어, 상기 제2 상변화 레이어 및 상기 제3 상변화 레이어는 각각 상기 제1 산화물 레이어, 상기 제2 산화물 레이어 및 상기 제3 산화물 레이어의 상부에 형성될 수 있다.Here, the first phase change layer, the second phase change layer, and the third phase change layer may be formed on top of the first oxide layer, the second oxide layer, and the third oxide layer, respectively.
여기서, 상기 제1 상변화 레이어, 상기 제2 상변화 레이어 및 상기 제3 상변화 레이어와 전기적으로 연결되는 상부 전극; 및 상기 제1 산화물 레이어, 상기 제2 산화물 레이어 및 상기 제3 산화물 레이어와 전기적으로 연결되는 하부 전극을 포함할 수 있다.Here, an upper electrode electrically connected to the first phase change layer, the second phase change layer, and the third phase change layer; and a lower electrode electrically connected to the first oxide layer, the second oxide layer, and the third oxide layer.
여기서, 상기 제1 산화물 레이어, 상기 제2 산화물 레이어 및 상기 제3 산화물 레이어에 포함된 산화물은 NiOx, TaOx, HfOx, ZrOx 또는 TiOx일 수 있다.Here, the oxide included in the first oxide layer, the second oxide layer, and the third oxide layer may be NiOx, TaOx, HfOx, ZrOx, or TiOx.
여기서, 상기 제1 상변화 레이어, 상기 제2 상변화 레이어 및 상기 제3 상변화 레이어에 포함된 상변화 물질은 칼코게나이드 물질일 수 있다.Here, the phase change material included in the first phase change layer, the second phase change layer, and the third phase change layer may be a chalcogenide material.
본 발명의 일 실시예에 따르면 다중 비트를 구현할 수 있는 메모리 소자가 제공될 수 있다.According to one embodiment of the present invention, a memory device capable of implementing multiple bits can be provided.
도 1은 종래와 본원 발명의 전도성 필라멘트 나노 히터 기반 상변화 메모리 소자의 구조를 나타낸 도면이다.
도 2는 일 실시예에 따른 전압 펄스 인가에 따른 전도성 필라멘트 나노 히터 기반 상변화 메모리 소자의 상태 변화를 설명하기 위한 도면이다.
도 3은 다른 일 실시예에 따른 전도성 필라멘트 나노 히터 기반 상변화 메모리 소자의 구조를 나타낸 도면이다.
도 4는 일 실시예에 따른 본원 발명의 전도성 필라멘트 나노 히터 기반 상변화 메모리 소자의 저항 편차를 설명하기 위한 그래프이다.1 is a diagram showing the structure of a phase change memory device based on a conductive filament nano heater according to the prior art and the present invention.
FIG. 2 is a diagram illustrating a change in the state of a conductive filament nanoheater-based phase change memory device according to application of a voltage pulse according to an embodiment.
Figure 3 is a diagram showing the structure of a conductive filament nano heater-based phase change memory device according to another embodiment.
Figure 4 is a graph for explaining the resistance deviation of the conductive filament nanoheater-based phase change memory device of the present invention according to an embodiment.
본 명세서에 기재된 실시예는 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에게 본 발명의 사상을 명확히 설명하기 위한 것이므로, 본 발명이 본 명세서에 기재된 실시예에 한정되는 것은 아니며, 본 발명의 범위는 본 발명의 사상을 벗어나지 아니하는 수정예 또는 변형예를 포함하는 것으로 해석되어야 한다.The embodiments described in this specification are intended to clearly explain the idea of the present invention to those skilled in the art to which the present invention pertains, and the present invention is not limited to the embodiments described in this specification, and the present invention is not limited to the embodiments described in this specification. The scope should be construed to include modifications or variations that do not depart from the spirit of the present invention.
본 명세서에서 사용되는 용어는 본 발명에서의 기능을 고려하여 가능한 현재 널리 사용되고 있는 일반적인 용어를 선택하였으나 이는 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자의 의도, 판례 또는 새로운 기술의 출현 등에 따라 달라질 수 있다. 다만, 이와 달리 특정한 용어를 임의의 의미로 정의하여 사용하는 경우에는 그 용어의 의미에 관하여 별도로 기재할 것이다. 따라서 본 명세서에서 사용되는 용어는 단순한 용어의 명칭이 아닌 그 용어가 가진 실질적인 의미와 본 명세서의 전반에 걸친 내용을 토대로 해석되어야 한다.The terms used in this specification are general terms that are currently widely used as much as possible in consideration of their function in the present invention, but this may vary depending on the intention of those skilled in the art, precedents, or the emergence of new technology in the technical field to which the present invention belongs. You can. However, if a specific term is defined and used with an arbitrary meaning, the meaning of the term will be described separately. Therefore, the terms used in this specification should be interpreted based on the actual meaning of the term and the overall content of this specification, not just the name of the term.
본 명세서에 첨부된 도면은 본 발명을 용이하게 설명하기 위한 것으로 도면에 도시된 형상은 본 발명의 이해를 돕기 위하여 필요에 따라 과장되어 표시된 것일 수 있으므로 본 발명이 도면에 의해 한정되는 것은 아니다.The drawings attached to this specification are intended to easily explain the present invention, and the shapes shown in the drawings may be exaggerated as necessary to aid understanding of the present invention, so the present invention is not limited by the drawings.
본 명세서에서 본 발명에 관련된 공지의 구성 또는 기능에 대한 구체적인 설명이 본 발명의 요지를 흐릴 수 있다고 판단되는 경우에 이에 관한 자세한 설명은 필요에 따라 생략하기로 한다.In this specification, if it is determined that a detailed description of a known configuration or function related to the present invention may obscure the gist of the present invention, the detailed description thereof will be omitted as necessary.
도 1은 종래와 본원 발명의 전도성 필라멘트 나노 히터 기반 상변화 메모리 소자의 구조를 나타낸 도면이다.1 is a diagram showing the structure of a phase change memory device based on a conductive filament nano heater according to the prior art and the present invention.
도 1(a)는 종래의 전도성 필라멘트 나노 히터 기반 상변화 메모리 소자의 구조를 나타낸 도면이고, 도 1(b)는 본원 발명의 일 실시예에 따른 전도성 필라멘트 나노 히터 기반 상변화 메모리 소자의 구조를 나타낸 도면이다.Figure 1(a) is a diagram showing the structure of a conventional conductive filament nanoheater-based phase change memory device, and Figure 1(b) is a diagram showing the structure of a conductive filament nanoheater-based phase change memory device according to an embodiment of the present invention. This is the drawing shown.
도 1(a)를 참조하면, 종래의 메모리 소자(100)는 단일의 소자(110)를 포함할 수 있다. 단일 소자(110)는 산화물 레이어(140) 및 상변화 레이어(150)를 포함할 수 있다. 단일 소자(110)는 상부 전극(120) 및 하부 전극(130)과 전기적으로 연결될 수 있다. 즉, 단일 소자(110)는 상부 전극(120) 및 하부 전극(130)을 통해 전압이 인가될 수 있다. 또한, 단일 소자(110)는 다른 전도성 물질과의 접촉을 차단하기 위해 양쪽으로 절연체(160, 170)와 인접할 수 있다.Referring to FIG. 1(a), a conventional memory device 100 may include a single device 110. A single device 110 may include an oxide layer 140 and a phase change layer 150. The single element 110 may be electrically connected to the upper electrode 120 and the lower electrode 130. That is, a voltage may be applied to the single device 110 through the upper electrode 120 and the lower electrode 130. Additionally, a single element 110 may be adjacent to insulators 160 and 170 on both sides to block contact with other conductive materials.
종래의 메모리 소자(100)에 포함된 단일 소자(110)는 전압이 인가되면 필라멘트를 형성하는 산화물 레이어(140)를 포함할 수 있다. 도 1은 산화물 레이어(140)가 NiOx(니켈 산화물)을 포함하는 것을 도시하였으나, 산화물 레이어(140)는 이에 한정되지 않고, TaOx(탄탈럼 산화물), HfOx(플루오린화수소 산화물), ZrOx(지르코늄 산화물), TiOx(티타늄 산화물) 및 이들의 조합을 포함할 수 있다.A single device 110 included in the conventional memory device 100 may include an oxide layer 140 that forms a filament when a voltage is applied. Figure 1 shows that the oxide layer 140 includes NiOx (nickel oxide), but the oxide layer 140 is not limited thereto, and includes TaOx (tantalum oxide), HfOx (hydrogen fluoride oxide), and ZrOx (zirconium oxide). oxide), TiOx (titanium oxide), and combinations thereof.
산화물 레이어(140)는 전압이 인가되면 필라멘트를 형성할 수 있다. 형성된 필라멘트는 줄 히팅(Joule heating) 매커니즘에 의해 나노 스케일의 히터를 생성할 수 있다. 따라서, 산화물 레이어(140)는 나노 스케일의 나노 히터를 통해 상부에 존재하는 상변화 레이어(150)에 열을 전달할 수 있다.The oxide layer 140 may form a filament when a voltage is applied. The formed filament can create a nanoscale heater by a Joule heating mechanism. Accordingly, the oxide layer 140 can transfer heat to the phase change layer 150 present at the top through a nanoscale nano heater.
산화물 레이어(140)가 상변화 레이어(150)에 열을 전달하는 필라멘트 및 나노 히터를 생성하기 위해서는, 산화물 레이어(140)의 두께에 따른 적절한 전압이 필요하다. 이때, 필요한 전압은 산화물 레이어(140)의 두께에 비례할 수 있다. 또한, 필요한 전압은 나노 히터의 면적과 비례할 수 있다.In order for the oxide layer 140 to create a filament and nano heater that transfers heat to the phase change layer 150, an appropriate voltage is required according to the thickness of the oxide layer 140. At this time, the required voltage may be proportional to the thickness of the oxide layer 140. Additionally, the required voltage may be proportional to the area of the nano heater.
종래의 메모리 소자(100)에 포함된 단일 소자(110)는 산화물 레이어(140)를 통해 열이 전달되면 물질의 상(phase)이 변하는 상변화 물질을 포함하는 상변화 레이어(150)를 포함할 수 있다. 도 1은 상변화 레이어(150)가 칼코게나이드(GST: GeSbTe) 물질인 것을 도시하였으나, 이에 한정되지 않고, 상변화 레이어(150)는 GCT(GeCuTe), SST(SiSbTe) 및 이들의 조합을 포함할 수 있다.The single device 110 included in the conventional memory device 100 may include a phase change layer 150 containing a phase change material in which the phase of the material changes when heat is transferred through the oxide layer 140. You can. Figure 1 shows that the phase change layer 150 is a chalcogenide (GST: GeSbTe) material, but is not limited to this, and the phase change layer 150 is made of GCT (GeCuTe), SST (SiSbTe), and combinations thereof. It can be included.
상변화 레이어(150)는 산화물 레이어(140)의 상부에 존재할 수 있다. 상변화 레이어(150)는 하부 전극(130)에 의해 전압이 인가되어 열이 발생하는 산화물 레이어(140)를 통해 열을 전달받을 수 있다. 상변화 레이어(150)는 열을 전달받으면 일부는 결정화 상태(Crystalline State)에서 비정질 상태(Amorphous State)로 상이 변할 수 있다. 비정질 상태로 변한 일부는 비정질 영역일 수 있다. 이때, 비정질 영역은 산화물 레이어(140)의 나노 히터를 중심으로 하는 반원 형태일 수 있다.The phase change layer 150 may be present on top of the oxide layer 140. The phase change layer 150 can receive heat through the oxide layer 140, which generates heat when a voltage is applied by the lower electrode 130. When the phase change layer 150 receives heat, a portion of the phase change layer 150 may change from a crystalline state to an amorphous state. The part that has changed to an amorphous state may be an amorphous region. At this time, the amorphous region may have a semicircular shape centered on the nano heater of the oxide layer 140.
종래의 메모리 소자(100)는 단일 소자(110)로 구성되어, 특정 전압을 통해서 1-bit만을 구현한다. 본원 발명은 종래의 메모리 소자(100)를 보완할 수 있는 메모리 소자(200)를 제안한다. 본원 발명의 메모리 소자(200)는 전도성 필라멘트 나노 히터를 이용하여 위상 변화를 통해 2-bit 단위의 다중 비트를 구현할 수 있다. 구체적으로, 본원 발명의 메모리 소자(200)는 조성비와 두께가 다른 복수의 소자(210, 220, 230)를 통해 다중 비트를 구현할 수 있다. 자세한 내용은 이하에서 설명한다.The conventional memory device 100 consists of a single device 110 and implements only 1-bit through a specific voltage. The present invention proposes a memory device 200 that can complement the conventional memory device 100. The memory device 200 of the present invention can implement multiple bits in 2-bit units through phase change using a conductive filament nano heater. Specifically, the memory device 200 of the present invention can implement multiple bits through a plurality of devices 210, 220, and 230 with different composition ratios and thicknesses. Details are described below.
도 1(b)를 참조하면, 본원 발명의 일 실시예에 따른 메모리 소자(200)는 복수의 소자를 포함할 수 있다. 예를 들어, 메모리 소자(200)는 제1 소자(210), 제2 소자(220) 및 제3 소자(230)를 포함할 수 있다. 도 1(b)는 메모리 소자(200)가 3개의 소자를 포함하는 것을 도시했으나, 메모리 소자(200)는 목적에 따라 상이한 개수의 소자를 포함할 수도 있다.Referring to FIG. 1(b), a memory device 200 according to an embodiment of the present invention may include a plurality of devices. For example, the memory device 200 may include a first device 210, a second device 220, and a third device 230. Figure 1(b) shows that the memory device 200 includes three devices, but the memory device 200 may include a different number of devices depending on the purpose.
메모리 소자(200)에 포함된 각 소자들은 서로 절연체에 의해 분리되고 구분될 수 있다. 예를 들어, 제1 소자(210) 및 제2 소자(220)는 제1 절연체(261)에 의해 구분되고, 제2 소자(220) 및 제3 소자(230)는 제2 절연체(262)에 의해 구분될 수 있다.Each element included in the memory element 200 may be separated and distinguished from each other by an insulator. For example, the first element 210 and the second element 220 are separated by the first insulator 261, and the second element 220 and the third element 230 are separated by the second insulator 262. It can be distinguished by:
메모리 소자(200)에 포함된 각 소자들은 전극들 공유할 수 있다. 예를 들어, 제1 소자(210), 제2 소자(220) 및 제3 소자(230)는 상부 전극(270) 및 하부 전극(280)을 공유할 수 있다. 각 소자들은 상부 전극(270) 및 하부 전극(280)과 전기적으로 연결되고, 상기 전극들을 통해 전압이 인가될 수 있다.Each element included in the memory element 200 may share electrodes. For example, the first device 210, the second device 220, and the third device 230 may share the upper electrode 270 and the lower electrode 280. Each element is electrically connected to the upper electrode 270 and the lower electrode 280, and voltage can be applied through the electrodes.
이때, 각 소자들의 산화물 레이어의 두께(높이)는 서로 상이하기 때문에, 각 소자들은 상부 전극(270)과 상변화 레이어(241)를 전기적으로 연결시킬 수 있는 서브 전극을 포함할 수 있다. 예를 들어, 제1 소자(210)는 제1 서브 전극(251)을 포함하고, 제2 소자(220)는 제2 서브 전극(252)을 포함하고, 제3 소자(230)는 제3 서브 전극(253)을 포함할 수 있다.At this time, since the thickness (height) of the oxide layer of each device is different from each other, each device may include a sub-electrode that can electrically connect the upper electrode 270 and the phase change layer 241. For example, the first device 210 includes a first sub-electrode 251, the second device 220 includes a second sub-electrode 252, and the third device 230 includes a third sub-electrode 252. It may include an electrode 253.
메모리 소자(200)에 포함된 소자들은 각각 산화물 레이어 및 상변화 레이어를 포함할 수 있다. 제1 소자(210)는 제1 산화물 레이어(211) 및 제1 상변화 레이어(241)를 포함할 수 있다. 제2 소자(220)는 제2 산화물 레이어(221) 및 제2 상변화 레이어(242)를 포함할 수 있다. 제3 소자(230)는 제3 산화물 레이어(231) 및 제3 상변화 레이어(243)를 포함할 수 있다. 상변화 레이어들은 각각 산화물 레이어의 상부에 위치할 수 있다.Elements included in the memory device 200 may each include an oxide layer and a phase change layer. The first device 210 may include a first oxide layer 211 and a first phase change layer 241. The second device 220 may include a second oxide layer 221 and a second phase change layer 242. The third device 230 may include a third oxide layer 231 and a third phase change layer 243. The phase change layers may each be located on top of the oxide layer.
제1 산화물 레이어(211), 제2 산화물 레이어(221) 및 제3 산화물 레이어(231)는 필라멘트 및 나노 히터를 형성하는 산화물을 포함할 수 있다. 산화물의 종류에 대해서는 도 1(a)의 설명과 중복될 수 있으므로, 생략한다.The first oxide layer 211, the second oxide layer 221, and the third oxide layer 231 may include an oxide that forms a filament and a nano heater. Since the type of oxide may overlap with the description of FIG. 1(a), it is omitted.
제1 산화물 레이어(211), 제2 산화물 레이어(221) 및 제3 산화물 레이어(231)의 두께는 서로 상이할 수 있다. 이때, 두께란 하부 전극(280)으로부터의 높이를 의미하는 것일 수 있다.The thicknesses of the first oxide layer 211, the second oxide layer 221, and the third oxide layer 231 may be different from each other. At this time, thickness may mean the height from the lower electrode 280.
또한, 제1 산화물 레이어(211), 제2 산화물 레이어(221) 및 제3 산화물 레이어(231)에 포함된 산화물의 조성비는 상이할 수 있다. 구체적으로, 제1 산화물 레이어(211)는 단일 레이어로서 조성비가 일정한 산화물을 포함하지만, 제2 산화물 레이어(221) 및 제3 산화물 레이어(231)는 조성비가 상이한 산화물을 포함할 수 있다.Additionally, the composition ratio of the oxides included in the first oxide layer 211, the second oxide layer 221, and the third oxide layer 231 may be different. Specifically, the first oxide layer 211 is a single layer and includes oxide with a constant composition ratio, but the second oxide layer 221 and the third oxide layer 231 may include oxides with different composition ratios.
예를 들어, 제1 산화물 레이어(211)는 제1 산소 조성비를 가지는 산화물을 포함할 수 있다. 또한, 제2 산화물 레이어(221)는 제1 산소 조성비를 가지는 산화물(212) 및 제2 산소 조성비를 가지는 산화물(222)을 포함할 수 있다. 이때, 제1 산소 조성비를 가지는 산화물(212)은 제1 산화물 레이어(211)와 동일한 물질일 수 있다. 또한, 제2 산소 조성비는 제1 산소 조성비보다 클 수 있다. 제2 산소 조성비를 가지는 산화물(222)은 제1 산소 조성비를 가지는 산화물(212)보다 상부에 위치할 수 있다.For example, the first oxide layer 211 may include an oxide having a first oxygen composition ratio. Additionally, the second oxide layer 221 may include an oxide 212 having a first oxygen composition ratio and an oxide 222 having a second oxygen composition ratio. At this time, the oxide 212 having the first oxygen composition ratio may be the same material as the first oxide layer 211. Additionally, the second oxygen composition ratio may be greater than the first oxygen composition ratio. The oxide 222 having the second oxygen composition ratio may be located above the oxide 212 having the first oxygen composition ratio.
또한, 제3 산화물 레이어(231)는 제1 산소 조성비를 가지는 산화물(213), 제2 산소 조성비를 가지는 산화물(223) 및 제3 산소 조성비를 가지는 산화물(233)을 포함할 수 있다. 이때, 제1 산소 조성비를 가지는 산화물(213)은 제1 산화물 레이어(211) 및 제2 산화물 레이어(221)의 제1 산소 조성비를 가지는 산화물(212)과 동일할 수 있다. 또한, 제3 산소 조성비는 제2 산소 조성비보다 클 수 있다. 제3 산소 조성비를 가지는 산화물(233)은 제2 산소 조성비를 가지는 산화물(223)보다 상부에 위치할 수 있다.Additionally, the third oxide layer 231 may include an oxide 213 having a first oxygen composition ratio, an oxide 223 having a second oxygen composition ratio, and an oxide 233 having a third oxygen composition ratio. At this time, the oxide 213 having the first oxygen composition ratio may be the same as the oxide 212 having the first oxygen composition ratio of the first oxide layer 211 and the second oxide layer 221 . Additionally, the third oxygen composition ratio may be greater than the second oxygen composition ratio. The oxide 233 having the third oxygen composition ratio may be located above the oxide 223 having the second oxygen composition ratio.
제2 산소 조성비는 제1 산소 조성비의 2배이고, 제3 산소 조성비는 제1 산소 조성비의 3배일 수 있다. 제1 소자(210)는 산소 조성비가 일정한 산화물을 포함하고, 제2 소자(220) 및 제3 소자(230)는 산소 조성비가 서로 상이한 산화물들을 포함할 수 있다. 따라서, 제1 소자(210), 제2 소자(220) 및 제3 소자(230)의 산화물 레이어의 두께(또는 높이)는 서로 상이할 수 있다. 구체적으로, 산소 조성비가 상이한 산화물의 개수가 많은 레이어의 두께가 두꺼울 수 있다.The second oxygen composition ratio may be twice the first oxygen composition ratio, and the third oxygen composition ratio may be three times the first oxygen composition ratio. The first device 210 may include an oxide with a constant oxygen composition, and the second device 220 and the third device 230 may include oxides with different oxygen compositions. Accordingly, the thickness (or height) of the oxide layers of the first device 210, the second device 220, and the third device 230 may be different from each other. Specifically, the thickness of a layer with a large number of oxides with different oxygen composition ratios may be thick.
도 1(b)는 제1 산소 조성비, 제2 산소 조성비 및 제3 산소 조성비를 가진 산화물들의 두께가 모두 동일한 예시를 나타내었다. 그러나, 이에 한정되지 않고, 제1 산화물 레이어(211), 제2 산화물 레이어(221) 및 제3 산화물 레이어(231)에 포함된 산화물의 두께는 산소 조성비에 따라 상이할 수 있다.Figure 1(b) shows an example in which oxides having a first oxygen composition ratio, a second oxygen composition ratio, and a third oxygen composition ratio all have the same thickness. However, it is not limited to this, and the thickness of the oxide included in the first oxide layer 211, the second oxide layer 221, and the third oxide layer 231 may vary depending on the oxygen composition ratio.
구체적으로, 산화물의 두께는 산소 조성비가 클수록 두꺼울 수 있다. 예를 들어, 제2 산소 조성비가 제1 산소 조성비의 2배인 경우, 제2 산소 조성비를 가지는 산화물의 두께는 제1 산소 조성비를 가지는 산화물의 두께보다는 적어도 같거나 두꺼울 수 있다. 이때, 제2 산소 조성비를 가지는 산화물의 두께의 최대값은 제1 산소 조성비를 가지는 산화물의 두께의 2배일 수 있다. 이는 산화물의 두께가 두꺼울수록 인가되는 전압의 크기가 커져, 소비전력이 커지기 때문이다.Specifically, the thickness of the oxide may be thicker as the oxygen composition ratio increases. For example, when the second oxygen composition ratio is twice the first oxygen composition ratio, the thickness of the oxide having the second oxygen composition ratio may be at least equal to or thicker than the thickness of the oxide having the first oxygen composition ratio. At this time, the maximum thickness of the oxide having the second oxygen composition ratio may be twice the thickness of the oxide having the first oxygen composition ratio. This is because the thicker the oxide, the greater the applied voltage and the greater the power consumption.
또한 예를 들어, 제3 산소 조성비가 제1 산소 조성비의 3배인 경우, 제3 산소 조성비를 가지는 산화물의 두께는 제1 산소 조성비를 가지는 산화물의 두께보다는 적어도 같거나 두꺼울 수 있다. 이때, 제3 산소 조성비를 가지는 산화물의 두께의 최대값은 제1 산소 조성비를 가지는 산화물의 두께의 3배일 수 있다.Also, for example, when the third oxygen composition ratio is three times the first oxygen composition ratio, the thickness of the oxide having the third oxygen composition ratio may be at least equal to or thicker than the thickness of the oxide having the first oxygen composition ratio. At this time, the maximum thickness of the oxide having the third oxygen composition ratio may be three times the thickness of the oxide having the first oxygen composition ratio.
제1 소자(210), 제2 소자(220) 및 제3 소자(230) 각각에 포함된 제1 상변화 레이어(241), 제2 상변화 레이어(242) 및 제3 상변화 레이어(243)는 열을 통해 물질의 상이 변하는 상변화 물질을 포함할 수 있다. 상변화 물질의 종류에 대해서는 도 1(a)의 설명과 중복될 수 있으므로, 생략한다.The first phase change layer 241, the second phase change layer 242, and the third phase change layer 243 included in each of the first element 210, the second element 220, and the third element 230. may include a phase change material in which the phase of the material changes through heat. Since the types of phase change materials may overlap with the description of FIG. 1(a), they are omitted.
제1 상변화 레이어(241), 제2 상변화 레이어(242) 및 제3 상변화 레이어(243)의 두께는 상이할 수도 있으나, 공정의 단순화를 위해 서로 동일할 수 있다. 또한, 제1 상변화 레이어(241), 제2 상변화 레이어(242) 및 제3 상변화 레이어(243)는 모두 조성비가 동일한 물질을 포함할 수 있다.The thicknesses of the first phase change layer 241, the second phase change layer 242, and the third phase change layer 243 may be different, but may be the same to simplify the process. Additionally, the first phase change layer 241, the second phase change layer 242, and the third phase change layer 243 may all include materials with the same composition ratio.
본원 발명의 메모리 소자(200)는 산소 조성비와 두께를 달리하는 산화물 레이어를 포함하는 복수의 소자를 이용하여, 다중 비트를 구현할 수 있다. 다중 비트에 대한 자세한 설명은 도 2를 참조하여 이하에서 설명한다.The memory device 200 of the present invention can implement multiple bits by using a plurality of devices including oxide layers with different oxygen composition ratios and thicknesses. A detailed description of multiple bits is provided below with reference to FIG. 2.
도 2는 일 실시예에 따른 전압 펄스 인가에 따른 전도성 필라멘트 나노 히터 기반 상변화 메모리 소자의 상태 변화를 설명하기 위한 도면이다.FIG. 2 is a diagram illustrating a change in the state of a conductive filament nanoheater-based phase change memory device according to application of a voltage pulse according to an embodiment.
도 2(a)는 전압을 인가하지 않은 상태이고, 도 2(b)는 제1 전압을 인가한 상태이고, 도 2(c)는 상기 제1 전압보다 큰 제2 전압을 인가한 상태이고, 도 2(d)는 상기 제2 전압보다 큰 제3 전압을 인가한 상태를 나타낸 도면이다.Figure 2(a) shows a state in which no voltage is applied, Figure 2(b) shows a state in which a first voltage is applied, and Figure 2(c) shows a state in which a second voltage greater than the first voltage is applied. Figure 2(d) is a diagram showing a state in which a third voltage greater than the second voltage is applied.
도 2(a)를 참조하면, 본원 발명의 메모리 소자(200)는 전극에 전압을 인가하지 않은 상태에서는 상변화 레이어의 상변화 물질이 결정화 상태(c-GST: crystalline-GST)인 것을 알 수 있다.Referring to FIG. 2(a), it can be seen that the phase change material of the phase change layer is in a crystalline state (c-GST: crystalline-GST) in the memory device 200 of the present invention when no voltage is applied to the electrode. there is.
도 2(b)를 참조하면, 메모리 소자(200)에 제1 전압(V1)을 인가한 경우, 제1 소자(210), 제2 소자(220) 및 제3 소자(230)의 산화물 레이어에 필라멘트 및 이에 따른 나노 히터(삼각형 모양)가 형성된 것을 알 수 있다.Referring to FIG. 2(b), when the first voltage V1 is applied to the memory device 200, the oxide layer of the first device 210, the second device 220, and the third device 230 It can be seen that a filament and a resulting nano heater (triangular shape) were formed.
제1 전압(V1)은 제1 산소 조성비를 가지는 산화물에 줄 히팅 매커니즘을 적용시킬 수 있는 전압으로서, 제2 전압 및 제3 전압보다 작은 전압이다. 따라서, 제1 소자(210)의 제1 산화물 레이어(211)에 필라멘트 및 이에 따른 나노 히터가 형성될 수 있다. 또한, 제2 소자(220)의 제2 산화물 레이어(221)에 포함된 제1 산소 조성비를 가지는 산화물(212)과 제3 산화물 레이어(231)에 포함된 제1 산소 조성비를 가지는 산화물(213)에도 필라멘트 및 이에 따른 나노 히터가 형성될 수 있다.The first voltage V1 is a voltage that can apply the Joule heating mechanism to the oxide having the first oxygen composition ratio, and is smaller than the second voltage and the third voltage. Accordingly, a filament and a nano heater may be formed in the first oxide layer 211 of the first device 210. In addition, the oxide 212 having a first oxygen composition ratio included in the second oxide layer 221 of the second device 220 and the oxide 213 having a first oxygen composition ratio included in the third oxide layer 231 A filament and a corresponding nano heater can also be formed.
필라멘트 및 나노 히터에 의해 열을 전달받은 제1 소자(210)의 제1 상변화 레이어(241)는 비정질 상태의 상변화 물질(a-GST)을 포함할 수 있다. 즉, 제1 상변화 레이어(241)는 비정질 영역을 포함할 수 있다.The first phase change layer 241 of the first element 210, which receives heat by the filament and nano heater, may include an amorphous phase change material (a-GST). That is, the first phase change layer 241 may include an amorphous region.
반면, 도 2(b)의 메모리 소자에서, 제2 소자(220) 및 제3 소자(230)에는 필라멘트 및 이에 따른 나노 히터가 상변화 레이어에 도달하지 않는다. 따라서, 제2 상변화 레이어(242) 및 제3 상변화 레이어(243)는 비정질 상태의 상변화 물질은 포함하지 않고, 오직 결정화 상태의 상변화 물질(c-GST)만을 포함할 수 있다.On the other hand, in the memory device of FIG. 2(b), the filament and the resulting nano heater do not reach the phase change layer of the second device 220 and the third device 230. Accordingly, the second phase change layer 242 and the third phase change layer 243 may not include an amorphous phase change material but only a crystallized phase change material (c-GST).
도 2(c)를 참조하면, 메모리 소자(200)에 제2 전압(V2)을 인가한 경우, 제1 소자(210), 제2 소자(220) 및 제3 소자(230)의 산화물 레이어에 필라멘트 및 이에 따른 나노 히터가 형성된 것을 알 수 있다. 이때, 필라멘트 및 나노 히터의 크기는 제1 전압(V1)을 인가한 도 2(b)의 경우보다 클 수 있다.Referring to FIG. 2(c), when the second voltage V2 is applied to the memory device 200, the oxide layer of the first device 210, the second device 220, and the third device 230 It can be seen that a filament and a nano heater were formed. At this time, the size of the filament and nano heater may be larger than the case of FIG. 2(b) where the first voltage V1 is applied.
제2 전압(V2)은 제1 산소 조성비의 상부에 위치하는 제2 산소 조성비를 가지는 산화물에 줄 히팅 매커니즘을 적용시킬 수 있는 전압으로서, 제1 전압보다 크고 제3 전압보다 작은 전압이다.The second voltage (V2) is a voltage that can apply the Joule heating mechanism to the oxide having the second oxygen composition ratio located above the first oxygen composition ratio, and is a voltage that is greater than the first voltage and smaller than the third voltage.
따라서, 제1 소자(210)의 제1 산화물 레이어(211)에 필라멘트 및 이에 따른 나노 히터가 형성될 수 있다. 또한, 제2 소자(220)의 제2 산화물 레이어(221)에 포함된 제1 산소 조성비를 가지는 산화물(212)과 제2 산소 조성비를 가지는 산화물(222)에도 필라멘트 및 나노 히터가 형성될 수 있다. 또한, 제3 산화물 레이어(231)에 포함된 제1 산소 조성비를 가지는 산화물(213)과 제2 산소 조성비를 가지는 산화물(223)에도 필라멘트 및 이에 따른 나노 히터가 형성될 수 있다.Accordingly, a filament and a nano heater may be formed in the first oxide layer 211 of the first device 210. In addition, filaments and nano heaters may be formed in the oxide 212 having a first oxygen composition ratio and the oxide 222 having a second oxygen composition ratio included in the second oxide layer 221 of the second device 220. . Additionally, a filament and a resulting nano heater may be formed in the oxide 213 having a first oxygen composition ratio and the oxide 223 having a second oxygen composition ratio included in the third oxide layer 231.
필라멘트 및 나노 히터에 의해 열을 전달받은 제1 소자(210)의 제1 상변화 레이어(241) 및 제2 소자(220)의 제2 상변화 레이어(242)는 비정질 상태의 상변화 물질(a-GST)을 포함할 수 있다. 즉, 제1 상변화 레이어(241) 및 제2 상변화 레이어(242)는 비정질 영역을 포함할 수 있다. 이때, 제1 상변화 레이어(241)의 비정질 영역의 크기는 제2 상변화 레이어(242)의 비정질 영역의 크기보다 클 수 있다.The first phase change layer 241 of the first element 210 and the second phase change layer 242 of the second element 220, which received heat by the filament and nano heater, are made of an amorphous phase change material (a -GST) may be included. That is, the first phase change layer 241 and the second phase change layer 242 may include an amorphous region. At this time, the size of the amorphous region of the first phase change layer 241 may be larger than the size of the amorphous region of the second phase change layer 242.
반면, 도 2(c)의 메모리 소자에서, 제3 소자(230)에는 필라멘트 및 이에 따른 나노 히터가 제3 상변화 레이어(243)에 도달하지 않는다. 따라서, 제3 상변화 레이어(243)는 비정질 상태의 상변화 물질은 포함하지 않고, 오직 결정화 상태의 상변화 물질(c-GST)만을 포함할 수 있다.On the other hand, in the memory device of FIG. 2(c), the filament of the third device 230 and the resulting nano heater do not reach the third phase change layer 243. Accordingly, the third phase change layer 243 may not include an amorphous phase change material but only a crystallized phase change material (c-GST).
도 2(d)를 참조하면, 메모리 소자(200)에 제3 전압(V3)을 인가한 경우, 제1 소자(210), 제2 소자(220) 및 제3 소자(230)의 산화물 레이어에 필라멘트 및 이에 따른 나노 히터가 형성된 것을 알 수 있다. 이때, 필라멘트 및 나노 히터의 크기는 제1 전압(V1) 및 제2 전압(V3)을 인가한 도 2(b) 및 도 3(c)의 경우보다 클 수 있다.Referring to FIG. 2(d), when the third voltage V3 is applied to the memory device 200, the oxide layer of the first device 210, the second device 220, and the third device 230 It can be seen that a filament and a nano heater were formed. At this time, the size of the filament and nano heater may be larger than the case of FIGS. 2(b) and 3(c) where the first voltage (V1) and the second voltage (V3) are applied.
제3 전압(V3)은 제2 산소 조성비의 상부에 위치하는 제3 산소 조성비를 가지는 산화물에 줄 히팅 매커니즘을 적용시킬 수 있는 전압으로서, 제1 전압 및 제2 전압보다 큰 전압이다. 따라서, 제1 소자(210), 제2 소자(220) 및 제3 소자(230)에 포함된 산화물 레이어에 전체적으로 필라멘트 및 이에 따른 나노 히터가 형성될 수 있다.The third voltage V3 is a voltage that can apply the Joule heating mechanism to the oxide having the third oxygen composition ratio located above the second oxygen composition ratio, and is a voltage greater than the first voltage and the second voltage. Accordingly, a filament and a resulting nano heater may be formed on the oxide layer included in the first element 210, the second element 220, and the third element 230.
필라멘트 및 나노 히터에 의해 열을 전달받은 제1 상변화 레이어(241), 제2 상변화 레이어(242) 및 제3 상변화 레이어(243)는 비정질 상태의 상변화 물질(a-GST)을 포함할 수 있다. 즉, 제1 상변화 레이어(241), 제2 상변화 레이어(242) 및 제3 상변화 레이어(243)는 비정질 영역을 포함할 수 있다. 이때, 제2 상변화 레이어(242)의 비정질 영역의 크기는 제3 상변화 레이어(243)의 비정질 영역의 크기보다 클 수 있다. 또한, 제1 상변화 레이어(241)의 비정질 영역의 크기는 제2 상변화 레이어(242)의 비정질 영역의 크기보다 클 수 있다.The first phase change layer 241, the second phase change layer 242, and the third phase change layer 243, which received heat by the filament and nano heater, contain an amorphous phase change material (a-GST). can do. That is, the first phase change layer 241, the second phase change layer 242, and the third phase change layer 243 may include an amorphous region. At this time, the size of the amorphous region of the second phase change layer 242 may be larger than the size of the amorphous region of the third phase change layer 243. Additionally, the size of the amorphous region of the first phase change layer 241 may be larger than the size of the amorphous region of the second phase change layer 242.
본원 발명의 메모리 소자(200)는 도 2(a) 내지 도 2(d)를 통해 2-bit의 메모리 소자를 구현할 수 있다. 구체적으로, 메모리 소자(200)에 전압을 인가하지 않은 도 2(a)의 경우, 00 상태인 것으로 볼 수 있다. 또한, 메모리 소자(200)에 제1 전압(V1)을 인가한 도 2(b)의 경우, 01 상태인 것으로 볼 수 있다. 또한, 메모리 소자(200)에 제2 전압(V2)을 인가한 도 2(c)의 경우, 10 상태인 것으로 볼 수 있다. 또한, 메모리 소자(200)에 제3 전압(V3)을 인가한 도 2(d)의 경우, 11 상태인 것으로 볼 수 있다.The memory device 200 of the present invention can implement a 2-bit memory device through FIGS. 2(a) to 2(d). Specifically, in the case of FIG. 2(a) where no voltage is applied to the memory element 200, it can be considered to be in a 00 state. Additionally, in the case of FIG. 2(b) where the first voltage V1 is applied to the memory device 200, it can be viewed as being in the 01 state. In addition, in the case of FIG. 2(c) where the second voltage V2 is applied to the memory element 200, it can be considered to be in the 10 state. In addition, in the case of FIG. 2(d) where the third voltage V3 is applied to the memory element 200, it can be considered to be in the 11 state.
즉, 본원 발명의 메모리 소자(200)는 조성비를 달리하는 물질을 포함하고, 두께(또는 높이)가 상이한 산화물 레이어를 포함하는 복수의 소자를 통해, 다중 비트를 구현할 수 있다. 구체적으로, 본원 발명의 메모리 소자(200)에서 전압 분배에 따라 소자의 상변화가 일어나는 구간이 점차 증가하게 되며, 이로 인해 전압 분배에 따른 저항 편차가 유도된다.That is, the memory device 200 of the present invention can implement multiple bits through a plurality of devices including materials with different composition ratios and oxide layers with different thicknesses (or heights). Specifically, in the memory device 200 of the present invention, the section in which the phase change of the device occurs gradually increases according to voltage distribution, which induces a resistance deviation according to voltage distribution.
본원 발명의 메모리 소자(200)는 산화물의 상이한 두께 및 조성비와, 인가되는 전압의 세기가 증가함에 따라 위상 변화 구간이 점차적으로 증가하는 현상을 이용한다. 즉, 소자 구동 특성을 통해 전압 분배에 따라 위상 변화 구간이 달라지므로, 이를 통해 본원 발명의 메모리 소자(200)는 다중 비트 특성을 구현할 수 있다. 따라서, 본원 발명의 메모리 소자(200)는 고집적/고밀도 어레이를 구현할 수 있고, 소자의 사이즈를 감소시킬 수 있다.The memory device 200 of the present invention uses different thicknesses and composition ratios of oxides and a phenomenon in which the phase change section gradually increases as the intensity of the applied voltage increases. That is, the phase change section varies depending on voltage distribution through device driving characteristics, and through this, the memory device 200 of the present invention can implement multi-bit characteristics. Accordingly, the memory device 200 of the present invention can implement a highly integrated/high-density array and reduce the size of the device.
아래 [식 1]에 따르면, 조성비 및 두께 변화는 전압 분배에 따른 전기장 값에 영향을 줄 수 있다.According to [Equation 1] below, changes in composition ratio and thickness can affect the electric field value according to voltage distribution.
[식 1][Equation 1]
(E : 전기장, L : 절연체의 두께, V : 인가되는 전압, 
[식 1]의 파라미터들은 절연체 물질의 종류 또는 두께에 따라 달라질 수 있다. [식 1]을 통해, 인가 전압에 따라 전기장이 달라진다는 것을 알 수 있다.The parameters of [Equation 1] may vary depending on the type or thickness of the insulating material. Through [Equation 1], it can be seen that the electric field varies depending on the applied voltage.
[식 1]을 본원 발명의 메모리 소자(200)에 적용하면, 각 소자의 전기장 값을 아래 [식 2] 내지 [식 4]와 같이 나타낼 수 있다. [식 2]는 제1 소자(210)의 전기장을 나타낸 식이고, [식 3]은 제2 소자(220)의 전기장을 나타낸 식이고, [식 4]는 제3 소자(230)의 전기장을 나타낸 식이다.If [Equation 1] is applied to the memory device 200 of the present invention, the electric field value of each device can be expressed as [Equation 2] to [Equation 4] below. [Equation 2] is an equation showing the electric field of the first element 210, [Equation 3] is an equation showing the electric field of the second element 220, and [Equation 4] is an equation showing the electric field of the third element 230. This is the formula shown.
[식 2][Equation 2]
[식 3][Equation 3]
[식 4][Equation 4]
[식 2] 내지 [식 4]에 의하여, 소자에 인가되는 전압 분배에 따른 전기장을 정의할 수 있다. 또한, 전기장을 통해 전기 저항을 아래 [식 5]와 같이 나타낼 수 있고, 저항 편차를 아래 [식 6]과 같이 나타낼 수 있다.By [Equation 2] to [Equation 4], the electric field according to the voltage distribution applied to the device can be defined. Additionally, the electrical resistance can be expressed through the electric field as in [Equation 5] below, and the resistance deviation can be expressed as in [Equation 6] below.
[식 5][Equation 5]
(
[식 6][Equation 6]
(
[식 5] 및 [식 6]을 통해, 본원 발명의 메모리 소자(200)가 산화물 레이어의 두께와 조성비를 달리하여 저항 편차를 발생시킴으로써 다중 비트를 구현할 수 있음을 알 수 있다.Through [Equation 5] and [Equation 6], it can be seen that the memory device 200 of the present invention can implement multiple bits by generating resistance variation by varying the thickness and composition ratio of the oxide layer.
도 3은 다른 일 실시예에 따른 전도성 필라멘트 나노 히터 기반 상변화 메모리 소자의 구조를 나타낸 도면이다.Figure 3 is a diagram showing the structure of a conductive filament nano heater-based phase change memory device according to another embodiment.
도 3(a)는 산화물 레이어의 두께에 대한 일 실시예를 나타낸 도면이고, 도 3(b)는 산화물 레이어의 두께에 대한 다른 실시예를 나타낸 도면이다.FIG. 3(a) is a diagram showing an example of the thickness of an oxide layer, and FIG. 3(b) is a diagram showing another example of the thickness of an oxide layer.
도 3(a)를 참조하면, 산소 조성비에 따라 산화물의 두께가 상이할 수 있다. 구체적으로, 제1 산소 조성비를 가지는 산화물의 두께보다 제1 산소 조성비보다 큰 조성비를 가지는 산화물의 두께가 더 두꺼울 수 있다. 예를 들어, 제1 산소 조성비를 가지는 산화물의 두께가 제1 두께라면, 제2 산소 조성비를 가지는 산화물 및 제3 산소 조성비를 가지는 산화물의 두께는 상기 제1 두께보다 두꺼운 제2 두께일 수 있다.Referring to FIG. 3(a), the thickness of the oxide may vary depending on the oxygen composition ratio. Specifically, the thickness of the oxide having a composition ratio greater than the first oxygen composition ratio may be thicker than the thickness of the oxide having the first oxygen composition ratio. For example, if the thickness of the oxide having the first oxygen composition ratio is the first thickness, the thickness of the oxide having the second oxygen composition ratio and the oxide having the third oxygen composition ratio may be a second thickness thicker than the first thickness.
도 3(b)를 참조하면, 산화물의 두께는 산소 조성비가 클수록 두꺼울 수 있다. 예를 들어, 제1 산소 조성비를 가지는 산화물의 두께는 제1 두께이고, 제2 산소 조성비를 가지는 산화물의 두께는 상기 제1 두께보다 두꺼운 제2 두께이고, 제3 산소 조성비를 가지는 산화물의 두께는 상기 제2 두께보다 두꺼운 제3 두께일 수 있다.Referring to FIG. 3(b), the thickness of the oxide may be thicker as the oxygen composition ratio increases. For example, the thickness of the oxide having the first oxygen composition ratio is the first thickness, the thickness of the oxide having the second oxygen composition ratio is the second thickness thicker than the first thickness, and the thickness of the oxide having the third oxygen composition ratio is the first thickness. It may be a third thickness thicker than the second thickness.
산화물의 두께는 예시인 도 3(a) 및 도 3(b)에 한정되지 않는다. 다만, 산소 조성비가 큰 산화물의 두께는 산소 조성비가 작은 산화물의 두께보다 같거나 클 수 있다. 또한, 산소 조성비가 큰 산화물의 두께의 최대값은 산소 조성비가 작은 산화물의 두께에 산소 조성비의 비율을 곱한 값일 수 있다.The thickness of the oxide is not limited to the examples of FIGS. 3(a) and 3(b). However, the thickness of the oxide with a large oxygen composition ratio may be equal to or greater than the thickness of the oxide with a small oxygen composition ratio. Additionally, the maximum thickness of the oxide with a large oxygen composition ratio may be the thickness of the oxide with a small oxygen composition ratio multiplied by the ratio of the oxygen composition ratio.
도 4는 일 실시예에 따른 본원 발명의 전도성 필라멘트 나노 히터 기반 상변화 메모리 소자의 저항 편차를 설명하기 위한 그래프이다.Figure 4 is a graph for explaining the resistance deviation of the conductive filament nanoheater-based phase change memory device of the present invention according to an embodiment.
도 4(a)는 본원 발명의 메모리 소자의 인가 전압에 따른 전류를 나타낸 그래프이고, 도 4(b)는 본원 발명의 메몸리 소자의 인가 전압에 따른 저항을 나타낸 그래프이다.Figure 4(a) is a graph showing the current according to the applied voltage of the memory device of the present invention, and Figure 4(b) is a graph showing the resistance according to the applied voltage of the memory device of the present invention.
도 4(a)를 참조하면, 인가 전압이 증가될수록, 위상 변화가 발생될 수 있다. 즉, 인가 전압이 증가될수록 메모리 소자(200)에 포함된 각 소자들의 상변화 물질의 상이 단계적으로 변할 수 있다.Referring to FIG. 4(a), as the applied voltage increases, a phase change may occur. That is, as the applied voltage increases, the phase of the phase change material of each device included in the memory device 200 may change step by step.
도 4(b)를 참조하면, 도 4(a)를 통해 저항을 계산해보면, 본원 발명의 메모리 소자(200)는 인가 전압이 증가할수록 각 상태마다 저항 편차가 발생한 것을 알 수 있다. 본원 발명의 메모리 소자(200)는 발생한 저항 편차를 이용하여 다중 비트를 구현할 수 있다.Referring to FIG. 4(b), when calculating the resistance through FIG. 4(a), it can be seen that the memory device 200 of the present invention has a resistance deviation for each state as the applied voltage increases. The memory device 200 of the present invention can implement multiple bits by using the generated resistance deviation.
본 명세서에서는 메모리 소자에 포함된 3개의 소자를 통해 2-bit를 구현하는 것을 중심으로 설명하였다. 그러나, 이에 한정되지 않고, N-bit를 구현하기 위해, 메모리 소자는 (2^N-1)개의 소자를 포함할 수도 있다.In this specification, the description focuses on implementing 2-bit through three elements included in the memory element. However, it is not limited to this, and to implement N-bit, the memory element may include (2^N-1) elements.
실시예에 따른 방법은 다양한 컴퓨터 수단을 통하여 수행될 수 있는 프로그램 명령 형태로 구현되어 컴퓨터 판독 가능 매체에 기록될 수 있다. 상기 컴퓨터 판독 가능 매체는 프로그램 명령, 데이터 파일, 데이터 구조 등을 단독으로 또는 조합하여 포함할 수 있다. 상기 매체에 기록되는 프로그램 명령은 실시예를 위하여 특별히 설계되고 구성된 것들이거나 컴퓨터 소프트웨어 당업자에게 공지되어 사용 가능한 것일 수도 있다. 컴퓨터 판독 가능 기록 매체의 예에는 하드 디스크, 플로피 디스크 및 자기 테이프와 같은 자기 매체(magnetic media), CD-ROM, DVD와 같은 광기록 매체(optical media), 플롭티컬 디스크(floptical disk)와 같은 자기-광 매체(magneto-optical media), 및 롬(ROM), 램(RAM), 플래시 메모리 등과 같은 프로그램 명령을 저장하고 수행하도록 특별히 구성된 하드웨어 장치가 포함된다. 프로그램 명령의 예에는 컴파일러에 의해 만들어지는 것과 같은 기계어 코드뿐만 아니라 인터프리터 등을 사용해서 컴퓨터에 의해서 실행될 수 있는 고급 언어 코드를 포함한다. 상기된 하드웨어 장치는 실시예의 동작을 수행하기 위해 하나 이상의 소프트웨어 모듈로서 작동하도록 구성될 수 있으며, 그 역도 마찬가지이다The method according to the embodiment may be implemented in the form of program instructions that can be executed through various computer means and recorded on a computer-readable medium. The computer-readable medium may include program instructions, data files, data structures, etc., singly or in combination. Program instructions recorded on the medium may be specially designed and configured for the embodiment or may be known and available to those skilled in the art of computer software. Examples of computer-readable recording media include magnetic media such as hard disks, floppy disks, and magnetic tapes, optical media such as CD-ROMs and DVDs, and magnetic media such as floptical disks. -Includes optical media (magneto-optical media) and hardware devices specifically configured to store and execute program instructions, such as ROM, RAM, flash memory, etc. Examples of program instructions include machine language code, such as that produced by a compiler, as well as high-level language code that can be executed by a computer using an interpreter, etc. The hardware devices described above may be configured to operate as one or more software modules to perform the operations of the embodiments, and vice versa.
이상과 같이 실시예들이 비록 한정된 실시예와 도면에 의해 설명되었으나, 해당 기술분야에서 통상의 지식을 가진 자라면 상기의 기재로부터 다양한 수정 및 변형이 가능하다. 예를 들어, 설명된 기술들이 설명된 방법과 다른 순서로 수행되거나, 및/또는 설명된 시스템, 구조, 장치, 회로 등의 구성요소들이 설명된 방법과 다른 형태로 결합 또는 조합되거나, 다른 구성요소 또는 균등물에 의하여 대치되거나 치환되더라도 적절한 결과가 달성될 수 있다.As described above, although the embodiments have been described with limited examples and drawings, various modifications and variations can be made by those skilled in the art from the above description. For example, the described techniques are performed in a different order than the described method, and/or components of the described system, structure, device, circuit, etc. are combined or combined in a different form than the described method, or other components are used. Alternatively, appropriate results may be achieved even if substituted or substituted by an equivalent.
그러므로, 다른 구현들, 다른 실시예들 및 특허청구범위와 균등한 것들도 후술하는 특허청구범위의 범위에 속한다.Therefore, other implementations, other embodiments, and equivalents of the claims also fall within the scope of the claims described below.
Claims (12)
상기 제1 소자와 제1 절연체에 의해 구분되고, 제2 산화물 레이어 및 제2 상변화 레이어를 포함하는 제2 소자; 및
상기 제2 소자와 제2 절연체에 의해 구분되고, 제3 산화물 레이어 및 제3 상변화 레이어를 포함하는 제3 소자를 포함하고,
상기 제1 산화물 레이어, 상기 제2 산화물 레이어 및 상기 제3 산화물 레이어의 두께는 서로 상이한
다중 비트 상변화 메모리 소자.
A first device including a first oxide layer and a first phase change layer;
a second device separated from the first device by a first insulator and including a second oxide layer and a second phase change layer; and
A third element is separated from the second element by a second insulator and includes a third oxide layer and a third phase change layer,
The thicknesses of the first oxide layer, the second oxide layer, and the third oxide layer are different from each other.
Multi-bit phase change memory device.
상기 제1 상변화 레이어는 제1 기준값 이상의 전압이 인가될 경우 비정질 영역이 생성되고,
상기 제2 상변화 레이어는 상기 제1 기준값보다 큰 제2 기준값 이상의 전압이 인가될 경우 비정질 영역이 생성되고,
상기 제3 상변화 레이어는 상기 제2 기준값보다 큰 제3 기준값 이상의 전압이 인가될 경우 비정질 영역이 생성되는
다중 비트 상변화 메모리 소자.
According to paragraph 1,
When a voltage higher than a first reference value is applied to the first phase change layer, an amorphous region is created,
When a voltage greater than a second reference value greater than the first reference value is applied to the second phase change layer, an amorphous region is created,
The third phase change layer generates an amorphous region when a voltage greater than the third reference value is applied.
Multi-bit phase change memory device.
상기 제1 상변화 레이어, 상기 제2 상변화 레이어 및 상기 제3 상변화 레이어의 두께는 서로 동일한
다중 비트 상변화 메모리 소자.
According to paragraph 1,
The thicknesses of the first phase change layer, the second phase change layer, and the third phase change layer are the same.
Multi-bit phase change memory device.
상기 제2 산화물 레이어 및 상기 제3 산화물 레이어는 산소 조성비가 다른 산화물들을 포함하는
다중 비트 상변화 메모리 소자.
According to paragraph 1,
The second oxide layer and the third oxide layer include oxides with different oxygen composition ratios.
Multi-bit phase change memory device.
상기 제2 산화물 레이어의 두께는 상기 제1 산화물 레이어의 두께보다 두껍고, 상기 제3 산화물 레이어의 두께는 상기 제2 산화물 레이어의 두께보다 두꺼운
다중 비트 상변화 메모리 소자.
According to paragraph 1,
The thickness of the second oxide layer is thicker than the thickness of the first oxide layer, and the thickness of the third oxide layer is thicker than the thickness of the second oxide layer.
Multi-bit phase change memory device.
상기 제1 산화물 레이어는 제1 산소 조성비를 가지는 산화물을 포함하고,
상기 제2 산화물 레이어는 상기 제1 산소 조성비를 가지는 산화물 및 상기 제1 산소 조성비보다 큰 제2 산소 조성비를 가지는 산화물을 포함하고,
상기 제3 산화물 레이어는 상기 제1 산소 조성비를 가지는 산화물, 상기 제2 산소 조성비를 가지는 산화물 및 상기 제2 산소 조성비보다 큰 제3 산소 조성비를 가지는 산화물을 포함하는
다중 비트 상변화 메모리 소자.
According to paragraph 1,
The first oxide layer includes an oxide having a first oxygen composition ratio,
The second oxide layer includes an oxide having the first oxygen composition ratio and an oxide having a second oxygen composition ratio greater than the first oxygen composition ratio,
The third oxide layer includes an oxide having the first oxygen composition ratio, an oxide having the second oxygen composition ratio, and an oxide having a third oxygen composition ratio greater than the second oxygen composition ratio.
Multi-bit phase change memory device.
상기 제2 산소 조성비를 가지는 산화물의 두께는 상기 제1 산소 조성비를 가지는 산화물의 두께보다 크거나 같고,
상기 제3 산소 조성비를 가지는 산화물의 두께는 상기 제2 산소 조성비를 가지는 산화물의 두께보다 크거나 같은
다중 비트 상변화 메모리 소자.
According to clause 6,
The thickness of the oxide having the second oxygen composition ratio is greater than or equal to the thickness of the oxide having the first oxygen composition ratio,
The thickness of the oxide having the third oxygen composition ratio is greater than or equal to the thickness of the oxide having the second oxygen composition ratio.
Multi-bit phase change memory device.
상기 제2 산소 조성비를 가지는 산화물은 상기 제1 산소 조성비를 가지는 산화물의 상부에 위치하고,
상기 제3 산소 조성비를 가지는 산화물은 상기 제2 산소 조성비를 가지는 산화물의 상부에 위치하는
다중 비트 상변화 메모리 소자.
According to clause 6,
The oxide having the second oxygen composition ratio is located on top of the oxide having the first oxygen composition ratio,
The oxide having the third oxygen composition ratio is located on top of the oxide having the second oxygen composition ratio.
Multi-bit phase change memory device.
상기 제1 상변화 레이어, 상기 제2 상변화 레이어 및 상기 제3 상변화 레이어는 각각 상기 제1 산화물 레이어, 상기 제2 산화물 레이어 및 상기 제3 산화물 레이어의 상부에 형성되는
다중 비트 상변화 메모리 소자.
According to paragraph 1,
The first phase change layer, the second phase change layer, and the third phase change layer are formed on top of the first oxide layer, the second oxide layer, and the third oxide layer, respectively.
Multi-bit phase change memory device.
상기 제1 상변화 레이어, 상기 제2 상변화 레이어 및 상기 제3 상변화 레이어와 전기적으로 연결되는 상부 전극; 및
상기 제1 산화물 레이어, 상기 제2 산화물 레이어 및 상기 제3 산화물 레이어와 전기적으로 연결되는 하부 전극을 포함하는
다중 비트 상변화 메모리 소자.
According to paragraph 1,
an upper electrode electrically connected to the first phase change layer, the second phase change layer, and the third phase change layer; and
Comprising a lower electrode electrically connected to the first oxide layer, the second oxide layer, and the third oxide layer.
Multi-bit phase change memory device.
상기 제1 산화물 레이어, 상기 제2 산화물 레이어 및 상기 제3 산화물 레이어에 포함된 산화물은 NiOx, TaOx, HfOx, ZrOx 또는 TiOx인
다중 비트 상변화 메모리 소자.
According to paragraph 1,
The oxide included in the first oxide layer, the second oxide layer, and the third oxide layer is NiOx, TaOx, HfOx, ZrOx, or TiOx.
Multi-bit phase change memory device.
상기 제1 상변화 레이어, 상기 제2 상변화 레이어 및 상기 제3 상변화 레이어에 포함된 상변화 물질은 칼코게나이드 물질인
다중 비트 상변화 메모리 소자.According to paragraph 1,
The phase change material included in the first phase change layer, the second phase change layer, and the third phase change layer is a chalcogenide material.
Multi-bit phase change memory device.
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