KR20230153785A - 양면 발광형 투명 표시 장치 - Google Patents

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KR20230153785A
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엘지디스플레이 주식회사
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Abstract

본 발명의 일 실시예에 따른 표시 장치는, 기판의 전면인 상부로 발광하는 제1 화소, 기판의 후면인 하부로 발광하는 제2 화소, 제1 화소 및 제2 화소에 배치된 복수의 배선, 복수의 배선과 연결된 패드 전극을 포함한다. 제1 화소는 제1 발광 소자, 제1 발광 소자 및 복수의 배선 중 일부와 연결된 제1 화소 회로, 및 제1 발광 소자의 하부에서 중첩되어 배치되고 제1 발광 소자의 크기보다 큰 하부 반사층을 포함한다. 제2 화소는 제2 발광 소자, 제2 발광 소자 및 복수의 배선 중 다른 일부와 연결된 제2 화소 회로, 및 제2 발광 소자의 상부에서 중첩되어 배치되고 제2 발광 소자의 크기보다 큰 상부 반사층을 포함한다.

Description

양면 발광형 투명 표시 장치{BOTH SIDE EMISSION TYPE TRANSPARENT DISPLAY DEVICE}
본 명세서는 양면 발광형 투명 표시 장치에 관한 것이다. 본 명세서는 한 화소 내에서 투명 영역과 발광 영역을 포함하고, 상부 발광 화소 및 하부 발광 화소를 포함하는 표시 장치에 관한 것이다.
컴퓨터의 모니터나 TV, 핸드폰 등에 사용되는 표시 장치에는 스스로 광을 발광하는 유기 발광 표시 장치(Organic light emitting display; OLED) 등과 별도의 광원을 필요로 하는 액정 표시 장치(Liquid crystal display; LCD)등이 있다.
표시 장치는 컴퓨터의 모니터 및 TV 뿐만 아니라 개인 휴대 기기까지 그 적용 범위가 다양해지고 있으며, 넓은 표시 면적을 가지면서도 감소된 부피 및 무게를 갖는 표시 장치에 대한 연구가 진행되고 있다.
최근에는, LED를 포함하는 표시 장치가 차세대 표시 장치로 주목받고 있다. LED는 유기 물질이 아닌 무기 물질로 이루어지므로, 신뢰성이 우수하여 액정 표시 장치나 유기 발광 표시 장치에 비해 수명이 길다. 또한, LED는 점등 속도가 빠를 뿐만 아니라, 발광 효율이 뛰어나고, 내충격성이 강해 안정성이 뛰어나며, 고휘도의 영상을 표시할 수 있어 다양한 목적과 기능을 갖는 표시 장치로 활용되고 있다. 특히, LED를 양면 발광형 투명 표시 장치에 적용함으로써 고휘도의 영상을 표시할 수 있어 사용자에게 정확한 영상 정보를 전달할 수 있다.
본 명세서의 실시예에 따른 해결 과제는 사용하지 않을 경우에는 투명 상태로 표시 장치의 뒷 배경을 그대로 투과하여 시야를 가리지 않고, 사용할 경우에는 영상 표시 기능을 제공할 수 있다.
본 명세서의 실시예에 따른 해결 과제는 상부 발광이 가능한 화소와 하부 발광이 가능한 화소를 모두 포함함으로써 표시 장치의 양면을 통해 서로 다른 화면 정보를 표시할 수 있는 표시 장치를 제공할 수 있다.
본 명세서의 실시예에 따른 해결 과제는 무기 발광 소자를 사용함으로써 제품의 신뢰성 및 휘도가 향상된 표시 장치를 제공할 수 있다.
본 명세서의 과제들은 이상에서 언급한 과제들로 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
본 명세서의 일 실시예에 따른 양면 발광형 투명 표시 장치는, 기판의 전면인 상부로 발광하는 제1 화소, 기판의 후면인 하부로 발광하는 제2 화소, 제1 화소 및 제2 화소에 배치된 복수의 배선, 복수의 배선과 연결된 패드 전극을 포함한다. 제1 화소는 제1 발광 소자, 제1 발광 소자 및 복수의 배선 중 일부와 연결된 제1 화소 회로, 및 제1 발광 소자의 하부에서 중첩되어 배치되고 제1 발광 소자의 크기보다 큰 하부 반사층을 포함한다. 제2 화소는 제2 발광 소자, 제2 발광 소자 및 복수의 배선 중 다른 일부와 연결된 제2 화소 회로, 및 제2 발광 소자의 상부에서 중첩되어 배치되고 제2 발광 소자의 크기보다 큰 상부 반사층을 포함한다. 이에 따라, 표시 장치의 전면 및 후면으로 서로 다른 영상 정보를 표시할 수 있다.
본 명세서의 다른 실시예에 따른 양면 발광형 투명 표시 장치는, 상부 발광 영역 및 하부 발광 영역을 포함하는 발광 영역, 투광 영역, 및 비투광 영역을 포함하는 기판, 발광 영역에서 기판 상에 배치된 제1 발광 소자 및 제2 발광 소자, 비투광 영역에서 제1 발광 소자 및 제2 발광 소자에 구동 전류를 제공하는 복수의 화소 회로, 상부 발광 영역에 배치된 제1 발광 소자와 기판 사이에서 제1 발광 소자와 중첩하는 하부 반사층, 및 하부 발광 영역에 배치된 제2 발광 소자 상에서 제2 발광 소자와 중첩하는 상부 반사층을 포함한다. 이에 따라, 표시 장치의 전면 및 후면으로 서로 다른 영상 정보를 표시할 수 있다.
기타 실시예의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
본 명세서에 실시예에 따르면, 표시 장치는 상부 발광 화소 및 하부 발광 화소를 포함함으로써, 표시 장치의 전면 및 후면을 통해 서로 다른 영상 정보를 제공할 수 있다.
그리고, 본 명세서의 실시예에 따르면, 상부 발광 화소 및 하부 발광 화소 각각에 발광 소자와 중첩되도록 하부 반사층 및 상부 반사층을 포함하고, 하부 반사층 및 상부 반사층 모두 발광 소자보다 넓은 면적을 갖도록 함으로써, 상부 발광 화소에서 발광하는 광을 온전히 상부로 출광시키고 하부 발광 화소에서 발광하는 광을 온전히 하부로 출광시킬 수 있다.
본 명세서의 실시예에 따른 효과는 이상에서 예시된 내용에 의해 제한되지 않으며, 더욱 다양한 효과들이 본 명세서 내에 포함되어 있다.
도 1a는 본 명세서의 일 실시예에 따른 양면 발광형 투명 표시 장치의 개략적인 평면도이다.
도 1b는 본 명세서의 일 실시예에 따른 양면 발광형 투명 표시 장치의 개략적인 단면도이다.
도 2a, 도 2b, 및 도 3은 각각 표시 영역에서 화소들의 배치를 나타낸 도면이다.
도 4는 본 명세서의 일 실시예에 따른 양면 발광형 투명 표시 장치의 제1 화소의 구조를 개략적으로 나타낸 도면이다.
도 5는 본 명세서의 다른 실시예에 따른 양면 발광형 투명 표시 장치의 제2 화소의 구조를 개략적으로 나타낸 도면이다.
도 6은 각 화소들에 배치된 화소 회로를 나타낸 회로도이다.
도 7는 양면 발광형 투명 표시 장치의 각 화소에 포함된 발광 소자를 나타낸 단면도이다.
도 8은 본 명세서의 일 실시예에 따른 제1 화소 구조에 대한 단면도이다.
도 9는 본 명세서의 일 실시예에 따른 제2 화소 구조에 대한 단면도이다.
도 10은 본 명세서의 일 실시예에 따른 제1 화소 구조의 상부 발광 조건에 대한 단면도이다.
도 11은 본 명세서의 일 실시예에 따른 제2 화소 구조의 하부 발광 조건에 대한 단면도이다.
도 12는 본 명세서의 일 실시예에 따른 양면 발광형 투명 표시 장치의 단면도이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나, 본 발명은 이하에서 개시되는 실시예들에 제한되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다.
본 발명의 실시예를 설명하기 위한 도면에 개시된 형상, 면적, 비율, 각도, 개수 등은 예시적인 것이므로 본 발명이 도시된 사항에 제한되는 것은 아니다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다. 또한, 본 발명을 설명함에 있어서, 관련된 공지 기술에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우 그 상세한 설명은 생략한다. 본 발명 상에서 언급된 '포함한다', '갖는다', '이루어진다' 등이 사용되는 경우 '~만'이 사용되지 않는 이상 다른 부분이 추가될 수 있다. 구성 요소를 단수로 표현한 경우에 특별히 명시적인 기재 사항이 없는 한 복수를 포함하는 경우를 포함한다.
구성 요소를 해석함에 있어서, 별도의 명시적 기재가 없더라도 오차 범위를 포함하는 것으로 해석한다.
위치 관계에 대한 설명일 경우, 예를 들어, '~상에', '~상부에', '~하부에', '~옆에' 등으로 두 부분의 위치 관계가 설명되는 경우, '바로' 또는 '직접'이 사용되지 않는 이상 두 부분 사이에 하나 이상의 다른 부분이 위치할 수도 있다.
소자 또는 층이 다른 소자 또는 층 "위 (on)"로 지칭되는 것은 다른 소자 바로 위에 또는 중간에 다른 층 또는 다른 소자를 개재한 경우를 모두 포함한다.
또한 제 1, 제 2 등이 다양한 구성 요소들을 서술하기 위해서 사용되나, 이들 구성 요소들은 이들 용어에 의해 제한되지 않는다. 이들 용어들은 단지 하나의 구성 요소를 다른 구성 요소와 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제 1 구성 요소는 본 발명의 기술적 사상 내에서 제 2 구성 요소일 수도 있다.
명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
도면에서 나타난 각 구성의 면적 및 두께는 설명의 편의를 위해 도시된 것이며, 본 명세서에 도시된 구성의 면적 및 두께에 반드시 제한되는 것은 아니다.
본 명세서의 여러 실시예들의 각각 특징들이 부분적으로 또는 전체적으로 서로 결합 또는 조합 가능하고, 기술적으로 다양한 연동 및 구동이 가능하며, 각 실시예들이 서로에 대하여 독립적으로 실시 가능할 수도 있고 연관 관계로 함께 실시할 수도 있다.
이하에서는 도면을 참조하여 본 발명에 대해 설명하기로 한다.
도 1a는 본 명세서의 일 실시예에 따른 양면 발광형 투명 표시 장치의 개략적인 평면도이고, 도 1b는 본 명세서의 일 실시예에 따른 양면 발광형 투명 표시 장치의 개략적인 단면도이다.
도 1a를 참조하면, 양면 발광형 투명 표시 장치(100)는 표시 패널(DP), 표시 패널(DP)을 구동시키기 위한 신호들을 제공하는 표시 패널 구동 회로(GA, 125), 및 표시 패널 구동 회로(GA, 125)를 제어하는 타이밍 제어부(130)를 포함한다.
표시 패널(DP)은 영상을 표시하는 표시 영역(AA)과 영상을 표시하지 않는 비표시 영역(NA)을 포함한다. 표시 영역(AA)은 복수의 화소(UP)가 배치되고, 복수의 화소(UP) 각각에는 복수의 발광 소자 및 복수의 화소 회로가 배치된다.
또한, 표시 패널(DP)에는 복수의 화소(UP)에 연결된 신호라인들이 배치되고, 신호라인들에는 게이트 라인, 데이터 라인, 전원 라인 등이 포함될 수 있다. 표시 패널 구동 회로(GA, 125)는 신호라인들에 신호를 제공한다. 표시 패널 구동 회로(GA, 125)는 게이트 라인에 게이트 신호를 제공하는 게이트 구동 회로(GA) 및 데이터 라인에 데이터 신호를 제공하는 데이터 구동 회로(125)를 포함한다. 게이트 구동 회로(GA)는 표시 영역(AA)에 있는 복수의 화소 회로와 같이 표시 패널(DP) 상에 직접 형성될 수 있으나, 이에 제한되지는 않는다. 게이트 라인에는 스캔 라인 및 에미션 라인을 포함할 수 있으므로, 게이트 구동 회로(GA)는 스캔 구동 회로 및 에미션 구동 회로를 포함할 수 있다. 스캔 구동 회로는 스캔 라인에 스캔 신호를 제공하고, 에미션 구동 회로는 에미션 라인에 에미션 신호를 제공할 수 있다. 게이트 라인의 종류 및 개수는 단위 화소(EP)에 형성된 화소 회로의 구조에 따라 달라질 수 있다.
데이터 구동 회로는(125)는 칩온필름의 형태로, 표시 패널(DP)의 일측에 형성된 패드 영역(PAD)에 부착된 필름(120) 상에 배치될 수 있다. 데이터 구동 회로(125)는 표시 패널(DP)의 크기에 따라 단수 또는 복수 개일 수 있다. 데이터 구동 회로(125)가 부착된 필름(120)의 일 측은 표시 패널(DP)의 일 측에 부착되고, 필름(120)의 타 측은 인쇄회로보드(130)에 부착된다. 인쇄회로보드(130)에는 표시 패널 구동 회로(GA, 125)를 동작시키기 위한 타이밍 신호 및 구동 전원 등을 제공한다. 표시 패널(DP)의 크기에 따라 인쇄회로보드(130)는 단수 또는 복수 개일 수 있다. 또한, 단수 또는 복수 개의 필름(120)은 한 개의 인쇄회로보드(130)에 부착될 수 있다.
도 1b를 참조하면, 표시 패널(DP), 데이터 구동 회로(125), 데이터 구동 회로(125)가 부착된 필름(120), 및 인쇄회로보드(130)의 단면을 나타낸다. 본 명세서의 일 실시예에 따른 양면 발광형 투명 표시 장치(100)는 표시 영역(AA)에 배치된 복수의 화소(UP)는 상부 발광 화소와 하부 발광 화소를 포함한다. 상부 발광 화소는 상부 발광(TE)하고, 하부 발광 화소는 하부 발광(BE)한다. 상부 발광 화소에 제공되는 영상과 하부 발광 화소에 제공되는 영상은 서로 다를 수 있다. 예를 들어, 양면 발광형 투명 표시 장치(100)를 사이에 두고 표시 패널(DP)의 전면과 후면에 각각 서로 다른 사람이 서 있는 경우, 표시 패널(DP)의 전면에 있는 사람은 상부 발광 화소에서 표시되는 영상을 볼 수 있고, 표시 패널(DP)의 후면에 있는 사람은 하부 발광 화소에서 표시되는 영상을 볼 수 있다.
도 2a, 도 2b, 및 도 3은 각각 표시 영역(AA)에서 화소들의 배치를 나타낸 도면이다.
표시 영영(AA)에 배치된 복수의 화소(UP)는 제1 화소(UP1) 및 제2 화소(UP2)를 포함한다. 제1 화소(UP1)는 상부 발광 화소이고, 제2 화소(UP2)는 하부 발광 화소이다.
도 2a를 참조하면, 표시 패널(DP)에 배치된 복수의 화소(UP)를 행으로 구분하여 동일한 행에 배치된 화소들은 같은 종류의 화소들을 배치하는 것을 나타낸다. 도면에서는 표시 패널(DP)의 상부에서부터 차례로 제1 화소(UP1)와 제2 화소(UP2)가 교번하여 배치된 것을 나타내지만, 이에 제한되지 않고 제2 화소(UP2)와 제1 화소(UP1)의 순으로 교번하여 배치될 수도 있다. 이 경우, 동일한 행은 동일한 게이트 라인에 의해 연결된 화소들이 배치된 행을 일컫을 수 있다.
도 2b를 참조하면, 표시 패널(DP)에 배치된 복수의 화소(UP)를 열로 구분하여 동일한 열에 배치된 화소들은 같은 종류의 화소들을 배치하는 것을 나타낸다. 도면에서는 표시 패널(DP)의 좌측에서부터 차례로 제1 화소(UP1)와 제2 화소(UP2)가 교번하여 배치된 것을 나타내지만, 이에 제한되지 않고 제2 화소(UP2)와 제1 화소(UP1)의 순으로 교번하여 배치될 수도 있다. 이 경우, 동일한 열은 동일한 데이터 라인에 의해 연결된 화소들이 배치된 열을 일컫을 수 있다. 도 2a 및 도 2b와 같이, 서로 다른 화소가 행 또는 열 단위로 교번하여 배치되는 경우를 라인 바이 라인 배치라고 일컫을 수 있다. 이 경우, 교번되는 단위인 라인은 단수 또는 복수 개일 수 있다.
도 3을 참조하면, 표시 패널(DP)에 배치된 복수의 화소(UP)는 행으로 구분했을 때 동일한 행에 배치된 화소들은 좌측에서부터 차례로 제1 화소(UP1)와 제2 화소(UP2)가 교번하여 배치되고, 열로 구분했을 때 동일한 열에 배치된 화소들은 상부에서부터 차례로 제1 화소(UP1)와 제2 화소(UP2)가 교번하여 배치된다. 제1 화소(UP1)의 상/하/좌/우측에는 제2 화소(UP2)가 배치되고, 대각선 방향으로 동일한 화소가 배치된다. 예를 들어, 첫번째 행에서 좌측에서부터 차례로 제1 화소(UP1)와 제2 화소(UP2)가 교번하여 배치된 경우, 두번째 행에서는 좌측에서부터 차례로 제2 화소(UP2)와 제1 화소(UP1)가 교번하여 배치될 수 있다. 도 3과 같이, 서로 다른 화소가 화소 단위로 교번하여 배치되는 경우를 모자이크 배치라고 일컫을 수 있다. 이 경우, 교번되는 단위인 화소는 단수 또는 복수 개일 수 있다.
도 4는 본 명세서의 일 실시예에 따른 양면 발광형 투명 표시 장치에 포함된 제1 화소(UP1)의 구조를 개략적으로 나타낸 도면이고, 도 5는 본 명세서의 일 실시예에 따른 양면 발광형 투명 표시 장치에 포함된 제2 화소(UP2)의 구조를 개략적으로 나타낸 도면이다.
도 4 및 도 5를 참조하면, 본 명세서의 일 실시예에 따른 양면 발광형 표시 장치(100)의 표시 영역(AA)에 배치된 복수의 화소(UP1, UP2)는 각각 투광 영역(TA), 발광 영역, 비투광 영역(SA)을 포함한다. 사용자가 표시 패널(DP)의 전면에서 보았을 때, 투광 영역(TA)은 표시 패널(DP)의 후면에 있는 배경을 그대로 투과시키는 투명한 영역이다. 발광 영역은 발광 소자(ELM, ELR)가 배치된 영역으로 표시 장치에서 구현하고자 하는 영상을 제공하는 영역이다.
발광 소자(ELM, ELR)는 무기 물질로 구현된 발광 다이오드(light emitting diode)를 사용할 수 있는데, 100㎛ 이하의 사이즈 또는 발광 다이오드를 형성하기 위한 웨이퍼 기판이 제거된 소자일 수 있다. 일반적으로 이러한 발광 소자를 마이크로 LED(Micro LED)라고 한다.
복수의 화소(UP1, UP2) 각각은 복수의 발광 소자(ELM, ELR)를 포함할 수 있다. 복수의 발광 소자(ELM, ELR)는 주 발광 소자(ELM)와 부 발광 소자(ELR)를 포함할 수 있고, 서로 같은 색의 광을 발광하는 적어도 한 쌍의 주 발광 소자(ELM)와 부 발광 소자(ELR)를 포함할 수 있다.
또한, 복수의 화소(UP1, UP2) 각각은 복수의 주 발광 소자(ELM) 및 복수의 부 발광 소자(ELR)를 포함할 수 있다. 복수의 주 발광 소자(ELM)는 제1 주 발광 소자(ELM1), 제2 주 발광 소자(ELM2), 및 제3 주 발광 소자(ELM3)를 포함할 수 있다. 제1 주 발광 소자(ELM1)는 적색을 발광하는 적색 발광 소자이고, 제2 주 발광 소자(ELM2)는 청색을 발광하는 청색 발광 소자이고, 제3 주 발광 소자(ELM3)는 녹색을 발광하는 녹색 발광 소자일 수 있다. 복수의 부 발광 소자(ELR)는 제1 부 발광 소자(ELR1), 제2 부 발광 소자(ELR2), 및 제3 부 발광 소자(ELR3)를 포함할 수 있다. 제1 부 발광 소자(ELR1)는 적색을 발광하는 적색 발광 소자이고, 제2 부 발광 소자(ELR2)는 청색을 발광하는 청색 발광 소자이고, 제3 부 발광 소자(ELR3)는 녹색을 발광하는 녹색 발광 소자일 수 있다.
도 4 및 도 5에서 주 발광 소자(ELM) 및 부 발광 소자(ELR) 각각은 세 개의 발광 소자를 포함하는 것으로 도시하였지만, 이에 제한되지 않고, 백색 발광 소자를 포함하여 네 개의 발광 소자를 포함할 수도 있으며, 적색, 청색, 녹색, 백색 중 어느 세개의 조합 또는 적색, 청색, 녹색, 백색 이외의 색 중 적어도 한 개 이상의 조합일 수도 있다.
주 발광 소자(ELM)와 부 발광 소자(ELR) 사이에는 주 발광 소자(ELM)와 부 발광 소자(ELR)의 발광 여부 및 광 량을 제어하기 위한 화소 회로가 배치된다. 비투광 영역(SA)은 표시 패널(DP)을 통해 빛이 통과하지 않는 영역으로, 비투광 영역(SA)에는 화소 회로가 배치된다.
비투광 영역(SA)은 화소(UP1, UP2)의 중심부에 위치할 수 있고, 비투광 영역(SA)의 일측면에 주 발광 소자(ELM)가 배치되고, 비투광 영역(SA)의 일측면과 마주보는 타측면에 부 발광 소자(ELR)가 배치될 수 있다.
화소(UP1, UP2)에는 화소 회로에 신호를 제공하는 신호 라인이 배치된다. 신호 라인은 표시 패널(DP)의 패드 영역(PAD)으로부터 화소의 투광 영역(TA)을 지나 비투광 영역(SA)에 있는 화소 회로에 연결된다.
신호 라인에는 데이터 라인, 게이트 라인, 및 전원 라인이 포함되고, 데이터 라인과 게이트 라인은 표시 패널(DP)을 기준으로 서로 교차하는 방향으로 배치될 수 있다. 데이터 라인은 제1 데이터 라인(DL1), 제2 데이터 라인(DL2), 제3 데이터 라인(DL3)을 포함할 수 있고, 데이터 라인의 수는 화소(UP1, UP2) 각각에 포함된 발광 소자의 개수에 따라 달라질 수 있다. 예를 들어, 제1 데이터 라인(DL1)은 제1 주 발광 소자(ELM1)와 제1 부 발광 소자(ELR1)에 공통으로 연결되고, 제2 데이터 라인(DL2)은 제2 주 발광 소자(ELM2)와 제2 부 발광 소자(ELR2)에 공통으로 연결되고, 제3 데이터 라인(DL3)은 제3 주 발광 소자(ELM3)와 제3 부 발광 소자(ELR3)에 공통으로 연결될 수 있다. 하지만 이에 제한되지 않고, 제1 발광 소자(ELM1, ELR1), 제2 발광 소자(ELM2, ELR2), 제3 발광 소자(ELM3, ELR3) 중 적어도 하나는 주 발광 소자와 부 발광 소자는 서로 다른 데이터 라인에 각각 연결될 수도 있다.
게이트 라인(GL)은 주 발광 소자와 부 발광 소자에 공통으로 연결될 수 있다. 하지만, 이에 제한되지 않고 주 발광 소자와 부 발광 소자는 서로 다른 게이트 라인에 각각 연결될 수도 있다.
전원 라인(PL1, PL2)은 제1 전원 라인(PL1)과 제2 전원 라인(PL2)을 포함하고, 제1 전원 라인(PL1)은 데이터 라인과 평행하게 배치되고 제2 전원 라인(PL2)은 게이트 라인과 평행하게 배치될 수 있다. 하지만, 이에 제한되지 않고, 제1 전원 라인(PL1)과 제2 전원 라인(PL2)모두 동일한 방향으로 평행하게 배치될 수도 있다. 또한, 전원 라인(PL1, PL2) 각각은 화소 내에 있는 발광 소자에 공통으로 연결될 수 있다. 하지만, 이에 제한되지는 않는다. 예를 들어, 주 발광 소자와 부 발광 소자가 서로 다른 데이터 라인에 연결된 경우, 주 발광 소자와 부 발광 소자는 서로 다른 전원 라인에 연결될 수도 있다.
도 4를 참조하면, 제1 화소(UP1)는 상부 발광 화소이므로 발광 소자의 하부에 하부 반사층(BRL)이 배치된다. 평면에서 하부 반사층(BRL)의 면적은 발광 소자의 면적보다 넓다. 주 발광 소자(ELM1, ELM2, ELM3)과 부 발광 소자(ELR1, ELR2, ELR3) 각각에 하부 반사층(BRL)이 각각 배치된다.
도 5를 참조하면, 제2 화소(UP2)는 하부 발광 화소이므로 발광 소자의 상부에 상부 반사층(TRL)이 배치된다. 평면에서 상부 반사층(TRL)의 면적은 발광 소자의 면적보다 넓다. 주 발광 소자와 부 발광 소자 각각에 상부 반사층(BRL)이 각각 배치된다.
도 6은 각 화소들에 배치된 화소 회로를 나타낸 회로도이다.
화소(UP1, UP2) 각각에는 배치된 발광 소자의 발광 여부 및 광 량을 제어하기 위한 화소 회로가 배치된다. 화소 회로는 주 발광 소자와 부 발광 소자에 공통으로 연결될 수 있다. 또는, 주 발광 소자와 부 발광 소자 각각에 서로 다른 화소 회로가 연결될 수도 있다.
그리고, 제1 발광 소자(ELM1, ELR1), 제2 발광 소자(ELM2, ELR2), 및 제3 발광 소자(ELM3, ELR3) 각각은 서로 다른 화소 회로와 연결된다. 예를 들어, 제1 주 발광 소자(ELM1)는 제1 화소 회로에 연결되고, 제1 부 발광 소자(ELR1)은 제2 화소 회로에 연결되며, 제2 주 발광 소자(ELM2)와 제2 부 발광 소자(ELR2)는 제3 화소 회로에 연결되며, 제3 주 발광 소자(ELM3)와 제3 부 발광 소자(ELR3)은 제4 화소 회로에 연결될 수 있다. 각각의 발광 소자에 연결되는 화소 회로의 연결 구조는 동일하게 적용된다.
도 6은 발광 소자(EL)와 화소 회로의 연결 관계를 나타낸다. 화소 회로는 구동 트랜지스터(DTR), 스위칭 회로(STC), 발광 트랜지스터(ETR), 및 커패시터(Cst)를 포함한다. 화소 회로에 포함되는 트랜지스터들은 박막 트랜지스터일 수 있고, PMOS(P-channel Metal Oxide Semiconductor)인 것을 예로 들어 설명한다. 하지만, 이에 제한되지 않고, NMOS(N-channel Metal Oxide Semiconductor) 또는 PMOS와 NMOS 모두를 사용하여 구현될 수도 있다.
발광 소자(EL)는 애노드 및 캐소드를 포함하고, 애노드는 제1-1 전원 라인(PL1-1)과 연결되고, 캐소드는 화소 회로에 연결된다. 제1-1 전원 라인(PL1-1)은 고전위 전압(EVDD)을 애노드에 제공하는 고전위 전원 라인이다. 제1-1 전원 라인(PL1-1)은 제1 전원 라인(PL1)에 포함된다. 이 경우, 발광 소자(EL)는 주 발광 소자(ELM) 및 부 발광 소자(ELR) 모두를 통칭하는 용어이다.
구동 트랜지스터(DTR)는 게이트 전극, 소스 전극, 및 드레인 전극을 포함하고, 소스 전극은 발광 소자(EL)의 캐소드에 연결된다. 구동 트랜지스터(DTR)는 발광 소자(EL)에 구동 전류를 제공하여 발광 소자(EL)를 발광시킨다.
구동 트랜지스터(DTR)의 드레인 전극은 발광 트랜지스터(ETR)의 소스 전극에 연결된다. 발광 트랜지스터(ETR)의 드레인 전극은 제1-2 전원 라인(PL1-2)과 연결된다. 제1-2 전원 라인(PL1-2)은 저전위 전압(EVSS)을 제공하는 저전위 전원 라인이다. 제1-2 전원 라인(PL1-2)은 제1 전원 라인(PL1)에 포함된다. 발광 트랜지스터(ETR)의 게이트 전극은 발광 라인(GL2)에 연결되어 발광 신호(EM)에 의해 제어된다. 발광 신호(EM)는 발광 트랜지스터(ETR)의 턴-온 및 턴-오프 상태를 제어하여 발광 소자(EL)가 발광하는 기간 이외의 기간에서 발광 소자(EL)가 발광하지 않게 한다.
스위칭 회로(STC)는 데이터 전압(Vdata), 스캔 신호(SCAN), 기준 전압(Vref)을 이용하여 구동 트랜지스터(DTR)를 제어한다. 스위칭 회로(STC)는 복수의 트랜지스터 및 복수의 커패시터의 조합으로 구현될 수 있다. 스위칭 회로(STC)는 구동 트랜지스터(DTR), 발광 트랜지스터(ETR), 커패시터(Cst), 발광 소자(EL)와 전기적으로 연결된다. 데이터 전압(Vdata)은 데이터 라인(DL)을 통해 제공되고, 스캔 신호(SCAN)는 스캔 라인(GL1)을 통해 제공되며, 기준 전압(Vref)은 제2 전원 라인(PL2)을 통해 제공된다.
커패시터(Cst)는 구동 트랜지스터(DTR)의 게이트 전극과 소스 전극 사이에 연결되어 발광시 구동 트랜지스터(DTR)의 게이트 전극과 소스 전극 간의 전압 차이를 유지시키고 발광을 지속시킨다.
도 7는 양면 발광형 투명 표시 장치의 각 화소에 포함된 발광칩을 나타낸 단면도이다.
도 7을 참조하면, 발광칩(300)은 발광 소자(EL), 발광 소자(EL)를 화소 회로와 전기적으로 연결시키기 위한 제1 전극(E1) 및 제2 전극(E2)을 포함한다. 발광 소자(EL)는 제1 전극(E1)과 제2 전극(E2) 사이에 흐르는 전류에 따른 전자와 정공의 재결합에 따라 발광한다. 발광 소자(EL)는 제1 반도체층(301), 활성층(303), 및 제2 반도체층(305)을 포함할 수 있다.
제1 반도체층(301)은 활성층(303)에 전자를 제공한다. 예를 들어, 제1 반도체층(131)은 n-GaN계 반도체 물질로 이루어질 수 있으며, n-GaN계 반도체 물질로는 GaN, AlGaN, InGaN, 또는 AlInGaN 등이 될 수 있다. 이 경우, 제1 반도체층(301)의 도핑에 사용되는 불순물로는 Si, Ge, Se, Te, 또는 C 등이 사용될 수 있다.
활성층(303)은 제1 반도체층(301)의 일측 상에 배치된다. 이러한 활성층(303)은 우물층과 우물층보다 밴드 갭이 높은 장벽층을 갖는 다중 양자 우물(MQW; Multi Quantum Well) 구조를 갖는다. 예를 들어, 활성층(303)은 InGaN/GaN 등의 다중 양자 우물 구조를 가질 수 있다.
제2 반도체층(305)은 활성층(303) 상에 배치되어, 활성층(303)에 정공을 제공한다. 예를 들어, 제2 반도체층(305)은 p-GaN계 반도체 물질로 이루어질 수 있으며, p-GaN계 반도체 물질로는 GaN, AlGaN, InGaN, 또는 AlInGaN 등이 될 수 있다. 이 경우, 제2 반도체층(305)의 도핑에 사용되는 불순물로는 Mg, Zn, 또는 Be 등이 사용될 수 있다.
제1 전극(E1)은 제2 반도체층(305) 상에 배치되어 제2 반도체층(305)과 접하고, 제2 전극(E2)은 제1 반도체층(301)의 타측 상에 배치되어 제1 반도체층(301)과 접한다. 발광칩(300)은 제1 전극(E1)과 제2 전극(E2) 사이에 흐르는 전류에 따른 전자와 정공의 재결합에 따라 발광한다. 발광 소자(EL)에서 발생되는 광은 사방으로 방출되어 영상을 표시한다. 이 경우, 발광 소자(EL)에서 발생되는 광은 제1 전극(E1) 및 제2 전극(E2) 각각을 투과할 수 있다. 발광칩(300)의 제1 전극(E1)은 애노드 전극, 제2 전극(E2)은 캐소드 전극으로 지칭될 수 있다.
이어서, 발광칩(300)이 배치된 표시 패널(DP)의 단면을 설명한다.
도 8은 본 명세서의 일 실시예에 따른 제1 화소 구조에 대한 단면도이고, 도 9는 본 명세서의 일 실시예에 따른 제2 화소 구조에 대한 단면도이다. 도 8과 도 9는 각각 투광 영역(TA), 발광 영역(EA), 비투광 영역(SA)을 포함하는 화소부와 패드 영역(PAD)의 단면을 나타낸다.
도 8은 제1 화소(UP1)의 투광 영역(TA), 발광 영역(EA), 비투광 영역(SA), 및 패드 영역(PAD)의 단면을 나타낸다. 발광 영역(EA)에는 발광칩(300)이 배치되고, 비투광 영역(SA)에는 화소 회로가 배치되며, 패드 영역(PAD)에는 패드 전극(400)이 배치된다. 도면에서는 화소 회로 중 발광 소자(EL)와 직접적으로 연결되는 구동 트랜지스터(DTR)를 도시하였지만, 이에 제한되지 않고, 도시된 트랜지스터는 화소 회로의 종류에 따라 스위칭 트랜지스터, 또는 발광 트랜지스터일 수도 있다.
기판(110)은 표시 패널(DP)에 포함된 다양한 구성 요소를 지지하기 위한 구성으로, 투광하기 위해 투명하고, 절연 물질로 이루어질 수 있다. 예를 들어, 기판(110)은 유리 또는 수지 등으로 이루어질 수 있다. 또한, 기판(110)은 고분자 또는 플라스틱을 포함하여 이루어질 수도 있고, 플렉서빌리티(flexibility)를 갖는 물질로 이루어질 수도 있다.
기판(110) 상에는 구동 트랜지스터(DTR)가 배치된다. 구동 트랜지스터(DTR)는 액티브층(201), 게이트 전극(202), 소스 전극(203), 및 드레인 전극(204)을 포함한다. 기판(110) 상에 액티브층(201)이 배치된다. 액티브층(201)은 산화물 반도체, 비정질 실리콘 또는 폴리 실리콘과 같은 반도체 물질로 이루어질 수 있으나, 이에 제한되지 않는다. 기판(110)과 액티브층(201) 사이에는 버퍼층이 배치될 수 있고, 버퍼층은 기판(110)을 통한 수분 또는 불순물의 침투를 저감할 수 있다.
액티브층(201) 상에 제1 절연층(111)이 배치된다. 제1 절연층(111)은 게이트 절연층이라고도 언급되며, 액티브층(201)과 게이트 전극(202)을 절연시키기 위한 절연층으로, 실리콘 산화물(SiOx) 또는 실리콘 질화물(SiNx)의 단일층 또는 복층으로 구성될 수 있으나, 이에 제한되지 않는다.
제1 절연층(111) 상에 게이트 전극(202)이 배치된다. 게이트 전극(202)은 스위칭 회로(STC)와 연결될 수 있다. 게이트 전극(202)은 도전성 물질, 예를 들어, 구리(Cu), 알루미늄(Al), 몰리브덴(Mo), 니켈(Ni), 티타늄(Ti), 크롬(Cr) 또는 이에 대한 합금으로 구성될 수 있으나, 이에 제한되지 않는다.
한편, 제1 절연층(111) 상에 게이트 전극(202)과 함께 게이트 라인(GL)이 배치된다. 게이트 라인(GL)은 게이트 전극(202)과 동일 물질 및 동일 공정으로 형성될 수 있다. 게이트 라인(GL)은 스캔 신호 또는 발광 신호를 스위칭 회로(STC)에 전달할 수 있다.
게이트 전극(202) 상에 제2 절연층(112)이 배치된다. 제2 절연층(112) 및 제1 절연층(111)에는 소스 전극(203) 및 드레인 전극(204) 각각이 액티브층(201)에 접속하기 위한 컨택홀이 형성된다. 제2 절연층(112)은 제2 절연층(112) 하부의 구성을 보호하기 위한 패시베이션층으로, 실리콘 산화물(SiOx) 또는 실리콘 질화물(SiNx)의 단일층 또는 복층으로 구성될 수 있으나, 이에 제한되지 않는다.
제2 절연층(112) 상에 액티브층(202)과 전기적으로 연결되는 소스 전극(203) 및 드레인 전극(204)이 배치된다. 드레인 전극(204)은 발광 트랜지스터(ETR) 및 스위칭 회로(STC)와 연결될 수 있고, 소스 전극(203)은 발광 소자(EL)의 캐소드와 연결될 수 있다. 소스 전극(203) 및 드레인 전극(204)은 도전성 물질, 예를 들어, 구리(Cu), 알루미늄(Al), 몰리브덴(Mo), 니켈(Ni), 티타늄(Ti), 크롬(Cr) 또는 이에 대한 합금으로 구성될 수 있으나, 이에 제한되지 않는다. 구동 트랜지스터(DTR)는 스위칭 회로(STC)에서 제공하는 신호에 따라 턴-온 또는 턴-오프될 수 있다.
한편, 제2 절연층(112) 상에 소스 전극(203) 및 드레인 전극(204)과 함께 데이터 라인(DL) 및 제1 전원 라인(PL1)이 배치된다. 데이터 라인(DL) 및 제1 전원 라인(PL1)은 소스 전극(203) 및 드레인 전극(204)과 동일 물질 및 동일 공정으로 형성될 수 있다. 데이터 라인(DL)은 데이터 전압을 스위칭 회로(STC)를 통해 구동 트랜지스터(DTR)에 전달할 수 있다. 제1 전원 라인(PL1)은 고전위 전압(EVDD)을 전달하는 배선으로, 발광칩(300)에 전달할 수 있다.
데이터 라인(DL), 구동 트랜지스터(DTR), 제1 전원 라인(PL1) 상에 제3 절연층(113)이 배치된다. 제3 절연층(113)은 제3 절연층(113) 하부의 구성을 보호하기 위한 층으로, 실리콘 산화물(SiOx) 또는 실리콘 질화물(SiNx)의 단일층 또는 복층으로 구성될 수 있으나, 이에 제한되지 않는다. 또한, 제3 절연층(113)은 제3 절연층(113) 하부의 단차를 완화하기 위한 평탄화층일 수도 있다.
제3 절연층(113) 상에 소스 전극(203)과 전기적으로 연결되는 연결 전극(CTE)이 배치된다. 연결 전극(CTE)은 제3 절연층(113)의 컨택홀을 통해 소스 전극(203)과 연결된다. 연결 전극(CTE)은 발광 영역(EA)으로 연장되어 발광칩(300) 하부에 배치되고, 발광칩(300) 하부에 배치된 전극을 하부 반사층(BRL)이라고 한다. 하부 반사층(BRL)은 발광칩(300)의 광을 양면 발광형 투명 표시 장치(100)의 상부, 즉 발광칩(300)으로부터 기판(110)과 반대방향으로 출광시킨다. 평면상에서 하부 반사층(BRL)의 면적은 발광칩(300)의 면적보다 넓다. 단면에서 보더라도 하부 반사층(BRL)의 길이는 발광칩(300)의 길이보다 길다. 발광칩(300)의 광을 온전히 반사시키기 위해 하부 반사층(BRL)은 발광칩(300)의 하부 면적보다 넓게 형성된다. 연결 전극(CTE) 및 하부 반사층(BRL)은 높은 반사율을 갖는 금속 물질, 예를 들어, 은(Ag), 알루미늄(Al) 또는 이에 대한 합금으로 구성될 수 있으나, 이에 제한되지 않는다. 은(Ag)의 경우, 순수한 은(Ag)은 산소 또는 질소와 반응하여 반사도가 저하될 수 있으므로, 하부 반사층(BRL)은 ITO/Ag/ITO의 다중층으로 형성되거나, 팔라듐(Pad)이나 구리(Cu)의 불순물을 첨가하여 형성될 수 있다.
또한, 하부 반사층(BRL)은 구동 트랜지스터(DTR)의 소스 전극(203)을 연장하여 형성함으로써 하부 반사층(BRL)과 소스 전극(203)은 등전위 상태가 되고, 소스 전극(203)은 제2 전극(E2)을 통해 제1 반도체층(301)과 전기적으로 연결되므로, 하부 반사층(BRL)과 제1 반도체층(301)은 등전위 상태가 된다. 이에 따라, 발광칩(300) 하부와 하부 반사층(BRL)의 전위차에 의한 하부 반사층(BRL)의 마이그레이션 현상을 방지할 수 있다. 하부 반사층(BRL)과 발광칩(300)의 관계에 대해서는 이후 도면에서 보다 자세히 설명하고자 한다.
연결 전극(CTE) 상에 접착층(114)이 배치된다. 접착층(114)은 기판(110) 상에 발광칩(300)을 고정시키기 위한 층으로, 금속 물질을 포함하는 하부 반사층(BRL)과 발광칩(300)을 전기적으로 절연시킬 수 있다. 하지만 이에 제한되는 것은 아니고, 제1 반도체층, 활성층, 및 제2 반도체층이 상하로 적층되어 제1 전극이 제1 반도체층의 하부에 배치되고 제2 전극이 제2 반도체층의 상부에 배치된 발광 소자(EL)일 경우, 접착층(114)은 발광 소자(EL)의 제1 전극과 하부 반사층(BRL)이 전기적으로 연결될 수 있도록 접착층(114)은 전도성 물질을 포함할 수도 있다.
접착층(114)은 열 경화 물질 또는 광 경화 물질로 이루어질 수 있으며, 접착층(114)은 Adhesive polymer, epoxy resist, UV resin, polyimide 계열, acrylate 계열, 우레탄 계열, Polydimethylsiloxane(PDMS) 중 어느 하나일 수 있으나, 이에 제한되는 것은 아니다.
발광칩(300)은 별도의 성장 기판 상에서 형성된 뒤 기판 분리 공정을 통해 기판(110) 상으로 전사될 수 있다. 발광칩(300)은 접착층(114)과 완전히 중첩하도록 배치된다. 도면에서 발광칩(300)은 제1 전극(E1)과 제2 전극(E2)이 나란히 배치된 수평 구조인 것으로 설명하지만, 반드시 이에 제한되는 것은 아니다. 예를 들어, 발광칩(300)은 제1 전극(E1)과 제2 전극(E2)이 서로 중첩되는 수직 구조이거나, 제1 전극(E1)과 제2 전극(E2)이 기판(110) 상에 접촉되는 플립 구조일 수도 있다.
도 8에 도시된 바와 같이 발광칩(300)은 제1 반도체층(301), 활성층(303), 및 제2 반도체층(305)을 보호하기 위한 봉지막(EN)을 포함할 수 있다. 봉지막(EN)은 발광칩(300)의 측면 및 상부를 커버하지만, 제1 전극(E1) 및 제2 전극(E2)의 일부는 커버하지 않는다. 봉지막(EN)은 제1 전극(E1) 및 제2 전극(E2)의 엣지를 커버할 수 있다. 봉지막(EN)에 의해 커버되지 않은 제1 전극(E1) 및 제2 전극(E2)은 애노드 전극(PE)과 캐소드 전극(CE)에 각각 접촉된다.
제4 절연층(115)은 발광칩(300) 상에 배치되고, 단일층 또는 복층일 수 있다. 제4 절연층(115)은 포토아크릴(photo acryl), 폴리이미드(polyimide), 벤조사이클로부틴계 수지(benzocyclobutene resine), 아크릴레이트계 수지(acrylate) 등의 유기 물질로 이루어질 수 있으나, 이에 제한되는 것은 아니다.
제4 절연층(115)은 기판(110)의 전면을 덮도록 배치되고, 발광칩(300)의 측면에 인접하여 배치됨으로써 발광칩(300)을 기판(110) 상에 고정시킬 수 있다. 또한, 발광칩(300)을 기판(110)으로 전사하는 과정에서 봉지막(EN)에 일부 흠집이 나거나 벗겨져, 제1 반도체층의 일부가 노출된 채로 기판(110) 상에 배치될 수 있다. 제4 절연층(115)은 발광칩(300)의 측면을 둘러싸도록 형성됨으로써 발광칩(300)의 제1 반도체층과 제2 반도체층을 전기적으로 절연시킬 수 있다.
제4 절연층(115)은 표시 패널(DP)에 배치된 복수의 발광칩(300) 사이를 평탄화시킬 수 있다. 제4 절연층(115)은 기판(110) 상의 단차를 보상하여 캐소드 전극(CE)과 애노드 전극(PE)이 각각 반도체칩(300) 및 제1 전원 라인(PL1)과 원활히 접촉할 수 있게 한다. 이 경우, 애노드 전극(PE)은 픽셀 전극이라고 일컫을 수도 있고, 제1 전원 라인(PL1)은 공통 배선이라고 일컫을 수도 있다.
제4 절연층(115)은 발광칩(300)보다 두꺼울 수 있다. 이에 따라, 제4 절연층(115)은 발광칩(300)의 상부와 중첩될 수 있다. 제4 절연층(115)은 제1 전극(E1)과 제2 전극(E2) 사이에 있는 봉지막(EN)을 덮을 수 있다.
제4 절연층(115)은 발광칩(300)과 캐소드 전극(CE)을 연결하기 위한 제1 컨택홀(H1), 캐소드 전극(CE)과 연결 전극(CTE)을 연결하기 위한 제2 컨택홀(H2), 발광칩(300)과 애노드 전극(PE)을 연결하기 위한 제3 컨택홀(H3), 및 애노드 전극(PE)과 제1 전원 라인(PL1)을 연결하기 위한 제4 컨택홀(H4)을 포함한다. 다시 설명하면, 캐소드 전극(CE)은 제1 컨택홀(H1)과 제2 컨택홀(H2)을 통해 발광칩(300)과 구동 트랜지스터(DTR)를 연결하고, 애노드 전극(PE)은 제3 컨택홀(H3)과 제4 컨택홀(H4)을 통해 발광칩(300)과 제1 전원 라인(PL1)을 연결한다. 제2 컨택홀(H2)은 제4 절연층(115) 뿐만 아니라 접착층(114)에도 형성되고, 제4 컨택홀(H4)은 제4 절연층(115) 뿐만 아니라 접착층(114) 및 제3 절연층(113)에도 형성된다. 이 경우, 제1 컨택홀(H1)과 제2 컨택홀(H2)은 발광 영역 내에, 제3 컨택홀(H3)은 비투광 영역(SA) 내에, 제4 컨택홀(H4)은 투광 영역(TA) 내에 배치될 수 있다. 다만 제4 컨택홀(H4)의 경우 이에 제한되지 않고, 비투광 영역(SA)에 배치될 수도 있다.
제1 화소(UP1)의 경우 상부 발광 화소이므로, 캐소드 전극(CE) 및 애노드 전극(PE)은 투명 도전 물질로 이루어진다. 투명 도전 물질은 ITO(Indium Tin Oxide) 또는 IZO(Indium Zinc Oxide) 등일 수 있지만, 이에 제한되지는 않는다.
캐소드 전극(CE)과 애노드 전극(PE)은 제1 전극(E1)과 제2 전극(E2) 사이에 있는 봉지막(EN) 및 제4 절연층(115) 상에서 물리적으로 분리된다. 따라서, 제1 반도체층과 제2 반도체층은 전기적으로 절연되어 발광 소자(EL)는 정상적으로 발광할 수 있다.
제4 절연층(115) 상에 제5 절연층(116)이 배치된다. 제5 절연층(116)은 제1 컨택홀(H1), 제2 컨택홀(H2), 제3 컨택홀(H3), 및 제4 컨택홀(H4) 안에 형성되어 발광칩(300) 상부를 평탄화한다. 제5 절연층(116)은 포토아크릴(photo acryl), 폴리이미드(polyimide), 벤조사이클로부틴계 수지(benzocyclobutene resine), 아크릴레이트계 수지(acrylate) 등의 유기 물질로 이루어질 수 있으나, 이에 제한되는 것은 아니다.
제5 절연층(116) 상에 제2 전원 라인(PL2)이 배치된다. 도 8에서는 제2 전원 라인(PL2)은 구동 트랜지스터(DTR)의 드레인 전극(204)에 연결되는 것으로 간략화하여 도시하였지만, 이에 제한되지 않는다. 도 6의 화소 회로에 따라, 제2 전원 라인(PL2)은 구동 트랜지스터(DTR)의 드레인 전극(204)에 직접 연결되지 않고 스위칭 회로(STC)에 연결될 수 있다. 또한, 도 8의 제1 전원 라인(PL1)은 고전위 전압(EVDD)이 제공되는 제1-1 전원 라인(PL1-1)이고, 제2 전원 라인(PL2)은 저전위 전압(EVSS)이 제공되는 제1-2 전원 라인(PL1-2)일 수 있다. 이 경우, 제2 전원 라인(PL2)은 도시된 바와 같이 구동 트랜지스터(DTR)의 드레인 전극(204)에 직접 연결될 수도 있지만, 도 6에 도시된 바와 같이 발광 트랜지스터(ETR)에 연결될 수도 있다.
제2 전원 라인(PL2)은 비투광 영역(SA)에 배치되고, 제5 절연층(116), 제4 절연층(115), 접착층(114), 및 제3 절연층(113)에 형성된 컨택홀을 통해 구동 트래지스터(DTR) 또는 스위칭 회로(STC) 또는 발광 트랜지스터(ETR)에 연결될 수 있다. 제2 전원 라인(PL2)은 연결 전극(CTE)과 같이 반사 전극으로, 높은 반사율을 갖는 금속 물질, 예를 들어, 은(Ag), 알루미늄(Al) 또는 이에 대한 합금으로 구성될 수 있으나, 이에 제한되지 않는다. 은(Ag)의 경우, 순수한 은(Ag)은 산소 또는 질소와 반응하여 반사도가 저하될 수 있으므로, 하부 반사층(BRL)은 ITO/Ag/ITO의 다중층으로 형성되거나, 팔라듐(Pad)이나 구리(Cu)의 불순물을 첨가하여 형성될 수 있다. 제1 화소(UP1)에서 제2 전원 라인(PL2)은 발광 영역(EA)에 배치되지 않음으로써 광이 상부로 출광될 수 있게 한다.
비투광 영역(SA)에는 블랙 매트릭스(BM)가 배치된다. 블랙 매트릭스(BM)는 제2 전원 라인(PL2) 상에 배치되고, 절연 물질일 수 있다. 또한, 블랙 매트릭스(BM)는 블랙 물질 또는 광흡수 물질을 포함할 수 있다. 예를 들어, 블랙 매트릭스(BM)는 카본(carbon) 계열의 혼합물로 이루어질 수 있고, 구체적으로 카본 블랙(carbon black)을 포함할 수 있다. 블랙 매트릭스(BM)는 제2 전원 라인(PL2)에 집중될 수 있는 열을 블랙 매트릭스(BM)가 흡수하여 외부로 발산시킬 수 있고, 이에 따라 양면 발광형 투명 표시 장치(100)의 수명이 연장될 수 있다. 또한, 블랙 매트릭스(BM)는 발광 영역(EA) 주변을 둘러싸도록 배치되어 발광칩(300) 간의 색혼색을 방지하여 양면 발광형 투명 표시 장치(100)의 품질을 향상시킬 수 있다.
제5 절연층(116)과 블랙 매트릭스(BM) 상에 보호층(117)이 배치된다. 보호층(117)은 보호층(117) 아래의 구성을 보호하기 위한 층으로서, 투광성 에폭시, 실리콘 산화물(SiOx) 또는 실리콘 질화물(SiNx)의 단일층 또는 복층으로 구성될 수 있으나, 이에 제한되지는 않는다. 제4 절연층(115), 제5 절연층(116), 및 보호층(117)은 계단식으로 형성하여 제4 절연층(115), 제5 절연층(116), 및 보호층(117)의 측면이 기판(110)으로부터 기울어질 수 있게 함으로써 단차를 완화시킨다. 경우에 따라서는, 보호층(117)을 복수의 층으로 형성하여 제4 절연층(115) 및 제5 절연층(116)의 상부 및 측면을 커버하여 수분 및 산소 침투의 방지를 강화시킬 수도 있다.
도 1a 및 도 1b를 참조하면, 표시 패널(DP)의 일측면의 비표시 영역(NA)에 패드 영역(PAD)이 배치된다. 해당 패드 영역(PAD)의 단면이 도 8에 도시된다. 패드 영역(PAD)에는 복수의 패드 전극(400)이 배치된다. 앞서 설명한 바와 같이, 패드 전극(400)에는 구동 회로(125)가 부착된 필름(120)이 부착될 수 있다. 패드 영역(PAD)에는 접착층(114), 제4 절연층(115), 제5 절연층(116), 및 보호층(117)을 배치시키지 않고 패드 전극(400)을 노출시킴으로써, 패드 전극(400)을 통해 외부로부터 신호를 제공받는다.
패드 전극(400)은 제1 패드 전극(401) 및 제2 패드 전극(403)을 포함할 수 있다. 제1 패드 전극(401)은 구동 트랜지스터(DTR)의 소스 전극(203) 및 드레인 전극(204)과 동일층에서 동일 물질로 형성될 수 있다. 제2 패드 전극(403)은 연결 전극(CTE)과 동일층에서 동일 물질로 형성될 수 있다. 도면에는 간략히 두 개의 패드 전극만을 포함시켰지만, 패드 전극은 경우에 따라 삼중층 이상으로 구현될 수도 있다.
도 9는 제2 화소(UP2)의 투광 영역(TA), 발광 영역(EA), 비투광 영역(SA), 및 패드 영역(PAD)의 단면을 나타낸다. 발광 영역(EA)에는 발광칩(300)이 배치되고, 비투광 영역(SA)에는 화소 회로가 배치되며, 패드 영역(PAD)에는 패드 전극(400)이 배치된다. 도면에서는 화소 회로 중 발광 소자(EL)와 직접적으로 연결되는 구동 트랜지스터(DTR)를 도시하였지만, 이에 제한되지 않고, 도시된 트랜지스터는 화소 회로의 종류에 따라 스위칭 트랜지스터, 또는 발광 트랜지스터일 수도 있다.
도 9는 도 8과 하부 반사층(BRL) 및 상부 반사층(TRL)의 유무 및 위치에 있어서 차이가 있고, 나머지 구성요소들은 동일하게 적용되므로 중복되는 구성요소들에 대한 설명은 생략한다.
제2 화소(UP2)에서 연결 전극(CTE)은 발광 영역(EA)으로 연장되지 않고, 단지 구동 트랜지스터(DTR)의 소스 전극(203)과 캐소드 전극(CE)을 전기적으로 연결해준다. 또한, 제2 화소(UP2)의 경우 하부 발광 화소이므로, 발광칩(300) 상부에 배치되는 전극들이 투명 도전 물질일 필요는 없다. 예를 들어, 캐소드 전극(CE) 및 애노드 전극(PE)은 공정의 편리성에 따라 제1 화소(UP1)의 경우와 동일하게 투명 도전 물질로 이루어지지만, 이에 제한되지는 않는다.
캐소드 전극(CE) 및 애노드 전극(PE)이 투명 도전 물질인 경우, 발광칩(300)에서 발생된 광을 하부(기판(110) 방향)로 출광시키기 위해 발광칩(300) 상부에 반사 전극이 배치된다. 구체적으로, 반사 전극은 발광 영역(EA)의 제5 절연층(116) 상에 배치되고, 상부 반사층(TRL)으로 지칭한다.
상부 반사층(TRL)은 비투광 영역(SA)에 배치된 제2 전원 라인(PL2)이 발광 영역(EA)으로 연장된 부분으로, 발광칩(300)과 중첩된다. 앞서 설명한 바와 같이, 제2 전원 라인(PL2)은 구동 트랜지스터(DTR)의 드레인 전극(204)에 연결될 수 있고, 구동 트랜지스터(DTR)의 드레인 전극(204)에 직접 연결되지 않고 스위칭 회로(STC)에 연결될 수도 있다. 또한, 제1 전원 라인(PL1)은 고전위 전압(EVDD)이 제공되는 제1-1 전원 라인(PL1-1)이고, 제2 전원 라인(PL2)은 저전위 전압(EVSS)이 제공되는 제1-2 전원 라인(PL1-2)일 수 있다. 이 경우, 제2 전원 라인(PL2)은 도시된 바와 같이 구동 트랜지스터(DTR)의 드레인 전극(204)에 직접 연결될 수도 있지만, 도 6에 도시된 바와 같이 발광 트랜지스터(ETR)에 연결될 수도 있다. 상부 반사층(TRL)은 플로팅(floating)되지 않고 정전압이 인가됨으로써 상부 반사층(TRL) 주변의 환경에 의해 상부 반사층(TRL)의 전위가 바뀌는 것을 방지할 수 있다. 또한, 예를 들어, 제2 전원 라인(PL2)에 저전위 전압(EVSS)이 인가되는 경우, 상부 반사층(TRL)은 저전위 전압(EVSS)의 전압 강하를 완화시킬 수 있다. 이 경우, 필요에 따라 상부 반사층(TRL)의 두께를 증가시킬 수도 있다.
상부 반사층(TRL)은 발광칩(300)의 광을 양면 발광형 투명 표시 장치(100)의 하부, 즉 발광칩(300)으로부터 기판(110) 방향으로 출광시킨다. 평면상에서 상부 반사층(TRL)의 면적은 발광칩(300)의 면적보다 넓다. 단면에서 보더라도 상부 반사층(TRL)의 길이는 발광칩(300)의 길이보다 길다. 발광칩(300)의 광을 온전히 반사시키기 위해 상부 반사층(TRL)은 발광칩(300)의 하부 면적보다 넓게 형성된다. 제2 전원 라인(PL2) 및 상부 반사층(TRL)은 높은 반사율을 갖는 금속 물질, 예를 들어, 은(Ag), 알루미늄(Al) 또는 이에 대한 합금으로 구성될 수 있으나, 이에 제한되지 않는다. 은(Ag)의 경우, 순수한 은(Ag)은 산소 또는 질소와 반응하여 반사도가 저하될 수 있으므로, 상부 반사층(TRL)은 ITO/Ag/ITO의 다중층으로 형성되거나, 팔라듐(Pad)이나 구리(Cu)의 불순물을 첨가하여 형성될 수 있다. 상부 반사층(TRL)과 발광칩(300)의 관계에 대해서는 이후 도면에서 보다 자세히 설명하고자 한다.
비투광 영역(SA)에는 블랙 매트릭스(BM)가 배치된다. 블랙 매트릭스(BM)는 제2 전원 라인(PL2) 상에 배치되고, 절연 물질일 수 있다. 제2 화소(UP2)는 하부 발광 화소이므로 제2 화소(UP2)의 경우, 발광 영역(EA)에도 블랙 매트릭스(BM)가 배치될 수 있다.
도 10은 본 명세서의 일 실시예에 따른 제1 화소 구조의 상부 발광 조건에 대한 단면도이고, 도 11은 본 명세서의 일 실시예에 따른 제2 화소 구조의 하부 발광 조건에 대한 단면도이다.
도 10은 제1 화소(UP1)를 발광 소자(EL), 하부 반사층(BRL), 제1 중간층(ML1), 제1 하부층(BSUB1), 및 제1 상부층(USUB1)으로 간략화하여 도시하고, 발광 소자(EL), 발광 소자(EL)에서 발광된 광경로, 및 하부 반사층(BRL)과의 관계를 나타낸다. 구체적으로, 제1 화소(UP1)에서 광을 상부로 출광시키기 위한 하부 반사층(BRL)과 발광 소자(EL)의 관계에 대해 설명한다.
제1 하부층(BSUB1)은 하부 반사층(BRL) 하부에 있는 모든 층을 통틀어 지칭할 수 있다. 제1 하부층(BSUB1) 상에는 하부 반사층(BRL)이 배치되고, 제1 하부층(BSUB1) 및 하부 반사층(BRL) 상에 제1 중간층(ML1)이 배치된다. 제1 중간층(ML1) 상에는 발광 소자(EL)가 배치되고, 발광 소자(EL) 및 제1 중간층(ML1) 상에는 제1 상부층(USUB1)이 배치된다. 제1 상부층(USUB1)은 발광 소자(EL) 상에 있는 모든 층을 통틀어 지칭할 수 있다. 본 명세서의 일 실시예에 따른 제1 화소(UP1)에 의하면 제1 중간층(ML1)은 점착층(114)일 수 있으나, 이에 제한되지는 않는다.
제1 화소(UP1)에서 하부 반사층(BRL)과 발광 소자(EL) 사이의 이격 거리를 d1, 발광 소자(EL)의 두께를 t, 발광 소자(EL)의 측면으로부터 하부 반사층(BRL)의 측면까지의 거리를 L1이라 한다.
발광 소자(EL)로부터 방출된 광은 사방으로 방사되는데, 제1 상부층(USUB1)을 통해 상부로 직접 출광되는 광(TE1), 하부 반사층(BRL)에 반사되어 제1 상부층(USUB1)을 통해 상부로 출광되는 광(TE2), 그리고 하부 반사층(BRL)의 측면을 지나 제1 하부층(BSUB1)을 통과하는 광(TE3)이 있다.
제1 화소(UP1)는 상부 발광 화소이므로, 하부 반사층(BRL)의 측면을 지나 제1 하부층(BSUB1)을 통과하는 광(TE3)은 제1 하부층(BSUB1)을 통과하지 않고 반사되어 상부로 출광되어야 한다. 발광 소자(EL)로부터 발광된 광이 하부 반사층(BRL)의 측면을 지나 제1 하부층(BSUB1)에 입사될 때, 입사각을 θ1이라 한다. TE3가 제1 하부층(BSUB1)을 뚫고 나가지 않고 전반사되는 하부 전반사 조건은 수식1과 같다.
[수식1]
L1=(d1+t) x tanθ1
제1 하부층(BSUB1)의 굴절률, 구체적으로 제1 하부층(BSUB) 중 가장 하부에 있는 층의 굴절률을 n1이라 할 때, 전반사 조건은 수식2와 같다.
[수식2]
n1 x sinθ1 = 1
제1 하부층(BSUB1)에 포함된 가장 하부에 있는 층은 유리 또는 비산 방지 필름일 수 있다. 예를 들어, 제1 하부층(BSUB1)이 유리인 경우 n1은 1.52이고, 수식1과 수식2를 이용하여 계산하면, 발광 소자(EL)의 측면으로부터 하부 반사층(BRL)의 측면까지의 거리 L1은 약 0.874 x (d1+t) 이다. 발광 소자(EL)의 측면으로부터 하부 반사층(BRL)의 측면까지의 거리는 하부 반사층(BRL)으로부터 발광 소자(EL)까지의 거리 및 발광 소자(EL)의 높이를 포함한 길이와 유사하다. 수식1 및 수식2는 제1 화소(UP1)에서 TE3의 하부 전반사를 위한 임계각에 대한 수식이므로 L1은 발광 소자(EL)의 측면으로부터 하부 반사층(BRL)의 측면까지의 최소 거리에 해당된다.
즉, 본 명세서의 일 실시예에 따른 제1 화소(UP1)에서 발광 소자(EL)의 측면으로부터 하부 반사층(BRL)의 측면까지의 길이는 하부 반사층(BRL)으로부터 발광 소자(EL)까지의 수직 거리 및 발광 소자(EL)의 높이를 포함한 길이 이상일 수 있다. 이에 따라, 제1 화소(UP1)는 발광 소자(EL)로부터 발광된 광을 모두 상부로 출광시킬 수 있다.
도 11은 제2 화소(UP2)를 발광 소자(EL), 상부 반사층(TRL), 제2 중간층(ML2), 제2 하부층(BSUB2), 및 제2 상부층(USUB2)으로 간략화하여 도시하고, 발광 소자(EL), 발광 소자(EL)에서 발광된 광경로, 및 상부 반사층(TRL)과의 관계를 나타낸다. 구체적으로, 제2 화소(UP2)에서 광을 하부로 출광시키기 위한 상부 반사층(TRL)과 발광 소자(EL)의 관계에 대해 설명한다.
제2 하부층(BSUB2)은 발광 소자(EL) 하부에 있는 모든 층을 통틀어 지칭할 수 있다. 제2 하부층(BSUB2) 상에는 발광 소자(EL)이 배치되고, 제2 하부층(BSUB2) 및 발광 소자(EL) 상에 제2 중간층(ML2)이 배치된다. 제2 중간층(ML2) 상에는 상부 반사층(TRL)이 배치되고, 상부 반사층(TRL) 및 제2 중간층(ML2) 상에는 제2 상부층(USUB2)이 배치된다. 제2 상부층(USUB2)은 상부 반사층(TRL) 상에 있는 모든 층을 통틀어 지칭할 수 있다. 본 명세서의 일 실시예에 따른 제2 화소(UP2)에 의하면 제2 중간층(ML2)은 제4 절연층(115)과 제5 절연층(116)을 포함할 수 있으나, 이에 제한되지는 않는다.
제2 화소(UP2)에서 발광 소자(EL)와 상부 반사층(TRL) 사이의 이격 거리를 d2, 발광 소자(EL)의 두께를 t, 발광 소자(EL)의 측면으로부터 상부 반사층(TRL)의 측면까지의 거리를 L2이라 한다.
발광 소자(EL)로부터 방출된 광은 사방으로 방사되는데, 제2 하부층(BSUB2)을 통해 하부로 직접 출광되는 광(BE1), 상부 반사층(TRL)에 반사되어 제2 하부층(BSUB2)을 통해 하부로 출광되는 광(BE2), 그리고 상부 반사층(TRL)의 측면을 지나 제2 상부층(USUB2)을 통과하는 광(BE3)이 있다.
제2 화소(UP2)는 하부 발광 화소이므로, 상부 반사층(TRL)의 측면을 지나 제2 상부층(USUB2)을 통과하는 광(BE3)은 제2 상부층(USUB2)을 통과하지 않고 반사되어 하부로 출광되어야 한다. 발광 소자(EL)로부터 발광된 광이 상부 반사층(TRL)의 측면을 지나 제2 상부층(USUB2)에 입사될 때, 반사각을 θ2라 한다. BE3가 제2 상부층(USUB2)을 뚫고 나가지 않고 전반사되는 상부 전반사 조건은 수식3과 같다.
[수식3]
L2=(d2+t) x tanθ2
제2 상부층(USUB2)의 굴절률, 구체적으로 제2 상부층(USUB) 중 가장 상부에 있는 층의 굴절률을 n2라 할 때, 전반사 조건은 수식4와 같다.
[수식4]
n2 x sinθ2 = 1
제2 상부층(USUB2)에 포함된 가장 상부에 있는 층은 유리 또는 비산 방지 필름일 수 있다. 예를 들어, 제2 상부층(USUB2)이 비산 방지 필름인 경우 n2는 1.48이고, 수식3과 수식4를 이용하여 계산하면, 발광 소자(EL)의 측면으로부터 상부 반사층(TRL)의 측면까지의 거리 L2은 약 0.916 x (d2+t) 이다. 발광 소자(EL)의 측면으로부터 상부 반사층(TRL)의 측면까지의 거리는 상부 반사층(TRL)으로부터 발광 소자(EL)까지의 거리 및 발광 소자(EL)의 높이를 포함한 길이와 유사하다. 수식3 및 수식4는 제2 화소(UP2)에서 BE3의 상부 전반사를 위한 임계각에 대한 수식이므로 L2는 발광 소자(EL)의 측면으로부터 상부 반사층(TRL)의 측면까지의 최소 거리에 해당된다.
즉, 본 명세서의 일 실시예에 따른 제2 화소(UP2)에서 발광 소자(EL)의 측면으로부터 상부 반사층(TRL)의 측면까지의 길이는 상부 반사층(TRL)으로부터 발광 소자(EL)까지의 수직 거리 및 발광 소자(EL)의 높이를 포함한 길이 이상일 수 있다. 이에 따라, 제2 화소(UP2)는 발광 소자(EL)로부터 발광된 광을 모두 하부로 출광시킬 수 있다.
본 명세서의 일 실시예에 따른 표시 장치는, 상부 발광 화소 및 하부 발광 화소 각각에 발광 소자(EL)와 중첩되도록 하부 반사층(BRL) 및 상부 반사층(TRL)을 포함하고, 하부 반사층(BRL) 및 상부 반사층(TRL) 모두 발광 소자(EL)보다 넓은 면적을 갖도록 함으로써, 상부 발광 화소에서 발광하는 광을 온전히 상부로 출광시키고 하부 발광 화소에서 발광하는 광을 온전히 하부로 출광시킬 수 있다.
도 12는 본 명세서의 일 실시예에 따른 양면 발광형 투명 표시 장치의 단면도이다. 도 12는 도 8에서 상부 점착층(TAL), 상부 비산 방지 필름(TASF), 하부 점착층(BAL), 및 하부 비산 방지 필름(BASF)이 추가된 단면도이므로, 도 8과 중복되는 구성요소들에 대해서는 설명을 생략한다.
도 12에서는 제1 화소(UP1)에 대한 일 실시예를 도시하였으나, 제2 화소(UP2)에도 동일하게 적용될 수 있다.
기판(110)과 보호층(117)의 하부 및 상부에는 각각 비산 방지 필름이 부착될 수 있다. 기판(110)의 하부에는 하부 비산 방지 필름(BASF)이 하부 점착층(BAL)을 통해 부착되고, 보호층(117)의 상부에는 상부 비산 방지 필름(TASF)이 상부 점착층(TAL)을 통해 부착될 수 있다. 상부 비산 방지 필름(TASF)은 패드 영역(PAD)을 제외한 나머지 영역들을 덮음으로써, 외부 광 반사를 줄여줄 수 있다. 그리고, 하부 비산 방지 필름(BASF)은 기판(110)의 전 영역을 덮음으로써, 외부 광 반사를 줄여주고 기판(110)의 파손에 대한 위험성을 낮출 수 있다.
본 명세서의 일 실시예에 따른 양면 발광형 투명 표시 장치(100)의 양면에 동일하게 비산 방지 필름을 부착시킴으로써 표시 장치의 전면 및 후면에서 동일한 화상을 구현할 수 있다.
본 명세서의 다양한 실시예들에 따른 표시 장치는 다음과 같이 설명될 수 있다.
본 명세서의 일 실시예에 따른 양면 발광형 투명 표시 장치는, 기판의 전면인 상부로 발광하는 제1 화소, 기판의 후면인 하부로 발광하는 제2 화소, 제1 화소 및 제2 화소에 배치된 복수의 배선, 복수의 배선과 연결된 패드 전극을 포함한다. 제1 화소는 제1 발광 소자, 제1 발광 소자 및 복수의 배선 중 일부와 연결된 제1 화소 회로, 및 제1 발광 소자의 하부에서 중첩되어 배치되고 제1 발광 소자의 크기보다 큰 하부 반사층을 포함한다. 제2 화소는 제2 발광 소자, 제2 발광 소자 및 복수의 배선 중 다른 일부와 연결된 제2 화소 회로, 및 제2 발광 소자의 상부에서 중첩되어 배치되고 제2 발광 소자의 크기보다 큰 상부 반사층을 포함한다.
본 명세서의 다른 특징에 따르면, 상부 반사층은 제2 화소 회로와 전기적으로 연결되고, 하부 반사층은 제1 화소 회로와 전기적으로 연결될 수 있다.
본 명세서의 다른 특징에 따르면, 제1 발광 소자는 제1 주 발광 소자 및 제1 부 발광 소자를 포함하고, 제2 발광 소자는 제2 주 발광 소자 및 제2 부 발광 소자를 포함할 수 있다. 그리고, 제1 화소 회로는 제1 발광 소자의 개수에 일대일 대응되도록 배치되고, 제2 화소 회로는 제2 발광 소자의 개수에 일대일 대응되도록 배치될 수 있다.
본 명세서의 다른 특징에 따르면, 상부 반사층 및 하부 반사층은 고반사 금속 물질일 수 있다.
본 명세서의 다른 특징에 따르면, 제1 화소 및 제2 화소는 각각 투광 영역, 제1 발광 소자 및 제2 발광 소자가 배치된 발광 영역, 및 제1 화소 회로 및 제2 화소 회로가 배치된 비투광 영역을 포함할 수 있다. 그리고, 비투광 영역에는 블랙 매트릭스가 배치될 수 있다. 그리고, 제1 발광 소자 및 제2 발광 소자를 둘러싸는 복수의 평탄화층을 더 포함하고, 상부 반사 전극은 복수의 평탄화층을 관통하여 화소 회로와 연결될 수 있다. 그리고, 패드 전극은 복수의 평탄화층으로부터 노출될 수 있다.
본 명세서의 다른 특징에 따르면, 제1 화소 회로와 제1 발광 소자 사이에 배치된 접착층을 더 포함하고, 하부 반사층은 접착층 하부에 배치될 수 있다.
본 명세서의 다른 실시예에 따른 양면 발광형 투명 표시 장치는, 상부 발광 영역 및 하부 발광 영역을 포함하는 발광 영역, 투광 영역, 및 비투광 영역을 포함하는 기판, 발광 영역에서 기판 상에 배치된 제1 발광 소자 및 제2 발광 소자, 비투광 영역에서 제1 발광 소자 및 제2 발광 소자에 구동 전류를 제공하는 복수의 화소 회로, 상부 발광 영역에 배치된 제1 발광 소자와 기판 사이에서 제1 발광 소자와 중첩하는 하부 반사층, 및 하부 발광 영역에 배치된 제2 발광 소자 상에서 제2 발광 소자와 중첩하는 상부 반사층을 포함한다.
본 명세서의 다른 특징에 따르면, 상부 반사층의 넓이는 제1 발광 소자보다 넓고, 하부 반사층 각각의 넓이는 제2 발광 소자보다 넓을 수 있다. 그리고, 상부 반사층의 측면은, 상부 반사층으로부터 제1 발광 소자까지의 수직 거리와 제1 발광 소자의 높이를 합한 거리 이상으로 제1 발광 소자의 측면으로부터 이격될 수 있다. 그리고, 하부 반사층의 측면은, 하부 반사층으로부터 제2 발광 소자까지의 수직 거리와 제2 발광 소자의 높이를 합한 거리 이상으로 제2 발광 소자의 측면으로부터 이격될 수 있다.
본 명세서의 다른 특징에 따르면, 기판의 하부 또는 상부에 부착된 비산 방지 필름을 더 포함할 수 있다.
본 명세서의 다른 특징에 따르면, 복수의 화소 회로는 각각 박막 트랜지스터를 포함하고, 박막 트랜지스터는 게이트 전극, 액티브층, 소스 전극, 및 드레인 전극을 포함하고, 하부 반사층은 박막 트랜지스터와 제1 발광 소자 사이에 배치될 수 있다. 그리고, 제1 발광 소자와 소스 전극 또는 드레인 전극을 연결하는 연결 전극을 더 포함하고, 하부 반사층은 연결 전극이 연장될 수 있다. 그리고, 제1 발광 소자와 연결 전극을 연결하는 캐소드 전극을 더 포함할 수 있다. 그리고, 기판 상에 제1 전극 및 제2 전극을 더 포함하고, 제1 발광 소자는 제1 반도체층, 활성층, 제2 반도체층을 포함하고, 제2 전극은 제2 반도체층 상에 직접 배치되고, 제2 전극은 제1 반도체층 상에 직접 배치되고, 캐소드 전극은 하부 반사층과 제2 전극을 연결할 수 있다. 그리고, 게이트 전극, 소스 전극, 또는 드레인 전극 중 어느 하나와 동일 층에서 동일 물질로 배치된 제1 전원 라인, 및 제1 전원 라인과 제1 전극을 연결하는 애노드 전극을 더 포함할 수 있다.
본 명세서의 다른 특징에 따르면, 화소 회로는 고전위 전압, 저전위 전압, 및 기준 전압 중 어느 하나의 전원 전압이 인가되는 복수의 제2 전원 라인과 연결되고, 상부 반사층은 복수의 제2 전원 라인 중 어느 하나와 전기적으로 연결될 수 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시예들을 더욱 상세하게 설명하였으나, 본 발명은 반드시 이러한 실시예로 국한되는 것은 아니고, 본 발명의 기술사상을 벗어나지 않는 범위 내에서 다양하게 변형실시될 수 있다. 따라서, 본 발명에 개시된 실시예들은 본 발명의 기술 사상을 제한하기 위한 것이 아니라 설명하기 위한 것이고, 이러한 실시예에 의하여 본 발명의 기술 사상의 범위가 제한되는 것은 아니다. 그러므로, 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 제한적이 아닌 것으로 이해해야만 한다. 본 발명의 보호 범위는 아래의 청구범위에 의하여 해석되어야 하며, 그와 동등한 범위 내에 있는 모든 기술 사상은 본 발명의 권리범위에 포함되는 것으로 해석되어야 할 것이다.
100: 양면 발광형 투명 표시 장치
110: 기판
120: 필름
125: 표시 패널 구동 회로
130: 타이밍 제어부
201: 액티브층
202: 게이트 전극
203: 소스 전극
204: 드레인 전극
300: 발광칩
301: 제1 반도체층
303: 활성층
305: 제2 반도체층
400: 패드 영역
AA: 표시 영역
DP: 표시 패널
NA: 비표시 영역
GA: 표시 패널 구동 회로
PAD: 패드 영역
TE: 상부 발광
BE: 하부 발광
UP1: 제1 화소
UP2: 제2 화소
TA: 투광 영역
SA: 비투광 영역
BRL: 하부 반사층
TRL: 상부 반사층
EL: 발광 소자
ELM: 주 발광 소자
ELR: 부 발광 소자
DTR: 구동 트랜지스터
ETR: 발광 트랜지스터
STC: 스위칭 회로
PL1: 제1 전원 라인
PL2: 제2 전원 라인
CE: 캐소드 전극
PE: 애노드 전극
BM: 블랙 매트릭스
TAL: 상부 점착층
BAL: 하부 점착층
TASF: 상부 비산 방지 필름
BASF: 하부 비산 방지 필름

Claims (20)

  1. 기판의 전면인 상부로 발광하는 제1 화소;
    상기 기판의 후면인 하부로 발광하는 제2 화소;
    상기 제1 화소 및 상기 제2 화소에 배치된 복수의 배선;
    상기 복수의 배선과 연결된 패드 전극을 포함하고,
    상기 제1 화소는,
    제1 발광 소자;
    상기 제1 발광 소자 및 상기 복수의 배선 중 일부와 연결된 제1 화소 회로; 및
    상기 제1 발광 소자의 하부에서 중첩되어 배치되고 상기 제1 발광 소자의 크기보다 큰 하부 반사층을 포함하고,
    상기 제2 화소는,
    제2 발광 소자;
    상기 제2 발광 소자 및 상기 복수의 배선 중 다른 일부와 연결된 제2 화소 회로; 및
    상기 제2 발광 소자의 상부에서 중첩되어 배치되고 상기 제2 발광 소자의 크기보다 큰 상부 반사층을 포함하는, 양면 발광형 투명 표시 장치.
  2. 제1항에 있어서,
    상기 상부 반사층은 상기 제2 화소 회로와 전기적으로 연결되고, 상기 하부 반사층은 상기 제1 화소 회로와 전기적으로 연결된, 양면 발광형 투명 표시 장치.
  3. 제1항에 있어서,
    상기 제1 발광 소자는 제1 주 발광 소자 및 제1 부 발광 소자를 포함하고,
    상기 제2 발광 소자는 제2 주 발광 소자 및 제2 부 발광 소자를 포함하는, 양면 발광형 투명 표시 장치.
  4. 제1항에 있어서,
    상기 제1 화소 회로는 상기 제1 발광 소자의 개수에 일대일 대응되도록 배치되고, 상기 제2 화소 회로는 상기 제2 발광 소자의 개수에 일대일 대응되도록 배치된, 양면 발광형 투명 표시 장치.
  5. 제1항에 있어서,
    상기 상부 반사층 및 상기 하부 반사층은 고반사 금속 물질인, 양면 발광형 투명 표시 장치.
  6. 제1항에 있어서,
    상기 제1 화소 및 상기 제2 화소는 각각 투광 영역, 상기 제1 발광 소자 및 상기 제2 발광 소자가 배치된 발광 영역, 및 상기 제1 화소 회로 및 상기 제2 화소 회로가 배치된 비투광 영역을 포함하는, 양면 발광형 투명 표시 장치.
  7. 제6항에 있어서,
    상기 비투광 영역에는 블랙 매트릭스가 배치된, 양면 발광형 투명 표시 장치.
  8. 제7항에 있어서,
    상기 제1 발광 소자 및 상기 제2 발광 소자를 둘러싸는 복수의 평탄화층을 더 포함하고,
    상기 상부 반사층은 상기 복수의 평탄화층을 관통하여 상기 화소 회로와 연결된, 양면 발광형 투명 표시 장치.
  9. 제8항에 있어서,
    상기 패드 전극은 상기 복수의 평탄화층으로부터 노출된, 양면 발광형 투명 표시 장치.
  10. 제1항에 있어서,
    상기 제1 화소 회로와 상기 제1 발광 소자 사이에 배치된 접착층을 더 포함하고,
    상기 하부 반사층은 상기 접착층 하부에 배치된, 양면 발광형 투명 표시 장치.
  11. 상부 발광 영역 및 하부 발광 영역을 포함하는 발광 영역, 투광 영역, 및 비투광 영역을 포함하는 기판;
    상기 발광 영역에서 상기 기판 상에 배치된 제1 발광 소자 및 제2 발광 소자;
    상기 비투광 영역에서 상기 제1 발광 소자 및 상기 제2 발광 소자에 구동 전류를 제공하는 복수의 화소 회로;
    상기 상부 발광 영역에 배치된 상기 제1 발광 소자와 상기 기판 사이에서 상기 제1 발광 소자와 중첩하는 하부 반사층; 및
    상기 하부 발광 영역에 배치된 상기 제2 발광 소자 상에서 상기 제2 발광 소자와 중첩하는 상부 반사층을 포함하는, 양면 발광형 투명 표시 장치.
  12. 제11항에 있어서,
    상기 상부 반사층의 넓이는 상기 제1 발광 소자보다 넓고, 상기 하부 반사층의 넓이는 상기 제2 발광 소자보다 넓은, 양면 발광형 투명 표시 장치.
  13. 제12항에 있어서,
    상기 상부 반사층의 측면은, 상기 상부 반사층으로부터 상기 제1 발광 소자까지의 수직 거리와 상기 제1 발광 소자의 높이를 합한 거리 이상으로 상기 제1 발광 소자의 측면으로부터 이격되고,
    상기 하부 반사층의 측면은, 상기 하부 반사층으로부터 상기 제2 발광 소자까지의 수직 거리와 상기 제2 발광 소자의 높이를 합한 거리 이상으로 상기 제2 발광 소자의 측면으로부터 이격된, 양면 발광형 투명 표시 장치.
  14. 제11항에 있어서,
    상기 기판의 하부 또는 상부에 부착된 비산 방지 필름을 더 포함하는, 양면 발광형 투명 표시 장치.
  15. 제11항에 있어서,
    상기 복수의 화소 회로는 각각 박막 트랜지스터를 포함하고,
    상기 박막 트랜지스터는 게이트 전극, 액티브층, 소스 전극, 및 드레인 전극을 포함하고,
    상기 하부 반사층은 상기 박막 트랜지스터와 상기 제1 발광 소자 사이에 배치된, 양면 발광형 투명 표시 장치.
  16. 제15항에 있어서,
    상기 제1 발광 소자와 상기 소스 전극 또는 상기 드레인 전극을 연결하는 연결 전극을 더 포함하고,
    상기 하부 반사층은 상기 연결 전극으로부터 연장된, 양면 발광형 투명 표시 장치.
  17. 제16항에 있어서,
    상기 제1 발광 소자와 상기 연결 전극을 연결하는 캐소드 전극을 더 포함하는, 양면 발광형 투명 표시 장치.
  18. 제17항에 있어서,
    상기 기판 상에 제1 전극 및 제2 전극을 더 포함하고,
    상기 제1 발광 소자는 제1 반도체층, 활성층, 제2 반도체층을 포함하고,
    상기 제1 전극은 상기 제2 반도체층 상에 직접 배치되고,
    상기 제2 전극은 상기 제1 반도체층 상에 직접 배치되고,
    상기 캐소드 전극은 상기 하부 반사층과 상기 제2 전극을 연결하는, 양면 발광형 투명 표시 장치.
  19. 제18항에 있어서,
    상기 게이트 전극, 상기 소스 전극, 또는 상기 드레인 전극 중 어느 하나와 동일 층에서 동일 물질로 배치된 제1 전원 라인; 및
    상기 제1 전원 라인과 상기 제1 전극을 연결하는 애노드 전극을 더 포함하는, 양면 발광형 투명 표시 장치.
  20. 제11항에 있어서,
    상기 복수의 화소 회로는 고전위 전압, 저전위 전압, 및 기준 전압 중 어느 하나의 전원 전압이 인가되는 복수의 제2 전원 라인과 연결되고,
    상기 상부 반사층은 상기 복수의 제2 전원 라인 중 어느 하나와 전기적으로 연결된, 양면 발광형 투명 표시 장치.
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