KR20230151963A - Package substrate and method for manufacturing the same - Google Patents

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백용호
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Abstract

본 발명의 일 측면에 따른 패키지기판은, 제1 캐비티가 구비된 제1 절연층; 상기 제1 절연층을 두께 방향으로 관통하여 형성되는 금속필라; 상기 제1 절연층 하에 적층되는 제2 절연층; 상기 제1 캐비티에 의하여 상면이 노출되도록 상기 제2 절연층에 매립된 패드; 및 상기 제1 캐비티 상에 위치하는 제2 캐비티가 구비되고, 상기 제1 절연층 상에 형성되며, 상기 금속필라 상면을 노출시키는 개구가 형성된 제1 솔더 레지스트층을 포함하고, 상기 금속필라의 두께는 상기 제1 절연층의 두께보다 크고, 상기 금속필라의 상면은 상기 제1 절연층 상면과 상기 제1 솔더 레지스트층 상면 사이에 위치할 수 있다.A package substrate according to one aspect of the present invention includes a first insulating layer having a first cavity; a metal pillar formed to penetrate the first insulating layer in the thickness direction; a second insulating layer laminated under the first insulating layer; a pad buried in the second insulating layer so that its upper surface is exposed by the first cavity; and a first solder resist layer provided with a second cavity positioned on the first cavity, formed on the first insulating layer, and having an opening exposing an upper surface of the metal pillar, and a thickness of the metal pillar. is greater than the thickness of the first insulating layer, and the upper surface of the metal pillar may be positioned between the upper surface of the first insulating layer and the upper surface of the first solder resist layer.

Description

패키지기판 및 그 제조 방법{PACKAGE SUBSTRATE AND METHOD FOR MANUFACTURING THE SAME}Package substrate and method of manufacturing the same {PACKAGE SUBSTRATE AND METHOD FOR MANUFACTURING THE SAME}

본 발명은 패키지기판 및 그 제조 방법에 관한 것이다.The present invention relates to a package substrate and a method of manufacturing the same.

Package z-height 축소를 위해 embedded 또는 cavity 구조가 많이 개발되고 있다. 하지만 embedded 기판은 아직 High I/O chip 을 실장 하기에 아직 많은 문제점들이 있으며, cavity 기판은 cavity 깊이나 cavity 형상을 구현하는 데에 있어서, 저렴하고 효율적인 공정이 개발 되지 않았다.Many embedded or cavity structures are being developed to reduce package z-height. However, embedded boards still have many problems in mounting high I/O chips, and a cheap and efficient process for realizing cavity depth or cavity shape has not been developed for cavity boards.

기판에 cavity 를 형성하는 방법으로 현재 기계적인 가공 및 합지 등의 방식을 사용하고 있으나, AP PKG 와 같은 150um 이상의 deep cavity depth, High I/O 대응이 가능한 범프 형성 및 표면처리에 대한 개발이 더 필요하다.Methods such as mechanical processing and lamination are currently used to form a cavity on a substrate, but further development is needed for bump formation and surface treatment capable of supporting high I/O and a deep cavity depth of more than 150um, such as AP PKG. do.

미국 공개특허공보 제 US20120159118 호U.S. Patent Publication No. US20120159118

본 발명의 일 측면에 따르면, 제1 캐비티가 구비된 제1 절연층; 상기 제1 절연층을 두께 방향으로 관통하여 형성되는 금속필라; 상기 제1 절연층 하에 적층되는 제2 절연층; 상기 제1 캐비티에 의하여 상면이 노출되도록 상기 제2 절연층에 매립된 패드; 및 상기 제1 캐비티 상에 위치하는 제2 캐비티가 구비되고, 상기 제1 절연층 상에 형성되며, 상기 금속필라 상면을 노출시키는 개구가 형성된 제1 솔더 레지스트층을 포함하고, 상기 금속필라의 두께는 상기 제1 절연층의 두께보다 크고, 상기 금속필라의 상면은 상기 제1 절연층 상면과 상기 제1 솔더 레지스트층 상면 사이에 위치하는 패키지기판이 제공된다.According to one aspect of the present invention, a first insulating layer provided with a first cavity; a metal pillar formed to penetrate the first insulating layer in the thickness direction; a second insulating layer laminated under the first insulating layer; a pad buried in the second insulating layer so that its upper surface is exposed by the first cavity; and a first solder resist layer provided with a second cavity positioned on the first cavity, formed on the first insulating layer, and having an opening exposing an upper surface of the metal pillar, and a thickness of the metal pillar. is greater than the thickness of the first insulating layer, and the upper surface of the metal pillar is provided between the upper surface of the first insulating layer and the upper surface of the first solder resist layer.

상기 제1 캐비티는 복수로 형성되고, 상기 패드는 복수로 형성되고, 복수의 상기 패드 중 적어도 하나는 복수의 상기 제1 캐비티에 의하여 노출될 수 있다.The first cavities may be formed in plurality, the pads may be formed in plurality, and at least one of the plurality of pads may be exposed by the plurality of first cavities.

제2 절연층 내에 매립되는 회로를 더 포함할 수 있다.It may further include a circuit buried in the second insulating layer.

상기 금속필라 상면에 형성되는 금속페이스트를 더 포함할 수 있다.It may further include a metal paste formed on the upper surface of the metal pillar.

본 발명의 다른 측면에 따르면, 캐리어에 제1 솔더 레지스트층을 적층하는 단계; 상기 제1 솔더 레지스트층를 패터닝하여 개구와 캐비티를 형성하는 단계; 상기 개구 내에 금속필라를 삽입하고, 캐비티에 금속블럭을 삽입하는 단계; 상기 금속필라와 상기 금속블럭의 측면을 커버하도록 상기 솔더 레지스트층 상에 제1 절연층을 적층하는 단계; 상기 금속블럭 표면에 상기 제1 절연층에 대해 돌출되는 패드를 형성하는 단계; 상기 패드를 커버하도록 상기 제1 절연층 상에 제2 절연층을 적층하는 단계; 및 상기 패드가 상기 제2 절연층에 대해 노출되도록 상기 금속블럭을 제거하는 단계를 포함하는 패키지기판 제조방법이 제공된다.According to another aspect of the invention, laminating a first solder resist layer on a carrier; patterning the first solder resist layer to form openings and cavities; Inserting a metal pillar into the opening and inserting a metal block into the cavity; laminating a first insulating layer on the solder resist layer to cover the metal pillar and side surfaces of the metal block; forming a pad on the surface of the metal block that protrudes from the first insulating layer; laminating a second insulating layer on the first insulating layer to cover the pad; and removing the metal block so that the pad is exposed to the second insulating layer.

도 1은 본 발명의 제1 실시예에 따른 패키지기판을 나타낸 도면.
도 2는 본 발명의 제1 실시예에 따른 패키지기판을 이용한 전자부품 패키지를 나타낸 도면.
도 3은 본 발명의 제2 실시예에 따른 패키지기판을 나타낸 도면.
도 4는 본 발명의 제3 실시예에 따른 패키지기판을 나타낸 도면.
도 5는 본 발명의 제4 실시예에 따른 패키지기판을 나타낸 도면.
도 6은 본 발명의 제5 실시예에 따른 패키지기판을 나타낸 도면.
도 7 내지 도 16은 본 발명의 제1 실시예에 따른 패키지기판을 제조하는 방법을 나타낸 도면.
도 17은 본 발명의 제2 실시예에 따른 패키지기판을 제조하는 방법 일부를 나타낸 도면.
도 18은 본 발명의 제3 실시예에 따른 패키지기판을 제조하는 방법 일부를 나타낸 도면.
도 19는 본 발명의 제4 실시예에 따른 패키지기판을 제조하는 방법 일부를 나타낸 도면.
도 20은 본 발명의 제5 실시예에 따른 패키지기판을 제조하는 방법 일부를 나타낸 도면.1 is a diagram showing a package substrate according to a first embodiment of the present invention.
Figure 2 is a diagram showing an electronic component package using a package substrate according to the first embodiment of the present invention.
Figure 3 is a diagram showing a package substrate according to a second embodiment of the present invention.
Figure 4 is a diagram showing a package substrate according to a third embodiment of the present invention.
Figure 5 is a diagram showing a package substrate according to a fourth embodiment of the present invention.
Figure 6 is a diagram showing a package substrate according to a fifth embodiment of the present invention.
7 to 16 are diagrams showing a method of manufacturing a package substrate according to the first embodiment of the present invention.
Figure 17 is a diagram showing part of a method of manufacturing a package substrate according to a second embodiment of the present invention.
Figure 18 is a diagram showing part of a method for manufacturing a package substrate according to a third embodiment of the present invention.
Figure 19 is a diagram showing part of a method of manufacturing a package substrate according to a fourth embodiment of the present invention.
Figure 20 is a diagram showing part of a method for manufacturing a package substrate according to the fifth embodiment of the present invention.

본 발명에 따른 패키지기판 및 그 제조 방법의 실시예를 첨부도면을 참조하여 상세히 설명하기로 하며, 첨부 도면을 참조하여 설명함에 있어, 동일하거나 대응하는 구성 요소는 동일한 도면번호를 부여하고 이에 대한 중복되는 설명은 생략하기로 한다.Embodiments of the package substrate and its manufacturing method according to the present invention will be described in detail with reference to the accompanying drawings. In the description with reference to the accompanying drawings, identical or corresponding components are assigned the same drawing numbers and duplicates thereof. Any necessary explanation will be omitted.

또한, 이하 사용되는 제1, 제2 등과 같은 용어는 동일 또는 상응하는 구성 요소들을 구별하기 위한 식별 기호에 불과하며, 동일 또는 상응하는 구성 요소들이 제1, 제2 등의 용어에 의하여 한정되는 것은 아니다.In addition, terms such as first, second, etc. used below are merely identifiers to distinguish identical or corresponding components, and the same or corresponding components are not limited by terms such as first, second, etc. no.

또한, 결합이라 함은, 각 구성 요소 간의 접촉 관계에 있어, 각 구성 요소 간에 물리적으로 직접 접촉되는 경우만을 뜻하는 것이 아니라, 다른 구성이 각 구성 요소 사이에 개재되어, 그 다른 구성에 구성 요소가 각각 접촉되어 있는 경우까지 포괄하는 개념으로 사용하도록 한다.In addition, coupling does not mean only the case of direct physical contact between each component in the contact relationship between each component, but also means that another component is interposed between each component, and the component is in that other component. It should be used as a concept that encompasses even the cases where each is in contact.

패키지기판package board

도 1은 본 발명의 제1 실시예에 따른 패키지기판을 나타낸 도면이다.1 is a diagram showing a package substrate according to a first embodiment of the present invention.

도 1을 참조하면, 본 발명의 제1 실시예에 따른 패키지기판은, 제1 절연층(110), 금속필라(120), 제2 절연층(130), 패드(140), 제1 솔더 레지스트층(150)을 포함하고, 제3 절연층(160), 제2 솔더 레지스트층(170)을 더 포함할 수 있다.Referring to FIG. 1, the package substrate according to the first embodiment of the present invention includes a first insulating layer 110, a metal pillar 120, a second insulating layer 130, a pad 140, and a first solder resist. It includes a layer 150 and may further include a third insulating layer 160 and a second solder resist layer 170.

제1 절연층(110)에는 제1 캐비티(111)가 구비될 수 있다. 제1 캐비티(111)는 제1 절연층(110)을 두께 방향으로 관통하는 관통홀이며, 제1 전자부품(180)을 수용하는 공간이다. 제1 캐비티(111)는 제1 절연층(110)의 두께 전체를 관통할 수 있다. The first insulating layer 110 may be provided with a first cavity 111. The first cavity 111 is a through hole that penetrates the first insulating layer 110 in the thickness direction and is a space for accommodating the first electronic component 180. The first cavity 111 may penetrate the entire thickness of the first insulating layer 110.

금속필라(120)는 제1 절연층(110)을 두께 방향으로 관통하여 형성되는 금속 재질의 기둥체로서, 제1 캐비티(111)가 형성되지 않은 곳에 형성된다. 금속필라(120)는 패키지기판 간의 결합에 있어서, 전기적 연결 매개체 역할을 할 수 있다.The metal pillar 120 is a pillar made of metal that penetrates the first insulating layer 110 in the thickness direction, and is formed in a place where the first cavity 111 is not formed. The metal pillar 120 may serve as an electrical connection medium for coupling between package substrates.

금속필라(120)의 두께는 제1 절연층(110)의 두께보다 클 수 있다. 이 경우, 금속필라(120)의 상부는 제1 절연층(110)에 대해 돌출되어 노출될 수 있다. 즉, 금속필라(120)의 상면은 제1 절연층(110)의 상면에 대해 돌출될 수 있다.The thickness of the metal pillar 120 may be greater than the thickness of the first insulating layer 110. In this case, the upper part of the metal pillar 120 may protrude and be exposed with respect to the first insulating layer 110. That is, the top surface of the metal pillar 120 may protrude with respect to the top surface of the first insulating layer 110.

금속필라(120)는 복수로 형성될 수 있고, 제1 캐비티(111) 주변부에 배열될 수 있다. 특히, 금속필라(120)는 칩 실장 영역에 대응하여 형성될 수 있다. The metal pillars 120 may be formed in plural numbers and may be arranged around the first cavity 111 . In particular, the metal pillar 120 may be formed to correspond to the chip mounting area.

금속필라(120)를 이루는 금속 종류는 한정되지 않으며, 전기 전도 특성을 고려하여 구리(Cu), 팔라듐(Pd), 알루미늄(Al), 니켈(Ni), 티타늄(Ti), 금(Au), 백금(Pt) 등이 사용될 수 있다.The type of metal making up the metal pillar 120 is not limited, and considering electrical conductivity properties, copper (Cu), palladium (Pd), aluminum (Al), nickel (Ni), titanium (Ti), gold (Au), Platinum (Pt), etc. may be used.

제2 절연층(130)은 제1 절연층(110) 하에 적층된다. 여기서, '상하'의 개념은 절대적인 개념이 아니라, 패키지기판의 두께 방향에서 일방향을 상방향, 반대방향을 하방향으로 설정한 것이다. The second insulating layer 130 is stacked under the first insulating layer 110. Here, the concept of 'up and down' is not an absolute concept, but rather sets one direction as the upward direction and the opposite direction as the downward direction in the thickness direction of the package substrate.

결국, 제1 절연층(110)에 대해 금속필라(120)가 돌출된 방향과 반대측으로 제2 절연층(130)이 적층된다.Ultimately, the second insulating layer 130 is stacked on the opposite side to the direction in which the metal pillar 120 protrudes with respect to the first insulating layer 110.

상술한 제1 절연층(110)과 제2 절연층(130)은 절연성 수지재일 수 있다. 제1 절연층(110)과 제2 절연층(130)의 수지는 열경화성, 열가소성 또는 광경화성 수지일 수 있다. 예를 들어, 제1 절연층(110)과 제2 절연층(130)의 수지는 에폭시 수지, 폴리이미드, BT수지(Bismaleimide Triazine Resin) 등일 수 있다.The above-described first insulating layer 110 and second insulating layer 130 may be made of an insulating resin material. The resin of the first insulating layer 110 and the second insulating layer 130 may be thermosetting, thermoplastic, or photocurable resin. For example, the resin of the first insulating layer 110 and the second insulating layer 130 may be epoxy resin, polyimide, or BT resin (Bismaleimide Triazine Resin).

에폭시 수지는, 예를 들어, 나프탈렌계 에폭시 수지, 비스페놀 A형 에폭시 수지, 비스페놀 F형 에폭시 수지, 노볼락계 에폭시 수지, 크레졸 노볼락계 에폭시 수지, 고무 변성형 에폭시 수지, 고리형 알리파틱계 에폭시 수지, 실리콘계 에폭시 수지, 질소계 에폭시 수지, 인계 에폭시 수지 등일 수 있으나, 이에 한정되지 않는다.Epoxy resins include, for example, naphthalene-based epoxy resin, bisphenol A-type epoxy resin, bisphenol F-type epoxy resin, novolak-based epoxy resin, cresol novolac-based epoxy resin, rubber-modified epoxy resin, and cyclic aliphatic-based epoxy resin. It may be resin, silicone-based epoxy resin, nitrogen-based epoxy resin, phosphorus-based epoxy resin, etc., but is not limited thereto.

제1 절연층(110)과 제2 절연층(130)은 보강재가 함침된 수지일 수 있다. 보강재는 섬유 보강재일 수 있다. 상기 섬유 보강재는 유리 섬유일 수 있으며, 유리 섬유는 굵기에 따라서 glass filament, glass fiber, glass fabric로 구분될 수 있고, 이 모든 것들이 본 발명에서 사용될 수 있다. The first insulating layer 110 and the second insulating layer 130 may be resin impregnated with a reinforcing material. The reinforcement may be a fiber reinforcement. The fiber reinforcement may be glass fiber, and glass fiber may be classified into glass filament, glass fiber, and glass fabric depending on its thickness, and all of these can be used in the present invention.

한편, 이러한 보강재가 수지에 함침된 절연층의 예로서, 프리프레그(Prepreg; PPG)가 있다.Meanwhile, an example of an insulating layer in which such a reinforcing material is impregnated with resin is prepreg (PPG).

제1 절연층(110)과 제2 절연층(130)에 함유된 보강재는 무기필러일 수 있다. The reinforcing material contained in the first insulating layer 110 and the second insulating layer 130 may be an inorganic filler.

무기필러로는 실리카(SiO2), 알루미나(Al2O3), 탄화규소(SiC), 황산바륨(BaSO4), 탈크, 진흙, 운모가루, 수산화알루미늄(AlOH3), 수산화마그네슘(Mg(OH)2), 탄산칼슘(CaCO3), 탄산마그네슘(MgCO3), 산화마그네슘(MgO), 질화붕소(BN), 붕산알루미늄(AlBO3), 티탄산바륨(BaTiO3) 및 지르콘산칼슘(CaZrO3)으로 구성된 군에서 선택된 적어도 하나 이상이 사용될 수 있다.Inorganic fillers include silica (SiO2), alumina (Al2O3), silicon carbide (SiC), barium sulfate (BaSO4), talc, clay, mica powder, aluminum hydroxide (AlOH3), magnesium hydroxide (Mg(OH)2), and carbonic acid. At least one selected from the group consisting of calcium (CaCO3), magnesium carbonate (MgCO3), magnesium oxide (MgO), boron nitride (BN), aluminum borate (AlBO3), barium titanate (BaTiO3), and calcium zirconate (CaZrO3). can be used

무기필러가 함유된 절연층의 예로서, 아지노모토 빌드업 필름(Ajinomoto Build up Film)이 있다.An example of an insulating layer containing an inorganic filler is Ajinomoto Build up Film.

한편, 제1 절연층(110)과 제2 절연층(130)은 서로 동일한 재질일 수 있지만, 서로 다른 재질일 수 있다. 여기서, '서로 다른 재질'이란 수지 또는 보강재 중 적어도 하나가 다르다는 것을 의미할 수 있다.Meanwhile, the first insulating layer 110 and the second insulating layer 130 may be made of the same material, but may be made of different materials. Here, ‘different materials’ may mean that at least one of the resin or the reinforcing material is different.

패드(140)는 제2 절연층(130)에 매립되고, 패드(140)의 상면은 제1 캐비티(111)에 의하여 노출될 수 있다. 즉, 패드(140)는 제1 캐비티(111)와 대응하여 제2 절연층(130)의 상면에 매립될 수 있다. 패드(140)는 제2 절연층(130)의 상면에 대해 일부 돌출될 수 있지만, 패드(140)의 측면은 완전히 제2 절연층(130)에 매립될 수도 있다.The pad 140 is embedded in the second insulating layer 130, and the top surface of the pad 140 may be exposed by the first cavity 111. That is, the pad 140 may be embedded in the upper surface of the second insulating layer 130 corresponding to the first cavity 111. The pad 140 may partially protrude from the top surface of the second insulating layer 130, but the side surface of the pad 140 may be completely buried in the second insulating layer 130.

패드(140)는 제1 캐비티(111)에 수용되는 제1 전자부품(180)과 접속되는 부분이며, 제1 전자부품(180)의 단자와 대응하도록 형성된다. 패드(140)는 복수로 형성될 수 있다. The pad 140 is a part connected to the first electronic component 180 accommodated in the first cavity 111, and is formed to correspond to the terminal of the first electronic component 180. Pads 140 may be formed in plural numbers.

패드(140)는 금속 재질로 이루어질 수 있고, 전기 전도 특성을 고려하여 구리(Cu), 팔라듐(Pd), 알루미늄(Al), 니켈(Ni), 티타늄(Ti), 금(Au), 백금(Pt) 등의 금속이 사용될 수 있다.The pad 140 may be made of a metal material, and considering electrical conductivity characteristics, it may be made of copper (Cu), palladium (Pd), aluminum (Al), nickel (Ni), titanium (Ti), gold (Au), or platinum ( Metals such as Pt) may be used.

또한 패드(140)는 시드층(S)을 포함할 수 있으며, 이 경우, 패드(140)는 시드층(S)과 도금층(P)으로 이루어지고, 시드층(S)이 제1 캐비티(111)에 의하여 노출될 수 있다. 시드층(S)과 도금층(P)은 동일 또는 상이한 금속으로 이루어질 수 있다.Additionally, the pad 140 may include a seed layer (S). In this case, the pad 140 is made of a seed layer (S) and a plating layer (P), and the seed layer (S) is formed in the first cavity (111). ) may be exposed. The seed layer (S) and the plating layer (P) may be made of the same or different metals.

제2 절연층(130) 내에는 제1 비아(131)와 제2 비아(132)가 형성될 수 있다.A first via 131 and a second via 132 may be formed in the second insulating layer 130.

제1 비아(131)는 패드(140) 하부와 연결되도록 제2 절연층(130)을 관통하는 비아이다. 상술한 바와 같이, 패드(140)는 복수로 형성될 수 있고, 복수의 패드(140) 중 적어도 일부가 제1 비아(131)와 연결될 수 있다. 제1 비아(131)는 제2 절연층(130) 두께 일부를 관통할 수 있다.The first via 131 is a via that penetrates the second insulating layer 130 to be connected to the lower part of the pad 140. As described above, a plurality of pads 140 may be formed, and at least some of the plurality of pads 140 may be connected to the first via 131. The first via 131 may penetrate a portion of the thickness of the second insulating layer 130.

또한, 제2 비아(132)는 금속필라(120) 하부와 연결되도록 제2 절연층(130)을 관통하는 비아이다. 제2 비아(132)는 제2 절연층(130) 두께 전체를 관통할 수 있다.Additionally, the second via 132 is a via that penetrates the second insulating layer 130 to be connected to the lower part of the metal pillar 120. The second via 132 may penetrate the entire thickness of the second insulating layer 130.

한편, 제2 절연층(130) 하면에는 제1 회로(133)가 형성될 수 있고, 제1 회로(133)는 제1 비아(131) 그리고 제2 비아(132)와 전기적으로 연결될 수 있다.Meanwhile, a first circuit 133 may be formed on the bottom of the second insulating layer 130, and the first circuit 133 may be electrically connected to the first via 131 and the second via 132.

제1 솔더 레지스트층(150)은 감광성의 절연층으로서 제1 절연층(110) 상부에 적층된다. 즉, 제1 절연층(110)은 제2 절연층(130)과 제1 솔더 레지스트층(150) 사이에 위치한다.The first solder resist layer 150 is a photosensitive insulating layer and is laminated on the first insulating layer 110. That is, the first insulating layer 110 is located between the second insulating layer 130 and the first solder resist layer 150.

제1 솔더 레지스트층(150)에는 제2 캐비티(151)가 구비된다. 제2 캐비티(151)는 제1 캐비티(111)에 대응된다 즉, 제2 캐비티(151)는 제1 캐비티(111) 상에 위치하며, 제1 캐비티(111)와 제2 캐비티(151)는 하나의 전체 캐비티를 구성할 수 있다. 여기서, 제1 캐비티(111)의 크기와 제2 캐비티(151)의 크기는 동일할 수 있다.A second cavity 151 is provided in the first solder resist layer 150. The second cavity 151 corresponds to the first cavity 111. That is, the second cavity 151 is located on the first cavity 111, and the first cavity 111 and the second cavity 151 are One entire cavity can be constructed. Here, the size of the first cavity 111 and the size of the second cavity 151 may be the same.

또한, 제1 솔더 레지스트층(150)에는 개구(152)가 형성된다. 개구(152)는 금속필라(120)의 상면을 노출시킨다. 즉, 개구(152)는 금속필라(120)에 대응하여 형성된다. 개구(152)의 크기는 금속필라(120) 상면의 크기와 동일할 수 있지만, 개구(152)는 금속필라(120) 상면의 적어도 일부를 노출시킬 수만 있다면, 개구(152)의 크기는 한정되지 않는다. Additionally, an opening 152 is formed in the first solder resist layer 150. The opening 152 exposes the upper surface of the metal pillar 120. That is, the opening 152 is formed to correspond to the metal pillar 120. The size of the opening 152 may be the same as the size of the upper surface of the metal pillar 120, but the size of the opening 152 is not limited as long as it can expose at least a portion of the upper surface of the metal pillar 120. No.

한편, 제2 캐비티(151)와 개구(152)는 제1 솔더 레지스트층(150) 두께 전체를 관통하여 형성될 수 있다.Meanwhile, the second cavity 151 and the opening 152 may be formed to penetrate the entire thickness of the first solder resist layer 150.

또한, 상술한 바와 같이, 금속필라(120)의 상면은 제1 절연층(110)의 상면으로부터 돌출될 수 있다. 이 경우, 금속필라(120)의 상면은 제1 솔더 레지스트층(150) 상면 이하로 형성될 수 있다. 즉, 금속필라(120)의 상면은 제1 절연층(110)의 상면과 제1 솔더 레지스트층(150) 상면 사이에 위치할 수 있다. 따라서, 금속필라(120)의 상면부터 제1 솔더 레지스트층(150) 상면까지 공간이 마련될 수 있다.Additionally, as described above, the top surface of the metal pillar 120 may protrude from the top surface of the first insulating layer 110. In this case, the top surface of the metal pillar 120 may be formed to be lower than the top surface of the first solder resist layer 150. That is, the top surface of the metal pillar 120 may be located between the top surface of the first insulating layer 110 and the top surface of the first solder resist layer 150. Accordingly, a space can be provided from the top surface of the metal pillar 120 to the top surface of the first solder resist layer 150.

제3 절연층(160)은 제2 절연층(130) 하에 적층된다. 제3 절연층(160)은 절연성 수지일 수 있고, 이러한 수지는 열경화성, 열가소성 또는 광경화성 수지일 수 있다. 예를 들어, 제1 절연층(110)과 제2 절연층(130)의 수지는 에폭시 수지, 폴리이미드, BT수지(Bismaleimide Triazine Resin) 등일 수 있다.The third insulating layer 160 is stacked under the second insulating layer 130. The third insulating layer 160 may be an insulating resin, and this resin may be a thermosetting, thermoplastic, or photocurable resin. For example, the resin of the first insulating layer 110 and the second insulating layer 130 may be epoxy resin, polyimide, or BT resin (Bismaleimide Triazine Resin).

또한, 상술한 보강재가 제3 절연층(160) 내에 함유될 수 있다. 제3 절연층(160)은 제1 절연층(110) 및/또는 제2 절연층(130)과 동일한 절연층일 수 있다.Additionally, the above-described reinforcing material may be contained in the third insulating layer 160. The third insulating layer 160 may be the same insulating layer as the first insulating layer 110 and/or the second insulating layer 130.

제3 절연층(160)에는 제3 비아(161)가 형성될 수 있다. 제3 비아(161)는 제1 비아(131) 및 제2 비아(132) 중 적어도 하나와 연결될 수 있다. 또한, 제1 비아(131)와 제2 비아(132)는 각각 복수로 형성될 수 있으며, 제3 비아(161)가 복수의 제1 비아(131) 중 적어도 하나와 연결될 수 있고, 복수의 제2 비아(132) 중 적어도 하나와 연결될 수도 있다.A third via 161 may be formed in the third insulating layer 160. The third via 161 may be connected to at least one of the first via 131 and the second via 132. In addition, the first via 131 and the second via 132 may each be formed in plural numbers, and the third via 161 may be connected to at least one of the plurality of first vias 131, and the plurality of third vias 132 may be formed in plurality. It may be connected to at least one of the two vias 132.

제1 비아(131), 제2 비아(132), 제3 비아(161) 모두 금속으로 이루어질 수 있고, 전기 전도 특성을 고려하여 구리(Cu), 팔라듐(Pd), 알루미늄(Al), 니켈(Ni), 티타늄(Ti), 금(Au), 백금(Pt) 등의 금속이 사용될 수 있다.The first via 131, the second via 132, and the third via 161 may all be made of metal, and considering electrical conductivity characteristics, they may be made of copper (Cu), palladium (Pd), aluminum (Al), or nickel ( Metals such as Ni), titanium (Ti), gold (Au), and platinum (Pt) may be used.

한편, 제3 절연층(160) 하면에는 제2 회로(162)가 형성될 수 있고, 제2 회로(162)는 제3 비아(161)와 전기적으로 연결될 수 있다.Meanwhile, a second circuit 162 may be formed on the bottom of the third insulating layer 160, and the second circuit 162 may be electrically connected to the third via 161.

제2 솔더 레지스트층(170)은 제3 절연층(160) 하에 적층되고, 제2 솔더 레지스트층(170)은 제2 회로(162)의 적어도 일부를 노출시킬 수 있다. 노출된 제2 회로(162)에는 메인보드와 같은 외부 기기와 접속되는 접속부재가 형성될 수 있다.The second solder resist layer 170 is laminated under the third insulating layer 160, and the second solder resist layer 170 may expose at least a portion of the second circuit 162. A connection member connected to an external device such as a motherboard may be formed on the exposed second circuit 162.

제2 솔더 레지스트층(170)의 두께는 제1 솔더 레지스트층(150)의 두께보다 클 수 있으나, 이로 한정되는 것은 아니다.The thickness of the second solder resist layer 170 may be greater than the thickness of the first solder resist layer 150, but is not limited thereto.

도 2는 본 발명의 제1 실시예에 따른 패키지기판을 이용한 전자부품 패키지를 나타낸 도면이다.Figure 2 is a diagram showing an electronic component package using a package substrate according to the first embodiment of the present invention.

도 2를 참조하면, 패키지기판 두 개가 서로 접속되어 있으며, 이러한 구조는 패키지 온 패키지(package on package) 구조일 수 있다.Referring to FIG. 2, two package substrates are connected to each other, and this structure may be a package on package structure.

도 2의 패키지 온 패키지 구조에서 아래에 위치하는 패키지기판을 제1 패키지기판(100), 위에 위치하는 패키지기판을 제2 패키지기판(200)이라고 할 수 있다.In the package-on-package structure of FIG. 2, the package substrate positioned below can be referred to as the first package substrate 100, and the package substrate positioned above can be referred to as the second package substrate 200.

제1 패키지기판(100)은 도 1에 도시된 패키지기판이 적용될 수 있다. The first package substrate 100 may be the package substrate shown in FIG. 1 .

즉, 제1 전자부품(180)은 제1 캐비티(111) 내에 삽입되고 솔더볼(SB)과 같은 접속부재를 통하여 패드(140)와 접속된다. 또한, 금속필라(120) 상에는 솔더볼(SB)과 같은 접속부재가 형성되고, 금속필라(120)는 접속부재를 매개로 제2 패키지기판(200)과 접속된다. 제2 패키지기판(200)에는 제2 전자부품(210)이 실장될 수 있다.That is, the first electronic component 180 is inserted into the first cavity 111 and connected to the pad 140 through a connection member such as a solder ball SB. Additionally, a connecting member such as a solder ball SB is formed on the metal pillar 120, and the metal pillar 120 is connected to the second package substrate 200 through the connecting member. A second electronic component 210 may be mounted on the second package substrate 200.

이하, 본 발명의 제2 실시예 내지 제5 실시예에 따른 패키지기판에 대해 설명하며, 도 2에 도시된 제1 패키지기판(100)은 본 발명의 제2 실시예 내지 제5 실시예에 따른 패키지기판으로 대체될 수 있다.Hereinafter, package substrates according to the second to fifth embodiments of the present invention will be described. The first package substrate 100 shown in FIG. 2 is a package substrate according to the second to fifth embodiments of the present invention. It can be replaced with a package substrate.

도 3은 본 발명의 제2 실시예에 따른 패키지기판을 나타낸 도면이다.Figure 3 is a diagram showing a package substrate according to a second embodiment of the present invention.

도 3을 참조하면, 본 발명의 제2 실시예에 따른 패키지기판에서, 제1 캐비티(111)는 복수로 형성된다. 또한, 패드(140)는 복수의 제1 캐비티(111) 모두에 의하여 노출될 수 있다. 패드(140)가 복수인 경우, 복수의 패드(140) 중 적어도 하나가 복수의 제1 캐비티(111)에 의하여 노출될 수 있다.Referring to FIG. 3, in the package substrate according to the second embodiment of the present invention, a plurality of first cavities 111 are formed. Additionally, the pad 140 may be exposed by all of the plurality of first cavities 111 . When there are a plurality of pads 140, at least one of the plurality of pads 140 may be exposed by the plurality of first cavities 111.

다시 말하면, 복수의 제1 캐비티(111)는 격벽으로 구획될 수 있고, 적어도 하나의 패드(140)는 복수의 제1 캐비티(111)에 걸치도록 형성된다. 이는, 복수의 제1 캐비티(111)에 각각 수용되는 전자부품 간의 전기적 연결이 필요한 경우에 효과적일 수 있다.In other words, the plurality of first cavities 111 may be partitioned by partitions, and at least one pad 140 is formed to span the plurality of first cavities 111 . This can be effective when electrical connection between electronic components accommodated in each of the plurality of first cavities 111 is required.

도 4는 본 발명의 제3 실시예에 따른 패키지기판을 나타낸 도면이다.Figure 4 is a diagram showing a package substrate according to a third embodiment of the present invention.

도 4를 참조하면, 본 발명의 제3 실시예에 따른 패키지기판은 제1 실시예에 따른 패키지에서 제3 회로(112)를 더 포함할 수 있다.Referring to FIG. 4, the package substrate according to the third embodiment of the present invention may further include a third circuit 112 compared to the package according to the first embodiment.

제3 회로(112)는 제2 절연층(130)의 상면에 매립되도록 제1 절연층(110)의 하면에 형성되는 회로이고, 패드(140)와 동등한 레벨로 형성될 수 있다. 제3 회로(112)는 금속필라(120)와 연결될 수 있고, 제3 회로(112)의 적어도 일부는 금속필라(120) 하면에 형성될 수 있다. The third circuit 112 is a circuit formed on the lower surface of the first insulating layer 110 to be embedded in the upper surface of the second insulating layer 130, and may be formed at the same level as the pad 140. The third circuit 112 may be connected to the metal pillar 120, and at least a portion of the third circuit 112 may be formed on the lower surface of the metal pillar 120.

제3 회로(112)는 제2 비아(132)와 전기적으로 연결될 수 있다.The third circuit 112 may be electrically connected to the second via 132.

또한 제3 회로(112)는 시드층(S)을 포함할 수 있다. 이 경우, 시드층(S)은 제2 절연층(130)의 상면에 대해 노출된다. 시드층(S)의 적어도 일부는 금속필라(120)와 접촉될 수 있다.Additionally, the third circuit 112 may include a seed layer (S). In this case, the seed layer S is exposed to the upper surface of the second insulating layer 130. At least a portion of the seed layer S may be in contact with the metal pillar 120.

본 실시예에서는 제1 실시예에 따른 패키지기판에 비하여 회로가 한 층 더 증가할 수 있다. In this embodiment, the number of circuits can be further increased compared to the package substrate according to the first embodiment.

도 5는 본 발명의 제4 실시예에 따른 패키지기판을 나타낸 도면이다.Figure 5 is a diagram showing a package substrate according to a fourth embodiment of the present invention.

도 5를 참조하면, 본 발명의 제4 실시예에 따른 패키지기판에서, 제1 캐비티(111)의 단면적은 제1 절연층(110) 상부에서 하부로 갈수록 변할 수 있다. 특히, 제1 캐비티(111)의 단면적은 제1 절연층(110) 상부에서 하부로 갈수록 작아질 수 있다. 즉, 제1 캐비티(111)의 종단면 형상은 역사다리꼴일 수 있다. 이 경우, 제1 전자부품(180)이 제1 캐비티(111) 내에 안정적으로 삽입될 수 있다.Referring to FIG. 5, in the package substrate according to the fourth embodiment of the present invention, the cross-sectional area of the first cavity 111 may change from the top to the bottom of the first insulating layer 110. In particular, the cross-sectional area of the first cavity 111 may become smaller from the top to the bottom of the first insulating layer 110. That is, the longitudinal cross-sectional shape of the first cavity 111 may be an inverted trapezoid. In this case, the first electronic component 180 can be stably inserted into the first cavity 111.

다만, 제1 캐비티(111)의 형상은 도면에 도시된 것으로 반드시 한정되는 것은 아니며, 제1 캐비티(111)는 다양한 형상을 가질 수 있다. 예를 들어, 제1 캐비티(111)의 단면적은 제1 절연층(110) 상부에서 하부로 갈수록 커져, 제1 캐비티(111)의 종단면 형상은 정사다리꼴일 수 있다.However, the shape of the first cavity 111 is not necessarily limited to that shown in the drawings, and the first cavity 111 may have various shapes. For example, the cross-sectional area of the first cavity 111 increases from the top to the bottom of the first insulating layer 110, and the longitudinal cross-sectional shape of the first cavity 111 may be a regular trapezoid.

도 6은 본 발명의 제5 실시예에 따른 패키지기판을 나타낸 도면이다.Figure 6 is a diagram showing a package substrate according to a fifth embodiment of the present invention.

도 6을 참조하면, 제5 실시예에 따른 패키지기판은 제1 실시예에 따른 패키지 기판에서 금속페이스트(A)를 더 포함할 수 있다. Referring to FIG. 6, the package substrate according to the fifth embodiment may further include metal paste (A) compared to the package substrate according to the first embodiment.

금속페이스트(A)는 금속필라(120) 상면에 형성될 수 있다. 금속페이스트(A)의 상면은 제1 솔더 레지스트층(150) 상면 이하일 수 있다. Metal paste (A) may be formed on the upper surface of the metal pillar 120. The top surface of the metal paste (A) may be lower than or equal to the top surface of the first solder resist layer 150.

금속페이스트(A)는 상기 금속필라(120)의 금속에 비하여 저융점을 가지는 금속으로 이루어질 수 있으며, 예를 들어, 금속페이스트(A)는 납 및/또는 주석을 포함하는 합금일 수 있다. 이러한 금속페이스트(A)는 금속필라(120)를 보호하는 역할을 할 수 있다.The metal paste (A) may be made of a metal having a lower melting point than the metal of the metal pillar 120. For example, the metal paste (A) may be an alloy containing lead and/or tin. This metal paste (A) may serve to protect the metal pillar 120.

패키지기판 제조방법Package substrate manufacturing method

이하, 상술한 제1 실시예 내지 제5 실시예에 따른 패키지기판을 제조하는 방법에 대해 설명한다.Hereinafter, a method of manufacturing a package substrate according to the first to fifth embodiments described above will be described.

도 7 내지 도 16은 본 발명의 제1 실시예에 따른 패키지기판을 제조하는 방법을 나타낸 도면이다.7 to 16 are diagrams showing a method of manufacturing a package substrate according to the first embodiment of the present invention.

도 7을 참조하면, 캐리어(C) 상에 제1 솔더 레지스트층(150)이 형성되고, 제1 솔더 레지스트층(150)에 개구(152)와 캐비티(151)가 형성된다. 개구(152)와 캐비티(151)는 제1 솔더 레지스트가 패터닝되어 형성될 수 있으며, 제1 솔더 레지스트가 감광성인 경우 포토리소그래피 공정으로 개구(152)와 캐비티(151)가 형성될 수 있다.Referring to FIG. 7, a first solder resist layer 150 is formed on the carrier C, and an opening 152 and a cavity 151 are formed in the first solder resist layer 150. The opening 152 and the cavity 151 may be formed by patterning the first solder resist. If the first solder resist is photosensitive, the opening 152 and the cavity 151 may be formed through a photolithography process.

개구(152)와 캐비티(151)는 모두 제1 솔더 레지스트층(150)의 두께 전체를 관통하며, 캐비티(151)의 크기가 개구(152)의 크기보다 클 수 있다.Both the opening 152 and the cavity 151 penetrate the entire thickness of the first solder resist layer 150, and the size of the cavity 151 may be larger than the size of the opening 152.

한편, 캐리어(C)는 수지층(R)과 금속박(M)으로 이루어질 수 있다. 이 경우, 제1 솔더 레지스트층(150)은 금속박(M) 상에 형성된다. 금속박(M)은 구리박일 수 있다.Meanwhile, the carrier (C) may be made of a resin layer (R) and a metal foil (M). In this case, the first solder resist layer 150 is formed on the metal foil (M). The metal foil (M) may be copper foil.

도 8을 참조하면, 개구(152)와 캐비티(151) 내에 금속페이스트(A)가 형성된다. 금속페이스트(A)의 두께는 제1 솔더 레지스트층(150)의 두께보다 작을 수 있다. 금속페이스트(A)는 접착제 역할을 할 수 있다.Referring to FIG. 8, metal paste (A) is formed in the opening 152 and the cavity 151. The thickness of the metal paste (A) may be smaller than the thickness of the first solder resist layer 150. Metal paste (A) can act as an adhesive.

도 9를 참조하면, 개구(152) 내에 금속필라(120)가 삽입되고, 캐비티(151) 내에 금속블럭(B)이 삽입된다. Referring to FIG. 9, the metal pillar 120 is inserted into the opening 152, and the metal block B is inserted into the cavity 151.

최종적으로 금속필라(120)는 그대로 남지만, 금속블럭(B)은 제거되고 금속블럭(B)이 있던 자리가 다시 캐비티(111)가 된다. 이에 대해서는 후술하기로 한다.Ultimately, the metal pillar 120 remains as is, but the metal block (B) is removed and the place where the metal block (B) was becomes the cavity 111 again. This will be described later.

금속필라(120)와 금속블럭(B)의 높이는 각각 제1 솔더 레지스트층(150)의 두께보다 클 수 있고, 금속필라(120)와 금속블럭(B) 각각의 높이는 서로 동일할 수 있다.The height of the metal pillar 120 and the metal block B may each be greater than the thickness of the first solder resist layer 150, and the height of the metal pillar 120 and the metal block B may be the same.

또한, 금속페이스트(A)의 두께는 제1 솔더 레지스트층(150) 두께보다 작으므로, 금속필라(120)와 금속블럭(B)의 일부가 개구(152)와 캐비티(151) 내에 삽입될 수 있다.In addition, since the thickness of the metal paste (A) is smaller than the thickness of the first solder resist layer 150, part of the metal pillar 120 and the metal block (B) can be inserted into the opening 152 and the cavity 151. there is.

금속필라(120)와 금속블럭(B)은 동일한 금속재질로 이루어질 수 있지만, 상이한 금속재질로 이루어질 수도 있다. 금속필라(120)와 금속블럭(B)은 동일한 금속재질로 이루어지는 경우, 금속필라(120)와 금속블럭(B)은 모두 구리 재질일 수 있다.The metal pillar 120 and the metal block B may be made of the same metal material, but may also be made of different metal materials. When the metal pillar 120 and the metal block (B) are made of the same metal material, both the metal pillar 120 and the metal block (B) may be made of copper.

도 10을 참조하면, 제1 절연층(110)이 제1 솔더 레지스트층(150) 상에 적층된다. Referring to FIG. 10, the first insulating layer 110 is stacked on the first solder resist layer 150.

제1 절연층(110)은 먼저 금속필라(120)와 금속블럭(B) 전체를 커버하도록 적층되고, 그 후에 금속필라(120)와 금속블럭(B) 각각의 일면이 노출되도록 제1 절연층(110) 일부가 연마될 수 있다. 이 경우, 제1 절연층(110), 금속필라(120), 금속블럭(B) 각각의 일면이 동일한 층에 위치하게 된다. 또한, 제1 절연층(110)은 금속필라(120)와 금속블럭(B) 측면을 커버한다.The first insulating layer 110 is first laminated to cover the entire metal pillar 120 and the metal block (B), and then the first insulating layer is layered so that one side of each of the metal pillar 120 and the metal block (B) is exposed. (110) Some may be polished. In this case, one surface of the first insulating layer 110, the metal pillar 120, and the metal block B are located on the same layer. Additionally, the first insulating layer 110 covers the metal pillar 120 and the side surfaces of the metal block B.

도 11을 참조하면, 패드(140)가 형성된다. Referring to FIG. 11, a pad 140 is formed.

패드(140)는 금속블럭(B)의 일 표면에 형성된다. 여기서 패드(140)가 형성되는 금속블럭(B)의 일 표면은 금속블럭(B)의 표면 중 제1 솔더 레지스트와 반대에 위치하는 면이다.Pad 140 is formed on one surface of the metal block (B). Here, one surface of the metal block B on which the pad 140 is formed is a surface of the metal block B located opposite to the first solder resist.

제1 절연층(110) 상에 먼저 시드층(S)이 형성되고, 그 위에 드라이필름(D)이 형성된다. 이후, 패드(140)가 형성되는 자리에 대해 드라이필름(D)이 제거되고, 제거된 드라이필름(D) 자리에 도금층(P)이 형성된다. 불필요한 드라이필름(D)과 시드층(S)은 제거되고, 패드(140)가 완성된다. A seed layer (S) is first formed on the first insulating layer 110, and then a dry film (D) is formed on it. Thereafter, the dry film (D) is removed from the site where the pad 140 is formed, and the plating layer (P) is formed at the site of the removed dry film (D). Unnecessary dry film (D) and seed layer (S) are removed, and the pad 140 is completed.

도 12를 참조하면, 제2 절연층(130), 제1 비아(131) 및 제2 비아(132)가 형성된다. Referring to FIG. 12, the second insulating layer 130, the first via 131, and the second via 132 are formed.

먼저, 제2 절연층(130)이 패드(140)를 커버하도록 제1 절연층(110) 상에 적층된다. 제1 비아(131)와 제2 비아(132)가 형성될 자리에 대응하여 제2 절연층(130) 일부가 제거되고, 제거된 제2 절연층(130) 내에 비아도금을 진행하여 제1 비아(131)와 제2 비아(132)가 형성될 수 있다. First, the second insulating layer 130 is laminated on the first insulating layer 110 to cover the pad 140. A portion of the second insulating layer 130 is removed corresponding to the position where the first via 131 and the second via 132 will be formed, and via plating is performed within the removed second insulating layer 130 to form the first via. (131) and the second via 132 may be formed.

또한, 여기서, 드라이필름(D)의 패터닝과 도금법을 이용하여 제1 회로(133)가 형성될 수 있다.Additionally, here, the first circuit 133 may be formed using dry film D patterning and plating methods.

도 13을 참조하면, 제3 절연층(160)과 제2 솔더 레지스트층(170)이 형성된다. Referring to FIG. 13, the third insulating layer 160 and the second solder resist layer 170 are formed.

제3 절연층(160) 형성된 후 제3 비아(161)와 제2 회로(162)가 형성되고, 그 이후에 제2 솔더 레지스트층(170)이 형성된다. 제2 솔더 레지트층은 제2 회로(162) 전체를 커버하도록 도포된 후에 제2 회로(162)의 적어도 일부를 노출시키도록 패터닝될 수 있다.After the third insulating layer 160 is formed, the third via 161 and the second circuit 162 are formed, and then the second solder resist layer 170 is formed. The second solder resist layer may be applied to cover the entire second circuit 162 and then patterned to expose at least a portion of the second circuit 162.

도 14를 참조하면, 캐리어(C)가 제거된다.Referring to Figure 14, the carrier (C) is removed.

캐리어(C)가 수지층(R)과 금속박(M)으로 이루어지는 경우, 먼저 수지층(R)이 박리 등을 통하여 제거되고, 금속박(M)이 에칭 등의 방법을 통하여 제거될 수 있다.When the carrier (C) is made of a resin layer (R) and a metal foil (M), the resin layer (R) may first be removed through peeling, etc., and the metal foil (M) may be removed through a method such as etching.

도 15를 참조하면, 금속페이스트(A)가 제거된다.Referring to Figure 15, the metal paste (A) is removed.

금속페이스트(A)는 에칭 등의 방법으로 제거될 수 있다. 특히, 금속페이스트(A)는 금속필라(120) 그리고 금속블럭(B)과 다른 종류의 금속으로 이루어짐으로써, 별도의 에칭 레지스트 없이 금속페이스트(A)를 이루는 금속에만 반응하는 에칭액을 이용하여 금속페이스트(A)만을 선택적으로 제거할 수 있다.The metal paste (A) can be removed by a method such as etching. In particular, the metal paste (A) is made of a different type of metal from the metal pillar 120 and the metal block (B), so the metal paste can be formed using an etching solution that reacts only to the metal forming the metal paste (A) without a separate etching resist. Only (A) can be selectively removed.

도 16을 참조하면, 금속블럭(B)이 제거된다. Referring to Figure 16, the metal block (B) is removed.

금속블럭(B)은 에칭 등의 방법으로 제거될 수 있으며, 금속필라(120) 또는 기타 회로의 손상을 방지하기 위하여 에칭 레지스트(E)가 사용될 수 있다. 에칭 레지스트(E)는 금속블럭(B)을 제외한 나머지 금속 영역에 대해 형성될 수 있다. 불필요한 에칭 레지스트(E)가 제거되면 패키지기판이 완성된다. 금속블럭(B)이 제거된 자리는 제1 전자부품(180)을 수용하기 위한 캐비티(111)가 된다.The metal block (B) can be removed by a method such as etching, and an etching resist (E) can be used to prevent damage to the metal pillar 120 or other circuits. Etching resist (E) may be formed on the remaining metal areas except for the metal block (B). When unnecessary etching resist (E) is removed, the package substrate is completed. The place where the metal block (B) is removed becomes a cavity 111 for accommodating the first electronic component 180.

다만, 나아가 금속필라(120), 회로 등의 표면에 표면처리가 실시될 수 있다. However, further, surface treatment may be performed on the surface of the metal pillar 120, circuit, etc.

도 17은 본 발명의 제2 실시예에 따른 패키지기판을 제조하는 방법 일부를 나타낸 도면이다.Figure 17 is a diagram showing part of a method for manufacturing a package substrate according to a second embodiment of the present invention.

도 17을 참조하면, 제2 실시예에 따른 패키지기판에서 패드(140)의 적어도 하나는 다른 패드(140)보다 더 큰 면적으로 형성될 수 있다.Referring to FIG. 17, in the package substrate according to the second embodiment, at least one of the pads 140 may be formed to have a larger area than the other pads 140.

즉, 패드(140)를 형성하는 단계에서 드라이필름(D) 패터닝 시, 드라이필름(D) 개구부 크기가 서로 다르게 형성될 수 있다.That is, when patterning the dry film (D) in the step of forming the pad 140, the opening sizes of the dry film (D) may be formed differently.

도 18은 본 발명의 제3 실시예에 따른 패키지기판을 제조하는 방법 일부를 나타낸 도면이다.Figure 18 is a diagram showing part of a method for manufacturing a package substrate according to a third embodiment of the present invention.

도 18을 참조하면, 본 발명의 제3 실시예에 따른 패키지기판 제조방법은 제3 회로(112)를 형성하는 단계를 포함할 수 있다.Referring to FIG. 18, the package substrate manufacturing method according to the third embodiment of the present invention may include forming a third circuit 112.

제3 회로(112)는 패드(140)를 형성하는 단계에서 함께 만들어질 수 있다. 즉, 패드(140)를 형성하기 위한 드라이필름(D) 패터닝 시, 패드(140) 및 제3 회로(112)에 대응하여 개구부가 형성되고, 개구부 내에 도금층(P)이 형성되면 제3 회로(112)와 패드(140)가 동시에 형성될 수 있다.The third circuit 112 can be made together in the step of forming the pad 140. That is, when patterning the dry film (D) to form the pad 140, an opening is formed corresponding to the pad 140 and the third circuit 112, and when the plating layer (P) is formed within the opening, the third circuit ( 112) and the pad 140 may be formed simultaneously.

또는, 도 18에 도시된 바와 같이, 드라이필름(D)을 이용하여 제3 회로(112)를 먼저 만들고, 그 이후, 드라이필름(D)을 다시 이용하여 패드(140)를 형성할 수 있다. Alternatively, as shown in FIG. 18, the third circuit 112 may first be made using dry film D, and then the pad 140 may be formed using dry film D again.

여기서, 패드(140)와 제3 회로(112)가 형성됨에 있어서 시드층(S)이 먼저 형성될 수 있다. 이 경우, 패드(140)와 제3 회로(112)는 시드층(S) 상에 도금층(P)이 형성됨으로써 마련될 수 있다.Here, when the pad 140 and the third circuit 112 are formed, the seed layer S may be formed first. In this case, the pad 140 and the third circuit 112 may be prepared by forming a plating layer (P) on the seed layer (S).

도 19는 본 발명의 제4 실시예에 따른 패키지기판을 제조하는 방법 일부를 나타낸 도면이다.Figure 19 is a diagram showing part of a method for manufacturing a package substrate according to a fourth embodiment of the present invention.

도 19를 참조하면, 본 발명의 제4 실시예에 따른 패키지기판 제조방법에서는 금속블럭(B)의 형상이 직육면체가 아닐 수 있다. 다만, 금속필라(120)는 직육면체 형상을 가질 수 있다.Referring to FIG. 19, in the package substrate manufacturing method according to the fourth embodiment of the present invention, the shape of the metal block B may not be a rectangular parallelepiped. However, the metal pillar 120 may have a rectangular parallelepiped shape.

도 20은 본 발명의 제5 실시예에 따른 패키지기판을 제조하는 방법 일부를 나타낸 도면이다.Figure 20 is a diagram showing part of a method for manufacturing a package substrate according to the fifth embodiment of the present invention.

도 20을 참조하면, 본 발명의 제5 실시예에 따른 패키지기판에서는 금속페이스트(A)를 제거하는 단계에서, 금속블럭(B)에 대응하여 형성된 금속페이스트(A)만 제거될 뿐, 금속필라(120)에 대응하여 형성된 금속페이스트(A)는 제거되지 않는다. 에칭 레지스트(E)가 이용되며, 금속페이스트(A) 일부가 먼저 제거된 후 금속블럭(B)이 제거될 수 있다.Referring to FIG. 20, in the step of removing the metal paste (A) in the package substrate according to the fifth embodiment of the present invention, only the metal paste (A) formed corresponding to the metal block (B) is removed, and the metal pillar The metal paste (A) formed corresponding to (120) is not removed. An etching resist (E) is used, and a portion of the metal paste (A) may be removed first and then the metal block (B) may be removed.

이상, 본 발명의 일 실시예에 대하여 설명하였으나, 해당 기술 분야에서 통상의 지식을 가진 자라면 특허청구범위에 기재된 본 발명의 사상으로부터 벗어나지 않는 범위 내에서, 구성 요소의 부가, 변경, 삭제 또는 추가 등에 의해 본 발명을 다양하게 수정 및 변경시킬 수 있을 것이며, 이 또한 본 발명의 권리범위 내에 포함된다고 할 것이다.Above, an embodiment of the present invention has been described, but those skilled in the art can add, change, delete or add components without departing from the spirit of the present invention as set forth in the patent claims. The present invention may be modified and changed in various ways, and this will also be included within the scope of rights of the present invention.

100: 제1 패키지기판
110: 제1 절연층
111: 제1 캐비티
112: 제3 회로
120: 금속필라
130: 제2 절연층
131: 제1 비아
132: 제2 비아
133: 제1 회로
140: 패드
150: 제1 솔더 레지스트층
151: 제2 캐비티
152: 개구
160: 제3 절연층
161: 제3 비아
162: 제2 회로
170: 제2 솔더 레지스트층
180: 제1 전자부품
200: 제2 패키지기판
210: 기판
220: 제2 전자부품
SB: 솔더볼
S: 시드층
P: 도금층
B: 금속블럭
D: 드라이필름
A: 금속페이스트100: First package substrate
110: first insulating layer
111: first cavity
112: Third circuit
120: Metal pillar
130: second insulating layer
131: first via
132: second via
133: first circuit
140: pad
150: first solder resist layer
151: second cavity
152: opening
160: third insulating layer
161: third via
162: second circuit
170: second solder resist layer
180: first electronic component
200: Second package substrate
210: substrate
220: Second electronic component
SB: solder ball
S: seed layer
P: plating layer
B: Metal block
D: dry film
A: Metal paste

Claims (15)

제1 캐비티가 구비된 제1 절연층;
상기 제1 절연층을 두께 방향으로 관통하여 형성되는 금속필라;
상기 제1 절연층 하측에 배치되어, 상기 금속필라의 하면을 실질적으로 전부 커버하는 시드층 및 상기 시드층 상에 배치되는 도금층을 포함하는 제1 회로;
상기 제1 회로를 매립하도록 상기 제1 절연층 하에 적층되는 제2 절연층;
상기 제1 캐비티에 의하여 상면이 노출되도록 상기 제2 절연층에 매립된 패드; 및
상기 제1 캐비티 상에 위치하는 제2 캐비티가 구비되고, 상기 제1 절연층 상에 형성되며, 상기 금속필라 상면을 노출시키도록 상기 금속필라의 상면의 크기와 실질적으로 동일한 크기의 개구가 형성된 제1 솔더 레지스트층을 포함하고,
상기 금속필라의 두께는 상기 제1 절연층의 두께보다 크고,
상기 금속필라의 상면은 상기 제1 절연층 상면과 상기 제1 솔더 레지스트층 상면 사이에 위치하고,
상기 금속필라의 하면은 상기 제1 절연층의 하면과 실질적으로 코플래너한 패키지기판.
a first insulating layer provided with a first cavity;
a metal pillar formed to penetrate the first insulating layer in the thickness direction;
a first circuit including a seed layer disposed below the first insulating layer and covering substantially the entire lower surface of the metal pillar and a plating layer disposed on the seed layer;
a second insulating layer laminated under the first insulating layer to bury the first circuit;
a pad buried in the second insulating layer so that its upper surface is exposed by the first cavity; and
A second cavity is provided on the first cavity, is formed on the first insulating layer, and has an opening substantially the same size as the upper surface of the metal pillar to expose the upper surface of the metal pillar. 1 comprising a solder resist layer,
The thickness of the metal pillar is greater than the thickness of the first insulating layer,
The upper surface of the metal pillar is located between the upper surface of the first insulating layer and the upper surface of the first solder resist layer,
A package substrate in which a lower surface of the metal pillar is substantially coplanar with a lower surface of the first insulating layer.
 제1항에 있어서,
상기 패드 하부와 연결되도록 상기 제2 절연층을 관통하는 제1 비아; 및
상기 제1 회로의 하부와 연결되도록 상기 제2 절연층을 관통하는 제2 비아를 더 포함하는 패키지기판.
According to paragraph 1,
a first via penetrating the second insulating layer to be connected to the lower part of the pad; and
A package substrate further comprising a second via penetrating the second insulating layer to be connected to a lower portion of the first circuit.
 제2항에 있어서,
상기 제2 절연층 하에 적층되는 제3 절연층; 및
상기 제1 비아 및 상기 제2 비아 중 적어도 하나와 연결되는 제3 비아가 형성된 패키지기판.
According to paragraph 2,
a third insulating layer laminated under the second insulating layer; and
A package substrate having a third via connected to at least one of the first via and the second via.
 제3항에 있어서,
상기 제3 비아와 전기적으로 연결되도록 상기 제3 절연층 하면에 형성되는 제2 회로; 및
상기 제2 회로를 커버하도록 상기 제3 절연층 하면에 적층되는 제2 솔더 레지스트층을 더 포함하는 패키지기판.
According to paragraph 3,
a second circuit formed on the lower surface of the third insulating layer to be electrically connected to the third via; and
A package substrate further comprising a second solder resist layer laminated on a lower surface of the third insulating layer to cover the second circuit.
 제1항에 있어서,
상기 제1 캐비티는 복수로 형성되고,
상기 패드는 복수로 형성되고,
복수의 상기 패드 중 적어도 하나는 복수의 상기 제1 캐비티에 의하여 노출되는 패키지기판.
According to paragraph 1,
The first cavity is formed in plural,
The pad is formed in plural,
A package substrate in which at least one of the plurality of pads is exposed by the plurality of first cavities.
 제1항에 있어서,
상기 제1 캐비티의 단면적은 상기 제1 절연층의 상면에서 하면으로 갈수록 작아지는 패키지기판.
According to paragraph 1,
A package substrate in which the cross-sectional area of the first cavity becomes smaller from the top to the bottom of the first insulating layer.
 제1항에 있어서,
상기 금속필라 상면에 형성되는 금속페이스트를 더 포함하는 패키지기판.
According to paragraph 1,
A package substrate further comprising a metal paste formed on the upper surface of the metal pillar.
 캐리어에 제1 솔더 레지스트층을 적층하는 단계;
상기 제1 솔더 레지스트층를 패터닝하여 개구와 캐비티를 형성하는 단계;
상기 개구 내에 금속필라를 삽입하고, 캐비티에 금속블럭을 삽입하는 단계;
상기 금속필라와 상기 금속블럭의 측면을 커버하도록 상기 솔더 레지스트층 상에 제1 절연층을 적층하는 단계;
상기 금속블럭 표면에 상기 제1 절연층에 대해 돌출되는 패드를 형성하는 단계;
상기 패드를 커버하도록 상기 제1 절연층 상에 제2 절연층을 적층하는 단계; 및
상기 패드가 상기 제2 절연층에 대해 노출되도록 상기 금속블럭을 제거하는 단계를 포함하는 패키지기판 제조방법.
Laminating a first solder resist layer on a carrier;
patterning the first solder resist layer to form openings and cavities;
Inserting a metal pillar into the opening and inserting a metal block into the cavity;
laminating a first insulating layer on the solder resist layer to cover the metal pillar and side surfaces of the metal block;
forming a pad on the surface of the metal block that protrudes from the first insulating layer;
laminating a second insulating layer on the first insulating layer to cover the pad; and
A package substrate manufacturing method comprising removing the metal block so that the pad is exposed to the second insulating layer.
 제8항에 있어서,
상기 개구와 상기 캐비티 바닥에 금속페이스트를 형성하는 단계를 더 포함하고,
상기 금속필라와 상기 금속블럭은 상기 금속페이스트 상면에 위치하는 패키지기판 제조방법.
According to clause 8,
Further comprising forming a metal paste on the opening and the bottom of the cavity,
A method of manufacturing a package substrate, wherein the metal pillar and the metal block are located on the upper surface of the metal paste.
 제9항에 있어서,
상기 금속블럭을 제거하는 단계 이후에,
상기 금속페이스트를 제거하는 단계를 더 포함하는 패키지기판 제조방법.
According to clause 9,
After removing the metal block,
A package substrate manufacturing method further comprising removing the metal paste.
 제10항에 있어서,
상기 금속페이스트를 제거하는 단계에서,
상기 개구에 형성된 금속페이스트를 제외하고, 상기 캐비티에 형성된 금속페이스트만 제거하는 패키지기판 제조방법.
According to clause 10,
In the step of removing the metal paste,
A method of manufacturing a package substrate in which only the metal paste formed in the cavity is removed, excluding the metal paste formed in the opening.
 제8항에 있어서,
상기 제2 절연층을 적층하는 단계 이후에,
상기 제2 절연층 내에, 상기 패드와 연결되는 제1 비아와 상기 금속필라와 연결되는 제2 비아를 형성하는 단계를 더 포함하는 패키지기판 제조방법.
According to clause 8,
After laminating the second insulating layer,
A method of manufacturing a package substrate further comprising forming a first via connected to the pad and a second via connected to the metal pillar in the second insulating layer.
 제12항에 있어서,
상기 제2 절연층 상에 제3 절연층을 적층하는 단계; 및
상기 제3 절연층 내에 상기 제1 비아 및 상기 제2 비아 중 적어도 하나와 연결되는 제3 비아를 형성하는 단계를 더 포함하는 패키지기판 제조방법.
According to clause 12,
Laminating a third insulating layer on the second insulating layer; and
A method of manufacturing a package substrate further comprising forming a third via connected to at least one of the first via and the second via in the third insulating layer.
 제8항에 있어서,
상기 캐비티는 복수로 형성되고,
상기 패드는 복수로 형성되고,
복수의 상기 패드 중 적어도 하나는 복수의 상기 캐비티에 의하여 노출되는 패키지기판 제조방법.
According to clause 8,
The cavity is formed in plural,
The pad is formed in plural,
A method of manufacturing a package substrate wherein at least one of the plurality of pads is exposed by the plurality of cavities.
 제8항에 있어서,
상기 제2 절연층을 적층하는 단계 이전에,
상기 제1 절연층 상에 회로를 형성하는 단계를 더 포함하고,
상기 제2 절연층을 적층하는 단계에서,
상기 제2 절연층은 상기 패드 및 상기 회로를 커버하는 패키지기판 제조방법. According to clause 8,
Before laminating the second insulating layer,
Further comprising forming a circuit on the first insulating layer,
In the step of laminating the second insulating layer,
The second insulating layer covers the pad and the circuit.
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