KR20230149746A - 반도체 패키지 - Google Patents

반도체 패키지 Download PDF

Info

Publication number
KR20230149746A
KR20230149746A KR1020230051401A KR20230051401A KR20230149746A KR 20230149746 A KR20230149746 A KR 20230149746A KR 1020230051401 A KR1020230051401 A KR 1020230051401A KR 20230051401 A KR20230051401 A KR 20230051401A KR 20230149746 A KR20230149746 A KR 20230149746A
Authority
KR
South Korea
Prior art keywords
insulating layer
layer
semiconductor package
semiconductor chip
conductive
Prior art date
Application number
KR1020230051401A
Other languages
English (en)
Inventor
권용태
오동훈
김효영
이영진
손은영
Original Assignee
주식회사 네패스
주식회사 네패스라웨
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 주식회사 네패스, 주식회사 네패스라웨 filed Critical 주식회사 네패스
Publication of KR20230149746A publication Critical patent/KR20230149746A/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/07—Structure, shape, material or disposition of the bonding areas after the connecting process
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3121—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation
    • H01L23/3128—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation the substrate having spherical bumps for external connection
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49811—Additional leads joined to the metallisation on the insulating substrate, e.g. pins, bumps, wires, flat leads
    • H01L23/49816—Spherical bumps on the substrate for external connection, e.g. ball grid arrays [BGA]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49838—Geometry or layout
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49866—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers characterised by the materials
    • H01L23/49894—Materials of the insulating layers or coatings
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/5226—Via connections in a multilevel interconnection structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/528—Geometry or layout of the interconnection structure
    • H01L23/5286—Arrangements of power or ground buses
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/562—Protection against mechanical damage
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/023—Redistribution layers [RDL] for bonding areas
    • H01L2224/0233—Structure of the redistribution layers
    • H01L2224/02331—Multilayer structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/023—Redistribution layers [RDL] for bonding areas
    • H01L2224/0237—Disposition of the redistribution layers
    • H01L2224/02381—Side view
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/023—Redistribution layers [RDL] for bonding areas
    • H01L2224/024—Material of the insulating layers therebetween
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Geometry (AREA)
  • Production Of Multi-Layered Print Wiring Board (AREA)

Abstract

본 발명의 기술적 사상은 제1 하부 절연층, 상기 제1 하부 절연층 내의 하부 연결 패드, 상기 제1 하부 절연층 상의 제2 하부 절연층, 및 상기 제2 하부 절연층 내의 하부 재배선 패턴들을 포함하고, 상기 제1 하부 절연층의 두께는 상기 제2 하부 절연층의 두께보다 작고 상기 제1 하부 절연층의 물질과 상기 제2 하부 절연층의 물질은 서로 상이한, 하부 구조체; 상기 하부 구조체 상의 중간 구조체로서, 상기 하부 구조체 상에 실장된 반도체 칩, 상기 하부 구조체 상에서 상기 반도체 칩을 둘러싸는 몰딩층, 및 상기 몰딩층을 관통하는 수직 연결 도전체를 포함하는, 중간 구조체; 및 상기 중간 구조체 상의 상부 구조체로서, 상기 중간 구조체를 덮는 제1 상부 절연층, 상기 제1 상부 절연층 내의 상부 재배선 패턴들, 상기 제1 상부 절연층 상의 제2 상부 절연층, 및 상기 제2 상부 절연층 내의 상부 연결 패드를 포함하고, 상기 제2 상부 절연층의 두께는 상기 제1 상부 절연층의 두께보다 작고 상기 제2 상부 절연층의 물질과 상기 제1 상부 절연층의 물질은 서로 상이한, 상부 구조체;를 포함하는 반도체 패키지를 제공한다.

Description

반도체 패키지 {SEMICONDUCTOR PACKAGE}
본 발명의 기술적 사상은 반도체 패키지에 관한 것이다.
반도체 패키지를 구성하는 컴퍼넌트들 간의 열 팽창 계수의 차이로 야기된 응력은 반도체 패키지에 워피지(warpage)를 발생시킨다. 이러한 워피지는 반도체 패키지의 기계적 결함 및 전기적 결함을 일으키는 원인이 된다. 최근, 전자기기의 소형화에 따라 반도체 패키지의 두께가 점차 얇아지고 있으며, 반도체 패키지의 크기가 얇을수록 워피지에 따른 반도체 패키지의 손상이 커진다. 이에 따라, 반도체 패키지를 얇은 두께로 제조하면서도 반도체 패키지의 워피지를 억제하기 위한 다양한 시도가 이루어지고 있다.
본 발명의 기술적 사상이 해결하고자 하는 과제는 신뢰성이 향상된 반도체 패키지를 제공하는데 있다.
상술한 과제를 해결하기 위하여 본 발명의 기술적 사상은 제1 하부 절연층, 상기 제1 하부 절연층 내의 하부 연결 패드, 상기 제1 하부 절연층 상의 제2 하부 절연층, 및 상기 제2 하부 절연층 내의 하부 재배선 패턴들을 포함하고, 상기 제1 하부 절연층의 두께는 상기 제2 하부 절연층의 두께보다 작고 상기 제1 하부 절연층의 물질과 상기 제2 하부 절연층의 물질은 서로 상이한, 하부 구조체; 상기 하부 구조체 상의 중간 구조체로서, 상기 하부 구조체 상에 실장된 반도체 칩, 상기 하부 구조체 상에서 상기 반도체 칩을 둘러싸는 몰딩층, 및 상기 몰딩층을 관통하는 수직 연결 도전체를 포함하는, 중간 구조체; 및 상기 중간 구조체 상의 상부 구조체로서, 상기 중간 구조체를 덮는 제1 상부 절연층, 상기 제1 상부 절연층 내의 상부 재배선 패턴들, 상기 제1 상부 절연층 상의 제2 상부 절연층, 및 상기 제2 상부 절연층 내의 상부 연결 패드를 포함하고, 상기 제2 상부 절연층의 두께는 상기 제1 상부 절연층의 두께보다 작고 상기 제2 상부 절연층의 물질과 상기 제1 상부 절연층의 물질은 서로 상이한, 상부 구조체;를 포함하는 반도체 패키지를 제공한다.
예시적인 실시예들에서, 상기 제1 하부 절연층의 열팽창 계수는 상기 제2 하부 절연층의 열팽창 계수보다 작고, 상기 제2 상부 절연층의 열팽창 계수는 상기 제1 상부 절연층의 열팽창 계수보다 작은 것을 특징으로 한다.
예시적인 실시예들에서, 상기 제1 하부 절연층의 물질과 상기 제2 상부 절연층의 물질은 서로 동일하고, 상기 제2 하부 절연층의 물질과 상기 제1 상부 절연층의 물질은 서로 동일한 것을 특징으로 한다.
예시적인 실시예들에서, 상기 제1 하부 절연층의 열팽창 계수는 상기 제2 상부 절연층의 열팽창 계수와 동일한 것을 특징으로 한다.
예시적인 실시예들에서, 상기 하부 연결 패드의 하면과 상기 제1 하부 절연층의 하면은 동일 평면 상에 있고, 상기 하부 연결 패드의 상기 하면에 부착된 외부 연결 단자를 더 포함하는 것을 특징으로 한다.
예시적인 실시예들에서, 상기 상부 연결 패드의 상면과 상기 제2 상부 절연층의 상면은 동일 평면 상에 있는 것을 특징으로 한다.
예시적인 실시예들에서, 상기 반도체 칩의 하면에 부착된 도전성 필라; 및 상기 도전성 필라와 상기 하부 재배선 패턴들 중 상기 제2 하부 절연층의 상면 상에 마련된 하부 재배선 패턴 사이에 제공된 도전성 접착층;을 더 포함하는 것을 특징으로 한다.
예시적인 실시예들에서, 상기 몰딩층의 상면과 상기 반도체 칩의 상면은 동일 평면 상에 있고, 상기 상부 구조체는 상기 제1 상부 절연층 내에 제공되고 상기 몰딩층의 상기 상면 및 상기 반도체 칩의 상기 상면을 따라 연장된 접지층을 더 포함하는 것을 특징으로 한다.
예시적인 실시예들에서, 상기 상부 구조체는, 상기 제1 상부 절연층과 상기 중간 구조체 사이의 상부 접착 절연층; 및 상기 상부 접착 절연층 내에 있고, 상기 수직 연결 도전체와 상기 상부 재배선 패턴들 중 상기 제1 상부 절연층의 하면 상에 마련된 상부 재배선 패턴 사이에 제공된 상부 도전성 패드;를 더 포함하는 것을 특징으로 한다.
예시적인 실시예들에서, 상기 하부 구조체는, 상기 제2 하부 절연층과 상기 중간 구조체 사이의 하부 접착 절연층; 및 상기 하부 접착 절연층 내의 하부 도전성 패드;를 더 포함하고, 상기 중간 구조체는 상기 반도체 칩과 상기 하부 도전성 패드 사이에 마련된 도전성 필라를 더 포함하는 것을 특징으로 한다.
본 발명의 예시적인 실시예들에 의하면, 반도체 패키지의 최하부에 있는 절연층과 반도체 패키지의 최상부에 있는 절연층을 상대적으로 낮은 열팽창 계수를 가지도록 구성함으로써, 반도체 패키지의 워피지를 개선할 수 있다. 이에 따라 반도체 패키지의 신뢰성이 향상될 수 있다.
도 1은 본 발명의 예시적인 실시예들에 따른 반도체 패키지를 나타내는 단면도이다.
도 2a 내지 도 2c는 본 발명의 예시적인 실시예들에 따른 반도체 패키지의 제조 방법을 나타내는 단면도들이다.
도 3은 본 발명의 예시적인 실시예들에 따른 반도체 패키지를 나타내는 단면도이다.
도 4a 및 도 4b는 본 발명의 예시적인 실시예들에 따른 반도체 패키지의 제조 방법을 나타내는 단면도들이다.
도 5는 본 발명의 예시적인 실시예들에 따른 반도체 패키지를 나타내는 단면도이다.
도 6a 및 도 6b는 본 발명의 예시적인 실시예들에 따른 반도체 패키지의 제조 방법을 나타내는 단면도들이다.
도 7은 본 발명의 예시적인 실시예들에 따른 반도체 패키지를 나타내는 단면도이다.
이하, 첨부도면을 참조하여 본 개시의 예시적인 실시예들을 상세히 설명하기로 한다. 그러나, 본 개시의 예시적인 실시예들은 여러 가지 다른 형태로 변형될 수 있으며, 본 개시의 범위가 아래에서 상술하는 실시예들로 인해 한정되어지는 것으로 해석되어져서는 안 된다. 본 개시의 예시적인 실시예들은 당 업계에서 평균적인 지식을 가진 자에게 본 개시의 개념을 보다 완전하게 설명하기 위해서 제공되어지는 것으로 해석되는 것이 바람직하다. 동일한 부호는 시종 동일한 요소를 의미한다. 나아가, 도면에서의 다양한 요소와 영역은 개략적으로 그려진 것이다. 따라서, 본 개시의 개념은 첨부한 도면에 그려진 상대적인 크기나 간격에 의해 제한되어지지 않는다.
제1, 제2 등의 용어는 다양한 구성 요소들을 설명하는 데 사용될 수 있지만, 상기 구성 요소들은 상기 용어들에 의해 한정되지 않는다. 상기 용어들은 하나의 구성 요소를 다른 구성 요소로부터 구별하는 목적으로만 사용된다. 예를 들어, 본 개시의 권리 범위를 벗어나지 않으면서 제 1 구성 요소는 제 2 구성 요소로 명명될 수 있고, 반대로 제 2 구성 요소는 제 1 구성 요소로 명명될 수 있다.
본 개시에서 사용한 용어는 단지 특정한 실시예들을 설명하기 위해 사용된 것으로서, 본 개시의 개념을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함한다" 또는 "갖는다" 등의 표현은 명세서에 기재된 특징, 개수, 단계, 동작, 구성 요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 개수, 동작, 구성 요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
달리 정의되지 않는 한, 여기에 사용되는 모든 용어들은 기술 용어와 과학 용어를 포함하여 본 개시의 개념이 속하는 기술 분야에서 통상의 지식을 가진 자가 공통적으로 이해하고 있는 바와 동일한 의미를 지닌다. 또한, 통상적으로 사용되는, 사전에 정의된 바와 같은 용어들은 관련되는 기술의 맥락에서 이들이 의미하는 바와 일관되는 의미를 갖는 것으로 해석되어야 하며, 여기에 명시적으로 정의하지 않는 한 과도하게 형식적인 의미로 해석되어서는 아니 될 것임은 이해될 것이다.
본 명세서에서, 수직 방향은 Z방향으로 정의되고, 수평 방향은 Z방향에 수직한 방향으로 정의될 수 있다. 제1 수평 방향은 X방향으로 지칭될 수 있고, 제2 수평 방향은 Y방향으로 지칭될 수 있다. 수직 레벨은 수직 방향에 따른 위치를 지칭할 수 있고, 수평 폭은 수평 방향에 따른 길이를 지칭할 수 있고, 수직 길이 또는 두께는 수직 방향에 따른 길이를 지칭할 수 있다.
도 1은 본 발명의 예시적인 실시예들에 따른 반도체 패키지(100)를 나타내는 단면도이다.
도 1을 참조하면, 반도체 패키지(100)는 배선 구조체를 포함하는 하부 구조체(LS), 하부 구조체(LS) 상에 배치되고 반도체 칩(131)을 포함하는 중간 구조체(MS), 및 중간 구조체(MS) 상에 배치되고 배선 구조체를 포함하는 상부 구조체(US)를 포함할 수 있다. 하부 구조체(LS), 중간 구조체(MS) 및 상부 구조체(US)는 서로 동일한 평면적을 가질 수 있다. 하부 구조체(LS)의 측벽, 중간 구조체(MS)의 측벽, 및 상부 구조체(US)의 측벽은 수직 방향(예를 들어, Z방향)으로 정렬될 수 있다.
하부 구조체(LS)는 수직으로 적층된 제1 배선층(110) 및 제2 배선층(120)을 포함할 수 있다. 상기 하부 구조체(LS)는 하부 재배선(redistribution) 구조체로 지칭될 수도 있다.
제1 배선층(110)은 제1 하부 절연층(111) 및 제1 하부 절연층(111) 내에 제공된 하부 연결 패드들(113)을 포함할 수 있다. 제1 하부 절연층(111)은 절연성 폴리머, 에폭시, 또는 이들의 조합으로 형성될 수 있다. 하부 연결 패드들(113)은 도전 물질, 예를 들어 구리(Cu), 알루미늄(Al)과 같은 금속을 포함할 수 있다.
제1 배선층(110)의 하측에는 외부 연결 단자들(191)이 부착될 수 있다. 외부 연결 단자들(191)은 하부 연결 패드들(113)의 하면들에 부착될 수 있다. 외부 연결 단자들(191)은 솔더볼 또는 솔더 범프로부터 형성될 수 있다. 반도체 패키지(100)는 외부 연결 단자들(191)에 의해 외부 기기에 전기적 및 물리적으로 연결될 수 있다. 반도체 패키지(100)와 외부 기기는 외부 연결 단자들(191)을 통해, 입출력 데이터 신호, 제어 신호, 전원 신호, 및/또는 접지 신호를 송수신하도록 구성될 수 있다. 또한, 제1 배선층(110)의 하측에는 수동 부품(193)이 부착될 수 있다. 수동 부품(193)은 커패시터, 인덕터, 저항 등을 포함할 수 있다.
개개의 하부 연결 패드(113)는, 평면에서 보았을 때, 원형 또는 사각형과 같은 다각형 형태를 가질 수 있다.
개개의 하부 연결 패드(113)의 하면은 제1 하부 절연층(111)에 의해 덮이지 않을 수 있다. 예시적인 실시예들에서, 하부 연결 패드(113)의 하면은 평면이고, 하부 연결 패드(113)의 하면은 제1 하부 절연층(111)의 하면과 동일 평면(coplanar) 상에 있을 수 있다. 또한, 도 1에 도시된 바와 같이, 하부 연결 패드들(113) 중 일부는 제1 하부 절연층(111)을 수직으로 관통하고, 제1 하부 절연층(111)의 상면과 동일 평면에 있는 상면을 가질 수 있다.
제2 배선층(120)은 제2 하부 절연층(121) 및 제2 하부 절연층(121) 내에 제공된 하부 재배선 패턴들(123)을 포함할 수 있다.
제2 하부 절연층(121)은 수직 방향(예를 들어, Z방향)으로 상호 적층된 복수의 서브 절연층을 포함하며, 복수의 서브 절연층의 집합체로 이해될 수 있다. 제2 하부 절연층(121)의 복수의 서브 절연층은 각각, 절연성 폴리머, 에폭시, 또는 이들의 조합으로 형성될 수 있다. 제2 하부 절연층(121)의 복수의 서브 절연층은 동일한 물질 조성을 가질 수 있다. 제1 하부 절연층(111)의 두께는 제2 하부 절연층(121)의 두께보다 작을 수 있다. 예시적인 실시예들에서, 제1 하부 절연층(111)의 물질은 제2 하부 절연층(121)의 물질과 상이할 수 있다. 예시적인 실시예들에서, 제1 하부 절연층(111)은 비감광성 절연 물질을 포함할 수 있고, 제2 하부 절연층(121)은 감광성 절연 물질(예를 들어, 감광성 폴리이미드)을 포함할 수 있다.
하부 재배선 패턴들(123)은 제2 하부 절연층(121) 내에 제공되고, 하부 연결 패드들(113)과 중간 구조체(MS) 사이에서 전기적 신호 경로를 제공할 수 있다. 예를 들어, 하부 재배선 패턴들(123)은 하부 연결 패드들(113)과 반도체 칩(131) 사이 및/또는 하부 연결 패드들(113)과 중간 구조체(MS)의 수직 연결 도전체들(143) 사이에서 전기적 신호 경로를 제공할 수 있다. 하부 재배선 패턴들(123)은 제2 하부 절연층(121) 내에서 다층 배선 구조를 구성할 수 있다.
하부 재배선 패턴들(123)은 제1 하부 절연층(111)의 상면 및 제2 하부 절연층(121)의 복수의 서브 절연층의 상면들 중 어느 하나의 표면을 따라 연장된 제1 도전층들(123L)과, 제2 하부 절연층(121)의 복수의 서브 절연층 중 적어도 하나의 층을 관통하여 수직 방향(예를 들어, Z방향)으로 연장된 제1 도전성 비아 패턴들(123V)을 포함할 수 있다. 제1 도전층들(123L)은 서로 다른 수직 레벨에 배치되어 다층 구조를 형성할 수 있다. 제1 도전층들(123L)은 각각, 제1 하부 절연층(111)의 상면 및 제2 하부 절연층(121)의 복수의 서브 절연층의 상면들 중 어느 하나의 표면을 따라 라인 형태로 연장된 라인 패턴을 포함할 수 있다. 복수의 하부 재배선 패턴들(123) 중 제2 하부 절연층(121)의 상면 상에 있는 최상부(uppermost)의 하부 재배선 패턴(123)은 반도체 칩(131)과의 전기적 연결을 위한 도전성 필라(133)가 부착되는 칩 연결 패드(1231)를 포함할 수 있다. 복수의 하부 재배선 패턴들(123) 중 제1 배선층(110)에 접하는 최하부(lowermost)의 하부 재배선 패턴(123)은 외부 연결 패드에 연결될 수 있다. 제1 도전성 비아 패턴들(123V)은 서로 다른 수직 레벨에 배치된 제1 도전층들(123L) 사이를 전기적으로 연결할 수 있다. 예시적인 실시예들에서, 개개의 제1 도전성 비아 패턴(123V)은 하부 구조체(LS)의 하면에 인접할수록 수평 폭이 좁아지는 테이퍼 형태를 가질 수 있다. 하부 재배선 패턴들(123)은 도전 물질, 예를 들어 구리(Cu), 알루미늄(Al)과 같은 금속을 포함할 수 있다.
중간 구조체(MS)는 반도체 칩(131), 몰딩층(141), 및 수직 연결 도전체들(143)을 포함할 수 있다.
반도체 칩(131)은 하부 구조체(LS)의 제2 배선층(120) 상에 실장될 수 있다. 예시적인 실시예들에서, 반도체 칩(131)은 플립 칩 방식으로 제2 배선층(120) 상에 실장될 수 있다. 반도체 칩(131)은 서로 반대된 상면 및 하면을 포함할 수 있으며, 반도체 칩(131)의 하면은 칩 패드들이 마련된 패드면일 수 있다. 반도체 칩(131)의 하면에는 반도체 칩(131)의 칩 패드들에 연결된 도전성 필라들(133)이 부착되며, 반도체 칩(131)은 도전성 필라들(133)을 통해 제2 배선층(120)의 상부 재배선 패턴들(153)에 전기적으로 연결될 수 있다. 좀 더 구체적으로, 개개의 도전성 필라(133)는 대응된 칩 연결 패드(1231)에 연결될 수 있다.
예시적인 실시예들에서, 개개의 도전성 필라(133)와 칩 연결 패드(1231) 사이에는 도전성 접착층(145)이 개재될 수 있고, 개개의 도전성 필라(133)와 칩 연결 패드(1231)는 도전성 접착층(145)을 통해 물리적 및 전기적으로 연결될 수 있다. 상기 도전성 접착층(145)은 예를 들어, 솔더를 포함할 수 있다.
반도체 칩(131)은 서로 반대된 활성면과 비활성면을 가진 반도체 기판과, 반도체 기판의 활성면에 형성되는 소자층을 포함할 수 있다. 상기 반도체 기판의 비활성면은 반도체 칩(131)의 상면(1311)일 수 있다. 소자층은 다양한 종류의 복수의 개별 소자(individual devices)가 형성될 수 있다. 예컨대, 상기 복수의 개별 소자는 다양한 미세 전자 소자 (microelectronic devices), 예를 들면 CMOS 트랜지스터 (complementary metal-oxide-semiconductor transistor) 등과 같은 MOSFET (metal-oxide-semiconductor field effect transistor), 시스템 LSI (large scale integration), CIS (CMOS imaging sensor) 등과 같은 이미지 센서, MEMS (micro-electro-mechanical system), PM(Power Management) IC, 능동 소자, 수동 소자 등을 포함할 수 있다. 예시적인 실시예들에서, 반도체 칩(131)은 예를 들면, 메모리 칩 또는 로직 칩일 수 있다.
예시적인 실시예들에서, 중간 구조체(MS)는 복수의 반도체 칩(131)을 포함할 수도 있다. 상기 복수의 반도체 칩(131)은 동종의 반도체 칩(131)일 수도 있고, 이종의 반도체 칩(131)일 수도 있다. 상기 복수의 반도체 칩(131)은 제2 배선층(120)의 상부 재배선 패턴들(153)을 통해 상호 전기적으로 연결될 수 있다.
몰딩층(141)은 하부 구조체(LS) 상에 배치되고, 반도체 칩(131)을 둘러쌀 수 있다. 예시적인 실시예들에서, 몰딩층(141)은 반도체 칩(131)의 측면을 덮되, 반도체 칩(131)의 상면(1311)은 덮지 않을 수 있다. 이 경우, 몰딩층(141)의 상면(1411)은 반도체 칩(131)의 상면(1311)과 동일 평면 상에 있을 수 있다. 다른 예시적인 실시예들에서, 몰딩층(141)은 반도체 칩(131)의 상면(1311) 및 측면을 모두 덮을 수 있다. 또한, 몰딩층(141)의 측벽은 제2 하부 절연층(121)의 측벽과 수직으로 정렬될 수 있다. 몰딩층(141)은 예를 들어 에폭시 몰딩 컴파운드로 형성될 수 있으나, 이에 한정되는 것은 아니다.
반도체 칩(131)과 하부 구조체(LS) 사이에는 언더필 물질층(147)이 배치될 수 있다. 언더필 물질층(147)은 에폭시 또는 비전도성 필름에 의해 형성될 수 있다. 언더필 물질층(147)은 반도체 칩(131)과 하부 구조체(LS) 사이의 틈을 채우고, 도전성 필라들(133) 및 도전성 접착층(145)을 둘러쌀 수 있다. 예시적인 실시예들에서, 몰딩층(141)은 몰디드 언더필 공정을 통해 반도체 칩(131)과 하부 구조체(LS) 사이의 틈을 직접 채울 수 있고, 이 경우 언더필 물질층(147)은 생략될 수 있다.
수직 연결 도전체들(143)은 하부 구조체(LS) 상에 배치되고, 반도체 칩(131)으로부터 측 방향으로 이격될 수 있다. 수직 연결 도전체들(143)은 몰딩층(141)을 수직으로 관통할 수 있고, 수직 방향(예들 들어, Z방향)으로 연장된 기둥 형태를 가질 수 있다. 수직 연결 도전체들(143)은 하부 재배선 패턴들(123)과 상부 구조체(US)의 상부 재배선 패턴들(153) 사이를 전기적으로 연결할 수 있다. 수직 연결 도전체(143)는 구리(Cu), 알루미늄(Al), 솔더, 주석(Sn), 아연(Zn), 납(Pb), 은(Ag), 금(Au), 팔라듐(Pd) 또는 이들의 조합을 포함할 수 있다. 예를 들어, 수직 연결 도전체(143)는 도금 공정을 통해 형성할 수 있다.
예시적인 실시예들에서, 개개의 수직 연결 도전체(143)의 상면은 몰딩층(141)의 상면(1411)에 덮이지 않으며, 개개의 수직 연결 도전체(143)의 상면은 몰딩층(141)의 상면(1411)과 동일 평면 상에 있을 수 있다. 예시적인 실시예들에서, 수직 연결 도전체들(143)의 상면들, 몰딩층(141)의 상면(1411) 및 반도체 칩(131)의 상면(1311)은 중간 구조체(MS)의 상면을 구성할 수 있으며, 중간 구조체(MS)의 상면은 평탄면일 수 있다.
상부 구조체(US)는 수직으로 적층된 제3 배선층(150) 및 제4 배선층(160)을 포함할 수 있다. 상기 상부 구조체(US)는 상부 재배선 구조체로 지칭될 수도 있다.
제3 배선층(150)은 중간 구조체(MS) 상에 제공되고, 제1 상부 절연층(151) 및 제1 상부 절연층(151) 내에 제공된 상부 재배선 패턴들(153)을 포함할 수 있다.
제1 상부 절연층(151)은 수직 방향(예를 들어, Z방향)으로 상호 적층된 복수의 서브 절연층을 포함하며, 복수의 서브 절연층의 집합체로 이해될 수 있다. 제1 상부 절연층(151)의 복수의 서브 절연층은 각각, 절연성 폴리머, 에폭시, 또는 이들의 조합으로 형성될 수 있다. 제1 상부 절연층(151)의 복수의 서브 절연층은 동일한 물질 조성을 가질 수 있다. 제1 상부 절연층(151)의 두께는 제2 하부 절연층(121)의 두께와 동일 또는 유사할 수 있다.
상부 재배선 패턴들(153)은 제1 상부 절연층(151) 내에 제공되고, 제4 배선층(160)의 상부 연결 패드들(163)과 중간 구조체(MS) 사이에서 전기적 신호 경로를 제공할 수 있다. 예를 들어, 상부 재배선 패턴들(153)은 상부 연결 패드들(163)과 반도체 칩(131) 사이 및/또는 상부 연결 패드들(163)과 중간 구조체(MS)의 수직 연결 도전체들(143) 사이에서 전기적 신호 경로를 제공할 수 있다. 상부 재배선 패턴들(153)은 제1 상부 절연층(151) 내에서 다층 배선 구조를 구성할 수 있다.
상부 재배선 패턴들(153)은 중간 구조체(MS)의 상면 및 제1 상부 절연층(151)의 복수의 서브 절연층의 상면들 중 어느 하나의 표면을 따라 연장된 제2 도전층들(153L)과, 제1 상부 절연층(151)의 복수의 서브 절연층 중 적어도 하나의 층을 관통하여 수직 방향(예를 들어, Z방향)으로 연장된 제2 도전성 비아 패턴들(153V)을 포함할 수 있다. 제2 도전층들(153L)은 서로 다른 수직 레벨에 배치되어 다층 구조를 형성할 수 있다. 제2 도전층들(153L)은 각각, 중간 구조체(MS)의 상면 및 제1 상부 절연층(151)의 복수의 서브 절연층의 상면들 중 어느 하나의 표면을 따라 라인 형태로 연장된 라인 패턴을 포함할 수 있다. 복수의 상부 재배선 패턴들(153) 중 최하부의 상부 재배선 패턴(153)은 수직 연결 도전체(143)에 접촉되는 연결 패드(1531)를 포함할 수 있다. 제2 도전성 비아 패턴들(153V)은 서로 다른 수직 레벨에 배치된 제2 도전층들(153L) 사이를 전기적으로 연결할 수 있다. 예시적인 실시예들에서, 개개의 제2 도전성 비아 패턴(153V)은 중간 구조체(MS)의 상면에 인접할수록 수평 폭이 좁아지는 테이퍼 형태를 가질 수 있다. 상부 재배선 패턴들(153)은 도전 물질, 예를 들어 구리(Cu), 알루미늄(Al)과 같은 금속을 포함할 수 있다.
예시적인 실시예들에서, 복수의 상부 재배선 패턴들(153) 중 최하부의 상부 재배선 패턴(153)은 접지층(1533)을 포함할 수 있다. 접지층(1533)은 몰딩층(141)의 상기 상면 및 상기 반도체 칩(131)의 상기 상면을 따라 연장되고, 수직 연결 도전체들(143) 중 적어도 하나에 접촉할 수 있다. 예시적인 실시예들에서, 접지층(1533)은 적어도 반도체 칩(131)의 상면(1311)을 전체적으로 덮을 수 있고, 접지층(1533)의 평면적은 반도체 칩(131)의 상면(1311)의 평면적보다 클 수 있다. 접지층(1533)은 전기적으로 접지될 수 있다. 예를 들어, 외부로부터 제공된 접지 신호는 하부 연결 패드(113), 하부 재배선 패턴(123) 및 수직 연결 도전체(143)를 포함하는 전기적 경로를 통해 접지층(1533)에 인가될 수 있다. 상기 접지층(1533)은 반도체 칩(131)을 덮어 반도체 칩(131)에 대한 전자파 간섭을 차폐할 수 있다. 또한, 상기 접지층(1533)은 반도체 칩(131)의 상면(1311)에 직접 접촉하여, 반도체 칩(131)에서 발생된 열을 방출하기 위한 히트 스프레더(heat spreader)로 기능할 수 있다.
제4 배선층(160)은 제3 배선층(150) 상에 제공되고, 제2 상부 절연층(161) 및 제2 상부 절연층(161) 내에 제공된 상부 연결 패드들(163)을 포함할 수 있다. 제2 상부 절연층(161)은 절연성 폴리머, 에폭시, 또는 이들의 조합으로 형성될 수 있다. 상부 연결 패드들(163)은 상부 재배선 패턴(153)에 전기적으로 연결되 수 있다. 상부 연결 패드들(163)은 도전 물질, 예를 들어 구리(Cu), 알루미늄(Al)과 같은 금속을 포함할 수 있다.
제2 상부 절연층(161)의 두께는 제1 상부 절연층(151)의 두께보다 작을 수 있다. 제2 상부 절연층(161)의 두께는 제1 하부 절연층(111)의 두께와 동일 또는 유사할 수 있다. 예시적인 실시예들에서, 제2 상부 절연층(161)의 물질은 제1 상부 절연층(151)의 물질과 상이할 수 있다. 예시적인 실시예들에서, 제2 상부 절연층(161)은 비감광성 절연 물질을 포함할 수 있고, 제1 상부 절연층(151)은 감광성 절연 물질(예를 들어, 감광성 폴리이미드)을 포함할 수 있다. 예시적인 실시예들에서, 제2 상부 절연층(161)의 물질은 제1 하부 절연층(111)의 물질과 동일할 수 있고, 제1 상부 절연층(151)의 물질은 제2 하부 절연층(121)의 물질과 동일할 수 있다.
개개의 상부 연결 패드(163)는, 평면에서 보았을 때, 원형 또는 사각형과 같은 다각형 형태를 가질 수 있다. 개개의 상부 연결 패드(163)의 상면은 제2 상부 절연층(161)에 의해 덮이지 않을 수 있다. 예시적인 실시예들에서, 상부 연결 패드(163)의 상면은 평면이고, 상부 연결 패드(163)의 상면은 제2 상부 절연층(161)의 상면과 동일 평면 상에 있을 수 있다. 제4 배선층(160)의 상측에는 다른 전자 부품, 예를 들어 반도체 칩 및/또는 반도체 패키지가 배치될 수 있다. 상기 전자 부품들은 상부 연결 패드들(163) 상에 부착된 도전성 연결 단자들을 통해 상부 구조체(US) 상에 부착될 수 있다.
반도체 패키지(100)의 최하부에 있는 제1 하부 절연층(111)과 반도체 패키지(100)의 최상부에 있는 제2 상부 절연층(161)을 상대적으로 낮은 열팽창 계수를 가지는 물질로 형성함으로써, 반도체 패키지(100)의 워피지를 개선할 수 있다. 예시적인 실시예들에서, 제1 하부 절연층(111)의 열팽창 계수는 제2 하부 절연층(121)의 열팽창 계수보다 작을 수 있고, 제2 상부 절연층(161)의 열팽창 계수는 제1 상부 절연층(151)의 열팽창 계수보다 작을 수 있다. 예를 들어, 제2 하부 절연층(121)의 열팽창 계수 및 제1 상부 절연층(151)의 열팽창 계수가 약 30ppm/K 내지 약 40ppm/K 사이일 때, 제1 하부 절연층(111)의 열팽창 계수 및 제2 상부 절연층(161)의 열팽창 계수는 약 5ppm/K 내지 약 30ppm/K 사이일 수 있다.
반도체 패키지(100)의 최하부에 있는 제1 하부 절연층(111)과 반도체 패키지(100)의 최상부에 있는 제2 상부 절연층(161)이 동일 또는 유사한 열팽창 계수를 가지도록 구성함으로써, 반도체 패키지(100)의 워피지를 개선할 수 있다. 예시적인 실시예들에서, 제1 하부 절연층(111)의 열팽창 계수와 제2 상부 절연층(161)의 열팽창 계수는 동일할 수 있고, 반도체 패키지(100)의 상측에서 발생된 열 응력과 반도체 패키지(100)의 하측에서 발생된 열 응력을 상쇄 및 완화할 수 있고, 이에 따라 반도체 패키지(100)의 워피지를 개선할 수 있다.
도 2a 내지 도 2c는 본 발명의 예시적인 실시예들에 따른 반도체 패키지(100)의 제조 방법을 나타내는 단면도들이다. 이하에서, 도 2a 내지 도 2c를 참조하여, 도 1에 도시된 반도체 패키지(100)의 제조 방법을 설명한다.
도 2a를 참조하면, 하부 구조체(LS)를 형성한다. 예를 들면, 하부 구조체(LS)를 형성하기 위하여, 제1 캐리어 기판 상에 제1 배선층(110)을 형성하는 것 및 제1 배선층(110) 상에 제2 배선층(120)을 형성하는 것을 포함할 수 있다. 제1 배선층(110)의 형성 단계는 홀을 가진 제1 하부 절연층(111)을 형성하는 단계, 도금 공정을 통해 제1 하부 절연층(111)의 홀 내에 하부 연결 패드(113)를 형성하는 단계를 수행할 수 있다. 제2 배선층(120)의 형성 단계는 홀들 가진 서브 절연층을 형성하는 단계, 및 도금 공정을 수행하여 서브 절연층의 홀 내의 제1 도전성 비아 패턴들(123V) 및 서브 절연층의 상면 상의 제1 도전층(123L)을 포함하는 하부 재배선 패턴(123)을 형성하는 단계를 포함하며, 제2 배선층(120)을 형성하기 위하여 서브 절연층을 형성하는 단계 및 하부 재배선 패턴(123)을 형성하는 단계를 여러 번 반복 수행할 수 있다.
하부 구조체(LS)를 형성한 이후, 하부 구조체(LS) 상에 하부 재배선 패턴(123)에 전기적 및 물리적으로 연결되는 수직 연결 도전체(143)를 형성한다. 수직 연결 도전체(143)는 도금 공정을 통해 형성될 수 있다.
다음으로, 하부 구조체(LS) 상에 반도체 칩(131)을 실장한다. 반도체 칩(131)은 플립 칩 방식으로 하부 구조체(LS) 상에 실장될 수 있다. 예를 들어, 반도체 칩(131)은 반도체 칩(131)과 하부 구조체(LS) 사이에 개재된 도전성 필라(133) 및 도전성 접착층(145)을 통해 하부 구조체(LS)에 전기적 및 물리적으로 연결될 수 있다. 반도체 칩(131)을 하부 구조체(LS) 상에 실장한 이후, 언더필 공정을 통해 반도체 칩(131)과 하부 구조체(LS) 사이의 틈을 채우는 언더필 물질층(147)을 형성할 수 있다.
다음으로, 하부 구조체(LS) 상에, 반도체 칩(131)의 측벽 및 수직 연결 도전체(143)의 측벽을 둘러싸는 몰딩층(141)을 형성한다. 예를 들면, 몰딩층(141)을 형성하기 위하여, 하부 구조체(LS) 상에 반도체 칩(131) 및 수직 연결 도전체(143)를 덮는 예비 몰딩층(141)을 형성하고, 반도체 칩(131)의 상면(1311) 및 수직 연결 도전체(143)의 상면이 노출될 때까지 예비 몰딩층(141)의 상측으로부터 연마 공정을 수행할 수 있다. 상기 연마 공정은 화학적 기계적 연마 공정과 같은 평탄화 공정을 포함할 수 있다. 상기 연마 공정을 통해 예비 몰딩층(141)의 일부가 제거되며, 연마 공정 후에 잔류하는 예비 몰딩층(141)의 다른 일부는 몰딩층(141)을 구성할 수 있다. 연마 공정을 통해 얻어진 표면은 평탄면일 수 있으며, 반도체 칩(131)의 상면(1311), 몰딩층(141)의 상면(1411), 및 수직 연결 도전체들(143)의 상면들은 동일 평면 상에 있을 수 있다. 반도체 칩(131), 몰딩층(141), 수직 연결 도전체들(143), 도전성 필라들(133) 및 언더필 물질층(147)은 중간 구조체(MS)를 구성할 수 있다.
도 2c를 참조하면, 중간 구조체(MS)를 형성한 이후, 중간 구조체(MS) 상에 상부 구조체(US)를 형성한다. 예를 들면, 상부 구조체(US)를 형성하기 위하여, 중간 구조체(MS) 상에서 제3 배선층(150) 및 제4 배선층(160)을 순차적으로 형성할 수 있다. 제3 배선층(150)의 형성 단계는 홀들 가진 서브 절연층을 형성하는 단계, 및 도금 공정을 수행하여 서브 절연층의 홀 내의 제2 도전성 비아 패턴들(153V) 및 서브 절연층의 상면 상의 제2 도전층(153L)을 포함하는 상부 재배선 패턴(153)을 형성하는 단계를 포함하며, 제3 배선층(150)을 형성하기 위하여 서브 절연층을 형성하는 단계 및 상부 재배선 패턴(153)을 형성하는 단계를 여러 번 반복 수행할 수 있다. 제4 배선층(160)의 형성 단계는 홀을 가진 제2 상부 절연층(161)을 형성하는 단계, 도금 공정을 통해 제2 하부 절연층(121)의 홀 내에 상부 연결 패드(163)를 형성하는 단계를 수행할 수 있다. 이후, 제1 배선층(110)의 하면으로부터 제1 캐리어 기판을 분리하고, 제1 캐리어 기판이 제거되어 노출된 제1 배선층(110)의 하면에 외부 연결 단자들(191) 및 수동 부품(193)을 부착할 수 있다.
도 3은 본 발명의 예시적인 실시예들에 따른 반도체 패키지(102)를 나타내는 단면도이다. 이하에서, 도 1을 참조하여 설명된 반도체 패키지(100)와의 차이점을 중심으로, 도 3의 반도체 패키지(102)에 대해 설명한다.
도 3을 참조하면, 반도체 패키지(102)에서, 상부 구조체(US1)는 제3 배선층(150)과 중간 구조체(MS) 사이에 개재된 상부 접착층(170)을 포함할 수 있다. 상부 접착층(170)은 제1 상부 절연층(151)의 하면과 중간 구조체(MS)의 상면 사이에 개재된 상부 접착 절연층(171)과, 상부 접착 절연층(171) 내에 제공된 상부 도전성 패드들(173)을 포함할 수 있다.
상부 접착 절연층(171)은 중간 구조체(MS)의 상면을 따라 연장되어 중간 구조체(MS)의 상면을 덮을 수 있고, 제3 배선층(150)을 중간 구조체(MS)의 상면에 부착시킬 수 있다. 상부 접착 절연층(171)은 언더필 물질, 에폭시, 또는 비전도성 필름으로부터 형성될 수 있다.
상부 도전성 패드들(173)은 상부 재배선 패턴들(153)과 수직 연결 도전체들(143) 사이를 전기적으로 연결할 수 있다. 상부 재배선 패턴들(153) 중 최하부에 있는 상부 재배선 패턴(153)은 상부 도전성 패드(173)에 연결되는 연결 패드(1531)를 포함할 수 있고, 개개의 상부 도전성 패드(173)는 대응된 연결 패드(1531)와 대응된 수직 연결 도전체(143)의 상면 사이에 배치될 수 있다. 예시적인 실시예들에서, 개개의 상부 도전성 패드(173)의 하면은 상부 접착 절연층(171)에 덮이지 않으며, 개개의 상부 도전성 패드(173)의 하면과 상부 접착 절연층(171)의 하면은 동일 평면 상에 있을 수 있다.
또한, 상부 구조체(US1)의 제3 배선층(150)에서, 개개의 제3 도전성 비아 패턴은 중간 구조체(MS)의 상면으로부터 멀어질수록 수평 폭이 좁아지는 테이퍼 형태를 가질 수 있다.
도 4a 및 도 4b는 본 발명의 예시적인 실시예들에 따른 반도체 패키지(102)의 제조 방법을 나타내는 단면도들이다. 이하에서, 도 4a 및 도 4b를 참조하여 도 3에 도시된 반도체 패키지(102)의 제조 방법을 설명하고, 앞서 설명된 것과 중복된 설명은 생략하거나 간단히 한다.
도 4a를 참조하면, 하부 구조체(LS) 및 중간 구조체(MS)를 포함하는 구조체와, 상부 구조체(US1)를 준비한다. 하부 구조체(LS) 및 중간 구조체(MS)를 포함하는 구조체는, 도 2a 및 도 2b를 참조하여 설명된 것과 실질적으로 동일한 과정을 통해 형성할 수 있다. 상부 구조체(US1)를 준비하는 것은, 제2 캐리어 기판 상에 제4 배선층(160)을 형성하는 것, 제4 배선층(160) 상에 제3 배선층(150)을 형성하는 것, 및 제3 배선층(150) 상에 상부 접착층(170)을 형성하는 것을 포함할 수 있다.
도 4a 및 도 4b를 참조하면, 상부 접착층(170)이 중간 구조체(MS)의 상면과 접하도록 중간 구조체(MS) 위에 상부 구조체(US1)를 위치시킨 이후, 소정의 열을 인가하여 상부 접착층(170)을 중간 구조체(MS)에 부착시킨다. 이후, 도 3에 도시된 바와 같이, 하부 구조체(LS)의 하측에 외부 연결 단자들(191) 및 수동 부품(193)을 부착할 수 있다.
도 5는 본 발명의 예시적인 실시예들에 따른 반도체 패키지(104)를 나타내는 단면도이다. 이하에서, 도 3을 참조하여 설명된 반도체 패키지(102)와의 차이점을 중심으로, 도 5의 반도체 패키지(104)에 대해 설명한다.
도 5을 참조하면, 반도체 패키지(104)에서, 중간 구조체(MS1)의 상면 및 하면은 각각 평면일 수 있다. 몰딩층(141)의 하면, 수직 연결 도전체(143)의 하면, 및 도전성 필라(133)의 하면은 중간 구조체(MS1)의 하면을 구성할 수 있다. 몰딩층(141)의 하면, 수직 연결 도전체(143)의 하면, 및 도전성 필라(133)의 하면은 동일 평면 상에 있을 수 있다.
하부 구조체(LS1)는 제2 배선층(120)과 중간 구조체(MS1) 사이에 개재된 하부 접착층(180)을 포함할 수 있다. 하부 접착층(180)은 제2 하부 절연층(121)의 하면과 중간 구조체(MS1)의 하면 사이에 개재된 하부 접착 절연층(181)과, 하부 접착 절연층(181) 내에 제공된 하부 도전성 패드들(183)을 포함할 수 있다.
하부 접착 절연층(181)은 중간 구조체(MS1)의 하면을 따라 연장되어 중간 구조체(MS1)의 하면을 덮을 수 있다. 하부 접착 절연층(181)은 제2 배선층(120)을 중간 구조체(MS1)의 하면에 부착시킬 수 있다. 하부 접착 절연층(181)은 언더필 물질, 에폭시, 또는 비전도성 필름으로부터 형성될 수 있다.
하부 도전성 패드들(183)은 상부 재배선 패턴들(153)과 수직 연결 도전체들(143) 사이 또는 상부 재배선 패턴들(153)과 도전성 필라들(133) 사이를 전기적으로 연결할 수 있다. 좀 더 구체적으로, 하부 도전성 패드들(183) 중 일부는 칩 연결 패드들(1231)과 도전성 필라들(133)의 하면들 사이에 배치될 수 있고, 하부 도전성 패드들(183) 중 다른 일부는 하부 재배선 패턴들(123) 중 최상부에 있는 하부 재배선 패턴(123)에 포함된 도전성 패드들(1232)과 수직 연결 도전체들(143)의 하면들 사이에 배치될 수 있다. 예시적인 실시예들에서, 개개의 하부 도전성 패드(183)의 상면은 하부 접착 절연층(181)에 덮이지 않으며, 개개의 하부 도전성 패드(183)의 상면과 하부 접착 절연층(181)의 상면은 동일 평면 상에 있을 수 있다.
도 6a 및 도 6b는 본 발명의 예시적인 실시예들에 따른 반도체 패키지(104)의 제조 방법을 나타내는 단면도들이다. 이하에서, 도 6a 및 도 6b를 참조하여 도 5에 도시된 반도체 패키지(104)의 제조 방법을 설명하고, 앞서 설명된 것과 중복된 설명은 생략하거나 간단히 한다.
도 6a를 참조하면, 하부 구조체(LS1), 중간 구조체(MS1), 및 상부 구조체(US1)를 각각 준비한다.
하부 구조체(LS1)를 준비하는 것은, 제3 캐리어 기판 상에 제1 배선층(110)을 형성하는 것, 제1 배선층(110) 상에 제2 배선층(120)을 형성하는 것, 및 제2 배선층(120) 상에 하부 접착층(180)을 형성하는 것을 포함할 수 있다.
중간 구조체(MS1)를 준비하는 것은, 제4 캐리어 기판 상에 수직 연결 도전체들(143)을 형성하는 것, 캐리어 기판 상에 도전성 필라들(133)을 가진 반도체 칩(131)을 배치하는 것, 캐리어 기판 상에 수직 연결 도전체들(143), 도전성 필라들(133) 및 반도체 칩(131)을 덮는 몰딩 물질을 형성하는 것, 및 상기 수직 연결 도전체들(143)의 표면 및 도전성 필라들(133)의 표면이 노출되도록 상기 몰딩 물질에 대한 연마 공정을 수행하는 것을 포함할 수 있다. 상기 연마 공정에 의해 연마된 표면들, 즉 몰딩층(141)의 하면, 수직 연결 도전체들(143)의 하면들, 및 도전성 필라들(133)의 하면들은 동일 평면 상에 있을 수 있다. 상기 연마 공정에 의해 상기 몰딩 물질의 일부가 제거되며, 상기 연마 공정 이후 잔류하는 상기 몰딩 물질의 다른 일부는 몰딩층(141)이 될 수 있다. 제4 캐리어 기판이 분리됨에 따라, 몰딩층(141)의 상면(1411) 및 반도체 칩(131)의 상면(1311)이 노출될 수 있다.
상부 구조체(US1)를 준비하는 것은, 제5 캐리어 기판 상에 제4 배선층(160)을 형성하는 것, 제4 배선층(160) 상에 제3 배선층(150)을 형성하는 것, 및 제3 배선층(150) 상에 상부 접착층(170)을 형성하는 것을 포함할 수 있다.
도 6a 및 도 6b를 참조하면, 상부 접착층(170)이 중간 구조체(MS1)의 상면과 접하도록 중간 구조체(MS1) 위에 상부 구조체(US1)를 위치시키고 하부 접착층(180)이 중간 구조체(MS1)의 하면과 접하도록 중간 구조체(MS1) 아래에 하부 구조체(LS1)를 위치시킨 이후, 소정의 열을 인가하여 상부 접착층(170)을 중간 구조체(MS1)의 상면에 부착시키고 하부 접착층(180)을 중간 구조체(MS1)의 하면에 부착시킨다. 이후, 도 5에 도시된 바와 같이, 하부 구조체(LS1)의 하측에 외부 연결 단자들(191) 및 수동 부품(193)을 부착할 수 있다.
도 7은 본 발명의 예시적인 실시예들에 따른 반도체 패키지(200)를 나타내는 단면도이다.
도 7을 참조하면, 반도체 패키지(200)는 하부 패키지(LP)와, 하부 패키지(LP) 상에 실장된 적어도 하나의 상부 패키지(210)를 포함할 수 있다. 도 7에서, 하부 패키지(LP)는 도 1에 도시된 반도체 패키지(100)인 것으로 예시되었으나, 이에 한정되는 것은 아니며 하부 패키지(LP)는 도 3 및 도 5에 도시된 반도체 패키지들(102, 104) 중 어느 하나에 해당할 수 있다. 상부 패키지(210)는 상부 연결 패드들(163) 상에 부착된 패키지가 연결 단자들(220)을 통해 하부 패키지(LP) 상에 실장될 수 있다. 상부 패키지(210)는 반도체 칩 또는 반도체 칩을 가진 반도체 패키지일 수 있다.
이상에서와 같이 도면과 명세서에서 예시적인 실시예들이 개시되었다. 본 명세서에서 특정한 용어를 사용하여 실시예들을 설명되었으나, 이는 단지 본 개시의 기술적 사상을 설명하기 위한 목적에서 사용된 것이지 의미 한정이나 청구범위에 기재된 본 개시의 범위를 제한하기 위하여 사용된 것은 아니다. 그러므로 본 기술분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 개시의 진정한 기술적 보호범위는 첨부된 청구범위의 기술적 사상에 의해 정해져야 할 것이다.
100: 반도체 패키지 LS: 하부 구조체
MS: 중간 구조체 US: 상부 구조체
110: 제1 배선층 120: 제2 배선층
131: 반도체 칩 133: 도전성 필라
141: 몰딩층 143: 수직 연결 도전체
150: 제3 배선층 160: 제4 배선층

Claims (10)

  1. 제1 하부 절연층, 상기 제1 하부 절연층 내의 하부 연결 패드, 상기 제1 하부 절연층 상의 제2 하부 절연층, 및 상기 제2 하부 절연층 내의 하부 재배선 패턴들을 포함하고, 상기 제1 하부 절연층의 두께는 상기 제2 하부 절연층의 두께보다 작고 상기 제1 하부 절연층의 물질과 상기 제2 하부 절연층의 물질은 서로 상이한, 하부 구조체;
    상기 하부 구조체 상의 중간 구조체로서, 상기 하부 구조체 상에 실장된 반도체 칩, 상기 하부 구조체 상에서 상기 반도체 칩을 둘러싸는 몰딩층, 및 상기 몰딩층을 관통하는 수직 연결 도전체를 포함하는, 중간 구조체; 및
    상기 중간 구조체 상의 상부 구조체로서, 상기 중간 구조체를 덮는 제1 상부 절연층, 상기 제1 상부 절연층 내의 상부 재배선 패턴들, 상기 제1 상부 절연층 상의 제2 상부 절연층, 및 상기 제2 상부 절연층 내의 상부 연결 패드를 포함하고, 상기 제2 상부 절연층의 두께는 상기 제1 상부 절연층의 두께보다 작고 상기 제2 상부 절연층의 물질과 상기 제1 상부 절연층의 물질은 서로 상이한, 상부 구조체;
    를 포함하는 반도체 패키지.
  2. 제 1 항에 있어서,
    상기 제1 하부 절연층의 열팽창 계수는 상기 제2 하부 절연층의 열팽창 계수보다 작고,
    상기 제2 상부 절연층의 열팽창 계수는 상기 제1 상부 절연층의 열팽창 계수보다 작은 것을 특징으로 하는 반도체 패키지.
  3. 제 2 항에 있어서,
    상기 제1 하부 절연층의 물질과 상기 제2 상부 절연층의 물질은 서로 동일하고,
    상기 제2 하부 절연층의 물질과 상기 제1 상부 절연층의 물질은 서로 동일한 것을 특징으로 하는 반도체 패키지.
  4. 제 3 항에 있어서,
    상기 제1 하부 절연층의 열팽창 계수는 상기 제2 상부 절연층의 열팽창 계수와 동일한 것을 특징으로 하는 반도체 패키지.
  5. 제 1 항에 있어서,
    상기 하부 연결 패드의 하면과 상기 제1 하부 절연층의 하면은 동일 평면 상에 있고,
    상기 하부 연결 패드의 상기 하면에 부착된 외부 연결 단자를 더 포함하는 것을 특징으로 하는 반도체 패키지.
  6. 제 1 항에 있어서,
    상기 상부 연결 패드의 상면과 상기 제2 상부 절연층의 상면은 동일 평면 상에 있는 것을 특징으로 하는 반도체 패키지.
  7. 제 1 항에 있어서,
    상기 반도체 칩의 하면에 부착된 도전성 필라; 및
    상기 도전성 필라와 상기 하부 재배선 패턴들 중 상기 제2 하부 절연층의 상면 상에 마련된 하부 재배선 패턴 사이에 제공된 도전성 접착층;
    을 더 포함하는 것을 특징으로 하는 반도체 패키지.
  8. 제 1 항에 있어서,
    상기 몰딩층의 상면과 상기 반도체 칩의 상면은 동일 평면 상에 있고,
    상기 상부 구조체는 상기 제1 상부 절연층 내에 제공되고 상기 몰딩층의 상기 상면 및 상기 반도체 칩의 상기 상면을 따라 연장된 접지층을 더 포함하는 것을 특징으로 하는 반도체 패키지.
  9. 제 1 항에 있어서,
    상기 상부 구조체는,
    상기 제1 상부 절연층과 상기 중간 구조체 사이의 상부 접착 절연층; 및
    상기 상부 접착 절연층 내에 있고, 상기 수직 연결 도전체와 상기 상부 재배선 패턴들 중 상기 제1 상부 절연층의 하면 상에 마련된 상부 재배선 패턴 사이에 제공된 상부 도전성 패드;
    를 더 포함하는 것을 특징으로 하는 반도체 패키지.
  10. 제 9 항에 있어서,
    상기 하부 구조체는,
    상기 제2 하부 절연층과 상기 중간 구조체 사이의 하부 접착 절연층; 및
    상기 하부 접착 절연층 내의 하부 도전성 패드;
    를 더 포함하고,
    상기 중간 구조체는 상기 반도체 칩과 상기 하부 도전성 패드 사이에 마련된 도전성 필라를 더 포함하는 것을 특징으로 하는 반도체 패키지.
KR1020230051401A 2022-04-19 2023-04-19 반도체 패키지 KR20230149746A (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
KR20220048324 2022-04-19
KR1020220048324 2022-04-19

Publications (1)

Publication Number Publication Date
KR20230149746A true KR20230149746A (ko) 2023-10-27

Family

ID=88514366

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020230051401A KR20230149746A (ko) 2022-04-19 2023-04-19 반도체 패키지

Country Status (1)

Country Link
KR (1) KR20230149746A (ko)

Similar Documents

Publication Publication Date Title
KR102492796B1 (ko) 반도체 패키지
US20210407962A1 (en) Semiconductor package
US9165878B2 (en) Semiconductor packages and methods of packaging semiconductor devices
US8405231B2 (en) Semiconductor device, manufacturing method thereof, and manufacturing method of semiconductor module
US6201302B1 (en) Semiconductor package having multi-dies
KR20220019186A (ko) 반도체 패키지 및 그의 제조 방법
EP3547364B1 (en) Semiconductor chip and semiconductor package including the same
US20230216201A1 (en) Semiconductor package including antenna and method of manufacturing the semiconductor package
KR20190139491A (ko) 반도체 패키지 및 그 제조 방법
US20240162133A1 (en) Semiconductor package
US20230395571A1 (en) Electronic package and manufacturing method thereof
US11217517B2 (en) Semiconductor package with a trench portion
US20230065378A1 (en) Semiconductor package
US20220320043A1 (en) Semiconductor package and method of fabricating the same
TWI766192B (zh) 電子封裝件及其製法
KR20230149746A (ko) 반도체 패키지
KR102653531B1 (ko) 반도체 패키지
KR102609591B1 (ko) 안테나를 포함하는 반도체 패키지
US20240145455A1 (en) Electronic package and manufacturing method thereof
US20200381400A1 (en) Semiconductor package and semiconductor device including the same
KR20230034923A (ko) 반도체 패키지
US20220367331A1 (en) Semiconductor package
KR20220145782A (ko) 반도체 패키지
KR20240044982A (ko) 안테나를 포함하는 반도체 패키지 및 그 제조 방법
KR20230048196A (ko) 반도체 패키지 및 그 제조 방법