KR20230148715A - Display driver - Google Patents

Abstract

본 발명의 실시 형태에 따른 디스플레이 드라이버는, 디스플레이 패널에 배치되는 복수의 소스 라인들과 연결되는 복수의 소스 증폭기들을 포함하며, 상기 복수의 소스 증폭기들 각각은 입력 스테이지, 및 상기 복수의 소스 라인들 중 하나로 계조 전압을 출력하는 출력 스테이지를 포함하는 버퍼부, 및 영상 데이터에 기초하여 복수의 감마 전압들 중 적어도 하나를 상기 복수의 소스 증폭기들 각각의 상기 입력 스테이지에 입력하는 디코더부를 포함하며, 상기 복수의 소스 증폭기들 각각에서 상기 출력 스테이지는, 상기 복수의 소스 라인들 중 하나에 연결되는 출력 패드와 상기 입력 스테이지 사이에서 서로 병렬로 연결되는 복수의 단위 회로들을 포함하며, 상기 복수의 단위 회로들 각각은 상기 입력 스테이지에 연결되는 버퍼 스위치와 출력 버퍼를 포함하고, 저항 소자를 통해 상기 출력 패드와 연결된다.A display driver according to an embodiment of the present invention includes a plurality of source amplifiers connected to a plurality of source lines disposed on a display panel, each of the plurality of source amplifiers having an input stage, and the plurality of source lines. a buffer unit including an output stage that outputs one of the gray-scale voltages, and a decoder unit that inputs at least one of a plurality of gamma voltages to the input stage of each of the plurality of source amplifiers based on image data, In each of the plurality of source amplifiers, the output stage includes a plurality of unit circuits connected in parallel between the input stage and an output pad connected to one of the plurality of source lines, the plurality of unit circuits Each includes a buffer switch and an output buffer connected to the input stage, and connected to the output pad through a resistor element.

Description

디스플레이 드라이버{DISPLAY DRIVER}Display driver {DISPLAY DRIVER}

본 발명은 디스플레이 드라이버에 관한 것이다.The present invention relates to display drivers.

TV, 랩톱 컴퓨터, 모니터 및 모바일 기기 등과 같은 영상을 표시하는 전자 장치에 이용되고 있는 디스플레이 장치로서 액정 표시 장치(LCD, Liquid Crystal Device), 유기발광 표시 장치(OLED, Organic Light Emitting Device) 등이 있다. 디스플레이 장치는 복수의 픽셀을 갖는 디스플레이 패널과, 복수의 픽셀에 전기 신호를 인가하기 위한 디스플레이 드라이버를 포함할 수 있으며, 디스플레이 드라이버가 복수의 픽셀에 제공하는 전기 신호에 의해 영상이 구현될 수 있다. 최근 들어 디스플레이 장치의 해상도와 주사율 등의 성능을 개선하기 위한 다양한 연구가 진행되고 있다.Display devices used in electronic devices that display images such as TVs, laptop computers, monitors, and mobile devices include liquid crystal displays (LCDs) and organic light emitting devices (OLEDs). . A display device may include a display panel having a plurality of pixels and a display driver for applying electrical signals to the plurality of pixels, and an image may be implemented by electrical signals provided by the display driver to the plurality of pixels. Recently, various researches have been conducted to improve the performance of display devices, such as resolution and refresh rate.

본 발명의 기술적 사상이 이루고자 하는 과제 중 하나는, 디스플레이 패널의 소스 라인들과 연결되는 소스 드라이버에서, 계조 전압을 출력하는 소스 앰프들 각각의 슬루율을 개선함으로써, 높은 주사율로 디스플레이 패널을 구동할 수 있는 디스플레이 드라이버를 제공하고자 하는 데에 있다.One of the tasks to be achieved by the technical idea of the present invention is to drive the display panel at a high refresh rate by improving the slew rate of each of the source amplifiers that output the gray level voltage in the source driver connected to the source lines of the display panel. The goal is to provide a display driver that can

본 발명의 일 실시예에 따른 디스플레이 드라이버는, 디스플레이 패널에 배치되는 복수의 소스 라인들과 연결되는 복수의 소스 증폭기들을 포함하며, 상기 복수의 소스 증폭기들 각각은 입력 스테이지, 및 상기 복수의 소스 라인들 중 하나로 계조 전압을 출력하는 출력 스테이지를 포함하는 버퍼부, 및 영상 데이터에 기초하여 복수의 감마 전압들 중 적어도 하나를 상기 복수의 소스 증폭기들 각각의 상기 입력 스테이지에 입력하는 디코더부를 포함하며, 상기 복수의 소스 증폭기들 각각에서 상기 출력 스테이지는, 상기 복수의 소스 라인들 중 하나에 연결되는 출력 패드와 상기 입력 스테이지 사이에서 서로 병렬로 연결되는 복수의 단위 회로들을 포함하며, 상기 복수의 단위 회로들 각각은 상기 입력 스테이지에 연결되는 버퍼 스위치와 출력 버퍼를 포함하고, 저항 소자를 통해 상기 출력 패드와 연결된다.A display driver according to an embodiment of the present invention includes a plurality of source amplifiers connected to a plurality of source lines disposed on a display panel, each of the plurality of source amplifiers having an input stage, and the plurality of source lines. a buffer unit including an output stage that outputs a gray-scale voltage, and a decoder unit that inputs at least one of a plurality of gamma voltages to the input stage of each of the plurality of source amplifiers based on image data, In each of the plurality of source amplifiers, the output stage includes a plurality of unit circuits connected in parallel between the input stage and an output pad connected to one of the plurality of source lines, the plurality of unit circuits Each of them includes a buffer switch and an output buffer connected to the input stage and connected to the output pad through a resistor element.

본 발명의 일 실시예에 따른 디스플레이 드라이버는, 디스플레이 패널에 배치되는 복수의 소스 라인들 중 하나와 연결되며, 상기 복수의 소스 라인들 각각은 복수의 픽셀들과 연결되는 출력 패드, 및 적어도 하나의 감마 전압을 이용하여 상기 복수의 픽셀들 중 하나의 선택 픽셀에 대한 계조 전압을 생성하는 소스 증폭기를 포함하며, 상기 소스 증폭기는 상기 적어도 하나의 감마 전압을 입력받는 증폭 회로, 및 상기 증폭 회로와 상기 출력 패드 사이에서 서로 병렬로 연결되는 복수의 버퍼 회로들을 포함하고, 상기 복수의 버퍼 회로들 각각은 출력 버퍼, 및 상기 출력 버퍼와 상기 입력 스테이지 사이에 연결되는 버퍼 스위치를 포함하며, 상기 소스 증폭기는 상기 복수의 픽셀들 중 제1 픽셀에 대한 제1 계조 전압을 제1 시간 동안 출력하고, 제2 픽셀에 대한 제2 계조 전압을 상기 제1 시간 이후의 제2 시간 동안 출력하고, 상기 복수의 버퍼 회로들 각각에서 상기 버퍼 스위치는 상기 제1 시간과 상기 제2 시간 사이에서 턴-오프되어 상기 출력 버퍼와 상기 증폭 회로를 서로 분리한다.A display driver according to an embodiment of the present invention is connected to one of a plurality of source lines disposed on a display panel, each of the plurality of source lines having an output pad connected to a plurality of pixels, and at least one and a source amplifier that generates a gray scale voltage for one selected pixel among the plurality of pixels using a gamma voltage, wherein the source amplifier includes an amplifier circuit that receives the at least one gamma voltage, and the amplifier circuit and the a plurality of buffer circuits connected in parallel between output pads, each of the plurality of buffer circuits including an output buffer and a buffer switch connected between the output buffer and the input stage, and the source amplifier Outputting a first gray scale voltage for a first pixel among the plurality of pixels for a first time, outputting a second gray scale voltage for a second pixel for a second time after the first time, and outputting the plurality of buffers In each of the circuits, the buffer switch is turned off between the first time and the second time to separate the output buffer and the amplification circuit from each other.

본 발명의 일 실시예에 따른 디스플레이 드라이버는, 디스플레이 패널에 배치되는 복수의 소스 라인들 중 하나와 연결되며, 상기 복수의 소스 라인들 각각은 복수의 픽셀들과 연결되는 출력 패드, 및 적어도 하나의 감마 전압을 이용하여 상기 복수의 픽셀들 중 하나의 선택 픽셀에 대한 계조 전압을 생성하는 소스 증폭기를 포함하며, 상기 소스 증폭기는 상기 적어도 하나의 감마 전압을 입력받는 증폭 회로, 및 상기 증폭 회로와 상기 출력 패드 사이에서 서로 병렬로 연결되고 출력 버퍼를 각각 갖는 복수의 버퍼 회로들을 포함하고, 상기 복수의 버퍼 회로들 중 적어도 하나의 버퍼 회로와 상기 출력 패드 사이에 출력 스위치가 연결되며, 상기 출력 버퍼의 출력단과 상기 출력 스위치 사이의 노드는 피드백 경로를 통해 상기 증폭 회로의 입력단들 중 하나에 연결되고, 상기 소스 증폭기는 상기 복수의 픽셀들 중 제1 픽셀에 대한 제1 계조 전압을 제1 시간 동안 출력하고, 제2 픽셀에 대한 제2 계조 전압을 상기 제1 시간 이후의 제2 시간 동안 출력하며, 상기 출력 스위치가 상기 제1 시간과 상기 제2 시간 사이에서 턴-오프되면, 상기 증폭 회로에 입력되는 상기 감마 전압의 레벨은 상기 제2 계조 전압에 대응하는 레벨로 조정된다.A display driver according to an embodiment of the present invention is connected to one of a plurality of source lines disposed on a display panel, each of the plurality of source lines having an output pad connected to a plurality of pixels, and at least one and a source amplifier that generates a gray scale voltage for one selected pixel among the plurality of pixels using a gamma voltage, wherein the source amplifier includes an amplifier circuit that receives the at least one gamma voltage, and the amplifier circuit and the A plurality of buffer circuits are connected in parallel between output pads and each has an output buffer, and an output switch is connected between at least one buffer circuit among the plurality of buffer circuits and the output pad. A node between an output terminal and the output switch is connected to one of the input terminals of the amplifier circuit through a feedback path, and the source amplifier outputs a first gray level voltage for a first pixel among the plurality of pixels for a first time. and output a second gray scale voltage for the second pixel for a second time after the first time, and when the output switch is turned off between the first time and the second time, it is input to the amplifier circuit. The level of the gamma voltage is adjusted to a level corresponding to the second gray scale voltage.

본 발명의 일 실시예에 따른 디스플레이 드라이버는, 소스 증폭기의 입력 스테이지와 출력 패드 사이에 복수의 단위 회로들을 병렬로 연결하며, 복수의 단위 회로들 각각은 버퍼 스위치와 출력 버퍼를 포함할 수 있다. 따라서 계조 전압을 출력하는 입력 스테이지의 출력단과 출력 패드 사이의 저항값을 낮춤으로써 출력 패드를 통해 소스 라인으로 공급되는 계조 전압의 슬루율을 개선하고, 높은 주사율로 디스플레이 패널을 구동할 수 있는 디스플레이 드라이버를 구현할 수 있다.The display driver according to an embodiment of the present invention connects a plurality of unit circuits in parallel between the input stage of the source amplifier and the output pad, and each of the plurality of unit circuits may include a buffer switch and an output buffer. Therefore, by lowering the resistance value between the output terminal of the input stage that outputs the gray-scale voltage and the output pad, the slew rate of the gray-scale voltage supplied to the source line through the output pad is improved and a display driver that can drive the display panel at a high refresh rate. can be implemented.

본 발명의 다양하면서도 유익한 장점과 효과는 상술한 내용에 한정되지 않으며, 본 발명의 구체적인 실시 형태를 설명하는 과정에서 보다 쉽게 이해될 수 있을 것이다.The various and beneficial advantages and effects of the present invention are not limited to the above-described content, and may be more easily understood through description of specific embodiments of the present invention.

도 1은 본 발명의 일 실시예에 따른 디스플레이 드라이버를 포함하는 디스플레이 장치를 간단하게 나타낸 블록도이다.
도 2는 본 발명의 일 실시예에 따른 디스플레이 장치의 동작을 설명하기 위해 제공되는 도면이다.
도 3은 본 발명의 일 실시예에 따른 디스플레이 장치에 포함되는 소스 드라이버를 간단하게 나타낸 블록도이다.
도 4는 본 발명의 일 실시예에 따른 소스 드라이버의 구조를 설명하기 위해 제공되는 도면이다.
도 5는 본 발명의 일 실시예에 따른 디스플레이 드라이버를 간단하게 나타낸 도면이다.
도 6 내지 도 8은 본 발명의 일 실시예에 따른 디스플레이 드라이버에 포함되는 소스 증폭기의 구조를 설명하기 위해 제공되는 도면들이다.
도 9 내지 도 12는 본 발명의 일 실시예에 따른 디스플레이 드라이버의 동작을 설명하기 위해 제공되는 도면들이다.
도 13은 본 발명의 일 실시예에 따른 디스플레이 드라이버를 간단하게 나타낸 도면이다.
도 14는 본 발명의 일 실시예에 따른 디스플레이 드라이버에 포함되는 소스 증폭기의 구조를 설명하기 위해 제공되는 도면이다.
도 15 내지 도 18은 본 발명의 일 실시예에 따른 디스플레이 드라이버의 동작을 설명하기 위해 제공되는 도면들이다.
도 19는 본 발명의 일 실시예에 따른 디스플레이 장치를 포함하는 전자 장치를 나타낸 블록도이다.Figure 1 is a simple block diagram showing a display device including a display driver according to an embodiment of the present invention.
Figure 2 is a diagram provided to explain the operation of a display device according to an embodiment of the present invention.
Figure 3 is a block diagram simply showing a source driver included in a display device according to an embodiment of the present invention.
Figure 4 is a diagram provided to explain the structure of a source driver according to an embodiment of the present invention.
Figure 5 is a diagram simply showing a display driver according to an embodiment of the present invention.
6 to 8 are diagrams provided to explain the structure of a source amplifier included in a display driver according to an embodiment of the present invention.
9 to 12 are diagrams provided to explain the operation of a display driver according to an embodiment of the present invention.
Figure 13 is a diagram simply showing a display driver according to an embodiment of the present invention.
FIG. 14 is a diagram provided to explain the structure of a source amplifier included in a display driver according to an embodiment of the present invention.
15 to 18 are diagrams provided to explain the operation of a display driver according to an embodiment of the present invention.
Figure 19 is a block diagram showing an electronic device including a display device according to an embodiment of the present invention.

이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시 형태들을 다음과 같이 설명한다.Hereinafter, preferred embodiments of the present invention will be described with reference to the attached drawings.

도 1은 본 발명의 일 실시예에 따른 디스플레이 드라이버를 포함하는 디스플레이 장치를 간단하게 나타낸 블록도이다. Figure 1 is a simple block diagram showing a display device including a display driver according to an embodiment of the present invention.

도 1을 참조하면, 디스플레이 장치(10)는 디스플레이 패널(20)과 디스플레이 드라이버(30) 등을 포함할 수 있다. 디스플레이 드라이버(30)는 타이밍 컨트롤러(31), 게이트 드라이버(32), 및 소스 드라이버(33) 등을 포함할 수 있다. 디스플레이 패널(20)은 복수의 게이트 라인들(G1-Gm) 및 복수의 소스 라인들(S1-Sn)을 따라 배치되는 복수의 픽셀들(PX)을 포함할 수 있다.Referring to FIG. 1, the display device 10 may include a display panel 20 and a display driver 30. The display driver 30 may include a timing controller 31, a gate driver 32, and a source driver 33. The display panel 20 may include a plurality of pixels (PX) arranged along a plurality of gate lines (G1-Gm) and a plurality of source lines (S1-Sn).

일 실시예에서, 디스플레이 장치(10)는 프레임 단위로 이미지를 표시할 수 있다. 하나의 프레임을 표시하기 위해 필요한 시간은 수직 주기로 정의될 수 있으며, 수직 주기는 디스플레이 장치(10)의 주사율(scan rate)에 의해 결정될 수 있다. 일 실시예로, 디스플레이 장치(10)의 주사율이 60Hz인 경우, 수직 주기는 1/60초, 약 16.7msec 일 수 있으며, 주사율이 144Hz인 경우 수직 주기는 약 6.94msec 일 수 있다.In one embodiment, the display device 10 may display images in frames. The time required to display one frame may be defined as a vertical period, and the vertical period may be determined by the scan rate of the display device 10. As an example, if the refresh rate of the display device 10 is 60 Hz, the vertical period may be 1/60 second, or approximately 16.7 msec, and if the refresh rate is 144 Hz, the vertical period may be approximately 6.94 msec.

하나의 수직 주기 동안 게이트 드라이버(32)는 복수의 게이트 라인들(G1-Gm) 각각을 스캔할 수 있다. 게이트 드라이버(32)가 복수의 게이트 라인들(G1-Gm) 각각을 스캔하는 시간은 수평 주기로 정의될 수 있으며, 하나의 수평 주기 동안 소스 드라이버(33)는 픽셀들(PX)에 계조 전압을 입력할 수 있다. 계조 전압은 영상 데이터에 기초하여 소스 드라이버(63)가 출력하는 전압일 수 있으며, 계조 전압에 의해 픽셀들(PX) 각각의 밝기가 결정될 수 있다. During one vertical period, the gate driver 32 may scan each of the plurality of gate lines (G1-Gm). The time for the gate driver 32 to scan each of the plurality of gate lines (G1-Gm) can be defined as a horizontal period, and during one horizontal period, the source driver 33 inputs a gray level voltage to the pixels (PX). can do. The gray scale voltage may be a voltage output by the source driver 63 based on image data, and the brightness of each pixel PX may be determined by the gray scale voltage.

수평 주기는 수직 주기, 및 디스플레이 패널(20)에 포함되는 게이트 라인들(G1-Gm)의 개수에 따라 달라질 수 있다. 일례로, 디스플레이 장치(10)의 주사율이 144Hz이고 게이트 라인들(G1-Gm)의 개수가 3200개인 경우, 수평 주기는 약 2.17usec 일 수 있다. The horizontal period may vary depending on the vertical period and the number of gate lines (G1-Gm) included in the display panel 20. For example, if the refresh rate of the display device 10 is 144Hz and the number of gate lines G1-Gm is 3200, the horizontal period may be about 2.17usec.

따라서, 소스 드라이버(33)는, 게이트 드라이버(32)가 선택한 게이트 라인과 연결된 n개의 픽셀들(PX) 각각에, 2.17usec의 시간 동안 계조 전압을 입력할 수 있어야 하며, 결과적으로 소스 드라이버(33)의 특성이 디스플레이 장치(10)의 성능에 큰 영향을 미칠 수 있다. 더군다나 최근에는 디스플레이 장치(10)의 주사율이 점점 더 증가하는 추세이며, 일례로 디스플레이 장치(10)의 주사율이 180Hz까지 증가하면 수평 주기는 약 1.74usec까지 줄어들 수 있다. 따라서, 디스플레이 장치(10)의 주사율을 향샹시키기 위해서는 소스 드라이버(33)에서 소스 라인들(S1-Sn)로 계조 전압을 출력하는 소스 증폭기들 각각의 슬루율(slew rate)을 개선할 필요가 있다.Therefore, the source driver 33 must be able to input a grayscale voltage to each of the n pixels (PX) connected to the gate line selected by the gate driver 32 for a time of 2.17 usec, and as a result, the source driver 33 ) characteristics may have a significant impact on the performance of the display device 10. Moreover, recently, the refresh rate of the display device 10 has been gradually increasing. For example, if the refresh rate of the display device 10 increases to 180 Hz, the horizontal period can be reduced to about 1.74 usec. Therefore, in order to improve the refresh rate of the display device 10, it is necessary to improve the slew rate of each of the source amplifiers that output gray scale voltages from the source driver 33 to the source lines (S1-Sn). .

일반적으로 소스 증폭기들과 디스플레이 패널(20)의 소스 라인들(S1-Sn) 사이에는 출력 스위치와 정전기(Electro Static Discharge, ESD) 완화를 위한 저항 소자가 연결되며, 출력 스위치의 온/오프에 의해 소스 증폭기들과 소스 라인들(S1-Sn)이 연결되거나 분리될 수 있다. 다만, 저항 소자는 물론 출력 스위치의 저항 성분에 의해, 소스 증폭기들이 소스 라인들(S1-Sn)로 출력하는 전압의 슬루율이 저하될 수 있다. Generally, an output switch and a resistor element for mitigating electrostatic discharge (ESD) are connected between the source amplifiers and the source lines (S1-Sn) of the display panel 20, and are turned on/off of the output switch. The source amplifiers and source lines (S1-Sn) may be connected or separated. However, the slew rate of the voltage output from the source amplifiers to the source lines (S1-Sn) may be reduced due to the resistance component of the output switch as well as the resistor element.

본 발명의 일 실시예에서는 소스 증폭기들과 소스 라인들(S1-Sn) 사이에 연결되는 출력 스위치를 제거하고, 소스 증폭기들 각각에서 출력 스테이지에 복수의 단위 회로들을 포함시킬 수 있다. 복수의 단위 회로들 각각은 버퍼 스위치와 출력 버퍼를 포함하며, 복수의 단위 회로들을 서로 병렬로 연결함으로써 출력 스테이지의 전체 저항을 낮출 수 있다. 또한 출력 스위치 없이 복수의 단위 회로들 각각에서 버퍼 스위치의 동작으로 소스 증폭기들과 소스 라인들(S1-Sn)의 연결을 제어할 수 있으므로, 소스 증폭기들 각각이 출력하는 전압의 슬루율을 효과적으로 개선할 수 있다.In one embodiment of the present invention, the output switch connected between the source amplifiers and the source lines (S1-Sn) can be removed, and a plurality of unit circuits can be included in the output stage of each of the source amplifiers. Each of the plurality of unit circuits includes a buffer switch and an output buffer, and the total resistance of the output stage can be lowered by connecting the plurality of unit circuits in parallel. In addition, the connection of the source amplifiers and the source lines (S1-Sn) can be controlled by the operation of the buffer switch in each of the plurality of unit circuits without an output switch, effectively improving the slew rate of the voltage output by each of the source amplifiers. can do.

도 2는 본 발명의 일 실시예에 따른 디스플레이 장치의 동작을 설명하기 위해 제공되는 도면이다.Figure 2 is a diagram provided to explain the operation of a display device according to an embodiment of the present invention.

도 2를 참조하면, 디스플레이 패널(50)은 수직 주기(VP)를 갖는 수직 동기 신호(Vsync) 및 수평 주기(HP)를 갖는 수평 동기 신호(Hsync)에 의해 동작할 수 있다. 수직 주기(VP)는 제1 수직 포치 기간(VBP), 수직 액티브 기간(VACT), 제2 수직 포치 기간(VFP)을 포함할 수 있으며, 제1 수직 포치 기간(VBP)은 수직 응답 기간(VSA, Vertical Speed Action)을 포함할 수 있다. 일 실시예에서, 제1 수직 포치 기간(VBP)은 수직 백 포치(Vertical Back Porch) 기간일 수 있으며, 제2 수직 포치 기간(VFP)은 수직 프론트 포치(Vertical Front Porch) 기간일 수 있다.Referring to FIG. 2, the display panel 50 may operate by a vertical synchronization signal (Vsync) having a vertical period (VP) and a horizontal synchronization signal (Hsync) having a horizontal period (HP). The vertical period (VP) may include a first vertical porch period (VBP), a vertical active period (VACT), and a second vertical porch period (VFP), where the first vertical porch period (VBP) is a vertical response period (VSA). , Vertical Speed Action). In one embodiment, the first vertical porch period (VBP) may be a vertical back porch period, and the second vertical porch period (VFP) may be a vertical front porch period.

수평 주기(HP)는 제1 수평 포치 기간(HBP), 수평 액티브 기간(HACT), 제2 수평 포치 기간(HFP)을 포함할 수 있으며, 제1 수평 포치 기간(HBP)은 수평 응답 기간(HSA, Horizontal Speed Action)을 포함할 수 있다. 일 실시예에서, 제1 수평 포치 기간(HBP)은 수평 백 포치(Horizontal Back Porch) 기간일 수 있으며, 제2 수평 포치 기간(HFP)은 수평 프론트 포치(Horizontal Front Porch) 기간일 수 있다.The horizontal period (HP) may include a first horizontal porch period (HBP), a horizontal active period (HACT), and a second horizontal porch period (HFP), where the first horizontal porch period (HBP) is a horizontal response period (HSA). , Horizontal Speed Action). In one embodiment, the first horizontal porch period (HBP) may be a horizontal back porch period, and the second horizontal porch period (HFP) may be a horizontal front porch period.

디스플레이 패널(50)에 포함되는 복수의 게이트 라인들에 대한 스캔 및 스캔한 게이트 라인과 연결된 픽셀에 대한 데이터 입력은 수직 및 수평 액티브 기간(VACT, HACT)에 실행될 수 있다. 즉, 수직 액티브 기간(VACT) 동안 게이트 라인들이 순차적으로 스캔되며, 스캔한 게이트 라인과 연결된 픽셀에 대한 데이터 입력은 수평 액티브 기간(HACT) 동안 실행될 수 있다. Scanning of a plurality of gate lines included in the display panel 50 and data input into pixels connected to the scanned gate lines may be performed during vertical and horizontal active periods (VACT, HACT). That is, the gate lines are sequentially scanned during the vertical active period (VACT), and data input to the pixel connected to the scanned gate line can be performed during the horizontal active period (HACT).

앞서 설명한 바와 같이 디스플레이 패널(50)의 주사율은 점점 증가하는 추세이며, 그에 따라 수직 주기(VP)와 수평 주기(HP)가 감소할 수 있다. 수직 주기(VP)와 수평 주기(HP)가 짧아질 경우, 소스 드라이버가 픽셀들에 영상 데이터를 짧은 시간 내에 입력할 수 있어야 하며, 이를 위해 계조 전압을 출력하는 소스 증폭기들이 고속으로 동작할 수 있어야 한다. 예를 들어, 소스 증폭기들이 출력하는 전압의 슬루율을 개선함으로써, 높은 주사율로 디스플레이 패널(50)을 구동할 수 있다.As described above, the refresh rate of the display panel 50 is gradually increasing, and accordingly, the vertical period (VP) and the horizontal period (HP) may decrease. When the vertical period (VP) and horizontal period (HP) are shortened, the source driver must be able to input image data to the pixels within a short time, and for this, the source amplifiers that output the gray voltage must be able to operate at high speed. do. For example, by improving the slew rate of the voltage output from the source amplifiers, the display panel 50 can be driven at a high refresh rate.

본 발명의 일 실시예에서, 소스 증폭기들 각각은 증폭 회로로 동작하는 입력 스테이지와 버퍼 회로로 동작하는 출력 스테이지를 포함하며, 출력 스테이지는 서로 병렬로 연결되는 복수의 단위 회로들을 포함할 수 있다. 일례로 복수의 단위 회로들 각각은 디스플레이 패널(50)에 연결되는 출력 패드와 입력 스테이지 사이에 연결되며, 복수의 단위 회로들 각각과 출력 패드 사이에는 저항 소자가 연결될 수 있다. 따라서, 출력 스테이지의 전체 저항이 감소함에 따라 소스 증폭기들의 출력 전압의 슬루율을 개선할 수 있다.In one embodiment of the present invention, each of the source amplifiers includes an input stage that operates as an amplification circuit and an output stage that operates as a buffer circuit, and the output stage may include a plurality of unit circuits connected to each other in parallel. For example, each of the plurality of unit circuits is connected between an output pad connected to the display panel 50 and the input stage, and a resistor element may be connected between each of the plurality of unit circuits and the output pad. Therefore, as the total resistance of the output stage decreases, the slew rate of the output voltage of the source amplifiers can be improved.

도 3은 본 발명의 일 실시예에 따른 디스플레이 장치에 포함되는 소스 드라이버를 간단하게 나타낸 블록도이다.Figure 3 is a block diagram simply showing a source driver included in a display device according to an embodiment of the present invention.

도 3을 참조하면, 본 발명의 일 실시예에 따른 소스 드라이버(100)는, 시프트 레지스터(110), 래치 회로부(120), 디코더부(130), 및 버퍼부(140) 등을 포함할 수 있다. 일 실시예에서, 래치 회로부(120)는 데이터를 샘플링하는 샘플링 회로 및 샘플링 회로가 샘플링한 데이터를 저장하는 홀딩 래치를 포함할 수 있다. 소스 드라이버(100)에 포함되는 각 구성 요소(110-140)는 도 3에 도시한 일 실시예로 한정되지 않으며, 다른 형태로 다양하게 변형될 수 있다.Referring to FIG. 3, the source driver 100 according to an embodiment of the present invention may include a shift register 110, a latch circuit unit 120, a decoder unit 130, and a buffer unit 140. there is. In one embodiment, the latch circuit unit 120 may include a sampling circuit that samples data and a holding latch that stores data sampled by the sampling circuit. Each component 110 to 140 included in the source driver 100 is not limited to the embodiment shown in FIG. 3 and may be modified into various other forms.

시프트 레지스터(110)는 수평 동기 신호(Hysnc)에 응답하여 래치 회로부(120)에 포함되는 복수의 샘플링 회로들 각각의 동작 타이밍을 제어할 수 있다. 수평 동기 신호(Hsync)는 소정의 주기를 갖는 신호일 수 있다. 래치 회로부(120)는 시프트 레지스터(110)의 시프트 순서에 따라 영상 데이터를 샘플링하고 저장할 수 있다. 래치 회로부(120)는 영상 데이터를 디코더부(130)로 출력할 수 있다. 디코더부(130)는 디지털-아날로그 컨버터(DAC)를 포함할 수 있다.The shift register 110 may control the operation timing of each of the plurality of sampling circuits included in the latch circuit unit 120 in response to the horizontal synchronization signal Hysnc. The horizontal synchronization signal (Hsync) may be a signal having a predetermined period. The latch circuit unit 120 may sample and store image data according to the shift order of the shift register 110. The latch circuit unit 120 may output image data to the decoder unit 130. The decoder unit 130 may include a digital-to-analog converter (DAC).

디코더부(130)는 영상 데이터와 함께 복수의 감마 전압들(VG)을 입력받을 수 있다. 일 실시예에서, 복수의 감마 전압들(VG)의 개수는 영상 데이터의 비트 수에 따라 결정될 수 있다. 일례로, 영상 데이터가 8 비트의 데이터일 경우 복수의 감마 전압들(VG)의 개수는 256개 이하일 수 있으며, 영상 데이터가 10 비트의 데이터일 경우 복수의 감마 전압들(VG)의 개수는 1024개 이하일 수 있다. The decoder unit 130 may receive a plurality of gamma voltages (VG) along with image data. In one embodiment, the number of gamma voltages VG may be determined according to the number of bits of image data. For example, if the image data is 8-bit data, the number of gamma voltages (VG) may be 256 or less, and if the image data is 10-bit data, the number of gamma voltages (VG) may be 1024. It may be less than one.

버퍼부(140)는 복수의 소스 증폭기들을 포함할 수 있으며, 복수의 단위 버퍼들은 복수의 소스 라인들(SL)과 연결될 수 있다. 복수의 소스 라인들(SL)과 복수의 소스 증폭기들은 1대1로 연결될 수 있다. 복수의 소스 증폭기들 각각은 입력 스테이지와 출력 스테이지를 포함하며, 입력 스테이지는 복수의 입력 단자들을 가질 수 있다. 디코더부(130)는 영상 데이터에 기초하여 복수의 감마 전압들(VG) 중에서 적어도 일부를 선택하여 복수의 소스 증폭기들 각각의 입력 스테이지에 입력 전압으로 제공할 수 있다. The buffer unit 140 may include a plurality of source amplifiers, and the plurality of unit buffers may be connected to the plurality of source lines SL. A plurality of source lines SL and a plurality of source amplifiers may be connected one to one. Each of the plurality of source amplifiers includes an input stage and an output stage, and the input stage may have a plurality of input terminals. The decoder unit 130 may select at least a portion of the gamma voltages VG based on the image data and provide it as an input voltage to the input stage of each of the plurality of source amplifiers.

도 4는 본 발명의 일 실시예에 따른 소스 드라이버의 구조를 설명하기 위해 제공되는 도면이다.Figure 4 is a diagram provided to explain the structure of a source driver according to an embodiment of the present invention.

도 4를 참조하면, 본 발명의 일 실시예에 따른 소스 드라이버(200)는 디코더부(210)와 버퍼부(220)를 포함할 수 있다. 디코더부(210)는 영상 데이터와 함께 복수의 감마 전압들(VG)을 입력받으며, 복수의 감마 전압들(VG)의 개수는 영상 데이터의 비트 수에 따라 결정될 수 있다. 영상 데이터가 N개의 비트를 가지면, 디코더부(210)에 입력되는 복수의 감마 전압들(VG)의 개수는 2^N개 이하일 수 있다.Referring to FIG. 4, the source driver 200 according to an embodiment of the present invention may include a decoder unit 210 and a buffer unit 220. The decoder unit 210 receives a plurality of gamma voltages (VG) along with image data, and the number of gamma voltages (VG) may be determined according to the number of bits of the image data. If the image data has N bits, the number of gamma voltages (VG) input to the decoder unit 210 may be 2 ^N or less.

버퍼부(220)는 소스 증폭기(SA)를 복수 개 포함할 수 있다. 도 4에 도시한 바와 같이 소스 증폭기(SA)는 둘 이상의 비반전 입력 단자들을 포함하며, 디코더부(210)는 복수의 감마 전압들(VG) 중에서 선택한 적어도 하나의 감마 전압을 비반전 입력 단자들로 전달할 수 있다. 소스 증폭기(SA)의 반전 입력 단자는 피드백 경로를 통해 출력단과 연결될 수 있다.The buffer unit 220 may include a plurality of source amplifiers (SA). As shown in FIG. 4, the source amplifier (SA) includes two or more non-inverting input terminals, and the decoder unit 210 transmits at least one gamma voltage selected from a plurality of gamma voltages (VG) to the non-inverting input terminals. It can be passed on. The inverting input terminal of the source amplifier (SA) may be connected to the output terminal through a feedback path.

소스 증폭기(SA)의 출력단은 출력 패드에 연결되며, 출력 패드는 디스플레이 패널의 소스 라인들 중 하나에 연결될 수 있다. 소스 증폭기(SA)의 출력단과 출력 패드 사이에는 정전기의 영향을 상쇄시킬 수 있는 저항 소자가 연결될 수 있다. The output terminal of the source amplifier (SA) is connected to an output pad, and the output pad may be connected to one of the source lines of the display panel. A resistor element capable of canceling out the effects of static electricity may be connected between the output terminal of the source amplifier (SA) and the output pad.

본 발명의 일 실시예에서는, 소스 증폭기(SA) 내에서 출력 스테이지를 서로 병렬 연결되는 복수의 단위 회로들로 구성하고, 복수의 단위 회로들 각각에 저항 소자를 연결할 수 있다. 따라서 복수의 저항 소자들과 복수의 단위 회로들이 서로 병렬로 연결되므로, 소스 증폭기(SA)의 입력 스테이지와 출력 패드 사이의 총 저항을 줄일 수 있으며, 출력 패드를 통해 디스플레이 패널의 소스 라인에 입력되는 전압의 슬루율을 향상시킬 수 있다.In one embodiment of the present invention, the output stage within the source amplifier (SA) may be composed of a plurality of unit circuits connected in parallel to each other, and a resistance element may be connected to each of the plurality of unit circuits. Therefore, since a plurality of resistance elements and a plurality of unit circuits are connected in parallel, the total resistance between the input stage of the source amplifier (SA) and the output pad can be reduced, and the input to the source line of the display panel through the output pad can be reduced. The slew rate of voltage can be improved.

도 5는 본 발명의 일 실시예에 따른 디스플레이 드라이버를 간단하게 나타낸 도면이다.Figure 5 is a diagram simply showing a display driver according to an embodiment of the present invention.

도 5는, 본 발명의 일 실시예에 따른 디스플레이 드라이버(300)에서 소스 드라이버에 포함되는 일부 구성을 나타낸 도면일 수 있다. 도 5를 참조하면, 소스 증폭기(SA)는 입력 스테이지(310)와 출력 스테이지(320)를 포함할 수 있다. 입력 스테이지(310)는 증폭 회로로 동작하며, 출력 스테이지(320)는 버퍼 회로로 동작할 수 있다. FIG. 5 may be a diagram illustrating some components included in a source driver in the display driver 300 according to an embodiment of the present invention. Referring to FIG. 5 , the source amplifier (SA) may include an input stage 310 and an output stage 320. The input stage 310 may operate as an amplifier circuit, and the output stage 320 may operate as a buffer circuit.

입력 스테이지(310)는 제1 입력단(IN1) 및 제2 입력단(IN2)에 연결되며, 제1 입력단(IN1)을 통해 적어도 하나의 감마 전압을 입력받을 수 있다. 실시예에 따라, 제1 입력단(IN1)은 서로 분리되는 비반전 입력 단자들을 포함하며, 제1 입력단(IN1)을 통해 서로 다른 레벨을 갖는 복수의 감마 전압들이 입력될 수 있다. The input stage 310 is connected to a first input terminal (IN1) and a second input terminal (IN2), and can receive at least one gamma voltage through the first input terminal (IN1). Depending on the embodiment, the first input terminal IN1 includes non-inverting input terminals that are separated from each other, and a plurality of gamma voltages having different levels may be input through the first input terminal IN1.

출력 스테이지(320)는 복수의 단위 회로들(321-323)을 포함할 수 있다. 복수의 단위 회로들(321-323) 각각은 버퍼 스위치(BS) 및 출력 버퍼(OB)를 포함하며, 버퍼 스위치(BS)의 동작에 의해 출력 버퍼(OB)가 입력 스테이지(310)와 연결되거나 또는 분리될 수 있다. The output stage 320 may include a plurality of unit circuits 321-323. Each of the plurality of unit circuits 321 to 323 includes a buffer switch BS and an output buffer OB, and the output buffer OB is connected to the input stage 310 by the operation of the buffer switch BS. Or it can be separated.

복수의 단위 회로들(321-323) 각각은 저항 소자(330)를 통해 출력 패드(340)에 연결될 수 있다. 일례로 출력 패드(340)는, 디스플레이 패널에 배치되는 복수의 소스 라인들 중 하나와 연결될 수 있다. 따라서, 소스 증폭기(SA)가 출력하는 전압은, 출력 패드(340)을 통해 소스 라인에 연결된 복수의 픽셀들 중에서 선택 픽셀에 계조 전압으로서 입력될 수 있다. 도 5에 도시한 일 실시예에서, 복수의 단위 회로들(321-323) 각각과 출력 패드(340) 사이에는 저항 소자(330)만이 연결될 수 있다.Each of the plurality of unit circuits 321 - 323 may be connected to the output pad 340 through a resistance element 330 . For example, the output pad 340 may be connected to one of a plurality of source lines disposed on the display panel. Accordingly, the voltage output from the source amplifier SA may be input as a grayscale voltage to a selected pixel among a plurality of pixels connected to the source line through the output pad 340. In one embodiment shown in FIG. 5, only the resistance element 330 may be connected between each of the plurality of unit circuits 321 to 323 and the output pad 340.

입력 스테이지(310)에 연결되는 제2 입력단(IN2)은, 피드백 경로를 통해 출력 패드(340)와 연결될 수 있다. 일례로 피드백 경로에는 복수의 단위 회로들(321-323) 각각에 연결되는 저항 소자(330)와 다른 별도의 피드백 저항 소자(350)가 연결될 수 있다.The second input terminal IN2 connected to the input stage 310 may be connected to the output pad 340 through a feedback path. For example, a separate feedback resistance element 350 that is different from the resistance element 330 connected to each of the plurality of unit circuits 321 to 323 may be connected to the feedback path.

도 5에 도시한 바와 같이, 본 발명의 일 실시예에서는 복수의 단위 회로들(321-323)이, 입력 스테이지(310)와 출력 패드(340) 사이에서 서로 병렬로 연결될 수 있다. 또한, 복수의 단위 회로들(321-323) 각각이 하나의 저항 소자(330)와 연결되므로, 입력 스테이지(310)와 출력 패드(340) 사이에 존재하는 저항 성분을 감소시킬 수 있다. 따라서, 출력 패드(340)를 통해 소스 라인으로 공급되는 계조 전압의 슬루율을 개선할 수 있다.As shown in FIG. 5, in one embodiment of the present invention, a plurality of unit circuits 321 to 323 may be connected in parallel between the input stage 310 and the output pad 340. Additionally, since each of the plurality of unit circuits 321 to 323 is connected to one resistance element 330, the resistance component existing between the input stage 310 and the output pad 340 can be reduced. Accordingly, the slew rate of the gray scale voltage supplied to the source line through the output pad 340 can be improved.

또한 도 5에 도시한 바와 같이, 본 발명의 일 실시예에서는 복수의 단위 회로들(321-323) 각각과 저항 소자(330) 사이에 별도의 출력 스위치가 연결되지 않을 수 있다. 따라서 출력 스위치의 턴-온 및 턴-오프 동작과, 출력 스위치의 저항 성분이 계조 전압에 미치는 영향을 제거할 수 있으므로, 출력 스위치를 포함하는 구조와 비교하여 계조 전압의 슬루율을 효과적으로 향상시킬 수 있다.Additionally, as shown in FIG. 5, in one embodiment of the present invention, a separate output switch may not be connected between each of the plurality of unit circuits 321 to 323 and the resistance element 330. Therefore, the turn-on and turn-off operations of the output switch and the influence of the resistance component of the output switch on the gray-scale voltage can be eliminated, so the slew rate of the gray-scale voltage can be effectively improved compared to a structure including an output switch. there is.

도 6 내지 도 8은 본 발명의 일 실시예에 따른 디스플레이 드라이버에 포함되는 소스 증폭기의 구조를 설명하기 위해 제공되는 도면들이다.6 to 8 are diagrams provided to explain the structure of a source amplifier included in a display driver according to an embodiment of the present invention.

먼저 도 6은, 본 발명의 일 실시예에 따른 소스 증폭기에 포함되는 입력 스테이지(310)를 간단하게 나타낸 회로도일 수 있다. 앞서 설명한 바와 같이 입력 스테이지(310)는 증폭 회로로 동작하며, 폴디드 캐스코드(Folded Cascode) 구조를 가질 수 있다.First, FIG. 6 may be a circuit diagram simply showing the input stage 310 included in the source amplifier according to an embodiment of the present invention. As previously described, the input stage 310 operates as an amplifier circuit and may have a folded cascode structure.

도 6을 참조하면, 입력 스테이지(310)는 제1 내지 제7 PMOS 트랜지스터(MP1-MP7), 제1 내지 제7 NMOS 트랜지스터(MN1-MN7), 및 제1 내지 제4 컨트롤 트랜지스터(MC1-MC4) 등을 포함할 수 있다. 다만, 입력 스테이지(310)의 회로가 반드시 도 6에 도시한 바와 같이 한정되는 것은 아니며, 실시예들에 따라 입력 스테이지(310)는 도 6에 도시한 회로와 다른 구조의 회로로 구현될 수도 있다. 도 6에 도시한 일 실시예에서, 입력 스테이지(310)에 흐르는 제1 내지 제3 전류들(I1-I3) 각각의 크기는, 소스 증폭기와 연결된 디코더부에 입력되는 영상 데이터에 따라 달라지며, 제1 내지 제3 전류들(I1-I3)에 의해 제1 입력단(IN1)에 입력되는 감마 전압이 증폭될 수 있다. Referring to FIG. 6, the input stage 310 includes first to seventh PMOS transistors (MP1-MP7), first to seventh NMOS transistors (MN1-MN7), and first to fourth control transistors (MC1-MC4). ), etc. may be included. However, the circuit of the input stage 310 is not necessarily limited to that shown in FIG. 6, and depending on embodiments, the input stage 310 may be implemented as a circuit with a structure different from the circuit shown in FIG. 6. . In one embodiment shown in FIG. 6, the size of each of the first to third currents I1-I3 flowing through the input stage 310 varies depending on the image data input to the decoder unit connected to the source amplifier, The gamma voltage input to the first input terminal IN1 may be amplified by the first to third currents I1-I3.

도 6을 참조하면, 입력 스테이지(310)는 제1 내지 제4 증폭 스위치(AS1~AS4)를 포함할 수 있다. 제1 내지 제4 증폭 스위치(AS1-AS4) 각각은, 소스 증폭기가 활성화되어 디스플레이 패널로 계조 전압을 출력하는 동안 턴-온 상태를 유지할 수 있다. 따라서, 소스 증폭기가 동작하는 동안 제1 내지 제3 전류들(I1-I3)은 제1 전원 전압(VDD)을 공급하는 제1 전원 노드로부터, 제2 전원 전압(VSS)을 공급하는 제2 전원 노드로 흐를 수 있다. 일례로, 제1 내지 제3 전류들(I1-I3)의 비율은, 복수의 바이어스 전압들(VB1-VB4)과 복수의 제어 전압들(VC1-VC4)에 의해 결정될 수 있다.Referring to FIG. 6, the input stage 310 may include first to fourth amplification switches AS1 to AS4. Each of the first to fourth amplification switches AS1 to AS4 may maintain a turn-on state while the source amplifier is activated and outputs a gray level voltage to the display panel. Therefore, while the source amplifier operates, the first to third currents I1-I3 are transferred from the first power node supplying the first power voltage VDD to the second power supply supplying the second power voltage VSS. It can flow to nodes. For example, the ratio of the first to third currents I1-I3 may be determined by a plurality of bias voltages VB1-VB4 and a plurality of control voltages VC1-VC4.

도 7은, 본 발명의 일 실시예에 따른 소스 증폭기에서 출력 스테이지(320)에 포함되는 단위 회로를 간단하게 나타낸 회로도일 수 있다. 도 6 및 도 7을 참조하면, 출력 스테이지(320)는 제1 내지 제3 노드들(N1-N3)을 통해 입력 스테이지(310)와 연결될 수 있다.FIG. 7 may be a circuit diagram simply showing a unit circuit included in the output stage 320 in the source amplifier according to an embodiment of the present invention. Referring to FIGS. 6 and 7 , the output stage 320 may be connected to the input stage 310 through first to third nodes N1-N3.

출력 스테이지(320)는 버퍼 스위치(BS)와 출력 버퍼(OB) 등을 포함할 수 있다. 출력 버퍼(OB)는 제1 전원 노드와 제2 전원 노드 사이에서 서로 직렬로 연결되는 PMOS 소자(PM1)와 NMOS 소자(NM1)를 포함할 수 있다. PMOS 소자(PM1)와 NMOS 소자(NM1) 사이의 노드에서 출력 전압(VOUT)이 출력되며, 일례로 출력 전압(VOUT)은 디스플레이 패널의 픽셀에 입력되는 계조 전압일 수 있다. The output stage 320 may include a buffer switch (BS) and an output buffer (OB). The output buffer OB may include a PMOS device PM1 and an NMOS device NM1 connected in series between the first power node and the second power node. An output voltage (VOUT) is output from the node between the PMOS element (PM1) and the NMOS element (NM1). For example, the output voltage (VOUT) may be a grayscale voltage input to a pixel of a display panel.

버퍼 스위치(BS)는 복수의 버퍼 스위치들(BS1-BS4)을 포함하며, 일례로 복수의 버퍼 스위치들(BS1-BS4) 각각은 CMOS 전송 게이트로 구현될 수 있다. 도 7을 참조하면, 제1 버퍼 스위치(BS1)는 제1 노드(N1)와 PMOS 소자(PM1)의 게이트 사이에 연결되며, 제2 버퍼 스위치(BS2)는 제2 노드(N2)와 NMOS 소자(NM1)의 게이트 사이에 연결될 수 있다. 제3 버퍼 스위치(BS3)는 PMOS 소자(PM1)의 게이트와 제1 전원 노드 사이에 연결되며, 제4 버퍼 스위치(BS4)는 NMOS 소자(NM1)의 게이트와 제2 전원 노드 사이에 연결될 수 있다. The buffer switch BS includes a plurality of buffer switches BS1 to BS4. For example, each of the buffer switches BS1 to BS4 may be implemented as a CMOS transmission gate. Referring to FIG. 7, the first buffer switch BS1 is connected between the first node N1 and the gate of the PMOS device PM1, and the second buffer switch BS2 is connected between the second node N2 and the NMOS device. It can be connected between the gates of (NM1). The third buffer switch BS3 may be connected between the gate of the PMOS device PM1 and the first power node, and the fourth buffer switch BS4 may be connected between the gate of the NMOS device NM1 and the second power node. .

복수의 버퍼 스위치들(BS1-BS4) 각각은 제1 인에이블 신호(EN1)와 제2 인에이블 신호(EN2)에 의해 턴-온되거나 턴-오프될 수 있다. 일례로, 제1 인에이블 신호(EN1)는 제1 버퍼 스위치(BS1)와 제2 버퍼 스위치(BS2) 각각에 포함되는 NMOS 트랜지스터의 게이트, 및 제3 버퍼 스위치(BS3)와 제4 버퍼 스위치(BS4) 각각에 포함되는 PMOS 트랜지스터의 게이트에 입력될 수 있다. 제2 인에이블 신호(EN2)는 제1 버퍼 스위치(BS1)와 제2 버퍼 스위치(BS2) 각각에 포함되는 PMOS 트랜지스터의 게이트, 및 제3 버퍼 스위치(BS3)와 제4 버퍼 스위치(BS4) 각각에 포함되는 NMOS 트랜지스터의 게이트에 입력될 수 있다. 제1 인에이블 신호(EN1)와 제2 인에이블 신호(EN2)는 서로 180도의 위상차를 갖는 상보 신호일 수 있다. Each of the plurality of buffer switches BS1 to BS4 may be turned on or off by the first enable signal EN1 and the second enable signal EN2. For example, the first enable signal EN1 is connected to the gate of the NMOS transistor included in each of the first buffer switch BS1 and the second buffer switch BS2, and the third buffer switch BS3 and the fourth buffer switch ( BS4) It can be input to the gate of each PMOS transistor included. The second enable signal EN2 is connected to the gate of the PMOS transistor included in each of the first buffer switch BS1 and the second buffer switch BS2, and the third buffer switch BS3 and the fourth buffer switch BS4, respectively. It can be input to the gate of the NMOS transistor included in . The first enable signal EN1 and the second enable signal EN2 may be complementary signals having a phase difference of 180 degrees.

앞서 설명한 바와 같이, 본 발명의 일 실시예에서는 출력 스테이지가 복수의 단위 회로들을 포함하며, 복수의 단위 회로들은 서로 병렬로 연결될 수 있다. 도 8을 참조하면, 디스플레이 드라이버의 소스 증폭기(400)에서 하나의 입력 스테이지(410)에 복수의 단위 회로들(421-423)이 연결되며, 복수의 단위 회로들(421-423)은 서로 병렬로 연결될 수 있다. 복수의 단위 회로들(421-423) 각각과 출력 패드(440) 사이에는 저항 소자(430)가 연결될 수 있다. 복수의 단위 회로들(421-423) 각각은, 제1 전원 전압(VDD)과 제2 전원 전압(VSS)을 입력받아 동작할 수 있다.As described above, in one embodiment of the present invention, the output stage includes a plurality of unit circuits, and the plurality of unit circuits may be connected to each other in parallel. Referring to FIG. 8, a plurality of unit circuits 421-423 are connected to one input stage 410 in the source amplifier 400 of the display driver, and the plurality of unit circuits 421-423 are parallel to each other. It can be connected to . A resistance element 430 may be connected between each of the plurality of unit circuits 421 to 423 and the output pad 440. Each of the plurality of unit circuits 421 to 423 may operate by receiving a first power supply voltage (VDD) and a second power supply voltage (VSS).

복수의 단위 회로들(421-423) 각각은 제1 내지 제3 노드들(N1-N3)을 통해 입력 스테이지(410)와 연결될 수 있다. 입력 스테이지(410)가 증폭하여 출력하는 전압은 복수의 단위 회로들(421-423) 각각에서 버퍼링되며, 출력 패드(440)를 통해 디스플레이 패널에 계조 전압으로서 공급될 수 있다. 한편, 앞서 설명한 바와 같이, 저항 소자(430)와 출력 패드(440) 사이의 노드는 피드백 저항 소자(450)를 통해 입력 스테이지(410)의 입력단들 중 하나와 연결될 수 있다.Each of the plurality of unit circuits 421 to 423 may be connected to the input stage 410 through first to third nodes N1 to N3. The voltage amplified and output by the input stage 410 is buffered in each of the plurality of unit circuits 421 to 423, and may be supplied as a grayscale voltage to the display panel through the output pad 440. Meanwhile, as described above, the node between the resistor element 430 and the output pad 440 may be connected to one of the input terminals of the input stage 410 through the feedback resistor element 450.

도 8에 도시한 바와 같은 구조의 소스 증폭기(400)에서는, 복수의 단위 회로들(421-423) 각각에 흐르는 전류에 의해 출력 패드(440)로 계조 전압이 출력될 수 있다. 따라서, 하나의 단위 회로만을 입력 스테이지(410)와 출력 패드(440) 사이에 연결하는 기존의 구조와 비교하여, 상대적으로 작은 크기의 소자들로 복수의 단위 회로들(421-423) 각각을 구현할 수 있다. 일례로, 복수의 단위 회로들(421-423) 각각에 포함되는 개별 소자의 크기는, 입력 스테이지(410)에 포함되는 개별 소자의 크기보다 작을 수 있다.In the source amplifier 400 structured as shown in FIG. 8, a gray level voltage may be output to the output pad 440 by current flowing through each of the plurality of unit circuits 421-423. Therefore, compared to the existing structure in which only one unit circuit is connected between the input stage 410 and the output pad 440, each of the plurality of unit circuits 421-423 can be implemented with relatively small-sized elements. You can. For example, the size of the individual elements included in each of the plurality of unit circuits 421 to 423 may be smaller than the size of the individual elements included in the input stage 410.

다시 말해, 입력 스테이지(410)와 출력 패드(440) 사이에 하나의 단위 회로만이 연결되는 구조에서 단위 회로에 포함되는 PMOS 소자와 NMOS 소자의 크기에 비해, 도 8에 도시한 바와 같은 구조에서 복수의 단위 회로들(421-423) 각각에 포함되는 PMOS 소자(PM)와 NMOS 소자(NM)의 크기가 더 작을 수 있다. 일례로, 하나의 입력 스테이지(410)에 N개의 단위 회로들(421-423)이 연결되는 경우를 가정하면, 단위 회로들(421-423) 각각에 포함되는 PMOS 소자(PM)와 NMOS 소자(NM)는, 하나의 입력 스테이지(410)에 하나의 단위 회로가 연결되는 구조에서 단위 회로를 구성하는 PMOS 소자와 NMOS 소자의 크기의 1/N 배일 수 있다. 따라서, 소스 증폭기(400)를 포함하는 디스플레이 드라이버를 구현하는 데에 필요한 회로 면적이 기존의 구조와 비교하여 증가하지 않을 수 있다. In other words, in a structure in which only one unit circuit is connected between the input stage 410 and the output pad 440, compared to the size of the PMOS element and NMOS element included in the unit circuit, in the structure shown in FIG. 8 The size of the PMOS device (PM) and the NMOS device (NM) included in each of the plurality of unit circuits 421 to 423 may be smaller. For example, assuming that N unit circuits 421-423 are connected to one input stage 410, a PMOS element (PM) and an NMOS element (PMOS element) included in each of the unit circuits 421-423 ( NM) may be 1/N times the size of the PMOS element and the NMOS element constituting the unit circuit in a structure in which one unit circuit is connected to one input stage 410. Accordingly, the circuit area required to implement the display driver including the source amplifier 400 may not increase compared to the existing structure.

도 8에 도시한 일 실시예에서는 입력 스테이지(410)와 출력 패드(440) 사이의 저항이, 복수의 단위 회로들(421-423)과 저항 소자(430)에 의해 결정될 수 있다. 따라서, 입력 스테이지(410)와 출력 패드(440) 사이에 하나의 단위 회로와 하나의 저항 소자만이 연결되는 구조와 비교하여, 입력 스테이지(410)와 출력 패드(440) 사이의 저항을 줄일 수 있으며, 출력 패드(440)를 통해 디스플레이 패널의 소스 라인에 입력되는 계조 전압의 슬루율을 개선할 수 있다.In one embodiment shown in FIG. 8, the resistance between the input stage 410 and the output pad 440 may be determined by a plurality of unit circuits 421-423 and a resistance element 430. Therefore, compared to a structure in which only one unit circuit and one resistance element are connected between the input stage 410 and the output pad 440, the resistance between the input stage 410 and the output pad 440 can be reduced. In addition, the slew rate of the gray scale voltage input to the source line of the display panel through the output pad 440 can be improved.

도 9 내지 도 12는 본 발명의 일 실시예에 따른 디스플레이 드라이버의 동작을 설명하기 위해 제공되는 도면들이다.9 to 12 are diagrams provided to explain the operation of a display driver according to an embodiment of the present invention.

도 9 내지 도 12를 참조하면, 소스 드라이버(500)는 디스플레이 패널(600)의 소스 라인(SL)과 연결될 수 있다. 소스 라인(SL)에는 복수의 픽셀들(PX1, PX2)이 연결되며, 복수의 픽셀들(PX1, PX2)은 게이트 라인들(GL1, GL2)을 통해 게이트 드라이버(610)에 연결될 수 있다. 게이트 드라이버(610)는 게이트 라인들(GL1, GL2)을 순차적으로 스캔하여, 복수의 픽셀들(PX1, PX2)을 순서대로 선택할 수 있다.Referring to FIGS. 9 to 12 , the source driver 500 may be connected to the source line (SL) of the display panel 600. A plurality of pixels PX1 and PX2 are connected to the source line SL, and the plurality of pixels PX1 and PX2 may be connected to the gate driver 610 through gate lines GL1 and GL2. The gate driver 610 may sequentially scan the gate lines GL1 and GL2 and select a plurality of pixels PX1 and PX2 in order.

먼저 도 9는 게이트 드라이버(610)가 제1 픽셀(PX1)을 선택하는 제1 시간 동안의 동작을 설명하기 위한 도면일 수 있다. 도 9를 참조하면, 제1 시간 동안 게이트 드라이버(610)가 제1 픽셀(PX1)을 선택하며, 소스 드라이버(500)의 소스 증폭기(SA)는 제1 픽셀(PX1)이 표시해야 하는 영상 데이터에 대응하는 제1 계조 전압을 출력할 수 있다. 이를 위해, 소스 증폭기(SA)와 연결되는 디코더부는 소스 증폭기(SA)가 제1 계조 전압을 출력하는 데에 필요한 감마 전압을 선택하여 제1 입력단(IN1)에 입력할 수 있다.First, FIG. 9 may be a diagram to explain the operation during the first time when the gate driver 610 selects the first pixel (PX1). Referring to FIG. 9, during the first time, the gate driver 610 selects the first pixel (PX1), and the source amplifier (SA) of the source driver 500 selects the image data that the first pixel (PX1) should display. The first gray scale voltage corresponding to can be output. To this end, the decoder unit connected to the source amplifier (SA) may select the gamma voltage required for the source amplifier (SA) to output the first gray scale voltage and input it to the first input terminal (IN1).

소스 증폭기(SA)는 증폭 회로로 동작하는 입력 스테이지(510), 및 복수의 단위 회로들(521-523)을 포함할 수 있다. 복수의 단위 회로들(521-523)은 출력 스테이지를 구성하며, 입력 스테이지(510)가 출력하는 전압을 버퍼링하여 출력 패드(540)로 내보낼 수 있다. 복수의 단위 회로들(521-523) 각각에는 저항 소자(530)가 연결되며, 출력 패드(540)는 피드백 저항 소자(550)를 통해 제2 입력단(IN2)과 연결될 수 있다.The source amplifier (SA) may include an input stage 510 that operates as an amplifier circuit, and a plurality of unit circuits 521-523. A plurality of unit circuits 521 to 523 constitute an output stage, and the voltage output by the input stage 510 can be buffered and sent to the output pad 540. A resistor element 530 is connected to each of the plurality of unit circuits 521 to 523, and the output pad 540 may be connected to the second input terminal IN2 through the feedback resistor element 550.

복수의 단위 회로들(521-523)은 입력 스테이지(510)와 출력 패드(540)의 사이에서 서로 병렬로 연결될 수 있다. 따라서 입력 스테이지(510)와 출력 패드(540) 사이의 저항 성분을 줄일 수 있으며, 출력 패드(540)를 통해 제1 픽셀(PX1)로 출력되는 제1 계조 전압의 슬루율을 개선하여 디스플레이 패널(600)을 고주사율로 구동하거나 또는 디스플레이 패널(600)의 응답 속도를 향상시킬 수 있다.A plurality of unit circuits 521 - 523 may be connected in parallel between the input stage 510 and the output pad 540 . Therefore, the resistance component between the input stage 510 and the output pad 540 can be reduced, and the slew rate of the first gray scale voltage output to the first pixel (PX1) through the output pad 540 is improved to improve the display panel ( 600 can be driven at a high refresh rate or the response speed of the display panel 600 can be improved.

복수의 단위 회로들(521-523) 각각은 버퍼 스위치(BS)와 출력 버퍼(OB)를 포함할 수 있다. 입력 스테이지(510)가 출력하는 전류가 복수의 단위 회로들(521-523)에 분산되어 흐르기 때문에, 버퍼 스위치(BS) 및/또는 출력 버퍼(OB)는 상대적으로 작은 크기의 소자들로도 구현할 수 있다. 따라서, 복수의 단위 회로들(521-523)로 소스 증폭기(SA)를 구현하는 데에 따르는 회로 면적 증가를 최소화하거나 또는 회로 면적의 증가없이 복수의 단위 회로들(521-523)을 포함하는 소스 증폭기(SA)를 구현할 수 있다.Each of the plurality of unit circuits 521-523 may include a buffer switch (BS) and an output buffer (OB). Since the current output by the input stage 510 flows distributedly across a plurality of unit circuits 521-523, the buffer switch BS and/or output buffer OB can be implemented with relatively small-sized devices. . Accordingly, the increase in circuit area resulting from implementing the source amplifier (SA) with a plurality of unit circuits 521-523 is minimized, or the source including a plurality of unit circuits 521-523 without an increase in circuit area. An amplifier (SA) can be implemented.

게이트 드라이버(610)가 제1 픽셀(PX1)을 선택한 제1 시간이 종료되면, 도 10에 도시한 바와 같이 복수의 단위 회로들(521-523) 각각에 포함되는 버퍼 스위치(BS)가 턴-오프되고, 출력 버퍼(OB)를 통해 전류가 흐르지 않을 수 있다. 따라서 출력 패드(540)를 통한 계조 전압 출력이 종료되며, 출력 버퍼(OB)가 입력 스테이지(510)와 서로 분리될 수 있다. When the first time period in which the gate driver 610 selects the first pixel PX1 ends, the buffer switch BS included in each of the plurality of unit circuits 521 to 523 turns - as shown in FIG. 10. It is turned off, and current may not flow through the output buffer (OB). Accordingly, gray scale voltage output through the output pad 540 is terminated, and the output buffer OB can be separated from the input stage 510.

제1 시간 이후의 제2 시간 동안, 게이트 드라이버(610)는 제2 픽셀(PX2)을 선택할 수 있다. 도 11을 참조하면, 게이트 드라이버(610)가 제2 픽셀(PX2)을 선택하며, 소스 드라이버(500)의 소스 증폭기(SA)는 제2 픽셀(PX2)이 표시해야 하는 영상 데이터에 대응하는 제2 계조 전압을 출력할 수 있다. 소스 증폭기(SA)는 제2 계조 전압을 출력하는 데에 필요한 감마 전압을 소스 드라이버(500)의 디코더부로부터 수신할 수 있다.During a second time period after the first time period, the gate driver 610 may select the second pixel PX2. Referring to FIG. 11, the gate driver 610 selects the second pixel (PX2), and the source amplifier (SA) of the source driver 500 selects the second pixel (PX2) corresponding to the image data to be displayed. 2 Gradation voltage can be output. The source amplifier (SA) may receive the gamma voltage required to output the second gray level voltage from the decoder unit of the source driver 500.

일례로 제2 계조 전압은 제1 계조 전압과 다른 레벨을 가질 수 있다. 따라서, 디스플레이 패널(600)을 고주사율로 구동하기 위해서는 제2 수평 주기 동안 최대한 짧은 시간 내에 출력 패드(540)의 전압 레벨을 제2 계조 전압의 레벨로 증가시킬 수 있어야 한다. 본 발명의 일 실시예에서는, 입력 스테이지(510)와 출력 패드(540) 사이의 저항을 최소화하기 위해 서로 병렬로 연결되는 복수의 단위 회로들(521-523)로 출력 스테이지를 구성할 수 있다. 따라서, 제2 수평 주기 동안 출력 패드(540)의 전압 레벨을 제2 계조 전압의 레벨까지 빠르게 증가시킬 수 있다.For example, the second gray scale voltage may have a different level from the first gray scale voltage. Therefore, in order to drive the display panel 600 at a high refresh rate, the voltage level of the output pad 540 must be increased to the level of the second gray scale voltage within the shortest possible time during the second horizontal period. In one embodiment of the present invention, the output stage may be configured with a plurality of unit circuits 521 to 523 connected in parallel to minimize the resistance between the input stage 510 and the output pad 540. Accordingly, the voltage level of the output pad 540 can be quickly increased to the level of the second gray scale voltage during the second horizontal period.

도 12는 도 9 내지 도 11을 참조하여 설명한 소스 드라이버(500)가 출력하는 계조 전압을, 출력 패드(540)와 복수의 픽셀들(PX1, PX2) 각각에서 측정한 그래프들을 나타내는 도면일 수 있다. 도 12에 도시한 그래프들에서 실시예는 도 9 내지 도 11을 참조하여 설명한 바와 같이 복수의 단위 회로들(521-523)을 포함하는 소스 증폭기(SA)가 출력하는 계조 전압을 측정한 그래프일 수 있다. 반면 비교예는, 소스 증폭기에서 하나의 단위 회로만으로 출력 스테이지를 구성한 경우에 계조 전압을 측정한 그래프일 수 있다. FIG. 12 may be a diagram illustrating graphs of the gray-scale voltage output by the source driver 500 described with reference to FIGS. 9 to 11 measured at each of the output pad 540 and the plurality of pixels (PX1 and PX2). . In the graphs shown in FIG. 12, the embodiment is a graph measuring the gray level voltage output by the source amplifier (SA) including a plurality of unit circuits 521-523, as described with reference to FIGS. 9 to 11. You can. On the other hand, the comparative example may be a graph measuring the gray level voltage when the output stage is configured with only one unit circuit in the source amplifier.

먼저 도 12의 첫번째 그래프는, 출력 패드(540)의 전압을 나타낼 수 있다. 첫번째 그래프를 참조하면, 복수의 단위 회로들(521-523)로 출력 스테이지를 구성한 실시예에서 출력 패드(540)의 전압의 슬루율이, 하나의 단위 회로만으로 출력 스테이지를 구성한 비교예에서 출력 패드(540)의 전압의 슬루율보다 더 빠를 수 있다. First, the first graph of FIG. 12 may represent the voltage of the output pad 540. Referring to the first graph, in the embodiment in which the output stage is composed of a plurality of unit circuits 521-523, the slew rate of the voltage of the output pad 540 is the slew rate of the output pad 540 in the comparative example in which the output stage is composed of only one unit circuit. It may be faster than the slew rate of the voltage of (540).

한편, 도 12의 두번째 그래프는 출력 패드(540)와 소스 라인을 통해 연결된 픽셀에서 측정한 전압을 나타내는 그래프일 수 있다. 두번째 그래프에서도, 복수의 단위 회로들(521-523)로 출력 스테이지를 구성한 실시예에서 픽셀로부터 측정한 전압의 슬루율이, 하나의 단위 회로만으로 출력 스테이지를 구성한 비교예에서 픽셀로부터 측정한 전압의 슬루율보다 더 빠를 수 있다.Meanwhile, the second graph in FIG. 12 may be a graph showing the voltage measured at the output pad 540 and the pixel connected through the source line. In the second graph, the slew rate of the voltage measured from the pixel in the example in which the output stage is composed of a plurality of unit circuits 521-523 is the slew rate of the voltage measured from the pixel in the comparative example in which the output stage is composed of only one unit circuit. It can be faster than the slew rate.

일례로, 계조 전압이 5V의 스윙 레벨로 증가하는 경우를 가정하면, 비교예에서 출력 패드(540)의 전압이 계조 전압의 레벨까지 증가하는 상승 시간은 0.7usec 이상인 데에 비해, 실시예에서 출력 패드(540)의 전압이 계조 전압의 레벨까지 증가하는 상승 시간은 0.5usec 정도일 수 있다. 또한 픽셀의 전압이 계조 전압의 레벨까지 증가하는 데에 필요한 상승 시간은 비교예에서 2usec 이상인 데에 비해, 실시예에서는 1.7usec 이하일 수 있다. 따라서, 실시예에서는 비교예에 비해 약 20% 정도의 슬루율 개선 효과를 얻을 수 있으며, 수평 주기가 제한되는 고주사율 조건으로도 디스플레이 패널을 구동할 수 있다.As an example, assuming that the gray scale voltage increases to a swing level of 5V, the rise time for the voltage of the output pad 540 to increase to the level of the gray scale voltage in the comparative example is 0.7 usec or more, whereas in the example, the output The rise time during which the voltage of the pad 540 increases to the level of the grayscale voltage may be about 0.5usec. Additionally, the rise time required for the pixel voltage to increase to the level of the grayscale voltage may be 2 usec or more in the comparative example, but may be 1.7 usec or less in the embodiment. Therefore, in the embodiment, a slew rate improvement of about 20% can be obtained compared to the comparative example, and the display panel can be driven even under high refresh rate conditions where the horizontal period is limited.

도 13은 본 발명의 일 실시예에 따른 디스플레이 드라이버를 간단하게 나타낸 도면이다.Figure 13 is a diagram simply showing a display driver according to an embodiment of the present invention.

도 13은, 본 발명의 일 실시예에 따른 디스플레이 드라이버(700)에서 소스 드라이버에 포함되는 일부 구성을 나타낸 도면일 수 있다. 도 13을 참조하면, 소스 증폭기(710)는 증폭 회로로 동작하는 입력 스테이지(711), 및 버퍼 회로로 동작하는 출력 스테이지(320)를 포함할 수 있다. FIG. 13 may be a diagram showing some components included in the source driver in the display driver 700 according to an embodiment of the present invention. Referring to FIG. 13, the source amplifier 710 may include an input stage 711 that operates as an amplifier circuit, and an output stage 320 that operates as a buffer circuit.

입력 스테이지(711)는 제1 입력단(IN1) 및 제2 입력단(IN2)에 연결되며, 제1 입력단(IN1)을 통해 적어도 하나의 감마 전압을 입력받을 수 있다. 실시예에 따라, 제1 입력단(IN1)은 서로 분리되는 비반전 입력 단자들을 포함하며, 제1 입력단(IN1)을 통해 서로 다른 레벨을 갖는 복수의 감마 전압들이 입력될 수 있다. The input stage 711 is connected to the first input terminal (IN1) and the second input terminal (IN2), and can receive at least one gamma voltage through the first input terminal (IN1). Depending on the embodiment, the first input terminal IN1 includes non-inverting input terminals that are separated from each other, and a plurality of gamma voltages having different levels may be input through the first input terminal IN1.

출력 스테이지(720)는 복수의 단위 회로들(721-723)을 포함할 수 있다. 복수의 단위 회로들(721-723) 각각은 버퍼 스위치(BS) 및 출력 버퍼(OB)를 포함하며, 버퍼 스위치(BS)의 동작에 의해 출력 버퍼(OB)가 입력 스테이지(310)와 연결되거나 또는 분리될 수 있다. The output stage 720 may include a plurality of unit circuits 721-723. Each of the plurality of unit circuits 721-723 includes a buffer switch BS and an output buffer OB, and the output buffer OB is connected to the input stage 310 by the operation of the buffer switch BS. Or it can be separated.

복수의 단위 회로들(721-723) 각각과 출력 패드(340) 사이에는 저항 소자(730)가 연결될 수 있다. 일례로 출력 패드(740)는, 디스플레이 패널에 배치되는 복수의 소스 라인들 중 하나와 연결될 수 있다. 소스 증폭기(710)가 출력하는 전압은, 출력 패드(740)을 통해 소스 라인에 연결된 복수의 픽셀들 중에서 선택 픽셀에 계조 전압으로서 입력될 수 있다. A resistance element 730 may be connected between each of the plurality of unit circuits 721 to 723 and the output pad 340. For example, the output pad 740 may be connected to one of a plurality of source lines disposed on the display panel. The voltage output by the source amplifier 710 may be input as a grayscale voltage to a selected pixel among a plurality of pixels connected to the source line through the output pad 740.

입력 스테이지(711)의 제2 입력단(IN2)은, 피드백 경로를 통해 출력 패드(540)와 연결될 수 있다. 일례로 피드백 경로에는 복수의 단위 회로들(321-323) 각각에 연결되는 저항 소자(330)와 다른 별도의 피드백 저항 소자(350), 및 피드백 스위치(755)가 연결될 수 있다. 피드백 스위치(755)의 동작에 대해서는 후술하기로 한다.The second input terminal (IN2) of the input stage 711 may be connected to the output pad 540 through a feedback path. For example, the resistance element 330 connected to each of the plurality of unit circuits 321 to 323, a separate feedback resistance element 350, and a feedback switch 755 may be connected to the feedback path. The operation of the feedback switch 755 will be described later.

한편 도 13에 도시한 바와 같이, 본 발명의 일 실시예에서는 복수의 단위 회로들(721-723)이, 입력 스테이지(711)와 출력 패드(740) 사이에서 서로 병렬로 연결될 수 있다. 또한, 복수의 단위 회로들(721-723)과 저항 소자(730) 각각의 저항 성분이 서로 병렬 연결되므로, 입력 스테이지(711)와 출력 패드(740) 사이에 존재하는 저항 성분을 감소시킬 수 있다. 따라서, 출력 패드(740)를 통해 소스 라인으로 공급되는 계조 전압의 슬루율을 개선할 수 있다.Meanwhile, as shown in FIG. 13, in one embodiment of the present invention, a plurality of unit circuits 721-723 may be connected in parallel between the input stage 711 and the output pad 740. In addition, since the resistance components of each of the plurality of unit circuits 721 - 723 and the resistance element 730 are connected in parallel, the resistance component existing between the input stage 711 and the output pad 740 can be reduced. . Accordingly, the slew rate of the gray voltage supplied to the source line through the output pad 740 can be improved.

도 13에 도시한 일 실시예에서는, 복수의 단위 회로들(721-723) 중 적어도 하나의 단위 회로(723)와 출력 패드(740) 사이에 출력 스위치(735)가 더 연결될 수 있다. 따라서 도 5에 도시한 일 실시예와 비교하여 디스플레이 드라이버(700)가 차지하는 회로 면적이 증가할 수 있다. 반면, 출력 스위치(735)의 입력단과 입력 스테이지(711)의 제2 입력단(IN2)을 피드백 경로로 직접 연결함으로써, 디스플레이 드라이버(700)가 동작하는 동안 피드백 경로를 유지할 수 있으므로, 소스 증폭기(710)의 출력을 빠르게 변경할 수 있다. In one embodiment shown in FIG. 13, an output switch 735 may be further connected between at least one unit circuit 723 among the plurality of unit circuits 721 to 723 and the output pad 740. Therefore, compared to the embodiment shown in FIG. 5, the circuit area occupied by the display driver 700 may increase. On the other hand, by directly connecting the input terminal of the output switch 735 and the second input terminal (IN2) of the input stage 711 through a feedback path, the feedback path can be maintained while the display driver 700 operates, so the source amplifier 710 ) can be changed quickly.

도 14는 본 발명의 일 실시예에 따른 디스플레이 드라이버에 포함되는 소스 증폭기의 구조를 설명하기 위해 제공되는 도면이다.FIG. 14 is a diagram provided to explain the structure of a source amplifier included in a display driver according to an embodiment of the present invention.

도 14를 참조하면, 디스플레이 드라이버의 소스 증폭기(800)에서 하나의 입력 스테이지(810)에 복수의 단위 회로들(821-823)이 연결되며, 복수의 단위 회로들(821-823)은 입력 스테이지(810)와 출력 패드(840) 사이에서 서로 병렬로 연결될 수 있다. 복수의 단위 회로들(821-823) 각각과 출력 패드(840) 사이에는 저항 소자(830)가 연결될 수 있다.Referring to FIG. 14, a plurality of unit circuits 821 to 823 are connected to one input stage 810 in the source amplifier 800 of the display driver, and the plurality of unit circuits 821 to 823 are connected to the input stage. They may be connected in parallel between 810 and the output pad 840. A resistance element 830 may be connected between each of the plurality of unit circuits 821 to 823 and the output pad 840.

복수의 단위 회로들(821-823) 각각은 제1 내지 제3 노드들(N1-N3)을 통해 입력 스테이지(810)와 연결될 수 있다. 입력 스테이지(810)가 증폭하여 출력하는 전압은 복수의 단위 회로들(821-823) 각각에서 버퍼링되며, 출력 패드(840)를 통해 디스플레이 패널에 계조 전압으로서 공급될 수 있다. 따라서 복수의 단위 회로들(821-823) 각각에 흐르는 전류에 의해 출력 패드(840)로 계조 전압이 출력될 수 있으며, 하나의 단위 회로만을 입력 스테이지(810)와 출력 패드(840) 사이에 연결하는 구조와 비교하여, 상대적으로 작은 크기의 소자들로 복수의 단위 회로들(821-823) 각각을 구현할 수 있다.Each of the plurality of unit circuits 821 to 823 may be connected to the input stage 810 through first to third nodes N1 to N3. The voltage amplified and output by the input stage 810 is buffered in each of the plurality of unit circuits 821 to 823, and may be supplied as a grayscale voltage to the display panel through the output pad 840. Therefore, a gray voltage can be output to the output pad 840 by the current flowing in each of the plurality of unit circuits 821-823, and only one unit circuit is connected between the input stage 810 and the output pad 840. Compared to the structure, each of the plurality of unit circuits 821-823 can be implemented with relatively small-sized elements.

입력 스테이지(810)와 복수의 단위 회로들(821-823) 각각의 구조는 앞서 도 6 및 도 7을 참조하여 설명한 바와 유사할 수 있다. 예를 들어, 입력 스테이지(810)는 폴디드 캐스코드(Folded Cascode) 구조를 가질 수 있으며, 제1 내지 제7 PMOS 트랜지스터(MP1-MP7), 제1 내지 제7 NMOS 트랜지스터(MN1-MN7), 및 제1 내지 제4 컨트롤 트랜지스터(MC1-MC4) 등을 포함할 수 있다. 또한 입력 스테이지(810)는 제1 내지 제4 증폭 스위치(AS1~AS4)를 포함하며, 제1 내지 제4 증폭 스위치(AS1-AS4)들은 소스 증폭기가 활성화되어 디스플레이 패널로 계조 전압을 출력하는 동안 턴-온 상태를 유지할 수 있다. The structure of the input stage 810 and each of the plurality of unit circuits 821-823 may be similar to that previously described with reference to FIGS. 6 and 7. For example, the input stage 810 may have a folded cascode structure, and includes first to seventh PMOS transistors (MP1-MP7), first to seventh NMOS transistors (MN1-MN7), and first to fourth control transistors (MC1-MC4). In addition, the input stage 810 includes first to fourth amplification switches (AS1 to AS4), and the first to fourth amplification switches (AS1 to AS4) are activated while the source amplifier is activated to output a gray level voltage to the display panel. The turn-on state can be maintained.

복수의 단위 회로들(821-823) 각각은 복수의 버퍼 스위치들(BS1-BS4)과 PMOS 소자(PM) 및 NMOS 소자(NM) 등을 포함할 수 있다. 복수의 단위 회로들(821-823) 각각에 포함되는 PMOS 소자(PM)와 NMOS 소자(NM)는 입력 스테이지(810)에 포함되는 소자들보다 작은 크기의 소자로 구현될 수 있다. 입력 스테이지(810)와 출력 패드(840) 사이에서 N개의 단위 회로들(821-823)이 서로 병렬로 연결되는 경우를 가정하면, PMOS 소자(PM)와 NMOS 소자(NM) 각각의 크기는, 입력 스테이지(810)에 포함되는 개별 소자의 크기의 1/N 배일 수 있다.Each of the plurality of unit circuits 821 to 823 may include a plurality of buffer switches BS1 to BS4, a PMOS device (PM), and an NMOS device (NM). The PMOS device (PM) and the NMOS device (NM) included in each of the plurality of unit circuits 821 to 823 may be implemented as devices having a smaller size than the devices included in the input stage 810. Assuming that N unit circuits 821-823 are connected in parallel between the input stage 810 and the output pad 840, the sizes of each PMOS element (PM) and NMOS element (NM) are: It may be 1/N times the size of the individual elements included in the input stage 810.

한편, 저항 소자(830)와 출력 패드(840) 사이의 노드는 피드백 저항 소자(850)를 통해 입력 스테이지(810)의 입력단들 중 하나와 연결될 수 있다. 또한, 적어도 하나의 단위 회로(823)는 출력 스위치(835)를 통해 저항 소자(830)와 연결되며, 출력 스위치(835)와 적어도 하나의 단위 회로(823) 사이의 노드는 피드백 경로를 통해 입력 스테이지(810)의 입력단들 중 하나와 연결될 수 있다. 또한 도 14에 도시한 바와 같이, 출력 스위치(835)와 적어도 하나의 단위 회로(823) 사이의 노드는 피드백 스위치(855)와 피드백 저항 소자(850)를 통해 출력 패드(840)에 연결될 수 있다.Meanwhile, the node between the resistor element 830 and the output pad 840 may be connected to one of the input terminals of the input stage 810 through the feedback resistor element 850. In addition, at least one unit circuit 823 is connected to the resistance element 830 through an output switch 835, and a node between the output switch 835 and at least one unit circuit 823 is an input through a feedback path. It may be connected to one of the input terminals of the stage 810. Also, as shown in FIG. 14, the node between the output switch 835 and at least one unit circuit 823 may be connected to the output pad 840 through the feedback switch 855 and the feedback resistor element 850. .

출력 스위치(835)와 적어도 하나의 단위 회로(823) 사이의 노드는, 디스플레이 드라이버(800)가 동작하는 동안, 다시 말해 디스플레이 패널이 화면을 표시하는 동안 입력 스테이지(810)의 입력단들 중 하나와 분리되지 않을 수 있다. 따라서 소스 증폭기의 입력단들 중 하나와 출력단을 연결되는 피드백 경로가 항상 유지될 수 있다. 소스 증폭기의 입력단들 중 하나와 출력단 사이의 피드백 경로가 유지되므로, 소스 증폭기가 출력하는 전압의 레벨을 미리 변경할 수 있으며, 따라서 소스 증폭기가 나중에 출력해야 하는 계조 전압이 입력 스테이지(810)에 미리 반영될 수 있다. 이때, 복수의 단위 회로들(821-823) 각각에 포함되는 버퍼 스위치들(BS1-BS4)과 출력 스위치(835)를 제어함으로써, 입력 스테이지(810)에 미리 반영된 계조 전압이 출력 패드(840)로 출력되지 않을 수 있다.A node between the output switch 835 and at least one unit circuit 823 is connected to one of the input terminals of the input stage 810 while the display driver 800 operates, that is, while the display panel displays the screen. may not be separated. Therefore, a feedback path connecting one of the input terminals of the source amplifier and the output terminal can always be maintained. Since the feedback path between one of the input terminals of the source amplifier and the output terminal is maintained, the level of the voltage output by the source amplifier can be changed in advance, and thus the gray scale voltage that the source amplifier must output later is reflected in advance in the input stage 810. It can be. At this time, by controlling the buffer switches BS1 - BS4 and the output switch 835 included in each of the plurality of unit circuits 821 - 823, the gray scale voltage previously reflected in the input stage 810 is transmitted to the output pad 840. may not be output.

출력 스위치(835)를 통해 출력 패드(840)와 연결되는 적어도 하나의 단위 회로(823)의 개수는, 출력 스위치(835) 없이 저항 소자(830)만을 통해 출력 패드(840)와 연결되는 다른 단위 회로들(821-822)의 개수보다 적을 수 있다. 가능한 적은 개수의 출력 스위치(835)를 소스 증폭기와 출력 패드(840) 사이에 연결함으로써, 디스플레이 드라이버(800)의 면적 증가를 최소화할 수 있다.The number of at least one unit circuit 823 connected to the output pad 840 through the output switch 835 is another unit connected to the output pad 840 only through the resistance element 830 without the output switch 835. It may be less than the number of circuits 821-822. By connecting as few output switches 835 as possible between the source amplifier and the output pad 840, the increase in area of the display driver 800 can be minimized.

도 15 내지 도 18은 본 발명의 일 실시예에 따른 디스플레이 드라이버의 동작을 설명하기 위해 제공되는 도면들이다.15 to 18 are diagrams provided to explain the operation of a display driver according to an embodiment of the present invention.

도 15 내지 도 18을 참조하면, 소스 드라이버(900)는 디스플레이 패널(1000)의 소스 라인(SL)과 연결될 수 있다. 소스 라인(SL)에는 복수의 픽셀들(PX1, PX2)이 연결되며, 복수의 픽셀들(PX1, PX2)은 게이트 라인들(GL1, GL2)을 통해 게이트 드라이버(1010)에 연결될 수 있다. 게이트 드라이버(1010)는 게이트 라인들(GL1, GL2)을 스캔하여, 복수의 픽셀들(PX1, PX2)을 순서대로 선택할 수 있다.Referring to FIGS. 15 to 18 , the source driver 900 may be connected to the source line (SL) of the display panel 1000. A plurality of pixels PX1 and PX2 are connected to the source line SL, and the plurality of pixels PX1 and PX2 may be connected to the gate driver 1010 through gate lines GL1 and GL2. The gate driver 1010 may scan the gate lines GL1 and GL2 and select a plurality of pixels PX1 and PX2 in order.

먼저 도 15는 게이트 드라이버(910)가 제1 픽셀(PX1)을 선택하는 제1 시간 동안의 동작을 설명하기 위한 도면일 수 있다. 제1 시간 동안 게이트 드라이버(1010)가 제1 픽셀(PX1)을 선택하면, 소스 드라이버(900)의 소스 증폭기(910)는 제1 계조 전압을 출력할 수 있다. 제1 계조 전압은 제1 픽셀(PX1)이 표시해야 하는 영상 데이터에 대응하는 레벨을 가질 수 있다. 소스 증폭기(910)와 연결되는 디코더부는 소스 증폭기(910)가 제1 계조 전압을 출력하는 데에 필요한 감마 전압을 선택하여 제1 입력단(IN1)에 입력할 수 있다. 일례로 제1 입력단(IN1)에는 서로 다른 레벨을 갖는 감마 전압들이 동시에 입력될 수도 있으며, 이 경우 제1 계조 전압의 레벨은 감마 전압들의 평균 레벨로 결정될 수 있다.First, FIG. 15 may be a diagram to explain the operation during the first time when the gate driver 910 selects the first pixel (PX1). When the gate driver 1010 selects the first pixel PX1 during the first time, the source amplifier 910 of the source driver 900 may output the first gray level voltage. The first gray scale voltage may have a level corresponding to the image data that the first pixel PX1 should display. The decoder unit connected to the source amplifier 910 may select the gamma voltage required for the source amplifier 910 to output the first gray scale voltage and input it to the first input terminal (IN1). For example, gamma voltages having different levels may be simultaneously input to the first input terminal IN1, and in this case, the level of the first gray voltage may be determined as the average level of the gamma voltages.

소스 증폭기(910)는 증폭 회로로 동작하는 입력 스테이지(911), 및 복수의 단위 회로들(921-923)을 포함할 수 있다. 복수의 단위 회로들(921-923)은 출력 스테이지를 구성하며, 입력 스테이지(911)가 출력하는 전압을 버퍼링하여 출력 패드(940)로 내보내는 버퍼 회로로 동작할 수 있다. 복수의 단위 회로들(921-923) 각각에는 저항 소자(930)가 연결되며, 출력 패드(940)는 피드백 저항 소자(950) 및 피드백 스위치(955)를 통해 제2 입력단(IN2)과 연결될 수 있다.The source amplifier 910 may include an input stage 911 that operates as an amplifier circuit, and a plurality of unit circuits 921-923. The plurality of unit circuits 921 to 923 constitute an output stage and may operate as a buffer circuit that buffers the voltage output by the input stage 911 and sends it to the output pad 940. A resistance element 930 is connected to each of the plurality of unit circuits 921-923, and the output pad 940 can be connected to the second input terminal IN2 through the feedback resistance element 950 and the feedback switch 955. there is.

복수의 단위 회로들(921-923)은 입력 스테이지(911)와 출력 패드(940)의 사이에서 서로 병렬로 연결될 수 있다. 또한, 복수의 단위 회로들(921-923) 중 적어도 하나의 단위 회로(923)는 출력 스위치(935)를 통해 저항 소자(930)와 연결될 수 있다. 적어도 하나의 단위 회로(923)와 출력 스위치(935) 사이의 노드는, 피드백 경로를 통해 제2 입력단(IN2)과 직접 연결될 수 있다. 따라서, 도 15 내지 도 17에 도시한 일 실시예에서는 소스 증폭기(910)의 피드백 경로가 항상 유지될 수 있다. 반면, 적어도 하나의 단위 회로(923)가 아닌, 다른 단위 회로들(921-922) 각각은 저항 소자(930)와 직접 연결될 수 있다.A plurality of unit circuits 921 to 923 may be connected in parallel between the input stage 911 and the output pad 940. Additionally, at least one unit circuit 923 among the plurality of unit circuits 921 to 923 may be connected to the resistance element 930 through the output switch 935. A node between at least one unit circuit 923 and the output switch 935 may be directly connected to the second input terminal IN2 through a feedback path. Accordingly, in the embodiment shown in FIGS. 15 to 17, the feedback path of the source amplifier 910 can be maintained at all times. On the other hand, each of the other unit circuits 921 to 922, rather than the at least one unit circuit 923, may be directly connected to the resistance element 930.

복수의 단위 회로들(921-923) 각각은 버퍼 스위치(BS)와 출력 버퍼(OB)를 포함할 수 있다. 앞서 설명한 바와 같이, 입력 스테이지(911)가 출력하는 전류가 복수의 단위 회로들(921-923)에 분산되어 흐르기 때문에, 버퍼 스위치(BS) 및/또는 출력 버퍼(OB)는 상대적으로 작은 크기의 소자들로도 구현할 수 있다. Each of the plurality of unit circuits 921-923 may include a buffer switch (BS) and an output buffer (OB). As described above, since the current output by the input stage 911 flows distributedly through the plurality of unit circuits 921-923, the buffer switch BS and/or the output buffer OB are relatively small in size. It can also be implemented with devices.

게이트 드라이버(1010)가 제1 픽셀(PX1)을 선택한 제1 시간 동안, 버퍼 스위치(BS)와 출력 스위치(935), 및 피드백 스위치(955)가 모두 턴-온될 수 있다. 제1 시간이 종료되면, 도 16에 도시한 바와 같이 복수의 단위 회로들(921-923) 중 적어도 하나의 단위 회로(923)를 제외한 다른 단위 회로들(921-922) 각각에 포함되는 버퍼 스위치(BS)가 턴-오프될 수 있다. 또한, 출력 스위치(935)와 피드백 스위치(955) 또한 턴-오프될 수 있다. During the first time when the gate driver 1010 selects the first pixel PX1, the buffer switch BS, the output switch 935, and the feedback switch 955 may all be turned on. When the first time period ends, as shown in FIG. 16, the buffer switch included in each of the unit circuits 921-922 except for at least one unit circuit 923 among the plurality of unit circuits 921-923 (BS) may be turned off. Additionally, the output switch 935 and the feedback switch 955 may also be turned off.

반면 도 16을 참조하면, 제1 시간이 경과한 이후에도 적어도 하나의 단위 회로(923)에 포함되는 버퍼 스위치(BS)는 턴-온 상태를 유지할 수 있다. 따라서, 적어도 하나의 단위 회로(923)와 출력 스위치(935) 사이의 노드는, 제2 입력단(IN2)과 연결된 상태를 유지할 수 있다. 본 발명의 일 실시예에서는, 제1 시간이 경과한 이후에, 소스 증폭기(910)의 제1 입력단(IN1)에 입력되는 감마 전압들의 레벨이 조정될 수 있다. On the other hand, referring to FIG. 16, even after the first time period has elapsed, the buffer switch BS included in at least one unit circuit 923 may maintain the turn-on state. Accordingly, the node between at least one unit circuit 923 and the output switch 935 may remain connected to the second input terminal IN2. In one embodiment of the present invention, after the first time period has elapsed, the level of the gamma voltages input to the first input terminal (IN1) of the source amplifier 910 may be adjusted.

일례로, 제1 시간이 경과한 후에 소스 증폭기(910)의 제1 입력단(IN1)에는, 제2 픽셀(PX2)에 입력해야 하는 제2 계조 전압에 대응하는 레벨을 갖는 감마 전압이 입력될 수 있다. 따라서, 게이트 드라이버(1010)가 제2 픽셀(PX2)을 선택하고 소스 드라이버(900)가 제2 픽셀(PX2)로 제2 계조 전압을 출력하기 이전에, 적어도 하나의 단위 회로(823)와 출력 스위치(935) 사이의 노드의 전압이, 제2 계조 전압에 대응하는 레벨로 미리 조정될 수 있다.For example, after the first time has elapsed, a gamma voltage having a level corresponding to the second gray scale voltage to be input to the second pixel PX2 may be input to the first input terminal IN1 of the source amplifier 910. there is. Therefore, before the gate driver 1010 selects the second pixel (PX2) and the source driver 900 outputs the second gray scale voltage to the second pixel (PX2), at least one unit circuit 823 and the output The voltage of the node between the switches 935 may be adjusted in advance to a level corresponding to the second gray scale voltage.

도 17을 참조하면, 제1 시간 이후의 제2 시간 동안, 게이트 드라이버(1010)는 제2 픽셀(PX2)을 선택할 수 있다. 게이트 드라이버(1010)가 제2 픽셀(PX2)을 선택하면, 소스 드라이버(900)의 소스 증폭기(910)는 제2 픽셀(PX2)이 표시해야 하는 영상 데이터에 대응하는 제2 계조 전압을 출력할 수 있다. Referring to FIG. 17, during a second time period after the first time period, the gate driver 1010 may select the second pixel PX2. When the gate driver 1010 selects the second pixel (PX2), the source amplifier 910 of the source driver 900 outputs a second gray level voltage corresponding to the image data that the second pixel (PX2) should display. You can.

앞서 설명한 바와 같이, 제1 시간과 제2 시간 사이에서 출력 스위치(935)와 피드백 스위치(955) 등이 턴-오프 상태를 유지하는 동안, 소스 증폭기(910)의 제1 입력단(IN1)에는 제2 계조 전압을 출력하는 데에 필요한 감마 전압이 미리 입력될 수 있다. 따라서 제2 시간이 시작되면 출력 패드(940)의 전압을 제2 계조 전압까지 빠르게 증가시킬 수 있으며, 디스플레이 패널(1000)을 고주사율로 구동할 수 있다.As described above, while the output switch 935 and the feedback switch 955 are maintained in the turn-off state between the first time and the second time, the first input terminal (IN1) of the source amplifier 910 is The gamma voltage required to output a two-gray voltage can be input in advance. Therefore, when the second time starts, the voltage of the output pad 940 can be quickly increased to the second gray level voltage, and the display panel 1000 can be driven at a high refresh rate.

도 18은 도 15 내지 도 17을 참조하여 설명한 소스 드라이버(900)가 출력하는 계조 전압을, 출력 패드(940)와 복수의 픽셀들(PX1, PX2) 각각에서 측정한 그래프들을 나타내는 도면일 수 있다. 도 18에 도시한 그래프들에서 실시예는 도 15 내지 도 17을 참조하여 설명한 바와 같이 복수의 단위 회로들(921-923)을 포함하는 소스 증폭기(910)가 출력하는 계조 전압을 측정한 그래프일 수 있다. 반면 비교예는, 소스 증폭기에서 하나의 단위 회로만으로 출력 스테이지를 구성하고, 하나의 단위 회로와 출력 패드 사이에 출력 스위치를 연결한 구조에서 계조 전압을 측정한 그래프일 수 있다. FIG. 18 may be a diagram illustrating graphs of the gray level voltage output by the source driver 900 described with reference to FIGS. 15 to 17 measured at each of the output pad 940 and the plurality of pixels (PX1 and PX2). . In the graphs shown in FIG. 18, the embodiment is a graph measuring the gray level voltage output by the source amplifier 910 including a plurality of unit circuits 921-923, as described with reference to FIGS. 15 to 17. You can. On the other hand, the comparative example may be a graph measuring the gray level voltage in a structure in which the output stage is configured with only one unit circuit in the source amplifier and an output switch is connected between one unit circuit and the output pad.

먼저 도 18의 첫번째 그래프는, 출력 패드(940)에서 측정한 전압을 나타낼 수 있다. 도 18의 첫번째 그래프를 참조하면, 복수의 단위 회로들(921-923)로 출력 스테이지를 구성한 실시예에서 출력 패드(940)의 전압의 슬루율이, 하나의 단위 회로만으로 출력 스테이지를 구성한 비교예에서 출력 패드(940)의 전압의 슬루율보다 더 빠를 수 있다. First, the first graph of FIG. 18 may represent the voltage measured at the output pad 940. Referring to the first graph of FIG. 18, in the embodiment in which the output stage is composed of a plurality of unit circuits 921-923, the slew rate of the voltage of the output pad 940 is the comparative example in which the output stage is composed of only one unit circuit. may be faster than the slew rate of the voltage of the output pad 940.

한편, 도 18의 두번째 그래프는 출력 패드(940)와 소스 라인을 통해 연결된 픽셀에서 측정한 전압을 나타내는 그래프일 수 있다. 두번째 그래프에서도, 복수의 단위 회로들(921-923)로 출력 스테이지를 구성한 실시예에서 픽셀로부터 측정한 전압의 슬루율이, 하나의 단위 회로만으로 출력 스테이지를 구성한 비교예에서 픽셀로부터 측정한 전압의 슬루율보다 더 빠를 수 있다.Meanwhile, the second graph in FIG. 18 may be a graph showing the voltage measured at the output pad 940 and the pixel connected through the source line. In the second graph, the slew rate of the voltage measured from the pixel in the example in which the output stage is composed of a plurality of unit circuits 921-923 is the slew rate of the voltage measured from the pixel in the comparative example in which the output stage is composed of only one unit circuit. It can be faster than the slew rate.

일례로, 계조 전압이 5V의 스윙 레벨로 증가하는 경우를 가정하면, 비교예에서 출력 패드(940)의 전압이 계조 전압의 레벨까지 증가하는 상승 시간은 0.5usec 이상인 데에 비해, 실시예에서 출력 패드(540)의 전압이 계조 전압의 레벨까지 증가하는 상승 시간은 0.45usec 정도일 수 있다. 또한 픽셀의 전압이 계조 전압의 레벨까지 증가하는 데에 필요한 상승 시간은 비교예에서 2usec 이상인 데에 비해, 실시예에서는 1.6usec 내외일 수 있다. 따라서, 실시예에서는 비교예에 비해 약 20% 정도의 슬루율 개선 효과를 얻을 수 있으며, 수평 주기가 제한되는 고주사율 조건으로도 디스플레이 패널을 구동할 수 있다. As an example, assuming that the gray scale voltage increases to a swing level of 5V, the rise time for the voltage of the output pad 940 to increase to the level of the gray scale voltage in the comparative example is 0.5 usec or more, whereas in the example, the output The rise time during which the voltage of the pad 540 increases to the level of the grayscale voltage may be approximately 0.45usec. Additionally, the rise time required for the pixel voltage to increase to the level of the grayscale voltage is 2 usec or more in the comparative example, but may be around 1.6 usec in the embodiment. Therefore, in the embodiment, a slew rate improvement of about 20% can be obtained compared to the comparative example, and the display panel can be driven even under high refresh rate conditions where the horizontal period is limited.

한편, 도 15 내지 도 18을 참조하여 설명한 실시예에서는, 적어도 하나의 단위 회로(923)와 출력 스위치(935) 사이의 노드를 제2 입력단(IN2)과 직접 연결하여 피드백 경로를 확보할 수 있다. 또한, 제1 시간과 제2 시간 사이에서 제1 입력단(IN1)에 입력되는 감마 전압을 제2 계조 전압에 대응하는 레벨로 미리 조정할 수 있으므로, 도 12를 참조하여 설명한 일 실시예와 비교하여 상대적으로 더 빠른 슬루율을 확보할 수 있다.Meanwhile, in the embodiment described with reference to FIGS. 15 to 18, a feedback path can be secured by directly connecting the node between at least one unit circuit 923 and the output switch 935 to the second input terminal IN2. . In addition, since the gamma voltage input to the first input terminal (IN1) between the first time and the second time can be adjusted in advance to a level corresponding to the second gray scale voltage, compared to the embodiment described with reference to FIG. 12, the relative A faster slew rate can be secured.

도 19는 본 발명의 일 실시예에 따른 디스플레이 장치를 포함하는 전자 장치를 나타낸 블록도이다.Figure 19 is a block diagram showing an electronic device including a display device according to an embodiment of the present invention.

도 19를 참조하면, 본 발명의 일 실시예에 따른 전자 장치(1100)는, 디스플레이(1110), 입출력부(1120), 메모리(1130), 프로세서(1140), 및 포트(1150) 등을 포함할 수 있다. 전자 장치(1100)는 스마트폰, 태블릿 PC, 랩톱 컴퓨터 등의 모바일 기기 외에, 텔레비전, 데스크톱 컴퓨터 등을 포함할 수 있다. 디스플레이(1110), 입출력부(1120), 메모리(1130), 프로세서(1140), 및 포트(1150) 등의 구성 요소는 버스(1160)를 통해 서로 통신할 수 있다.Referring to FIG. 19, the electronic device 1100 according to an embodiment of the present invention includes a display 1110, an input/output unit 1120, a memory 1130, a processor 1140, and a port 1150. can do. The electronic device 1100 may include a television, a desktop computer, etc., in addition to mobile devices such as a smartphone, tablet PC, and laptop computer. Components such as the display 1110, the input/output unit 1120, the memory 1130, the processor 1140, and the port 1150 may communicate with each other through the bus 1160.

디스플레이(1110)는 디스플레이 드라이버 및 디스플레이 패널을 포함할 수 있다. 일 실시예에서, 디스플레이 드라이버는 프로세서(1140)가 버스(1160)를 통해 전송하는 영상 데이터를 디스플레이 패널에 표시할 수 있다. 디스플레이 드라이버는 프로세서(1040)가 전송하는 영상 데이터의 비트 수에 대응하는 개수의 감마 전압들을 생성할 수 있으며, 영상 데이터에 따라 감마 전압들 중 적어도 일부를 선택하여 단위 버퍼들에 입력할 수 있다. The display 1110 may include a display driver and a display panel. In one embodiment, the display driver may display image data transmitted by the processor 1140 through the bus 1160 on the display panel. The display driver may generate a number of gamma voltages corresponding to the number of bits of image data transmitted by the processor 1040, and may select at least some of the gamma voltages according to the image data and input them into unit buffers.

실시예에 따라, 디스플레이 드라이버는 144Hz 보다도 높은 주사율로 디스플레이 패널을 구동할 수 있다. 본 발명의 일 실시예에서는, 디스플레이 패널의 소스 라인들로 계조 전압을 출력하는 소스 증폭기들 각각을, 증폭 회로 및 증폭 회로의 출력단에 연결되는 복수의 단위 회로들로 구현할 수 있다. 복수의 단위 회로들은 서로 병렬로 연결되며, 따라서 소스 라인에 연결된 출력 패드와 증폭 회로의 출력단 사이의 저항 성분을 줄여 슬루율을 개선할 수 있다. Depending on the embodiment, the display driver may drive the display panel at a refresh rate higher than 144Hz. In one embodiment of the present invention, each of the source amplifiers that output a gray level voltage to the source lines of the display panel can be implemented as an amplifier circuit and a plurality of unit circuits connected to the output terminal of the amplifier circuit. A plurality of unit circuits are connected in parallel with each other, and thus the slew rate can be improved by reducing the resistance component between the output pad connected to the source line and the output terminal of the amplifier circuit.

증폭 회로가 출력하는 전류는 복수의 단위 회로들에 분산되어 흐르기 때문에, 복수의 단위 회로들 각각을 구현하는 데에 필요한 소자들은 상대적으로 작은 크기로 형성할 수 있다. 따라서, 복수의 단위 회로들을 증폭 회로의 출력단에 연결하면서도 회로 면적의 증가는 최소화할 수 있다.Since the current output from the amplification circuit flows distributedly across a plurality of unit circuits, the elements required to implement each of the plurality of unit circuits can be formed in a relatively small size. Accordingly, the increase in circuit area can be minimized while connecting a plurality of unit circuits to the output terminal of the amplifier circuit.

본 발명은 상술한 실시형태 및 첨부된 도면에 의해 한정되는 것이 아니며 첨부된 청구범위에 의해 한정하고자 한다. 따라서, 청구범위에 기재된 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 당 기술분야의 통상의 지식을 가진 자에 의해 다양한 형태의 치환, 변형 및 변경이 가능할 것이며, 이 또한 본 발명의 범위에 속한다고 할 것이다.The present invention is not limited by the above-described embodiments and the attached drawings, but is intended to be limited by the appended claims. Accordingly, various forms of substitution, modification, and change may be made by those skilled in the art without departing from the technical spirit of the present invention as set forth in the claims, and this also falls within the scope of the present invention. something to do.

10: 디스플레이 장치
20, 50, 600, 1000: 디스플레이 패널
30, 500, 700, 900: 디스플레이 드라이버
33, 100, 200: 소스 드라이버
SA, 400, 800: 소스 증폭기
310, 510, 710, 910: 입력 스테이지
321-323, 521-523, 721-723, 921-923: 단위 회로
330, 530, 730: 저항 소자
735, 935: 출력 스위치
340, 540, 740, 940: 출력 패드
350, 550, 750, 950: 피드백 저항 소자
755, 955: 피드백 스위치
BS: 버퍼 스위치
OB: 출력 버퍼10: Display device
20, 50, 600, 1000: Display panel
30, 500, 700, 900: Display driver
33, 100, 200: Source driver
SA, 400, 800: Source amplifier
310, 510, 710, 910: input stage
321-323, 521-523, 721-723, 921-923: unit circuit
330, 530, 730: Resistance element
735, 935: Output switch
340, 540, 740, 940: Output pad
350, 550, 750, 950: Feedback resistance element
755, 955: Feedback switch
BS: Buffer switch
OB: output buffer

Claims (10)

디스플레이 패널에 배치되는 복수의 소스 라인들과 연결되는 복수의 소스 증폭기들을 포함하며, 상기 복수의 소스 증폭기들 각각은 입력 스테이지, 및 상기 복수의 소스 라인들 중 하나로 계조 전압을 출력하는 출력 스테이지를 포함하는 버퍼부; 및
영상 데이터에 기초하여 복수의 감마 전압들 중 적어도 하나를 상기 복수의 소스 증폭기들 각각의 상기 입력 스테이지에 입력하는 디코더부; 를 포함하며,
상기 복수의 소스 증폭기들 각각에서 상기 출력 스테이지는, 상기 복수의 소스 라인들 중 하나에 연결되는 출력 패드와 상기 입력 스테이지 사이에서 서로 병렬로 연결되는 복수의 단위 회로들을 포함하며,
상기 복수의 단위 회로들 각각은 상기 입력 스테이지에 연결되는 버퍼 스위치와 출력 버퍼를 포함하고, 저항 소자를 통해 상기 출력 패드와 연결되는, 디스플레이 드라이버.
A plurality of source amplifiers connected to a plurality of source lines disposed on a display panel, each of the plurality of source amplifiers including an input stage and an output stage for outputting a gray level voltage to one of the plurality of source lines. a buffer unit; and
a decoder unit that inputs at least one of a plurality of gamma voltages to the input stage of each of the plurality of source amplifiers based on image data; Includes,
In each of the plurality of source amplifiers, the output stage includes a plurality of unit circuits connected in parallel between the input stage and an output pad connected to one of the plurality of source lines,
Each of the plurality of unit circuits includes a buffer switch and an output buffer connected to the input stage, and is connected to the output pad through a resistor element.
제1항에 있어서,
상기 복수의 단위 회로들의 개수는 3개 이상인, 디스플레이 드라이버.
According to paragraph 1,
A display driver where the number of the plurality of unit circuits is three or more.
제1항에 있어서,
상기 복수의 단위 회로들 각각에서 상기 출력 버퍼의 출력단과 상기 출력 패드 사이에는 상기 저항 소자만 연결되는, 디스플레이 드라이버.
According to paragraph 1,
A display driver in which only the resistor element is connected between the output terminal of the output buffer and the output pad in each of the plurality of unit circuits.
제1항에 있어서,
상기 출력 버퍼는 제1 전원 노드에 연결되는 PMOS 소자, 및 제2 전원 노드에 연결되는 NMOS 소자를 포함하며,
상기 버퍼 스위치는 상기 PMOS 소자의 게이트와 상기 입력 스테이지 사이에 연결되는 제1 버퍼 스위치, 상기 NMOS 소자의 게이트와 상기 입력 스테이지 사이에 연결되는 제2 버퍼 스위치, 상기 PMOS 소자의 게이트와 상기 제1 전원 노드에 연결되는 제3 버퍼 스위치, 및 상기 NMOS 소자의 게이트와 상기 제2 전원 노드에 연결되는 제4 버퍼 스위치를 포함하는, 디스플레이 드라이버.
According to paragraph 1,
The output buffer includes a PMOS device connected to a first power node and an NMOS device connected to a second power node,
The buffer switch includes a first buffer switch connected between the gate of the PMOS device and the input stage, a second buffer switch connected between the gate of the NMOS device and the input stage, the gate of the PMOS device and the first power supply. A display driver comprising a third buffer switch coupled to a node, and a fourth buffer switch coupled to the gate of the NMOS device and the second power node.
제4항에 있어서,
상기 제1 버퍼 스위치, 상기 제2 버퍼 스위치, 상기 제3 버퍼 스위치, 및 상기 제4 버퍼 스위치 각각은 CMOS 전송 게이트를 포함하는, 디스플레이 드라이버.
According to paragraph 4,
The first buffer switch, the second buffer switch, the third buffer switch, and the fourth buffer switch each include a CMOS transfer gate.
제4항에 있어서,
상기 PMOS 소자와 상기 NMOS 소자 각각의 크기는, 상기 입력 스테이지에 포함되는 트랜지스터들 각각의 크기보다 작은, 디스플레이 드라이버.
According to paragraph 4,
A display driver wherein the size of each of the PMOS element and the NMOS element is smaller than the size of each transistor included in the input stage.
제4항에 있어서,
상기 복수의 단위 회로들 각각에 포함되는 상기 버퍼 스위치는 제1 인에이블 신호 및 상기 제1 인에이블 신호의 상보 신호인 제2 인에이블 신호에 의해 제어되는, 디스플레이 드라이버.
According to paragraph 4,
The display driver, wherein the buffer switch included in each of the plurality of unit circuits is controlled by a first enable signal and a second enable signal that is a complementary signal of the first enable signal.
제4항에 있어서,
상기 복수의 단위 회로들 중 일부의 단위 회로들 각각에 포함되는 상기 버퍼 스위치는 제1 인에이블 신호 및 상기 제1 인에이블 신호의 상보 신호인 제2 인에이블 신호에 의해 제어되며,
상기 일부의 단위 회로들과 다른 적어도 하나의 단위 회로에 포함되는 상기 버퍼 스위치는, 상기 제1 인에이블 신호 및 상기 제2 인에이블 신호와 다른 제3 인에이블 신호 및 제4 인에이블 신호에 의해 제어되는, 디스플레이 드라이버.
According to paragraph 4,
The buffer switch included in each of some of the plurality of unit circuits is controlled by a first enable signal and a second enable signal that is a complementary signal of the first enable signal,
The buffer switch included in at least one unit circuit different from the some of the unit circuits is controlled by a third enable signal and a fourth enable signal that are different from the first enable signal and the second enable signal. The display driver.
디스플레이 패널에 배치되는 복수의 소스 라인들 중 하나와 연결되며, 상기 복수의 소스 라인들 각각은 복수의 픽셀들과 연결되는 출력 패드; 및
적어도 하나의 감마 전압을 이용하여 상기 복수의 픽셀들 중 하나의 선택 픽셀에 대한 계조 전압을 생성하는 소스 증폭기; 를 포함하며,
상기 소스 증폭기는 상기 적어도 하나의 감마 전압을 입력받는 증폭 회로, 및 상기 증폭 회로와 상기 출력 패드 사이에서 서로 병렬로 연결되는 복수의 버퍼 회로들을 포함하고, 상기 복수의 버퍼 회로들 각각은 출력 버퍼, 및 상기 출력 버퍼와 상기 입력 스테이지 사이에 연결되는 버퍼 스위치를 포함하며,
상기 소스 증폭기는 상기 복수의 픽셀들 중 제1 픽셀에 대한 제1 계조 전압을 제1 시간 동안 출력하고, 제2 픽셀에 대한 제2 계조 전압을 상기 제1 시간 이후의 제2 시간 동안 출력하고,
상기 복수의 버퍼 회로들 각각에서 상기 버퍼 스위치는 상기 제1 시간과 상기 제2 시간 사이에서 턴-오프되어 상기 출력 버퍼와 상기 증폭 회로를 서로 분리하는, 디스플레이 드라이버.
an output pad connected to one of a plurality of source lines disposed on the display panel, each of the plurality of source lines being connected to a plurality of pixels; and
a source amplifier that generates a grayscale voltage for one selected pixel among the plurality of pixels using at least one gamma voltage; Includes,
The source amplifier includes an amplifier circuit that receives the at least one gamma voltage, and a plurality of buffer circuits connected in parallel between the amplifier circuit and the output pad, each of the plurality of buffer circuits being an output buffer, And a buffer switch connected between the output buffer and the input stage,
The source amplifier outputs a first gray-scale voltage for a first pixel among the plurality of pixels for a first time, and outputs a second gray-scale voltage for a second pixel for a second time after the first time,
In each of the plurality of buffer circuits, the buffer switch is turned off between the first time and the second time to separate the output buffer and the amplification circuit from each other.
디스플레이 패널에 배치되는 복수의 소스 라인들 중 하나와 연결되며, 상기 복수의 소스 라인들 각각은 복수의 픽셀들과 연결되는 출력 패드; 및
적어도 하나의 감마 전압을 이용하여 상기 복수의 픽셀들 중 하나의 선택 픽셀에 대한 계조 전압을 생성하는 소스 증폭기; 를 포함하며,
상기 소스 증폭기는 상기 적어도 하나의 감마 전압을 입력받는 증폭 회로, 및 상기 증폭 회로와 상기 출력 패드 사이에서 서로 병렬로 연결되고 출력 버퍼를 각각 갖는 복수의 버퍼 회로들을 포함하고,
상기 복수의 버퍼 회로들 중 적어도 하나의 버퍼 회로와 상기 출력 패드 사이에 출력 스위치가 연결되며, 상기 출력 버퍼의 출력단과 상기 출력 스위치 사이의 노드는 피드백 경로를 통해 상기 증폭 회로의 입력단들 중 하나에 연결되고,
상기 소스 증폭기는 상기 복수의 픽셀들 중 제1 픽셀에 대한 제1 계조 전압을 제1 시간 동안 출력하고, 제2 픽셀에 대한 제2 계조 전압을 상기 제1 시간 이후의 제2 시간 동안 출력하며,
상기 출력 스위치가 상기 제1 시간과 상기 제2 시간 사이에서 턴-오프되면, 상기 증폭 회로에 입력되는 상기 감마 전압의 레벨은 상기 제2 계조 전압에 대응하는 레벨로 조정되는, 디스플레이 드라이버.
an output pad connected to one of a plurality of source lines disposed on the display panel, each of the plurality of source lines being connected to a plurality of pixels; and
a source amplifier that generates a grayscale voltage for one selected pixel among the plurality of pixels using at least one gamma voltage; Includes,
The source amplifier includes an amplifier circuit that receives the at least one gamma voltage, and a plurality of buffer circuits connected in parallel between the amplifier circuit and the output pad and each having an output buffer,
An output switch is connected between at least one buffer circuit among the plurality of buffer circuits and the output pad, and a node between the output terminal of the output buffer and the output switch is connected to one of the input terminals of the amplifier circuit through a feedback path. connected,
The source amplifier outputs a first gray-scale voltage for a first pixel among the plurality of pixels for a first time, and outputs a second gray-scale voltage for a second pixel for a second time after the first time,
When the output switch is turned off between the first time and the second time, the level of the gamma voltage input to the amplification circuit is adjusted to a level corresponding to the second gray scale voltage.

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