KR20230141315A - Frequency Multiplier Circuit utilizing Delay Locked Loop - Google Patents

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KR20230141315A
KR20230141315A KR1020220040717A KR20220040717A KR20230141315A KR 20230141315 A KR20230141315 A KR 20230141315A KR 1020220040717 A KR1020220040717 A KR 1020220040717A KR 20220040717 A KR20220040717 A KR 20220040717A KR 20230141315 A KR20230141315 A KR 20230141315A
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이강윤
김호원
김성진
부영건
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주식회사 스카이칩스
성균관대학교산학협력단
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Abstract

개시된 주파수 채배기 회로는 지연고정루프회로의 지연탭들로부터 출력되는 순차 지연된 기준 신호들로부터 주파수체배신호를 생성한다. 지연고정루프회로의 복수의 지연탭들의 각각에서 출력되는 순차 지연된 위상을 가지는 기준클럭신호들의 에지에 동기화된 클럭을 생성함으로써 체배된 주파수를 가지는 클럭을 생성할 수 있다. 홀수개의 지연탭들을 가지고, 최종 지연탭의 출력과 제1 지연탭의 출력과의 차분 신호로부터 각 지연탭들의 지연을 제어하는 지연제어전압을 생성할 수 있다.The disclosed frequency multiplier circuit generates a frequency multiplier signal from sequentially delayed reference signals output from delay taps of a delay locked loop circuit. A clock with a multiplied frequency can be generated by generating a clock synchronized to the edges of reference clock signals with sequentially delayed phases output from each of the plurality of delay taps of the delay locked loop circuit. With an odd number of delay taps, a delay control voltage that controls the delay of each delay tap can be generated from a differential signal between the output of the final delay tap and the output of the first delay tap.

Description

지연고정루프를 이용한 주파수 체배기 회로{Frequency Multiplier Circuit utilizing Delay Locked Loop}Frequency Multiplier Circuit utilizing Delay Locked Loop}

입력된 기준 클럭의 체배 주파수를 가진 신호를 출력하는 주파수 채배기 회로에 관한 기술이 개시된다.A technology related to a frequency multiplier circuit that outputs a signal with a frequency that is the multiple of an input reference clock is disclosed.

마이크로프로세서나 메모리 등 다양한 반도체 집적회로에 있어서 회로 각 소자의 동기화된 동작을 보장하는 클럭 신호를 생성할 때 주파수 체배기가 사용되고 있다. 흔히 사용되는 논리소자로 구현된 주파수 체배기는 온도와 같은 환경 조건이나 전원 전압 등의 외부 요인, 그리고 제조 공정에서의 차이로 인한 PVT 변동(PVT variation, Process/Voltage/Temperature variation)에 민감하여 안정된 동작이 보장되지 않는다. In various semiconductor integrated circuits such as microprocessors and memories, frequency multipliers are used to generate clock signals that ensure synchronized operation of each circuit element. Frequency multipliers implemented with commonly used logic elements are sensitive to environmental conditions such as temperature, external factors such as power supply voltage, and PVT variation (Process/Voltage/Temperature variation) due to differences in the manufacturing process, ensuring stable operation. This is not guaranteed.

제안된 발명은 주파수 체배된 클럭 신호를 제공하는 주파수 체배기를 제안하는 것을 목적으로 한다. The purpose of the proposed invention is to propose a frequency multiplier that provides a frequency multiplied clock signal.

나아가 제안된 발명은 PVT 변동에도 불구하고 기준 신호에 동기화된 주파수 체배된 클럭 신호를 안정적으로 제공하는 주파수 체배기를 제안하는 것을 목적으로 한다.Furthermore, the proposed invention aims to propose a frequency multiplier that stably provides a frequency multiplied clock signal synchronized to a reference signal despite PVT fluctuations.

나아가 제안된 발명은 내부 클럭 신호가 오동작하였을 경우 즉각 회복하는 것이 가능한 주파수 체배기를 제안하는 것을 목적으로 한다.Furthermore, the proposed invention aims to propose a frequency multiplier capable of immediate recovery when the internal clock signal malfunctions.

일 양상에 따르면, 지연고정루프회로의 지연탭들로부터 출력되는 순차 지연된 기준 신호들로부터 주파수체배신호가 생성된다.According to one aspect, a frequency multiplication signal is generated from sequentially delayed reference signals output from delay taps of a delay locked loop circuit.

추가적인 양상에 따르면, 제안된 주파수 체배기 회로는 지연고정루프회로의 복수의 지연탭들의 각각에서 출력되는 순차 지연된 위상을 가지는 기준클럭신호들의 에지에 동기화된 클럭을 생성함으로써 체배된 주파수를 가지는 클럭을 생성할 수 있다.According to an additional aspect, the proposed frequency multiplier circuit generates a clock with a multiplied frequency by generating a clock synchronized to the edges of reference clock signals with sequentially delayed phases output from each of a plurality of delay taps of the delay locked loop circuit. can do.

추가적인 양상에 따르면, 지연고정루프의 각 지연탭들의 출력과 그 출력을 다시 게이트 수준에서 지연시킨 신호를 조합하여 각 지연탭들의 출력의 에지를 검출하여 체배 주파수 신호가 생성될 수 있다.According to an additional aspect, a multiplied frequency signal can be generated by detecting the edge of the output of each delay tap by combining the output of each delay tap of the delay locked loop and a signal delaying the output again at the gate level.

제안된 발명의 일 양상에 따르면, 지연고정루프회로는 홀수개의 지연탭들을 가지고, 최종 지연탭의 출력과 제1 지연탭의 출력과의 차분 신호로부터 각 지연탭들의 지연을 제어하는 지연제어전압을 생성할 수 있다.According to one aspect of the proposed invention, the delay locked loop circuit has an odd number of delay taps and generates a delay control voltage for controlling the delay of each delay tap from a differential signal between the output of the last delay tap and the output of the first delay tap. can be created.

또 다른 양상에 따르면, 주파수 체배기 회로는 지연고정루프회로의 오동작시, 즉 잘못된 주파수에 고정될 경우 이를 고칠 수 있다. 구체적인 양상에 있어서, 지연고정루프는 전압제어지연라인의 각 지연탭들의 출력의 위상 관계의 비정상을 검출하여 이를 고칠 수 있다.According to another aspect, the frequency multiplier circuit can correct malfunction of the delay locked loop circuit, i.e., if it is locked to the wrong frequency. In a specific aspect, the delay fixing loop can detect and correct an abnormality in the phase relationship of the output of each delay tap of the voltage controlled delay line.

제안된 발명에 따라, 기준 신호의 주파수 체배된 클럭 신호를 제공하는 주파수 체배기가 제안된다. 나아가 제안된 발명에 따른 주파수 체배기는 PVT 변동에도 불구하고 기준 신호에 동기화된 주파수 체배된 클럭 신호를 안정적으로 제공할 수 있다. 나아가 제안된 발명에 따른 주파수 체배기는 내부 클럭 신호가 오동작하였을 경우 즉각 회복하는 것이 가능하다. 홀수개의 지연탭들을 사용하고 첫번째 지연탭과 마지막 지연탭 간의 위상을 비교하여 고조파 고정 상태를 검출하고 이를 바로 잡음으로써 안정된 동작을 달성할 수 있다.According to the proposed invention, a frequency multiplier is proposed that provides a clock signal that is a frequency multiplier of a reference signal. Furthermore, the frequency multiplier according to the proposed invention can stably provide a frequency-multiplied clock signal synchronized to the reference signal despite PVT fluctuations. Furthermore, the frequency multiplier according to the proposed invention is capable of immediate recovery when the internal clock signal malfunctions. Stable operation can be achieved by using an odd number of delay taps and comparing the phase between the first and last delay taps to detect and correct the harmonic locking state.

도 1은 일 실시예에 따른 주파수 체배기 회로의 구성을 도시한 블록도이다.
도 2는 또 다른 실시예에 따른 주파수 체배기 회로의 구성을 도시한 블록도이다.
도 3은 일 실시예에 따른 에지결합회로의 구성을 도시한 블록도이다.
도 4는 일 실시예에 따른 에지결합회로의 동작을 설명하는 타이밍도이다.
도 5는 또 다른 실시예에 따른 에지결합회로의 구성을 도시한 블록도이다.
도 6은 도 5에 도시된 또 다른 실시예에 따른 에지결합회로의 신호들의 타이밍도이다.
도 7은 일 실시예에 따른 위상교정부의 구성을 도시한 블록도이다.
도 8의 (a)는 지연고정루프가 정상적으로 동작할 때 전압제어지연라인의 출력의 한 예를 도시한다.
도 8의 (b)는 지연고정루프가 비정상적으로 동작할 때 전압제어지연라인의 출력의 한 예를 도시한다.Figure 1 is a block diagram showing the configuration of a frequency multiplier circuit according to an embodiment.
Figure 2 is a block diagram showing the configuration of a frequency multiplier circuit according to another embodiment.
Figure 3 is a block diagram showing the configuration of an edge combining circuit according to an embodiment.
Figure 4 is a timing diagram explaining the operation of an edge combining circuit according to an embodiment.
Figure 5 is a block diagram showing the configuration of an edge coupling circuit according to another embodiment.
FIG. 6 is a timing diagram of signals of an edge combining circuit according to another embodiment shown in FIG. 5.
Figure 7 is a block diagram showing the configuration of a phase correction unit according to an embodiment.
Figure 8(a) shows an example of the output of the voltage control delay line when the delay locked loop operates normally.
Figure 8(b) shows an example of the output of the voltage control delay line when the delay locked loop operates abnormally.

전술한, 그리고 추가적인 양상들은 첨부된 도면을 참조하여 설명하는 실시예들을 통해 구체화된다. 각 실시예들의 구성 요소들은 다른 언급이나 상호간에 모순이 없는 한 실시예 내에서 또는 타 실시예의 구성 요소들과 다양한 조합이 가능한 것으로 이해된다. 발명자는 그 자신의 발명을 가장 최선의 방법으로 설명하기 위해 용어의 개념을 적절하게 정의할 수 있다는 원칙에 입각하여 본 명세서 및 청구범위에 사용된 용어는 기재 내용 혹은 제안된 기술적 사상에 부합하는 의미와 개념으로 해석되어야만 한다. 이하 첨부된 도면을 참조로 본 발명의 바람직한 실시예를 상세히 설명하기로 한다.The foregoing and additional aspects are embodied through embodiments described with reference to the accompanying drawings. It is understood that the components of each embodiment can be combined in various ways within the embodiment or with components of other embodiments as long as there is no other mention or contradiction between them. Based on the principle that the inventor can appropriately define the concept of terms in order to explain his or her invention in the best way, the terms used in this specification and claims have meanings that correspond to the description or proposed technical idea. It must be interpreted as a concept. Hereinafter, preferred embodiments of the present invention will be described in detail with reference to the attached drawings.

<청구항 1 발명의 설명><Claim 1 Description of Invention>

도 1은 일 실시예에 따른 주파수 체배기 회로의 구성을 도시한 블록도이다. 도시된 주파수 체배기 회로는 입력되는 기준클럭신호(11)의 체배 주파수를 가진 클럭 신호를 출력한다. 제안된 발명의 일 양상에 따라, 지연고정루프회로(100)의 각각의 지연탭들(D0-D4)로부터 출력되는 순차 지연된 기준클럭신호들로부터 주파수체배신호가 생성된다. Figure 1 is a block diagram showing the configuration of a frequency multiplier circuit according to an embodiment. The illustrated frequency multiplier circuit outputs a clock signal with a frequency that is a multiple of the input reference clock signal 11. According to one aspect of the proposed invention, a frequency multiplication signal is generated from sequentially delayed reference clock signals output from each delay tap (D0-D4) of the delay locked loop circuit 100.

도시된 바와 같이, 일 실시예에 따른 주파수 체배기 회로는 지연고정루프회로(100)와, 에지결합회로(300)를 포함한다. 지연고정루프회로(100)는 기준클럭신호가 입력되는 직렬 연결된 복수의 지연탭들(delay tabs)을 포함하며, 외부에서 입력되는 기준클럭신호를 순차 지연시켜 상이한 위상을 가진 클럭신호들을 출력하는 알려진 회로이다. 2005.12.27.자 출원된 한국 특허제744,069호 공보에는 디지털과 아날로그 제어를 이용하는 지연고정루프회로를 개시하고 있다. 개시된 바와 같이, 이러한 지연고정루프회로는 반도체 집적회로로 구현할 경우 PVT 변동에 무관한 안정된 동작을 확보할 수 있다. As shown, the frequency multiplier circuit according to one embodiment includes a delay locked loop circuit 100 and an edge combining circuit 300. The delay locked loop circuit 100 includes a plurality of delay tabs connected in series through which a reference clock signal is input, and sequentially delays the reference clock signal input from the outside to output clock signals with different phases. It is a circuit. Korean Patent No. 744,069, filed on December 27, 2005, discloses a delay locked loop circuit using digital and analog control. As disclosed, when implemented as a semiconductor integrated circuit, such a delay locked loop circuit can ensure stable operation independent of PVT fluctuations.

에지결합회로(300)는 지연고정루프회로의 복수의 지연탭들의 출력들 중 적어도 복수 개를 입력 받아 동기화된 주파수체배신호를 생성하여 출력한다. 지연고정루프회로의 복수의 지연탭들의 출력들은 기준클럭신호를 순차 지연한(sequentially delayed) 위상을 가진 신호들이다. 예를 들어 지연고정루프가 4개의 지연탭들을 가진 경우 각각의 지연탭들의 출력은 기준클럭신호의 1 주기를 4등분하여 90도 위상씩 지연시킨 신호들일 수 있다. 에지결합회로(300)는 이러한 순차 지연된 위상을 가진 신호에 동기화된 클럭 신호를 생성함으로써 입력된 기준클럭신호의 주파수의 2배 혹은 4배 주파수를 가진 체배 신호를 생성할 수 있다. The edge combining circuit 300 receives at least a plurality of outputs from a plurality of delay taps of the delay locked loop circuit, generates a synchronized frequency multiplication signal, and outputs it. The outputs of the plurality of delay taps of the delay locked loop circuit are signals with phases that are sequentially delayed from the reference clock signal. For example, if the delay locked loop has four delay taps, the output of each delay tap may be signals obtained by dividing one cycle of the reference clock signal into four parts and delaying the phase by 90 degrees. The edge combining circuit 300 can generate a multiplied signal with a frequency that is 2 or 4 times the frequency of the input reference clock signal by generating a clock signal synchronized to the signal with the sequentially delayed phase.

<청구항 2,3 발명의 설명><Description of invention in claims 2 and 3>

제안된 발명의 일 양상에 따르면, 지연고정루프회로는 홀수개의 지연탭들을 가지고, 최종 지연탭의 출력과 제1 지연탭의 출력과의 차분 신호로부터 각 지연탭들의 지연을 제어하는 지연제어전압을 생성할 수 있다. According to one aspect of the proposed invention, the delay locked loop circuit has an odd number of delay taps and generates a delay control voltage for controlling the delay of each delay tap from a differential signal between the output of the last delay tap and the output of the first delay tap. can be created.

도 2는 또 다른 실시예에 따른 주파수 체배기 회로의 구성을 도시한 블록도이다. 도시된 실시예에 있어서, 지연고정루프회로(100)는 전압제어지연라인(VCDL : Voltage Controlled Delay Line, 130)과 제어전압생성부(CVG : Control Voltage Generator, 110)를 포함한다. 전압제어지연라인(130)에는 기준클럭신호가 입력되며, 각각의 지연량이 지연제어전압에 의해 제어되는 복수의 지연탭들이 직렬 연결된다. 일 양상에 따라, 제안된 발명에 있어서 지연고정루프회로는 홀수개의 지연탭들을 가질 수 있다. 도시된 실시예에 있어서 입력되는 기준클럭신호의 주파수의 2배 주파수를 가진 출력클럭 신호를 생성하기 위해 5개의 지연탭들(130-1, … ,130-5)을 가진 지연고정루프회로(130)가 적용되고 있다. Figure 2 is a block diagram showing the configuration of a frequency multiplier circuit according to another embodiment. In the illustrated embodiment, the delay locked loop circuit 100 includes a voltage controlled delay line (VCDL) 130 and a control voltage generator (CVG) 110. A reference clock signal is input to the voltage control delay line 130, and a plurality of delay taps, each delay amount of which is controlled by a delay control voltage, are connected in series. According to one aspect, the delay locked loop circuit in the proposed invention may have an odd number of delay taps. In the illustrated embodiment, a delay locked loop circuit (130) has five delay taps (130-1, ..., 130-5) to generate an output clock signal with a frequency twice that of the input reference clock signal. ) is being applied.

제어전압생성부(110)는 전압제어지연라인(130)의 출력을 피드백하여 지연제어전압을 생성하여 출력한다. 일반적인 지연고정루프회로는 짝수개의 지연탭을 가지며 최종 지연탭의 출력을 피드백하여 입력 기준 클럭과의 차분 신호로부터 지연제어전압을 생성한다. 이와 달리, 도시된 실시예에서, 제어전압생성부(110)는 최종 지연탭의 출력(DO[4])을 피드백하여 제1 지연탭의 출력(DO[0])과의 차분 신호로부터 지연제어전압을 생성하고 있다. 이에 따라 지연고정루프회로가 홀수탭을 가질 경우 생길 수 있는 듀티 주기(duty cycle)의 불안정성이 회피될 수 있다. The control voltage generator 110 feeds back the output of the voltage control delay line 130 to generate and output a delay control voltage. A typical delay locked loop circuit has an even number of delay taps and feeds back the output of the final delay tap to generate a delay control voltage from the difference signal with the input reference clock. In contrast, in the illustrated embodiment, the control voltage generator 110 feeds back the output of the final delay tap (DO[4]) to control the delay from the difference signal with the output of the first delay tap (DO[0]). Generating voltage. Accordingly, instability in the duty cycle that may occur when the delay locked loop circuit has an odd number of taps can be avoided.

일 실시예에 있어서, 제어전압생성부(110)는 위상주파수검출기(Phase Frequency Detector, PFD, 111)와, 전하펌프(Charge Pump, CP, 113)와 그리고 루프필터(loop filter, LF, 115)를 포함할 수 있다. 일 양상에 따르면, 위상주파수검출기는 전압제어지연라인의 홀수 복수의 지연탭들 중 마지막 지연탭의 출력과 그 제1 지연탭(131-1)의 출력을 입력 받아 위상차를 검출할 수 있다. 도시된 실시예에서, 위상주파수검출기(111)는 전압제어지연라인(130)의 출력(DO[4])과 그 제1 지연탭(130-1)의 출력(DO[0])을 입력 받아 위상차를 검출하여 출력한다. In one embodiment, the control voltage generator 110 includes a phase frequency detector (PFD, 111), a charge pump (CP, 113), and a loop filter (LF, 115). may include. According to one aspect, the phase frequency detector may detect the phase difference by receiving the output of the last delay tap among the plurality of odd delay taps of the voltage control delay line and the output of the first delay tap (131-1). In the illustrated embodiment, the phase frequency detector 111 receives the output (DO[4]) of the voltage control delay line 130 and the output (DO[0]) of the first delay tap (130-1). Detects and outputs phase difference.

전하펌프(113)는 위상주파수검출기(111)의 출력에 따라 충방전한다. 일 실시예에서, 위상주파수검출기(111)는 전압제어지연라인(130)의 출력(DO[4])과 그 제1 지연탭(130-1)의 출력(DO[0]) 신호의 위상을 비교하여 양인 경우, 즉 전압제어지연라인(130)의 출력(DO[4])의 위상이 빠른 경우 업(UP) 출력을 활성화시키고, 음인 경우, 즉 전압제어지연라인(130)의 출력(DO[4])의 위상이 느린 경우 다운(DOWN)출력 활성화시킬 수 있다. 전하펌프(113)는 업 입력이 활성화되면 충전하여 출력 전류를 증가시키고, 다운 입력이 활성화되면 방전하여 출력 전류를 감소시킨다. 루프필터(115)는 전하펌프(113)의 출력을 필터링하여 지연제어전압을 생성한다. 이 같은 개별 기능 회로들의 세부 구성 및 동작은 지연고정루프회로 분야에서 알려진 것이므로 상세한 설명은 생략한다. The charge pump 113 charges and discharges according to the output of the phase frequency detector 111. In one embodiment, the phase frequency detector 111 determines the phase of the output (DO[4]) signal of the voltage control delay line 130 and the output (DO[0]) signal of the first delay tap 130-1. In comparison, if it is positive, that is, if the phase of the output (DO[4]) of the voltage control delay line 130 is fast, the UP output is activated, and if it is negative, that is, the output of the voltage control delay line 130 (DO [4]) If the phase is slow, the DOWN output can be activated. The charge pump 113 charges when the up input is activated to increase the output current, and discharges when the down input is activated to reduce the output current. The loop filter 115 filters the output of the charge pump 113 and generates a delay control voltage. Since the detailed configuration and operation of these individual functional circuits are known in the field of delay locked loop circuits, detailed descriptions are omitted.

도시되지 않았지만 전하펌프의 안정적인 동작을 보장하기 위해 안정된 바이어스 전류를 공급하는 정전류회로와, 그 정전류 회로에 온도에 무관하게 안정된 기준 전압을 제공하는 밴드갭기준회로(Band Gap Reference Circuit)를 포함할 수 있다. Although not shown, it may include a constant current circuit that supplies a stable bias current to ensure stable operation of the charge pump, and a band gap reference circuit that provides a stable reference voltage to the constant current circuit regardless of temperature. there is.

에지결합회로(300)는 지연고정루프회로(100)의 복수의 지연탭들의 각각에서 출력되는 순차 지연된 기준클럭신호들 중 적어도 복수 개를 입력 받아 주파수체배신호를 생성하여 출력한다. 추가적인 양상에 따르면, 에지결합회로는 지연고정루프회로의 복수의 지연탭들의 각각에서 출력되는 순차 지연된 위상을 가지는 기준클럭신호들의 에지에 동기화된 클럭을 생성함으로써 체배된 주파수를 가지는 클럭을 생성할 수 있다. 또 다른 양상에 따르면, 에지결합회로(300)는 지연고정루프회로의 복수의 지연탭들의 출력들 중 마지막 지연탭을 제외한 지연탭들의 출력을 입력 받아 선택 신호에 의해 선택된 것을 출력할 수 있다.The edge coupling circuit 300 receives at least a plurality of sequentially delayed reference clock signals output from each of the plurality of delay taps of the delay locked loop circuit 100, generates and outputs a frequency multiplication signal. According to an additional aspect, the edge combining circuit can generate a clock with a multiplied frequency by generating a clock synchronized to the edges of reference clock signals with sequentially delayed phases output from each of a plurality of delay taps of the delay locked loop circuit. there is. According to another aspect, the edge combining circuit 300 may receive the outputs of delay taps excluding the last delay tap among the outputs of a plurality of delay taps of the delay locked loop circuit and output the one selected by the selection signal.

도시된 실시예에서, 지연고정루프회로(100)의 복수의 지연탭들의 출력들은 각각 입력되는 기준클럭의 한 주기를 짝수 등분, 이 실시예에서는 4등분한 위상만큼 차이를 가진다. 에지결합회로(300)는 이 지연된 위상을 가진 기준 클럭의 에지, 예를 들면 상승 에지(rising edge)에 동기화된 클럭을 생성함으로써 체배된, 여기서는 2배의 주파수를 가지는 클럭을 생성할 수 있다. In the illustrated embodiment, the outputs of the plurality of delay taps of the delay locked loop circuit 100 each have a phase difference equal to the even division of one cycle of the input reference clock, or in this embodiment, the phase of the fourth division. The edge combining circuit 300 can generate a clock with a multiplied, here doubled, frequency by generating a clock synchronized to an edge, for example, a rising edge, of the reference clock with this delayed phase.

<청구항 4 발명의 설명><Claim 4 Description of Invention>

도 3은 일 실시예에 따른 에지결합회로의 구성을 도시한 블록도이다. 도시된 바와 같이, 일 실시예에 따른 에지결합회로(300)는 다중화기(310)와 이진카운트(binary counter, 330)를 포함한다. 다중화기(300)는 지연고정루프회로(100)의 지연탭들(130-1, …, 130-5)의 출력 신호들(DO[0 : 4]) 중 적어도 복수 개를 입력 받아 선택 신호(SEL)에 의해 선택된 것을 출력한다. 일 양상에 따라, 가중화기(310) 는 지연고정루프회로의 복수의 지연탭들의 출력들 중 마지막 지연탭을 제외한 지연탭들의 출력을 입력 받아 선택 신호에 의해 선택된 것을 출력할 수 있다. 도시된 실시예에서, 다중화기(300)는 지연탭들(130-1, …, 130-4)의 출력 신호들(DO[0 : 3])를 입력 받는다. 이진 카운터(330)는 다중화기(310)의 출력을 카운트하여 출력되는 이진 신호(binary signal)를 다중화기로 선택신호로 출력하고 그 중 하나를 동기화된 체배 신호(frequency doubled signal)로 출력한다. 도시된 실시예에서, 이진 카운터(330)는 2비트 카운터이며, 출력 2비트(Q[1:0]를 다중화기의 선택신호로 출력하고, 그 중 하위 1비트(Q[0])를 출력클럭 신호(13), 즉 체배 신호로 출력한다. Figure 3 is a block diagram showing the configuration of an edge combining circuit according to an embodiment. As shown, the edge combining circuit 300 according to one embodiment includes a multiplexer 310 and a binary counter (330). The multiplexer 300 receives at least a plurality of output signals (DO[0:4]) of the delay taps 130-1, ..., 130-5 of the delay locked loop circuit 100 and generates a selection signal ( Outputs what is selected by SEL). According to one aspect, the weighter 310 may receive the outputs of delay taps excluding the last delay tap among the outputs of a plurality of delay taps of the delay locked loop circuit and output the one selected by the selection signal. In the illustrated embodiment, the multiplexer 300 receives output signals (DO[0:3]) of the delay taps 130-1,..., 130-4. The binary counter 330 counts the output of the multiplexer 310 and outputs the output binary signal as a selection signal to the multiplexer and outputs one of them as a synchronized frequency doubled signal. In the illustrated embodiment, the binary counter 330 is a 2-bit counter and outputs 2 output bits (Q[1:0] as the selection signal of the multiplexer, and outputs the lower 1 bit (Q[0]) of them. It is output as a clock signal 13, that is, a multiplication signal.

도 4는 일 실시예에 따른 에지결합회로의 동작을 설명하는 타이밍도이다. 도시된 바와 같이, 지연고정루프회로(100)의 지연탭들(130-2, …, 130-5)의 출력들(DO[1 : 4])은 각각 입력되는 기준클럭의 한 주기를 짝수 등분, 이 실시예에서는 4등분한 위상만큼 차이를 가진다. 다중화기(310)는 지연탭들(130-2, …, 130-5)의 출력들(DO[1 : 4]) 중 선택된 하나의 상승 에지(rising edge)마다 하나의 펄스를 출력한다. 이진 카운터(330)는 이 펄스 출력(MUX_OUT)을 카운트한 2비트 이진값(2bit binary value)을 출력한다. 이진 카운터의 최하위비트(LSB)의 출력(Q[0])은 입력된 기준클럭신호의 2배의 주파수를 가지는 클럭 신호이다. Figure 4 is a timing diagram explaining the operation of an edge combining circuit according to an embodiment. As shown, the outputs (DO[1:4]) of the delay taps 130-2, ..., 130-5 of the delay locked loop circuit 100 divide one cycle of the input reference clock into even equal parts. , In this embodiment, there is a difference equal to the phase divided into four parts. The multiplexer 310 outputs one pulse for each rising edge selected among the outputs (DO[1:4]) of the delay taps 130-2, ..., 130-5. The binary counter 330 outputs a 2-bit binary value that counts this pulse output (MUX_OUT). The output (Q[0]) of the least significant bit (LSB) of the binary counter is a clock signal with a frequency twice that of the input reference clock signal.

<청구항 5 발명의 설명><Claim 5 Description of Invention>

또 다른 양상에 따르면, 지연고정루프의 각 지연탭들의 출력과 그 출력을 다시 게이트 수준에서 지연시킨 신호를 조합하여 각 지연탭들의 출력의 에지를 검출하여 체배 주파수 신호가 생성될 수 있다. 도 5는 또 다른 실시예에 따른 에지결합회로의 구성을 도시한 블록도이다. 도시된 실시예에서, 에지결합회로(300)는 제1 다중화기(311)와 제2 다중화기(313)와 그리고 제3 다중화기(315) 및 이진카운터(330)를 포함한다. According to another aspect, a multiplied frequency signal can be generated by detecting the edge of the output of each delay tap by combining the output of each delay tap of the delay locked loop and a signal delayed again at the gate level. Figure 5 is a block diagram showing the configuration of an edge coupling circuit according to another embodiment. In the illustrated embodiment, the edge combining circuit 300 includes a first multiplexer 311, a second multiplexer 313, a third multiplexer 315, and a binary counter 330.

제1 다중화기(311)는 전압제어지연라인(130)의 첫번째 지연탭(130-1)의 출력 DO[0]와, 두번째 지연탭(130-2)의 출력 DO[1] 중, 이진 카운터(330)에서 출력된 이진 카운트 신호에서 LSB(Least Significant Bit)인 Q[0]에 의해 선택된 하나를 출력한다. 제2 다중화기(313)는 전압제어지연라인(130)의 세번째 지연탭(130-3)의 출력 DO[2]와, 네번째 지연탭(130-4)의 출력 DO[3] 중, 이진 카운터(330)에서 출력된 이진 카운트 신호에서 LSB(Least Significant Bit)인 Q[0]에 의해 선택된 하나를 출력한다. 제3 다중화기(315)는 제1 다중화기(311)의 출력 MX1O와, 제2 다중화기(313)의 출력 MX2O 중, 이진 카운터(330)에서 출력된 이진 카운트 신호에서 MSB(Most Significant Bit)인 Q[1]에 의해 선택된 하나를 출력한다.The first multiplexer 311 is a binary counter among the output DO[0] of the first delay tap 130-1 of the voltage control delay line 130 and the output DO[1] of the second delay tap 130-2. From the binary count signal output at 330, one selected by Q[0], which is LSB (Least Significant Bit), is output. The second multiplexer 313 is a binary counter among the output DO[2] of the third delay tap 130-3 of the voltage control delay line 130 and the output DO[3] of the fourth delay tap 130-4. From the binary count signal output at 330, one selected by Q[0], which is LSB (Least Significant Bit), is output. The third multiplexer 315 calculates the MSB (Most Significant Bit) from the binary count signal output from the binary counter 330 among the output MX1O of the first multiplexer 311 and the output MX2O of the second multiplexer 313. Outputs the one selected by Q[1].

도 6은 도 5에 도시된 또 다른 실시예에 따른 에지결합회로의 신호들의 타이밍도이다. 이 타이밍도의 기본적인 동작에 숨어 있는 원리는 일반적으로 바람직하지 않다고 회피되는 게이트 지연, 즉 도 3이나 도 5에서 이진카운터(330)에 의한 신호 지연을 오히려 이용한다는 점이다. 즉, 이 예시적인 타이밍도에서 지연탭들의 출력인 DO[0], DO[1] 보다도 다중화기들의 선택 신호인 Q[0]나 Q[1]이 이진 카운터(3300의 지연 만큼 약간의 게이트 지연이 있다는 점에 주목해야 한다. 이에 따라 예를 들어 Q[0]를 선택신호로 동작하는 제1 다중화기(311)는 Q[0] 값이 '0'에서 '1'로 변하는 천이 구간(transition interval)이 종료되는, 즉 선택신호가 '1'로 안정화되는 T1까지 DO[0]를 출력한다. 따라서 DO[0] 값이 '0'에서 '1'로 변하는 천이 구간의 일부를 MX1O로 그대로 출력한다. 도 6에서 도시 생략되었지만 이러한 원리는 제2 다중화기(313)에도 그대로 적용되어 MX2O 신호가 도시된 바와 같이 획득된다. 제3 다중화기(315)는 이 두 개의 출력 MX1O, MX2O 중 Q[1]에 의해 선택된 것을 출력한다. 이에 따라 다중화기(310)에서 출력되는 최종 출력은 도 6에서 도시된 바와 같이 전압제어지연라인(130)의 지연탭들의 각 지연된 신호 출력의 상승 에지마다 하나의 협폭 펄스가 출력되는 형태를 가진다. FIG. 6 is a timing diagram of signals of an edge combining circuit according to another embodiment shown in FIG. 5. The principle behind the basic operation of this timing diagram is that it utilizes the gate delay, which is generally avoided as undesirable, i.e., the signal delay caused by the binary counter 330 in Figures 3 and 5. That is, in this example timing diagram, Q[0] or Q[1], the selection signal of the multiplexers, is higher than DO[0] or DO[1], which are the outputs of the delay taps. It should be noted that there is. Accordingly, for example, the first multiplexer 311, which operates Q[0] as a selection signal, has a transition section in which the Q[0] value changes from '0' to '1'. DO[0] is output until T1, when the interval) ends, that is, when the selection signal stabilizes to '1'. Therefore, part of the transition section where the DO[0] value changes from '0' to '1' is left as is to MX1O. Although not shown in Figure 6, this principle is also applied to the second multiplexer 313 and the MX2O signal is obtained as shown. The third multiplexer 315 outputs Q among these two outputs MX1O and MX2O. Outputs the one selected by [1]. Accordingly, the final output output from the multiplexer 310 is one for each rising edge of each delayed signal output of the delay taps of the voltage control delay line 130, as shown in Figure 6. It has a form in which a narrow pulse of is output.

<청구항 6 발명의 설명><Claim 6 Description of Invention>

또 다른 양상에 따르면, 주파수 체배기 회로는 지연고정루프회로의 오동작시, 즉 잘못된 주파수에 고정될 경우 이를 고칠 수 있다. 구체적인 양상에 있어서, 지연고정루프는 전압제어지연라인의 각 지연탭들의 출력의 위상 관계의 비정상을 검출하여 이를 고칠 수 있다. According to another aspect, the frequency multiplier circuit can correct malfunction of the delay locked loop circuit, i.e., if it is locked to the wrong frequency. In a specific aspect, the delay fixing loop can detect and correct an abnormality in the phase relationship of the output of each delay tap of the voltage controlled delay line.

다시 도 2를 참조하면, 일 실시예에 따른 주파수 체배기 회로는 위상교정부(500)를 더 포함할 수 있다. 위상교정부(500)는 전압제어지연라인(130)의 출력과 그 제1 지연탭(130-1)의 출력을 입력 받아 두 출력간의 오위상 혹은 위상 관계의 비정상을 검출하고 이를 바로 잡아 위상주파수 검출기로 출력할 수 있다. Referring again to FIG. 2, the frequency multiplier circuit according to one embodiment may further include a phase correction unit 500. The phase correction unit 500 receives the output of the voltage control delay line 130 and the output of the first delay tap 130-1, detects an error in phase or an abnormality in the phase relationship between the two outputs, and corrects it to adjust the phase frequency. It can be output with a detector.

도 7은 일 실시예에 따른 위상교정부의 구성을 도시한 블록도이다. 도 5에서 위상교정부(500)는 제1 플립플롭(510)과 제2 플립플롭(530)을 포함한다. 제1 플립플롭(510)의 출력은 전압제어지연라인(130)의 출력, 즉 마지막 지연탭(130-5)의 출력(DO[4])을 그대로 추종한다. 제2 플립플롭(530)의 출력은 전압제어지연라인(130)의 첫번째 지연탭(130-1)의 출력(DO[0])을 추종하되, 제1 플립플롭(510)의 출력, 즉 마지막 지연탭(130-5)의 출력(DO[4])이 활성화되기를 기다려 추종한다. Figure 7 is a block diagram showing the configuration of a phase correction unit according to an embodiment. In FIG. 5 , the phase correction unit 500 includes a first flip-flop 510 and a second flip-flop 530. The output of the first flip-flop 510 follows the output of the voltage control delay line 130, that is, the output (DO[4]) of the last delay tap 130-5. The output of the second flip-flop 530 follows the output (DO[0]) of the first delay tap 130-1 of the voltage control delay line 130, but is the output of the first flip-flop 510, that is, the last It waits for the output (DO[4]) of the delay tap (130-5) to be activated and follows it.

도 8의 (a)는 지연고정루프가 정상적으로 동작할 때 전압제어지연라인의 출력의 한 예를 도시한다. 도 8의 (b)는 지연고정루프가 비정상적으로 동작할 때 전압제어지연라인의 출력의 한 예를 도시한다. 도 6의 (b)는 고조파 고정(harmonic lock)된 상태를 도시한다. 마지막 지연탭(130-5)의 출력(DO[4])이 활성화되기를 기다려 첫번째 지연탭(130-1)의 출력(DO[0])을 활성화시킴으로써 이러한 고조파 고정 상태에서 탈출할 수 있다. 홀수개의 지연탭들을 사용하고 이들간의 위상을 비교하여 고조파 고정 상태를 검출하고 이를 바로 잡음으로써 안정된 동작을 달성할 수 있다. Figure 8(a) shows an example of the output of the voltage control delay line when the delay locked loop operates normally. Figure 8(b) shows an example of the output of the voltage control delay line when the delay locked loop operates abnormally. Figure 6(b) shows a harmonic locked state. It is possible to escape from this harmonic fixation state by waiting for the output (DO[4]) of the last delay tap (130-5) to be activated and then activating the output (DO[0]) of the first delay tap (130-1). Stable operation can be achieved by using an odd number of delay taps and comparing the phases between them to detect and correct the harmonic locking state.

이상에서 본 발명을 첨부된 도면을 참조하는 실시예들을 통해 설명하였지만 이에 한정되는 것은 아니며, 이들로부터 당업자라면 자명하게 도출할 수 있는 다양한 변형예들을 포괄하도록 해석되어야 한다. 특허청구범위는 이러한 변형예들을 포괄하도록 의도되었다. In the above, the present invention has been described through embodiments with reference to the attached drawings, but it is not limited thereto, and should be interpreted to encompass various modifications that can be easily derived by those skilled in the art. The claims are intended to cover these variations.

11 : 기준클럭신호 13 : 출력클럭신호
100 : 지연고정루프회로
110 제어전압생성부 111 : 위상주파수검출기
113 : 전하펌프 115 : 루프필터
130 : 전압제어지연라인
300 : 에지결합회로
310 : 다중화기 311 : 제1 다중화기
313 : 제2 다중화기 315 : 제3 다중화기
330 : 이진 카운터
500 : 위상교정부 510 : 제1 플립플롭
530 : 제2 플립플롭11: Reference clock signal 13: Output clock signal
100: Delay fixed loop circuit
110 Control voltage generator 111: Phase frequency detector
113: charge pump 115: loop filter
130: Voltage control delay line
300: Edge combining circuit
310: multiplexer 311: first multiplexer
313: second multiplexer 315: third multiplexer
330: binary counter
500: Phase correction unit 510: First flip-flop
530: second flip-flop

Claims (12)

기준클럭신호가 입력되는 직렬 연결된 복수의 지연탭들(delay tabs)을 포함하는 지연고정루프회로(delay locked loop circuit)와;
상기 복수의 지연탭들의 각각에서 출력되는 순차 지연된 기준클럭신호들 중 적어도 복수 개를 입력 받아 주파수체배신호를 생성하여 출력하는 에지결합회로(edge combine circuit);
를 포함하는 주파수 체배기 회로.A delay locked loop circuit including a plurality of delay tabs connected in series through which a reference clock signal is input;
an edge combine circuit that receives at least a plurality of sequentially delayed reference clock signals output from each of the plurality of delay taps and generates and outputs a frequency multiplication signal;
A frequency multiplier circuit comprising: 청구항 1에 있어서, 지연고정루프회로는 :
기준클럭신호가 입력되고, 각각의 지연량이 지연제어전압에 의해 제어되는 복수의 지연탭들이 직렬 연결된 전압제어지연라인과;
전압제어지연라인의 출력을 피드백하여 지연제어전압을 생성하여 출력하는 제어전압생성부;
를 포함하는 주파수 체배기 회로.In claim 1, the delay locked loop circuit is:
a voltage control delay line to which a reference clock signal is input and a plurality of delay taps connected in series, each delay amount of which is controlled by a delay control voltage;
a control voltage generator that feeds back the output of the voltage control delay line to generate and output a delay control voltage;
A frequency multiplier circuit comprising: 청구항 2에 있어서,
전압제어지연라인은 홀수 개의 지연탭들을 가지고,
제어전압생성부는 :
전압제어지연라인의 출력과 그 제1 지연탭의 출력을 입력 받아 위상차를 검출하여 출력하는 위상주파수검출기(Phase Frequency Detector)와;
위상주파수검출기의 출력에 따라 충방전하는 전하펌프(Charge Pump)와;
전하펌프의 출력을 필터링하여 지연제어전압을 생성하는 루프필터(loop filter);
를 포함하는 주파수 체배기 회로.In claim 2,
The voltage controlled delay line has an odd number of delay taps,
Control voltage generator:
A phase frequency detector that receives the output of the voltage control delay line and the output of the first delay tap, detects the phase difference, and outputs it;
A charge pump that charges and discharges according to the output of the phase frequency detector;
A loop filter that generates a delay control voltage by filtering the output of the charge pump;
A frequency multiplier circuit comprising: 청구항 1에 있어서, 에지결합회로는 :
상기 지연고정루프회로의 지연탭들의 출력 신호들 중 적어도 복수 개를 입력 받아 선택 신호에 의해 선택된 것을 출력하는 다중화기(multiplexer)와;
상기 다중화기의 출력을 카운트하여 출력되는 이진 신호를 선택신호로 다중화기로 출력하고 그 이진 신호 중 하나를 주파수체배신호(frequency multiplied signal)로 출력하는 이진 카운터(binary counter);
를 포함하는 주파수 체배기 회로.The method of claim 1, wherein the edge combining circuit is:
a multiplexer that receives at least a plurality of output signals from the delay taps of the delay locked loop circuit and outputs one selected by a selection signal;
a binary counter that counts the output of the multiplexer, outputs the output binary signal as a selection signal to the multiplexer, and outputs one of the binary signals as a frequency multiplied signal;
A frequency multiplier circuit comprising: 청구항 4에 있어서, 다중화기는 입력된 지연탭들의 출력 신호와 이진 카운터에서 지연되어 출력된 이진 신호 간의 지연 위상차에 따른 협폭 펄스를 각 지연탭들의 출력 신호들의 에지마다 출력하는 주파수 체배기 회로.The frequency multiplier circuit of claim 4, wherein the multiplexer outputs a narrow pulse according to the delay phase difference between the output signal of the input delay taps and the binary signal delayed and output from the binary counter for each edge of the output signals of each delay tap. 청구항 4에 있어서, 주파수 체배기 회로가 :
전압제어지연라인의 출력과 그 제1 지연탭의 출력을 입력 받아 두 출력간의 오위상시 위상을 바로 잡아 위상주파수 검출기로 출력하는 위상교정부;
를 더 포함하는 주파수 체배기 회로.The method of claim 4, wherein the frequency multiplier circuit:
A phase correction unit that receives the output of the voltage control delay line and the output of the first delay tap, corrects the phase when there is a misphase between the two outputs, and outputs the output to a phase frequency detector;
A frequency multiplier circuit further comprising: 기준클럭신호가 입력되는 직렬 연결된 홀수 복수의(an odd plurality of) 지연탭들(delay tabs)을 포함하는 지연고정루프회로(delay locked loop circuit)와;
상기 홀수 복수의(an odd plurality of) 지연탭들의 각각에서 출력되는 순차 지연된 기준클럭신호들 중 적어도 복수 개를 입력 받아 주파수체배신호를 생성하여 출력하는 에지결합회로(edge combine circuit);
를 포함하는 주파수 체배기 회로.a delay locked loop circuit including an odd plurality of delay tabs connected in series through which a reference clock signal is input;
an edge combine circuit that receives at least a plurality of sequentially delayed reference clock signals output from each of the odd plurality of delay taps to generate and output a frequency multiplication signal;
A frequency multiplier circuit comprising: 청구항 7에 있어서, 지연고정루프회로는 :
기준클럭신호가 입력되고, 각각의 지연량이 지연제어전압에 의해 제어되는 홀수 복수의 지연탭들이 직렬 연결된 전압제어지연라인과;
전압제어지연라인에서 최종 지연탭의 출력과 제1 지연탭의 출력을 피드백하여 지연제어전압을 생성하여 출력하는 제어전압생성부;
를 포함하는 주파수 체배기 회로.In claim 7, the delay locked loop circuit is:
a voltage control delay line to which a reference clock signal is input and a plurality of odd delay taps, each of which has a delay amount controlled by a delay control voltage, connected in series;
a control voltage generator that generates and outputs a delay control voltage by feeding back the output of the final delay tap and the output of the first delay tap in the voltage control delay line;
A frequency multiplier circuit comprising: 청구항 8에 있어서, 제어전압생성부는 :
전압제어지연라인의 마지막 지연탭의 출력과 그 제1 지연탭의 출력을 입력 받아 위상차를 검출하여 출력하는 위상주파수검출기(Phase Frequency Detector)와;
위상주파수검출기의 출력에 따라 충방전하는 전하펌프(Charge Pump)와;
전하펌프의 출력을 필터링하여 지연제어전압을 생성하는 루프필터(loop filter);
를 포함하는 주파수 체배기 회로.The method in claim 8, wherein the control voltage generator is:
A phase frequency detector that receives the output of the last delay tap of the voltage control delay line and the output of the first delay tap, detects the phase difference, and outputs it;
A charge pump that charges and discharges according to the output of the phase frequency detector;
A loop filter that generates a delay control voltage by filtering the output of the charge pump;
A frequency multiplier circuit comprising: 청구항 7에 있어서, 에지결합회로는 :
지연고정루프회로의 지연탭들의 출력 신호들 중 마지막 지연탭을 제외한 지연탭들의 출력을 입력 받아 선택 신호에 의해 선택된 것을 출력하는 다중화기(multiplexer)와;
상기 다중화기의 출력을 카운트하여 출력되는 이진 신호를 선택신호로 다중화기로 출력하고 그 이진 신호 중 하나를 주파수체배신호로 출력하는 이진 카운터(binary counter);
를 포함하는 주파수 체배기 회로.The method of claim 7, wherein the edge combining circuit is:
A multiplexer that receives the outputs of the delay taps except the last delay tap among the output signals of the delay taps of the delay locked loop circuit and outputs the one selected by the selection signal;
a binary counter that counts the output of the multiplexer, outputs the output binary signal as a selection signal to the multiplexer, and outputs one of the binary signals as a frequency multiplication signal;
A frequency multiplier circuit comprising: 청구항 10에 있어서, 다중화기는 지연고정루프의 각 지연탭들의 출력 신호들의 에지들을 검출하여 펄스를 출력하는 주파수 체배기 회로.The frequency multiplier circuit of claim 10, wherein the multiplexer detects edges of output signals of each delay tap of the delay locked loop and outputs a pulse. 청구항 8에 있어서, 주파수 체배기 회로가 :
전압제어지연라인의 마지막 지연탭의 출력과 그 제1 지연탭의 출력을 입력 받아 두 출력간의 오위상시 위상을 바로 잡아 위상주파수 검출기로 출력하는 위상교정부;
를 더 포함하는 주파수 체배기 회로.
The method of claim 8, wherein the frequency multiplier circuit:
A phase correction unit that receives the output of the last delay tap of the voltage control delay line and the output of the first delay tap, corrects the phase in case of misphase between the two outputs, and outputs the output to a phase frequency detector;
A frequency multiplier circuit further comprising:
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