KR20230136831A - 표시장치 및 이를 포함하는 전자장치 - Google Patents

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Abstract

본 발명의 일 실시예에 따른 표시장치는 제1 영역, 및 상기 제1 영역과 인접한 제2 영역을 포함하는 표시 영역, 및 상기 표시 영역에 인접한 주변 영역을 포함하는 표시패널, 상기 제2 영역의 적어도 일부에 중첩하고, 상기 제1 영역에 비중첩하는 차광패턴, 및 상기 차광패턴 상에 배치되고, 상기 제1 영역에 중첩하는 제1 부분, 및 상기 제2 영역에 중첩하는 제2 부분을 포함하는 투과층을 포함하고, 상기 제1 부분의 투과율은 상기 제2 부분의 투과율보다 낮다.

Description

표시장치 및 이를 포함하는 전자장치{DISPLAY DEVICE AND ELECTRONIC DEVICE INCLUDING THE SAME}
본 발명은 표시장치 및 이를 포함하는 전자장치에 관한 것으로, 보다 상세하게는 영역 사이 경계가 시인되는 문제가 방지되어, 시인성이 개선된 표시장치 및 이를 포함하는 전자장치에 관한 것이다.
전자 장치는 영상을 표시하는 표시패널, 및 다양한 기능을 수행하는 전자 모듈과 같이 다양한 전자 부품들로 구성된 장치일 수 있다. 표시패널은 광을 생성하는 발광 소자를 포함한다.
전자 모듈은 카메라, 적외선 감지 센서, 근접 센서 등을 포함할 수 있다. 전자 모듈은 표시패널 아래에 배치될 수 있다. 표시패널의 일부 영역의 투과율은 표시패널의 다른 일부 영역의 투과율보다 높을 수 있다. 전자 모듈은 투과율이 높은 영역을 통해 광 신호를 수신하거나, 광 신호를 출력할 수 있다.
본 발명은 센서 및 카메라 등의 전자모듈이 배치되는 영역과, 이에 인접한 영역 사이의 경계가 외부로 시인되는 문제가 방지되어, 시인성이 개선될 수 있는 표시장치 및 이를 포함하는 전자장치를 제공하는 것을 일 목적으로 한다.
본 발명의 일 실시예에 따른 표시장치는 제1 영역, 및 상기 제1 영역과 인접한 제2 영역을 포함하는 표시 영역, 및 상기 표시 영역에 인접한 주변 영역을 포함하는 표시패널, 상기 제2 영역의 적어도 일부에 중첩하고, 상기 제1 영역에 비중첩하는 차광패턴, 및 상기 차광패턴 상에 배치되고, 상기 제1 영역에 중첩하는 제1 부분, 및 상기 제2 영역에 중첩하는 제2 부분을 포함하는 투과층을 포함하고, 상기 제1 부분의 투과율은 상기 제2 부분의 투과율보다 낮다.
본 발명의 일 실시예에 따른 표시장치는 상기 투과층 및 상기 차광패턴 사이에 배치되는 반사방지층을 더 포함할 수 있다.
상기 제1 부분의 투과율을 제1 투과율, 상기 제2 부분의 투과율을 제2 투과율, 상기 제1 부분의 반사율을 제1 반사율, 상기 제2 부분의 반사율을 제2 반사율로 정의할 때, 상기 제1 투과율 및 상기 제2 투과율은 하기 식 1을 만족할 수 있다.
[식 1]
상기 식 1에서, T1은 제1 투과율, T2는 제2 투과율, R1은 제1 반사율, R2는 제2 반사율을 나타낸다.
상기 제2 투과율 대비 상기 제1 투과율의 값은 0.6 이상 0.9 이하일 수 있다.
상기 제1 부분은 평면상에서 원형 형상을 가지고, 상기 제1 부분은 상기 제1 부분의 중심으로부터 상기 제2 부분으로 갈수록 투과율이 상승할 수 있다.
본 발명의 일 실시예에 따른 표시장치는 상기 투과층 상에 배치되는 윈도우, 상기 윈도우 및 상기 투과층 사이에 배치되는 제1 접착층, 및 상기 투과층 및 상기 표시패널 사이에 배치되는 제2 접착층을 더 포함할 수 있다.
상기 표시패널은 베이스층, 상기 베이스층 상에 배치되고, 상기 표시 영역에 광을 표시하는 복수의 화소들, 및 상기 베이스층 상에 배치되어 상기 복수의 화소들을 커버하는 봉지층을 포함하고, 상기 차광패턴은 상기 봉지층의 하부에 배치될 수 있다.
본 발명의 일 실시예에 따른 표시장치는 상기 봉지층 상에 배치되고 복수의 도전 패턴들 및 상기 도전 패턴들 사이에 배치된 적어도 하나의 감지 절연층을 포함하는 센서층을 더 포함할 수 있다.
상기 표시패널은 상기 복수의 발광소자들 각각이 배치되는 복수의 발광개구부들을 포함하는 화소정의막을 더 포함하고, 상기 제2 영역에서, 상기 차광패턴은 상기 화소정의막에 중첩하도록 배치될 수 있다.
상기 화소정의막은 상기 제1 영역에 중첩하는 제1 화소정의부, 및 상기 제2 영역에 중첩하는 제2 화소정의부를 포함하고, 상기 차광패턴은 상기 제1 화소정의부에 비중첩하고, 상기 제2 화소정의부에 중첩할 수 있다.
상기 복수의 화소들은 상기 제1 영역에 배치되는 제1 발광소자를 포함하는 제1 화소, 및 상기 제2 영역에 배치되는 제2 발광소자를 포함하는 제2 화소를 포함하고, 기준 면적 내에 배치된 상기 제1 발광소자의 개수는 상기 기준 면적 내에 배치된 상기 제2 발광소자의 개수보다 적을 수 있다.
상기 제1 영역의 반사율 및 상기 제2 영역의 반사율은 실질적으로 동일할 수 있다.
상기 제1 부분 및 상기 제2 부분은 일체의 형상을 가질 수 있다.
본 발명의 일 실시예에 따른 표시장치는 제1 영역, 및 상기 제1 영역과 인접한 제2 영역을 포함하는 표시 영역, 및 상기 표시 영역에 인접한 주변 영역을 포함하는 표시패널, 상기 제2 영역의 적어도 일부에 중첩하는 차광패턴, 상기 차광패턴 상에 배치되는 반사방지층, 상기 반사방지층 상에 배치되고, 상기 제1 영역에 중첩하는 제1 부분, 및 상기 제2 영역에 중첩하는 제2 부분을 포함하는 투과층, 및 상기 투과층 상에 배치되는 윈도우를 포함하고, 상기 제1 부분의 투과율은 상기 제2 부분의 투과율보다 낮다.
상기 표시패널은 베이스층, 상기 베이스층 상에 배치되고, 상기 표시 영역에 광을 표시하는 복수의 화소들, 및 상기 베이스층 상에 배치되어 상기 복수의 화소들을 커버하는 봉지층을 포함하고, 상기 차광패턴은 상기 봉지층의 하부에 배치될 수 있다.
본 발명의 일 실시예에 따른 표시장치는 상기 봉지층 상에 배치되고 복수의 도전 패턴들 및 상기 도전 패턴들 사이에 배치된 적어도 하나의 감지 절연층을 포함하는 센서층을 더 포함할 수 있다.
본 발명의 일 실시예에 따른 전자장치는 광 신호가 통과하는 제1 영역, 상기 제1 영역에 인접한 제2 영역을 포함하는 표시 영역, 및 상기 표시 영역에 인접한 주변 영역을 포함하는 표시장치, 및 상기 표시장치의 하측에 배치되고, 상기 제1 영역에 중첩하며, 상기 광 신호를 수신하는 전자모듈을 포함하고, 상기 표시장치는 제1 영역, 및 상기 제1 영역과 인접한 제2 영역을 포함하는 표시 영역, 및 상기 표시 영역에 인접한 주변 영역을 포함하는 표시패널, 상기 제2 영역의 적어도 일부에 중첩하는 차광패턴, 및 상기 차광패턴 상에 배치되고, 상기 제1 영역에 중첩하는 제1 부분, 및 상기 제2 영역에 중첩하는 제2 부분을 포함하는 투과층을 포함하고, 상기 제1 부분의 투과율은 상기 제2 부분의 투과율보다 낮다.
상기 전자모듈은 카메라 모듈을 포함할 수 있다.
상기 표시장치는 상기 투과층 및 상기 차광패턴 사이에 배치되는 반사방지층, 상기 투과층 상에 배치되는 윈도우, 상기 윈도우 및 상기 투과층 사이에 배치되는 제1 접착층, 및 상기 투과층 및 상기 반사방지층 사이에 배치되는 제2 접착층을 더 포함할 수 있다.
상기 제1 부분의 투과율을 제1 투과율, 상기 제2 부분의 투과율을 제2 투과율로 정의할 때, 상기 제2 투과율 대비 상기 제1 투과율의 값은 0.6 이상 0.9 이하일 수 있다.
본 발명의 일 실시예에 따르면, 전자모듈이 배치되는 부분에 중첩하는 표시패널의 센싱 영역에는 차광패턴이 생략되어 투과율이 향상되면서도, 차광패턴 생략에 따라 센싱 영역과 비-센싱 영역의 반사율 차이가 발생하는 문제는 투과율 조절 부분을 포함하는 투과층을 도입함으로써 방지될 수 있다. 이에 따라, 센싱 영역과 비-센싱 영역의 경계가 외부로 시인되는 문제가 방지되어, 전자 장치의 시인성이 개선될 수 있다.
도 1은 본 발명의 일 실시예에 따른 전자 장치의 사시도이다.
도 2는 본 발명의 일 실시예에 따른 전자 장치의 분해 사시도이다.
도 3 및 도 4는 각각은 본 발명의 일 실시예에 따른 전자 장치의 단면도이다.
도 5는 본 발명의 일 실시예에 따른 표시 패널의 단면도이다.
도 6은 본 발명의 일 실시예에 따른 표시 장치의 단면도이다.
도 7은 본 발명의 일 실시예에 따른 화소의 등가회로도이다.
도 8은 본 발명의 일 실시예에 따른 표시패널의 평면도이다.
도 9는 본 발명의 일 실시예에 따른 표시패널 중 일부 영역을 확대한 평면도이다.
도 10 및 도 11 각각은 본 발명의 일 실시예에 따른 표시 장치의 단면도이다.
도 12 및 도 13 각각은 본 발명의 일 실시예에 따른 표시장치의 일부를 나타낸 단면도이다.
도 14 및 도 15 각각은 본 발명의 일 실시예에 따른 투과층의 일부분을 확대하여 도시한 평면도이다.
본 명세서에서, 어떤 구성요소(또는 영역, 층, 부분 등)가 다른 구성요소 "상에 있다", "연결된다", 또는 "결합된다"고 언급되는 경우에 그것은 다른 구성요소 상에 직접 배치/연결/결합될 수 있거나 또는 그들 사이에 제3의 구성요소가 배치될 수도 있다는 것을 의미한다.
동일한 도면부호는 동일한 구성요소를 지칭한다. 또한, 도면들에 있어서, 구성요소들의 두께, 비율, 및 치수는 기술적 내용의 효과적인 설명을 위해 과장된 것이다. "및/또는"은 연관된 구성요소들이 정의할 수 있는 하나 이상의 조합을 모두 포함한다.
제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다. 예를 들어, 본 발명의 권리 범위를 벗어나지 않으면서 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소도 제1 구성요소로 명명될 수 있다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다.
또한, "아래에", "하측에", "위에", "상측에" 등의 용어는 도면에 도시된 구성요소들의 연관관계를 설명하기 위해 사용된다. 상기 용어들은 상대적인 개념으로, 도면에 표시된 방향을 기준으로 설명된다.
"포함하다" 또는 "가지다" 등의 용어는 명세서 상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
본 명세서에서, "직접 배치"된다는 것은 층, 막, 영역, 판 등의 부분과 다른 부분 사이에 추가되는 층, 막, 영역, 판 등이 없는 것을 의미하는 것일 수 있다. 예를 들어, "직접 배치"된다는 것은 두 개의 층 또는 두 개의 부재들 사이에 접착 부재 등의 추가 부재를 사용하지 않고 배치하는 것을 의미하는 것일 수 있다.
다르게 정의되지 않는 한, 본 명세서에서 사용된 모든 용어 (기술 용어 및 과학 용어 포함)는 본 발명이 속하는 기술 분야의 당업자에 의해 일반적으로 이해되는 것과 동일한 의미를 갖는다. 또한, 일반적으로 사용되는 사전에서 정의된 용어와 같은 용어는 관련 기술의 맥락에서 갖는 의미와 일치하는 의미를 갖는 것으로 해석되어야 하고, 여기서 명시적으로 정의되지 않는 한 너무 이상적이거나 지나치게 형식적인 의미로 해석되어서는 안 된다.
이하, 도면을 참조하여 본 발명의 실시예들을 설명한다.
도 1은 본 발명의 일 실시예에 따른 전자 장치의 사시도이다. 도 2는 본 발명의 일 실시예에 따른 전자 장치의 분해 사시도이고, 도 3 및 도 4는 각각은 본 발명의 일 실시예에 따른 전자 장치의 단면도이다. 도 3은 도 2의 I-I'선에 대응하는 단면도이다. 도 4는 도 2의 II-II'선에 대응하는 부분의 단면도이다.
일 실시예의 전자장치(ED)는 전기적 신호에 따라 활성화되는 장치일 수 있다. 예를 들어, 전자장치(ED)는 휴대폰, 태블릿, 자동차 내비게이션, 게임기, 또는 웨어러블 장치일 수 있으나, 이에 제한되는 것은 아니다. 도 1에서는 전자장치(ED)가 휴대폰인 것을 예시적으로 도시하였다.
전자장치(ED)는 액티브 영역(AA-ED)을 통해 영상(IM)을 표시할 수 있다. 액티브 영역(AA-ED)은 제1 방향(DR1) 및 제2 방향(DR2)에 의해 정의된 평면을 포함할 수 있다. 액티브 영역(AA-ED)은 제1 방향(DR1)과 제2 방향(DR2)이 정의하는 평면의 적어도 일 측으로부터 벤딩된 곡면을 더 포함할 수 있다. 도 1에 도시된 일 실시예의 전자장치(ED)는 제1 방향(DR1)과 제2 방향(DR2)이 정의하는 평면의 양 측면으로부터 각각 벤딩된 두 개의 곡면을 포함하는 것으로 도시되었다. 하지만, 액티브 영역(AA-ED)의 형상이 이에 제한되는 것은 아니다. 예를 들어, 액티브 영역(AA-ED)은 상기 평면만을 포함할 수도 있고, 액티브 영역(AA-ED)은 상기 평면의 적어도 2개 이상, 예를 들어 4 개의 측면으로부터 각각 벤딩된 4개의 곡면들을 더 포함할 수도 있다.
한편, 도 1 및 이하 도면들에서는 제1 방향(DR1) 내지 제3 방향(DR3)을 도시하였으며, 본 명세서에서 설명되는 제1 내지 제3 방향들(DR1, DR2, DR3)이 지시하는 방향은 상대적인 개념으로서 다른 방향으로 변환될 수 있다.
본 명세서에서는 제1 방향(DR1)과 제2 방향(DR2)은 서로 직교하고, 제3 방향(DR3)은 제1 방향(DR1)과 제2 방향(DR2)이 정의하는 평면에 대한 법선 방향일 수 있다. 한편, 본 명세서에서 "평면상에서"의 의미는 제1 방향(DR1)과 제2 방향(DR2)이 정의하는 평면상에서 보았을 때를 나타낼 수 있고, 두께방향은 제1 방향(DR1)과 제2 방향(DR2)이 정의하는 평면에 대한 법선 방향인 제3 방향(DR3)을 의미하는 것일 수 있다.
전자장치(ED)의 액티브 영역(AA-ED) 내에는 센싱 영역(SA-ED)이 정의될 수 있다. 도 1 에서는 하나의 센싱 영역(SA-ED)을 예시적으로 도시하였으나, 센싱 영역(SA-ED)의 개수가 이에 제한되는 것은 아니다. 센싱 영역(SA-ED)은 액티브 영역(AA-ED)의 일부분일 수 있다. 따라서, 전자장치(ED)는 센싱 영역(SA-ED)을 통해 영상을 표시할 수 있다.
센싱 영역(SA-ED)과 중첩하는 영역에는 전자모듈(EM)이 배치될 수 있다. 전자모듈(EM)은 센싱 영역(SA-ED)을 통해 전달되는 외부 입력을 수신하거나, 센싱 영역(SA-ED)을 통해 출력을 제공할 수 있다. 전자모듈(EM)은 예를 들어, 카메라 모듈 또는 센서 모듈일 수 있다.
도 1 내지 도 4 등을 참조하면, 전자장치(ED)는 액티브 영역(AA-ED) 및 액티브 영역(AA-ED)에 이웃하는 주변 영역(NAA-DD)을 포함하는 것일 수 있다. 액티브 영역(AA-ED)은 후술하는 표시패널(DP)의 표시 영역(DP-A)에 대응하고, 주변 영역(NAA-DD)은 표시패널(DP)의 비표시 영역(DP-NA)에 대응하는 부분일 수 있다.
주변 영역(NAA-DD)은 광 신호를 차단하는 영역으로 액티브 영역(AA-ED)의 외측에 배치되어 액티브 영역(AA-ED)을 에워싸는 영역일 수 있다. 일 실시예에서 주변 영역(NAA-DD)은 전자장치(ED)의 전면이 아닌 측면에 배치될 수 있다. 일 실시예에서 주변 영역(NAA-DD)은 생략될 수 있다.
일 실시예의 전자장치(ED)는 전자모듈(EM), 전자모듈(EM) 상측에 배치된 표시패널(DP), 표시패널(DP) 상측에 배치된 반사방지층(ARP), 및 반사방지층(ARP) 상에 배치된 투과층(TML)을 포함하는 것일 수 있다. 또한, 표시패널(DP) 하측에는 지지 부재(SP)가 배치되고, 지지 부재(SP)에는 전자모듈(EM)과 중첩하는 관통홀(HH)이 정의될 수 있다.
일 실시예의 전자장치(ED)는 표시패널(DP) 상에 배치된 윈도우(WM)를 포함하는 것일 수 있다. 또한, 일 실시예의 전자장치(ED)는 표시패널(DP) 하측에 배치된 하우징(HU)을 포함할 수 있다. 하우징(HU) 내에 전자모듈(EM) 및 표시패널(DP) 등이 수납될 수 있다. 일 실시예에 따른 전자장치(ED)에서, 윈도우(WM)와 하우징(HU)은 결합되어 전자장치(ED)의 외관을 구성할 수 있다.
일 실시예의 전자장치(ED)는 적어도 하나의 접착층(AP1 내지 AP5)을 포함하는 것일 수 있다. 적어도 하나의 접착층(AP1 내지 AP5) 중 일부는 광학 투명 접착층(Optically Clear Adhesive)일 수 있다. 또한, 적어도 하나의 접착층(AP1 내지 AP5) 중 일부는 생략될 수 있다.
일 실시예에 따른 전자장치(ED)에서 전자모듈(EM)은 광 신호를 출력하거나 수신하는 전자부품일 수 있다. 예를 들어, 전자모듈(EM)은 외부이미지를 촬영하는 카메라 모듈일 수 있다. 또한, 전자모듈(EM)은 근접센서 또는 적외선 발광센서 등의 센서 모듈일 수 있다.
일 실시예의 전자장치(ED)에서 표시패널(DP)은 전자모듈(EM) 상에 배치될수 있다. 표시패널(DP)은 영상(IM)이 표시되는 표시 영역(AA) 및 표시 영역(AA)에 이웃하는 비표시 영역(NAA)을 포함할 수 있다. 즉, 표시패널(DP)의 전면(IS)은 표시 영역(AA) 및 비표시 영역(NAA)을 포함할 수 있다. 표시 영역(AA)은 전기적 신호에 따라 활성화되는 영역일 수 있다.
비표시 영역(NAA)은 표시 영역(AA)에 인접한 것일 수 있다. 비표시 영역(NAA)은 표시 영역(AA)을 에워쌀 수 있다. 비표시 영역(NAA)에는 표시 영역(AA)을 구동하기 위한 구동 회로나 구동 배선, 표시 영역(AA)에 전기적 신호를 제공하는 각종 신호 라인들이나 패드들, 또는 전자 소자 등이 배치될 수 있다.
표시패널(DP)은 제1 영역(SA-EP) 및 제2 영역(NSA-EP)을 포함하는 것일 수 있다. 제1 영역(SA-EP)은 전자모듈(EM)과 중첩하는 영역이고, 제2 영역(NSA-EP)은 제1 영역(SA-EP)의 적어도 일부를 감싸고 배치되는 영역일 수 있다. 제1 영역(SA-EP)은 전자장치(ED)의 센싱 영역(SA-ED)에 대응하는 것일 수 있다. 제2 영역(NSA-EP)은 액티브 영역(AA-ED)에서 센싱 영역(SA-ED)을 제외한 나머지 영역에 대응하는 부분일 수 있다.
평면 상에서 제1 영역(SA-EP)의 면적은 제2 영역(NSA-EP)의 면적보다 작은 것일 수 있다. 제1 영역(SA-EP)과 제2 영역(NSA-EP)의 투과도는 서로 상이할 수 있다. 제1 영역(SA-EP)의 투과도는 제2 영역(NSA-EP)의 투과도 보다 큰 것일 수 있다.
한편, 일 실시예에 따른 표시패널(DP)에서 제1 영역(SA-EP)에 배치된 화소(PX, 도 7)를 구동하기 위한 구동 회로나 구동 배선 등의 일부는 비표시 영역(NAA)이나, 제1 영역(SA-EP)에 인접한 제2 영역(NSA-EP) 일부에 배치될 수 있다. 따라서, 제1 영역(SA-EP)에서의 배선 밀도는 제2 영역(NSA-EP)에서의 배선 밀도보다 낮을 수 있다. 하지만, 실시예가 이에 한정되는 것은 아니며 제1 영역(SA-EP)에서의 배선 밀도와 제2 영역(NSA-EP)에서의 배선 밀도가 실질적으로 동일할 수도 있다.
표시패널(DP)은 유기 발광 소자, 퀀텀닷 발광 소자, 마이크로 엘이디 발광 소자, 또는 나노 엘이디 발광 소자 등을 포함하는 발광 소자층(DP-ED, 도 5)을 포함하는 것일 수 있다. 발광 소자층(DP-ED, 도 5)은 영상을 실질적으로 생성하는 구성일 수 있다.
일 실시예의 전자장치(ED)에서 표시패널(DP) 상측에 반사방지층(ARP)이 배치될 수 있다. 반사방지층(ARP)은 표시패널(DP)과 투과층(TML) 사이에 배치될 수 있다. 반사방지층(ARP)은 전자장치(ED)의 외부에서 입사되는 광에 의한 반사를 감소시키는 반사 방지 기능을 할 수 있다. 일 실시예에서, 반사방지층(ARP)은 편광판일 수 있다. 다만, 이에 제한되지 않고 반사방지층(ARP)은 복수의 컬러필터 및 차광부를 포함하는 컬러필터층일 수도 있다.
일 실시예의 전자장치(ED)에서 반사방지층(ARP) 상측에 투과층(TML)이 배치될 수 있다. 투과층(TML)은 반사방지층(ARP)과 윈도우(WM) 사이에 배치될 수 있다. 투과층(TML)은 전자장치(ED)의 액티브 영역(AA-ED)에서, 센싱 영역(SA-ED)과 센싱 영역(SA-ED)을 제외한 나머지 영역의 반사율 차이를 보상하기 위한 층일 수 있다. 투과층(TML)은 센싱 영역(SA-ED)에 대응하는 제1 부분(TM1)과, 센싱 영역(SA-ED)을 제외한 나머지 영역에 대응하는 제2 부분(TM2)을 포함할 수 있다. 투과층(TML)은 광학적으로 투명한 고분자 필름일 수 있다. 일 실시예에서, 투과층(TML)은 폴리에틸렌테레프탈레이트(PET) 필름, 또는 폴리이미드(PI) 필름일 수 있다.
일 실시에의 전자장치(ED)에서, 투과층(TML)의 제1 부분(TM1) 및 제2 부분(TM2)은 서로 상이한 투과율을 가질 수 있다. 투과층(TML)의 제1 부분(TM1)은 제2 부분(TM2)에 비해 낮은 투과율을 가지는 것일 수 있다.
일 실시예에서, 제1 부분(TM1)과 제2 부분(TM2)은 일체의 형상을 가지는 것일 수 있다. 즉, 제1 부분(TM1)과 제2 부분(TM2)은 서로 구분되지 않는 하나의 층을 이루고, 투과율만 서로 다른 부분일 수 있다.
일 실시예에서, 제1 부분(TM1)의 투과율을 제1 투과율, 제2 부분(TM2)의 투과율을 제2 투과율, 제1 부분(TM1)의 반사율을 제1 반사율, 제2 부분(TM2)의 반사율을 제2 반사율로 정의할 때, 제1 투과율 및 제2 투과율은 하기 식 1을 만족할 수 있다.
[식 1]
상기 식 1에서, T1은 제1 투과율, T2는 제2 투과율, R1은 제1 반사율, R2는 제2 반사율을 나타낸다.
일 실시예에서, 제2 투과율 대비 제1 투과율의 값은 0.6 이상 0.9 이하일 수 있다. 예를 들어, 제2 투과율 대비 제1 투과율의 값은 0.7 이상 0.75 이하일 수 있다. 본 발명의 일 실시예에 따른 전자장치(ED)에서는 제2 투과율 대비 제1 투과율의 값을 0.6 이상 0.9 이하 범위로 설계함에 따라, 제1 부분(TM1)이 중첩하는 센싱 영역(SA-ED)과 제2 부분(TM2)이 중첩하는 액티브 영역(AA-ED) 중 나머지 영역의 반사율을 실질적으로 동일하게 조절할 수 있다. 본 발명의 일 실시예에 따른 전자장치(ED)에서는 서로 다른 투과율을 가지는 제1 부분(TM1) 및 제2 부분(TM2)을 가지는 투과층(TML)을 포함함으로써, 표시패널(DP)의 제1 영역(SA-EP) 및 제2 영역(NSA-EP)이 다른 반사율 및 투과율을 가지더라도, 이에 중첩하는 센싱 영역(SA-ED)과 액티브 영역(AA-ED)에서 센싱 영역(SA-ED)을 제외한 나머지 영역의 반사율을 실질적으로 동일하게 조절할 수 있다. 이하, 자세한 설명은 후술한다. 한편, 본 명세서에서 반사율이 "실질적으로 동일" 하다는 것은 반사율이 물리적으로 동일한 경우뿐만 아니라, 동일 설계에도 불구하고 공정상에서 발생할 수 있는 오차 범위 내에서 반사율이 동일한 경우를 포함한다.
도 2 내지 도 4 등을 참조하면, 표시패널(DP) 하측에는 지지 부재(SP)가 배치될 수 있다. 지지 부재(SP)는 쿠션층(CM) 및 금속 지지층(MP)을 포함하는 것일 수 있다. 또한, 지지 부재(SP)는 적어도 하나의 접착층들(AP5)을 더 포함할 수 있다. 접착층(AP5)은 광학 투명 접착층일 수 있다.
지지 부재(SP)에는 관통홀(HH)이 정의될 수 있다. 관통홀(HH)은 쿠션층(CM) 및 금속 지지층(MP)을 통과하도록 정의된 것일 수 있다. 또한, 관통홀(HH)은 지지 부재(SP)에 포함된 접착층(AP5)을 관통하여 동일하게 정의될 수 있다.
관통홀(HH)은 표시패널(DP)의 표시 영역(AA)에 배치되도록 정의된 것일 수 있다. 전자장치(ED)에서, 표시패널(DP)의 제1 영역(SA-EP)은 관통홀(HH)에 대응하는 부분일 수 있다. 관통홀(HH)은 전자장치(ED)의 센싱 영역(SA-ED)에 대응하는 부분일 수 있다.
전자모듈(EM)은 관통홀(HH)과 중첩하는 것일 수 있다. 전자모듈(EM)의 적어도 일부가 관통홀(HH)에 삽입되어 배치될 수 있다. 예를 들어, 전자모듈(EM)은 표시패널(DP) 측에 인접한 렌즈를 포함하는 카메라 모듈일 수 있다. 일 실시예에서, 카메라 모듈의 렌즈는 관통홀(HH)에 삽입되어 배치될 수 있다.
쿠션층(CM)은 전자장치(ED) 외부에서 가해지는 물리적 충격에 대하여 표시패널(DP) 및 전자모듈(EM) 등을 보호하기 위하여 제공되는 것일 수 있다. 또한, 쿠션층(CM)은 관통홀(HH)을 구현하기 위하여 소정의 두께 이상으로 제공되는 것일 수 있다. 쿠션층(CM)의 두께는 50㎛ 이상일 수 있다. 예를 들어, 쿠션층(CM)의 두께는 100㎛ 이상일 수 있다.
쿠션층(CM)은 아크릴계 고분자, 우레탄계 고분자, 실리콘계 고분자, 및 이미드계 고분자 중 적어도 하나를 포함하여 형성된 것일 수 있다. 쿠션층(CM)은 표시패널(DP) 및 전자모듈(EM) 등을 보호하고, 관통홀(HH)이 정의되더라도 쿠션층(CM)이 파손되지 않도록, 소정의 강도를 가지는 물질을 포함할 수 있다.
쿠션층(CM) 상측에 접착층(AP4)이 배치될 수 있다. 접착층(AP4)은 쿠션층(CM)과 표시패널(DP)을 결합시키는 것일 수 있다.
금속 지지층(MP)은 표시패널(DP) 등의 전자장치(ED)에 포함된 부재들을 지지하는 지지기판일 수 있다. 금속 지지층(MP)은 박막의 금속 기판일 수 있다. 금속 지지층(MP)은 방열 또는 전자파 차폐 등의 기능을 가질 수도 있다.
일 실시예의 전자장치(ED)에서 지지 부재(SP)는 패널 지지부(미도시)를 더 포함할 수 있다. 패널 지지부(미도시)는 표시패널(DP) 하측에 배치된 것일 수 있다. 패널 지지부(미도시)는 표시패널(DP)과 쿠션층(CM) 사이에 배치될 수 있다. 패널 지지부(미도시)는 고분자 필름을 포함하는 것일 수 있다. 고분자 필름은 광학적으로 투명한 폴리에틸렌테레프탈레이트(PET) 필름일 수 있다.
또한, 지지 부재(SP)는 패널 지지부(미도시)와 표시패널(DP)을 결합시키는 접착층을 더 포함할 수 있으며, 이 때 접착층은 광학 투명 접착층일 수 있다.
일 실시예에 따른 전자장치(ED)에서 윈도우(WM)는 투과층(TML) 상에 배치되는 것일 수 있다. 윈도우(WM)는 표시패널(DP)의 전면(IS)을 커버하는 것일 수 있다. 윈도우(WM)는 베이스 기판(WM-BS) 및 베젤 패턴(WM-BZ)을 포함할 수 있다.
베이스 기판(WM-BS)은 광학적으로 투명한 절연 물질을 포함하는 기판일 수 있다. 베이스 기판(WM-BS)은 연성을 가질 수 있다. 예를 들어, 베이스 기판(WM-BS)은 고분자 필름, 고분자 재료를 포함하는 기판, 또는 박막의 유리 기판을 포함하는 것일 수 있다. 베이스 기판(WM-BS)은 위상차가 없거나 위상차가 아주 낮은 기재에 해당하는 것일 수 있다. 베이스 기판(WM-BS) 상에는 반사 방지층, 지문 방지층, 위상을 제어하는 광학층등과 같은 기능층들이 더 배치될 수 있다.
베젤 패턴(WM-BZ)은 베이스 기판(WM-BS)의 일면 상에 인쇄된 컬러층이거나 또는 베이스 기판(WM-BS)에 증착된 컬러층일 수 있다. 예를 들어, 베젤 패턴(WM-BZ)은 다층구조를 가질 수 있다. 다층구조는 유색의 컬러층과 검정의 차광층을 포함할 수 있다. 유색의 컬러층과 검정의 차광층은 증착, 인쇄, 코팅 공정을 통해 형성될 수 있다. 베젤 패턴(WM-BZ)은 생략될수 있고, 베이스 기판(WM-BS)이 아닌 다른 기능층들에 형성될 수도 있다.
윈도우(WM)는 외부에 노출되는 상부면(FS)을 포함한다. 전자장치(ED)의 상부면(FS)은 실질적으로 윈도우(WM)의 상부면(FS)에 의해 정의될 수 있다. 윈도우(WM)의 상부면(FS)에서 투과 영역(TA)은 광학적으로 투명한 영역일 수 있다. 투과 영역(TA)은 표시패널(DP)의 표시 영역(AA)과 대응되는 형상을 가질 수 있다. 예를 들어, 투과 영역(TA)은 표시 영역(AA)의 전면 또는 적어도 일부와 중첩한다. 표시패널(DP)의 표시 영역(AA)에 표시되는 영상은 투과 영역(TA)을 통해 외부에서 시인될 수 있다.
윈도우(WM)의 상부면(FS)에서 베젤 영역(BZA)은 베젤 패턴(WM-BZ)이 제공된 부분일 수 있다. 베젤 영역(BZA)에 의해 투과 영역(TA)의 형상이 정의될 수 있다. 베젤 영역(BZA)은 투과 영역(TA)에 인접하며, 투과 영역(TA)을 에워쌀 수 있다. 베젤 영역(BZA)은 표시패널(DP)의 비표시 영역(NAA)을 커버하여 비표시 영역(NAA)이 외부에서 시인되는 것을 차단할 수 있다.
센싱 영역(SA)은 윈도우(WM)의 투과 영역(TA)에 정의될 수 있다. 윈도우의 센싱 영역(SA)은 전자장치(ED)의 센싱 영역(SA-ED)으로 정의될 수 있다.
일 실시예의 전자장치(ED)는 윈도우(WM)와 투과층(TML) 사이에 배치된 제1 접착층(AP1), 및 투과층(TML)과 반사방지층(ARP) 사이에 배치된 제2 접착층(AP2)을 더 포함할 수 있다. 제1 접착층(AP1) 및 제2 접착층(AP2) 각각은 광학 투명 접착층일 수 있다. 일 실시예의 전자장치(ED)는 반사방지층(ARP) 및 표시패널(DP) 사이에 배치된 제3 접착층(AP3)을 더 포함할 수 있다. 제3 접착층(AP3)은 광학 투명 접착층일 수 있다. 일 실시예에서, 제3 접착층(AP3)은 생략될 수도 있다.
도 5는 일 실시예에 따른 표시 패널에 대한 단면도이고, 도 6은 일 실시예에 따른 표시 장치를 나타낸 단면도이다.
일 실시예에서 표시패널(DP)은 베이스층(BL), 베이스층(BL) 상에 배치된 회로층(DP-CL), 발광 소자층(DP-ED) 및 봉지층(ENL)을 포함한다. 베이스층(BL)은 플라스틱 기판, 유리 기판, 메탈 기판, 또는 유/무기 복합재료 기판 등을 포함할 수 있다. 예를 들어, 베이스층(BL)은 적어도 하나의 폴리이미드층을 포함할 수 있다.
회로층(DP-CL)은 적어도 하나의 절연층, 반도체 패턴들, 및 도전 패턴들을 포함한다. 절연층은 적어도 하나의 무기층과 적어도 하나의 유기층을 포함한다. 반도체 패턴들, 및 도전 패턴들은 신호라인들, 화소 구동회로, 및 스캔 구동회로를 구성할 수 있다. 또한, 회로층(DP-CL)은 배면 금속층(BMLa, BMLb 도 10)을 포함하는 것일 수 있다. 회로층(DP-CL)의 구성에 대한 상세한 설명은 후술한다.
발광 소자층(DP-ED)은 표시 소자, 예컨대 발광 소자(LD, 도 12)를 포함한다. 발광 소자층(DP-ED)은 화소 정의막과 같은 유기층을 더 포함할 수 있다.
발광 소자층(DP-ED)은 표시 영역(AA)에 배치되는 것일 수 있다. 비표시 영역(NAA)은 표시 영역(AA)의 외곽에 배치되어 표시 영역(AA)을 감싸는 것으로, 비표시 영역(NAA)에는 발광 소자가 배치되지 않는 것일 수 있다.
봉지층(ENL)은 발광 소자(LD) 상에 배치되어 발광 소자(LD)를 커버한다. 봉지층(ENL)은 소정의 공간을 사이에 두고 발광 소자(LD)로부터 이격되어 발광 소자(LD)를 봉지할 수 있다. 공간 내에는 공기, 비 활성 기체, 또는 점착성 물질로 충전될 수 있다. 봉지층(ENL)은 봉지기판 형태로 제공되는 유리기판일 수 있다. 이에 따라, 봉지층(ENL)이 포함되는 표시장치(DD)는 리지드(rigid)한 표시장치(DD)일 수 있다. 다만 이에 제한되지 않고, 봉지층(ENL)은 복수의 유기 박막 및 무기 박막을 포함하는 박막 봉지층일 수도 있다. 봉지층(ENL)은 무기층/유기층/무기층의 적층구조를 포함하는 박막 봉지층을 포함할 수도 있다.
한편, 일 실시예에 따른 표시장치는 표시패널(DP) 상에 배치된 센서층(TP)을 더 포함하는 것일 수 있다. 센서층(TP)은 외부에서 인가되는 외부 입력을 감지할 수 있다. 외부 입력은 사용자의 입력일 수 있다. 사용자의 입력은 사용자 신체의 일부, 광, 열, 펜, 또는 압력 등 다양한 형태의 외부 입력들을 포함할 수 있다.
센서층(TP)은 연속된 공정을 통해 봉지층(ENL) 상에 형성될 수 있다. 이 경우, 센서층(TP)은 봉지층(ENL) 상에 직접 배치된다고 표현될 수 있다. 직접 배치된다는 것은 센서층(TP)과 봉지층(ENL) 사이에 제3의 구성요소가 배치되지 않는 것을 의미할 수 있다. 즉, 센서층(TP)과 봉지층(ENL) 사이에는 별도의 접착부재가 배치되지 않을 수 있다. 한편, 실시예가 이에 한정되는 것은 아니며, 센서층(TP)과 봉지층(ENL) 사이에 접착부재(미도시)가 더 배치될 수 있다. 한편, 일 실시예에서 센서층(TP)은 외부 입력을 감지하는 감지 전극들을 포함하며, 감지 전극들은 투명한 금속 산화물 등을 포함하여 형성되는 것일 수 있다.
도 7은 본 발명의 일 실시예에 따른 화소의 등가회로도이다.
도 7을 참조하면, 복수의 화소들(PX) 중 하나의 화소(PX)의 등가 회로도를 도시하였다. 도 7에 도시된 화소(PX)는 제1 화소(PX1, 도 8 참조), 제2 화소(PX2, 도 8 참조), 또는 제3 화소(PX3, 도 8 참조)일 수 있다. 화소(PX)는 발광 소자(LD) 및 화소 회로(PC)를 포함할 수 있다. 발광 소자(LD)는 도 5의 발광 소자층(DP-ED)에 포함되는 구성일 수 있고, 화소 회로(PC)는 도 5의 회로층(DP-CL)에 포함되는 구성일 수 있다.
화소 회로(PC)는 복수의 박막트랜지스터들(T1, T2, T3, T4, T5, T6, T7) 및 스토리지 커패시터(Cst)를 포함할 수 있다. 복수의 박막트랜지스터들(T1, T2, T3, T4, T5, T6, T7) 및 스토리지 커패시터(Cst)는 신호선들(SL1, SL2, SL3, SLn, EL, DL), 제1 초기화전압선(VL1), 제2 초기화전압선(VL2)(또는, 애노드 초기화전압선) 및 구동 전압선(PL)에 전기적으로 연결될 수 있다. 일 실시예로, 상술한 배선들 중 적어도 어느 하나, 예컨대, 구동 전압선(PL)은 이웃하는 화소(PX)들에서 공유될 수 있다.
복수의 박막트랜지스터들(T1, T2, T3, T4, T5, T6, T7)은 구동 박막트랜지스터(T1), 스위칭 박막트랜지스터(T2), 보상 박막트랜지스터(T3), 제1 초기화 박막트랜지스터(T4), 동작제어 박막트랜지스터(T5), 발광제어 박막트랜지스터(T6) 및 제2 초기화 박막트랜지스터(T7)를 포함할 수 있다.
발광 소자(LD)는 하부 전극(예를 들어, 애노드 전극 또는 화소 전극) 및 상부 전극(예를 들어, 캐소드 전극 또는 공통 전극)을 포함할 수 있으며, 발광 소자(LD)의 상기 하부 전극은 발광제어 박막트랜지스터(T6)를 매개로 구동 박막트랜지스터(T1)에 연결되어 구동 전류(ILD)를 제공받고, 상기 상부 전극은 저전원 전압(ELVSS)을 제공받을 수 있다. 발광 소자(LD)는 구동 전류(ILD)에 상응하는 휘도의 광을 생성할 수 있다.
복수의 박막트랜지스터들(T1, T2, T3, T4, T5, T6, T7) 중 일부는 NMOS(n-channel MOSFET)로 구비되고, 나머지는 PMOS(p-channel MOSFET)으로 구비될 수 있다. 예를 들어, 복수의 박막트랜지스터들(T1, T2, T3, T4, T5, T6, T7) 중 보상 박막트랜지스터(T3) 및 제1 초기화 박막트랜지스터(T4)는 NMOS(n-channel MOSFET)로 구비되며, 나머지는 PMOS(p-channel MOSFET)으로 구비될 수 있다.
다른 실시예로, 복수의 박막트랜지스터들(T1, T2, T3, T4, T5, T6, T7) 중 보상 박막트랜지스터(T3), 제1 초기화 박막트랜지스터(T4) 및 제2 초기화 박막트랜지스터(T7)는 NMOS로 구비되며, 나머지는 PMOS으로 구비될 수 있다. 또는, 복수의 박막트랜지스터들(T1, T2, T3, T4, T5, T6, T7) 중 하나만 NMOS로 구비되고 나머지는 PMOS로 구비될 수 있다. 또는, 복수의 박막트랜지스터들(T1, T2, T3, T4, T5, T6, T7) 모두 NMOS로 구비되거나, 모두 PMOS로 구비될 수 있다.
신호선은 제1 스캔신호(Sn)를 전달하는 제1 스캔선(SL1), 제2 스캔신호(Sn')를 전달하는 제2 스캔선(SL2), 제1 초기화 박막트랜지스터(T4)에 제3 스캔신호(Si)를 전달하는 제3 스캔선(SL3), 동작제어 박막트랜지스터(T5) 및 발광제어 박막트랜지스터(T6)에 발광제어신호(En)를 전달하는 발광제어선(EL), 제2 초기화 박막트랜지스터(T7)에 이후 스캔신호(Sn+1)를 전달하는 이후 스캔선(SLn, next scan line), 및 제1 스캔선(SL1)과 교차하며 데이터신호(Dm)를 전달하는 데이터선(DL)을 포함할 수 있다. 제1 스캔신호(Sn)는 현재 스캔신호일 수 있고, 이후 스캔신호(Sn+1)는 제1 스캔신호(Sn)의 다음 스캔신호일 수 있다.
구동 전압선(PL)은 구동 박막트랜지스터(T1)에 구동 전압(ELVDD)을 전달하며, 제1 초기화전압선(VL1)은 구동 박막트랜지스터(T1) 및 화소전극을 초기화하는 초기화전압(Vint)을 전달할 수 있다.
구동 박막트랜지스터(T1)의 구동 게이트 전극은 스토리지 커패시터(Cst)와 연결되어 있고, 구동 박막트랜지스터(T1)의 구동 소스 영역은 동작제어 박막트랜지스터(T5)를 경유하여 구동 전압선(PL)에 연결되어 있으며, 구동 박막트랜지스터(T1)의 구동 드레인 영역은 발광제어 박막트랜지스터(T6)를 경유하여 발광 소자(LD)의 상기 제1 전극과 전기적으로 연결될 수 있다. 구동 박막트랜지스터(T1)는 스위칭 박막트랜지스터(T2)의 스위칭 동작에 따라 데이터신호(Dm)를 전달받아 발광 소자(LD)에 구동 전류(ILD)를 공급할 수 있다.
스위칭 박막트랜지스터(T2)의 스위칭 게이트 전극은 제1 스캔신호(Sn)를 전달하는 제1 스캔선(SL1)에 연결되어 있고, 스위칭 박막트랜지스터(T2)의 스위칭 소스 영역은 데이터선(DL)에 연결되어 있으며, 스위칭 박막트랜지스터(T2)의 스위칭 드레인 영역은 구동 박막트랜지스터(T1)의 구동 소스 영역에 연결되어 있으면서 동작제어 박막트랜지스터(T5)를 경유하여 구동 전압선(PL)에 연결될 수 있다. 스위칭 박막트랜지스터(T2)는 제1 스캔선(SL1)을 통해 전달받은 제1 스캔신호(Sn)에 따라 턴-온되어 데이터선(DL)으로 전달된 데이터신호(Dm)를 구동 박막트랜지스터(T1)의 구동 소스 영역으로 전달하는 스위칭 동작을 수행할 수 있다.
보상 박막트랜지스터(T3)의 보상 게이트 전극은 제2 스캔선(SL2)에 연결되어 있다. 보상 박막트랜지스터(T3)의 보상 드레인 영역은 구동 박막트랜지스터(T1)의 구동 드레인 영역에 연결되어 있으면서 발광제어 박막트랜지스터(T6)를 경유하여 발광 소자(LD)의 화소전극과 연결될 수 있다. 보상 박막트랜지스터(T3)의 보상 소스 영역은 스토리지 커패시터(Cst)의 제1 전극(Cst1) 및 구동 박막트랜지스터(T1)의 구동 게이트 전극에 연결될 수 있다. 또한, 보상 소스 영역은 제1 초기화 박막트랜지스터(T4)의 제1 초기화 드레인 영역에 연결될 수 있다.
보상 박막트랜지스터(T3)는 제2 스캔선(SL2)을 통해 전달받은 제2 스캔신호(Sn')에 따라 턴-온되어 구동 박막트랜지스터(T1)의 구동 게이트 전극과 구동 드레인 영역을 전기적으로 연결하여 구동 박막트랜지스터(T1)를 다이오드 연결시킬 수 있다.
제1 초기화 박막트랜지스터(T4)의 제1 초기화 게이트 전극은 제3 스캔선(SL3)에 연결될 수 있다. 제1 초기화 박막트랜지스터(T4)의 제1 초기화 소스 영역은 제2 초기화 박막트랜지스터(T7)의 제2 초기화 소스 영역과 제1 초기화전압선(VL1)에 연결될 수 있다. 제1 초기화 박막트랜지스터(T4)의 제1 초기화 드레인 영역은 스토리지 커패시터(Cst)의 제1 전극(Cst1), 보상 박막트랜지스터(T3)의 보상 소스 영역 및 구동 박막트랜지스터(T1)의 구동 게이트 전극에 연결될 수 있다. 제1 초기화 박막트랜지스터(T4)는 제3 스캔선(SL3)을 통해 전달받은 제3 스캔신호(Si)에 따라 턴-온되어 초기화전압(Vint)을 구동 박막트랜지스터(T1)의 구동 게이트 전극에 전달하여 구동 박막트랜지스터(T1)의 구동 게이트 전극의 전압을 초기화시키는 초기화동작을 수행할 수 있다.
동작제어 박막트랜지스터(T5)의 동작제어 게이트 전극은 발광제어선(EL)에 연결되어 있으며, 동작제어 박막트랜지스터(T5)의 동작제어 소스 영역은 구동 전압선(PL)과 연결되어 있고, 동작제어 박막트랜지스터(T5)의 동작제어 드레인 영역은 구동 박막트랜지스터(T1)의 구동 소스 영역 및 스위칭 박막트랜지스터(T2)의 스위칭 드레인 영역과 연결될 수 있다.
발광제어 박막트랜지스터(T6)의 발광제어 게이트 전극은 발광제어선(EL)에 연결되어 있고, 발광제어 박막트랜지스터(T6)의 발광제어 소스 영역은 구동 박막트랜지스터(T1)의 구동 드레인 영역 및 보상 박막트랜지스터(T3)의 보상 드레인 영역에 연결되어 있으며, 발광제어 박막트랜지스터(T6)의 발광제어 드레인 영역은 제2 초기화 박막트랜지스터(T7)의 제2 초기화 드레인 영역 및 발광 소자(LD)의 화소전극에 전기적으로 연결될 수 있다.
동작제어 박막트랜지스터(T5) 및 발광제어 박막트랜지스터(T6)는 발광제어선(EL)을 통해 전달받은 발광제어신호(En)에 따라 동시에 턴-온되어, 구동 전압(ELVDD)이 발광 소자(LD)에 전달되어 발광 소자(LD)에 구동 전류(ILD)가 흐르도록 한다.
제2 초기화 박막트랜지스터(T7)의 제2 초기화 게이트 전극은 이후 스캔선(SLn)에 연결되어 있고, 제2 초기화 박막트랜지스터(T7)의 제2 초기화 드레인 영역은 발광제어 박막트랜지스터(T6)의 발광제어 드레인 영역 및 발광 소자(LD)의 화소전극에 연결되어 있으며, 제2 초기화 박막트랜지스터(T7)의 제2 초기화 소스 영역은 제2 초기화전압선(VL2)에 연결되어, 애노드 초기화전압(Aint)을 제공받을 수 있다. 제2 초기화 박막트랜지스터(T7)는 이후 스캔선(SLn)을 통해 전달받은 이후 스캔신호(Sn+1)에 따라 턴-온되어 발광 소자(LD)의 화소전극을 초기화시킨다.
다른 실시예로, 제2 초기화 박막트랜지스터(T7)는 발광제어선(EL)에 연결되어 발광제어신호(En)에 따라 구동될 수 있다. 한편, 소스 영역들 및 드레인 영역들은 트랜지스터의 종류(p-type or n-type)에 따라 그 위치가 서로 바뀔 수 있다.
스토리지 커패시터(Cst)는 제1 전극(Cst1)과 제2 전극(Cst2)을 포함할 수 있다. 스토리지 커패시터(Cst)의 제1 전극(Cst1)은 구동 박막트랜지스터(T1)의 구동 게이트 전극과 연결되며, 스토리지 커패시터(Cst)의 제2 전극(Cst2)은 구동 전압선(PL)과 연결된다. 스토리지 커패시터(Cst)는 구동 박막트랜지스터(T1)의 구동 게이트 전극 전압과 구동 전압(ELVDD) 차에 대응하는 전하가 저장될 수 있다.
부스팅 커패시터(Cbs)는 제1 전극(CE1') 및 제2 전극(CE2')을 포함할 수 있다. 부스팅 커패시터(Cbs)의 제1 전극(CE1')은 스토리지 커패시터(Cst)의 제1 전극(Cst1)에 연결되고, 부스팅 커패시터(Cbs)의 제2 전극(CE2')은 제1 스캔신호(Sn)를 제공받을 수 있다. 부스팅 커패시터(Cbs)는 제1 스캔신호(Sn)의 제공이 중단되는 시점에서 구동 박막트랜지스터(T1)의 게이트 단자의 전압을 상승시킴으로써, 상기 게이트 단자의 전압강하를 보상할 수 있다.
일 실시예에 따른 각 화소(PX)의 구체적 동작은 다음과 같다.
초기화 기간 동안, 제3 스캔선(SL3)을 통해 제3 스캔신호(Si)가 공급되면, 제3 스캔신호(Si)에 대응하여 제1 초기화 박막트랜지스터(T4)가 턴-온(Turn on)되며, 제1 초기화전압선(VL1)으로부터 공급되는 초기화전압(Vint)에 의해 구동 박막트랜지스터(T1)가 초기화된다.
데이터 프로그래밍 기간 동안, 제1 스캔선(SL1) 및 제2 스캔선(SL2)을 통해 제1 스캔신호(Sn) 및 제2 스캔신호(Sn')가 공급되면, 제1 스캔신호(Sn) 및 제2 스캔신호(Sn')에 대응하여 스위칭 박막트랜지스터(T2) 및 보상 박막트랜지스터(T3)가 턴-온된다. 이 때, 구동 박막트랜지스터(T1)는 턴-온된 보상 박막트랜지스터(T3)에 의해 다이오드 연결되고, 순방향으로 바이어스 된다.
그러면, 데이터선(DL)으로부터 공급된 데이터신호(Dm)에서 구동 박막트랜지스터(T1)의 문턱 전압(Threshold voltage, Vth)만큼 감소한 보상 전압(Dm+Vth, Vth는 (-)의 값)이 구동 박막트랜지스터(T1)의 구동 게이트 전극에 인가된다.
스토리지 커패시터(Cst)의 양단에는 구동 전압(ELVDD)과 보상 전압(Dm+Vth)이 인가되고, 스토리지 커패시터(Cst)에는 양단 전압 차에 대응하는 전하가 저장된다.
발광 기간 동안, 발광제어선(EL)으로부터 공급되는 발광제어신호(En)에 의해 동작제어 박막트랜지스터(T5) 및 발광제어 박막트랜지스터(T6)가 턴-온된다. 구동 박막트랜지스터(T1)의 구동 게이트 전극의 전압과 구동 전압(ELVDD) 간의 전압차에 따르는 구동 전류(ILD)가 발생하고, 발광제어 박막트랜지스터(T6)를 통해 구동 전류(ILD)가 발광 소자(LD)에 공급된다.
본 실시예에서는 복수의 박막트랜지스터들(T1, T2, T3, T4, T5, T6, T7) 중 적어도 하나는 산화물을 포함하는 반도체층을 포함하며, 나머지는 실리콘을 포함하는 반도체층을 포함하고 있다.
구체적으로, 디스플레이 장치의 밝기에 직접적으로 영향을 미치는 구동 박막트랜지스터(T1)의 경우 높은 신뢰성을 갖는 다결정 실리콘으로 구성된 반도체층을 포함하도록 구성하며, 이를 통해 고해상도의 디스플레이 장치를 구현할 수 있다.
한편, 산화물 반도체는 높은 캐리어 이동도(high carrier mobility) 및 낮은 누설전류를 가지므로, 구동 시간이 길더라도 전압 강하가 크지 않다. 즉, 저주파 구동 시에도 전압 강하에 따른 화상의 색상 변화가 크지 않으므로, 저주파 구동이 가능하다.
이와 같이 산화물 반도체의 경우 누설전류가 적은 이점을 갖기에, 구동 박막트랜지스터(T1)의 구동 게이트 전극과 연결되는 보상 박막트랜지스터(T3), 제1 초기화 박막트랜지스터(T4) 및 제2 초기화 박막트랜지스터(T7) 중 적어도 하나를 산화물 반도체로 채용하여 구동 게이트 전극으로 흘러갈 수 있는 누설전류를 방지하는 동시에 소비전력을 줄일 수 있다.
도 8은 본 발명의 일 실시예에 따른 표시패널의 평면도이다. 도 9는 본 발명의 일 실시예에 따른 표시패널 중 일부 영역을 확대한 평면도이다. 도 9는 도 8의 AA' 영역을 확대하여 도시한 평면도이다.
도 8 및 도 9를 참조하면, 표시패널(DP)은 표시 영역(DP-A) 및 비표시 영역(DP-NA)을 포함할 수 있다. 비표시 영역(DP-NA)은 표시 영역(DP-A)과 인접하며 표시 영역(DP-A)의 적어도 일부를 에워쌀 수 있다.
표시 영역(DP-A)은 제1 영역(DP-A1), 제2 영역(DP-A2), 및 제3 영역(DP-A3)을 포함할 수 있다. 제1 영역(DP-A1)은 컴포넌트 영역, 제2 영역(DP-A2)은 중간 영역 또는 과도 영역(transition area), 제3 영역(DP-A3)은 주 표시 영역 또는 일반 표시 영역으로 지칭될 수 있다. 제1 영역(DP-A1)과 제2 영역(DP-A2)은 보조 표시 영역으로 지칭될 수도 있다.
표시패널(DP)은 복수의 화소들(PX)을 포함할 수 있다. 복수의 화소들(PX)을 제1 영역(DP-A1)에서 광을 방출하는 제1 화소(PX1), 제2 영역(DP-A2)에서 광을 방출하는 제2 화소(PX2), 및 제3 영역(DP-A3)에서 광을 방출하는 제3 화소(PX3)를 포함할 수 있다.
제1 화소(PX1), 제2 화소(PX2), 및 제3 화소(PX3) 각각은 복수로 제공될 수 있다. 이 경우, 제1 내지 제3 화소들(PX1, PX2, PX3) 각각은 적색 화소, 녹색 화소, 및 청색 화소를 포함할 수 있으며, 실시예에 따라, 백색 화소를 더 포함할 수도 있다.
제1 화소(PX1)는 제1 발광소자(LD1) 및 제1 발광소자(LD1)를 구동하는 제1 화소 회로(PC1)를 포함하고, 제2 화소(PX2)는 제2 발광소자(LD2) 및 제2 발광소자(LD2)를 구동하는 제2 화소 회로(PC2)를 포함하고, 제3 화소(PX3)는 제3 발광소자(LD3) 및 제3 발광소자(LD3)를 구동하는 제3 화소 회로(PC3)를 포함할 수 있다. 도 7에서 도시된 제1 화소(PX1), 제2 화소(PX2), 및 제3 화소(PX3)의 위치는 제1, 제2, 및 제3 발광소자(LD1, LD2, LD3)의 위치에 대응하여 도시된 것이다.
제1 영역(DP-A1)은 도 4에서 전술한 전자장치(ED)의 센싱영역(SA-ED)과 중첩 또는 대응될 수 있다. 즉, 제1 영역(DP-A1)은 도 4에 도시된 전자모듈(EM)과 평면상에서 중첩하는 영역에 제공될 수 있다. 예를 들어, 외부 입력(예를 들어, 광)은 제1 영역(DP-A1)을 통해 전자모듈(EM)로 제공될 수 있고, 전자모듈(EM)로부터의 출력은 제1 영역(DP-A1)을 통해 외부로 방출될 수 있다. 본 실시예에서, 제1 영역(DP-A1)은 원 형상으로 도시되었으나, 다각형, 타원, 적어도 하나의 곡선 변을 가진 도형, 또는 비정형의 형상 등 다양한 형상을 가질 수 있으며, 어느 하나의 실시예로 한정되지 않는다.
투과 영역의 면적을 확보하기 위해, 제1 영역(DP-A1)에는 제3 영역(DP-A3)보다 더 적은 수의 화소가 제공될 수 있다. 제1 영역(DP-A1)에서 제1 발광소자(LD1)가 배치되지 않은 영역은 투과 영역(TA, 도 12 참조)으로 정의될 수 있다. 예를 들어, 제1 영역(DP-A1)에서 제1 발광소자(LD1)의 제1 전극 및 제1 전극을 에워싸는 화소 정의 패턴이 배치되지 않은 영역은 투과 영역(TA, 도 12 참조)으로 정의될 수 있다.
단위 면적 또는 동일한 면적 내에서 제1 영역(DP-A1)에 배치된 제1 화소(PX1)의 개수는 제3 영역(DP-A3)에 배치된 제3 화소(PX3)의 개수보다 적을 수 있다. 예를 들어, 제1 영역(DP-A1)의 해상도는 제3 영역(DP-A3)의 해상도의 약 1/2, 3/8, 1/3, 1/4, 2/9, 1/8, 1/9, 1/16 등일 수 있다. 예를 들어, 제3 영역(DP-A3)의 해상도는 약 400ppi 이상이고, 제1 영역(DP-A1)의 해상도는 약 200ppi 또는 100ppi일 수 있다. 다만, 이는 일 예일뿐 이에 특별히 제한되는 것은 아니다.
제1 화소(PX1)의 제1 화소 회로(PC1)는 제1 영역(DP-A1)에 배치되지 않을 수 있다. 예를 들어, 제1 화소 회로(PC1)는 제2 영역(DP-A2) 또는 비표시 영역(DP-NA)에 배치될 수 있다. 이 경우, 제1 영역(DP-A1)의 광 투과율은 제1 화소 회로(PC1)가 제1 영역(DP-A1)에 배치된 경우보다 증가될 수 있다.
제1 발광소자(LD1)와 제1 화소 회로(PC1)는 배선층(TWL)을 통해 서로 전기적으로 연결될 수 있다. 배선층(TWL)은 제1 영역(DP-A1)의 투과 영역과 중첩할 수 있다. 배선층(TWL)은 금속 물질, 또는 전도성 고분자 물질을 포함할 수 있다. 배선층(TWL)은 광 투과성 물질을 포함할 수 있다.
제2 영역(DP-A2)은 제1 영역(DP-A1)과 인접한다. 제2 영역(DP-A2)은 제1 영역(DP-A1)의 적어도 일부를 에워쌀 수 있다. 제2 영역(DP-A2)은 제1 영역(DP-A1)보다 낮은 투과율을 갖는 영역일 수 있다. 본 실시예에서, 제2 영역(DP-A2)은 비표시 영역(DP-NA)으로부터 이격될 수 있다. 다만, 이에 제한되지 않고, 제2 영역(DP-A2)은 비표시 영역(DP-NA)과 접할 수도 있다.
제2 영역(DP-A2)에는 제1 화소(PX1)의 제1 화소 회로(PC1), 제2 발광소자(LD2), 및 제2 화소 회로(PC2)가 배치될 수 있다. 따라서, 제2 영역(DP-A2)의 광 투과율은 제1 영역(DP-A1)의 광 투과율보다 낮을 수 있다. 또한, 제2 영역(DP-A2)에 제1 화소(PX1)의 제1 화소 회로(PC1)가 배치됨에 따라, 단위 면적 또는 동일한 면적 내에서 제2 영역(DP-A2)에 배치된 제2 화소(PX2)의 개수는 제3 영역(DP-A3)에 배치된 제3 화소(PX3)의 개수보다 적을 수 있다. 제2 영역(DP-A2)에 표시되는 이미지의 해상도는 제3 영역(DP-A3)에 표시되는 이미지의 해상도보다 낮을 수 있다.
제3 영역(DP-A3)은 제2 영역(DP-A2)과 인접한다. 제3 영역(DP-A3)은 제1 영역(DP-A1)과 인접할 수 있다. 제3 영역(DP-A3)은 제1 영역(DP-A1)보다 낮은 투과율을 갖는 영역으로 정의될 수 있다. 제2 영역(DP-A2)에는 제3 발광소자(LD3) 및 제3 화소 회로(PC3)가 배치될 수 있다.
제3 영역(DP-A3)에 배치된 제3 발광소자(LD3)와의 간격 확보를 위해 제3 영역(DP-A3)과 가장 인접하게 배치된 제1 영역(DP-A1)에 배치된 제1 발광소자(LD1n)는 특정 방향의 폭이 더 큰 원 형상을 가질 수 있다. 예를 들어, 제1 영역(DP-A1)이 제3 영역(DP-A3)과 제2 방향(DR2)으로 인접한 경우, 제1 발광소자(LD1n)의 제1 방향(DR1)의 폭은 제2 방향(DR2)의 폭보다 클 수 있다.
제1 발광소자(LD1), 제2 발광소자(LD2), 및 제3 발광소자(LD3) 각각은 모두 복수로 제공될 수 있다. 제1 발광소자들(LD1) 중 서로 가장 인접한 2 개의 제1 발광소자들 사이의 간격은 제3 발광소자들(LD3) 중 서로 가장 인접한 2 개의 제3 발광소자들 사이의 간격보다 클 수 있다. 또한, 제2 발광소자들(LD2) 중 서로 가장 인접한 2 개의 제2 발광소자들 사이의 간격은 제3 발광소자들(LD3) 중 서로 가장 인접한 2 개의 발광 소자들 사이의 간격보다 클 수 있다.
도 9에 도시된 제1, 제2, 및 제3 발광소자(LD1, LD2, LD3)는 제1 발광소자(LD1)의 제1 하부 전극(AE1, 도 11 참조), 제2 발광소자(LD2)의 제2 하부 전극(AE2, 도 11 참조), 및 제3 발광소자(LD3)의 제3 하부 전극(AE3, 도 10 참조)의 평면 상의 형상에 대응될 수 있다. 도 9에 도시된 바와 같이, 제1 하부 전극(AE1, 도 11 참조)의 평면상 면적은 제3 하부 전극(AE3, 도 10 참조)의 평면상 면적보다 클 수 있다.
도 10 및 도 11은 본 발명의 일 실시예에 따른 표시 장치의 단면도들이다. 도 10은 제3 영역(DP-A3)을 포함하는 부분의 단면도이고, 도 11은 제1 영역(DP-A1) 및 제2 영역(DP-A2)을 포함하는 부분의 단면도이다.
도 10 및 도 11을 참조하면, 표시패널(DP)은 복수 개의 절연층들 및 반도체 패턴, 도전 패턴, 및 신호 라인 등을 포함할 수 있다. 코팅, 증착 등의 방식으로 의해 절연층, 반도체층 및 도전층이 형성된다. 이후, 포토리소그래피의 방식으로 절연층, 반도체층, 및 도전층이 선택적으로 패터닝될 수 있다. 이러한 방식으로 회로층(DP-CL) 및 발광소자층(DP-ED)에 포함된 반도체 패턴, 도전 패턴, 신호 라인 등이 형성된다. 이 후, 발광소자층(DP-ED)을 커버하는 봉지층(ENL)이 형성될 수 있다.
도 10에는 제3 발광소자(LD3) 및 제3 화소 회로(PC3)의 실리콘 트랜지스터(S-TFT) 및 산화물 트랜지스터(O-TFT)가 도시되었다. 도 11에는 제1 발광소자(LD1) 및 제1 화소 회로(PC1), 제2 발광소자(LD2) 및 제2 화소 회로(PC2)가 도시되었다.
버퍼층(120br)은 베이스층(BL) 위에 배치될 수 있다. 버퍼층(120br)은 베이스층(BL)으로부터 금속 원자들이나 불순물들이 제1 반도체 패턴으로 확산되는 현상을 방지할 수 있다. 또한, 버퍼층(120br)은 제1 반도체 패턴을 형성하기 위한 결정화 공정 동안 열의 제공 속도를 조절하여, 제1 반도체 패턴이 균일하게 형성되도록 할 수 있다.
실리콘 트랜지스터(S-TFT) 하부에는 제1 배면 금속층(BMLa)이 배치되고, 산화물 트랜지스터(O-TFT) 하부에는 제2 배면 금속층(BMLb)이 배치될 수 있다. 제1 및 제2 배면 금속층들(BMLa, BMLb)은 제1 내지 제3 화소 회로들(PC1, PC2, PC3)과 중첩하여 배치될 수 있다. 제1 및 제2 배면 금속층들(BMLa, BMLb)은 외부 광이 제1 내지 제3 화소 회로들(PC1, PC2, PC3)에 도달하는 것을 차단할 수 있다. 또한, 제1 및 제2 배면 금속층들(BMLa, BMLb)은 후속 공정에서 식각을 위한 레이저 등이 제1 내지 제3 화소 회로들(PC1, PC2, PC3)에 도달하는 것을 차단할 수 있다. 제1 및 제2 배면 금속층들(BMLa, BMLb)은 제1 영역(DP-A1)과 비중첩할 수 있다.
제1 배면 금속층(BMLa)은 베이스층(BL)과 버퍼층(120br) 사이에 배치될 수 있다. 본 발명의 일 실시예에서, 제1 배면 금속층(BMLa)과 버퍼층(120br) 사이에는 무기 배리어층이 더 배치될 수도 있다. 제1 배면 금속층(BMLa)은 전극 또는 배선과 연결될 수 있고, 이들로부터 정전압 또는 신호를 수신할 수 있다. 본 발명의 일 실시예에 따르면, 제1 배면 금속층(BMLa)은 다른 전극 또는 배선과 고립된(isolated) 형태의 플로팅 전극일 수도 있다.
제2 배면 금속층(BMLb)은 산화물 트랜지스터(O-TFT)의 하부에 대응하여 배치될 수 있다. 제2 배면 금속층(BMLb)은 제2 절연층(20)과 제3 절연층(30) 사이에 배치될 수 있다. 제2 배면 금속층(BMLb)은 스토리지 커패시터(Cst)의 제2 전극(CE2)과 동일 층에 배치될 수 있다. 제2 배면 금속층(BMLb)은 컨택 전극(BML2-C)과 연결되어 정전압 또는 신호를 인가 받을 수 있다. 컨택 전극(BML2-C)은 산화물 트랜지스터(O-TFT)의 게이트(GT2)와 동일 층에 배치될 수 있다.
제1 배면 금속층(BMLa) 및 제2 배면 금속층(BMLb) 각각은 반사형 금속을 포함할 수 있다. 예를 들어, 제1 배면 금속층(BMLa) 및 제2 배면 금속층(BMLb) 각각은 은(Ag), 은(Ag)을 함유하는 합금, 몰리브덴(Mo), 몰리브덴을 함유하는 합금, 알루미늄(Al), 알루미늄을 함유하는 합금, 알루미늄 질화물(AlN), 텅스텐(W), 텅스텐 질화물(WN), 구리(Cu), 및 p+ 도핑된 비정질 실리콘등을 포함할 수 있다. 제1 배면 금속층(BMLa) 및 제2 배면 금속층(BMLb)은 동일한 물질을 포함할 수도 있고, 다른 물질을 포함할 수도 있다.
별도로 도시하지 않았으나, 본 발명의 일 실시예에 따르면, 제2 배면 금속층(BMLb)은 생략될 수 있다. 제1 배면 금속층(BMLa)이 산화물 트랜지스터(O-TFT) 하부까지 연장되어 제1 배면 금속층(BMLa)이 산화물 트랜지스터(O-TFT) 하부로 입사되는 광을 차단할 수 있다.
제1 반도체 패턴(SP1)은 버퍼층(120br) 위에 배치될 수 있다. 제1 반도체 패턴은 실리콘 반도체를 포함할 수 있다. 예를 들어, 실리콘 반도체는 비정질 실리콘, 다결정 실리콘 등을 포함할 수 있다. 예를 들어, 제1 반도체 패턴은 저온 폴리 실리콘을 포함할 수 있다.
도 10 및 도 11에서는 버퍼층(120br) 위에 배치된 제1 반도체 패턴(SP1)의 일부분을 도시한 것일 뿐이고, 다른 영역에 제1 반도체 패턴(SP1)이 더 배치될 수 있다. 제1 반도체 패턴(SP1)은 화소들에 걸쳐 특정한 규칙으로 배열될 수 있다. 제1 반도체 패턴(SP1)은 도핑 여부에 따라 전기적 성질이 다를 수 있다. 제1 반도체 패턴(SP1)은 전도율이 높은 제1 영역과 전도율이 낮은 제2 영역을 포함할 수 있다. 제1 영역은 N형 도판트 또는 P형 도판트로 도핑될 수 있다. P타입의 트랜지스터는 P형 도판트로 도핑된 도핑영역을 포함하고, N타입의 트랜지스터는 N형 도판트로 도핑된 도핑영역을 포함할 수 있다. 제2 영역은 비-도핑 영역이거나, 제1 영역 대비 낮은 농도로 도핑된 영역일 수 있다.
제1 영역의 전도성은 제2 영역의 전도성보다 크고, 제1 영역은 실질적으로 전극 또는 신호 라인의 역할을 할 수 있다. 제2 영역은 실질적으로 트랜지스터의 액티브 영역(또는 채널)에 해당할 수 있다. 다시 말해, 반도체 패턴의 일부분은 트랜지스터의 액티브 영역일수 있고, 다른 일부분은 트랜지스터의 소스 또는 드레인일 수 있고, 또 다른 일부분은 연결 전극 또는 연결 신호라인일 수 있다.
실리콘 트랜지스터(S-TFT)의 소스 영역(SE1, 또는 소스), 액티브 영역(AC1, 또는 채널), 및 드레인 영역(DE1, 또는 드레인)은 제1 반도체 패턴(SP1)으로부터 형성될 수 있다. 소스 영역(SE1) 및 드레인 영역(DE1)은 단면 상에서 액티브 영역(AC1)로부터 서로 반대 방향으로 연장될 수 있다.
제1 절연층(10)은 버퍼층(120br) 위에 배치될 수 있다. 제1 절연층(10)은 복수 개의 화소들에 공통으로 중첩하며, 제1 반도체 패턴을 커버할 수 있다. 제1 절연층(10)은 무기층 및/또는 유기층일 수 있으며, 단층 또는 다층 구조를 가질 수 있다. 제1 절연층(10)은 알루미늄옥사이드, 티타늄옥사이드, 실리콘옥사이드, 실리콘나이트라이드, 실리콘옥시나이트라이드, 지르코늄옥사이드, 및 하프늄옥사이드 중 적어도 하나를 포함할 수 있다. 본 실시예에서 제1 절연층(10)은 단층의 실리콘옥사이드층일 수 있다. 제1 절연층(10)뿐만 아니라 후술하는 회로층(DP-CL)의 절연층은 무기층 및/또는 유기층일 있으며, 단층 또는 다층 구조를 가질 수 있다. 무기층은 상술한 물질 중 적어도 하나를 포함할 수 있으나, 이에 제한되는 것은 아니다.
실리콘 트랜지스터(S-TFT)의 게이트(GT1)는 제1 절연층(10) 위에 배치된다. 게이트(GT1)는 금속 패턴의 일부분일 수 있다. 게이트(GT1)는 액티브 영역(AC1)에 중첩한다. 제1 반도체 패턴(SP1)을 도핑하는 공정에서 게이트(GT1)는 마스크로 기능할 수 있다. 게이트(GT1)는 티타늄(Ti), 은(Ag), 은을 함유하는 합금, 몰리브덴(Mo), 몰리브덴을 함유하는 합금, 알루미늄(Al), 알루미늄을 함유하는 합금, 알루미늄 질화물(AlN), 텅스텐(W), 텅스텐 질화물(WN), 구리(Cu), 인듐 주석 산화물(ITO), 인듐 아연 산화물(IZO) 등을 포함할 수 있다.
제2 절연층(20)은 제1 절연층(10) 위에 배치되며, 게이트(GT1)를 커버할 수 있다. 제2 절연층(20)은 무기층 및/또는 유기층일 수 있으며, 단층 또는 다층 구조를 가질 수 있다. 제2 절연층(20)은 실리콘옥사이드, 실리콘나이트라이드, 및 실리콘옥시나이트라이드 중 적어도 하나를 포함할 수 있다. 본 실시예에서, 제2 절연층(20)은 실리콘옥사이드층 및 실리콘나이트라이드층을 포함하는 다층 구조를 가질 수 있다.
제3 절연층(30)은 제2 절연층(20) 위에 배치될 수 있다. 제3 절연층(30)은 단층 또는 다층 구조를 가질 수 있다. 예를 들어, 제3 절연층(30)은 실리콘옥사이드층 및 실리콘나이트라이드층을 포함하는 다층 구조를 가질 수 있다. 제2 절연층(20)과 제3 절연층(30) 사이에는 스토리지 커패시터(Cst)의 제2 전극(CE2)이 배치될 수 있다. 또한, 스토리지 커패시터(Cst)의 제1 전극(CE1)은 제1 절연층(10)과 제2 절연층(20) 사이에 배치될 수 있다.
제2 반도체 패턴(SP2)은 제3 절연층(30) 위에 배치될 수 있다. 제2 반도체 패턴(SP2)은 산화물 반도체를 포함할 수 있다. 제2 반도체 패턴(SP2)은 산화물 반도체를 포함할 수 있다. 제2 반도체 패턴(SP2)은 인듐 주석 산화물(ITO), 인듐 아연 산화물(IZO), 인듐갈륨아연산화물(IGZO), 아연 산화물(ZnO) 또는 인듐 산화물(In2O3)등의 투명 도전성 산화물(transparent conductive oxide, TCO)을 포함할 수 있다.
산화물 반도체는 투명 도전성 산화물이 환원되었는지의 여부에 따라 구분되는 복수 개의 영역들을 포함할 수 있다. 투명 도전성 산화물이 환원된 영역(이하, 환원 영역)은 그렇지 않은 영역(이하, 비-환원 영역) 대비 큰 전도성을 갖는다. 환원 영역은 실질적으로 트랜지스터의 소스/드레인 또는 신호라인의 역할을 갖는다. 비-환원 영역이 실질적으로 트랜지스터의 반도체 영역(또는 액티브 영역 또는 채널)에 해당한다. 다시 말해, 제2 반도체 패턴(SP2)의 일부 영역은 트랜지스터의 반도체 영역일 수 있고, 다른 일부 영역은 트랜지스터의 소스 영역/드레인 영역일 수 있으며, 또 다른 일부분은 신호 전달영역일 수 있다.
산화물 트랜지스터(O-TFT)의 소스 영역(SE2), 액티브 영역(AC2), 및 드레인 영역(DE2)은 제2 반도체 패턴(SP2)으로부터 형성될 수 있다. 소스 영역(SE2) 및 드레인 영역(DE2)은 단면 상에서 액티브 영역(AC2)로부터 서로 반대 방향으로 연장될 수 있다.
제4 절연층(40)은 제3 절연층(30) 위에 배치될 수 있다. 제4 절연층(40)은 복수 개의 화소들에 공통으로 중첩하며, 제2 반도체 패턴(SP2)을 커버할 수 있다. 제4 절연층(40)은 알루미늄옥사이드, 티타늄옥사이드, 실리콘옥사이드, 실리콘나이트라이드, 실리콘옥시나이트라이드, 지르코늄옥사이드, 및 하프늄옥사이드 중 적어도 하나를 포함할 수 있다. 또는, 도시된 바와 달리 제4 절연층(40)은 산화물 트랜지스터(O-TFT)의 게이트(GT2)에 중첩하고, 산화물 트랜지스터(O-TFT)의 소스 영역(SE2) 및 드레인 영역(DE2)이 노출시키는 절연 패턴일 수도 있다.
산화물 트랜지스터(O-TFT)의 게이트(GT2)는 제4 절연층(40) 위에 배치된다. 게이트(GT2)는 금속 패턴의 일부분일 수 있다. 게이트(GT2)는 액티브 영역(AC2)에 중첩한다. 제2 반도체 패턴(SP2)을 도핑하는 공정에서 게이트(GT2)는 마스크로 기능할 수 있다.
제5 절연층(50)은 제4 절연층(40) 위에 배치되며, 게이트(GT2)를 커버할 수 있다. 제5 절연층(50)은 무기층 및/또는 유기층일 수 있으며, 단층 또는 다층 구조를 가질 수 있다.
제1 연결 전극(CNE1)은 제5 절연층(50) 위에 배치될 수 있다. 제1 연결 전극(CNE1)은 제1 내지 제5 절연층들(10, 20, 30, 40, 50)을 관통하는 컨택홀을 통해 실리콘 트랜지스터(S-TFT)의 드레인 영역(DE1)에 접속될 수 있다.
제6 절연층(60)은 제5 절연층(50) 위에 배치될 수 있다. 제2 연결 전극(CNE2)은 제6 절연층(60) 위에 배치될 수 있다. 제2 연결 전극(CNE2)은 제6 절연층(60)을 관통하는 컨택홀을 통해 제1 연결 전극(CNE1)에 접속될 수 있다. 제7 절연층(70)은 제6 절연층(60) 위에 배치되며, 제2 연결 전극(CNE2)을 커버할 수 있다. 제8 절연층(80)은 제7 절연층(70) 위에 배치될 수 있다.
제6 절연층(60), 제7 절연층(70), 및 제8 절연층(80) 각각은 유기층일 수 있다. 예를 들어, 제6 절연층(60), 제7 절연층(70), 및 제8 절연층(80) 각각은 BCB(Benzocyclobutene), 폴리이미드(polyimide), HMDSO(Hexamethyldisiloxane), Polymethylmethacrylate(PMMA)나, Polystyrene(PS)과 같은 일반 범용고분자, 페놀계 그룹을 갖는 고분자 유도체, 아크릴계 고분자, 이미드계 고분자, 아릴에테르계 고분자, 아마이드계 고분자, 불소계고분자, p-자일렌계 고분자, 비닐알콜계 고분자 및 이들의 블렌드 등을 포함할 수 있다.
제1 내지 제3 발광소자들(LD1, LD2, LD3)을 포함하는 발광소자층(DP-ED)은 회로층(DP-CL) 위에 배치될 수 있다. 제1 발광소자(LD1)는 제1 전극(AE1), 제1 발광층(EL1), 및 제2 전극(CE, 또는 공통 전극)을 포함하고, 제2 발광소자(LD2)는 제1 전극(AE2), 제2 발광층(EL2), 및 제2 전극(CE)을 포함하고, 제3 발광소자(LD3)는 제1 전극(AE3), 제3 발광층(EL3), 및 제2 전극(CE)을 포함할 수 있다. 제1 발광소자(LD1) 및 제2 발광소자(LD2)의 제2 전극(CE)은 제3 발광소자(LD3)의 제2 전극(CE)과 일체의 형상을 가질 수 있다. 즉, 제2 전극(CE)은 제1 발광소자(LD1), 제2 발광소자(LD2), 및 제3 발광소자(LD3)에 공통으로 제공될 수 있다.
제1 전극(AE1, AE2, AE3)은 제8 절연층(80) 위에 배치될 수 있다. 제1 전극(AE1, AE2, AE3)은 반투과성 전극 또는 반사 전극일 수 있다. 일 실시예로, 제1 전극(AE1, AE2, AE3)은 Ag, Mg, Al, Pt, Pd, Au, Ni, Nd, Ir, Cr 또는 이들의 화합물 등으로 형성된 반사층과, 반사층 상에 형성된 투명 또는 반투명 전극층을 구비할 수 있다. 투명 또는 반투명 전극층은 인듐 주석 산화물(ITO), 인듐 아연 산화물(IZO), 인듐갈륨아연산화물(IGZO), 아연 산화물(ZnO) 또는 인듐 산화물(In2O3), 및 알루미늄 도핑된 아연 산화물(AZO)을 포함하는 그룹에서 선택된 적어도 하나 이상을 포함할 수 있다. 예컨대, 제1 전극(AE1, AE2, AE3)은 ITO/Ag/ITO 3중층 구조를 포함할 수 있다.
화소 정의막(PDL) 및 화소 정의 패턴(PDP)은 제8 절연층(80) 위에 배치될 수 있다. 화소 정의막(PDL) 및 화소 정의 패턴(PDP)은 동일한 물질을 포함하며, 동일한 공정을 통해 형성될 수 있다. 화소 정의막(PDL) 및 화소 정의 패턴(PDP) 각각은 광을 흡수하는 성질을 가질 수 있으며, 예를 들어, 화소 정의막(PDL) 및 화소 정의 패턴(PDP) 각각은 블랙 성분(black coloring agent)을 포함할 수 있다. 블랙 성분은 블랙 염료, 블랙 안료를 포함할 수 있고, 예를 들어, 카본 블랙, 크롬과 같은 금속 또는 이들의 산화물을 포함할 수 있다.
화소 정의 패턴(PDP)은 제1 영역(DP-A1)에 배치될 수 있다. 화소 정의 패턴(PDP)은 제1 전극(AE1)의 일부분을 커버할 수 있다. 예를 들어, 화소 정의 패턴(PDP)은 제1 전극(AE1)의 가장자리를 커버할 수 있다. 화소 정의 패턴(PDP)은 표시패널(DP)의 두께 방향, 예를 들어, 제3 방향(DR3)에서 보았을 때, 고리 형상을 가질 수 있다. 다만, 이에 제한되지 않고 화소 정의 패턴(PDP)은 예를 들어, 제3 방향(DR3)에서 보았을 때 마름모 형상, 또는 직사각형 형상을 가질 수도 있다.
화소 정의막(PDL)은 제2 영역(DP-A2) 및 제3 영역(DP-A3)에 배치될 수 있다. 화소 정의막(PDL)은 제1 전극(AE2) 및 제1 전극(AE3) 각각의 일부분을 커버할 수 있다. 예를 들어, 화소 정의막(PDL)에는 제1 전극(AE2)의 일부분을 노출시키는 제1 개구(PDL-OP1) 및 제1 전극(AE3)의 일부분을 노출시키는 제2 개구(PDL-OP2)가 정의될 수 있다.
화소 정의 패턴(PDP)은 제1 전극(AE1)의 가장 자리와 제2 전극(CE) 사이의 거리를 증가시킬 수 있고, 화소 정의막(PDL)은 제1 전극들(AE2, AE3) 각각의 가장 자리와 제2 전극(CE) 사이의 거리를 증가시킬 수 있다. 따라서, 화소 정의 패턴(PDP) 및 화소 정의막(PDL)에 의해 제1, 제2, 제3 하부 전극들(AE1, AE2, AE3) 각각의 가장 자리에서 아크(arc) 등이 발생하는 것을 방지하는 역할을 할 수 있다.
제1 영역(DP-A1)에서 제1 전극(AE1) 및 화소 정의 패턴(PDP)이 배치된 부분과 중첩하는 영역은 소자 영역(EA)으로 정의되고, 나머지 영역은 투과 영역(TA)으로 정의될 수 있다.
제1 전극(AE1)은 제2 영역(DP-A2)에 배치된 제1 화소 회로(PC1)와 전기적으로 연결될 수 있다. 예를 들어, 제1 전극(AE1)은 연결 전극(CNE1', CNE1), 및 연결 브릿지(CPN) 및 배선층(TWL)을 통해 실리콘 트랜지스터(S-TFT)와 전기적으로 연결될 수 있다. 이 경우, 배선층(TWL)은 투과 영역(TA)과 중첩할 수 있다. 따라서, 배선층(TWL)은 광 투과성 물질을 포함할 수 있다.
배선층(TWL)은 제1 전극(AE1)과 제1 화소 회로(PC1)를 전기적으로 연결할 수 있다. 배선층(TWL)은 광 투과성 물질을 포함할 수 있다. 배선층(TWL)은 금속 물질 또는 전도성 고분자 물질을 포함할 수 있다. 배선층(TWL)은 광 투과성 물질을 포함하여, 높은 광 투과율을 가지는 것일 수 있다. 일 실시예에서, 배선층(TWL)은 가시광선 파장 범위에서 85% 이상의 광 투과율을 가질 수 있다.
배선층(TWL)은 제5 절연층(50)과 제6 절연층(60) 사이에 배치될 수 있으나, 특별히 이에 제한되는 것은 아니다. 배선층(TWL)은 예를 들어, 제4 절연층(40) 및 제5 절연층(50) 사이에 배치될 수도 있다. 제6 절연층(60)은 배선층(TWL)을 커버할 수 있다. 연결 브릿지(CPN)는 제6 절연층(60)과 제7 절연층(70) 사이에 배치될 수 있다.
배선층(TWL)은 연결 브릿지(CPN)와 연결 전극(CNE1)을 통해 제1 화소 회로(PC1)에 접속될 수 있다. 연결 브릿지(CPN) 및 연결 전극(CNE1) 중 적어도 어느 하나는 생략될 수 도 있다. 일 실시예에서, 연결 브릿지(CPN)는 생략되고, 배선층(TWL)은 연결 전극(CNE1)에 직접 접속될 수 있다. 즉, 배선층(TWL)은 연결 전극(CNE1)에 의해 실리콘 트랜지스터(S-TFT)에 전기적으로 연결될 수 있다. 배선층(TWL)은 연결 전극(CNE1')에 의해 제1 전극(AE1)에 접속될 수 있다. 일 실시예에서, 연결 전극(CNE1')은 생략되고, 배선층(TWL)은 제1 전극(AE1)에 직접 연결될 수도 있다.
배선층(TWL)은 제1 영역(DP-A1)에 중첩하고, 제2 영역(DP-A2) 중 일부에 중첩할 수 있다. 배선층(TWL)은 제3 영역(DP-A3, 도 10 참조)에 비중첩할 수 있다.
제1 발광층(EL1)은 제1 전극(AE1) 위에 배치되고, 제2 발광층(EL2)은 제1 전극(AE2) 위에 배치되고, 제3 발광층(EL3)은 제1 전극(AE3) 위에 배치될 수 있다. 본 실시예에서, 제1 내지 제3 발광층들(EL1, EL2, EL3) 각각은 청색, 적색, 및 녹색 중 적어도 하나의 색의 광을 발광할 수 있다.
제2 전극(CE)은 제1 내지 제3 발광층들(EL1, EL2, EL3) 각각의 상부에 배치될 수 있다. 제2 전극(CE)은 복수 개의 화소들(PX, 도 8 참조)에 공통적으로 배치될 수 있다. 제2 전극(CE)은 복수의 제1 화소들(PX1), 복수의 제2 화소들(PX2) 및 복수의 제3 화소들(PX3) 상에 공통적으로 배치될 수 있다. 제2 전극(CE)은 오픈 마스크를 이용하여 복수의 제1 화소들(PX1), 복수의 제2 화소들(PX2) 및 복수의 제3 화소들(PX3) 각각 상에 공통으로 형성될 수 있다.
제2 전극(CE)은 투광성 전극일 수 있다. 일 실시예에서, 제2 전극(CE)은 투명 또는 반투명 전극일 수 있으며, Li, Ca, LiF/Ca, LiF/Al, Al, Ag, Mg 및 이들의 화합물을 포함하는 일함수가 작은 금속 박막으로 형성될 수 있다. 또한, 금속 박막 위에 ITO, IZO, ZnO 또는 In2O3 등의 TCO(transparent conductive oxide)막이 더 배치될 수 있다.
도시하지는 않았으나, 제2 전극(CE) 상에는 유기물질을 포함하는 캡핑층이 형성될 수 있다. 캡핑층은 제2 전극(CE)을 보호하는 동시에 광추출 효율을 높이기 위해서 마련된 층일 수 있다. 캡핑층은 제2 전극(CE) 보다 굴절률이 높은 유기물질을 포함할 수 있다. 또는, 캡핑층은 굴절률이 서로 다른층들이 적층되어 구비될 수 있다. 예컨대, 캡핑층은 고굴절률층/저굴절률층/고굴절률층이 적층되어 구비될 수 있다. 이 때, 고굴절률층의 굴절률은 1.7이상 일 수 있으며, 저굴절률층의 굴절률은 1.3이하 일 수 있다. 캡핑층은 추가적으로 LiF를 포함할 수 있다. 또는, 캡핑층은 추가적으로 실리콘산화물(SiO2), 실리콘질화물(SiNX)과 같은 무기 절연물을 포함할 수 있다.
도시되지 않았으나, 제1 전극들(AE1, AE2, AE3)과 제1 내지 제3 발광층들(EL1, EL2, EL3) 사이에는 정공 제어층이 배치될 수 있다. 정공 제어층은 정공 수송층을 포함하고, 정공 주입층을 더 포함할 수 있다. 제1 내지 제3 발광층들(EL1, EL2, EL3)과 제2 전극(CE) 사이에는 전자 제어층이 배치될 수 있다. 전자 제어층은 전자 수송층을 포함하고, 전자 주입층을 더 포함할 수 있다. 정공 제어층과 전자 제어층은 오픈 마스크를 이용하여 복수 개의 화소들(PX, 도 8 참조)에 공통으로 형성될 수 있다.
봉지층(ENL)은 발광 소자(LD) 상에 배치되어 발광 소자(LD)를 커버한다. 봉지층(ENL)은 소정의 공간(GP)을 사이에 두고 발광 소자(LD)로부터 이격되어 발광 소자(LD)를 봉지할 수 있다. 공간(GP) 내에는 공기, 비 활성 기체, 또는 점착성 물질로 충전될 수 있다. 봉지층(ENL)은 봉지기판 형태로 제공되는 유리기판일 수 있다.
센서층(TP)은 표시패널(DP) 위에 배치될 수 있다. 센서층(TP)은 센서, 입력 감지층, 또는 입력 감지 패널로 지칭될 수 있다. 센서층(TP)은 베이스층(BS-T), 제1 도전층(ML1), 감지 절연층(PV1), 제2 도전층(ML2) 및 커버 절연층(PV2)을 포함할 수 있다.
베이스층(BS-T)은 표시패널(DP) 위에 직접 배치될 수 있다. 베이스층(BS-T)은 실리콘나이트라이드, 실리콘옥시나이트라이드, 및 실리콘옥사이드 중 적어도 어느 하나를 포함하는 무기층일 수 있다. 또는 베이스층(BS-T)은 에폭시 수지, 아크릴 수지, 또는 이미드 계열 수지를 포함하는 유기층일 수도 있다. 베이스층(BS-T)은 단층 구조를 갖거나, 제3 방향(DR3)을 따라 적층된 다층 구조를 가질 수 있다.
제1 도전층(ML1) 및 제2 도전층(ML2) 각각은 단층구조를 갖거나, 제3 방향(DR3)을 따라 적층된 다층 구조를 가질 수 있다. 제1 도전층(ML1) 및 제2 도전층(ML2)은 메쉬 형상의 감지전극을 정의하는 도전라인들을 포함할 수 있다. 도전라인들은 제1 개구(PDL-OP1), 제2 개구(PDL-OP2), 및 개구(PDP-OP1, PDP-OP2)에 비-중첩하고, 화소 정의 패턴(PDP)과 화소 정의막(PDL)에 중첩하다. 제1 도전층(ML1) 및 제2 도전층(ML2)이 정의하는 감지전극은 적어도 도 8에 도시된 제3 영역(DP-A3)에 중첩한다.
단층구조의 도전층은 금속층 또는 투명 도전층을 포함할 수 있다. 금속층은 몰리브덴, 은, 티타늄, 구리, 알루미늄, 또는 이들의 합금을 포함할 수 있다. 투명 도전층은 인듐주석산화물(indium tin oxide, ITO), 인듐아연산화물(indium zinc oxide, IZO), 산화아연(zinc oxide, ZnO), 또는 인듐아연주석산화물(indium zinc tin oxide, IZTO) 등과 같은 투명한 전도성 산화물을 포함할 수 있다. 그밖에 투명 도전층은 PEDOT과 같은 전도성 고분자, 금속 나노 와이어, 그라핀 등을 포함할 수 있다.
다층구조의 도전층은 금속층들을 포함할 수 있다. 금속층들은 예컨대 티타늄/알루미늄/티타늄의 3층 구조를 가질 수 있다. 다층구조의 도전층은 적어도 하나의 금속층 및 적어도 하나의 투명 도전층을 포함할 수 있다.
감지 절연층(PV1) 및 커버 절연층(PV2) 중 적어도 어느 하나는 무기막을 포함할 수 있다. 무기막은 알루미늄옥사이드, 티타늄옥사이드, 실리콘옥사이드, 실리콘옥시나이트라이드, 지르코늄옥사이드, 및 하프늄옥사이드 중 적어도 하나를 포함할 수 있다.
감지 절연층(PV1) 및 커버 절연층(PV2) 중 적어도 어느 하나는 유기막을 포함할 수 있다. 유기막은 아크릴계 수지, 메타크릴계 수지, 폴리이소프렌, 비닐계 수지, 에폭시계 수지, 우레탄계 수지, 셀룰로오스계 수지, 실록산계 수지, 폴리이미드계 수지, 폴리아미드계 수지 및 페릴렌계 수지 중 적어도 어느 하나를 포함할 수 있다.
일 실시예에서, 감지 절연층(PV1)에는 적어도 하나의 컨택 홀이 정의되고, 컨택 홀을 통하여 제1 도전층(ML1) 및 제2 도전층(ML2)이 서로 전기적으로 연결될 수 있다.
일 실시예의 표시장치(DD)에서 표시패널(DP) 상부에 배치된 반사방지층(ARP)은 편광판일 수 있다. 일 실시예의 표시장치(DD)는 반사방지층(ARP)으로 편광판을 포함하는 것일 수 있다. 반사방지층(ARP)은 선편광층 및 적어도 하나의 위상 지연층을 포함하는 편광판일 수 있다. 반사방지층(ARP)은 센서층(TP) 상에 직접 배치될 수 있다.
도 12는 일 실시예에 따른 표시장치의 일부를 나타낸 단면도이다. 도 12에서는 도 8에 도시된 표시패널(DP)의 제1 영역(DP-A1)에 대응하는 부분의 표시장치의 일부 단면을 도시하였다. 이하, 표시패널(DP)의 "제1 영역(DP-A1)에 대응하는 부분의 표시장치의 일부"를 "표시장치(DD)의 제1 영역"으로 지칭한다. 도 12를 참조하면, 일 실시예의 표시장치(DD)는 표시패널(DP), 표시패널(DP) 상에 배치된 반사방지층(ARP) 및 반사방지층(ARP) 상에 배치된 투과층(TML)을 포함하는 것일 수 있다. 표시장치(DD)의 제1 영역은 투과층의 제1 부분(TM1)에 중첩할 수 있다.
도 12에서는 도시하지 않았으나, 표시패널(DP)과 반사방지층(ARP) 사이에는 제3 접착층(AP3, 도 4)이 배치될 수 있으며, 반사방지층(ARP)과 투과층(TML) 사이에는 제2 접착층(AP2, 도 4)이 배치될 수 있다.
일 실시예에서 표시패널(DP)은 복수 개의 절연층들, 반도체 패턴, 도전 패턴, 금속 패턴, 및 신호라인 등을 포함할 수 있다. 코팅, 증착 등의 방식으로 의해 절연층, 반도체층, 도전층, 및 금속층 등이 형성된다. 이후, 포토리소그래피의 방식으로 절연층, 반도체층, 도전층, 및 금속층이 선택적으로 패터닝될 수 있다. 이러한 방식으로 회로층(DP-CL) 및 발광 소자층(DP-ED)에 포함된 반도체 패턴, 도전 패턴, 차폐 패턴, 금속 패턴, 신호라인 등이 형성된다. 이 후, 발광 소자층(DP-ED)을 커버하는 봉지층(ENL)이 형성될 수 있다.
베이스층(BL) 상에 회로층(DP-CL) 및 발광소자층(DP-ED)이 배치될 수 있다. 발광소자층(DP-ED)에 포함된 발광 소자(LD)는 제1 전극(AE)과 제2 전극(CE), 및 제1 전극(AE)과 제2 전극(CE) 사이에 배치된 발광층(EML)을 포함하는 것일 수 있다. 또한, 발광 소자(LD)는 제1 전극(AE)과 발광층(EML) 사이에 배치된 정공 수송 영역(HTR) 및 발광층(EML)과 제2 전극(CE) 사이에 배치된 전자 수송 영역(ETR)을 포함할 수 있다.
한편, 베이스층(BL) 상에 배치된 회로층(DP-CL) 및 발광소자층(DP-ED)에 대해서는 도 10 및 도 11에서 기 설명한 내용이 동일하게 적용될 수 있다. 도 10 내지 도 12를 함께 참조하면, 회로층(DP-CL)은 배면 금속층(BMLa, BMLb), 반도체 패턴(SP1, SP2), 게이트(GT1, GT2), 또는 연결 전극(CNE1, CNE2)과 같은 적어도 하나의 금속 패턴을 포함하며, 적어도 하나의 금속 패턴은 투과영역(TP)에는 배치되지 않는 것일 수 있다. 투과영역(TP)에 중첩하는 반사방지층(ARP) 및 투과층(TML)을 투과하는 광의 광 투과도는 소자 영역(EA)에 중첩하는 반사방지층(ARP) 및 투과층(TML)을 투과하는 광의 광 투과도 보다 높을 수 있다. 투과영역(TP)에는 전술한 바와 같이 배면 금속층(BMLa, BMLb), 반도체 패턴(SP1, SP2), 게이트(GT1, GT2), 또는 연결 전극(CNE1, CNE2)과 같은 금속 패턴을 미포함하여, 반사방지층(ARP) 및 투과층(TML)의 제1 부분(TM1)이 투과영역(TP)에 중첩하더라도 광 신호가 외부로부터 표시장치(DD)의 아래에 배치되는 전자 모듈(EM, 도 4) 측으로 용이하게 전달될 수 있다.
다시 도 12를 참조하면, 회로층(DP-CL) 상에 제1 전극(AE)이 배치될 수 있다. 제1 전극(AE)은 애노드 전극일 수 있다. 제1 전극(AE) 및 회로층(DP-CL) 상에 화소 정의막이 배치될 수 있다. 화소 정의막에는 제1 전극(AE)의 소정의 부분을 노출시키기 위한 개구부(PX_OP)가 정의될 수 있다. 한편, 표시장치(DD)의 제1 영역에 대응하도록 배치된 화소 정의막 부분은 제1 화소 정의부(PDL1)로 지칭될 수 있다.
제1 화소 정의부(PDL1)는 고분자 수지로 형성될 수 있다. 예를 들어, 제1 화소 정의부(PDL1)는 폴리아크릴레이트(Polyacrylate)계 수지 또는 폴리이미드(Polyimide)계 수지를 포함하여 형성될 수 있다. 또한, 제1 화소 정의부(PDL1)는 고분자 수지 이외에 무기물을 더 포함하여 형성될 수 있다. 한편, 제1 화소 정의부(PDL1)는 광흡수 물질을 포함하여 형성되거나, 블랙 안료 또는 블랙 염료를 포함하여 형성될 수 있다. 블랙 안료 또는 블랙 염료를 포함하여 형성된 제1 화소 정의부(PDL1)는 블랙 화소 정의막을 구현할 수 있다. 제1 화소 정의부(PDL1) 형성 시 블랙 안료 또는 블랙 염료로는 카본 블랙 등이 사용될 수 있으나 실시예가 이에 한정되는 것은 아니다.
정공 수송 영역(HTR)은 제1 전극(AE) 및 화소 정의막(PDL) 상에 배치될 수 있다. 정공 수송 영역(HTR)은 소자영역(EA)에 전면적으로 중첩하여 배치될 수 있다. 즉, 정공 수송 영역(HTR)은 소자영역(EA)에 포함된 제1 발광영역(EA-B)과 비발광 영역(NPA)에 공통으로 배치될 수 있다. 정공 수송 영역(HTR)은 정공 수송층 및 정공 주입층을 포함할 수 있다. 한편, 일 실시예에서 제1 발광영역(EA-B)은 청색 광을 생성할 수 있다.
발광층(EML)은 정공 수송 영역(HTR)은 상에 배치될 수 있다. 발광층(EML)은 개구부(PX_OP)에 대응하는 영역에 배치될 수 있다. 발광층(EML)은 유기 물질 및/또는 무기 물질을 포함할 수 있다. 도 12에서 발광층(EML)은 청색광을 방출하는 부분일 수 있다.
전자 수송 영역(ETR)은 발광층(EML) 및 정공 수송 영역(HTR) 상에 배치될 수 있다. 전자 수송 영역(ETR)은 소자영역(EA)에 전면적으로 중첩하여 배치될 수 있다. 즉, 전자 수송 영역(ETR)은 소자영역(EA)에 포함된 제1 발광영역(EA-B)과 비발광 영역(NPA)에 공통으로 배치될 수 있다. 전자 수송 영역(ETR)은 전자 수송층 및 전자 주입층을 포함할 수 있다.
제2 전극(CE)은 전자 수송 영역(ETR) 상에 배치될 수 있다. 제2 전극(CE)은 캐소드 전극일 수 있다. 제2 전극(CE)은 공통층으로 제공될 수 있다.
한편, 일 실시예에서 정공 수송 영역(HTR), 전자 수송 영역(ETR), 및 제2 전극(CE)은 비발광 영역(NPA)까지 연장된 것으로 도시되었으나 실시예가 이에 한정되는 것은 아니며, 정공 수송 영역(HTR), 전자 수송 영역(ETR), 및 제2 전극(CE)도 발광영역에 대응하도록 패터닝되어 제공될 수도 있다.
발광 소자(ED)가 배치된 층은 발광 소자층(DP-ED)으로 정의될 수 있다. 봉지층(ENL)은 발광 소자(ED) 상에 배치될 수 있다. 봉지층(ENL)은 소정의 공간(GP)을 사이에 두고 발광 소자(ED)로부터 이격되어 발광 소자(ED)를 봉지할 수 있다. 봉지층(ENL)은 봉지기판 형태로 제공되는 유리기판일 수 있다. 다만 이에 제한되지 않고, 봉지층(ENL)은 복수의 유기 박막 및 무기 박막을 포함하는 박막 봉지층일 수도 있다.
제1 전극(AE) 및 제2 전극(CE)은 투과영역(TA)에 중첩하지 않는 것일 수 있다. 봉지층(ENL)은 투과영역(TA)에 중첩하는 것일 수 있다. 또한, 도면에 도시되는 않았으나, 제2 전극(CE)이 투명 전극일 경우, 투과영역(TA)에 제2 전극(CE)의 적어도 일부가 중첩할 수도 있다.
봉지층(ENL) 상에는 센서층(TP)이 배치될 수 있다. 센서층(TP)은 봉지층(ENL) 상에 직접 배치될 수 있다.
센서층(TP)은 베이스층(BS-T), 제1 도전층(ML1), 감지 절연층(PV1), 제2 도전층(ML2), 및 커버 절연층(PV2)을 포함할 수 있다.
베이스층(BS-T)은 실리콘나이트라이드, 실리콘옥시나이트라이드, 및 실리콘옥사이드 중 어느 하나를 포함하는 무기층일 수 있다. 또는 베이스층(BS-T)은 에폭시 수지, 아크릴 수지, 또는 이미드 계열 수지를 포함하는 유기층일 수도 있다. 베이스층(BS-T)은 단층 구조를 갖거나, 제3 방향(DR3)으로 적층된 다층 구조를 가질 수 있다. 베이스층(BS-T)은 봉지층(ENL) 상에 직접 배치될 수 있다. 한편, 일 실시예에서 베이스층(BS-T)은 생략될 수도 있다.
제1 도전층(ML1) 및 제2 도전층(ML2) 각각은 단층구조를 갖거나, 제3 방향(DR3)으로 적층된 다층 구조를 가질 수 있다.
단층구조의 도전층은 금속층 또는 투명 도전층을 포함할 수 있다. 금속층은 몰리브덴, 은, 티타늄, 구리, 알루미늄, 또는 이들의 합금을 포함할 수 있다. 투명 도전층은 인듐주석산화물(indium tin oxide, ITO), 인듐아연산화물(indium zinc oxide, IZO), 산화아연(zinc oxide, ZnO), 인듐주석아연산화물(indium zinc tin oxide, IZTO) 등과 같은 투명한 전도성산화물을 포함할 수 있다. 그밖에 투명 도전층은 PEDOT과 같은 전도성 고분자, 금속 나노 와이어, 그라핀 등을 포함할 수 있다.
다층구조의 도전층은 금속층들을 포함할 수 있다. 금속층들은 예컨대 티타늄/알루미늄/티타늄의 3층 구조를 가질 수 있다. 다층구조의 도전층은 적어도 하나의 금속층 및 적어도 하나의 투명 도전층을 포함할 수 있다.
센서층(TP)은 상호정전용량의 변화를 통해 외부 입력에 대한 정보를 획득하거나, 자기정전용량의 변화를 통해 외부 입력에 대한 정보를 획득할 수 있다. 예를 들어, 센서층(TP)은 감지 패턴들 및 브릿지 패턴들을 포함할 수 있다. 감지 패턴들 및 브릿지 패턴들 중 적어도 일부는 제1 도전층(ML1)에 포함되고, 감지 패턴들 및 브릿지 패턴들 중 적어도 일부는 제2 도전층(ML2)에 포함될 수 있다.
감지 절연층(PV1) 및 커버 절연층(PV2) 중 적어도 어느 하나는 무기막을 포함할 수 있다. 무기막은 알루미늄옥사이드, 티타늄옥사이드, 실리콘옥사이드, 실리콘옥시나이트라이드, 지르코늄옥사이드, 및 하프늄옥사이드 중 적어도 하나를 포함할 수 있다.
감지 절연층(PV1) 및 커버 절연층(PV2) 중 적어도 어느 하나는 유기막을 포함할 수 있다. 유기막은 아크릴계 수지, 메타크릴계 수지, 폴리이소프렌, 비닐계 수지, 에폭시계 수지, 우레탄계 수지, 셀룰로오스계 수지, 실록산계 수지, 폴리이미드계 수지, 폴리아미드계 수지 및 페릴렌계 수지 중 적어도 어느 하나를 포함할 수 있다.
일 실시예에서, 감지 절연층(PV1)에는 적어도 하나의 컨택 홀이 정의되고, 컨택 홀을 통하여 제1 도전층(ML1) 및 제2 도전층(ML2)이 서로 전기적으로 연결될 수 있다.
일 실시예의 표시장치(DD)에서 표시패널(DP) 상부에 배치된 반사방지층(ARP)은 편광판일 수 있다. 일 실시예의 표시장치(DD)는 반사방지층(ARP)으로 편광판을 포함하는 것일 수 있다. 반사방지층(ARP)은 선편광층 및 적어도 하나의 위상 지연층을 포함하는 편광판일 수 있다.
일 실시예의 표시장치(DD)에서 반사방지층(ARP) 상에는 투과층(TML)이 배치될 수 있다. 표시장치(DD)의 제1 영역에서는 투과층(TML)의 제1 부분(TM1)이 중첩할 수 있다.
도 13은 일 실시예에 따른 표시장치에서 제2 영역의 일부를 나타낸 단면도이다. 도 13에서는 도 8에 도시된 표시패널(DP)의 제2 영역(DP-A2)에 대응하는 부분의 표시장치의 일부 단면을 도시하였다. 이하, 표시패널(DP)의 "제2 영역(DP-A2)에 대응하는 부분의 표시장치의 일부"를 "표시장치(DD)의 제2 영역"으로 지칭한다. 도 13을 참조하면, 일 실시예의 표시장치(DD)는 도 12에 도시된 바와 같이, 표시패널(DP), 표시패널(DP) 상에 배치된 반사방지층(ARP) 및 반사방지층(ARP) 상에 배치된 투과층(TML)을 포함하는 것일 수 있다. 표시장치(DD)의 제2 영역은 투과층의 제2 부분(TM2)에 중첩할 수 있다.
도 13은 일 실시예의 표시패널(DP)은 3개의 발광영역들(EA-B, EA-G, EA-R)을 포함하며, 이웃하는 발광영역들(EA-B, EA-G, EA-R) 사이에 비발광 영역(NPA)이 배치될 수 있다. 일 실시예에서 제1 발광영역(EA-B)은 청색 광을 방출하고, 제2 발광영역(EA-G)은 녹색 광을 방출하며, 제3 발광영역(EA-R)은 적색 광을 방출하는 것일 수 있다. 다만, 실시예가 이에 한정되는 것은 아니며 청색 광, 녹색 광, 적색 광은 또 다른 3개의 주요색 광으로 변경될 수 있다.
표시패널(DP)은 베이스층(BL) 및 베이스층(BL) 상에 배치된 회로층(DP-CL) 및 발광 소자층(DP-ED)을 포함하는 것일 수 있다. 베이스층(BL), 회로층(DP-CL) 및 발광 소자층(DP-ED)에 대하여는 도 10 내지 도 12에서 설명한 내용과 동일한 내용이 적용될 수 있다. 한편, 전술한 바와 같이 발광 소자층(DP-ED)은 제1 전극(AE)의 소정의 부분을 노출시키기 위한 개구부(PX_OP)가 정의되는 화소 정의막이 포함될 수 있으며, 표시장치(DD)의 제2 영역에 대응하도록 배치된 화소 정의막 부분은 제2 화소 정의부(PDL2)로 지칭될 수 있다. 제2 화소 정의부(PDL2)에 대한 설명은 전술한 제1 화소 정의부(PDL1)에 대한 설명이 동일하게 적용될 수 있다.
일 실시예의 표시장치(DD)는 표시패널(DP) 상에 순차적으로 배치된 센서층(TP), 반사방지층(ARP), 및 투과층(TML)을 포함할 수 있다. 표시장치(DD)의 제2 영역에서는 투과층(TML)의 제2 부분(TM2)이 중첩할 수 있다. 투과층(TML)은 광학적으로 투명한 고분자 필름일 수 있다. 일 실시예에서, 투과층(TML)은 폴리에틸렌테레프탈레이트(PET) 필름, 또는 폴리이미드(PI) 필름일 수 있다.
도 2 내지 도 4, 도 12 및 도 13을 함께 참조하면, 일 실시에의 전자장치(ED)에서, 투과층(TML)의 제1 부분(TM1) 및 제2 부분(TM2)은 서로 상이한 투과율을 가질 수 있다. 투과층(TML)의 제1 부분(TM1)은 제2 부분(TM2)에 비해 낮은 투과율을 가지는 것일 수 있다.
일 실시예에서, 제1 부분(TM1)의 투과율을 제1 투과율, 제2 부분(TM2)의 투과율을 제2 투과율, 제1 부분(TM1)의 반사율을 제1 반사율, 제2 부분(TM2)의 반사율을 제2 반사율로 정의할 때, 제1 투과율 및 제2 투과율은 하기 식 1을 만족할 수 있다.
[식 1]
상기 식 1에서, T1은 제1 투과율, T2는 제2 투과율, R1은 제1 반사율, R2는 제2 반사율을 나타낸다.
일 실시예에서, 제2 투과율 대비 제1 투과율의 값은 0.6 이상 0.9 이하일 수 있다. 예를 들어, 제2 투과율 대비 제1 투과율의 값은 0.7 이상 0.75 이하일 수 있다.
투과층(TML)에서, 제1 부분(TM1)은 염료를 포함하거나, 탈색 등의 색 조절을 통해 제2 부분(TM2)에 비해 낮은 투과율을 가지는 것일 수 있다. 일 실시예에서, 제2 부분(TM2)은 염료를 포함하지 않고, 제1 부분(TM1)은 염료를 포함하여 제2 부분(TM2)에 비해 낮은 투과율을 가지는 것일 수 있다. 또는, 제1 부분(TM1)에 포함된 염료의 농도가 제2 부분(TM2)에 포함된 염료의 농도보다 커서, 제1 부분(TM1)이 제2 부분(TM2)에 비해 낮은 투과율을 가지는 것일 수 있다.
한편, 도 12 및 도 13을 함께 참조하면, 표시장치(DD)의 제2 영역에는 제2 영역의 적어도 일부에 중첩하도록 배치되는 차광 패턴(BM)이 포함되나, 표시장치(DD)의 제1 영역에는 차광 패턴(BM)이 미-배치 된다. 즉, 도 13에 도시된 바와 같이 차광 패턴(BM)은 표시장치(DD)의 제2 영역 중 일부에만 중첩하도록 배치되고, 표시장치(DD)의 제1 영역에는 비중첩하는 것일 수 있다. 차광 패턴(BM)은 비발광 영역(NPA)에 중첩하도록 배치될 수 있다.
차광 패턴(BM)은 화소 정의막의 일부에 중첩하도록 배치된 일 수 있다. 차광 패턴(BM)은 표시장치(DD)의 제2 영역에 배치된 제2 화소 정의부(PDL2)에 중첩하고, 표시장치(DD)의 제1 영역에 배치된 제1 화소 정의부(PDL1)에는 비중첩할 수 있다.
차광 패턴(BM)은 광흡수 물질을 포함하여 형성되거나, 블랙 안료 또는 블랙 염료를 포함하여 형성될 수 있다. 차광 패턴(BM)은 표시패널(DP)에 포함된 화소 정의막과, 화소 정의막 하부에 배치된 회로층(DP-CL)에 포함된 절연층, 반도체 패턴들 및 도전 패턴들 상부에 배치되어, 표시장치(DD)의 블랙 시감을 개선시키는 것일 수 있다. 차광 패턴(BM)은 하부에 배치된 구성들에 의해 외부 광이 반사되는 문제를 방지하기 위한 것일 수 있다.
차광 패턴(BM)은 봉지층(ENL)의 하부에 배치될 수 있다. 도 13에 도시된 바와 같이, 차광 패턴(BM)은 봉지층(ENL)의 하면에 직접 배치될 수 있다. 다만 차광 패턴(BM)의 배치가 이에 제한되지 않고, 차광 패턴(BM)은 하부 구성의 상부에 배치되어 외부 광 반사를 방지하기 위한 것이라면 제한되지 않고 자유롭게 배치될 수 있다. 예를 들어, 차광 패턴(BM)은 봉지층(ENL)의 상부에 배치될 수 있다. 또는, 차광 패턴(BM)은 센서층(TP)의 상부에 배치될 수도 있다.
일 실시예의 표시장치(DD)에서는 차광 패턴(BM)이 표시장치(DD)의 제2 영역 중 일부에만 중첩하도록 배치되고, 표시장치(DD)의 제1 영역에는 비중첩하는 것일 수 있다. 표시장치(DD)의 제1 영역, 즉 표시패널(DP)의 제1 영역(DP-A1, 도 8)에 대응하는 영역은 전술한 바와 같이 전자모듈(EM, 도 4)이 중첩하는 영역이므로, 전자 모듈(EM)에서 제공되는 광 신호 또는 전자 모듈(EM)로 진입하는 광 신호의 투과율을 향상시키기 위해, 차광 패턴(BM)이 비중첩하는 것일 수 있다. 다만, 차광 패턴(BM)이 배치되지 않음에 따라 표시장치(DD)의 제1 영역은 제2 영역에 비해 하부에 배치된 구성들에 의해 외부 광이 반사되는 비율이 커질 수 있다.
일 실시예의 표시장치(DD)에서는 반사방지층(ARP) 상에 투과층(TML)을 배치하며, 차광 패턴(BM)이 배치되지 않은 표시장치(DD)의 제1 영역에는 보다 투과율이 낮은 제1 부분(TM1)이 중첩하고, 차광 패턴(BM)이 배치된 표시장치(DD)의 제2 영역에는 보다 투과율이 높은 제2 부분(TM2)이 중첩하도록 하여, 제1 영역과 제2 영역의 반사율이 균일하도록 한다. 이에 따라, 차광 패턴(BM)이 배치되지 않은 표시장치(DD)의 제1 영역에서 하부에 배치된 구성들에 의해 외부 광이 반사되는 비율이 커지더라도, 보다 투과율이 낮은 제1 부분(TM1)에 의해 제1 영역과 제2 영역의 전체 반사율은 실질적으로 동일하도록 조절될 수 있다. 따라서, 표시패널(DP)의 제1 영역(DP-A1, 도 8)에 대응하는 부분과 표시패널(DP)의 제2 영역(DP-A2, 도 8)에 대응하는 부분의 반사율 차이가 없거나 최소화될 수 있고, 반사율 차이로 인해 영역 사이의 경계가 외부로 시인되는 등의 문제 발생이 방지될 수 있다.
도 14 및 도 15 각각은 본 발명의 일 실시예에 따른 투과층의 일부분을 확대하여 도시한 평면도이다. 이하, 도 14 및 도 15를 참조하여 일 실시예에 따른 투과층(TML)에 대해 설명함에 있어, 앞서 설명한 구성과 동일한 구성에 대해서는 동일한 참조 부호를 부여하고 자세한 설명은 생략한다.
도 14 및 도 15를 참조하면, 투과층(TML)에 포함된 제1 부분(TM1)은 평면상에서 원형 형상을 가질 수 있다. 제1 부분(TM1)은 제1 부분(TM1)의 중심(CT)을 기준으로 직경이 일정한 원형 형상을 가질 수 있다. 다만, 이에 제한되지 않고 제1 부분(TM1)은 표시패널(DP, 도 8)의 제1 영역(DP-A1, 도 8)에 대응하는 형상이라면 제한되지 않고 다양한 형상을 가질 수 있다. 예를 들어, 제1 부분(TM1)은 평면상에서 타원 형상, 또는 직사각형 형상을 가질 수도 있다.
도 15를 참조하면, 제1 부분(TM1)은 복수의 서브 부분(TM1-1, TM1-2, TM1-3)을 포함하며, 복수의 서브 부분(TM1-1, TM1-2, TM1-3) 각각은 서로 다른 투과율을 가질 수도 있다. 예를 들어, 제1 부분(TM1)은 제1 부분(TM1)의 중심(CT)에 인접한 제1 서브 부분(TM1-1), 제1 서브 부분(TM1-1)에 비해 중심(CT)으로부터 이격된 제2 서브 부분(TM1-2), 및 제1 서브 부분(TM1-1)과 제2 서브 부분(TM1-2)에 비해 중심(CT)으로부터 이격된 제3 서브 부분(TM1-3)을 포함하고, 제1 서브 부분(TM1-1), 제2 서브 부분(TM1-2), 및 제3 서브 부분(TM1-3) 각각은 서로 다른 투과율을 가질 수 있다. 일 실시예에서, 제1 부분(TM1)은 제1 부분(TM1)의 중심(CT)으로부터 제2 부분(TM2)으로 갈수록 점진적으로(gradually) 투과율이 상승하는 것일 수 있다. 즉, 제2 부분(TM2)에 가장 인접한 제3 서브 부분(TM1-3)의 투과율은 제1 서브 부분(TM1-1) 및 제2 서브 부분(TM1-2) 각각의 투과율보다 클 수 있다. 제2 서브 부분(TM1-2)의 투과율은 중심(CT)에 가장 인접한 제1 서브 부분(TM1-1)의 투과율보다 클 수 있다. 일 실시예의 투과층(TML)에 포함된 제1 부분(TM1)에서 중심(CT)으로부터 제2 부분(TM2)으로 갈수록 점진적으로 투과율이 상승하도록 설계됨에 따라, 제1 부분(TM1)과 제2 부분(TM2)의 경계에서 투과율 대비 감도(Contrast sensitivity)가 줄어들 수 있고, 이에 따라 제1 부분(TM1)이 중첩하는 표시패널(DP, 도 8)의 제1 영역(DP-A1, 도 8)과, 제2 부분(TM2)이 중첩하는 표시패널(DP, 도 8)의 제2 영역(DP-A2, 도 8) 사이의 경계가 외부로 시인되는 문제가 방지될 수 있다.
이하에서는 구체적인 실시예 및 비교예를 통해, 본 발명의 일 실시예에 따른 표시장치 및 이를 포함하는 전자장치에 대하여 구체적으로 설명한다. 다만, 이하에서 나타내는 실시예는 본 발명의 이해를 돕기 위한 일 예시이며, 본 발명의 범위가 이에 한정되는 것은 아니다.
하기 표 1은 실시예 및 비교예의 전자장치의 각 구성에서의 반사율 및 전체 표시장치에서의 반사율을 나타낸 것이다. 표 1에서, 실시예의 전자장치는 도 4에 도시된 바와 같이, 반사방지층(ARP) 상에 투과층(TML)이 배치된 전자장치에 대한 각 구성의 반사율 및 전체 표시장치에서의 반사율을 나타내었다. 비교예의 전자장치는 실시예의 전자장치와 달리, 반사방지층 상에 별도의 투과층이 배치되지 않고, 윈도우가 배치된 경우의 각 구성의 반사율 및 전체 표시장치에서의 반사율을 나타내었다. 즉, 실시예의 전자장치에서는 "제1 구성: 윈도우", "제2 구성: 접착층(제1 접착층)", "제3 구성: 투과층/반사방지층/표시패널" 적층 구조를 가지는 전자장치에서 각 구성의 반사율 및 전체 표시장치에서의 반사율을 나타냈으며, 비교예의 전자장치에서는 "제1 구성: 윈도우", "제2 구성: 접착층(제1 접착층)", "제3 구성: 반사방지층/표시패널" 적층 구조를 가지는 전자장치에서 각 구성의 반사율 및 전체 표시장치에서의 반사율을 나타내었다. 실시예의 전자장치에서, 투과층에 포함된 제1 부분의 투과율은 제2 부분의 투과율 대비 0.721 값을 가지도록 제작되었다.
구분 적층 구조 반사율(%)
센싱 영역 내 센싱 영역 외
실시예 윈도우 상면 4.28 4.28
윈도우 내부 및 접착층 상면 0.02 0.02
접착층 내부 및 투과층 상면 0.02 0.02
투과층/반사방지층/표시패널 내부 0.16 0.16
전체 반사율 4.48 4.48
비교예 윈도우 상면 4.28 4.28
윈도우 내부 및 접착층 상면 0.02 0.02
접착층 내부 및 반사방지층 상면 0.02 0.02
반사방지층/표시패널 내부 0.26 0.16
전체 반사율 4.58 4.48
전술한 설명과 표 1의 결과를 참고하면, 비교예의 전자장치의 경우, 센싱 영역에 중첩하는 표시패널 부분에서는 차광 패턴을 포함하지 않고, 센싱 영역에 중첩하지 않는 표시패널 부분에서는 차광 패턴을 포함하므로, "반사방지층/표시패널" 구성 내부에서는 센싱영역 내부와 센싱영역 외부의 반사율 차이가 발생한다. 이에 따라, 전자장치 전체에서 센싱영역 내부와 센싱영역 외부의 반사율 또한 차이가 발생하고, 반사율 차이로 인해 센싱영역의 경계가 외부로 시인되는 등의 문제가 발생할 수 있다. 이와 달리, 실시예의 전자장치의 경우, 센싱영역에 중첩하는 제1 부분과 센싱영역에 중첩하지 않는 제2 부분의 투과율을 다르게 조절한 투과층을 포함함에 따라, "투과층/반사방지층/표시패널" 구성 내부에서 센싱영역 내부와 센싱영역 외부의 반사율 차이가 없도록 조절할 수 있다. 이에 따라, 전자장치 전체에서 센싱영역 내부와 센싱영역 외부의 반사율 차이가 발생하지 않아, 센싱영역의 경계가 외부로 시인되는 등의 문제가 방지될 수 있다.
이상에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자 또는 해당 기술 분야에 통상의 지식을 갖는 자라면, 후술될 청구범위에 기재된 본 발명의 사상 및 기술 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다. 따라서, 본 발명의 기술적 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 청구범위에 의해 정하여져야만 할 것이다.
ED: 전자장치 DD: 표시장치
DP: 표시패널 ARP: 반사방지층
TML: 투과층 TM1: 제1 부분
TM2: 제2 부분 BM: 차광 패턴

Claims (20)

  1. 제1 영역, 및 상기 제1 영역과 인접한 제2 영역을 포함하는 표시 영역, 및 상기 표시 영역에 인접한 주변 영역을 포함하는 표시패널;
    상기 제2 영역의 적어도 일부에 중첩하고, 상기 제1 영역에 비중첩하는 차광패턴; 및
    상기 차광패턴 상에 배치되고, 상기 제1 영역에 중첩하는 제1 부분, 및 상기 제2 영역에 중첩하는 제2 부분을 포함하는 투과층; 을 포함하고,
    상기 제1 부분의 투과율은 상기 제2 부분의 투과율보다 낮은 표시장치.
  2. 제1항에 있어서,
    상기 투과층 및 상기 차광패턴 사이에 배치되는 반사방지층을 더 포함하는 표시장치.
  3. 제1항에 있어서,
    상기 제1 부분의 투과율을 제1 투과율, 상기 제2 부분의 투과율을 제2 투과율, 상기 제1 부분의 반사율을 제1 반사율, 상기 제2 부분의 반사율을 제2 반사율로 정의할 때,
    상기 제1 투과율 및 상기 제2 투과율은 하기 식 1을 만족하는 표시장치:
    [식 1]

    상기 식 1에서, T1은 제1 투과율, T2는 제2 투과율, R1은 제1 반사율, R2는 제2 반사율을 나타낸다.
  4. 제3항에 있어서,
    상기 제2 투과율 대비 상기 제1 투과율의 값은 0.6 이상 0.9 이하인 표시장치.
  5. 제1항에 있어서,
    상기 제1 부분은 평면상에서 원형 형상을 가지고,
    상기 제1 부분은 상기 제1 부분의 중심으로부터 상기 제2 부분으로 갈수록 투과율이 상승하는 표시장치.
  6. 제1항에 있어서,
    상기 투과층 상에 배치되는 윈도우;
    상기 윈도우 및 상기 투과층 사이에 배치되는 제1 접착층; 및
    상기 투과층 및 상기 표시패널 사이에 배치되는 제2 접착층을 더 포함하는 표시장치.
  7. 제1항에 있어서,
    상기 표시패널은
    베이스층;
    상기 베이스층 상에 배치되고, 상기 표시 영역에 광을 표시하는 복수의 화소들; 및
    상기 베이스층 상에 배치되어 상기 복수의 화소들을 커버하는 봉지층을 포함하고,
    상기 차광패턴은 상기 봉지층의 하부에 배치되는 표시장치.
  8. 제7항에 있어서,
    상기 봉지층 상에 배치되고 복수의 도전 패턴들 및 상기 도전 패턴들 사이에 배치된 적어도 하나의 감지 절연층을 포함하는 센서층을 더 포함하는 표시장치.
  9. 제7항에 있어서,
    상기 표시패널은 상기 복수의 발광소자들 각각이 배치되는 복수의 발광개구부들을 포함하는 화소정의막을 더 포함하고,
    상기 제2 영역에서, 상기 차광패턴은 상기 화소정의막에 중첩하도록 배치되는 표시장치.
  10. 제9항에 있어서,
    상기 화소정의막은
    상기 제1 영역에 중첩하는 제1 화소정의부; 및
    상기 제2 영역에 중첩하는 제2 화소정의부; 를 포함하고,
    상기 차광패턴은 상기 제1 화소정의부에 비중첩하고, 상기 제2 화소정의부에 중첩하는 표시장치.
  11. 제7항에 있어서,
    상기 복수의 화소들은
    상기 제1 영역에 배치되는 제1 발광소자를 포함하는 제1 화소; 및
    상기 제2 영역에 배치되는 제2 발광소자를 포함하는 제2 화소를 포함하고,
    기준 면적 내에 배치된 상기 제1 발광소자의 개수는 상기 기준 면적 내에 배치된 상기 제2 발광소자의 개수보다 적은 표시장치.
  12. 제1항에 있어서,
    상기 제1 영역의 반사율 및 상기 제2 영역의 반사율은 실질적으로 동일한 표시장치.
  13. 제1항에 있어서,
    상기 제1 부분 및 상기 제2 부분은 일체의 형상을 가지는 표시장치.
  14. 제1 영역, 및 상기 제1 영역과 인접한 제2 영역을 포함하는 표시 영역, 및 상기 표시 영역에 인접한 주변 영역을 포함하는 표시패널;
    상기 제2 영역의 적어도 일부에 중첩하는 차광패턴;
    상기 차광패턴 상에 배치되는 반사방지층;
    상기 반사방지층 상에 배치되고, 상기 제1 영역에 중첩하는 제1 부분, 및 상기 제2 영역에 중첩하는 제2 부분을 포함하는 투과층; 및
    상기 투과층 상에 배치되는 윈도우를 포함하고,
    상기 제1 부분의 투과율은 상기 제2 부분의 투과율보다 낮은 표시장치.
  15. 제14항에 있어서,
    상기 표시패널은
    베이스층;
    상기 베이스층 상에 배치되고, 상기 표시 영역에 광을 표시하는 복수의 화소들; 및
    상기 베이스층 상에 배치되어 상기 복수의 화소들을 커버하는 봉지층을 포함하고,
    상기 차광패턴은 상기 봉지층의 하부에 배치되는 표시장치.
  16. 제15항에 있어서,
    상기 봉지층 상에 배치되고 복수의 도전 패턴들 및 상기 도전 패턴들 사이에 배치된 적어도 하나의 감지 절연층을 포함하는 센서층을 더 포함하는 표시장치.
  17. 광 신호가 통과하는 제1 영역, 상기 제1 영역에 인접한 제2 영역을 포함하는 표시 영역, 및 상기 표시 영역에 인접한 주변 영역을 포함하는 표시장치; 및
    상기 표시장치의 하측에 배치되고, 상기 제1 영역에 중첩하며, 상기 광 신호를 수신하는 전자모듈을 포함하고,
    상기 표시장치는
    제1 영역, 및 상기 제1 영역과 인접한 제2 영역을 포함하는 표시 영역, 및 상기 표시 영역에 인접한 주변 영역을 포함하는 표시패널;
    상기 제2 영역의 적어도 일부에 중첩하는 차광패턴; 및
    상기 차광패턴 상에 배치되고, 상기 제1 영역에 중첩하는 제1 부분, 및 상기 제2 영역에 중첩하는 제2 부분을 포함하는 투과층; 을 포함하고,
    상기 제1 부분의 투과율은 상기 제2 부분의 투과율보다 낮은 전자장치.
  18. 제17항에 있어서,
    상기 전자모듈은 카메라 모듈을 포함하는 전자장치.
  19. 제17항에 있어서,
    상기 표시장치는
    상기 투과층 및 상기 차광패턴 사이에 배치되는 반사방지층;
    상기 투과층 상에 배치되는 윈도우;
    상기 윈도우 및 상기 투과층 사이에 배치되는 제1 접착층; 및
    상기 투과층 및 상기 반사방지층 사이에 배치되는 제2 접착층을 더 포함하는 전자장치.
  20. 제17항에 있어서,
    상기 제1 부분의 투과율을 제1 투과율, 상기 제2 부분의 투과율을 제2 투과율로 정의할 때, 상기 제2 투과율 대비 상기 제1 투과율의 값은 0.6 이상 0.9 이하인 전자장치.
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