KR20230127589A - 적층 세라믹 전자부품 - Google Patents

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KR20230127589A
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장은용
이승연
박은채
장병철
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삼성전기주식회사
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Abstract

본 발명의 일 실시형태는 유전체층 및 상기 유전체층을 사이에 두고 적층되며, 인듐(In) 및 주석(Sn)을 포함하는 복수의 내부 전극을 포함하는 바디; 및 상기 바디 외측에 배치되는 외부 전극;을 포함하며, 상기 내부 전극에 포함된 인듐(In)의 평균 함량은 상기 내부 전극에 포함된 주석(Sn)의 평균 함량보다 높은 적층 세라믹 전자부품을 제공한다.

Description

적층 세라믹 전자부품{Multilayer ceramic electronic component}
본 발명은 적층 세라믹 전자부품에 관한 것이다.
적층 세라믹 전자부품의 하나인 적층 세라믹 커패시터(MLCC; Multilayer Ceramic Capacitor)는 액정 표시 장치(LCD: Liquid Crystal Display) 및 플라즈마 표시 장치 패널(PDP: Plasma Display Panel) 등의 영상 기기, 컴퓨터, 스마트폰 및 휴대폰 등 여러 전자 제품의 인쇄회로기판에 장착되어 전기를 충전시키거나 또는 방전시키는 역할을 하는 칩 형태의 콘덴서이다. 이러한 적층 세라믹 커패시터는 소형이면서 고용량이 보장되고 실장이 용이하다는 장점을 인하여 다양한 전자 장치의 부품으로 사용될 수 있다.
최근 자동차 업계에서 전기 자동차, 자율주행 자동차 등의 개발이 진행됨에 따라 보다 많은 수의 적층 세라믹 커패시터가 필요하게 되었다. 예를 들어, 전기 자동차의 경우 10,000개 이상의 적층 세라믹 커패시터를 요구하고 있으며, 자율주행 자동차의 경우 12,000 내지 15,000개의 적층 세라믹 커패시터를 요구하고 있다.
즉, 자동차 내 전장 시스템이 고성능화되면서 고용량의 적층 세라믹 커패시터가 요구되고 있다. 또한, 자동차 등에 사용되는 적층 세라믹 커패시터는 엔진, 변속기 등 150℃ 이상의 고온 환경에서 장시간 안정적으로 작동되어야 하므로, 고온 신뢰성이 보장될 것을 요구하고 있다. 이에 따라, 높은 용량을 가지되, 고온 신뢰성이 우수한 적층 세라믹 커패시터에 대한 연구가 필요한 실정이다.
본 발명의 여러 목적 중 하나는 고온 신뢰성이 우수한 적층 세라믹 전자부품을 제공하는 것이다.
본 발명의 여러 목적 중 하나는 절연저항이 우수한 적층 세라믹 전자부품을 제공하는 것이다.
다만, 본 발명의 목적은 상술한 내용에 한정되지 않으며, 본 발명의 구체적인 실시형태를 설명하는 과정에서 보다 쉽게 이해될 수 있을 것이다.
본 발명의 일 실시형태는 유전체층 및 상기 유전체층을 사이에 두고 적층되며, 인듐(In) 및 주석(Sn)을 포함하는 복수의 내부 전극을 포함하는 바디 및 상기 바디 외측에 배치되는 외부 전극을 포함하며, 상기 내부 전극에 포함된 인듐(In)의 평균 함량은 상기 내부 전극에 포함된 주석(Sn)의 평균 함량보다 높은 적층 세라믹 전자부품을 제공한다.
한편, 본 발명의 다른 일 실시형태는 유전체층 및 상기 유전체층을 사이에 두고 적층되고, 인듐(In) 및 주석(Sn)을 포함하는 복수의 내부 전극을 포함하는 바디 및 상기 바디 외측에 배치되는 외부 전극을 포함하며, 상기 내부 전극의, 상기 유전체층과의 계면으로부터 상기 내부 전극의 두께 방향으로 2㎚ 이내인 영역에서의 인듐(In)의 함량은 상기 내부 전극의, 상기 영역 이외의 영역에서의 인듐(In)의 평균 함량보다 높고, 상기 내부 전극의, 상기 유전체층과의 계면으로부터 상기 내부 전극의 두께 방향으로 2㎚ 이내인 영역에서의 주석(Sn)의 함량은 상기 내부 전극의, 상기 영역 이외의 영역에서의 주석(Sn)의 평균 함량보다 높은 적층 세라믹 전자부품을 제공한다.
본 발명의 여러 효과 중 하나로서 고온 신뢰성이 우수한 적층 세라믹 전자부품을 제공할 수 있다.
본 발명의 여러 효과 중 하나로서 절연저항이 우수한 적층 세라믹 전자부품을 제공할 수 있다.
도 1은 본 발명의 일 실시형태에 따른 적층 세라믹 전자부품을 개략적으로 나타낸 사시도다.
도 2는 적층 세라믹 전자부품의 바디를 개략적으로 나타낸 사시도다.
도 3은 도 1의 Ⅰ-Ⅰ' 절단 단면을 개략적으로 도시한 단면도다.
도 4는 도 1의 Ⅱ-Ⅱ' 절단 단면을 개략적으로 도시한 단면도다.
도 5 및 도 6은 적층 세라믹 전자부품의 내부 전극을 형성하는 내부전극용 도전성 페이스트의 소결 수축 거동을 개략적으로 나타낸 모식도다.
도 7은 유전체층과 내부 전극의 계면에서의 투과전자현미경(TEM; Trasmission Electron Microscope) 이미지(a) 및 인듐(In)의 함량을 나타내는 TEM-EDS line profile 분석 그래프(b)다.
도 8은 유전체층과 내부 전극의 계면에서의 투과전자현미경(TEM; Trasmission Electron Microscope) 이미지(a) 및 주석(Sn)의 함량을 나타내는 TEM-EDS line profile 분석 그래프(b)다.
도 9a는 유전체층 및 내부 전극을 촬영한 주사전자현미경(SEM; Scanning Electron Microscope) 이미지다.
도 9b는 도 9a의 SEM 이미지를 EPMA(Electron Probe Micro Analysis)을 통해 인듐(In)의 검출 강도를 측정한 이미지다.
도 9c는 도 9a의 SEM 이미지를 EPMA(Electron Probe Micro Analysis)을 통해 주석(Sn)의 검출 강도를 측정한 이미지다.
이하, 구체적인 실시형태 및 첨부된 도면을 참조하여 본 발명의 실시형태를 설명한다. 그러나, 본 발명의 실시형태는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 이하 설명하는 실시형태로 한정되는 것은 아니다. 또한, 본 발명의 실시형태는 통상의 기술자에게 본 발명을 더욱 완전하게 설명하기 위해서 제공되는 것이다. 따라서, 도면에서의 요소들의 형상 및 크기 등은 보다 명확한 설명을 위해 과장될 수 있으며, 도면상의 동일한 부호로 표시되는 요소는 동일한 요소이다.
그리고 도면에서 본 발명을 명확하게 설명하기 위해서 설명과 관계없는 부분은 생략하고, 도면에서 나타난 각 구성의 크기 및 두께는 설명의 편의를 위해 임의로 나타내었으므로, 본 발명이 반드시 도시된 바에 한정되지 않는다. 또한, 동일한 사상의 범위 내의 기능이 동일한 구성요소는 동일한 참조부호를 사용하여 설명한다. 나아가, 명세서 전체에서, 어떤 부분이 어떤 구성요소를 "포함"한다고 할 때, 이는 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성요소를 더 포함할 수 있는 것을 의미한다.
도면에서, 제1 방향은 길이(L) 방향, 제2 방향은 두께(T) 방향, 제3 방향은 폭(W) 방향으로 정의될 수 있다.
도 1은 본 발명의 일 실시형태에 따른 적층 세라믹 전자부품을 개략적으로 나타낸 사시도다.
도 2는 적층 세라믹 전자부품의 바디를 개략적으로 나타낸 사시도다.
도 3은 도 1의 Ⅰ-Ⅰ' 절단 단면을 개략적으로 도시한 단면도다.
도 4는 도 1의 Ⅱ-Ⅱ' 절단 단면을 개략적으로 도시한 단면도다.
도 1 내지 도 4를 참조하면, 본 발명의 일 실시형태에 따른 적층 세라믹 전자부품(100)은 유전체층(111) 및 유전체층(111)을 사이에 두고 적층된 복수의 내부 전극(121, 122)을 포함하는 바디(110) 및 바디(110) 외측에 배치되는 외부 전극(131, 132)을 포함한다.
바디(110)의 구체적인 형상에 특별히 제한은 없지만, 도시된 바와 같이 바디(110)는 육면체 형상이나 이와 유사한 형상으로 이루어질 수 있다. 바디(110)는 제1 방향으로 마주보는 제1면 및 제2면(1, 2), 제1면 및 제2면(1, 2)과 연결되고 제2 방향으로 마주보는 제3면 및 제4면(3, 4), 제1면 내지 제4면(1, 2, 3, 4)과 연결되며 제3 방향으로 마주보는 제5면 및 제6면(5, 6)을 가질 수 있다.
바디(110)는 유전체층(111) 및 내부 전극(121, 122)이 교대로 적층되어 있을 수 있다. 바디(110)를 형성하는 복수의 유전체층(111)은 소성된 상태로서, 인접하는 유전체층(111) 사이의 경계는 주사전자현미경(SEM: Scanning Electron Microscope)을 이용하지 않고 확인하기 곤란할 정도로 일체화될 수 있다.
유전체층(111)은 세라믹 분말, 유기 용제 및 바인더를 포함하는 세라믹 그린시트의 소성에 의하여 형성될 수 있다. 세라믹 분말은 충분한 정전 용량을 얻을 수 있는 한 특별히 제한되지 않으나, 예를 들어, 티탄산바륨계(BaTiO3) 재료, 티탄산스트론튬(SrTiO3)계 재료 등을 사용할 수 있으나, 본 발명이 이에 한정되는 것은 아니다.
이때, 유전체층(111)의 평균 두께는 바디(110)의 크기와 용량을 고려하여 10㎛ 이하일 수 있으며, 적층 세라믹 전자부품(100)의 소형화 및 고용량화를 위해 0.6㎛ 이하, 보다 바람직하게는 0.4㎛ 이하일 수 있으나, 본 발명이 이에 한정되는 것은 아니다. 유전체층(111)의 평균 두께는 바디(110)의 제1 방향 및 제2 방향 단면을 1만 배율의 주사전자현미경으로 스캔하여 측정할 수 있다. 보다 구체적으로, 하나의 유전체층(111)의 다수의 지점, 예를 들면 제1 방향으로 등간격인 30개의 지점에서 그 두께를 측정하여 평균값을 측정할 수 있다. 또한, 이러한 평균값 측정을 다수의 유전체층(111)으로 확장하여 평균값을 측정하면, 유전체층(111)의 평균 두께를 더욱 일반화할 수 있다.
바디(110)는 바디(110)의 내부에 배치되며, 유전체층(111)을 사이에 두고 서로 대향하도록 배치되는 복수의 제1 내부 전극(121) 및 복수의 제2 내부 전극(122)을 포함하여 용량이 형성되는 용량 형성부(Ac)와 용량 형성부(Ac)의 상부에 배치되는 제1 커버부(112) 및 용량 형성부(Ac)의 하부에 배치되는 제2 커버부(113)를 포함할 수 있다.
제1 커버부(112) 및 제2 커버부(113)는 단일 유전체층 또는 2 개 이상의 유전체층을 용량 형성부(Ac)의 상하면에 각각 제2 방향으로 적층하여 형성할 수 있으며, 기본적으로 물리적 또는 화학적 스트레스에 의한 내부 전극의 손상을 방지하는 역할을 수행할 수 있다. 제1 및 제2 커버부(112, 113)는 내부 전극을 포함하지 않는 것을 제외하고는 유전체층(111)과 동일한 구성을 가질 수 있다. 제1 및 제2 커버부(112, 113)의 평균 두께는 각각 20㎛ 이하일 수 있으나, 본 발명의 이에 한정되는 것은 아니다. 커버부(112, 113)의 두께는 커버부(112, 113)의 제2 방향으로의 길이를 의미하며, 바디(110)의 제1 방향 및 제2 방향 단면에서 제1 방향으로 등간격인 30개의 지점에서의 두께를 측정한 평균값을 의미할 수 있다.
바디(110)는 제3 방향을 기준으로 용량 형성부(Ac)의 측면에 배치되는 마진부(114, 115)를 더 포함할 수 있다. 마진부(114, 115)는 바디(110)의 제5면(5)에 배치되는 제1 마진부(114)와 제6면(6)에 배치되는 제2 마진부(115)를 포함할 수 있다. 마진부(114, 115)는 바디(110)를 제2 방향 및 제3 방향으로 자른 단면에서 내부 전극(121, 122)의 양 끝과 바디(110)의 경계면 사이의 영역을 의미할 수 있다. 마진부(114, 115)는 기본적으로 물리적 또는 화학적 스트레스에 의한 내부 전극(121, 122)의 손상을 방지하는 역할을 수행할 수 있다. 마진부(114, 115)는 유전체층(111)과 동일 또는 상이한 재료를 포함할 수 있다.
마진부(114, 115)는 세라믹 그린시트 상에 마진부가 형성될 곳을 제외하고 도전성 페이스트를 도포하여 내부 전극을 형성함으로써 형성된 것일 수 있다. 또는, 내부 전극(121, 122)이 바디의 제5면 및 제6면(5, 6)으로 노출되도록 절단한 후, 단일 유전체층 또는 2 개 이상의 유전체층을 용량 형성부(Ac)의 제3 방향 양 측면에 적층하여 마진부(114, 115)를 형성할 수도 있다. 마진부(114, 115)의 평균 두께는 각각 20㎛ 이하일 수 있으나, 본 발명의 이에 한정되는 것은 아니다. 마진부(114, 115)의 두께는 마진부(114, 115)의 제3 방향으로의 길이를 의미하며, 바디(110)의 제2 방향 및 제3 방향 단면에서 제2 방향으로 등간격인 30개의 지점에서의 두께를 측정한 평균값을 의미할 수 있다.
내부 전극(121, 122)은 유전체층(111)과 번갈아 배치될 수 있으며, 복수의 제1 내부 전극(121)과 복수의 제2 내부 전극(122)은 유전체층(111)을 사이에 두고 서로 대향하도록 배치될 수 있다. 복수의 제1 내부 전극(121)과 복수의 제2 내부 전극(122)은 유전체층(111)의 적층 방향을 따라 바디(110)의 제1면 및 제2면(1, 2)을 통해 번갈아 노출되도록 형성될 수 있다.
예를 들면, 복수의 제1 내부 전극(121)은 각각 제2면(2)과 이격되며 제1면(1)을 통해 노출될 수 있다. 또한, 복수의 제2 내부 전극(122)은 각각 제1면(1)과 이격되며 제2면(2)을 통해 노출될 수 있다. 복수의 제1 내부 전극(121) 및 복수의 제2 내부 전극(122)은 그 사이에 배치된 유전체층(111)에 의해 서로 전기적으로 분리될 수 있다.
내부 전극(121, 122)에 포함되는 도전성 금속은 인듐(In), 주석(Sn), 니켈(Ni), 구리(Cu), 팔라듐(Pd), 은(Ag), 금(Au), 백금(Pt), 텅스텐(W), 티타늄(Ti) 및 이들의 합금 중 하나 이상일 수 있으며, 보다 바람직하게는 인듐(In) 및 주석(Sn)을 포함할 수 있다. 또한, 내부 전극(121, 122)은 니켈(Ni)을 가장 많이 함유할 수 있다.
내부 전극(121, 122)의 평균 두께는 바디(110)의 크기와 용량을 고려하여 10㎛ 이하일 수 있으며, 적층 세라믹 전자부품(100)의 소형화 및 고용량화를 위해 0.6㎛ 이하, 보다 바람직하게는 0.4㎛ 이하일 수 있으나, 본 발명이 이에 한정되는 것은 아니다. 내부 전극(121, 122)의 평균 두께는 바디(110)의 제1 방향 및 제2 방향 단면을 1만 배율의 주사전자현미경으로 스캔하여 측정할 수 있다. 보다 구체적으로, 하나의 내부 전극의 다수의 지점, 예를 들면 제1 방향으로 등간격인 30개의 지점에서 그 두께를 측정하여 평균값을 측정할 수 있다. 이러한 평균값 측정을 다수의 내부 전극으로 확장하여 평균값을 측정하면, 내부 전극의 평균 두께를 더욱 일반화할 수 있다.
내부 전극(121, 122)은 세라믹 그린시트 상에 소정의 두께로 도전성 금속을 포함하는 내부전극용 도전성 페이스트를 인쇄한 후 소성함으로써 형성할 수 있다. 내부전극용 도전성 페이스트의 인쇄방법은 스크린 인쇄법 또는 그라비아 인쇄법 등을 사용할 수 있으며, 본 발명이 이에 한정되는 것은 아니다. 내부전극용 도전성 페이스트에 관한 자세한 사항은 후술하도록 한다.
외부 전극(131, 132)은 바디(110)의 제1면 및 제2면(1, 2)에 배치되어 제3면, 제4면, 제5면 및 제6면(3, 4, 5, 6) 각각의 일부까지 연장될 수 있다. 외부 전극(131, 132)은 복수의 제1 내부 전극(121) 및 복수의 제2 내부 전극(122)과 각각 연결된 제1 외부 전극(131) 및 제2 외부 전극(132)을 포함할 수 있다.
외부 전극(131, 132)은 금속 등과 같이 전기 전도성을 갖는 것이라면 어떠한 물질을 사용하여 형성될 수 있고, 나아가 다층 구조를 가질 수 있다. 예를 들어, 외부 전극(131, 132)은 바디(110) 상에 배치되며 도전성 금속 및 글래스를 포함하는 제1 전극층(131a, 132a) 및 제1 전극층(131a, 132a) 상에 배치되며 도전성 금속을 포함하는 제2 전극층(131b, 132b)을 포함할 수 있다. 이때, 제1 전극층(131a, 132a)은 소성 전극일 수 있다.
제1 전극층(131a, 132a)에 포함되는 도전성 금속은 구리(Cu),　니켈(Ni), 팔라듐(Pd), 백금(Pt), 금(Au), 은(Ag), 납(Pb) 및/또는 이를 포함하는 합금 등을 포함할 수 있으며, 바람직하게는 구리(Cu) 및/또는 니켈(Ni)을 포함할 수 있으나, 이에 한정되는 것은 아니다.
제1 전극층(131a, 132a)은 바디(110)의 제1면 및 제2면(1, 2)을 도전성 금속 및 글래스를 포함하는 외부전극용 도전성 페이스트에 디핑(dipping)한 후 소성함으로써 형성될 수 있다. 또는 도전성 금속 및 글래스를 포함하는 시트를 전사하는 방식으로 형성될 수도 있다.
제2 전극층(131b, 132b)은 실장 특성을 향상시킬 수 있다. 제2 전극층(131b, 132b)의 종류는 특별히 한정하지 않으며, 니켈(Ni), 주석(Sn), 팔라듐(Pd) 및/또는 이를 포함하는 합금 등을 포함하는 도금층일 수 있고, 복수의 층으로 형성될 수도 있다. 제2 전극층(131b, 132b)은, 예를 들면, 니켈(Ni) 도금층 또는 주석(Sn) 도금층일 수 있으며, 니켈(Ni) 도금층 및 주석(Sn) 도금층이 순차적으로 형성된 형태일 수도 있다.
도면에서는 적층 세라믹 전자부품(100)이 2개의 외부 전극(131, 132)을 갖는 구조를 설명하고 있지만, 이에 한정되는 것은 아니며, 외부 전극(131, 132)의 개수나 형상 등은 내부 전극(121, 122)의 형태나 기타 다른 목적에 따라 바뀔 수 있다.
이하, 본 발명의 일 실시형태에 따른 적층 세라믹 전자부품의 내부 전극을 형성하는 내부전극용 도전성 페이스트 및 내부 전극을 상세히 설명한다.
상기 내부전극용 도전성 페이스트는 금속 분말(21) 및 ITO 분말(23)을 포함할 수 있다. 후술할 바와 같이, 내부전극용 도전성 페이스트가 ITO 분말(23)을 포함함으로써 적층 세라믹 전자부품(100)의 절연저항을 증가시키고, 고온 신뢰성을 향상시킬 수 있다.
상기 내부전극용 도전성 페이스트에 포함되는 금속 분말(21)의 종류는 특별히 제한되지 않으며, 예를 들어 니켈(Ni), 구리(Cu), 팔라듐(Pd), 은(Ag), 금(Au), 백금(Pt), 텅스텐(W), 티타늄(Ti) 및 이들의 합금 중 하나 이상을 포함할 수 있으며, 니켈(Ni)을 가장 많이 함유할 수 있다. 이때, 금속 분말(21)의 평균 입자 크기(D50)는 150 내지 300㎚일 수 있으나, 본 발명이 이에 한정되는 것은 아니다. 금속 분말(21) 평균 입자 크기는 직경 측정법 또는 ASTM 결정 입도 시험법 등 다양한 방법으로 측정될 수 있다.
ITO 분말(23)이란, 인듐 주석 산화물(Indium tin oxide) 분말을 의미하며, ITO는 터치 스크린 등 디스플레이드 패널에서 투명 전극 물질로 이용되고 있는 세라믹 산화물이다. ITO는 인듐 산화물(Indium oxide) 및 주석 산화물(Tin oxide)이 일정한 중량비로 혼합되어 있을 수 있다. 예를 들면, 90wt%의 인듐 산화물(In2O3) 및 10wt%의 주석 산화물(SnO2)로 이루어져 있을 수 있으나, 본 발명이 이에 한정되는 것은 아니다.
도 5 및 도 6은 적층 세라믹 전자부품의 내부 전극을 형성하는 내부전극용 도전성 페이스트의 소결 수축 거동을 개략적으로 나타낸 모식도다.
도 5 및 도 6을 참조하면, 상기 내부전극용 도전성 페이스트에 포함된 ITO 분말(23)은 소성 공정의 초기에는 금속 분말(21)과 함께 균일하게 분산되어 있을 수 있다. 이후, 온도가 상승하면서 도 6과 같이 ITO 분말(23)은 유전체층을 형성하는 세라믹 분말(11) 측으로 확산될 수 있다. 특히, ITO 분말(23)은 내부 전극을 형성하는 금속 분말(21)과 유전체층(111)을 형성하는 세라믹 분말(11) 사이의 영역으로 확산될 수 있다. 이에 따라, 소성 후의 내부 전극(121, 122)과 유전체층(111) 사이의 계면에서의 절연 저항을 향상시키고 누설 전류를 차단하여 적층 세라믹 전자부품(100)의 신뢰성을 향상시킬 수 있다.
상기 내부전극용 도전성 페이스트에 포함된 ITO 분말(23)의 함량은 금속 분말(21) 100몰 대비 0.33몰 이하일 수 있다. 상기 조건을 만족함으로써 적층 세라믹 전자부품(100)의 절연 저항 및 고온 신뢰성을 향상시킬 수 있다. ITO 분말(23)의 함량이 금속 분말(21) 100몰 대비 0.33몰을 초과하는 경우, 적층 세라믹 전자부품(100)의 용량이 과도하게 저하될 수 있다. ITO 분말(23) 함량의 하한값은 특별히 제한되는 것은 아니며 0 초과일 수 있다.
한편, ITO 분말(23)의 평균 입자 크기(D50)는 10 내지 50㎚일 수 있다. 이에 따라, 소성 과정에서 내부전극용 도전성 페이스트의 금속 분말(21)과 유전체층을 형성하는 세라믹 분말(11) 사이의 영역으로 용이하게 확산될 수 있다. 이로써 적층 세라믹 전자부품(100)의 절연 저항 및 고온 신뢰성을 향상시킬 수 있다. ITO 분말(23)의 평균 입자 크기는 직경 측정법 또는 ASTM 결정 입도 시험법 등 다양한 방법으로 측정될 수 있다.
한편, 상기 내부전극용 도전성 페이스트는 세라믹 분말(22)을 더 포함할 수 있다. 내부전극용 도전성 페이스트가 세라믹 분말(22)을 포함함으로써 금속 분말(21)의 수축 개시를 억제함으로써 금속 분말(21)의 입성장을 제어하고, 내부 전극(121, 122)의 연결성을 향상시킬 수 있다. 이때, 세라믹 분말(22)은 ABO3계 분말을 포함할 수 있다. 여기서, A는 Ba, Sr 및 Ca 중 적어도 하나이고, B는 Ti, Hf 및 Zr 중 적어도 하나일 수 있다. 또한, 상기 내부전극용 도전성 페이스트는 분산제, 바인더 및 용제 등을 포함할 수 있으며, 본 발명이 이에 한정되는 것은 아니다.
전술한 바와 같이, 상기 내부전극용 도전성 페이스트는 ITO 분말(23)을 포함할 수 있다. 또한, 내부전극용 도전성 페이스트가 소성되어 내부 전극(121, 122)이 형성되는 과정에서 ITO 분말(23)이 내부 전극을 형성하는 금속 분말(21)과 유전체층(111)을 형성하는 세라믹 분말(11) 사이의 계면을 향해 확산될 수 있다.
본 발명의 일 실시형태에 따른 적층 세라믹 전자부품(100)은, 내부 전극(121, 122)에 포함된 인듐(In)의 평균 함량이 내부 전극(121, 122)에 포함된 주석(Sn)의 평균 함량보다 높을 수 있다. 여기서, 인듐(In) 및 주석(Sn)의 평균 함량이란, 바디(110)의 제1 방향 및 제2 방향 단면 또는 바디(110)의 제2 방향 및 제3 방향 단면에서의 내부 전극(121,122)의, 내부 전극(121, 122)의 두께 방향으로 등간격인 5개의 지점의 인듐(In) 및 주석(Sn)의 함량을 측정하여 평균값을 측정한 것을 의미할 수 있다. 후술할 바와 같이, 상기 인듐(In) 및 주석(Sn)의 함량은 TEM-EDS line profile을 통해 측정할 수 있다.
내부 전극(121, 122)에 포함된 인듐(In)의 평균 함량이 내부 전극(121, 122)에 포함된 주석(Sn)의 평균 함량보다 높은 것은, 상기 내부전극용 도전성 페이스트에 포함된 ITO 분말(23)이 예를 들어 90wt%의 인듐 산화물(In2O3) 및 10wt%의 주석 산화물(SnO2)로 이루어져 있기 때문이다. 한편, 인듐(In) 및 주석(Sn) 중 일부는 상기 ITO가 소성 과정에서 환원됨에 따라 원소 상태로 존재할 수 있으며, 인듐(In) 및 주석(Sn) 중 일부는 인듐(In) 산화물 및 주석(Sn) 산화물 형태로 존재할 수도 있다. 즉, 내부 전극(121,122)은 소성 과정에서 환원되지 않은 인듐 주석 산화물(ITO)을 포함할 수 있다.
본 발명의 일 실시형태에 따른 적층 세라믹 전자부품(100)은 내부 전극(121, 122)이 인듐(In) 및 주석(Sn)을 포함하되, 내부 전극(121,122)에 포함된 인듐(In)의 평균 함량이 내부 전극(121,122)에 포함된 주석(Sn)의 평균 함량보다 높음으로써 고온 신뢰성 및 절연 저항이 우수할 수 있다.
일 실시 예에서, 유전체층(111)은 인듐(In) 및 주석(Sn)을 포함할 수 있다. ITO 분말(23)을 포함하는 내부전극용 도전성 페이스트가 도포된 세라믹 그린 시트를 다수 개 적층하고 소성하여 바디(110)를 형성하는 과정에서, 인듐(In) 및 주석(Sn)은 유전체층(111) 측으로 확산될 수 있다. 따라서, 유전체층(111) 및 내부 전극(121, 122)을 포함하는 바디(110) 전역에 인듐(In) 및 주석(Sn)이 분포함으로써 적층 세라믹 전자부품(100)의 고온 신뢰성 및 절연 저항이 향상될 수 있다.
일 실시 예에서, 내부 전극(121, 122)의, 유전체층(111)과의 계면으로부터 내부 전극(121, 122)의 두께 방향으로 2nm 이내인 영역에서의 인듐(In)의 함량은 0.6at% 내지 1.0at%일 수 있다. 또한, 일 실시 예에서, 내부 전극(121, 122)의, 유전체층(111)과의 계면으로부터 내부 전극(121, 122)의 두께 방향으로 2nm 이내인 영역에서의 주석(Sn)의 함량은 0.4at% 내지 0.6at%일 수 있다. 상기 조건을 만족하는 경우, 적층 세라믹 전자부품(100)의 고온 신뢰성 및 절연 저항이 향상될 수 있다.
내부 전극(121, 122)의, 유전체층(111)과의 계면으로부터 내부 전극(121, 122)의 두께 방향으로 2nm 이내인 영역에서의 인듐(In)의 함량이 0.6at% 미만이거나 내부 전극(121, 122)의, 유전체층(111)과의 계면으로부터 내부 전극(121, 122)의 두께 방향으로 2nm 이내인 영역에서의 주석(Sn)의 함량이 0.4at% 미만인 경우, 고온 신뢰성 및 절연 저항 향상 효과가 미미할 수 있다. 또한, 내부 전극(121, 122)의, 유전체층(111)과의 계면으로부터 내부 전극(121, 122)의 두께 방향으로 2nm 이내인 영역에서의 인듐(In)의 함량이 1.0at% 초과이거나 내부 전극(121, 122)의, 유전체층(111)과의 계면으로부터 내부 전극(121, 122)의 두께 방향으로 2nm 이내인 영역에서의 주석(Sn)의 함량이 0.6at% 초과인 경우 적층 세라믹 전자부품(100)의 용량이 지나치게 저하될 수 있다.
한편, 본 발명의 다른 일 실시형태에 따른 적층 세라믹 전자부품(100)은 유전체층(111) 및 유전체층(111)을 사이에 두고 적층되고, 인듐(In) 및 주석(Sn)을 포함하는 복수의 내부 전극(121, 122)을 포함하는 바디(110) 및 바디(110) 외측에 배치되는 외부 전극(131, 132)을 포함하며, 내부 전극(121, 122)의, 유전체층(111)과의 계면으로부터 내부 전극(121, 122)의 두께 방향으로 2nm 이내인 영역에서의 인듐(In)의 함량은 상기 영역 이외의 영역에서의 인듐(In)의 평균 함량보다 높고, 내부 전극(121, 122)의, 유전체층(111)과의 계면으로부터 내부 전극(121, 122)의 두께 방향으로 2nm 이내인 영역에서의 주석(Sn)의 함량은 상기 영역 이외의 영역에서의 주석(Sn)의 평균 함량보다 높을 수 있다.
보다 구체적으로, 상기 영역 이외의 영역이란, 내부 전극(121, 122)의, 유전체층(111)과의 계면으로부터 내부 전극(121, 122)의 두께 방향으로 2nm 이내인 영역을 제외한 영역을 의미한다. 또한, 상기 영역 이외의 영역에서의 인듐(In) 및 주석(Sn)의 평균 함량이란, 내부 전극(121, 122)의, 유전체층(111)과의 계면으로부터 내부 전극(121, 122)의 두께 방향으로 2nm 이외인 영역에서 내부 전극(121, 122)의 두께 방향으로 등간격인 5개의 지점에서의 인듐(In) 및 주석(Sn)의 함량을 각각 측정하여 각각의 평균값을 측정한 것을 의미할 수 있다.
즉, 내부 전극(121, 122)이 인듐(In) 및 주석(Sn)을 포함하되, 인듐(In) 및 주석(Sn)이 내부 전극(121, 122)의 두께 방향 중앙 영역에서보다 유전체층(111)과의 계면에 인접한 영역에 보다 많이 존재함으로써 누설 전류를 차단하고 절연 저항을 향상시키며, 적층 세라믹 전자부품(100)의 고온 신뢰성을 향상시킬 수 있다.
한편, 전술한 바와 같이, 상기 내부전극용 도전성 페이스트에 포함된 ITO 분말(23)은 유전체층을 형성하는 세라믹 분말(11) 쪽으로 확산됨에 따라, 소성 후의 유전체층(111) 역시 인듐(In) 및 주석(Sn)을 포함할 수 있다.
이에 따라, 일 실시 예에서, 유전체층(111)의, 내부 전극(121, 122)과의 계면으로부터 유전체층(111)의 두께 방향으로 2㎚ 이내인 영역에서의 인듐(In)의 함량은 유전체층(111)의, 내부 전극(121, 122)과의 계면으로부터 유전체층(111)의 두께 방향으로 2㎚ 이외인 영역에서의 인듐(In)의 평균 함량보다 높을 수 있다. 또한, 일 실시 예에서, 유전체층(111)의, 내부 전극(121, 122)과의 계면으로부터 유전체층(111)의 두께 방향으로 2㎚ 이내인 영역에서의 주석(Sn)의 함량은 유전체층(111)의, 내부 전극(121, 122)과의 계면으로부터 유전체층(111)의 두께 방향으로 2㎚ 이외인 영역에서의 주석(Sn)의 평균 함량보다 높을 수 있다.
즉, 확산에 의해 유전체층(111)이 인듐(In) 및 주석(Sn)을 포함하되, 인듐(In) 및 주석(Sn)이 유전체층(111)의 두께 방향 중앙 영역에서보다 내부 전극(121, 122)과의 계면에 인접한 영역에 보다 많이 존재함으로써 누설 전류를 차단하고 절연 저항을 향상시키며, 적층 세라믹 전자부품(100)의 고온 신뢰성을 향상시킬 수 있다.
전술한 바와 같이, 유전체층(111)의, 내부 전극(121, 122)과의 계면으로부터 유전체층(111)의 두께 방향으로 2nm 이외인 영역에서의 인듐(In) 및 주석(Sn)의 평균 함량은 유전체층(111)의, 내부 전극(121, 122)과의 계면으로부터 유전체층(111)의 두께 방향으로 2nm 이외인 영역에서 유전체층(111)의 두께 방향으로 등간격인 5개의 지점에서의 인듐(In) 및 주석(Sn)의 함량을 각각 측정하고, 각각의 평균값을 측정한 것을 의미할 수 있다.
실시예
이하, 실시예 및 비교예를 통하여 본 발명을 더욱 상세히 설명하지만, 이는 발명의 구체적인 이해를 돕기 위한 것으로 본 발명의 범위가 실시예에 의해 한정되는 것은 아니다.
먼저, 주성분인 티탄산바륨(BaTiO3) 분말을 포함하는 세라믹 슬러리를 제조한 후 제조된 세라믹 슬러리를 캐리어 필름(carrier film) 상에 닥터 블레이드 법으로 수 ㎛의 두께를 갖는 시트(sheet)형으로 도포한 후 건조하여 세라믹 그린시트를 마련하였다.
다음으로, 니켈(Ni) 분말 및 ITO 분말을 포함하는 내부전극용 도전성 페이스트를 마련한 후, 상기 세라믹 그린시트 상에 상기 내부전극용 도전성 페이스트를 스크린 인쇄공법으로 도포하여 내부전극 패턴을 형성하였다. 이때, ITO 분말은 니켈(Ni) 분말 100몰 대비 0.22몰 첨가하였다. 이후, 상기 내부전극 패턴이 형성된 세라믹 그린시트를 적층하여 세라믹 적층체를 형성하고, 상기 적층체를 압착하고, 개별적인 부품 단위 사이즈로 절단하였다.
이후, 절단된 적층체를 400℃ 이하, 질소 분위기에서 가열하여 바인더를 제거한 후, 소성온도 1200℃ 이하, 수소농도 0.5% H2　이하 조건에서 소성하여 유전체층(111) 및 내부 전극(121,122)을 포함하는 바디(110)를 마련하였다. 다음으로, 소성된 바디를 구리(Cu) 및 글래스를 포함하는 외부전극용 도전성 페이스트에 디핑(Dipping)한 후 전극 소성을 거쳐 외부 전극(131, 132)을 형성함으로써 샘플 칩을 완성하였다. 이때, 샘플 칩은 2012 (길이×폭, 2.0㎜×1.2㎜) 사이즈를 가지도록 제조하였다.
<인듐(In) 및 주석(Sn)의 함량 측정>
상기 완성된 샘플 칩을 바디(110)의 제1 방향으로의 길이가 절반인 지점까지 연마한 후, 바디(110)의 제2 방향 및 제3 방향으로의 단면에서 바디(110)의 제2 방향으로의 길이 및 바디(110)의 제3 방향으로의 길이가 각각 절반인 지점에 인접한 영역, 즉 바디(110)의 중앙 영역에서의 내부 전극(121, 122) 및 유전체층(111)을 투과전자현미경(TEM)으로 촬영하였다. 이후, 상기 TEM 이미지를 내부 전극(121, 122) 및 유전체층(111)의 두께 방향으로 EDS line profile을 통해 분석하여 인듐(In)의 함량 및 주석(Sn)의 함량을 측정하였다.
도 7은 유전체층과 내부 전극의 계면에서의 투과전자현미경(TEM; Trasmission Electron Microscope) 이미지(a) 및 인듐(In)의 함량을 나타내는 TEM-EDS line profile 분석 그래프(b)다. 도 8은 유전체층과 내부 전극의 계면에서의 투과전자현미경(TEM; Trasmission Electron Microscope) 이미지(a) 및 주석(Sn)의 함량을 나타내는 TEM-EDS line profile 분석 그래프(b)다. 이때, 유전체층(111)보다 밝은 영역은 내부 전극(121, 122)이며, TEM-EDS line profile 분석 그래프에 표시된 점선은 유전체층(111)과 내부 전극(121,122)의 계면을 나타낸다.
도 7 및 도 8을 참조하면, 내부 전극(121, 122)에 포함된 인듐(In)의 평균 함량은 내부 전극(121, 122)에 포함된 주석(Sn)의 평균 함량 보다 높은 것을 확인할 수 있다. 또한, 내부 전극(121, 122)의 유전체층(111)과의 계면으로부터 내부 전극(121, 122)의 두께 방향으로 2㎚ 이내인 영역에서의 인듐(In)의 함량은 0.6at% 내지 1at%이며, 내부 전극(121, 122)의, 유전체층(111)과의 계면으로부터 내부 전극(121,122)의 두께 방향으로 2㎚이내인 영역에서의 주석(Sn)의 함량은 0.4at% 내지 0.6at%임을 확인할 수 있다.
또한, 내부 전극(121, 122)의, 유전체층(111)과의 계면으로부터 내부 전극(121, 122)의 두께 방향으로 2nm 이내인 영역에서의 인듐(In) 및 주석(Sn)의 함량은 내부 전극(121, 122)의, 유전체층(111)과의 계면으로부터 내부 전극(121, 122)의 두께 방향으로 2nm 이외인 영역에서의 인듐(In) 및 주석(Sn)의 평균 함량보다 높은 것을 확인할 수 있다. 상기 인듐(In) 및 주석(Sn)의 평균 함량은 내부 전극(121, 122)의, 유전체층(111)과의 계면으로부터 내부 전극(121, 122)의 두께 방향으로 2nm 이외인 영역에서 내부 전극(121, 122)의 두께 방향으로 등간격인 5개의 지점에서의 인듐(In) 및 주석(Sn)의 함량을 각각 측정하여 각각의 평균값을 측정하였다.
마찬가지로, 도 7 및 도8을 통해 유전체층(111)의, 내부 전극(121, 122)과의 계면으로부터 유전체층(111)의 두께 방향으로 2㎚ 이내인 영역에서의 인듐(In) 및 주석(Sn)의 함량은 유전체층(111)의, 내부 전극(121, 122)과의 계면으로부터 유전체층(111)의 두께 방향으로 2㎚ 이외인 영역에서의 인듐(In) 및 주석(Sn)의 평균 함량보다 각각 높은 것을 확인할 수 있다. 전술한 바와 같이, 유전체층(111)에 포함된 상기 인듐(In) 및 주석(Sn)의 평균 함량은 유전체층(111)의, 내부 전극(121, 122)과의 계면으로부터 유전체층(111)의 두께 방향으로 2㎚ 이외인 영역에서 유전체층(111)의 두께 방향으로 등간격인 5개의 지점에서의 인듐(In) 및 주석(Sn)의 함량을 각각 측정하여 각각의 평균값을 측정하였다.
도 9a는 유전체층 및 내부 전극을 촬영한 주사전자현미경(SEM; Scanning Electron Microscope) 이미지다. 보다 구체적으로는, 바디(110)의 제1 방향 및 제2 방향 단면을 5천 배율로 스캔한 이미지다. 도 9b은 도 9a의 SEM 이미지를 EPMA(Electron Probe Micro Analysis)을 통해 인듐(In)의 검출 강도를 측정한 이미지다. 도 9c은 도 9a의 SEM 이미지를 EPMA(Electron Probe Micro Analysis)을 통해 주석(Sn)의 검출 강도를 측정한 이미지다.
도 9a 내지 도 9c을 참조하면, 인듐(In) 및 주석(Sn)이 유전체층(111) 및 내부 전극(121,122) 전역에 분포된 것을 확인할 수 있다. 또한, 인듐(In) 및 주석(Sn)이 내부 전극(121, 122)의 두께 방향 중앙 영역보다 내부 전극(121, 122) 중 유전체층(111)과의 계면과 인접한 영역에 많이 분포된 것을 확인할 수 있다. 이로써 적층 세라믹 전자부품(100)의 절연 저항 및 고온 신뢰성이 향상될 수 있다.
<MTTF 및 용량 측정>
먼저, ITO 분말을 포함하지 않는 내부전극용 도전성 페이스트로 제작된 비교예와 ITO 분말의 함량이 니켈(Ni) 분말 100몰 대비 0.22몰인 내부전극용 도전성 페이스트로 제작된 샘플 칩을 각각 80개씩 마련하였다. 즉, 비교예는 인듐(In) 및 주석을 포함하지 않는 내부 전극을 포함하며, 실시예는 인듐(In) 및 주석(Sn)을 포함하는 내부 전극을 포함한다. 이후, HALT 측정용 기판 2개에 비교예에 따른 샘플 칩 및 실시예에 따른 샘플 칩을 각각 40개씩 실장한 후 150℃, 87.5V(DC) 인가 조건에서 12시간 동안 가혹 신뢰성 테스트(HALT)를 실시하여 평균고장시간(MTTF) 및 초기고장시간(B 0.43)을 측정하였다.
또한, LCR meter를 이용하여 1 kHz, AC 0.5V/μm 조건에서 비교예 및 실시예각각 80개의 샘플 칩의　용량 및 손실 계수(DF; Dissipation factor)를 측정한 후, 그 평균값을 측정하여 표 1에 기재하였다.
비교 ITO 분말의 함량(mol/Ni) MTTF B 0.43 용량(㎌) DF
비교예 0 48.47 0.94 11.48 7.2
실시예 0.22 152.07 14.31 11.31 6.7
표 1을 참조하면, 인듐(In) 및 주석(Sn)을 포함하는 내부 전극을 포함하는 실시예의 경우 평균고장시간(MTTF) 및 초기고장시간이 우수한 것을 확인할 수 있다. 반면, 인듐(In) 및 주석(Sn)을 포함하지 않는 비교예의 경우 평균고장시간(MTTF) 및 초기고장시간이 실시예에 비해 저하되는 것을 확인할 수 있다.
이상에서 본 발명의 실시 형태에 대하여 상세하게 설명하였지만 본 발명은 상술한 실시형태 및 첨부된 도면에 의해 한정되는 것이 아니며, 첨부된 청구범위에 의해 한정하고자 한다. 따라서, 청구범위에 기재된 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 당 기술분야의 통상의 지식을 가진 자에 의해 다양한 형태의 치환, 변형 및 변경이 가능할 것이며, 이 또한 본 발명의 범위에 속한다고 할 것이다.
또한, '일 실시 예'라는 표현은 서로 동일한 실시 예를 의미하지 않으며, 각각 서로 다른 고유한 특징을 강조하여 설명하기 위해서 제공된 것이다. 그러나, 상기 제시된 일 실시 예들은 다른 일 실시 예의 특징과 결합되어 구현되는 것을 배제하지 않는다. 예를 들어, 특정한 일 실시 예에서 설명된 사항이 다른 일 실시 예에서 설명되어 있지 않더라도, 다른 일 실시 예에서 그 사항과 반대되거나 모순되는 설명이 없는 한, 다른 일 실시 예에 관련된 설명으로 이해될 수 있다.
100: 적층 세라믹 전자부품
110: 바디
111: 유전체층
112, 113: 커버부
114, 115: 마진부
121, 122: 내부 전극
131, 132: 외부 전극
11: 유전체층을 형성하는 세라믹 분말
21: 금속 분말
22: 세라믹 분말
23: ITO 분말

Claims (13)

  1. 유전체층 및 상기 유전체층을 사이에 두고 적층되며, 인듐(In) 및 주석(Sn)을 포함하는 복수의 내부 전극을 포함하는 바디; 및
    상기 바디 외측에 배치되는 외부 전극;을 포함하며,
    상기 내부 전극에 포함된 인듐(In)의 평균 함량은 상기 내부 전극에 포함된 주석(Sn)의 평균 함량보다 높은
    적층 세라믹 전자부품.
  2. 제1항에 있어서,
    상기 내부 전극의, 상기 유전체층과의 계면으로부터 상기 내부 전극의 두께 방향으로 2㎚ 이내인 영역에서의 인듐(In)의 함량은 0.6at% 내지 1at%인
    적층 세라믹 전자부품.
  3. 제1항에 있어서,
    상기 내부 전극의, 상기 유전체층과의 계면으로부터 상기 내부 전극의 두께 방향으로 2㎚ 이내인 영역에서의 주석(Sn)의 함량은 0.4at% 내지 0.6at%인
    적층 세라믹 전자부품.
  4. 제1항에 있어서,
    상기 유전체층은 인듐(In) 및 주석(Sn)을 포함하는
    적층 세라믹 전자부품.
  5. 제1항에 있어서,
    상기 내부 전극은 니켈(Ni)을 가장 많이 함유하는
    적층 세라믹 전자부품.
  6. 제1항에 있어서,
    상기 내부 전극은 인듐 주석 산화물(ITO)을 포함하는
    적층 세라믹 전자부품.
  7. 제1항에 있어서,
    상기 내부 전극의 평균 두께는 0.4㎛ 이하인
    적층 세라믹 전자부품.
  8. 제1항에 있어서,
    상기 유전체층의 평균 두께는 0.4㎛ 이하인
    적층 세라믹 전자부품.
  9. 유전체층 및 상기 유전체층을 사이에 두고 적층되고, 인듐(In) 및 주석(Sn)을 포함하는 복수의 내부 전극을 포함하는 바디; 및
    상기 바디 외측에 배치되는 외부 전극;을 포함하며,
    상기 내부 전극의, 상기 유전체층과의 계면으로부터 상기 내부 전극의 두께 방향으로 2nm 이내인 영역에서의 인듐(In)의 함량은 상기 내부 전극의, 상기 영역 이외의 영역에서의 인듐(In)의 평균 함량보다 높고,
    상기 내부 전극의, 상기 유전체층과의 계면으로부터 상기 내부 전극의 두께 방향으로 2nm 이내인 영역에서의 주석(Sn)의 함량은 상기 내부 전극의, 상기 영역 이외의 영역에서의 주석(Sn)의 평균 함량보다 높은
    적층 세라믹 전자부품.
  10. 제9항에 있어서,
    상기 유전체층의, 상기 내부 전극과의 계면으로부터 상기 유전체층의 두께 방향으로 2㎚ 이내인 영역에서의 인듐(In)의 함량은 상기 유전체층의, 상기 내부 전극과의 계면으로부터 상기 유전체층의 두께 방향으로 2㎚ 이외인 영역에서의 인듐(In)의 평균 함량보다 높은
    적층 세라믹 전자부품.
  11. 제9항에 있어서,
    상기 유전체층의, 상기 내부 전극과의 계면으로부터 상기 유전체층의 두께 방향으로 2㎚ 이내인 영역에서의 주석(Sn)의 함량은 상기 유전체층의, 상기 내부 전극과의 계면으로부터 상기 유전체층의 두께 방향으로 2㎚ 이외인 영역에서의 주석(Sn)의 평균 함량보다 높은
    적층 세라믹 전자부품.
  12. 제9항에 있어서,
    상기 내부 전극의, 상기 유전체층과의 계면으로부터 상기 내부 전극의 두께 방향으로 2㎚ 이내인 영역에서의 인듐(In)의 함량은 0.6at% 내지 1at%인
    적층 세라믹 전자부품.
  13. 제9항에 있어서,
    상기 내부 전극의, 상기 유전체층과의 계면으로부터 상기 내부 전극의 두께 방향으로 2㎚이내인 영역에서의 주석(Sn)의 함량은 0.4at% 내지 0.6at%인
    적층 세라믹 전자부품.

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