KR20230121548A - 파워 레일들을 공유하는 3d 적층 칩 - Google Patents

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KR20230121548A
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semiconductor chip
wafer
power
power rails
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홍병학
서강일
제이슨 마티노
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삼성전자주식회사
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Abstract

제1 웨이퍼, 제1 웨이퍼의 제1 면에 제공된 제1 FEOL(front-end-of-line) 층, 제1 FEOL 층 위에 제공된 제1 MOL(middle-of-line) 층, 상기 제1 MOL 층 상에 제공된 제1 BEOL(back-end-of-line) 층, 상기 제1 웨이퍼의 제2 면 상에 제공된 제1 파워 레일 층을 포함하는 제1 반도체 칩과, 제2 웨이퍼, 제2 웨이퍼의 제1 면에 제공된 제2 FEOL 층, 제2 FEOL 층 위에 제공된 제2 MOL 층, 상기 제2 MOL 층 위에 제공된 제2 BEOL 층, 상기 제2 웨이퍼의 제2 면 상에 제공되는 제2 파워 레일 층을 포함하는 제2 반도체 칩을 포함하는 3차원적으로 적층된 반도체 칩 아키텍처를 제공하되, 상기 제1 파워 레일 층과 제2 파워 레일 층은 서로 접촉한다.

Description

파워 레일들을 공유하는 3D 적층 칩{3D stacked chip that shares power rails}
본 발명의 예시적인 실시 예는 후면 파워 레일들을 공유하는 3차원(3D) 적층 반도체 칩 아키텍처 및 그 제조 방법에 관한 것이다.
반도체 칩들의 다중 스택들을 포함하는 3차원 적층 반도체 칩 아키텍처는 제한된 영역 내에 복수의 트랜지스터들을 적층하여 컴팩트한 크기를 갖도록 개발되고 있다. 그러나, 캐리어 웨이퍼와 캐리어 웨이퍼 상에 적층된 FEOL(front-end-of-line) 층, MOL(middle-of-line) 층, BEOL(back-end-of-line) 층을 포함하는 반도체 칩의 경우, 서로 다른 반도체 칩 스택들을 연결하는 비아들의 종횡비 제한으로 인해 복수의 반도체 칩들을 적층하기 어렵다.
추가적으로, 종래 기술에 따라 반도체 칩들을 적층하는 경우, 서로 접합될 수 있는 BEOL 층들의 복잡한 구조로 인해 적층된 반도체 칩들 사이의 오정렬이 발생할 수 있다.
이 배경 기술에 개시된 정보는 본 출원의 실시 예를 달성하기 전에 본 발명자들에게 이미 알려져 있거나 실시 예를 달성하는 과정에서 획득된 기술 정보이다. 따라서, 이미 대중에게 알려진 선행 기술을 형성하지 않는 정보를 포함할 수 있다.
본 발명의 일 실시 예는 3차원적으로(3D) 적층된 반도체 칩 아키텍처 및 그 제조 방법을 제공한다.
일 실시 예의 일 측면에 따르면, 제1 웨이퍼, 상기 제1 웨이퍼의 제1 면 상에 제공된 제1 FEOL(front-end-of-line) 층, 상기 제1 FEOL 층 상에 제공되는 제1 MOL(middle-of-line) 층, 상기 제1 MOL 층 상에 제공되는 제1 BEOL(back-end-of-line) 층, 및 상기 제1 웨이퍼의 제2 면에 제공되는 제1 파워 레일 층을 포함하는 제1 반도체 칩과, 제2 웨이퍼, 상기 제2 웨이퍼의 제1 면에 제공되는 제2 FEOL 층, 상기 제2 FEOL 층 상에 제공되는 제2 MOL 층, 상기 제2 MOL 층 상에 제공되는 제2 BEOL 층 및 상기 제2 웨이퍼의 제2 면에 제공되는 제2 파워 레일 층을 포함하는 제2 반도체 칩을 포함하는 3D 적층 반도체 칩 아키텍처를 제공하되, 상기 제1 파워 레일 층과 상기 제2 파워 레일 층은 서로 접촉한다.
일 실시 예의 다른 측면에 따르면, 3D 반도체 칩 아키텍처의 제조 방법을 제공하며, 방법은 제1 웨이퍼를 제공하는 단계, 제1 웨이퍼의 제1 면 상에 제1 FEOL(front-end-of-line) 층을 제공하는 단계, 상기 제1 FEOL 층 상에 제1 MOL(middle-of-line) 층을 제공하는 단계, 상기 제1 MOL 층 상에 제1 BEOL(back-end-of-line) 층을 제공하는 단계, 상기 제1 웨이퍼를 플립하는 단계, 및 상기 제1 웨이퍼의 제2 면 상에 제1 파워 레일 층을 제공하는 단계를 포함하는 제1 반도체 칩을 제공하는 단계와, 제2 웨이퍼를 제공하는 단계, 제2 웨이퍼의 제1 면 상에 제2 FEOL(front-end-of-line) 층을 제공하는 단계, 상기 제2 FEOL 층 상에 제2 MOL(middle-of-line) 층을 제공하는 단계, 상기 제2 MOL 층 상에 제2 BEOL(back-end-of-line) 층을 제공하는 단계, 상기 제2 웨이퍼를 플립하는 단계, 및 상기 제2 웨이퍼의 제2 면 상에 제2 파워 레일 층을 제공하는 단계를 포함하는 제2 반도체 칩을 제공하는 단계와, 상기 제2 반도체 칩을 플립하는 단계와, 상기 제2 반도체 칩을 상기 제1 반도체 칩과 본딩하여, 상기 제2 파워 레일 층을 상기 제1 파워 레일 층과 접촉하는 단계를 포함한다.
본 실시 예의 또 다른 측면에 따르면, 제1 웨이퍼, 상기 제1 웨이퍼의 제1 면 상에 제공된 제1 FEOL(front-end-of-line) 층, 상기 제1 FEOL 층 상에 제공되는 제1 MOL(middle-of-line) 층, 상기 제1 MOL 층 상에 제공되는 제1 BEOL(back-end-of-line) 층, 및 상기 제1 웨이퍼의 제2 면에 제공되며, 전력을 분배하도록 구성된 복수의 제1 파워 레일들을 포함하는 제1 반도체 칩과, 제2 웨이퍼, 상기 제2 웨이퍼의 제1 면에 제공되는 제2 FEOL 층, 상기 제2 FEOL 층 상에 제공되는 제2 MOL 층, 상기 제2 MOL 층 상에 제공되는 제2 BEOL 층, 및 상기 제2 웨이퍼의 제2 면에 제공되며, 전력을 분배하도록 구성된 복수의 제2 파워 레일들을 포함하는 제2 반도체 칩을 포함하는 3D 스택 반도체 칩 아키텍처를 제공하되, 상기 복수의 제1 파워 레일들과 상기 복수의 제2 파워 레일들이 서로 접촉하고, 상기 복수의 제1 파워 레일들은 상기 제1 웨이퍼의 제2 면의 표면으로부터 수직 방향으로 돌출되고, 상기 복수의 제2 파워 레일들은 상기 제2 웨이퍼의 일부를 통해 수직 방향으로 연장되는 개구들을 포함한다.
본 실시 예에 따른 BSPDN 반도체 칩은 웨이퍼의 제1 면으로부터 PDN을 제거함으로써, 라우팅 혼잡 및 BSPDN 반도체 칩의 크기를 감소시킬 수 있고, 이에 따라 보다 단순화된 PDN 층이 웨이퍼의 제2 면 상에 제공될 수 있다.
제1 BSPDN 반도체 칩에 포함된 후면 파워 레일들과 제2 BSPDN 반도체 칩에 포함된 후면 파워 레일들의 정렬에서 이러한 개선은, 본 실시 예에 따른 3D 적층 반도체 칩 아키텍처의 품질 개선으로 이어질 수 있다.
추가적으로, 제1 BSPDN 반도체 칩 상에 적층되는 제2 BSPDN 반도체 칩이 추가적인 캐리어 웨이퍼를 필요로 하지 않기 때문에 필요한 캐리어 웨이퍼들의 수량을 감소시킬 수 있으며, 반도체 칩이 플립되는 횟수를 감소시킬 수 있다.
본 발명내용의 예시적인 실시형태의 상기 및/또는 다른 측면들, 특징들, 및 이점들은 첨부 도면과 함께 취해진 다음의 상세한 설명으로부터 더욱 명백해 질 것이다:
도 1은 종래 기술에 따른 일반적인 PDN(Power Distribution Network) 반도체 아키텍처 및 일 실시 예에 따른 BSPDN(Back Side Power Distribution Network) 반도체 아키텍처의 사시도이다.
도 2a는 종래 기술에 따른 3차원적으로(3D) 적층된 반도체 칩 아키텍처를 도시한다.
도 2b는 예시적인 실시 예에 따른 3D 적층 반도체 칩 아키텍처를 도시한다.
도 3은 예시적인 실시 예에 따른 3D 적층 반도체 칩 아키텍처를 도시한다.
도 4a, 4b, 4c, 4d, 4e, 4f, 4g, 4h, 및 4i는 예시적인 실시 예에 따른 3D 적층 반도체 칩 아키텍처의 제조 방법을 도시한다.
도 5는 예시적인 실시 예에 따른 3D 적층 반도체 칩 아키텍처에 포함된 후면 파워 레일 구조를 도시한다.
도 6a 및 도 6b는 예시적인 실시 예들에 따른 3D 적층 반도체 칩 아키텍처에 포함되는 후면 파워 레일 구조의 평면도이다.
도 7은 예시적인 실시 예에 따른 도 3에서 3D 적층 반도체 칩 아키텍처의 사시도를 도시한다.
도 8은 본 발명의 일 실시 예에 따른 3D 적층 반도체 칩 아키텍처의 제조 방법을 나타내는 순서도이다.
도 9는 예시적인 실시 예들에 따른 3D 적층 반도체 칩 아키텍처를 통합할 수 있는 반도체 아키텍처를 도시한다.
도 10은 예시적인 실시 예에 따른 전자 시스템의 개략적인 블록도를 도시한다.
본 명세서에서 설명하는 실시 예는 모두 예시적인 실시 예이므로, 본 개시는 이에 한정되지 않고 다양한 형태로 구현될 수 있다. 이하의 설명에서 제공되는 각각의 실시 예는 본 명세서에서 제공되거나 제공되지 않는 다른 예 또는 다른 실시 예의 하나 이상의 특징과 연관되는 것으로부터 배제되지 않고 본 개시와 일치한다. 예를 들어, 특정 예 또는 실시 예에서 설명된 사항이 다른 예 또는 실시 예에서 설명되지 않더라도, 그 설명에서 달리 언급되지 않는 한 다른 예 또는 실시 예와 관련되거나 결합된 것으로 이해 될 수 있다.
또한, 본 개시의 개념의 원리, 측면, 예 및 실시 예에 대한 모든 설명은 구조적 및 기능적 등가물을 포함하도록 의도된 것임을 이해해야 한다. 또한 이러한 균등물은 현재 잘 알려진 균등물뿐만 아니라 향후 개발될 균등물, 즉 구조에 관계없이 동일한 기능을 수행하도록 발명된 모든 장치를 포함하는 것으로 이해되어야 한다.
반도체 장치의 요소, 구성 요소, 층, 패턴, 구조, 영역 등(이하 총칭하여 "요소")이 반도체 장치의 다른 요소에 "너머에", "위에", "상에", "아래에", "하부에", "연결된" 또는 "결합된"것으로 지칭될 때, 다른 요소에 바로 너머에, 위에, 상에, 아래에, 하부에, 연결 또는 결합되거나 또는 중간 요소(들)가 존재하는 것으로 이해될 수 있다. 대조적으로, 반도체 장치의 요소가 반도체 장치의 다른 요소에 "바로 너머에", "바로 위에", "바로 상에", "바로 아래에", "바로 하부에", "직접 연결된" 또는 "직접 결합된" 것으로 언급될 때, 개재 요소는 존재하지 않는다. 유사한 번호는 본 명세서 전체에 걸쳐 유사한 요소를 지칭한다.
"너머에", "위에", "상에", "상부에", "아래에", "하부에", "밑에" 등과 같은 공간 관련 용어가 여기에서 그림에 예시된 것처럼 한 요소와 다른 요소의 관계의 설명의 편의를 위해 사용될 수 있다. 공간적으로 상대적인 용어는 도면에 도시된 방향에 더하여 사용 또는 동작중인 반도체 장치의 다른 방향을 포함하는 것으로 이해될 것이다. 예를 들어, 도면에서 반도체 장치가 뒤집힌 경우, 다른 요소 "아래에" 또는 "하부에"로 설명된 요소는 다른 요소 "위"로 향하게 된다. 따라서, "아래"라는 용어는 위와 아래의 방향을 모두 포함할 수 있다. 반도체 장치는 그렇지 않으면 (90도 회전되거나 다른 배향으로) 배향될 수 있고 본 명세서에서 사용되는 공간적으로 상대적인 설명어는 그에 따라 해석된다.
본 명세서에서 사용되는 바와 같이, "적어도 하나"와 같은 표현은 요소 목록 앞에 올 때 전체 요소 목록을 수정하고 목록의 개별 요소를 수정하지 않는다. 예를 들어, "a, b 및 c 중 적어도 하나"라는 표현은 a 만, b 만, c 만, a와 b 모두, a와 c 모두, b와 c 모두, 또는 a, b 및 c 모두를 포함하는 것으로 이해해야 한다. 여기서, '동일'이라는 용어가 둘 이상의 요소들의 차원을 비교할 때 사용되는 경우, 그 용어는 '실질적으로 동일한' 차원을 포괄할 수 있다.
비록 제1, 제2, 제3, 제4 등의 용어가 본 명세서에서 다양한 요소를 설명하기 위해 사용될 수 있지만, 이들 요소는 이들 용어에 의해 제한되어서는 안된다는 것을 이해할 것이다. 이 용어는 한 요소를 다른 요소와 구별하는 데만 사용된다. 따라서, 아래에서 논의되는 제1 요소는 본 개시의 교시에서 벗어나지 않고 제2 요소로 명명될 수 있다.
또한, 본 개시의 장치 또는 구조를 제조하는 실시 예에서 단계 또는 동작이 다른 단계 또는 동작보다 나중에 설명되지만, 상기 단계 또는 동작은 다른 단계 또는 작업이 상기 단계 또는 작업 후에 수행되는 것으로 설명되지 않는 한 다른 단계 또는 동작보다 늦게 수행될 수 있음을 이해할 것이다.
예시적인 실시 예(및 중간 구조)의 개략도인 단면도를 참조하여 예시적인 실시 예가 여기에서 설명된다. 따라서, 예를 들어 제조 기술 및/또는 공차(tolerances)의 결과로서 도면의 형상의 변화가 예상된다. 따라서, 실시 예는 본 명세서에 예시된 영역의 특정 형상에 제한되는 것으로 해석되어서는 안 되며, 예를 들어 제조에 따른 형상의 편차(deviations)를 포함해야 한다. 예를 들어, 직사각형으로 예시된 주입된 영역(implanted region)은 일반적으로 주입된 영역에서 주입되지 않은 영역으로의 이진 변화(binary change)보다는 그 가장자리에서 라운드진 또는 곡선 형상 및/또는 주입 농도의 기울기를 가질 것이다. 마찬가지로, 주입에 의해 형성된 매립 영역은 매립 영역과 주입이 일어나는 표면 사이의 영역에 일부 주입을 초래할 수 있다. 따라서, 도면에 도시된 영역은 본질적으로 개략적이고 그 형상은 소자의 영역의 실제 형상을 설명하기 위한 것이 아니며 본 개시의 범위를 제한하려는 의도가 아니다. 또한, 도면에서 층 및 영역의 크기 및 상대적 크기는 명확성을 위해 과장될 수 있다.
간결함을 위해, 반도체 장치들에 대한 일반적인 소자들은 본 명세서에서 상세하게 설명될 수도 있고 설명되지 않을 수도 있다.
이하, 첨부된 도면을 참조하여 실시 예들을 상세히 설명한다. 여기에서 설명하는 실시 예들은 예시적인 실시 예들로서, 본 발명이 이에 한정되는 것은 아니다.
도 1은 종래 기술에 따른 일반적인 PDN(Power Distribution Network) 반도체 칩과 일 실시 예에 따른 BSPDN(Back Side Power Distribution Network) 반도체 칩의 사시도이다.
도 1을 참조하면, 일반적인 PDN 반도체 칩(1000')은 웨이퍼(1100)의 일 면(전면) 상에 형성된 PDN/신호 배선 층(1200a')을 포함한다. 그러나, 일반적인 PDN 반도체 칩(1000')의 이러한 구성은 PDN/신호 배선 층(1200a') 내 라우팅 혼잡(routing congestion)을 야기할 수 있고, 일반적인 PDN 반도체 칩(1000')의 사이즈를 증가시킬 수 있다. 추가적으로, 일반적인 PDN 반도체 칩(1000')의 저항이 상대적으로 높을 수 있다.
도 1에 도시된 바와 같이, 본 발명의 일 실시 예에 따른 BSPDN 반도체 칩(1000)은 웨이퍼(1100)의 제1 면(전면) 상에 신호 배선 층(1200a)이 제공될 수 있고, 신호 배선 층(1200a)에 대향하는 웨이퍼(1100) 제2 면(후면) 상에 PDN(Power Distribution Network) 층(1200b)이 제공될 수 있다. 본 실시 예에 따른 BSPDN 반도체 칩(1000)은 웨이퍼(1100)의 제1 면으로부터 PDN을 제거함으로써, 라우팅 혼잡 및 BSPDN 반도체 칩(1000)의 크기를 감소시킬 수 있고, 이에 따라 보다 단순화된 PDN 층(1200b)이 웨이퍼(1100)의 제2 면 상에 제공될 수 있다.
도 1에서는 신호 배선 층(1200a)과 PDN 층(1200b)이 웨이퍼(1100)로부터 각각 분리되어 그들 사이에 공간을 가지고 있지만, 이러한 분리는 본 실시 예에서 분리된 종래 기술의 PDN/신호 배선 층(1200a')을 보여주기 위한 예시일 뿐이라는 것이 이해될 것이다. 따라서, 실시 예들에 따르면, 이들 두 개의 층들 중 적어도 하나는 웨이퍼(1100)에 접합되거나, 그렇지 않으면 통합될 수 있거나, 또는 그들 사이에 하나 이상의 개재 층들이 제공될 수 있다.
도 2a는 종래 기술에 따른 3차원(3D) 반도체 칩 아키텍처를 도시한다.
도 2a를 참조하면, 3D 적층 반도체 칩 아키텍처(1110')는 제1 반도체 칩 및 제1 반도체 칩 상에 적층된 제2 반도체 칩을 포함할 수 있다. 제1 반도체 칩은 캐리어 웨이퍼(핸들러 웨이퍼, 111), FEOL 층과 MOL 층을 포함하는 반도체 층(113), 금속 패턴들을 포함하는 BEOL 층(112)을 포함할 수 있다.
여기에서, FEOL 층은 에피택셜 층(예를 들어, 소스/드레인 영역), 핀 구조(채널), 및 게이트 전극과 같은 반도체 장치(예를 들어, 트랜지스터)의 1차 구조들을 포함하는 층 또는 소자들을 지칭할 수 있으며, MOL 층은 반도체 장치의 소스/드레인 콘택 플러그, 게이트 콘택 플러그, 및 대응하는 비아들과 같은 콘택 구조들을 포함하는 층 또는 소자들을 지칭할 수 있다. 또한, BEOL 층은 전압 소스에 연결되거나 다른 회로 소자로부터/다른 회로 소자로의 신호 라우팅에 사용되는 금속 패턴들 또는 콘택 구조들, 및 금속 패턴들 또는 콘택 구조를 MOL 소자 또는 구조에 연결하는 비아들을 포함하는 요소들의 층을 지칭할 수 있다.
상기 제2 반도체 칩은 캐리어 웨이퍼(111'), FEOL 층 및 MOL 층을 포함하는 반도체 층(113'), 및 금속 패턴들(112')을 포함하는 BEOL 층을 포함할 수 있다.
금속 패턴(112')이 제1 반도체 칩의 금속 패턴들(112)과 마주하도록 제2 반도체 칩을 플립(flip)할 수 있고, 제2 반도체 칩이 제1 반도체 칩에 본딩되어 3D 반도체 칩 아키텍처(1110')를 형성할 수 있다.
그러나, 종래 기술에서, 제1 반도체 칩과 제2 반도체 칩의 BEOL 층들이, 작은 피처 사이즈들을 갖는 복잡한 구조를 형성하는 다양한 금속 라인들과 금속 패턴들을 포함하기 때문에, 제1 반도체 칩의 금속 패턴들(112)과 제2 반도체 칩의 금속 패턴들(112')의 정확한 정렬이 어려울 수 있다.
이러한 제1 반도체 칩과 제2 반도체 칩 사이의 오정렬은 결국 종래 기술에 따른 3D 적층 반도체 칩 아키텍처(1110')의 품질을 저하시킬 수 있다.
도 2b는 실시 예에 따른 3D 적층 반도체 칩 아키텍처를 도시한다.
도 2b를 참조하면, 3D 적층 반도체 칩 아키텍처(1110)는 제1 BSPDN 반도체 칩 및 제1 BSPDN 반도체 칩 상에 적층된 제2 BSPDN 반도체 칩을 포함할 수 있다. 제1 BSPDN 반도체 칩은 캐리어 웨이퍼(11), FEOL 층 및 MOL 층을 포함하는 반도체 층(13), 및 반도체 층(13)의 상면(전면)에 제공된 BEOL 층의 일부를 포함할 수 있다. BEOL 층은 금속 패턴(12)을 포함할 수 있다. 도 2b에서, BEOL 층에 포함된 금속 패턴들(12)이 캐리어 웨이퍼(11) 상에 제공될 수 있다.
또한, 제1 BSPDN 반도체 칩은, 금속 패턴(12)에 대향하는 반도체 층(13)의 바닥면(후면) 상에 제공된 후면 파워 레일들(21)을 포함하는 PDN 층을 포함하는 후면 BEOL 층의 일부를 포함할 수 있다. 후면 파워 레일들(21)은 전압 소스에 연결될 수 있다. 따라서, 본 실시 예에서, BEOL 층은 FEOL 층과 MOL 층을 사이에서 두 개의 BEOL 층들로 나눠질 수 있다.
제2 BSPDN 반도체 칩은 FEOL 층과 MOL 층을 포함하는 반도체 층(13')과, 반도체 층(13')의 상면에 제공되는 BEOL 층의 일부를 포함할 수 있다. BEOL 층은 금속 패턴들(12')을 포함할 수 있다. 추가적으로, 제2 BSPDN 반도체 칩은, 금속 패턴들(12')에 대향하는 반도체 층(13')의 바닥면에 제공된 후면 파워 레일들(21')을 포함하는 PDN 층을 포함하는 후면 BEOL 층의 일부를 포함할 수 있다. 후면 파워 레일(21')은 전압 소스에 연결될 수 있다.
제2 BSPDN 반도체 칩은 후면 파워 레일들(21')이 제1 BSPDN 반도체 칩의 후면 파워 레일들(21)과 마주하도록 플립될 수 있다. 제2 BSPDN 반도체 구조는 제1 BSPDN 반도체 칩에 본딩되어 3D 적층 반도체 칩 아키텍처(1110)를 형성한다.
본 발명의 일 실시 예에 따른 3D 적층 반도체 칩(1110)에서, 제1 BSPDN 반도체 칩의 후면에 형성되고 제1 BSPDN의 신호 배선 층으로부터 분리된 후면 파워 레일들(21)과 제2 BSPDN 반도체 칩의 후면에 형성되며 제2 BSPDN의 신호 배선 층과 분리된 후면 파워 레일들(21')은, 그들 사이에 금속 패턴들 없이 직접적으로 서로 본딩될 수 있어, 공유될 수 있다. 후면 파워 레일들(21)과 후면 파워 레일들(21')은 도 2a에서 종래 기술의 BEOL 층 내에 포함된 금속 배선들 및 금속 패턴들(112, 112')에 비해 더 단순한 구조 및 더 큰 피처 사이즈를 가짐으로써, 본딩 공정이 단순화될 수 있고, 후면 파워 레일들(21)과 후면 파워 레일들(21') 사이 정렬이 종래 기술에 따른 3D 적층 반도체 칩 아키텍처(1110')에 비해 개선될 수 있다. 제1 BSPDN 반도체 칩에 포함된 후면 파워 레일들(21)과 제2 BSPDN 반도체 칩에 포함된 후면 파워 레일들(21')의 정렬에서 이러한 개선은, 본 실시 예에 따른 3D 적층 반도체 칩 아키텍처(1110)의 품질 개선으로 이어질 수 있다. 추가적으로, 제1 BSPDN 반도체 칩 상에 적층되는 제2 BSPDN 반도체 칩이 추가적인 캐리어 웨이퍼를 필요로 하지 않기 때문에 필요한 캐리어 웨이퍼들의 수량을 감소시킬 수 있으며, 반도체 칩이 플립되는 횟수를 감소시킬 수 있다.
도 3은 일 실시 예에 따른 3D 적층 반도체 칩 아키텍처를 도시한다.
도 3을 참조하면, 3D 적층 반도체 칩 아키텍처(1)는 제1 BSPDN 반도체 칩 및 제1 BSPDN 반도체 칩 상에 적층된 제2 BSPDN 반도체 칩을 포함할 수 있다.
제1 BSPDN 반도체 칩은 캐리어 웨이퍼(100'), 금속 패턴일 수 있는 BEOL 층(190), BEOL 컨택 구조 및 비아들(170), 및 유전체간 층(180)을 포함할 수 있다. BEOL 비아들(170)은 BEOL 층에서 MOL 층으로 연장할 수 있다. 유전체간 층(180)은 BEOL 접촉 구조와 비아들(170) 사이의 공간을 채울 수 있다. 제1 BSPDN 반도체 칩은 MOL 층 내의 MOL 접촉 구조들(150) 및 MOL 층으로부터 FEOL 층으로 연장되는 MOL 비아(160)를 더 포함할 수 있다. 다른 유전체간 층(140)이, MOL 컨택 구조들(150)과 MOL 비아(160) 사이의 공간들을 채우도록 MOL 컨택 구조들(150)의 측면들 상에 제공될 수 있다. MOL 컨택 구조들(150) 및 MOL 비아(160)는 도전성 물질들을 포함할 수 있다.
또한, 제1 BSPDN 반도체 칩은 FEOL 층을 포함할 수 있다. FEOL 층은 반도체 장치들(130) 및 STI(Shallow Trench Isolation) 구조들(120)을 포함할 수 있다. 여기서, 반도체 장치들(130)은 에피택셜 층들, 핀 구조들, 게이트 구조들 등을 포함하는 하나 이상의 트랜지스터를 포함할 수 있다. STI 구조들(120)은 실리콘 산화물(SiO) 또는 질화규소(SiN)를 포함할 tn 있으나, 이에 제한되는 것은 아니다. 다른 유전체간 층(140')이 STI 구조들(120) 상에 제공될 수 있다. 유전체간 층(140, 140', 180) 또한 STI 구조들(120)을 형성하는 물질과 동일하거나 상이한 SiO 또는 SiN으로 형성될 수 있다.
제1 BSPDN 반도체 칩은 후면 파워 레일들(200)을 포함하는 PDN 층을 더 포함할 수 있다. BEOL 층(190)이 제1 BSPDN 반도체 칩의 제1 면 상에 제공되는 반면, PDN 층은 제1 면에 대향하는 제1 BSPDN 반도체 칩의 제2 면(후면) 상에 제공될 수 있다. 후면 파워 레일들(200)은 유전체간 층(140') 내에 형성된 트렌치들을 금속 물질로 채움으로써 형성될 수 있다. 후면 파워 레일들(200)은 예를 들어, 구리(Cu), 코발트(Co), 텅스텐(W), 몰리브덴(Mo), 루테늄(Ru)을 포함할 수 있으나, 이에 제한되는 것은 아니다. MOL 비아(160)는 수직 방향으로 STI 구조들(120)의 상면 레벨까지 연장될 수 있으며, 후면 파워 레일들(200)과 접촉할 수 있다.
제2 BSPDN 반도체 칩은 전술한 제1 BSPDN 반도체 칩과 실질적으로 동일한 구성을 가질 수 있으므로, 이에 대한 상세한 설명은 생략한다.
제2 BSPDN 반도체 칩은 제1 BSPDN 반도체 칩의 후면 파워 레일들(200)이 제1 BSPDN 반도체 칩의 후면 파워 레일들(200)에 본딩되도록 제1 BSPDN 반도체 칩 상에 플립되어 적층될 수 있다.
본 실시 예에 따른 3D 적층 반도체 칩 아키텍처(1)에서, 후면 파워 레일들(200)은 종래의 BEOL 층에 비해 더 단순화된 구조를 가짐으로써, 제1 BSPDN 반도체 칩의 후면 파워 레일들(200) 및 제2 BSPDN 반도체 칩의 후면 파워 레일들(200) 사이의 정렬이 개선되어, 3D 적층 반도체 칩 아키텍처(1)의 성능 및 품질을 향상시킬 수 있다.
도 4a 내지 도 4i는 본 발명의 일 실시 예에 따른 3D 적층 반도체 칩 구조의 제조 방법을 도시한다.
도 4a를 참조하면, 방법은 소자 기판(웨이퍼, 100)을 제공하는 것을 포함할 수 있다. 소자 기판(100)은 반도체 재료, 예를 들어, 실리콘(Si)으로 형성될 수 있거나, 또는 SOI(Silicon-On-Insulator)의 일부일 수 있으나, 이로 제한되지 않는다. STI 구조들(120)이 소자 기판(100) 내에 형성될 수 있다. STI 구조들(120)은 수평 방향으로 서로 이격될 수 있으며, SiO 또는 SiN을 포함할 수 있으나, 이에 제한되는 것은 아니다. 반도체 장치들(130)은 소자 기판(100)으로부터 형성될 수 있고, STI 구조들(120)에 의해 서로 분리될 수 있다. 반도체 장치들(130)은 트랜지스터들을 포함할 수 있다. 트랜지스터들 각각은 소스/드레인 영역들일 수 있는 에피택시얼 층, 채널 구조들을 형성하는 핀들, 및 게이트 구조일 수 있지만, 이에 제한되지 않는다. 이하에서 설명하는 트랜지스터들은 하나 이상의 FinFET들, 나노와이어 트랜지스터들, 나노시트 트랜지스터들 등일 수 있다.
도 4b를 참조하면, 유전체간 층(140)은 STI 구조들(120) 및 반도체 장치(130) 상에 형성될 수 있다. 상기 유전체 간 층(140)은 반도체 장치(130) 상에 그리고 STI 구조들(120)의 상면들 상에 형성될 수 있다.
도 4c를 참조하면, 유전체간 층(140) 및 STI 구조들(120)을 패터닝하여 트렌치들을 형성할 수 있다.
도 4d를 참조하면, 트렌치들은 도전성 물질로 채워질 수 있고, MOL 비아(160) 및 MOL 콘택 구조들(150)을 형성할 수 있다. MOL 비아(160)는 유전체간 층(140) 및 STI 구조(120)를 통하여 연장될 수 있다. MOL 비아(160)의 바닥면은 STI구조들(120)의 바닥면과 동일 평면에 있을 수 있다. MOL 콘택 구조들(150)은 반도체 장치들(130)과 접할 수 있다. MOL 콘택 구조(150)와 MOL 비아(160)는 일체로 형성될 수 있다.
도 4e를 참조하면, 캐리어 웨이퍼(100')가 제공될 수 있다. 캐리어 웨이퍼(100')는 실리콘(Si)을 포함할 수 있다. BEOL 층(190)이 캐리어 웨이퍼(100') 상에 형성될 수 있다. BEOL 콘택 구조들 및 비아들(170)은 BEOL 층(190) 상에 형성될 수 있고, 유전체간 층(180)은 BEOL 콘택 구조들 및 비아들(170) 상에 그리고 BEOL 층(190)의 상면 상에 형성될 수 있다.
도 4d에 도시된 반도체 칩이 플립되어 유전체간 층(180)에 부착될 수 있으며, 이에 의해 MOL 접촉 구조들(150)은 유전체간 층(180)과 접촉할 수 있다. 또한, MOL 접촉 구조들(150)은 BEOL 비아들(170)과 접촉할 수 있다.
도 4f를 참조하면, 소자 기판(100)을 식각하여 STI 구조들(120), MOL 비아(160), 및 반도체 장치들(130)을 노출시킬 수 있다. STI 구조들(120)의 상면들 및 측면들, MOL 비아(160)의 상면 및 측면, 반도체 장치(130)의 상면들이 노출될 수 있다. 여기서, STI 구조들(120)의 상면들은 도 4d에서 그의 바닥면을 지칭하고, MOL 비아(160)의 상면은 도 4d에서 그의 바닥면을 지칭한다.
도 4g를 참조하면, 유전체간 층(140')이 STI 구조들(120), MOL 비아(160), 및 반도체 장치들(130) 상에 제공될 수 있다.
본 동작에서, 유전체간 층(140')은 MOL 비아(160)의 상부 표면 및 STI 구조들(120)의 상부 표면들을 노출시키는 트렌치들을 형성하도록 패터닝될 수 있다. 트렌치들은 도전성 물질로 채워 후면 파워 레일들(200)을 형성할 수 있다. 후면 파워 레일들(200)은 MOL 비아(160)의 상면들과 STI 구조들(120)의 상면들과 접촉할 수 있다. 후면 파워 레일들(200)은 예를 들어 TSV(Through-Silicon Via) 또는 매립 파워 레일(Buried Power Rail, BPR)일 수 있다. 추가적으로, 후면 파워 레일들(200)은 Cu, Co, W, Mo, Ru를 포함할 수 있으나, 이에 한정되는 것은 아니다. 도 4g에서 반도체 칩은 제1 BSPDN 반도체 칩(10)으로 지칭될 수 있다.
도 4h를 참조하면, 다른 반도체 칩이 형성될 수 있다. 도 4h에서 반도체 칩은 제2 BSPDN 반도체 칩(10')으로 지칭될 수 있다. 도 4h에서 제2 BSPDN 반도체 칩(10')은 도 4g에 도시된 제1 BSPDN 반도체 칩(10)과 실질적으로 동일한 구성을 가질 수 있어서, 이에 대한 상세한 설명을 생략한다.
도 4i를 참조하면, 도 4h에서 제2 BSPDN 반도체 칩(10')이 플립되고 도 4g에서 제1 BSPDN 반도체 칩(10)과 본딩되어, 실시 예에 따른 3D 적층 반도체 칩 아키텍처(1)를 형성할 수 있다. 3D 적층 반도체 칩 아키텍처(1)에서, 제1 BSPDN 반도체 칩(10) 내에 포함된 후면 파워 레일들(200)은 제2 BSPDN 반도체 칩(10') 내에 포함된 후면 파워 레일들(200)에 본딩될 수 있다. 제1 BSPDN 반도체 칩(10)의 후면 파워 레일들과 제2 BSPDN 반도체 칩(10')의 후면 파워 레일들은 더 단순화된 구조를 가질 수 있고, 후면 파워 레일들(200) 사이 정렬이 향상될 수 있다. 정렬에서 이러한 개선은 3D 적층 반도체 칩 아키텍처의 개선된 성능으로 이어질 수 있다.
도 5는 일 실시 예에 따른 3D 적층 반도체 칩 아키텍처에 포함된 후면 파워 레일 구조를 도시한다.
도 5를 참조하면, 제1 BSPDN 반도체 칩에 포함된 후면 파워 레일(200a)은 웨이퍼(140a)의 표면으로부터 돌출될 수 있다. 제2 BSPDN 반도체 칩에 포함되는 후면 파워 레일들(200b)은 후면 파워 레일(200b)의 표면이 웨이퍼(140b)의 표면과 동일 평면이 되도록 형성될 수 있다. 게다가, 후면 파워 레일(200b)은 수직 방향으로 웨이퍼(140b)의 일부까지 연장되는 개구를 포함할 수 있다. 개구의 형상 및 위치는 제1 BSPDN 반도체 칩에 포함된 후면 파워 레일(200a)의 돌출 형상 및 위치에 대응할 수 있으므로, 제1 BSPDN 반도체 칩과 제2 BSPDN 반도체 칩이 본딩될 때, 돌출된 후면 파워 레일(200a)은 후면 파워 레일(200b) 내에 형성된 개구에 끼워지도록 한다.
예를 들어, 후면 파워 레일(200a)의 측면 기울기는 후면 파워 레일(200b)의 측면 기울기에 대응되도록 형성될 수 있어, 후면 파워 레일(200a)이 후면 파워 레일(200b)에 형성된 개구 내에 끼워질 때, 후면 파워 레일(200a)은 슬라이딩을 통해 개구에 안착된다. 따라서, 후면 파워 레일(200a)과 후면 파워 레일(200b)의 측면들은 서로 셀프-얼라인될 것이고, 서로 완전하게 접촉하여, 제1 BSPDN과 제2 BSPDN 사이의 정렬을 개선할 수 있다. 다만, 후면 파워 레일(200a)의 형상 및 후면 파워 레일(200b) 내에 형성되는 개구의 형상이 이에 한정되는 것은 아니다. 예를 들어, 후면 파워 레일(200a)과 후면 파워 레일(200b) 내에 형성되는 개구는 톱니 형상, 다중 톱니 형상 등을 가질 수 있다. 후면 파워 레일(200a) 및 후면 파워 레일(200b) 내에 형성된 개구의 형상들은, 예를 들면 필요에 따라 마스크를 이용한 선택적 식각과 같은 선택적 감산(selective subtractive) 제조 공정에 의해 형성될 수 있다.
도 5에 도시된 바와 같이, 후면 파워 레일(200a)과 후면 파워 레일(200b)의 구성에 따르면, 제1 BSPDN 반도체 칩과 제2 BSPDN 반도체 칩 사이의 정렬이 더욱 개선될 수 있다.
도 6a 및 도 6b는 실시 예에 따른 3D 적층 반도체 칩 아키텍처에 포함된 후면 파워 레일의 평면도들이고 도 5에 도시된 배열들에 대응될 수 있다.
도 6a를 참조하면, 제1 BSPDN 반도체 칩에 포함되는 후면 파워 레일(200a)은 원형 형상을 가질 수 있고, 제2 BSPDN 반도체 칩에 포함되는 후면 파워 레일(200b)은 원형 개구를 포함하는 링 형상을 가질 수 있다. 원형 개구는 웨이퍼(140b)의 수직 방향 부분까지 연장될 수 있으며, 후면 파워 레일(200a)의 원형 형상에 대응할 수 있다. 제1 BSPDN 반도체 칩이 제2 BSPDN 반도체 칩에 본딩될 때, 원형 후면 파워 레일(200a)은 링 형상의 후면 파워 레일(200b)에 형성된 원형 개구에 끼워질 수 있다.
도 6b를 참조하면, 제1 BSPDN 반도체 칩에 포함되는 후면 파워 레일(200a)은 수평 방향으로 연장되는 직사각형 형상을 가질 수 있고, 제2 BSPDN 반도체 칩에 포함되는 후면 파워 레일(200b)은 수평 방향으로 연장되는 직사각형 형상을 가질 수 있다. 인접한 후면 파워 레일들(200b) 사이에는 직사각형 개구가 형성될 수 있다. 직사각형 개구는 웨이퍼(140b)의 일부까지 수직 방향으로 연장될 수 있으며, 후면 파워 레일(200a)의 직사각형 형상에 대응할 수 있다. 제1 BSPDN 반도체 칩이 제2 BSPDN 반도체 칩에 본딩될 때, 직사각형 후면 파워 레일(200a)은 인접한 후면 파워 레일(200b) 사이에 형성된 직사각형 개구에 끼워질 수 있다.
도 7은 도 3의 3D 적층 반도체 칩 아키텍처의 사시도를 도시한다.
도 7에 도시된 바와 같이, 3D 적층 반도체 칩 아키텍처는 반도체 층(211a), 웨이퍼(111a), 및 후면 PDN 층(211b)을 포함하는 제1 BSPDN 반도체 칩과, 반도체 층(211a', 웨이퍼(111a'), 및 후면 PDN 층(211b')을 포함하는 제2 BSPDN 반도체 칩을 포함할 수 있다. 반도체 층(211a) 및 반도체 층(211a')은 각각 FEOL 층, MOL 층 및 BEOL 층을 포함할 수 있다.
웨이퍼(111a) 및 웨이퍼(111a')는 예를 들어, 실리콘(Si) 기판을 포함할 수 있으나, 이에 제한되는 것은 아니다. 도 7에 도시된 바와 같이, 웨이퍼(111a) 및 웨이퍼(111a')는 원형 패널일 수 있으나, 웨이퍼(111a) 및 웨이퍼(111a')의 형상이 이에 한정되는 것은 아니다. 예를 들어, 웨이퍼(111a) 및 웨이퍼(111a')는 사각형 패널일 수 있다. 웨이퍼(111a) 및 웨이퍼(111a')는 각각 단일 층 또는 복수의 층들을 포함할 수 있다. 도 3은 도 7의 I-I'의 단면도이다.
도 8은 본 발명의 일 실시 예에 따른 3D 적층 반도체 칩 아키텍처의 제조 방법을 나타내는 순서도이다.
방법은 제1 웨이퍼, 제1 웨이퍼의 제1 면 상에 제1 FEOL 층, 제1 FEOL 층 상에 제1 MOL 층, 및 제1 MOL 상에 제1 BEOL 층을 포함하는 제1 BSPDN 반도체 칩을 제공하는 단계를 포함할 수 있다(S100).
제1 웨이퍼가 플립될 수 있다(S110). 제1 웨이퍼의 제2 면 상에 제1 파워 레일 층이 제공될 수 있다(S120).
방법은 제2 웨이퍼, 제2 웨이퍼의 제1 면 상에 제2 FEOL 층, 제2 FEOL 층 상에 제2 MOL 층, 및 제2 MOL 층 상에 제2 BEOL 층을 포함하는 제2 BSPDN 반도체 칩을 제공하는 단계를 더 포함할 수 있다(S130).
제2 웨이퍼가 플립될 수 있다(S140). 제2 웨이퍼의 제2 면 상에 제2 파워 레일 층을 제공할 수 있다(S150).
방법은 제2 BSPDN 반도체 칩을 플립하는 단계(S160), 제2 파워 레일 층 상기 제1 파워 레일 층과 접촉하도록 제2 BSPDN 반도체 칩을 제1 BSPDN 반도체 칩에 본딩하는 단계(S170)를 더 포함할 수 있다.
도 9는 실시 예들에 따른 3D 적층 반도체 칩 아키텍처를 통합할 수 있는 반도체 칩을 예시한다.
도 9를 참조하면, 본 발명의 일 실시 예에 따른 반도체 패키지(2000)는 기판(2100) 상에 실장된 프로세서(2200) 및 반도체 장치들(2300)을 포함할 수 있다. 프로세서(2200) 및/또는 반도체 장치들(2300)은 전술한 실시 예에서 설명한 3D 적층 반도체 칩 아키텍처 중 하나 이상을 포함할 수 있다.
도 10은 일 실시 예에 따른 전자 시스템의 개략적인 블록도를 도시한다.
도 10을 참조하면, 본 발명의 일 실시 예에 따른 전자 시스템(3000)은 버스(3400)를 이용하여 데이터 통신을 수행하는 마이크로프로세서(3100), 메모리(3200), 및 사용자 인터페이스(3300)를 포함할 수 있다. 마이크로프로세서(3100)는 CPU(Central Processing Unit) 또는 AP(application processor)을 포함할 수 있다. 전자 시스템(3000)은 마이크로프로세서(3100)와 직접 통신하는 RAM(3500)을 더 포함할 수 있다. 마이크로프로세서(3100) 및/또는 RAM(3500)은 단일 모듈 또는 패키지로 구현될 수 있다. 사용자 인터페이스(3300)는 전자 시스템(3000)에 데이터를 입력하거나 전자 시스템(3000)으로부터 데이터를 출력하는데 이용될 수 있다. 예를 들어, 사용자 인터페이스(3300)는 키보드, 터치 패드, 터치 스크린, 마우스, 스캐너, 음성 감지기, 액정 디스플레이(LCD), 마이크로 발광 장치(LED), 유기 발광 다이오드(OLED) 장치, 능동 매트릭스 발광 다이오드(AMOLED) 장치, 프린터, 조명, 또는 기타 다양한 입출력 장치를 제한 없이 사용할 수 있다. 메모리(3200)는 마이크로프로세서(3100)의 동작 코드, 마이크로프로세서(3100)에 의해 처리된 데이터, 또는 외부 장치로부터 수신된 데이터를 저장할 수 있다. 메모리(3200)는 메모리 컨트롤러, 하드 디스크, 또는 SSD(solid state drive)를 포함할 수 있다.
전자 시스템(3000)의 적어도 마이크로프로세서(3100), 메모리(3200) 및/또는 RAM(3500)은 전술한 실시 예들에서 설명된 바와 같이 3D 적층 반도체 칩 아키텍처를 포함할 수 있다.
이상과 같이 본 발명은 비록 한정된 실시 예와 도면에 의해 설명되었으나, 본 발명은 상기의 실시 예에 한정되는 것은 아니며, 본 발명이 속하는 분야에서 통상의 지식을 가진 자라면 이러한 기재로부터 다양한 수정 및 변형이 가능하다.
그러므로, 본 발명의 범위는 설명된 실시 예에 국한되어 정해져서는 아니 되며, 후술하는 특허청구범위뿐 아니라 이 특허청구범위와 균등한 것들에 의해 정해져야 한다.

Claims (20)

  1. 제1 반도체 칩, 상기 제1 반도체 칩은:
    제1 웨이퍼;
    상기 제1 웨이퍼의 제1 면 상에 제공된 제1 FEOL(front-end-of-line) 층;
    상기 제1 FEOL 층 상에 제공되는 제1 MOL(middle-of-line) 층;
    상기 제1 MOL 층 상에 제공되는 제1 BEOL(back-end-of-line) 층; 및
    상기 제1 웨이퍼의 제2 면에 제공되는 제1 파워 레일 층을 포함하며,
    제2 반도체 칩, 상기 제2 반도체 칩은:
    제2 웨이퍼;
    상기 제2 웨이퍼의 제1 면에 제공되는 제2 FEOL 층;
    상기 제2 FEOL 층 상에 제공되는 제2 MOL 층;
    상기 제2 MOL 층 상에 제공되는 제2 BEOL 층; 및
    상기 제2 웨이퍼의 제2 면에 제공되는 제2 파워 레일 층을 포함하되,
    상기 제1 파워 레일 층과 상기 제2 파워 레일 층은 서로 접촉하는 3차원(3D) 적층 반도체 칩 아키텍처.
  2. 제1항에 있어서,
    상기 제1 파워 레일 층은 전력을 분배하도록 구성된 적어도 하나의 제1 파워 레일을 포함하고,
    상기 제2 파워 레일 층은 전력을 분배하도록 구성된 적어도 하나의 제2 파워 레일을 포함하는 3D 적층 반도체 칩 아키텍처.
  3. 제2항에 있어서,
    상기 제1 파워 레일은 상기 제2 파워 레일과 접촉하는 3D 적층 반도체 칩 아키텍처.
  4. 제2항에 있어서,
    상기 제1 파워 레일은 상기 제1 웨이퍼의 제2 면 상의 표면으로부터 수직 방향으로 돌출되고, 및
    상기 제2 파워 레일들은 상기 제2 웨이퍼의 일부를 통해 수직 방향으로 연장되는 개구들을 포함하는3D 적층 반도체 칩 아키텍처.
  5. 제4항에 있어서,
    상기 제1 파워 레일들 각각의 형상은 상기 개구들의 형상에 대응하고, 및
    상기 제1 파워 레일들은 상기 개구들에 삽입되어 상기 제2 파워 레일들과 각각 접촉하는 3D 적층 반도체 칩 아키텍처.
  6. 제5항에 있어서,
    상기 제1 파워 레일들 각각은 원형 형상을 갖고, 및
    상기 제2 파워 레일의 각각은 링 형상을 갖고 원형 형상을 갖는 상기 개구들을 각각 포함하고, 상기 개구들의 원형 형상은 상기 제1 파워 레일들의 원형 형상에 대응하는 3D 적층 반도체 칩 아키텍처.
  7. 제5항에 있어서,
    상기 제1 파워 레일들 각각은 직사각형 형상을 갖고,
    상기 제2 파워 레일들 각각은 직사각형 형상을 갖고, 및
    직사각형 형상을 갖는 상기 개구들 각각은 상기 제2 파워 레일들 중 인접한 제2 파워 레일들 사이에 제공되며, 상기 개구들의 직사각형 형상은 상기 제1 파워 레일들의 직사각형 형상에 대응하는 3D 적층 반도체 칩 아키텍처.
  8. 제2항에 있어서,
    상기 제1 웨이퍼 및 상기 제2 웨이퍼는 유전체간 층을 포함하는 3D 적층 반도체 칩 아키텍처.
  9. 제2항에 있어서,
    상기 제1 파워 레일들 및 상기 제2 파워 레일들은 구리(Cu), 코발트(Co), 텅스텐(W) 및 루테늄(Ru) 중 하나를 포함하는 3D 적층 반도체 칩 아키텍처.
  10. 제1항에 있어서,
    상기 제1 반도체 칩 및 상기 제2 반도체 칩은 후면 파워 분배 네트워크(back side power distribution network: BSPDN) 반도체 칩들인 3D 적층 반도체 칩 아키텍처.
  11. 제1 반도체 칩을 제공하는 단계, 상기 제1 반도체 칩을 제공하는 단계는,
    제1 웨이퍼를 제공하는 단계;
    제1 웨이퍼의 제1 면 상에 제1 FEOL(front-end-of-line) 층을 제공하는 단계;
    상기 제1 FEOL 층 상에 제1 MOL(middle-of-line) 층을 제공하는 단계;
    상기 제1 MOL 층 상에 제1 BEOL(back-end-of-line) 층을 제공하는 단계;
    상기 제1 웨이퍼를 플립하는 단계; 및
    상기 제1 웨이퍼의 제2 면 상에 제1 파워 레일 층을 제공하는 단계를 포함하고,
    제2 반도체 칩을 제공하는 단계, 상기 제2 반도체 칩을 제공하는 단계는,
    제2 웨이퍼를 제공하는 단계;
    제2 웨이퍼의 제1 면 상에 제2 FEOL(front-end-of-line) 층을 제공하는 단계;
    상기 제2 FEOL 층 상에 제2 MOL(middle-of-line) 층을 제공하는 단계;
    상기 제2 MOL 층 상에 제2 BEOL(back-end-of-line) 층을 제공하는 단계;
    상기 제2 웨이퍼를 플립하는 단계; 및
    상기 제2 웨이퍼의 제2 면 상에 제2 파워 레일 층을 제공하는 단계를 포함하고,
    상기 제2 반도체 칩을 플립하는 단계; 및
    상기 제2 반도체 칩을 상기 제1 반도체 칩과 본딩하여, 상기 제2 파워 레일 층을 상기 제1 파워 레일 층과 접촉하는 3차원(3D) 적층 반도체 칩 아키텍처 제조 방법.
  12. 제11항에 있어서,
    상기 제1 파워 레일 층을 제공하는 단계는 전력을 분배하도록 구성된 제1 파워 레일들을 제공하는 단계를 포함하고, 및
    상기 제2 파워 레일 층을 제공하는 단계는 전력을 분배하도록 구성된 제2 전력 레일들을 제공하는 단계를 포함하는 3D 적층 반도체 칩 아키텍처 제조 방법.
  13. 제12항에 있어서,
    상기 본딩하는 단계는 상기 제1 파워 레일들을 상기 제2 파워 레일들에 각각 본딩하는 단계를 포함하는 3D 적층 반도체 칩 아키텍처 제조 방법.
  14. 제12항에 있어서,
    상기 제1 파워 레일들은 상기 제1 웨이퍼의 상기 제2 면의 표면으로부터 수직 방향으로 돌출되도록 형성되고, 및
    상기 제2 웨이퍼의 일부를 관통하여 수직 방향으로 연장되는 개구가 상기 제2 파워 레일들의 각각 내부에 형성되는 3D 적층 반도체 칩 아키텍처 제조 방법.
  15. 제14항에 있어서,
    상기 제1 파워 레일들의 형상은 상기 개구들의 형상에 대응하도록 형성되고; 및
    상기 제1 파워 레일들은 상기 제2 파워 레일들 내에 포함된 상기 개구들 내로 삽입되어 상기 제2 파워 레일들과 각각 접촉하는 3D 적층 반도체 칩 아키텍처 제조 방법.
  16. 제15항에 있어서,
    상기 제1 파워 레일들은 원형으로 형성되고, 및
    상기 제2 파워 레일들 각각은 상기 제1 파워 레일들의 원형에 대응하는 원형 형상을 각각 갖는 개구를 포함하는 링 형상으로 형성되는 3D 적층 반도체 칩 아키텍처 제조 방법.
  17. 제15항에 있어서,
    상기 제1 파워 레일들 각각은 직사각형 형상으로 형성되고,
    상기 제2파워 레일들 각각은 직사각형 형상으로 형성되며, 및
    상기 직사각형 형상을 각각 갖는 상기 개구들은 상기 제2 파워 레일들 중 인접한 제2 파워 레일들 사이에 제공되며, 상기 개구들의 상기 직사각형 형상은 상기 제1 파워 레일들의 상기 직사각형 형상에 대응하는 3D 적층 반도체 칩 아키텍처 제조 방법.
  18. 제10항에 있어서,
    상기 제1 웨이퍼에 상기 제2 웨이퍼를 제공하는 단계는 유전체간 층을 제공하는 단계를 포함하는 3D 적층 반도체 칩 아키텍처 제조 방법.
  19. 제10항에 있어서,
    상기 제1 반도체 칩 및 상기 제2 반도체 칩은 후면 파워 분배 네트워크(BSPDN) 반도체 칩들인 3D 적층 반도체 칩 아키텍처 제조 방법.
  20. 제1 반도체 칩, 상기 제1 반도체 칩은:
    제1 웨이퍼;
    상기 제1 웨이퍼의 제1 면 상에 제공된 제1 FEOL(front-end-of-line) 층;
    상기 제1 FEOL 층 상에 제공되는 제1 MOL(middle-of-line) 층;
    상기 제1 MOL 층 상에 제공되는 제1 BEOL(back-end-of-line) 층; 및
    상기 제1 웨이퍼의 제2 면에 제공되며, 전력을 분배하도록 구성된 복수의 제1 파워 레일들을 포함하고,
    상기 제1 반도체 칩 상에 제공되는 제2 반도체 칩, 상기 제2 반도체 칩은:
    제2 웨이퍼;
    상기 제2 웨이퍼의 제1 면에 제공되는 제2 FEOL 층;
    상기 제2 FEOL 층 상에 제공되는 제2 MOL 층;
    상기 제2 MOL 층 상에 제공되는 제2 BEOL 층; 및
    상기 제2 웨이퍼의 제2 면에 제공되며, 전력을 분배하도록 구성된 복수의 제2 파워 레일들을 포함하고,
    상기 복수의 제1 파워 레일들과 상기 복수의 제2 파워 레일들이 서로 접촉하고,
    상기 복수의 제1 파워 레일들은 상기 제1 웨이퍼의 제2 면의 표면으로부터 수직 방향으로 돌출되고,
    상기 복수의 제2 파워 레일들은 상기 제2 웨이퍼의 일부를 통해 수직 방향으로 연장되는 개구들을 포함하는 3차원(3D) 적층 반도체 칩 아키텍처.
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