KR20230117227A - 1-transistor (1T) one-time programmable (OTP) anti-fuse bitcell with reduced threshold voltage - Google Patents

Abstract

1-트랜지스터(1T) 1회 프로그래밍가능(OTP) 안티-퓨즈 비트셀이 제공된다. 1T OTP 안티-퓨즈 비트셀은 게이트, 적어도 두 개의 하위 영역을 포함하는 확산 영역, 및 게이트와 확산 영역 사이에 위치된 게이트 산화물 영역을 포함하며, 게이트 산화물 영역은 얇은 게이트 산화물 영역과 두꺼운 게이트 산화물 영역을 포함한다.A one-transistor (1T) one-time programmable (OTP) anti-fuse bitcell is provided. A 1T OTP anti-fuse bitcell includes a gate, a diffusion region including at least two subregions, and a gate oxide region located between the gate and the diffusion region, the gate oxide region comprising a thin gate oxide region and a thick gate oxide region. includes

Description

감소된 임계 전압을 갖는 1-트랜지스터(1T) 1회 프로그래밍가능(OTP) 안티-퓨즈 비트셀One-transistor (1T) one-time programmable (OTP) anti-fuse bitcell with reduced threshold voltage

우선권preference

본 출원은 발명의 명칭 "One Time Programmable Anti-Fuse Bitcell with Narrow Width to Reduce Voltage Threshold"으로 2020년 12월 15일자로 출원된 미국 가출원 제63/125,907호(대리인 문서 번호: SYNP 3718-2)를 35 U.S.C. §119(e) 하에서 우선권 주장하는 발명의 명칭 “One-Transistor (1T) One-Time Programmable (OTP) Anti-Fuse Bitcell With Reduced Threshold Voltage”로 2021년 12월 7일자로 출원된 미국 정규 출원 제17/544,583호(대리인 문서 번호: SYNP 3718-2)를 우선권 주장한다. 가출원 및 정규 출원의 전체 콘텐츠들은 그 전부가 참조에 의해 본 개시에 포함된다.This application is filed on December 15, 2020 with the title "One Time Programmable Anti-Fuse Bitcell with Narrow Width to Reduce Voltage Threshold", and is filed with US Provisional Application No. 63/125,907 (Attorney Docket No: SYNP 3718-2). 35 U.S.C. U.S. Regular Application No. 17 filed on December 7, 2021 entitled “One-Transistor (1T) One-Time Programmable (OTP) Anti-Fuse Bitcell With Reduced Threshold Voltage” for the invention claiming priority under §119(e) /544,583 (Attorney Docket No: SYNP 3718-2). The entire contents of the provisional application and regular application are incorporated in their entirety into this disclosure by reference.

본 개시는 대체로 전자 회로 디바이스에 관한 것이다. 특히, 본 개시는 감소된 전압 임계값(VT)을 갖는 1-트랜지스터(one transistor)(1T) 1회 프로그래밍가능(one-time programmable)(OTP) 안티-퓨즈 비트셀에 관한 것이다.This disclosure generally relates to electronic circuit devices. In particular, the present disclosure relates to a one transistor (1T) one-time programmable (OTP) anti-fuse bitcell having a reduced voltage threshold (VT).

1회 프로그래밍가능(OTP) 비트셀들은 단일 트랜지스터를 사용하여 구현될 수 있다. 이들 OTP 비트셀들은 1 트랜지스터(1T) OTP 비트셀들이라 불린다. 게다가, 1T OTP 비트셀들은 퓨즈형 또는 안티-퓨즈형으로 될 수 있다. 퓨즈형 1T OTP 비트셀(즉, 1T OTP 퓨즈 비트셀)이 저저항 판독/기입(도전성) 경로로 시작하고 전류가 한계를 초과할 때 저저항 판독/기입(도전성) 경로를 영구적으로 단절시키도록 설계된다. 그 결과, 저저항 판독/기입 경로는 파괴되어 개회로가 남는다. 안티-퓨즈형 1T OTP 비트셀(즉, 1T OTP 안티-퓨즈 비트셀)이 전류가 한계를 초과할 때 저저항 판독/기입 경로로 전환되는 고저항 판독/기입 경로로 시작한다. 1T OTP 안티-퓨즈 비트셀이 저저항 도전성 판독/기입 경로를 생성하기 위해 한계를 초과하는 전류를 인가함으로써 프로그래밍된다.One-time programmable (OTP) bitcells can be implemented using a single transistor. These OTP bitcells are called 1 transistor (1T) OTP bitcells. Additionally, 1T OTP bitcells can be fused or anti-fused. A fused 1T OTP bitcell (i.e., a 1T OTP fused bitcell) starts with a low-resistance read/write (conductive) path and permanently disconnects the low-resistance read/write (conductive) path when the current exceeds the limit. designed As a result, the low resistance read/write path is destroyed leaving an open circuit. An anti-fuse 1T OTP bitcell (i.e., a 1T OTP anti-fuse bitcell) starts with a high-resistance read/write path that switches to a low-resistance read/write path when the current exceeds the limit. A 1T OTP anti-fuse bitcell is programmed by applying a current in excess of the limit to create a low-resistance conductive read/write path.

위에서 언급된 바와 같이, 1T OTP 비트셀들(퓨즈 또는 안티-퓨즈)은 단일 게이트가 있는 단일 트랜지스터만을 사용한다. 단일 게이트는 두꺼운 입출력(IO) 게이트 산화물 부분과 얇은 코어 게이트 산화물 부분을 포함한 두 개의 게이트 산화물 두께를 지원한다. 얇은 코어 게이트 산화물 부분은 원하는 전류를 인가함으로써 1T OTP 비트셀을 프로그래밍하는데 사용된다.As mentioned above, 1T OTP bitcells (fuse or anti-fuse) use only a single transistor with a single gate. A single gate supports two gate oxide thicknesses, including a thick input/output (IO) gate oxide portion and a thin core gate oxide portion. A thin core gate oxide portion is used to program the 1T OTP bitcell by applying the desired current.

일 실시예에서 본 개시는 1-트랜지스터(1T) 1회 프로그래밍가능(OTP) 안티-퓨즈 비트셀이 제공되는 것을 포함한다. 1T OPT 안티-퓨즈 비트셀은, 게이트, 적어도 두 개의 하위 영역 ― 적어도 두 개의 하위 영역이 하나 이상의 로케이션에서 서로 격리됨 ― 을 포함하는 확산 영역, 및 게이트와 확산 영역 사이에 위치되는 게이트 산화물 영역 ― 게이트 산화물 영역은 제1 게이트 산화물 영역과 제2 게이트 산화물 영역을 포함하며, 제1 게이트 산화물 영역은 제2 게이트 산화물 영역보다 더 얇은 두께를 가짐 ― 을 포함할 수 있다.In one embodiment, the present disclosure includes providing a one-transistor (1T) one time programmable (OTP) anti-fuse bitcell. A 1T OPT anti-fuse bitcell comprises a gate, a diffusion region comprising at least two sub-regions, the at least two sub-regions being isolated from each other at one or more locations, and a gate oxide region located between the gate and the diffusion region - The gate oxide region may include a first gate oxide region and a second gate oxide region, wherein the first gate oxide region has a thickness smaller than that of the second gate oxide region.

다른 실시예에서, 적어도 두 개의 하위 영역 중 각각의 하위 영역은 얇은 게이트 산화물 영역에 단락될 수 있다.In another embodiment, each of the at least two sub-regions may be shorted to the thin gate oxide region.

추가의 실시예에서, 1T OTP 안티-퓨즈 비트셀은 얇은 게이트 산화물 영역에서 파단(rupture)을 야기하기에 충분한 전압의 인가에 의해 프로그래밍될 수 있다.In a further embodiment, a 1T OTP anti-fuse bitcell can be programmed by application of a voltage sufficient to cause a rupture in the thin gate oxide region.

일 실시예에서, 적어도 두 개의 하위 영역 중 각각의 하위 영역은 비트 라인과 접촉하도록 단락될 수 있다.In one embodiment, each sub-region of the at least two sub-regions may be shorted to contact the bit line.

다른 실시예에서, 적어도 두 개의 하위 영역 중 제1 하위 영역의 폭이 적어도 두 개의 하위 영역 중 제2 하위 영역의 폭보다 좁을 수 있다.In another embodiment, a width of a first sub-region of the at least two sub-regions may be narrower than a width of a second sub-region of the at least two sub-regions.

추가의 실시예에서, 확산 영역의 적어도 두 개의 하위 영역은 제3 하위 영역을 포함할 수 있고 제3 하위 영역의 폭이 판독 동작 동안 1T OTP 안티-퓨즈 비트셀의 임계 전압에 영향을 줄 만큼 충분히 좁을 수 있다.In a further embodiment, at least two sub-regions of the diffusion region may include a third sub-region and the third sub-region is wide enough to affect the threshold voltage of the 1T OTP anti-fuse bitcell during a read operation. can be narrow

일 실시예에서, 확산 영역의 적어도 두 개의 하위 영역은 제3 하위 영역을 포함할 수 있고 제3 하위 영역의 폭은 제2 하위 영역의 폭보다 좁을 수 있다.In one embodiment, the at least two sub-regions of the diffusion region may include a third sub-region and the width of the third sub-region may be narrower than the width of the second sub-region.

다른 실시예에서, 제1 하위 영역의 폭은 제3 하위 영역의 폭과 동일할 수 있고 제1 및 제3 하위 영역들 중 각각의 하위 영역의 폭은 제2 하위 영역의 폭 미만일 수 있다.In another embodiment, the width of the first sub-region may be equal to the width of the third sub-region and the width of each of the first and third sub-regions may be less than the width of the second sub-region.

추가의 실시예에서, 1T OTP 안티-퓨즈 비트셀은 얇은 게이트 산화물 영역에서 파단을 야기하기에 충분한 전압의 인가에 의해 프로그래밍되어서, 적어도 두 개의 하위 영역 중 각각의 하위 영역은 얇은 게이트 산화물 영역에 단락될 수 있다.In a further embodiment, the 1T OTP anti-fuse bitcell is programmed by application of a voltage sufficient to cause a rupture in the thin gate oxide region such that each of the at least two sub-regions is shorted to the thin gate oxide region. It can be.

일 실시예에서, 적어도 두 개의 하위 영역 중 각각의 하위 영역은 비트 라인과 접촉하도록 단락될 수 있다.In one embodiment, each sub-region of the at least two sub-regions may be shorted to contact the bit line.

다른 실시예에서 적어도 두 개의 하위 영역은 확산 영역의 부분적 길이를 따라 확산 영역에서 하나 이상의 슬롯을 형성함으로써 확산 영역에 형성될 수 있어서, 제1 슬롯이 적어도 두 개의 하위 영역의 길이들 사이에 위치되고 연장된다.In another embodiment at least two sub-regions may be formed in the diffusion region by forming one or more slots in the diffusion region along a partial length of the diffusion region, such that a first slot is located between the lengths of the at least two sub-regions and is extended

추가의 실시예에서, 적어도 두 개의 하위 영역은 세 개의 하위 영역을 포함할 수 있으며, 하나 이상의 슬롯은 제1 및 제2 슬롯들을 포함할 수 있고, 제1 및 제2 슬롯들 중 적어도 하나의 슬롯의 폭이 세 개의 하위 영역 중 적어도 하나의 하위 영역의 폭보다 넓을 수 있다.In a further embodiment, the at least two sub-regions may include three sub-regions, the one or more slots may include first and second slots, and at least one of the first and second slots may include The width of may be wider than the width of at least one sub-region among the three sub-regions.

일 실시예에서, 적어도 두 개의 하위 영역은 세 개의 하위 영역을 포함할 수 있으며, 하나 이상의 슬롯은 제1 및 제2 슬롯들을 포함할 수 있고, 제1 및 제2 슬롯들 중 적어도 하나의 슬롯의 길이가 세 개의 하위 영역 중 적어도 하나의 하위 영역의 길이와 동일할 수 있다.In one embodiment, the at least two sub-areas may include three sub-areas, one or more slots may include first and second slots, and at least one of the first and second slots may be The length may be the same as that of at least one sub-region among the three sub-regions.

다른 실시예에서 적어도 두 개의 하위 영역의 총 결합 폭이 영구적인 저저항 필라멘트를 형성하기 위해 얇은 게이트 산화물 영역의 파단 동안 충분한 전류를 제공하기에 충분할 수 있다.In another embodiment, the total bond width of the at least two sub-regions may be sufficient to provide sufficient current during fracturing of the thin gate oxide region to form a permanent low-resistance filament.

추가의 실시예에서, 적어도 두 개의 하위 영역 중 제1 및 제2 하위 영역들은 확산 영역의 부분적 길이를 따라 확산 영역에서 슬롯을 형성함으로써 확산 영역에 형성될 수 있어서, 슬롯은 제1 및 제2 하위 영역들의 길이들 사이에서 위치되고 연장된다.In a further embodiment, first and second sub-regions of the at least two sub-regions may be formed in the diffusion region by forming slots in the diffusion region along a partial length of the diffusion region, such that the slots are formed in the first and second sub-regions. It is positioned and extends between the lengths of the regions.

일 실시예에서, 슬롯의 폭이 제1 하위 영역의 폭보다 넓을 수 있다.In one embodiment, the width of the slot may be wider than the width of the first sub-region.

다른 실시예에서, 슬롯의 길이가 제1 및 제2 하위 영역들 중 적어도 하나의 하위 영역의 길이와 동일할 수 있다.In another embodiment, the length of the slot may be equal to the length of at least one sub-region of the first and second sub-regions.

추가의 실시예에서, 바이폴라 상보성 금속-산화물-반도체 이중-확산 금속-산화물-반도체(bipolar complementary metal-oxide-semiconductor double-diffused metal-oxide-semiconductor)(BCD) 칩에 제공된다. BCD 칩은 1-트랜지스터(1T) 1회 프로그래밍가능(OTP) 안티-퓨즈 비트셀들의 행을 포함할 수 있으며, 그 행의 1T OTP 안티-퓨즈 비트셀들의 각각의 쌍은 공통 비트라인을 공유하고, 그 행의 각각의 1T OTP 안티-퓨즈 비트셀은 게이트를 포함하며, 확산 영역은 적어도 두 개의 하위 영역을 포함하며, 적어도 두 개의 하위 영역은 하나 이상의 로케이션에서 서로 격리되고, 게이트 산화물 영역은 게이트와 확산 영역 사이에 위치되며, 게이트 산화물 영역은 얇은 게이트 산화물 영역과 두꺼운 게이트 산화물 영역을 포함한다.In a further embodiment, a bipolar complementary metal-oxide-semiconductor double-diffused metal-oxide-semiconductor (BCD) chip is provided. A BCD chip may include a row of 1-transistor (1T) once programmable (OTP) anti-fuse bitcells, each pair of 1T OTP anti-fuse bitcells in the row sharing a common bitline and , each 1T OTP anti-fuse bitcell in that row includes a gate, the diffusion region includes at least two sub-regions, the at least two sub-regions are isolated from each other at one or more locations, and the gate oxide region is the gate and the diffusion region, the gate oxide region includes a thin gate oxide region and a thick gate oxide region.

다른 실시예에서, for BCD 칩의 행의 각각의 개별 1T OTP 안티-퓨즈 비트셀에 대해, 적어도 두 개의 하위 영역 중 제1 하위 영역의 폭이 적어도 두 개의 하위 영역 중 제2 하위 영역의 폭보다 좁을 수 있다.In another embodiment, for each individual 1T OTP anti-fuse bitcell in a row of for BCD chips, a first sub-region of the at least two sub-regions has a width greater than a width of a second sub-region of the at least two sub-regions. can be narrow

일 실시예에서, 1-트랜지스터(1T) 1회 프로그래밍가능(OTP) 안티-퓨즈 비트셀을 제조하는 방법이 제공된다. 그 방법은 적어도 두 개의 하위 영역 ― 적어도 두 개의 하위 영역은 하나 이상의 로케이션에서 서로 격리됨 ― 을 포함하는 확산 영역을 형성하는 단계, 확산 영역 위에 게이트 산화물 영역 ― 게이트 산화물 영역은 얇은 게이트 산화물 영역과 두꺼운 게이트 산화물 영역을 포함함 ― 을 형성하는 단계, 및 게이트 산화물 영역 위에 게이트를 형성하는 단계를 포함할 수 있다.In one embodiment, a method of fabricating a one-transistor (1T) one-time programmable (OTP) anti-fuse bitcell is provided. The method includes forming a diffusion region comprising at least two sub-regions, the at least two sub-regions being isolated from each other at one or more locations, a gate oxide region over the diffusion region, the gate oxide region comprising a thin gate oxide region and a thick gate oxide region. including a gate oxide region; and forming a gate over the gate oxide region.

본 개시는 아래에 주어지는 상세한 설명과 본 개시의 실시예들의 첨부 도면들로부터 더 완전하게 이해될 것이다. 그 도면들은 본 개시의 실시예들의 지식 및 이해를 제공하기 위해 사용되고 본 개시의 범위를 이들 특정 실시예들로 제한하지 않는다. 더욱이, 그 도면들은 반드시 축척대로 그려지지는 않았다.
도 1은 두꺼운 게이트 산화물 부분과 얇은 게이트 산화물 부분을 갖는 1-트랜지스터(1T) 1회 프로그래밍가능(OTP) 안티-퓨즈 비트셀의 단면도를 예시한다.
도 2는 싱글-핑거(single-finger) 확산 영역을 갖는 1T OTP 안티-퓨즈 비트셀의 부감도를 예시한다.
도 3은 본 개시의 일 실시예에 따른 멀티-핑거(multi-finger) 확산 영역을 갖는 1T OTP 안티-퓨즈 비트셀의 부감도를 예시한다.
도 4는 본 개시의 일 실시예에 따른 예시적인 전류 흐름들을 포함하는 멀티-핑거 확산 영역을 갖는 1T OTP 안티-퓨즈 비트셀의 부감도를 예시한다.
도 5a는 1T OTP 안티-퓨즈 비트셀의 싱글-핑거 확산 영역을 예시하기 위한 도 2의 B-B 선을 따르는 단면도를 예시한다.
도 5b는 본 개시의 일 실시예에 따른 1T OTP 안티-퓨즈 비트셀의 3-핑거 확산 영역을 예시하기 위한 도 3의 D-D 선을 따르는 단면도를 예시한다.
도 6은 싱글-핑거 확산 영역을 각각이 가지는 인접한 두 개의 1T OTP 안티-퓨즈 비트셀을 예시한다.
도 7은 본 개시의 일 실시예에 따른 3-핑거 확산 영역을 각각이 가지는 인접한 두 개의 1T OPT 안티-퓨즈 비트셀을 예시한다.
도 8은 본 개시의 일 실시예에 따른 1T OTP 안티-퓨즈 비트셀을 제조하기 위해 수행되는 다양한 동작들을 포함하는 흐름도를 예시한다.
도 9는 본 개시의 일부 실시예들에 따른 집적 회로의 설계 및 제조 동안 사용되는 다양한 프로세스들의 흐름도를 묘사한다.
도 10은 본 개시의 실시예들이 동작할 수 있는 예시적인 컴퓨터 시스템의 도면을 묘사한다.The present disclosure will be more fully understood from the detailed description given below and accompanying drawings of embodiments of the present disclosure. The drawings are used to provide knowledge and understanding of embodiments of the present disclosure and do not limit the scope of the present disclosure to these specific embodiments. Moreover, the drawings are not necessarily drawn to scale.
1 illustrates a cross-sectional view of a one-transistor (1T) one-time programmable (OTP) anti-fuse bitcell having a thick gate oxide portion and a thin gate oxide portion.
2 illustrates a bird's-eye view of a 1T OTP anti-fuse bitcell with a single-finger diffusion region.
3 illustrates a bird's-eye view of a 1T OTP anti-fuse bitcell having a multi-finger diffusion region according to an embodiment of the present disclosure.
4 illustrates an overhead view of a 1T OTP anti-fuse bitcell with multi-finger diffusion region including exemplary current flows according to one embodiment of the present disclosure.
5A illustrates a cross-sectional view along line BB of FIG. 2 to illustrate a single-finger diffusion region of a 1T OTP anti-fuse bitcell.
FIG. 5B illustrates a cross-sectional view taken along line DD of FIG. 3 to illustrate a 3-finger diffusion region of a 1T OTP anti-fuse bitcell according to an embodiment of the present disclosure.
6 illustrates two adjacent 1T OTP anti-fuse bitcells each having a single-finger diffusion region.
7 illustrates two adjacent 1T OPT anti-fuse bitcells each having a 3-finger diffusion region according to an embodiment of the present disclosure.
8 illustrates a flow diagram including various operations performed to fabricate a 1T OTP anti-fuse bitcell according to one embodiment of the present disclosure.
9 depicts a flow diagram of various processes used during the design and manufacture of an integrated circuit in accordance with some embodiments of the present disclosure.
10 depicts a diagram of an exemplary computer system in which embodiments of the present disclosure may operate.

본 개시의 양태들은 전압 임계값을 감소시키기 위해 멀티-핑거 확산 영역을 갖는 1-트랜지스터(1T) 1회 프로그래밍가능(OTP) 안티-퓨즈 비트셀에 관한 것이며, 여기서 멀티-핑거는 확산 영역을 하나 이상의 지점에서 서로 분리 및/또는 절연되는 다수의 확산 영역들 또는 하위 영역들로 분할하는 것을 의미한다.Aspects of the present disclosure relate to a one-transistor (1T) one-time programmable (OTP) anti-fuse bitcell having a multi-finger diffusion region to reduce a voltage threshold, where the multi-finger comprises one diffusion region. At this point, it means dividing into a number of diffusion regions or sub-regions that are separated and/or insulated from each other.

1T OTP 안티-퓨즈 비트셀(또는 메모리)은, 두 개의 게이트와 행 로직으로부터의 두 개의 신호를 요구하는 2T OTP 비트셀과는 대조적으로, 1T OTP 비트셀은 하나의 게이트만을 요구하고 행 로직으로부터의 하나의 신호만을 요구하여, 2-트랜지스터(2T) OTP 안티-퓨즈 비트셀에 비해 장점을 가진다. 그 결과, 비트셀 자체는 주변 로직과 함께 더 작아질 수 있다.A 1T OTP anti-fuse bitcell (or memory) requires only one gate and two signals from the row logic, as opposed to a 2T OTP bitcell that requires two gates and two signals from the row logic. It requires only one signal of , and has an advantage over a 2-transistor (2T) OTP anti-fuse bitcell. As a result, the bitcell itself can be made smaller along with the surrounding logic.

그러나, 1T OTP 안티-퓨즈 비트셀은 게이트 아래에 두꺼운 게이트 입출력(IO) 산화물 영역 및 얇은 게이트 코어 영역을 요구한다. 1T OPT 안티-퓨즈 비트셀의 두꺼운 게이트 산화물 영역은 비트셀의 임계 전압(VT)을 설정한다. 비트셀의 얇은 게이트 산화물 부분은 판독 동안 임의의 손상을 피하기 위해서 판독 동작 중에 비트셀 게이트에 걸쳐 가해질 수 있는 최대 전압을 제한한다. 두꺼운 게이트 산화물 부분으로부터의 높은 VT는 비트셀이 판독될 수 있는 최소 전압을 제한하기 위해 결합될 수 있다.However, a 1T OTP anti-fuse bitcell requires a thick gate input/output (IO) oxide region under the gate and a thin gate core region. The thick gate oxide region of the 1T OPT anti-fuse bitcell sets the threshold voltage (VT) of the bitcell. The thin gate oxide portion of the bitcell limits the maximum voltage that can be applied across the bitcell gate during a read operation to avoid any damage during read. The high VT from the thick gate oxide portion can be coupled to limit the minimum voltage at which the bitcell can be read.

바이폴라 상보성 금속-산화물-반도체 이중-확산 금속-산화물-반도체(BCD) 프로세스들에서 1T OTP 비트셀들에 대한 수요가 증가하고 있다. BCD 프로세스들에 대한 일반적인 용도들은 매우 큰 동작 전압 범위를 갖도록 설계되는 디스플레이들, 전력 관리 및 마이크로-전자기계 시스템(micro-electromechanical system)(MEMS) 제어기들을 제어하기 위한 기술들이다. 이는 높은 VT와 1T OTP 비트셀이 판독될 수 있는 최대 전압 때문에 1T OTP 비트셀의 사용을 어렵게 만든다. 예를 들어, 액정 디스플레이(liquid crystal display)(LCD) 드라이버 칩이 1 볼트(1V), 8 볼트(8V) 및 30 볼트(30V)에서 동작하는 디바이스 쌍들(즉, 3 쌍들의 디바이스들, LCD 드라이버 칩의 총 6 개 디바이스들)을 가진다. 위에서 설명된 LCD 드라이버 칩은 단지 일 예일뿐이며, 다른 28 mm 디스플레이 드라이버들이 1.2 볼트, 8 볼트 및 32 볼트에서 동작할 수 있다. BCD 프로세스들을 위한 다른 일반적인 용도들은 마이크로-전자기계 시스템(MEMS) 제어기들 및 전력 관리이다.Demand for 1T OTP bitcells in bipolar complementary metal-oxide-semiconductor double-diffusion metal-oxide-semiconductor (BCD) processes is increasing. Common uses for BCD processes are techniques for controlling displays, power management and micro-electromechanical system (MEMS) controllers that are designed to have a very large operating voltage range. This makes the use of the 1T OTP bitcell difficult due to the high VT and the maximum voltage at which the 1T OTP bitcell can be read. For example, a liquid crystal display (LCD) driver chip operates on 1 volt (1V), 8 volts (8V) and 30 volts (30V) device pairs (i.e., 3 pairs of devices, LCD driver A total of 6 devices on the chip). The LCD driver chip described above is only an example, other 28 mm display drivers may operate at 1.2 volts, 8 volts and 32 volts. Other common uses for BCD processes are micro-electromechanical system (MEMS) controllers and power management.

LCD 디스플레이 드라이버 예로 돌아가서, 디스플레이 드라이버들은 스마트 폰들, 컴퓨터 모니터들, 및 텔레비전들에서의 평판 디스플레이들을 제어하는데 사용된다. 평판 디스플레이들은 흔히 박막 트랜지스터들로 만들어진다. 이들 박막 트랜지스터들은 전형적으로 약 30V의 전압들에서 동작하는 유리 기판들 상에 만들어진다. 디스플레이 드라이버들에 최적화된 BCD 프로세스는 전형적으로 디스플레이를 구동하기 위한 이중-확산 금속-산화물-반도체(double-diffused metal-oxide-semiconductor)(DMOS) 디바이스들(예컨대, 30V 디바이스들), 로직 전산을 위한 표준 상보성 금속-산화물-반도체(complementary metal-oxide-semiconductor)(CMOS) 로직 디바이스들(예컨대, 1V 디바이스들), DMOS 디바이스들을 스위칭할 수 있는 전압까지 로직 디바이스 전압의 출력을 단계적으로 조종하는데 둘 다가 사용되는 브릿지 디바이스들(예컨대, 8V 디바이스들), 및 비휘발성 메모리를 가진다. 브릿지 디바이스들은 전형적으로 게이트 산화물이 더 두꺼운 CMOS 디바이스들이다. 브릿지 디바이스들은 칩 간 IO에 또한 사용된다. 비휘발성 메모리는 위에서 언급된 1T OTP 안티-퓨즈 비트셀들을 포함할 수 있다. 비휘발성 메모리는 설정 세팅들(configuration settings), 아날로그 트림(trim) 값들, 및 정정 세팅들을 저장하는데 사용된다. 설정 세팅들은 LCD 드라이버 칩이 구동하고 있는 디스플레이를 정의하는데 사용될 수 있다. 이는 하나의 디스플레이 드라이버 칩이 상이한 많은 디스플레이 스크린들에 사용되는 것을 허용한다. 설정 세팅은 디스플레이에서 제조 변동을 보상하는데 사용될 수 있는 아날로그 트림 세팅들을 포함할 수 있다. 예를 들어, 디스플레이가 약간 약한 하나의 컬러를 가지면, 디스플레이 드라이버는 해당 컬러를 약간 더 밝게 함으로써 보상할 수 있다. 이는 또한 감마 보정으로서 알려져 있다. 설정 세팅들은 디스플레이에서 나쁜 화소들을 보상하는데 사용될 수 있는 정정 세팅들을 또한 포함할 수 있다. 켜지지 않을 결함 화소가 있으면, 이는 인접 화소들을 더 밝게 함으로써 마스킹될 수 있다.Returning to the LCD display driver example, display drivers are used to control flat panel displays in smart phones, computer monitors, and televisions. Flat panel displays are often made of thin film transistors. These thin film transistors are typically made on glass substrates operating at voltages of about 30V. A BCD process optimized for display drivers typically requires double-diffused metal-oxide-semiconductor (DMOS) devices (e.g., 30V devices) to drive the display, logic computation For standard complementary metal-oxide-semiconductor (CMOS) logic devices (e.g., 1V devices), two to step the output of the logic device voltage up to a voltage capable of switching DMOS devices. bridge devices (eg, 8V devices), and non-volatile memory that are used. Bridge devices are typically CMOS devices with a thicker gate oxide. Bridge devices are also used for inter-chip IO. The non-volatile memory may include the 1T OTP anti-fuse bitcells mentioned above. Non-volatile memory is used to store configuration settings, analog trim values, and correction settings. Configuration Settings can be used to define the display the LCD driver chip is driving. This allows one display driver chip to be used for many different display screens. Configuration settings can include analog trim settings that can be used to compensate for manufacturing variations in the display. For example, if the display has one color that is slightly weak, the display driver can compensate by making that color slightly brighter. This is also known as gamma correction. Configuration settings may also include correction settings that may be used to compensate for bad pixels in the display. If there are defective pixels that will not light up, they can be masked by making neighboring pixels brighter.

위에서 언급된 바와 같이, 디스플레이 드라이버 BCD 프로세스의 하나의 예는 1V CMOS 코어 로직 디바이스들, 8V CMOS 브릿지 디바이스들, 30V DMOS 디바이스들 및 비휘발성 메모리로서 역할을 하는 1T OTP 안티-퓨즈 비트셀들을 포함할 것이다. 1T OTP 안티-퓨즈 비트셀들은 저전압 디바이스들(예컨대, 1V 코어 로직 디바이스들)과 브릿지 디바이스들(예컨대, 8V 디바이스들) 사이에 차이가 있을 때 문제가 있을 수 있다. 이 예에서, 디스플레이 드라이버 칩이 모바일 배터리 전력공급 제품에서 사용되면, 보통은 메모리가 저전압에서 동작하기를 원하고 있다. 그래서, 1V 전력 공급부는 0.9V로 떨어질 것으로 예상될 수 있다. 1T OTP 비트셀이 전형적으로 비트셀의 퓨즈 부분(즉, 판독/기입)을 위한 얇은(저전압) 게이트 산화물과 브릿지 디바이스들 또는 다른 선택 디바이스들을 위한 두꺼운 게이트 산화물을 사용한다. 비트셀의 VT는 두꺼운 게이트 산화물 부분에 의해 설정된다. 8V CMOS 디바이스들은 전형적으로 약 ~1V의 VT를 가지며, 이는 상당한 드레인-소스 전류를 생성하기 위해 게이트에서부터 웰까지 1V가 필요하다는 것을 의미하고, 1V 로직 디바이스들은 전형적으로 게이트 산화물 스트레스가 1V보다 클 경우 판독들에 대한 신뢰도 문제들을 가지며, 이는 장시간 자신의 디바이스 정격을 초과하여 작동될 때 게이트가 손상될 수 있다는 것을 의미한다. 게이트 손상은 프로그래밍되지 않은 안티-퓨즈가 프로그래밍되게 할 수 있다. 이는 동작 윈도우가 매우 작아지게 하는데, 왜냐하면 1T OTP 비트셀의 1V VT가 판독 동작을 위해 1V를 요구하고 일부 설계들이 저 전력을 성취하기 위해 낮은 전압들에서 동작할 필요가 있기 때문이다. 이 작은 동작 윈도우는 전형적인 회로 솔루션으로 (즉, 디바이스 드라이버 칩에 연결된 회로부를 사용하여) 또는 디바이스 솔루션으로 (즉, 디바이스 드라이버 칩의 1T OPT 비트셀들을 수정하여) 중 어느 하나로 해결될 수 있다. 이러한 전형적인 회로 솔루션은 게이트 전압이 판독 동작을 수행하기에 너무 낮거나 또는 너무 높아서, 칩의 게이트 또는 다른 부분들에 손상을 초래하지 않는 것을 보장하기 위해 VDD 공급을 부스팅하는 것 또는 더 높은 전력 공급부를 하향 조절하는 것 중 어느 하나에 의해 게이트 전압을 증가시키는 것을 수반한다. 전형적인 회로 솔루션은 영역을 증가시키고 상대적으로 더 높은 소비 전력을 가진다.As mentioned above, one example of a display driver BCD process would include 1V CMOS core logic devices, 8V CMOS bridge devices, 30V DMOS devices and 1T OTP anti-fuse bitcells serving as non-volatile memory. will be. 1T OTP anti-fuse bitcells can be problematic when there is a difference between low voltage devices (eg 1V core logic devices) and bridge devices (eg 8V devices). In this example, when the display driver chip is used in a mobile battery-powered product, it is usually desired for the memory to operate at a lower voltage. So, a 1V power supply can be expected to drop to 0.9V. A 1T OTP bitcell typically uses a thin (low voltage) gate oxide for the fuse portion of the bitcell (i.e. read/write) and a thick gate oxide for bridge devices or other select devices. The bit cell's VT is set by the thick gate oxide portion. 8V CMOS devices typically have a VT of about ~1V, which means they need 1V from gate to well to generate significant drain-to-source current, and 1V logic devices typically have gate oxide stress greater than 1V. It has reliability issues with the reads, which means that the gate can be damaged when operated beyond its device rating for long periods of time. Gate damage can cause an unprogrammed anti-fuse to be programmed. This makes the operating window very small, since the 1V VT of a 1T OTP bitcell requires 1V for a read operation and some designs need to operate at lower voltages to achieve low power. This small operating window can be addressed either with a traditional circuit solution (ie, using circuitry connected to the device driver chip) or with a device solution (ie, by modifying the 1T OPT bitcells of the device driver chip). This typical circuit solution is to either boost the VDD supply or connect to a higher power supply to ensure that the gate voltage is not too low or too high to perform a read operation, causing damage to the gate or other parts of the chip. This entails increasing the gate voltage either by regulating it down. Typical circuit solutions increase area and have relatively higher power consumption.

본 개시는 저전압 판독을 개선하기 위해 1-핑거 확산 영역이 아니라 멀티-핑거 확산 영역을 구현하는 것에 의한 1T OTP 안티-퓨즈 비트셀의 판독 동작에 필요한 VT의 감소를 설명한다. 본원의 1T OTP 안티-퓨즈 비트셀의 기술적인 장점들은 비트셀이 상대적으로 더 낮은 전압에서 판독되도록 하는 감소된 VT를 포함한다.This disclosure describes the reduction of VT required for a read operation of a 1T OTP anti-fuse bitcell by implementing multi-finger diffusions rather than 1-finger diffusions to improve low voltage readout. The technical advantages of the 1T OTP anti-fuse bitcell of the present disclosure include a reduced VT that allows the bitcell to be read at a relatively lower voltage.

도 1은 두꺼운 게이트 산화물 부분과 얇은 게이트 산화물 부분을 갖는 1T OTP 안티-퓨즈 비트셀의 단면도를 예시한다.1 illustrates a cross-sectional view of a 1T OTP anti-fuse bitcell having a thick gate oxide portion and a thin gate oxide portion.

구체적으로, 도 1은 두 개의 두께를 갖는 게이트 산화물 영역을 가지는 1T OTP 비트셀(100)을 예시한다. 1T OTP 비트셀(100)은 폴리실리콘 게이트(101)를 포함한다. 게이트 산화물 영역은 폴리실리콘 게이트(101) 아래에 있다. 게이트 산화물 영역은 소스/드레인 단자(들)(예컨대, 이 경우, 비트라인 BL(108))로부터 폴리실리콘 게이트(101)를 분리하는 유전체 층일 수 있다. BL(108)은 1T OTP 비트셀(100)의 드레인(112)(예컨대, N+ 드레인)을 주변 로직(예컨대, 1T OTP 비트셀(100)로부터 판독/에 기입하기 위한 열 로직)에 연결할 수 있는 전기 커넥션이다. 폴리실리콘 게이트(101) 아래의 게이트 산화물 영역은 두꺼운 IO 게이트 산화물(영역)(102)과 얇은 코어 게이트 산화물(영역)(104)을 포함한다. 두꺼운 IO 게이트 산화물(102)은 선택 디바이스로서 역할을 하고 얇은 코어 게이트 산화물(104)은 프로그래밍 영역(106)이 프로그래밍되는 것(즉, 프로그래밍된 다음 판독될 수 있는 안티-퓨즈)을 허용한다. 구체적으로, 얇은 코어 게이트 산화물(104)은 폴리실리콘 게이트(101)의 프로그래밍 영역(106)을 프로그래밍(예컨대, 단절)하는데 사용된다. 예시된 바와 같이, 1T OTP 비트셀(100)은 비트라인(BL)(108), 워드라인(WL)(114), N+ 도핑된 드레인 영역(112), 저농도 도핑된 드레인(LDD)(116), P- 도핑된 채널(118), 얕은 트렌치 격리(shallow trench isolation)(STI)(120), 및 확산 영역(110)을 포함한다. 확산 영역(110)은 P- 도핑된 채널(118)을 포함할 수 있지만, 그것으로 제한되지 않는다.Specifically, FIG. 1 illustrates a 1T OTP bitcell 100 having a gate oxide region with two thicknesses. The 1T OTP bitcell 100 includes a polysilicon gate 101. The gate oxide region is below the polysilicon gate 101 . The gate oxide region may be a dielectric layer separating the polysilicon gate 101 from the source/drain terminal(s) (eg, bitline BL 108 in this case). BL 108 may connect drain 112 (e.g. N+ drain) of 1T OTP bitcell 100 to peripheral logic (e.g. column logic to read from/write to 1T OTP bitcell 100). It is an electrical connection. The gate oxide region under the polysilicon gate 101 includes a thick IO gate oxide (region) 102 and a thin core gate oxide (region) 104. The thick IO gate oxide 102 serves as a select device and the thin core gate oxide 104 allows the programming region 106 to be programmed (ie, an anti-fuse that can be programmed and then read). Specifically, the thin core gate oxide 104 is used to program (eg, disconnect) the programming region 106 of the polysilicon gate 101 . As illustrated, the 1T OTP bitcell 100 includes a bitline (BL) 108, a wordline (WL) 114, an N+ doped drain region 112, and a lightly doped drain (LDD) 116. , a P-doped channel 118, shallow trench isolation (STI) 120, and a diffusion region 110. Diffusion region 110 may include, but is not limited to, a P-doped channel 118.

위에서 논의된 바와 같이, 비트셀의 전압 임계값(VT)은 두꺼운 IO 게이트 산화물에 의해 설정된다. 디바이스들은 일반적으로 목표 전압(예컨대, +/-10%)에서 동작하도록 설계된다. 그래서, 1V 디바이스가 0.9V 내지 1.1V에서 동작할 것으로 예상된다. 8V CMOS 디바이스들은 전형적으로 약 1V의 VT를 가지고 1V 로직 디바이스들은 전형적으로 1.1V보다 큰 장기 동작에 대해 신뢰도 문제를 가진다. 예를 들어, 판독 동작들이 1.1V를 초과하는 전압에서 일관되게 수행되면 비트셀의 수명은 감소될 수 있다. 예시적인 비트셀은 10년의 수명을 가질 수 있다. 그러나, 판독 동작들이 일관되게 1.1V를 초과하면, 1.1V를 초과하는 일관된 판독 동작에 의해 야기된 손상으로 인한 전류 누설의 결과로서 비트셀의 수명은 10년 미만으로 감소될 수 있다. 이는 판독 동작을 위한 목표 전압의 매우 작은 동작 윈도우가 1V VT 이상이지만 손상이 발생하기 시작할 수 있는 1.1V보다 크지 않은 결과를 초래한다. 예를 들어, 1V가 판독을 위해 게이트에 요구되는 약 1V의 VT를 갖는 1T OTP 비트셀(100)을 판독하는 것은 어려울 수 있다. 일부 저 전력 제품들은 감소된 전압들에서 동작한다. 1V/8V 1T OTP 비트셀이 1V 미만에서 판독하면, 프로그래밍된(파단된) 비트셀을 올바르게 감지할 만큼 전류가 충분하지 않을 수 있다.As discussed above, the bitcell's voltage threshold (VT) is set by the thick IO gate oxide. Devices are generally designed to operate at a target voltage (eg, +/-10%). So, expect a 1V device to operate from 0.9V to 1.1V. 8V CMOS devices typically have a VT of about 1V and 1V logic devices typically have reliability issues for long term operation greater than 1.1V. For example, the lifetime of a bitcell can be reduced if read operations are consistently performed at voltages in excess of 1.1V. An exemplary bitcell may have a lifespan of 10 years. However, if read operations consistently exceed 1.1V, the lifetime of the bitcell may be reduced to less than 10 years as a result of current leakage due to damage caused by consistent read operations exceeding 1.1V. This results in a very small operating window of the target voltage for a read operation above 1V VT but not greater than 1.1V where damage can begin to occur. For example, it can be difficult to read a 1T OTP bitcell 100 having a VT of about 1V where 1V is required on the gate to read. Some low power products operate at reduced voltages. If a 1V/8V 1T OTP bitcell reads less than 1V, it may not have enough current to correctly detect a programmed (broken) bitcell.

도 1의 1T OTP의 단면도는 위에서 언급된 1-핑거 확산 영역 구성 또는 멀티-핑거 확산 영역 구성을 예시하지 않는다. 그러나, 도 2는 1-핑거 확산 영역 구성을 예시하고 도 3은 멀티-핑거 확산 영역 구성을 예시한다.The cross-sectional view of the 1T OTP in FIG. 1 does not illustrate the above-mentioned 1-finger diffusion region configuration or multi-finger diffusion region configuration. However, Fig. 2 illustrates a one-finger diffusion region configuration and Fig. 3 illustrates a multi-finger diffusion region configuration.

도 2는 싱글-핑거 확산 영역을 갖는 1T OTP 안티-퓨즈 비트셀의 부감도를 예시한다.2 illustrates a bird's-eye view of a 1T OTP anti-fuse bitcell having a single-finger diffusion region.

구체적으로, 도 2는 1-핑거 확산 영역(202), 확산 영역(202) 위의 폴리실리콘 게이트(204), 및 확산 영역(202)에 연결된 비트 라인들(206)을 포함하는 1T OTP 안티-퓨즈 비트셀(200)을 예시한다. 비트 라인들(206)은 또한 열 로직에 연결될 수 있다. 1-핑거 확산 영역(202)은 반도체 웨이퍼 기판을 포함하며, 얕은 트렌치 격리 유전체가 이를 3 면들에서 다른 비트셀들로부터 분리한다.Specifically, FIG. 2 shows a 1T OTP anti- 1T OTP anti- The fuse bit cell 200 is exemplified. Bit lines 206 may also be coupled to column logic. The 1-finger diffusion region 202 includes a semiconductor wafer substrate, and a shallow trench isolation dielectric separates it from other bitcells on three sides.

도 2는 도 1의 두꺼운 IO 게이트 산화물(102)을 포함하는 (폴리실리콘 게이트(204) 아래의) 영역(208), 도 1의 얇은 코어 게이트 산화물(104)을 포함하는 (폴리실리콘 게이트(204) 아래의) 영역(210) 및, 도 1에 예시된 바와 같이, 폴리실리콘 게이트(204)가 두꺼운 IO 게이트 산화물(102)을 수용하기 위한 상위 위치로부터 얇은 코어 게이트 산화물(104)을 수용하기 위한 하위 위치로 전이하는 전이 영역(212)을 더 예시한다. 도 1은 도 2의 A-A 선으로부터 취해진 단면도일 수 있다는 것에 주의한다. 영역들(208, 210 및 212)의 로케이션들은, 도 1의 견지에서, 두꺼운 IO 게이트 산화물(102)을 포함하는 영역(208), 얇은 코어 게이트 산화물(104)을 포함하는 영역(210) 및 두꺼운 IO 게이트 산화물(102)이 얇은 코어 게이트 산화물(104)로 전이하는 부분을 포함하는 전이 영역(212)을 고려할 때 더 명확할 것이다.FIG. 2 shows a region 208 (below the polysilicon gate 204) containing the thick IO gate oxide 102 of FIG. 1, (polysilicon gate 204 ) below) region 210 and, as illustrated in FIG. 1 , polysilicon gate 204 to accommodate thin core gate oxide 104 from the upper position to accommodate thick IO gate oxide 102. A transition region 212 transitioning to a lower position is further illustrated. Note that FIG. 1 may be a cross-sectional view taken from line A-A in FIG. 2 . The locations of regions 208, 210 and 212 are, in terms of FIG. 1, region 208 containing thick IO gate oxide 102, region 210 containing thin core gate oxide 104 and thick It will be clearer when considering the transition region 212 that includes the transition from IO gate oxide 102 to thin core gate oxide 104 .

일 예로서, 도 2의 1-핑거 1T OTP 비트셀은 28nm 1.2V/8V/32V 디스플레이 드라이버 프로세스에서 구현될 수 있다. 위에서 언급된 바와 같이, 1T OTP 비트셀은 선택 디바이스로서 역할을 하는 영역(208)의 두꺼운 IO 게이트 산화물(예컨대, 8V)과, 프로그래밍하기 위한 영역(210)의 얇은 코어 게이트 산화물(예컨대, 1.2V)을 가질 수 있다. 1T OTP 비트셀(200)의 크기는 1T OTP 비트셀을 행 및 열 로직에 피치 정합(pitch match)하는데 필요한 것보다 크다. 게이트 산화물을 파단시킴으로써 비트들을 프로그래밍하는 OTP 안티-퓨즈 비트셀들은 영구적 저저항 필라멘트를 형성하기 위해 파단 동안 형성된 필라멘트를 통해 충분한 전류를 흐르게 할 필요가 있다. 파단 요건 동안의 이 높은 전류는 비트셀 또는 주변 회로들 중 어느 하나가 필요한 전류를 공급할 만큼 충분히 커지게 할 수 있다. 비트셀의 폭(W)은 허용된 최소 폭보다 커야 할 필요가 있을 수 있거나, 또는 인터커넥트는 전류/전압 강하를 피하기 위해 인터커넥트 저항을 감소시키기 위해 허용되는 최소보다 커야 할 필요가 있을 수 있거나 또는 BL 또는 WL의 폭은 전류를 구동하는데 필요한 최소보다 커야 할 필요가 있을 수 있다. 허용되는 최소 폭은 설계 규칙 매뉴얼(design rule manual)(DRM)에 기초하여 설정될 수 있고, 예를 들어, 제작 설비가 제조할 수 있는 것의 결과로서 결정될 수 있다.As an example, the 1-finger 1T OTP bitcell of FIG. 2 can be implemented in a 28nm 1.2V/8V/32V display driver process. As mentioned above, a 1T OTP bitcell has a thick IO gate oxide (e.g., 8V) in region 208 serving as the select device, and a thin core gate oxide (e.g., 1.2V) in region 210 for programming. ) can have. The size of the 1T OTP bitcell 200 is larger than that required to pitch match the 1T OTP bitcell to the row and column logic. OTP anti-fuse bitcells that program bits by fracturing the gate oxide need to have sufficient current flow through the filament formed during fracturing to form a permanent low-resistance filament. This high current during breakdown requirements can cause either the bitcell or peripheral circuits to become large enough to supply the required current. The bitcell width (W) may need to be larger than the minimum allowed width, or the interconnect may need to be larger than the minimum allowed to reduce the interconnect resistance to avoid current/voltage drop, or the BL Or the width of WL may need to be greater than the minimum required to drive current. The minimum width allowed can be set based on a design rule manual (DRM), and can be determined as a result of what a manufacturing facility can manufacture, for example.

1T OTP 비트셀을 프로그래밍하기 위해, 충분한 전압/전류가 폴리실리콘 게이트(204)에 인가되어 얇은 코어 게이트 산화물(102)에 파단을 야기하여 영역(210)에 포함되는 얇은 코어 게이트 산화물(102)을 통해 저저항 경로를 제공하는 필라멘트를 생성할 수 있다. 필라멘트는 얇은 코어 게이트 산화물(102)에서부터 두꺼운 IO 게이트 산화물(104)로의 전이(예컨대, 전이 영역(212))에서 바로 형성될 수 있거나 또는 필라멘트는, 전이 영역(212)에 형성되는 것이 아니라, 얇은 코어 게이트 산화물(102) 자체에 형성될 수 있다.To program a 1T OTP bitcell, sufficient voltage/current is applied to the polysilicon gate 204 to cause a break in the thin core gate oxide 102 and through the thin core gate oxide 102 contained in region 210. It is possible to create a filament that provides a low-resistance path. Filaments may be formed directly at the transition from thin core gate oxide 102 to thick IO gate oxide 104 (e.g., transition region 212) or filaments may be formed in a thin layer rather than formed in transition region 212. may be formed on the core gate oxide 102 itself.

도 2는 폴리실리콘 게이트(204)에 의해 덮이는 1-핑거 확산 영역(202)의 폭(W)을 추가로 예시한다. 1T OTP 비트셀을 프로그래밍하기 위한 전압/전류 요건으로 인해, 폭(W)은 프로세스에서 허용된 최소보다 훨씬 크다. 이는 충분한 전류가 게이트 산화물 파단 로케이션에서부터 트랜지스터의 채널을 통해 비트 라인(206)까지 흐르게 하여 영구적 저저항 필라멘트를 형성하는데 필요하다.2 further illustrates the width W of the 1-finger diffusion region 202 covered by the polysilicon gate 204 . Due to the voltage/current requirements for programming the 1T OTP bitcell, the width (W) is much larger than the minimum allowed in the process. This is necessary to allow sufficient current to flow from the gate oxide break location through the channel of the transistor to the bit line 206 to form a permanent low resistance filament.

도 3은 본 개시의 일 실시예에 따른 멀티-핑거 확산 영역을 갖는 1T OTP 비트셀의 부감도를 예시한다.3 illustrates a bird's-eye view of a 1T OTP bitcell having a multi-finger diffusion region according to an embodiment of the present disclosure.

구체적으로, 도 3은 폴리실리콘 게이트(204), 비트 라인들(206) 및 영역들(208, 210 및 212)에 관해 도 2와 유사한 1T OTP 안티-퓨즈 비트셀(300)을 예시한다. 도 1은 또한 도 3의 C-C 선으로부터 취해진 단면일 수 있다는 것에 주의한다.Specifically, FIG. 3 illustrates a 1T OTP anti-fuse bitcell 300 similar to FIG. 2 with respect to the polysilicon gate 204, bit lines 206 and regions 208, 210 and 212. Note that FIG. 1 may also be a cross section taken from line C-C in FIG. 3 .

1T OTP 안티-퓨즈 비트셀(300)은 (i) 제1 핑거(304)(3-핑거 확산 영역(302)의 최하위 수평 영역), (ii) 제2 핑거(306)(3-핑거 확산 영역(302)의 중간 수평 영역) 및 (iii) 제3 핑거(308)(3-핑거 확산 영역(302)의 최상위 수평 영역)를 포함하는 3-핑거 확산 영역(302)을 1T OTP 비트셀(300)이 포함한다는 점에서 도 2의 1T OTP 안티-퓨즈 비트셀과 상이하다. 제1, 제2 및 제3 핑거들(304, 306 및 308)은 확산 영역(302)에 슬롯들(303)을 생성함으로써 형성될 수 있다. 슬롯들(303)은 확산(웨이퍼 표면) 영역(202)으로 절단되는 얕은 트렌치 격리(STI)에 의해 형성될 수 있다. 이 비트셀에서, 세 개의 핑거(304, 306, 및 308)는 다수의 비트셀들 사이의 공간이 (위에서 논의된 바와 같이) 필요한 것보다 커서, 1-핑거를 세 개로 바꾸는 것이 가능하기 때문에 형성될 수 있다. 제1, 제2 및 제3 핑거들(304, 306 및 308)은 확산 영역(202)의 하위 영역들이라고 또한 지칭될 수 있다. 확산 영역(202)은 1T OTP 비트셀(300)에 의해 실제로 요구된 것보다 더 커서 파단 동안 저저항 필라멘트를 형성하기 위해 프로그램 중에 필요한 전류를 제공하기에 충분한 큰 공간을 디바이스들을 위한 주변 회로들에 허용한다. 또한, 도 3의 1T OTP 비트셀(300)은 도 2의 1T OTP 비트셀(200)과 동일한 크기일 수 있는데, 도 2의 1T OTP 비트셀(200)의 폴리실리콘 게이트(204)가 주변 회로들에 정확하게 피치 정합하는 그리고 또한 큰 주변 디바이스들을 허용하는 추가 공간을 가지기 때문이다.The 1T OTP anti-fuse bitcell 300 includes (i) a first finger 304 (lowest horizontal region of the 3-finger diffusion region 302), (ii) a second finger 306 (the 3-finger diffusion region) 3-finger diffusion region 302 including (middle horizontal region of (302)) and (iii) a third finger 308 (the uppermost horizontal region of 3-finger diffusion region 302) as a 1T OTP bitcell (300). ) is different from the 1T OTP anti-fuse bitcell of FIG. 2 in that it includes. First, second and third fingers 304 , 306 and 308 may be formed by creating slots 303 in diffusion region 302 . Slots 303 may be formed by shallow trench isolation (STI) cut into diffusion (wafer surface) region 202 . In this bitcell, three fingers 304, 306, and 308 are formed because the spacing between multiple bitcells is larger than necessary (as discussed above), making it possible to turn a one-finger into three. It can be. First, second and third fingers 304 , 306 and 308 may also be referred to as sub-regions of diffusion region 202 . The diffusion region 202 is larger than actually required by the 1T OTP bitcell 300, leaving enough space in the peripheral circuits for the devices to provide the current needed during programming to form a low-resistance filament during fracture. allow In addition, the 1T OTP bitcell 300 of FIG. 3 may have the same size as the 1T OTP bitcell 200 of FIG. 2 , and the polysilicon gate 204 of the 1T OTP bitcell 200 of FIG. 2 is a peripheral circuit. This is because it has additional space to precisely pitch match to the s and also allows for large peripheral devices.

이 3-핑거 확산 영역(302) 구조는 폴리실리콘 게이트(204)가 X 및 Y 방향들에서 제1 핑거(304) 위로 연장하는 제1 게이트 영역, 폴리실리콘 게이트(204)가 X 및 Y 방향들에서 제2 핑거(306) 위로 연장하는 제2 게이트 영역, 및 폴리실리콘 게이트(204)가 X 및 Y 방향들에서 제3 핑거(308) 위로 연장하는 제3 게이트 영역인 세 개의 게이트 영역의 형성을 초래한다. 이들 세 개의 게이트 영역은 도 5b를 볼 때 더 명확하게 될 것이다.This 3-finger diffusion region 302 structure has a first gate region in which the polysilicon gate 204 extends over the first finger 304 in the X and Y directions, the polysilicon gate 204 in the X and Y directions. a second gate region extending over the second finger 306, and a third gate region in which the polysilicon gate 204 extends over the third finger 308 in the X and Y directions. cause These three gate regions will become clearer when looking at FIG. 5B.

게다가, 도 3에 예시된 바와 같이, 폴리실리콘 게이트(204)에 의해 덮이는 제1 핑거(304)의 폭(W1)이 도 2의 1-핑거 확산 영역(202)의 폭(W) 미만이며, 폴리실리콘 게이트(204)에 의해 덮이는 제2 핑거(306)의 폭(W2)이 도 2의 1-핑거 확산 영역(202)의 폭(W) 미만이고 폴리실리콘 게이트(204)에 의해 덮이는 제3 핑거(308)의 폭(W3)이 도 2의 1-핑거 확산 영역(202)의 폭(W) 미만이다. 더 좁은 폭들(W1, W2 및 W3)은 (1-핑거 확산 영역(202)의 폭(W)과 대조적으로) 1T OTP 비트셀(300)의 (판독) VT가 도 2의 1T OTP 비트셀(200)의 VT 미만이 되는 것을 허용한다. 도 3에 예시된 바와 같이, 제1 핑거(304)의 폭(W1)과 제3 핑거(308)의 폭(W3)은 제2 핑거(306)의 폭(W2)보다 좁고, 제2 핑거(306)의 폭(W2)은 저저항 필라멘트를 적절히 형성(예컨대, 고 전압이 얇은 게이트 산화물을 파단 또는 단절하여 저저항 필라멘트를 형성함)하기 위해 파단 동안 충분한 전류 흐름을 허용할 만큼 충분히 넓다. 게다가, 제1, 제2 및 제3 핑거들(304, 306 및 308)의 폭들(W1, W2 및 W3)은 동일할 수 있다. 도 3에 예시된 바와 같이, 제1, 제2 및 제3 핑거들(304, 306 및 308)의 길이들과 슬롯들(303)의 길이들은 X 방향으로 연장되고 제1, 제2 및 제3 핑거들(304, 306 및 308)의 폭들과 슬롯들(303)의 폭들은 Y 방향으로 연장된다. 슬롯들(303)의 길이들은 정의된 제1, 제2 및 제3 핑거들(304, 306 및 308)의 길이들과 동일하거나, 그 길이들 미만이거나 또는 그것들을 초과할 수 있다. 게다가, 슬롯들(303)의 각각의 폭들은 동일할 수 있거나 또는 그것들은 서로 상이할 수 있다. 추가로, 슬롯들(303)의 폭들은 제1, 제2 및/또는 제3 핑거들(304, 306 및 308)의 폭들 중 임의의 것과 동일하거나, 그 미만이거나 또는 그것을 초과할 수 있다. 제1 핑거(304)의 폭(W1)은 제3 핑거(308)의 폭(W3)과 동일하거나, 그 미만이거나 또는 그것을 초과할 수 있다. 제1 및 제3 핑거들(304 및 308)은 더 낮은 전압 판독을 허용할 만큼 충분히 좁고 제2 핑거(306)는 파단 동안 얇은 게이트 산화물을 통해 저저항 필라멘트를 형성하도록 프로그래밍하는 중에 필요한 전류를 허용하기 위한 충분한 폭(W2)을 제공하기 위해서 더 넓다.Furthermore, as illustrated in FIG. 3 , the width W1 of the first finger 304 covered by the polysilicon gate 204 is less than the width W of the one-finger diffusion region 202 in FIG. , and the width W2 of the second finger 306 covered by the polysilicon gate 204 is less than the width W of the 1-finger diffusion region 202 of FIG. 2 and the polysilicon gate 204 The width (W3) of the third finger 308 covered by the ? is less than the width (W) of the 1-finger diffusion region 202 in FIG. The narrower widths W1, W2, and W3 (in contrast to the width W of the 1-finger diffusion region 202) indicate that the (read) VT of the 1T OTP bitcell 300 is the same as the 1T OTP bitcell ( 200). As illustrated in FIG. 3, the width W1 of the first finger 304 and the width W3 of the third finger 308 are narrower than the width W2 of the second finger 306, and the second finger ( The width W2 of 306 is sufficiently wide to allow sufficient current flow during breakage to properly form a low-resistance filament (eg, a high voltage breaks or breaks a thin gate oxide to form a low-resistance filament). Moreover, the widths W1, W2 and W3 of the first, second and third fingers 304, 306 and 308 may be the same. As illustrated in FIG. 3, the lengths of the first, second and third fingers 304, 306 and 308 and the lengths of the slots 303 extend in the X direction and the first, second and third The widths of the fingers 304, 306 and 308 and the widths of the slots 303 extend in the Y direction. The lengths of the slots 303 may be equal to, less than or greater than the defined lengths of the first, second and third fingers 304, 306 and 308. Moreover, the widths of each of the slots 303 may be the same or they may be different from each other. Additionally, the widths of the slots 303 may be equal to, less than or greater than any of the widths of the first, second and/or third fingers 304, 306 and 308. The width W1 of the first finger 304 may be equal to, less than, or greater than the width W3 of the third finger 308 . The first and third fingers 304 and 308 are narrow enough to allow lower voltage readings and the second finger 306 allows the current required during programming to form a low resistance filament through the thin gate oxide during fracture. wider to provide a sufficient width (W2) for

도 3의 레이아웃은 제조 중에 슬롯들(303)의 단부들이 둥글게 되고 더 짧아지게 하는 얼마간의 코너 라운딩을 가질 가능성이 있다. 슬롯들(303)은 코너 라운딩을 보상하기 위해 확장될 수 있다.The layout of Figure 3 is likely to have some corner rounding which causes the ends of the slots 303 to be rounded and shorter during manufacture. Slots 303 can be widened to compensate for corner rounding.

멀티-핑거 확산 영역(302)은 두 개의 핑거 또는 네 개의 핑거를 또한 포함할 수 있다. 추가적인 핑거들이, 본 개시의 범위로부터 벗어남 없이, 이용 가능한 공간의 양에 의존하여, 가능할 수 있다. 위에서 유사하게 설명된 바와 같이, 두 개, 세 개 또는 네 개의 핑거 등이 있는 1T OTP 안티-퓨즈 비트셀로부터 데이터를 판독하는데 필요한 전압 임계값은 확산 영역을 가지며 1-핑거만 있는 싱글-핑거 1T OTP 안티-퓨즈 비트셀의 데이터를 판독하는데 필요한 전압 임계값보다 낮다.The multi-finger diffusion region 302 can also include two fingers or four fingers. Additional fingers may be possible, depending on the amount of space available, without departing from the scope of this disclosure. As similarly described above, the voltage threshold required to read data from a 1T OTP anti-fuse bitcell with two, three or four fingers, etc., is a single-finger 1T with only 1-finger with a diffusion region. Below the voltage threshold required to read the data of the OTP anti-fuse bitcell.

도 4는 본 개시의 일 실시예에 따른 예시적인 전류 흐름들을 포함하는 3-핑거 확산 영역을 갖는 1T OTP 비트셀의 부감도를 예시한다. 도 4는 필라멘트가 1T OTP 비트셀(400)의 우측 하부 코너에 형성될 경우의 전류 흐름의 경로를 도시하는 화살표들(402)을 포함한다.4 illustrates an overhead view of a 1T OTP bitcell with 3-finger diffusion region including exemplary current flows according to an embodiment of the present disclosure. FIG. 4 includes arrows 402 showing the path of current flow when a filament is formed in the lower right corner of the 1T OTP bitcell 400 .

구체적으로, 도 4는, 가능한 하나의 파단 지점(401)과 전류 경로들(화살표들)(402)이 예시된다는 것을 제외하면, 도 3의 1T OTP 비트셀(300)과 동일한 1T OTP 비트셀(400)을 예시한다. 1T OTP 비트셀(400)의 프로그래밍 동안, 영역(212)에서 얇은 코어 게이트 산화물(104)(도 1 참조)을 파단할 만큼 충분히 큰 전압(예컨대, 프로그래밍 전압)이 얇은 게이트 코어 산화물(104)에 인가된다. 프로그래밍 전압은 두꺼운 게이트 디바이스의 VT보다 훨씬 높다. 도 4는 파단 지점을 제1 핑거(304) 근처에 있는 것으로서 예시한다. 파단 지점(401)에서의 파단의 결과로서, 제1, 제2 및 제3 핑거들(304, 306 및 308)은 얇은 게이트 산화물(104)에 단락된다. 파단 지점(401)의 로케이션은 영역들(210 및 212)에서의 어디 곳이든 될 수 있다. 작은 필라멘트가 얇은 게이트 산화물(104)의 랜덤 로케이션에 형성될 때 1T OTP 비트셀(400)이 모든 핑거들(304, 306 및 308)을 사용하는 경우, 모든 핑거들(304, 306 및 308)은 BL들(206)이 위치된 멀티-핑거 확산 영역(302)의 옆 그리고 또한 얇은 게이트 코어 산화물(104) 둘 다에서 단락되어야 한다. BL들(206)이 위치된 측에서 금속(예컨대, 금속 접촉)과 단락될 수 있다. 얇은 게이트 코어 산화물(104)에서, 단락은 폴리실리콘 게이트(204) 하의 확산부에 또는 폴리실리콘 게이트(204) 하에서부터 연장하는 확산부에 있을 수 있고 단락은 소스/드레인 영역에서 있을 수 있다.Specifically, FIG. 4 is a 1T OTP bitcell (which is identical to the 1T OTP bitcell 300 of FIG. 400) is exemplified. During programming of the 1T OTP bitcell 400, a voltage (e.g., programming voltage) high enough to break the thin core gate oxide 104 (see FIG. 1) in region 212 is applied to the thin gate core oxide 104. is authorized The programming voltage is much higher than the VT of thick gate devices. 4 illustrates the fracture point as being near the first finger 304 . As a result of fracture at fracture point 401 , first, second and third fingers 304 , 306 and 308 are shorted to thin gate oxide 104 . The location of break point 401 can be anywhere in regions 210 and 212 . If a 1T OTP bitcell 400 uses all fingers 304, 306 and 308 when small filaments are formed at random locations on thin gate oxide 104, then all fingers 304, 306 and 308 are It should be shorted both to the side of the multi-finger diffusion region 302 where the BLs 206 are located and also to the thin gate core oxide 104. It may be shorted to metal (eg, metal contact) on the side where the BLs 206 are located. In thin gate core oxide 104, the short can be in the diffusion under the polysilicon gate 204 or in the diffusion extending from under the polysilicon gate 204 and the short can be in the source/drain region.

파단 지점(401)에서의 파단 시, 전류는 BL들(206)에의 금속 접촉들에 도달하기 위해 제1, 제2 및 제3 핑거들(304, 306 및 308)의 각각을 따르는 전류 경로들(402)을 따라 이동할 것이다. 이는 제1, 제2 및 제3 핑거들(304, 306 및 308)을 따르는 금속 접촉들과 파단 지점(401) 사이에 세 개의 경로를 제공한다. 제1, 제2 및 제3 핑거들(304, 306 및 308)의 사용은 1T OTP 비트셀(400)의 전체 폭(예컨대, 폭 W1, W2 및 W3)이 프로그래밍 및 판독을 위한 전류 경로로서 사용되는 것을 보장한다. 1T OTP 비트셀(400)을 설계할 때 레이아웃은 임의의 프로세스 바이어스들을 고려할 수 있다.Upon breakage at break point 401, current flows along current paths ( 402) will move along. This provides three paths between the fracture point 401 and the metal contacts along the first, second and third fingers 304, 306 and 308. The use of the first, second, and third fingers 304, 306, and 308 allows the full width (e.g., widths W1, W2, and W3) of the 1T OTP bitcell 400 to be used as a current path for programming and reading. guaranteed to be When designing the 1T OTP bitcell 400, the layout can account for arbitrary process biases.

개별 폭들(W1, W2 및 W3)(도 3 참조) 중 일부가 폭(W)(도 2 참조)보다 더 좁음으로 인해, 1T OTP 비트셀(400)이 프로그래밍된 후 판독 동작을 수행하는 데에는 1T OTP 비트셀(400)보다 더 적은 게이트 전압이 요구된다. 1T OTP 비트셀(400)은 폴리실리콘 게이트(204)가 매우 높은 전압에 있는 경우 프로그래밍 동안 전류를 전도하기 위해 세 개의 핑거(304, 306 및 308) 모두를 사용할 것이다. 저전압 판독 동안 전류는 최소 폭을 갖는 좁은 핑거들(304 및 308)을 통해서만 흐를 가능성이 높을 것이다.Because some of the individual widths W1, W2, and W3 (see FIG. 3) are narrower than the width W (see FIG. 2), it takes 1T to perform a read operation after the 1T OTP bitcell 400 is programmed. A lower gate voltage than OTP bitcell 400 is required. The 1T OTP bitcell 400 will use all three fingers 304, 306 and 308 to conduct current during programming when the polysilicon gate 204 is at a very high voltage. During a low voltage read, current will most likely only flow through the narrow fingers 304 and 308, which have the smallest width.

도 5a는 1T OTP 안티-퓨즈 비트셀의 싱글-핑거 확산 영역을 예시하기 위한 도 2의 B-B 선을 따르는 단면도를 예시한다. 구체적으로, 도 5a에 예시된 바와 같이 폴리실리콘 게이트(500) 아래 및 두 개의 STI 영역(503) 사이에 1-핑거 확산 영역(502)이 있다.5A illustrates a cross-sectional view taken along line B-B of FIG. 2 to illustrate a single-finger diffusion region of a 1T OTP anti-fuse bitcell. Specifically, there is a one-finger diffusion region 502 below the polysilicon gate 500 and between the two STI regions 503 as illustrated in FIG. 5A.

도 5b는 본 개시의 일 실시예에 따른 1T OTP 안티-퓨즈 비트셀의 3-핑거 확산 영역을 예시하기 위한 도 3의 D-D 선을 따르는 단면도를 예시한다. 구체적으로는, 도 5b에 예시된 바와 같이, 세 개의 확산 영역이 있으며, 이는 도 3 및 도 4를 참조하여 논의된 바와 같은 제1 핑거(304), 제2 핑거(306) 및 제3 핑거(308)에 대응할 수 있다. 세 개의 확산 영역(즉, 제1, 제2 및 제3 핑거들(304, 306 및 308))은 자신들 사이에 STI 산화물(STI 영역들(503))로 격리된 실리콘 웨이퍼 표면을 갖는 슬롯들(303)(도 3 참조)을 형성함으로써 형성된다.5B illustrates a cross-sectional view taken along line D-D of FIG. 3 to illustrate a 3-finger diffusion region of a 1T OTP anti-fuse bitcell according to an embodiment of the present disclosure. Specifically, as illustrated in FIG. 5B, there are three diffusion regions, which include a first finger 304, a second finger 306, and a third finger (as discussed with reference to FIGS. 3 and 4). 308) can be addressed. The three diffusion regions (i.e., first, second and third fingers 304, 306 and 308) are slots with a silicon wafer surface isolated with STI oxide (STI regions 503) between them. 303) (see Fig. 3).

STI를 형성하는 프로세스는 전형적으로 확산 영역 옆의 STI 산화물에 작은 리세스(recess)를 형성한다. 이 리세스는 게이트(500)의 도전성 게이트 재료가 작은 리세스의 에지 주위에서 떨어지는 것을 허용한다. 이는 게이트(500)가 작은 리세스(504)의 맨 끝 에지에서 확산 영역의 양 측에 있게 한다. 이는 게이트(500)로부터 확산 영역의 가장 가까운 코너로의 전기장을 증가시킨다. 이 증가된 전기장은 작은 리세스(504)가 없더라도 발생할 수 있는데, 폴리실리콘 게이트(204)로부터 STI를 통해 확산 영역(308)의 측벽까지 연장하는 전기 프린징 장(electric fringing field)들이 여전히 있을 것이기 때문이다. 이 증가된 전기장은 1-핑거 1T OTP 비트셀과 달리 3-핑거 1T OTP 비트셀의 VT를 감소시킨다.The process of forming the STI typically forms a small recess in the STI oxide next to the diffusion region. This recess allows the conductive gate material of gate 500 to drip around the edge of the small recess. This causes the gate 500 to be on either side of the diffusion region at the far edge of the small recess 504. This increases the electric field from gate 500 to the nearest corner of the diffusion region. This increased electric field can occur even without the small recess 504, as there will still be electric fringing fields extending from the polysilicon gate 204 through the STI to the sidewall of the diffusion region 308. Because. This increased electric field reduces VT of the 3-finger 1T OTP bitcell, unlike the 1-finger 1T OTP bitcell.

도 6은 싱글-핑거 확산 영역을 각각이 가지는 인접한 두 개의 1T OTP 안티-퓨즈 비트셀(600)을 예시한다. 구체적으로, 인접한 두 개의 1T OTP 안티-퓨즈 비트셀은 도 2에 예시된 1T OTP 안티-퓨즈 비트셀(200) 구조를 포함할 수 있다. 인접한 두 개의 1T OTP 비트셀(600)은 동일한 BL들(206)을 공유한다.6 illustrates two adjacent 1T OTP anti-fuse bitcells 600 each having a single-finger diffusion region. Specifically, two adjacent 1T OTP anti-fuse bitcells may include the 1T OTP anti-fuse bitcell 200 structure illustrated in FIG. 2 . Two adjacent 1T OTP bitcells 600 share the same BLs 206.

도 7은 본 개시의 일 실시예에 따른 3-핑거 확산 영역을 각각이 가지는 인접한 두 개의 1T OPT 안티-퓨즈 비트셀(700)을 예시한다. 구체적으로, 인접한 두 개의 1T OPT 안티-퓨즈 비트셀은 도 3에 예시된 1T OTP 안티-퓨즈 비트셀(300) 구조를 포함할 수 있다. 인접한 두 개의 1T OTP 비트셀(700)은 동일한 BL들(206)을 공유한다.7 illustrates two adjacent 1T OPT anti-fuse bitcells 700 each having a 3-finger diffusion region according to an embodiment of the present disclosure. Specifically, two adjacent 1T OPT anti-fuse bitcells may include the 1T OTP anti-fuse bitcell 300 structure illustrated in FIG. 3 . Two adjacent 1T OTP bitcells 700 share the same BLs 206.

도 8은 본 개시의 일 실시예에 따른 1T OTP 안티-퓨즈 비트셀을 제조하기 위해 수행되는 다양한 동작들을 포함하는 흐름도(800)를 예시한다.8 illustrates a flow diagram 800 including various operations performed to fabricate a 1T OTP anti-fuse bitcell according to one embodiment of the present disclosure.

구체적으로, 흐름도(800)는 적어도 두 개의 하위 영역을 포함하는 확산 영역을 형성하는 동작(802)을 포함하며, 적어도 두 개의 하위 영역은 하나 이상의 로케이션에서 서로 격리된다.Specifically, flow diagram 800 includes operation 802 of forming a diffusion region comprising at least two sub-regions, the at least two sub-regions being isolated from each other at one or more locations.

흐름도(800)는 또한 확산 영역 위에 게이트 산화물 영역을 형성하는 동작(804)을 포함하며, 게이트 산화물 영역은 얇은 게이트 산화물 영역과 두꺼운 게이트 산화물 영역을 포함한다.Flow diagram 800 also includes an operation 804 of forming a gate oxide region over the diffusion region, the gate oxide region including a thin gate oxide region and a thick gate oxide region.

추가로, 흐름도(800)는 게이트 산화물 영역 위에 게이트를 형성하는 동작(806)을 포함한다.Additionally, flow diagram 800 includes an operation 806 of forming a gate over the gate oxide region.

도 9는 집적 회로를 나타내는 설계 데이터 및 명령들을 변환하고 검증하기 위해 집적 회로(또는 위에서 설명된 바와 같은 OTP 비트셀)와 같은 제조물품의 설계, 검증, 및 제작 동안 사용되는 예시적인 프로세스들의 세트(900)를 예시한다. 이들 프로세스들의 각각은 다수의 모듈들 또는 동작들로서 구조화되고 가능화될 수 있다. 'EDA'라는 용어는 'Electronic Design Automation'라는 용어를 의미한다. 이들 프로세스들은 설계자에 의해 공급되는 정보로 제품 아이디어(910)의 생성을 시작하고, 정보는 EDA 프로세스들의 세트(912)를 사용하는 제조물품을 생성하도록 변환된다. 설계가 완료될 때, 설계는 테이프아웃되며(934), 집적 회로에 대한 아트워크(예컨대, 기하학적 패턴들)가 마스크 세트를 제조하기 위한 제작 시설에 보내진 다음, 집적 회로를 제조하는데 사용된다. 테이프아웃 후, 반도체 다이가 제작되고(936) 패키징 및 조립 프로세스들(938)이 수행되어 완성된 집적 회로를 생산한다(940).9 is a set of exemplary processes used during the design, verification, and fabrication of an article of manufacture such as an integrated circuit (or OTP bitcell as described above) to convert and verify design data and instructions representing the integrated circuit ( 900) is exemplified. Each of these processes may be structured and enabled as a number of modules or operations. The term 'EDA' stands for 'Electronic Design Automation'. These processes initiate the creation of a product idea 910 with information supplied by a designer, and the information is transformed to create an article of manufacture using a set of EDA processes 912 . When the design is complete, the design is taped out 934 and the artwork for the integrated circuit (eg, geometric patterns) is sent to a fabrication facility to fabricate a mask set and then used to fabricate the integrated circuit. After tapeout, a semiconductor die is fabricated (936) and packaging and assembly processes (938) are performed to produce a finished integrated circuit (940).

회로 또는 전자 구조에 대한 사양들은 저수준 트랜지스터 재료 레이아웃들에서 고수준 디스크립션 언어들까지 다양할 수 있다. 고수준의 표현이 VHDL, Verilog, SystemVerilog, SystemC, MyHDL 또는 OpenVera와 같은 하드웨어 디스크립션 언어(hardware description language)('HDL')를 사용하여 회로들 및 시스템들을 설계하는데 사용될 수 있다. HDL 디스크립션은 로직 수준 레지스터 전송 수준(register transfer level)('RTL') 디스크립션, 게이트 수준 디스크립션, 레이아웃 수준 디스크립션, 또는 마스크 수준 디스크립션으로 변환될 수 있다. 더 상세한 디스크립션인 각각의 하위 표현 수준이 더 많은 유용한 세부사항, 예를 들어, 디스크립션을 포함하는 모듈들에 대한 더 많은 세부사항들을 설계 디스크립션에 추가한다. 더 상세한 디스크립션들인 더 낮은 표현 수준들은 컴퓨터에 의해 생성되거나, 설계 라이브러리로부터 도출되거나, 또는 다른 설계 자동화 프로세스에 의해 생성될 수 있다. 더 상세한 디스크립션들을 특정하기 위한 더 낮은 표현 언어 수준에서의 사양 언어의 일 예가 SPICE이며, 이는 많은 아날로그 컴포넌트들이 있는 회로들의 상세한 설명들을 위해 사용된다. 각각의 표현 수준에서의 디스크립션들은 해당 층의 대응하는 도구들(예컨대, 공식 검증 도구)에 의해 사용될 수 있다. 설계 프로세스가 도 9에 묘사된 시퀀스를 사용할 수 있다. 설명되는 프로세스들은 EDA 제품들(또는 도구들)에 의해 가능화된다.Specifications for a circuit or electronic structure can range from low-level transistor material layouts to high-level description languages. A high level representation can be used to design circuits and systems using a hardware description language ('HDL') such as VHDL, Verilog, SystemVerilog, SystemC, MyHDL or OpenVera. An HDL description can be converted to a logic level register transfer level ('RTL') description, a gate level description, a layout level description, or a mask level description. Each sub-representation level that is a more detailed description adds more useful details to the design description, eg more details about the modules that contain the description. Lower representation levels, which are more detailed descriptions, may be computer generated, derived from a design library, or generated by other design automation processes. One example of a specification language at a lower expression language level for specifying more detailed descriptions is SPICE, which is used for detailed descriptions of circuits with many analog components. Descriptions at each representation level may be used by corresponding tools of that layer (eg formal verification tools). The design process may use the sequence depicted in FIG. 9 . The processes described are enabled by EDA products (or tools).

시스템 설계(914) 동안, 제조될 집적 회로의 기능이 특정된다. 설계는 소비 전력, 성능, 면적(물리적 및/또는 코드 라인들)과 같은 원하는 특성들, 및 비용의 절감 등을 위해 최적화될 수 있다. 설계의 상이한 유형들의 모듈들 또는 컴포넌트들로의 파티셔닝은 이 스테이지에서 일어날 수 있다.During system design 914, the functionality of the integrated circuit to be fabricated is specified. The design may be optimized for desired characteristics such as power consumption, performance, area (physical and/or code lines), cost reduction, and the like. Partitioning of the design into modules or components of different types may occur at this stage.

로직 설계 및 기능 검증(916) 동안, 회로에서의 모듈들 또는 컴포넌트들은 하나 이상의 디스크립션 언어에서 특정되고 그 사양은 기능 정확도에 대해 체크된다. 예를 들어, 회로의 컴포넌트들은 설계되고 있는 회로 또는 시스템의 사양의 요건들과 일치하는 출력들을 생성하기 위해 검증될 수 있다. 기능 검증은 시뮬레이터들과, 테스트벤치 생성기들, 정적 HDL 체커들, 및 공식 검증기들과 같은 다른 프로그램들을 사용할 수 있다. 일부 실시예들에서, '에뮬레이터들' 또는 '프로토타입화 시스템들'이라 지칭되는 컴포넌트들의 특수한 시스템들은 기능 검증을 고속화하는데 사용된다.During logic design and functional verification 916, the modules or components in the circuit are specified in one or more description languages and the specifications are checked for functional correctness. For example, components of a circuit may be verified to produce outputs consistent with the requirements of a specification of the circuit or system being designed. Functional verification can use simulators and other programs such as testbench generators, static HDL checkers, and formal verifiers. In some embodiments, special systems of components called 'emulators' or 'prototyping systems' are used to speed functional verification.

테스트를 위한 합성 및 설계(918) 동안, HDL 코드는 넷리스트(netlist)로 변환된다. 일부 실시예들에서, 넷리스트는 그래프 구조의 에지들이 회로의 컴포넌트들을 나타내고 그래프 구조의 노드들이 컴포넌트들이 상호연결되는 방법을 나타내는 그래프 구조일 수 있다. HDL 코드 및 넷리스트 둘 다는 집적 회로가, 제조될 때, 특정된 설계에 따라 수행함을 검증하기 위해 EDA 제품에 의해 사용될 수 있는 계층적 제조물품들이다. 넷리스트는 타겟 반도체 제조 기술에 대해 최적화될 수 있다. 추가로, 완성된 집적 회로는 집적 회로가 사양의 요건들을 충족함을 검증하기 위해 테스트될 수 있다.During synthesis and design for testing 918, the HDL code is converted into a netlist. In some embodiments, a netlist may be a graph structure in which the edges of the graph structure represent components of a circuit and the nodes of the graph structure represent how the components are interconnected. Both HDL codes and netlists are hierarchical articles of manufacture that can be used by EDA products to verify that an integrated circuit, when manufactured, will perform according to a specified design. A netlist can be optimized for a target semiconductor manufacturing technology. Additionally, the completed integrated circuit may be tested to verify that the integrated circuit meets the requirements of the specification.

넷리스트 검증(920) 동안, 넷리스트는 타이밍 제약조건들에의 부합에 대해 그리고 HDL 코드와의 상응(correspondence)에 대해 체크된다. 설계 계획(922) 동안, 집적 회로에 대한 전체 평면도가 구성되고 타이밍 및 최상위 수준 라우팅에 대해 분석된다.During netlist verification 920, the netlist is checked for compliance with timing constraints and for correspondence with the HDL code. During design planning 922, an overall floor plan for the integrated circuit is constructed and analyzed for timing and top-level routing.

레이아웃 또는 물리적 구현(924) 동안, 물리적 배치(트랜지스터들 또는 커패시터들과 같은 회로 컴포넌트들의 포지셔닝) 및 라우팅(다수의 도체들에 의한 회로 컴포넌트들의 연결)은 일어나고, 특정 로직 기능들을 가능화하기 위한 라이브러리로부터의 셀들의 선택은 수행될 수 있다. 본 개시에서 사용되는 바와 같이, '셀'이란 용어는 부울 로직 함수(예컨대, AND, OR, NOT, XOR) 또는 저장 기능(이를테면 플립플롭 또는 래치)을 제공하는 한 세트의 트랜지스터들, 다른 컴포넌트들, 및 상호연결들을 특정할 수 있다. 본 개시에서 사용되는 바와 같이, 회로 '블록'이 둘 이상의 셀들을 의미할 수 있다. 셀 및 회로 블록 둘 다는 모듈 또는 컴포넌트로서 지칭될 수 있고 물리적 구조들로서뿐만 아니라 시뮬레이션들에서 가능하게 된다. 파라미터들은 크기와 같은 선택된 셀들에 대해('표준 셀들'에 기초하여) 특정되고 EDA 제품들에 의한 사용을 위해 데이터베이스에서 액세스 가능해진다.During layout or physical implementation 924, physical placement (positioning of circuit components such as transistors or capacitors) and routing (connection of circuit components by multiple conductors) takes place, and libraries to enable specific logic functions. Selection of cells from may be performed. As used in this disclosure, the term 'cell' refers to a set of transistors, other components, that provide a Boolean logic function (eg, AND, OR, NOT, XOR) or storage function (eg, a flip-flop or latch). , and interconnections may be specified. As used in this disclosure, a circuit 'block' may refer to two or more cells. Both a cell and a circuit block can be referred to as a module or component and are meant to be physical structures as well as in simulations. Parameters are specified for selected cells such as size (based on 'standard cells') and made accessible in a database for use by EDA products.

분석 및 추출(926) 동안, 회로 기능은 레이아웃 수준에서 검증되며, 이는 레이아웃 설계의 리파인먼트(refinement)를 허용한다. 물리적 검증(928) 동안, 레이아웃 설계는 DRC 제약조건들, 전기 제약조건들, 리소그래피 제약조건들과 같은 제조 제약조건들이 정확함과, 회로 기능이 HDL 설계 사양과 일치함을 보장하기 위해 체크된다. 분해능 향상(930) 동안, 레이아웃의 기하구조는 회로 설계가 제조되는 방법을 개선하기 위해 변환된다.During analysis and extraction 926, circuit functionality is verified at the layout level, which allows for refinement of the layout design. During physical verification 928, the layout design is checked to ensure that manufacturing constraints such as DRC constraints, electrical constraints, lithography constraints are correct, and circuit functionality conforms to HDL design specifications. During resolution enhancement 930, the geometry of the layout is transformed to improve how the circuit design is fabricated.

테이프아웃 동안, 데이터는 리소그래피 마스크들의 생산을 위해(리소그래피 향상들이 적절하다면 적용된 후) 사용되도록 생성된다. 마스크 데이터 준비(932) 동안, '테이프아웃' 데이터는 완성된 집적 회로들을 생산하는데 사용되는 리소그래피 마스크들을 생산하는데 사용된다.During tapeout, data is created to be used for the production of lithography masks (after lithography enhancements have been applied, if appropriate). During mask data preparation 932, the 'tape-out' data is used to produce lithography masks used to produce finished integrated circuits.

컴퓨터 시스템(이를테면 도 9의 컴퓨터 시스템(900))의 저장 서브시스템이 본 개시에서 설명되는 EDA 제품들의 일부 또는 전부에 의해 사용되는 프로그램들과 데이터 구조들과, 라이브러리를 위한 셀들의 개발과 라이브러리를 사용하는 물리적 및 논리적 설계를 위해 사용되는 제품들을 저장하는데 사용될 수 있다.A storage subsystem of a computer system (such as computer system 900 of FIG. 9 ) facilitates the development of cells and libraries for programs and data structures and libraries used by some or all of the EDA products described in this disclosure. It can be used to store products that are used for physical and logical design.

도 10은 머신이, OTP 비트셀의 제조와 같이, 본 개시에서 논의되는 수법들 중 임의의 하나 이상을 수행하게 하는 명령 세트가 실행될 수 있는 컴퓨터 시스템(1000)의 예시적인 머신을 예시한다. 대체 구현예들에서, 머신은 LAN, 인트라넷, 엑스트라넷, 및/또는 인터넷에서 다른 머신들에 연결될(예컨대, 네트워킹될) 수 있다. 머신은 클라이언트-서버 네트워크 환경에서 서버 또는 클라이언트 머신의 용량으로, 피어 투 피어(또는 분산) 네트워크 환경에서 피어 머신으로서, 또는 클라우드 컴퓨팅 인프라스트럭처 또는 환경에서 서버 또는 클라이언트 머신으로서 동작할 수 있다.10 illustrates an exemplary machine of computer system 1000 on which a set of instructions may be executed that cause the machine to perform any one or more of the techniques discussed in this disclosure, such as fabrication of OTP bitcells. In alternative implementations, the machine can be connected (eg, networked) to other machines in a LAN, intranet, extranet, and/or the Internet. The machine may operate in the capacity of a server or client machine in a client-server network environment, as a peer machine in a peer-to-peer (or distributed) network environment, or as a server or client machine in a cloud computing infrastructure or environment.

머신은 개인용 컴퓨터(personal computer)(PC), 태블릿 PC, 셋톱 박스(set-top box)(STB), 개인 정보 단말기(Personal Digital Assistant)(PDA), 셀룰러 전화기, 웹 어플라이언스, 서버, 네트워크 라우터, 스위치 또는 브리지, 또는 해당 머신에 의해 취해질 액션들을 특정하는 명령 세트를 (순차적 또는 다르게) 실행할 수 있는 임의의 머신일 수 있다. 게다가, 단일 머신이 예시되지만, "머신"이란 용어는, 본 명세서에서 논의되는 수법들 중 임의의 하나 이상을 수행하기 위한 명령들의 세트(또는 다수의 세트들)를 개별적으로 또는 공동으로 실행하는 머신들의 임의의 컬렉션을 포함하도록 또한 취해질 것이다.Machines include personal computers (PCs), tablet PCs, set-top boxes (STBs), personal digital assistants (PDAs), cellular phones, web appliances, servers, network routers, It can be a switch or bridge, or any machine capable of executing (sequentially or otherwise) a set of instructions specifying the actions to be taken by that machine. Moreover, while a single machine is illustrated, the term “machine” refers to a machine that individually or jointly executes a set (or multiple sets) of instructions for performing any one or more of the techniques discussed herein. will also be taken to include any collection of .

예시적인 컴퓨터 시스템(1000)은 프로세싱 디바이스(1002), 메인 메모리(1004)(예컨대, 판독전용 메모리(read-only memory)(ROM), 플래시 메모리, 동적 랜덤 액세스 메모리(dynamic random access memory)(DRAM) 이를테면 동기 DRAM(SDRAM), 정적 메모리(1006)(예컨대, 플래시 메모리, 정적 랜덤 액세스 메모리(static random access memory)(SRAM) 등), 및 데이터 저장 디바이스(1018)를 포함하며, 이것들은 버스(1030)를 통해 서로 통신한다.The exemplary computer system 1000 includes a processing device 1002, a main memory 1004 (eg, read-only memory (ROM), flash memory, dynamic random access memory (DRAM)). ) such as synchronous DRAM (SDRAM), static memory 1006 (e.g., flash memory, static random access memory (SRAM), etc.), and data storage device 1018, which include a bus ( 1030) to communicate with each other.

프로세싱 디바이스(1002)는 마이크로프로세서, 중앙 프로세싱 유닛 등과 같은 하나 이상의 프로세서를 나타낸다. 더 상세하게는, 프로세싱 디바이스는 CISC(complex instruction set computing) 마이크로프로세서, RISC(reduced instruction set computing) 마이크로프로세서, VLIW(very long instruction word) 마이크로프로세서, 또는 다른 명령 세트들을 구현하는 프로세서, 또는 명령 세트들의 조합을 구현하는 프로세서들일 수 있다. 프로세싱 디바이스(1002)는 또한 주문형 집적회로(application specific integrated circuit)(ASIC), 필드 프로그래밍가능 게이트 어레이(field programmable gate array)(FPGA), 디지털 신호 프로세서(digital signal processor)(DSP), 네트워크 프로세서 등과 같은 하나 이상의 특수 목적 프로세싱 디바이스를 포함할 수 있다. 프로세싱 디바이스(1002)는 본 개시에서 설명되는 동작들 및 단계들을 수행하기 위한 명령들(1026)을 실행하도록 구성될 수 있다.Processing device 1002 represents one or more processors, such as a microprocessor, central processing unit, or the like. More specifically, a processing device may be a complex instruction set computing (CISC) microprocessor, a reduced instruction set computing (RISC) microprocessor, a very long instruction word (VLIW) microprocessor, or a processor implementing other instruction sets, or instruction sets. may be processors implementing a combination of The processing device 1002 may also include an application specific integrated circuit (ASIC), a field programmable gate array (FPGA), a digital signal processor (DSP), a network processor, and the like. may include one or more special purpose processing devices such as Processing device 1002 may be configured to execute instructions 1026 for performing the operations and steps described in this disclosure.

컴퓨터 시스템(1000)은 네트워크(1020)를 통해 통신하기 위해 네트워크 인터페이스 디바이스(1008)를 더 포함할 수 있다. 컴퓨터 시스템(1000)은 또한 비디오 디스플레이 유닛(1010)(예컨대, 액정 디스플레이(liquid crystal display)(LCD) 또는 음극선관(cathode ray tube)(CRT)), 영숫자 입력 디바이스(1012)(예컨대, 키보드), 커서 제어 디바이스(1014)(예컨대, 마우스), 그래픽 프로세싱 유닛(1022), 신호 생성 디바이스(1016)(예컨대, 스피커), 그래픽 프로세싱 유닛(1022), 비디오 프로세싱 유닛(1028), 및 오디오 프로세싱 유닛(1032)을 포함할 수 있다.Computer system 1000 may further include a network interface device 1008 to communicate over network 1020 . The computer system 1000 also includes a video display unit 1010 (eg, a liquid crystal display (LCD) or cathode ray tube (CRT)), an alphanumeric input device 1012 (eg, a keyboard) , cursor control device 1014 (eg mouse), graphics processing unit 1022, signal generation device 1016 (eg speaker), graphics processing unit 1022, video processing unit 1028, and audio processing unit (1032).

데이터 저장 디바이스(1018)는 하나 이상의 명령 세트(1026) 또는 본 개시에서 설명되는 임의의 하나 이상의 수법 또는 기능을 구현하는 소프트웨어가 저장된 머신 판독가능 저장 매체(1024)(또한 비일시적 컴퓨터 판독가능 매체로서 알려짐)를 포함할 수 있다. 명령들(1026)은 또한, 컴퓨터 시스템(1000)에 의한 그의 실행 동안 메인 메모리(1004) 내에 및/또는 프로세싱 디바이스(1002) 내에 완전히 또는 적어도 부분적으로 상주할 수 있으며, 메인 메모리(1004) 및 프로세싱 디바이스(1002)는 또한 머신 판독가능 저장 매체를 구성한다.Data storage device 1018 may include a machine-readable storage medium 1024 (also referred to as a non-transitory computer-readable medium) having stored thereon one or more sets of instructions 1026 or software implementing any one or more methods or functions described in this disclosure. known). Instructions 1026 may also reside wholly or at least partially within main memory 1004 and/or within processing device 1002 during execution thereof by computer system 1000, and both main memory 1004 and processing Device 1002 also constitutes a machine-readable storage medium.

일부 구현예들에서, 명령들(1026)은 본 개시에 해당하는 기능을 구현하기 위한 명령들을 포함한다. 머신 판독가능 저장 매체(1024)가 예시적인 구현예에서 단일 매체인 것으로 도시되지만, "머신 판독가능 저장 매체"라는 용어는 하나 이상의 명령 세트를 저장한 단일 매체 또는 다수의 매체들(예컨대, 집중 또는 분산 데이터베이스, 및/또는 연관된 캐시들 및 서버들)을 포함하는 것으로 취해져야 한다. "머신 판독가능 저장 매체"라는 용어는 또한 머신에 의한 실행을 위한 그리고 머신 및 프로세싱 디바이스(1002)로 하여금 본 개시의 임의의 하나 이상의 수법을 수행하게 하는 명령 세트를 저장 또는 인코딩할 수 있는 임의의 매체를 포함하도록 취해진다. "머신 판독가능 저장 매체"라는 용어는 따라서 고체 상태 메모리들, 광 매체들, 및 자기 매체들을 포함하지만 이에 제한되지 않는 것으로 취해져야 한다.In some implementations, instructions 1026 include instructions for implementing functionality consistent with this disclosure. Although machine-readable storage medium 1024 is shown as being a single medium in an example implementation, the term “machine-readable storage medium” refers to a single medium or multiple mediums (e.g., centralized or distributed database, and/or associated caches and servers). The term "machine-readable storage medium" also refers to any medium capable of storing or encoding a set of instructions for execution by a machine and causing the machine and processing device 1002 to perform any one or more techniques of the present disclosure. It is taken to contain the medium. The term "machine-readable storage medium" should therefore be taken to include, but not be limited to, solid state memories, optical media, and magnetic media.

선행하는 상세한 설명들의 일부 부분들은 컴퓨터 메모리 내의 데이터 비트들에 대한 동작들의 알고리즘들 및 심볼 표현들의 측면에서 제시되었다. 이들 알고리즘적 디스크립션들 또는 표현들은 데이터 프로세싱 기술분야에서의 당업자들에 의해 그들의 작업의 실체를 그 기술분야의 다른 숙련자들에게 가장 효과적으로 전달하는데 사용되는 방식들이다. 알고리즘이 원하는 결과로 이어지는 동작들의 시퀀스일 수 있다. 이 동작들은 물리량들의 물리적 조작들을 요구하는 하는 것들이다. 이러한 양들은 저장, 결합, 비교, 및 아니면 조작될 수 있는 전기적 또는 자기적 신호들의 형태를 취할 수 있다. 이러한 신호들은 비트들, 값들, 엘리먼트들, 심볼들, 캐릭터들, 용어들, 숫자들 등으로서 지칭될 수 있다.Some portions of the preceding detailed descriptions have been presented in terms of algorithms and symbolic representations of operations on data bits within a computer memory. These algorithmic descriptions or representations are the ways used by those skilled in the data processing arts to most effectively convey the substance of their work to others skilled in the art. An algorithm can be a sequence of actions leading to a desired result. These operations are those requiring physical manipulations of physical quantities. These quantities may take the form of electrical or magnetic signals capable of being stored, combined, compared, and otherwise manipulated. These signals may be referred to as bits, values, elements, symbols, characters, terms, numbers, or the like.

그러나, 이들 및 유사한 용어들의 모두는 적합한 물리량들에 연관될 것이고 이들 양들에 적용되는 단지 편리한 레이블들일 뿐이라는 것을 명심해야 한다. 본 개시의 논의로부터 명백하듯이 구체적으로 다르게 언급되지 않는 한, 설명 전체를 통해, 특정한 용어들은, 컴퓨터 시스템의 레지스터들 및 메모리들 내의 물리적(전자적) 양들로서 표현되는 데이터를 컴퓨터 시스템 메모리들 또는 레지스터들 또는 다른 그러한 정보 저장 디바이스들 내의 물리량들로 유사하게 표현되는 다른 데이터로 조작 및 변환하는 컴퓨터 시스템, 또는 유사한 전자 컴퓨팅 디바이스의 액션 및 프로세스들을 지칭한다는 것이 이해된다.However, it should be borne in mind that all of these and similar terms are merely convenient labels that will be associated with appropriate physical quantities and applied to these quantities. As will be clear from the discussion of this disclosure, and throughout the description, unless specifically stated otherwise, certain terms will refer to data represented as physical (electronic) quantities in the registers and memories of a computer system in the computer system memories or registers. It is understood that refers to the actions and processes of a computer system, or similar electronic computing device, that manipulates and transforms other data that are similarly represented by physical quantities in data or other such information storage devices.

본 개시는 또한 본원에서의 동작들을 수행하는 장치에 관련된다. 이 장치는 의도된 목적들을 위해 특별히 구성될 수 있거나, 또는 그것은 컴퓨터에 저장된 컴퓨터 프로그램에 의해 선택적으로 활성화되거나 또는 재구성되는 컴퓨터를 포함할 수 있다. 이러한 컴퓨터 프로그램은, 플로피 디스크들, 광 디스크들, CD-ROM들, 광자기 디스크들을 포함하는 임의의 유형의 디스크, 판독전용 메모리들(ROM들), 랜덤 액세스 메모리들(RAM들), EPROM들, EEPROM들, 자기 또는 광 카드들, 또는 전자적 명령들을 저장하기에 적합하고 컴퓨터 시스템 버스에 각각이 커플링되는 임의의 유형의 매체들과 같지만 그것들로 제한되지는 않는 컴퓨터 판독가능 저장 매체에 저장될 수 있다.This disclosure also relates to apparatus for performing the operations herein. The device may be specially configured for its intended purposes, or it may include a computer that is selectively activated or reconfigured by a computer program stored thereon. Such a computer program may be written on any type of disk, including floppy disks, optical disks, CD-ROMs, magneto-optical disks, read-only memories (ROMs), random access memories (RAMs), EPROMs computer readable storage media such as, but not limited to, EEPROMs, magnetic or optical cards, or any tangible medium each coupled to a computer system bus suitable for storing electronic instructions. can

본 개시에서 제시된 알고리즘들 및 디스플레이들은 임의의 특정 컴퓨터 또는 다른 장치에 본질적으로 관련되지 않는다. 다른 다양한 시스템들이 본 개시에서의 교시들에 따른 프로그램들과 함께 사용될 수 있거나, 또는 방법을 수행하기 위한 더욱 특수한 장치를 구성하는데 편리함을 제공할 수 있다. 덧붙여서, 본 개시는 임의의 특정 프로그래밍 언어를 참조하여 설명되지 않는다. 다양한 프로그래밍 언어들이 본 개시에서 설명된 바와 같은 개시내용의 교시들을 구현하는데 사용될 수 있다는 것이 이해될 것이다.The algorithms and displays presented in this disclosure are not inherently related to any particular computer or other device. A variety of other systems may be used with programs in accordance with the teachings in this disclosure, or may provide the convenience of constructing a more specialized apparatus for performing the method. In addition, this disclosure is not described with reference to any particular programming language. It will be appreciated that a variety of programming languages may be used to implement the teachings of the disclosure as described in this disclosure.

본 개시는 본 개시에 따라 프로세스를 수행하기 위해 컴퓨터 시스템(또는 다른 전자 디바이스들)을 프로그래밍하는데 사용될 수 있는 명령을 저장한 머신 판독가능 매체를 포함할 수 있는 컴퓨터 프로그램 제품, 또는 소프트웨어로서 제공될 수 있다. 머신 판독가능 매체가 머신(예컨대, 컴퓨터)에 의해 판독가능한 형태로 정보를 저장하기 위한 임의의 메커니즘을 포함한다. 예를 들어, 머신 판독가능(예컨대, 컴퓨터 판독가능) 매체가 판독 전용 메모리("ROM"), 랜덤 액세스 메모리("RAM"), 자기 디스크 저장 매체, 광 저장 매체, 플래시 메모리 디바이스들 등과 같은 머신(예컨대, 컴퓨터) 판독가능 저장 매체를 포함한다.This disclosure may be provided as software, or a computer program product that may include a machine readable medium storing instructions that may be used to program a computer system (or other electronic devices) to perform processes in accordance with the present disclosure. there is. A machine-readable medium includes any mechanism for storing information in a form readable by a machine (eg, a computer). For example, machine readable (eg, computer readable) media may include read only memory (“ROM”), random access memory (“RAM”), magnetic disk storage media, optical storage media, flash memory devices, and the like. (eg, computer) readable storage media.

전술한 개시에서, 본 개시의 구현예들은 그것의 예시적인 특정 구현예들을 참조하여 설명되었다. 다양한 수정들이 다음의 청구항들에서 언급되는 본 개시의 구현예들의 더 넓은 정신 및 범위로부터 벗어남 없이 본 개시에 대해 이루어질 수 있다는 것이 명백할 것이다. 본 개시가 일부 엘리먼트들을 단수 시제로 언급하는 경우, 하나를 초과하는 엘리먼트는 도면들에서 묘사될 수 있고 비슷한 엘리먼트들이 비슷한 참조부호들로 라벨표시된다. 본 개시와 도면들은, 따라서, 제한하는 의미가 아니라 예시적인 의미로 여겨져야 한다.In the foregoing disclosure, implementations of the present disclosure have been described with reference to specific exemplary implementations thereof. It will be apparent that various modifications may be made to the present disclosure without departing from the broader spirit and scope of the embodiments of the present disclosure as recited in the following claims. Where this disclosure refers to some elements in the singular tense, more than one element may be depicted in the drawings and like elements are labeled with like reference numerals. The present disclosure and drawings are, therefore, to be regarded in an illustrative rather than a limiting sense.

Claims (20)

1-트랜지스터(1T) 1회 프로그래밍가능(OTP) 안티-퓨즈 비트셀로서,
게이트;
적어도 두 개의 하위 영역 ― 상기 적어도 두 개의 하위 영역은 하나 이상의 로케이션에서 서로 격리됨 ― 을 포함하는 확산 영역; 및
상기 게이트와 상기 확산 영역 사이에 위치되는 게이트 산화물 영역으로서, 제1 게이트 산화물 영역과 제2 게이트 산화물 영역을 포함하며, 상기 제1 게이트 산화물 영역은 상기 제2 게이트 산화물 영역보다 더 얇은 두께를 갖는, 상기 게이트 산화물 영역
을 포함하는, 1T OTP 안티-퓨즈 비트셀.As a 1-transistor (1T) one-time programmable (OTP) anti-fuse bitcell,
gate;
a diffusion region comprising at least two sub-regions, the at least two sub-regions being isolated from each other at one or more locations; and
a gate oxide region positioned between the gate and the diffusion region, comprising a first gate oxide region and a second gate oxide region, the first gate oxide region having a thickness smaller than that of the second gate oxide region; the gate oxide region
Including, 1T OTP anti-fuse bitcell. 제1항에 있어서, 상기 적어도 두 개의 하위 영역 중 각각의 하위 영역은 상기 얇은 게이트 산화물 영역에 단락되는, 1T OTP 안티-퓨즈 비트셀.2. The 1T OTP anti-fuse bitcell of claim 1, wherein each sub-region of the at least two sub-regions is shorted to the thin gate oxide region. 제1항에 있어서, 상기 1T OTP 안티-퓨즈 비트셀은 상기 얇은 게이트 산화물 영역에서 파단을 야기하기에 충분한 전압의 인가에 의해 프로그래밍되는, 1T OTP 안티-퓨즈 비트셀.2. The 1T OTP anti-fuse bitcell of claim 1, wherein the 1T OTP anti-fuse bitcell is programmed by application of a voltage sufficient to cause a breakdown in the thin gate oxide region. 제3항에 있어서, 상기 적어도 두 개의 하위 영역 중 각각의 하위 영역은 비트 라인에 접촉하도록 단락되는, 1T OTP 안티-퓨즈 비트셀.4. The 1T OTP anti-fuse bitcell of claim 3, wherein each subregion of the at least two subregions is shorted to contact a bit line. 제1항에 있어서, 상기 적어도 두 개의 하위 영역 중 제1 하위 영역의 폭이 상기 적어도 두 개의 하위 영역 중 제2 하위 영역의 폭보다 좁은, 1T OTP 안티-퓨즈 비트셀.The 1T OTP anti-fuse bitcell according to claim 1, wherein a width of a first sub-region of the at least two sub-regions is narrower than a width of a second sub-region of the at least two sub-regions. 제5항에 있어서, 상기 확산 영역의 상기 적어도 두 개의 하위 영역은 제3 하위 영역을 포함하고 상기 제3 하위 영역의 폭이 판독 동작 동안 상기 1T OTP 안티-퓨즈 비트셀의 임계 전압에 영향을 줄 만큼 충분히 좁은, 1T OTP 안티-퓨즈 비트셀.6. The method of claim 5, wherein the at least two sub-regions of the diffusion region include a third sub-region, the width of which affects a threshold voltage of the 1T OTP anti-fuse bitcell during a read operation. Narrow enough as a 1T OTP anti-fuse bitcell. 제5항에 있어서, 상기 확산 영역의 상기 적어도 두 개의 하위 영역은 제3 하위 영역을 포함하고 상기 제3 하위 영역의 폭이 상기 제2 하위 영역의 폭보다 좁은, 1T OTP 안티-퓨즈 비트셀.6. The 1T OTP anti-fuse bitcell of claim 5, wherein the at least two sub-regions of the diffusion region include a third sub-region, the third sub-region having a narrower width than the second sub-region. 제7항에 있어서, 상기 제1 하위 영역의 폭은 상기 제3 하위 영역의 폭과 동일하고 상기 제1 및 제3 하위 영역들 중 각각의 하위 영역의 폭은 상기 제2 하위 영역의 폭보다 좁은, 1T OTP 안티-퓨즈 비트셀.The method of claim 7 , wherein a width of the first sub-region is equal to a width of the third sub-region, and a width of each sub-region of the first and third sub-regions is narrower than a width of the second sub-region. , 1T OTP anti-fuse bitcell. 제7항에 있어서, 상기 1T OTP 안티-퓨즈 비트셀은 상기 얇은 게이트 산화물 영역에서 파단을 야기하기에 충분한 전압의 인가에 의해 프로그래밍되어서, 상기 적어도 두 개의 하위 영역 중 각각의 하위 영역은 상기 얇은 게이트 산화물 영역에 단락되는, 1T OTP 안티-퓨즈 비트셀.8. The method of claim 7, wherein the 1T OTP anti-fuse bitcell is programmed by application of a voltage sufficient to cause a break in the thin gate oxide region such that each subregion of the at least two subregions has the thin gate oxide region. 1T OTP anti-fuse bitcell, shorted to oxide region. 제9항에 있어서, 상기 적어도 두 개의 하위 영역 중 각각의 하위 영역은 비트 라인에 접촉하도록 단락되는, 1T OTP 안티-퓨즈 비트셀.10. The 1T OTP anti-fuse bitcell of claim 9, wherein each sub-region of the at least two sub-regions is shorted to contact a bit line. 제1항에 있어서, 상기 적어도 두 개의 하위 영역은 상기 확산 영역의 부분적 길이를 따라 상기 확산 영역에 하나 이상의 슬롯을 형성함으로써 상기 확산 영역에 형성되어서, 제1 슬롯이 상기 적어도 두 개의 하위 영역의 길이들 사이에 위치되고 연장되는, 1T OTP 안티-퓨즈 비트셀.2. The method of claim 1, wherein the at least two sub-regions are formed in the diffusion region by forming one or more slots in the diffusion region along a partial length of the diffusion region, such that a first slot is a length of the at least two sub-regions. 1T OTP anti-fuse bitcell, located between and extending. 제11항에 있어서, 상기 적어도 두 개의 하위 영역은 세 개의 하위 영역을 포함하며, 상기 하나 이상의 슬롯은 제1 및 제2 슬롯들을 포함하고, 상기 제1 및 제2 슬롯들 중 적어도 하나의 슬롯의 폭이 상기 세 개의 하위 영역 중 적어도 하나의 하위 영역의 폭보다 넓은, 1T OTP 안티-퓨즈 비트셀.12. The method of claim 11, wherein the at least two sub-regions include three sub-regions, the one or more slots include first and second slots, and at least one of the first and second slots A 1T OTP anti-fuse bitcell having a width greater than a width of at least one subregion among the three subregions. 제11항에 있어서, 상기 적어도 두 개의 하위 영역은 세 개의 하위 영역을 포함하며, 상기 하나 이상의 슬롯은 제1 및 제2 슬롯들을 포함하고, 상기 제1 및 제2 슬롯들 중 적어도 하나의 슬롯의 길이가 상기 세 개의 하위 영역 중 적어도 하나의 하위 영역의 길이와 동일한, 1T OTP 안티-퓨즈 비트셀.12. The method of claim 11, wherein the at least two sub-regions include three sub-regions, the one or more slots include first and second slots, and at least one of the first and second slots A 1T OTP anti-fuse bitcell having a length equal to the length of at least one sub-region among the three sub-regions. 제1항에 있어서, 상기 적어도 두 개의 하위 영역의 총 결합 폭이 영구적인 저저항 필라멘트를 형성하기 위해 상기 얇은 게이트 산화물 영역의 파단 동안 충분한 전류를 제공하기에 충분한, 1T OTP 안티-퓨즈 비트셀.2. The 1T OTP anti-fuse bitcell of claim 1, wherein the total combined width of the at least two sub-regions is sufficient to provide sufficient current during rupture of the thin gate oxide region to form a permanent low-resistance filament. 제1항에 있어서, 상기 적어도 두 개의 하위 영역 중 제1 및 제2 하위 영역들은 상기 확산 영역의 부분적 길이를 따라 상기 확산 영역에 슬롯을 형성함으로써 상기 확산 영역에 형성되어서, 상기 슬롯은 상기 제1 및 제2 하위 영역들의 길이들 사이에 위치되고 연장되는, 1T OTP 안티-퓨즈 비트셀.2. The method of claim 1, wherein first and second sub-regions of the at least two sub-regions are formed in the diffusion region by forming a slot in the diffusion region along a partial length of the diffusion region, so that the slot is formed in the first diffusion region. and a 1T OTP anti-fuse bitcell located between and extending between the lengths of the second sub-regions. 제15항에 있어서, 상기 슬롯의 폭은 상기 제1 하위 영역의 폭보다 넓은, 1T OTP 안티-퓨즈 비트셀.16. The 1T OTP anti-fuse bitcell of claim 15, wherein a width of the slot is wider than a width of the first sub-region. 제15항에 있어서, 상기 슬롯의 길이는 상기 제1 및 제2 하위 영역들 중 적어도 하나의 하위 영역의 길이와 동일한, 1T OTP 안티-퓨즈 비트셀.16. The 1T OTP anti-fuse bitcell of claim 15, wherein a length of the slot is equal to a length of at least one subregion of the first and second subregions. 바이폴라 상보성 금속-산화물-반도체 이중-확산 금속-산화물-반도체(BCD) 칩으로서,
1-트랜지스터(1T) 1회 프로그래밍가능(OTP) 안티-퓨즈 비트셀들의 행
을 포함하며,
상기 행의 1T OTP 안티-퓨즈 비트셀들의 각각의 쌍은 공통 비트라인을 공유하고, 상기 행의 각각의 1T OTP 안티-퓨즈 비트셀은,
게이트;
적어도 두 개의 하위 영역 ― 상기 적어도 두 개의 하위 영역은 하나 이상의 로케이션에서 서로 격리됨 ― 을 포함하는 확산 영역; 및
상기 게이트와 상기 확산 영역 사이에 위치되는 게이트 산화물 영역으로서, 얇은 게이트 산화물 영역과 두꺼운 게이트 산화물 영역을 포함하는, 상기 게이트 산화물 영역
을 포함하는, BCD 칩.A bipolar complementary metal-oxide-semiconductor double-diffusion metal-oxide-semiconductor (BCD) chip comprising:
Row of 1-transistor (1T) one-time programmable (OTP) anti-fuse bitcells
Including,
Each pair of 1T OTP anti-fuse bitcells in the row share a common bitline, and each 1T OTP anti-fuse bitcell in the row:
gate;
a diffusion region comprising at least two sub-regions, the at least two sub-regions being isolated from each other at one or more locations; and
a gate oxide region positioned between the gate and the diffusion region, the gate oxide region comprising a thin gate oxide region and a thick gate oxide region.
Including, BCD chip. 제18항에 있어서, 상기 행의 각각의 개별 1T OTP 안티-퓨즈 비트셀에 대해, 상기 적어도 두 개의 하위 영역 중 제1 하위 영역의 폭은 상기 적어도 두 개의 하위 영역 중 제2 하위 영역의 폭보다 좁은, BCD 칩.19. The method of claim 18, wherein for each individual 1T OTP anti-fuse bitcell in the row, a first sub-region of the at least two sub-regions has a width greater than a width of a second sub-region of the at least two sub-regions. narrow, BCD chip. 1-트랜지스터(1T) 1회 프로그래밍가능(OTP) 안티-퓨즈 비트셀을 제조하는 방법으로서,
적어도 두 개의 하위 영역 ― 상기 적어도 두 개의 하위 영역은 하나 이상의 로케이션에서 서로 격리됨 ― 을 포함하는 확산 영역을 형성하는 단계;
상기 확산 영역 위에 게이트 산화물 영역 ― 상기 게이트 산화물 영역은 얇은 게이트 산화물 영역과 두꺼운 게이트 산화물 영역을 포함함 ― 을 형성하는 단계; 및
상기 게이트 산화물 영역 위에 게이트를 형성하는 단계
를 포함하는, 방법.A method of fabricating a one-transistor (1T) one-time programmable (OTP) anti-fuse bitcell, comprising:
forming a diffusion region comprising at least two sub-regions, the at least two sub-regions being isolated from each other at one or more locations;
forming a gate oxide region over the diffusion region, the gate oxide region including a thin gate oxide region and a thick gate oxide region; and
forming a gate over the gate oxide region;
Including, method.

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