KR20230116275A - Semiconductor memory device for reducing the number of power line - Google Patents

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KR20230116275A
KR20230116275A KR1020220013012A KR20220013012A KR20230116275A KR 20230116275 A KR20230116275 A KR 20230116275A KR 1020220013012 A KR1020220013012 A KR 1020220013012A KR 20220013012 A KR20220013012 A KR 20220013012A KR 20230116275 A KR20230116275 A KR 20230116275A
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이재진
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Abstract

전원 배선의 수를 저감하는 반도체 메모리 장치가 게시된다. 본 발명의 반도체 메모리 장치에서는, 외부 전원 배선에 의해 전송되는 외부 전원 전압이 모드에 따라 동일하거나 강압하여 선택 풀업 배선에 제공된다. 즉, 본 발명의 반도체 메모리 장치에서는, 별도의 내부 전원 전압 발생기 및 내부 전원 배선없이 선택 구동 회로에 모드에 따른 적절한 레벨의 풀업 전원 전압이 제공된다. 그 결과, 본 발명의 반도체 메모리 장치에 의하면, 선택 영역에서 전원 배선의 수가 저감된다.A semiconductor memory device that reduces the number of power supply wires is disclosed. In the semiconductor memory device of the present invention, the external power supply voltage transmitted by the external power supply wire is supplied to the selected pull-up wire at the same level or stepped down according to the mode. That is, in the semiconductor memory device of the present invention, a pull-up power supply voltage of an appropriate level according to a mode is provided to the selection driving circuit without a separate internal power supply voltage generator and internal power wiring. As a result, according to the semiconductor memory device of the present invention, the number of power supply wirings in the selection area is reduced.

Description

전원 배선의 수를 저감하는 반도체 메모리 장치{SEMICONDUCTOR MEMORY DEVICE FOR REDUCING THE NUMBER OF POWER LINE}Semiconductor memory device reducing the number of power lines

본 발명은 반도체 메모리 장치에 관한 것으로서, 특히, 전원 배선의 수를 저감하는 반도체 메모리 장치에 관한 것이다.The present invention relates to a semiconductor memory device, and more particularly, to a semiconductor memory device in which the number of power supply wires is reduced.

DRAM과 같은 반도체 메모리 장치에서는, 전류 소모를 최소화하는 것은 매우 중요한 과제이다. 이를 위하여, 반도체 메모리 장치는 소위 '파워다운 모드'에서 미동작하는 회로(본 명세서에는, '선택 구동 회로'라 함)에 대해서는 풀업 전압을 외부에서 공급되는 외부 전원 전압보다 낮은 레벨의 전압을 사용하는 것이 일반적이다. 즉, 상기 선택 구동 회로는 노말 모드에서는 외부 전압 전압을 풀업 전압으로 사용하여 정상 동작하며, 파워다운 모드에서는 외부 전원 전압보다 낮은 레벨의 전압을 풀업 전압으로 사용하여 전류 소모를 저감하고 있다. 이때, 상기 선택 구동 회로는, 본 명세서에서, '선택 영역'이라 불리는 가상의 영역에 배치된다.In a semiconductor memory device such as DRAM, minimizing current consumption is a very important task. To this end, the semiconductor memory device uses a voltage lower than the external power voltage supplied from the outside as a pull-up voltage for a circuit that is not operating in a so-called 'power-down mode' (referred to herein as a 'selection drive circuit'). It is common to do That is, the selection driving circuit normally operates using the external voltage as a pull-up voltage in the normal mode, and reduces current consumption by using a voltage lower than the external power supply voltage as the pull-up voltage in the power-down mode. At this time, the selection driving circuit is disposed in a virtual area called 'selection area' in this specification.

한편, 기존의 반도체 메모리 장치에서는, 상기 선택 구동 회로의 풀업 전압을 위하여, 내부 전원 전압이 사용된다. 이때, 내부 전원 전압은 외부 전원 전압보다 낮은 레벨의 전압으로서, 반도체 메모리 장치에 내장되는 내부 전원 전압 발생기에서 생성된다. Meanwhile, in the conventional semiconductor memory device, an internal power supply voltage is used for the pull-up voltage of the selection driving circuit. In this case, the internal power supply voltage is a voltage lower than the external power supply voltage and is generated by an internal power voltage generator embedded in the semiconductor memory device.

이에 따라, 기존의 반도체 메모리 장치의 선택 영역에는, 외부 전원 배선, 내부 전원 배선 및 선택 풀업 배선과 같은 크게 3가지 종류의 전원 배선이 형성된다. 이때, 외부 전원 배선은 외부 전원 전압을 전송하며, 내부 전원 배선은 내부 전원 전압을 전송한다. 그리고, 선택 풀업 배선은 상기 선택 구동 회로의 풀업 단자에 전기적으로 연결되며, 노말 모드에서는 외부 전원 배선과 전기적으로 연결되며, 파워다운 모드에서는 내부 전원 배선과 전기적으로 연결된다.Accordingly, three types of power wiring, such as an external power wiring, an internal power wiring, and a selective pull-up wiring, are formed in a selection region of an existing semiconductor memory device. At this time, the external power wiring transmits the external power supply voltage, and the internal power wiring transmits the internal power voltage. The selection pull-up wiring is electrically connected to the pull-up terminal of the selection driving circuit, electrically connected to an external power wiring in a normal mode, and electrically connected to an internal power wiring in a power-down mode.

그런데, 반도체 메모리 장치는 고집적화되어 감에 따라, 선택 영역에서, 전원 전압을 전송하는 배선의 수를 저감하는 것 또한 중요한 과제이다. 이에 따라, 상기 선택 영역에서, 전원 전압을 전송하는 전원 배선의 수를 저감하는 반도체 메모리 장치가 요구된다.However, as semiconductor memory devices become more highly integrated, reducing the number of wires that transmit power voltages in a selection area is also an important task. Accordingly, there is a demand for a semiconductor memory device that reduces the number of power supply wires that transmit power voltage in the selection region.

본 발명의 목적은 선택 영역에서 전원 배선의 수를 저감하는 반도체 메모리 장치를 제공하는 데 있다.An object of the present invention is to provide a semiconductor memory device that reduces the number of power supply wires in a selection area.

상기의 목적을 달성하기 위한 본 발명의 일면은 반도체 메모리 장치에 관한 것이다. 본 발명의 반도체 메모리 장치는 고정 구동 회로가 배치되는 가상의 고정 영역으로서, 상기 고정 구동 회로는 노말 모드 및 파워다운 모드에서 인에이블되는 상기 고정 영역; 및 선택 구동 회로가 배치되는 가상의 선택 영역으로서, 상기 선택 구동 회로는 상기 노말 모드에서는 인에이블되며, 상기 파워다운 모드에서 디스에이블되는 상기 선택 영역을 구비한다. 상기 선택 영역은 외부에서 제공되는 외부 전원 전압을 전송하는 외부 전원 배선; 상기 선택 구동 회로의 풀업 단자에 전기적으로 연결되며, 풀업 전원 전압을 전송하는 선택 풀업 배선; 및 상기 외부 전원 배선과 상기 선택 풀업 배선 사이에 형성되며, 상기 풀업 전원 전압을 상기 선택 풀업 배선에 제공하는 배선 연결부로서, 상기 풀업 전원 전압은 상기 노말 모드에서는 상기 외부 전원 전압과 동일한 레벨이며, 상기 파워다운 모드에서는 상기 외부 전원 전압에 대하여 강압된 레벨인 상기 배선 연결부를 구비한다.One aspect of the present invention for achieving the above object relates to a semiconductor memory device. A semiconductor memory device of the present invention includes a virtual fixed area in which a fixed driving circuit is disposed, wherein the fixed driving circuit is enabled in a normal mode and a power-down mode; and a virtual selection area in which a selection driving circuit is disposed, wherein the selection driving circuit is enabled in the normal mode and disabled in the power-down mode. The selection area may include an external power wiring for transmitting an external power supply voltage provided from the outside; a selection pull-up wire electrically connected to the pull-up terminal of the selection drive circuit and transmitting a pull-up power supply voltage; and a wire connecting portion formed between the external power supply wire and the selected pull-up wire, and providing the pull-up power supply voltage to the select pull-up wire, wherein the pull-up power supply voltage has the same level as the external power supply voltage in the normal mode, In the power-down mode, the wire connection part having a level lowered from the external power supply voltage is provided.

상기와 같은 구성의 본 발명의 반도체 메모리 장치에서는, 상기 외부 전원 배선에 의해 전송되는 외부 전원 전압이 모드에 따라 동일하거나 강압하여 상기 선택 풀업 배선에 제공된다. 즉, 본 발명의 반도체 메모리 장치에서는, 별도의 내부 전원 전압 발생기 및 내부 전원 배선없이 선택 구동 회로에 모드에 따른 적절한 레벨의 풀업 전원 전압이 제공된다. In the semiconductor memory device of the present invention having the above structure, the external power supply voltage transmitted by the external power line is supplied to the select pull-up line at the same level or stepped down according to a mode. That is, in the semiconductor memory device of the present invention, a pull-up power supply voltage of an appropriate level according to a mode is provided to the selection driving circuit without a separate internal power supply voltage generator and internal power wiring.

그 결과, 본 발명의 반도체 메모리 장치에 의하면, 선택 영역에서 전원 배선의 수가 저감된다.As a result, according to the semiconductor memory device of the present invention, the number of power supply wirings in the selection area is reduced.

본 발명에서 사용되는 각 도면의 간단한 설명이 제공된다.
도 1은 본 발명의 일실시예에 따른 반도체 메모리 장치를 나타내는 도면이다.
도 2a는 도 1의 배선 연결부의 일예를 나타내는 도면이다.
도 2b는 도 1의 배선 연결부의 다른 일예를 나타내는 도면이다.
도 3a 및 도 3b 각각은 도 1의 인터페이싱 회로의 구현예를 나타내는 도면이다.A brief description of each figure used in the present invention is provided.
1 is a diagram illustrating a semiconductor memory device according to an exemplary embodiment of the present invention.
FIG. 2A is a diagram illustrating an example of a wiring connection unit of FIG. 1 .
FIG. 2B is a diagram illustrating another example of the wiring connection unit of FIG. 1 .
3A and 3B are diagrams each illustrating an implementation example of the interfacing circuit of FIG. 1 .

본 발명과 본 발명의 동작상의 이점 및 본 발명의 실시에 의하여 달성되는 목적을 충분히 이해하기 위해서는 본 발명의 바람직한 실시예를 예시하는 첨부 도면 및 첨부 도면에 기재된 내용을 참조하여야만 한다. 그러나 본 발명은 여기서 설명되어지는 실시예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시예들은 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되어지는 것이다. In order to fully understand the present invention and its operational advantages and objectives achieved by the practice of the present invention, reference should be made to the accompanying drawings illustrating preferred embodiments of the present invention and the contents described in the accompanying drawings. However, the present invention is not limited to the embodiments described herein and may be embodied in other forms. Rather, the embodiments introduced herein are provided so that the disclosed content will be thorough and complete, and the spirit of the present invention will be sufficiently conveyed to those skilled in the art.

그리고, 각 도면을 이해함에 있어서, 동일한 부재는 가능한 한 동일한 참조부호로 도시하고자 함에 유의해야 한다. 그리고, 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 공지 기능 및 구성에 대한 상세한 기술은 생략된다.And, in understanding each drawing, it should be noted that the same members are intended to be shown with the same reference numerals as much as possible. In addition, detailed descriptions of well-known functions and configurations that may unnecessarily obscure the subject matter of the present invention will be omitted.

한편, 본 발명의 내용을 명세서 전반에 걸쳐 설명함에 있어서, 개개의 구성요소들 사이에서 '전기적으로 연결된다', '연결된다', '접속된다'의 용어의 의미는 직접적인 연결뿐만 아니라 속성을 일정 정도 이상 유지한 채로 중간 매개체를 통해 연결이 이루어지는 것도 모두 포함하는 것이다. 개개의 신호가 '전달된다', '도출된다'등의 용어 역시 직접적인 의미뿐만 아니라 신호의 속성을 어느 정도 이상 유지한 채로 중간 매개체를 통한 간접적인 의미까지도 모두 포함된다. 기타, 전압 또는 신호가 '가해진다, '인가된다', '입력된다' 등의 용어도, 명세서 전반에 걸쳐 모두 이와 같은 의미로 사용된다.Meanwhile, in describing the contents of the present invention throughout the specification, the meaning of the terms 'electrically connected', 'connected', and 'connected' between individual components means not only direct connection but also constant properties. It includes everything that is connected through an intermediate medium while maintaining more than a certain degree. Terms such as 'transferred' and 'derived' of individual signals also include not only direct meanings, but also indirect meanings through an intermediate medium while maintaining the properties of signals to some extent or more. In addition, terms such as 'applied', 'applied', 'input' of a voltage or signal are also used throughout the specification in the same meaning.

또한 각 구성요소에 대한 복수의 표현도 생략될 수도 있다. 예컨대 복수개의 신호선으로 이루어진 구성일지라도 '신호선들'과 같이 표현할 수도 있고, '신호선'과 같이 단수로 표현할 수도 있다. 이는 신호선이 동일한 속성을 가지는 여러 신호선들, 예컨대 데이터 신호들과 같이 다발로 이루어진 경우에 이를 굳이 단수와 복수로 구분할 필요가 없기 때문이기도 하다. 이런 점에서 이러한 기재는 타당하다. 따라서 이와 유사한 표현들 역시 명세서 전반에 걸쳐 모두 이와 같은 의미로 해석되어야 한다.In addition, a plurality of expressions for each component may be omitted. For example, even a configuration composed of a plurality of signal lines may be expressed as 'signal lines' or as a singular word as 'signal line'. This is also because there is no need to distinguish between singular and plural when a signal line is formed of a bundle, such as multiple signal lines having the same property, for example, data signals. In this respect, these descriptions are justified. Accordingly, similar expressions should also be interpreted in the same sense throughout the specification.

본 발명의 반도체 메모리 장치의 동작 모드로는 노말 모드와 파워다운 모드가 있다. 이때, '노말 모드'는 반도체 메모리 장치의 내부 회로들이 인에이블 상태로 있는 모드이며, '파워다운 모드'는 반도체 메모리 장치의 내부 회로들 중의 일부가 디스에이블 상태로 있는 모드이다. Operation modes of the semiconductor memory device of the present invention include a normal mode and a power-down mode. In this case, the 'normal mode' is a mode in which internal circuits of the semiconductor memory device are in an enabled state, and the 'power-down mode' is a mode in which some of the internal circuits of the semiconductor memory device are in a disabled state.

이러한 '파워다운 모드'의 동작 예로는, 반도체 메모리 장치의 메모리 셀들이 셀프 리프레쉬되는 '셀프 리프레쉬 모드'가 있다. 이러한 셀프 리프레쉬 모드는 당업자에게는 자명하므로, 본 명세서에서는, 설명의 간략화를 위하여, 이에 대한 구체적인 기술은 생략된다.As an example of the operation of the 'power-down mode', there is a 'self-refresh mode' in which memory cells of the semiconductor memory device are self-refreshed. Since this self-refresh mode is obvious to those skilled in the art, detailed description thereof is omitted in the present specification for simplification of description.

이하, 첨부한 도면들을 참조하여, 본 발명의 실시예들을 보다 상세하게 설명하고자 한다.Hereinafter, embodiments of the present invention will be described in more detail with reference to the accompanying drawings.

도 1은 본 발명의 일실시예에 따른 반도체 메모리 장치를 나타내는 도면이다. 도 1을 참조하면, 본 발명의 반도체 메모리 장치는 고정 영역(ARFX) 및 선택 영역(ARSL)를 구비한다.1 is a diagram illustrating a semiconductor memory device according to an exemplary embodiment of the present invention. Referring to FIG. 1 , the semiconductor memory device of the present invention includes a fixed area ARFX and a selection area ARSL.

상기 고정 영역(ARFX)은 고정 구동 회로(CIFX)가 배치되는 가상의 영역이며, 상기 선택 영역(ARSL)은 선택 구동 회로(CISL)가 배치되는 가상의 영역이다. 상기 고정 구동 회로(CIFX)는 노말 모드 및 파워다운 모드 모드에서 인에이블된다. 그리고, 상기 선택 구동 회로(CISL)는 노말 모드에서 인에이블되며, 파워다운 모드에서는 디스에이블된다.The fixed area ARFX is a virtual area where the fixed driving circuit CIFX is disposed, and the selection area ARSL is a virtual area where the selection driving circuit CISL is disposed. The fixed driving circuit CIFX is enabled in normal mode and power down mode. Also, the selection driving circuit CISL is enabled in a normal mode and disabled in a power-down mode.

상기 선택 영역(ARSL)은 외부 전원 배선(100), 선택 풀업 배선(200) 및 배선 연결부(300)를 구비한다.The selection area ARSL includes an external power line 100 , a selection pull-up line 200 and a wire connection part 300 .

상기 외부 전원 배선(100)은 외부 전원 전압(VDD)과 전기적으로 연결되며, 상기 외부 전원 전압(VDD)를 전송한다. 이때, 상기 외부 전원 전압(VDD)은 반도체 메모리 장치의 외부에서 공급되는 전압이다.The external power line 100 is electrically connected to the external power voltage VDD and transmits the external power voltage VDD. In this case, the external power supply voltage VDD is a voltage supplied from the outside of the semiconductor memory device.

상기 선택 풀업 배선(200)은 상기 선택 구동 회로(CISL)의 풀업 단자(NPUS)와 전기적으로 연결되며, 풀업 전원 전압(VPUW)를 전송한다. The selection pull-up wire 200 is electrically connected to the pull-up terminal NPUS of the selection driving circuit CISL and transmits the pull-up power supply voltage VPUW.

상기 배선 연결부(300)는 상기 외부 전원 배선(100)과 상기 선택 풀업 배선(200) 사이에 형성되며, 상기 풀업 전원 전압(VPUW)을 상기 선택 풀업 배선(200)에 제공한다. 이때, 상기 풀업 전원 전압(VPUW)은 상기 노말 모드에서는 상기 외부 전원 전압(VDD)과 동일한 레벨이며, 상기 파워다운 모드에서는 상기 외부 전원 전압(VDD)에 대하여 강압된 레벨이다. The wire connection part 300 is formed between the external power wire 100 and the select pull-up wire 200 and provides the pull-up power supply voltage VPUW to the select pull-up wire 200 . In this case, the pull-up power supply voltage VPUW has the same level as the external power supply voltage VDD in the normal mode, and has a level lowered from the external power supply voltage VDD in the power-down mode.

이에 따라, 상기 선택 구동 회로(CISL)의 내부 단자의 신호들은 상기 노말 모드의 풀업시에는 상기 외부 전원 전압(VDD)의 레벨로 제어되며, 상기 파워다운 모드의 풀업시에는 상기 외부 전원 전압(VDD)에서 강압된 레벨로 제어된다.Accordingly, the signals of the internal terminal of the selection drive circuit CISL are controlled to the level of the external power supply voltage VDD during pull-up in the normal mode, and the level of the external power supply voltage VDD during pull-up in the power-down mode. ) is controlled at a step-down level.

도 2a는 도 1의 배선 연결부(300)의 일예를 나타내는 도면이다. 도 2a를 참조하면, 일예에 따른 배선 연결부(300)는 노말 연결 트랜지스터(310) 및 파워다운 연결 트랜지스터(320)를 구비한다.FIG. 2A is a diagram illustrating an example of the wiring connection unit 300 of FIG. 1 . Referring to FIG. 2A , a wiring connection unit 300 according to an example includes a normal connection transistor 310 and a power-down connection transistor 320 .

상기 노말 연결 트랜지스터(310)는 일접합이 상기 외부 전원 배선(100)에 연결되며, 다른 일접합은 상기 선택 전원 배선(200)에 연결되며, 노말 구동 신호(XDNB)에 의하여 게이팅되는 피모스 타입의 트랜지스터이다. 이때, 상기 노말 구동 신호(XDNB)는 상기 노말 모드에서 접지 전압(VSS)으로 제어되며, 상기 파워다운 모드에서는 상기 외부 전원 전압(VDD)으로 제어된다. The normal connection transistor 310 has one junction connected to the external power supply wire 100 and another junction connected to the selected power supply wire 200, and is a PMOS type gated by a normal driving signal XDNB. is the transistor of In this case, the normal driving signal XDNB is controlled by the ground voltage VSS in the normal mode and controlled by the external power supply voltage VDD in the power-down mode.

이에 따라, 상기 노말 연결 트랜지스터(310)는 상기 노말 모드에서 턴온되고, 상기 풀업 전원 전압(VPUW)은 상기 외부 전원 전압(VDD)과 동일한 레벨로 된다. 그리고, 상기 파워다운 모드에서는, 상기 노말 연결 트랜지스터(310)는 턴오프된다.Accordingly, the normal connection transistor 310 is turned on in the normal mode, and the pull-up power supply voltage VPUW becomes the same level as the external power supply voltage VDD. And, in the power-down mode, the normal connection transistor 310 is turned off.

상기 파워다운 연결 트랜지스터(320)는 일접합이 상기 외부 전원 배선(100)에 연결되며, 다른 일접합은 상기 선택 전원 배선(200)에 연결되며, 파워다운 구동 신호(XDP)에 의하여 게이팅되는 앤모스 타입의 트랜지스터이다. 이때, 상기 파워다운 구동 신호(XDP)는 상기 노말 모드에서 접지 전압(VSS)으로 제어되며, 상기 파워다운 모드에서는 상기 외부 전원 전압(VDD) 이하의 레벨로 제어된다.The power-down connection transistor 320 has one junction connected to the external power line 100 and the other junction connected to the selected power line 200, and is gated by the power-down driving signal XDP. It is a MOS type transistor. In this case, the power-down driving signal XDP is controlled to the ground voltage VSS in the normal mode, and is controlled to a level lower than the external power supply voltage VDD in the power-down mode.

이에 따라, 상기 풀업 전원 전압(VPUW)은 상기 파워다운 모드에서는 상기 외부 전원 전압(VDD)에 대하여 상기 파워다운 연결 트랜지스터(320)의 문턱 전압 만큼 하강된 레벨로 제어된다. Accordingly, the pull-up power supply voltage VPUW is controlled to a level lower than the external power supply voltage VDD by the threshold voltage of the power-down connection transistor 320 in the power-down mode.

다시 기술하자면, 상기 풀업 전원 전압(VPUW)은 상기 파워다운 모드에서는 상기 외부 전원 전압(VDD)의 이하의 레벨에서 상기 파워다운 연결 트랜지스터(320)의 문턱 전압 만큼 하강된 레벨로 제어된다.In other words, the pull-up power supply voltage VPUW is controlled to a level lower than the external power supply voltage VDD by the threshold voltage of the power-down connection transistor 320 in the power-down mode.

그리고, 상기 파워다운 연결 트랜지스터(320)는 상기 노말 모드에서는 턴오프된다.Also, the power-down connection transistor 320 is turned off in the normal mode.

도 2b는 도 1의 배선 연결부(300)의 다른 일예를 나타내는 도면이다. 도 2b를 참조하면, 다른 일예에 따른 배선 연결부(300)는 레벨 조절 트랜지스터(360) 및 조절 신호 발생 유닛(380)을 구비한다.FIG. 2B is a diagram showing another example of the wiring connection unit 300 of FIG. 1 . Referring to FIG. 2B , a wiring connection unit 300 according to another example includes a level control transistor 360 and a control signal generating unit 380 .

상기 레벨 조절 트랜지스터(360)는 일접합이 상기 외부 전원 배선(100)에 연결되며, 다른 일접합은 상기 선택 전원 배선(200)에 연결되며, 레벨 조절 신호(XCLV)에 의하여 게이팅되는 앤모스 타입의 트랜지스터이다.The level control transistor 360 has one junction connected to the external power supply wiring 100 and the other junction connected to the selected power supply wiring 200, and is an NMOS type gated by a level control signal XCLV. is the transistor of

상기 조절 신호 발생 유닛(380)은 상기 레벨 조절 신호(XCLV)를 발생한다. 이때, 상기 레벨 조절 신호(XCLV)는 상기 노말 모드에서는 승압 전압(VPP)으로 제어되며, 상기 파워다운 모드에서 상기 외부 전원 전압(VDD) 이하의 레벨로 제어된다. 이때, 상기 승압 전압(VPP)은 상기 외부 전원 전압(VDD)보다 높은 상기 레벨 조절 트랜지스터(360)의 문턱 전압 이상 높은 레벨의 전압이다.The control signal generating unit 380 generates the level control signal XCLV. In this case, the level control signal XCLV is controlled to a boosted voltage VPP in the normal mode, and is controlled to a level lower than the external power supply voltage VDD in the power-down mode. At this time, the boosted voltage VPP is a voltage higher than the threshold voltage of the level control transistor 360 or higher than the external power supply voltage VDD.

상기 조절 신호 발생 유닛(380)은 구체적으로 반전 레벨 쉬프팅 수단(381) 및 조절 신호 발생 수단(382)를 구비한다.The control signal generating unit 380 specifically includes an inverted level shifting means 381 and an control signal generating means 382 .

상기 반전 레벨 쉬프팅 수단(381)은 파워다운 모드 신호(XPDN)를 반전 레벨 쉬프팅하여 조절 예비 신호(XCPRE)로 발생한다. The inverted level shifting unit 381 shifts the inverted level of the power-down mode signal XPDN to generate an adjustment preliminary signal XCPRE.

이때, 상기 파워다운 모드 신호(XPDN)는 상기 파워다운 모드에서 상기 외부 전원 전압(VDD)으로 제어되고 상기 노말 모드에서는 접지 전압(VSS)으로 제어된다. 그리고, 상기 조절 예비 신호(XCPRE)는 상기 파워다운 모드에서 상기 접지 전압(VSS)으로 제어되고 상기 노말 모드에서는 상기 승압 전압(VPP)으로 제어된다.In this case, the power-down mode signal XPDN is controlled by the external power supply voltage VDD in the power-down mode and is controlled by the ground voltage VSS in the normal mode. Also, the regulation preliminary signal XCPRE is controlled by the ground voltage VSS in the power-down mode and by the boosted voltage VPP in the normal mode.

이러한 상기 반전 레벨 쉬프팅 수단(381)의 구현은 당업자에게는 자명하므로, 이에 대한 구체적인 기술은 생략된다.Implementation of the inversion level shifting means 381 is obvious to those skilled in the art, and thus a detailed description thereof will be omitted.

상기 조절 신호 발생 수단(382)은 상기 조절 예비 신호(XCPRE)를 수신하고 상기 레벨 조절 신호(XCLV)를 발생하며, 구체적으로는, 제1 및 제2 피모스 트랜지스터(382a, 382b)를 구비한다.The control signal generator 382 receives the control preliminary signal XCPRE and generates the level control signal XCLV, and specifically includes first and second PMOS transistors 382a and 382b. .

상기 조절 예비 신호(XCPRE)가 상기 승압 전압(VPP)으로 제어될 때, 상기 제1 피모스 트랜지스터(382a)가 턴온된다. 이때, 상기 레벨 조절 신호(XCLV)는 승압 전압(VPP)으로 제어된다.When the regulation preliminary signal XCPRE is controlled by the boosted voltage VPP, the first PMOS transistor 382a is turned on. At this time, the level control signal XCLV is controlled by the boosted voltage VPP.

그리고, 상기 조절 예비 신호(XCPRE)가 상기 접지 전압(VSS)으로 제어될 때, 상기 제2 피모스 트랜지스터(382b)가 턴온된다. 이때, 상기 레벨 조절 신호(XCLV)는 파워다운 전압(VPD)으로 제어된다. 여기서, 상기 파워다운 전압(VPD)은 외부 전원 전압(VDD) 이하의 레벨의 전압이다.Also, when the regulation preliminary signal XCPRE is controlled by the ground voltage VSS, the second PMOS transistor 382b is turned on. At this time, the level control signal XCLV is controlled by the power-down voltage VPD. Here, the power-down voltage (VPD) is a voltage at a level lower than the external power supply voltage (VDD).

이에 따라, 상기 풀업 전원 전압(VPUW)은 상기 노말 모드에서는 상기 외부 전원 전압(VDD)으로 제어된다. Accordingly, the pull-up power supply voltage VPUW is controlled by the external power supply voltage VDD in the normal mode.

그리고, 상기 풀업 전원 전압(VPUW)은 상기 파워다운 모드에서는 상기 파워 다운 전압(VPD)에 대하여 상기 레벨 조절 트랜지스터(360)의 문턱 전압 만큼 하강된 레벨로 제어된다. 즉, 상기 풀업 전원 전압(VPUW)은 상기 파워다운 모드에서는 상기 파워 다운 전압(VPD)보다 상기 레벨 조절 트랜지스터(360)의 문턱 전압 만큼 하강된 레벨로 제어된다.In the power-down mode, the pull-up power supply voltage VPUW is controlled to a level lower than the power-down voltage VPD by the threshold voltage of the level control transistor 360 . That is, the pull-up power supply voltage VPUW is controlled to a level lower than the power-down voltage VPD by the threshold voltage of the level control transistor 360 in the power-down mode.

다시 도 1을 참조하면, 상기 고정 구동 회로(CIFX)의 풀업 단자(NPUF)에는 상기 외부 전원 전압(VDD)이 인가된다.Referring back to FIG. 1 , the external power supply voltage VDD is applied to the pull-up terminal NPUF of the fixed driving circuit CIFX.

그리고, 본 발명의 반도체 메모리 장치는 인터페이싱 회로(400)를 더 구비한다. 상기 인터페이싱 회로(400)는 저레벨 구동 신호(XLDR)를 수신하여 고레벨 구동 신호(XHDR)로 발생하며, 상기 고정 영역(ARFX)에 배치되는 것이 바람직하다.And, the semiconductor memory device of the present invention further includes an interfacing circuit 400 . The interfacing circuit 400 receives the low level drive signal XLDR and generates the high level drive signal XHDR, and is preferably disposed in the fixed area ARFX.

이때, 상기 저레벨 구동 신호(XLDR)는 상기 선택 구동 회로(CISL)에서 출력되는 신호이며, 상기 고레벨 구동 신호(XHDR)는 상기 고정 구동 회로(CIFX)에 입력되는 신호이다.In this case, the low level driving signal XLDR is a signal output from the selection driving circuit CISL, and the high level driving signal XHDR is a signal input to the fixed driving circuit CIFX.

도 3a 및 도 3b 각각은 도 1의 인터페이싱 회로(400)의 구현예를 나타내는 도면이다. 도 3a 및 도 3b를 참조하면, 상기 인터페이싱 회로(400)는 반전 레벨 쉬프팅 유닛(410) 및 선택 출력 유닛(430/430')을 구비한다.3A and 3B are diagrams each illustrating an implementation of the interfacing circuit 400 of FIG. 1 . Referring to FIGS. 3A and 3B , the interfacing circuit 400 includes an inverted level shifting unit 410 and a selection output unit 430/430'.

상기 반전 레벨 쉬프팅 유닛(410)은 상기 저레벨 구동 신호(XLDR)의 논리상태를 반전하여 인터페이싱 예비 신호(XIPRE)로 발생한다. 이때, 상기 인터페이싱 예비 신호(XIPRE)의 풀업 전압은 상기 외부 전원 전압(VDD)으로 레벨 쉬프팅된다.The inverted level shifting unit 410 inverts the logic state of the low level driving signal XLDR to generate an interfacing preliminary signal XIPRE. At this time, the level of the pull-up voltage of the interfacing preliminary signal XIPRE is shifted to the external power supply voltage VDD.

이러한 상기 반전 레벨 쉬프팅 유닛(410)의 구현은 당업자에게는 자명하므로, 이에 대한 구체적인 기술은 생략된다.Since the implementation of the inversion level shifting unit 410 is obvious to those skilled in the art, a detailed description thereof will be omitted.

상기 선택 출력 유닛(430/430')은 파워다운 모드 신호(XPDN)와 상기 인터페이싱 예비 신호(XIPRE)를 수신하고 상기 고레벨 구동 신호(XHDR)를 발생한다. 여기서, 상기 파워다운 모드 신호(XPDN)는 파워다운 모드에서 "H"로 활성화된다.The selection output unit 430/430' receives the power-down mode signal XPDN and the interfacing preliminary signal XIPRE and generates the high-level driving signal XHDR. Here, the power-down mode signal XPDN is activated as “H” in the power-down mode.

상기 선택 출력 유닛(430/430')에서 출력되는 상기 고레벨 구동 신호(XHDR)는 상기 파워다운 모드에서는 상기 인터페이싱 예비 신호의 논리상태(XIPRE)와 무관하게 일정한 논리상태로 제어된다.In the power-down mode, the high level driving signal XHDR output from the selection output unit 430/430' is controlled to a constant logic state regardless of the logic state XIPRE of the interfacing preliminary signal.

즉, 도 3a의 예의 상기 선택 출력 유닛(430)에서 출력되는 상기 고레벨 구동 신호(XHDR)는 상기 파워다운 모드에서는 상기 인터페이싱 예비 신호의 논리상태(XIPRE)와 무관하게 "H"로 논리상태로 제어된다.That is, the high-level driving signal XHDR output from the selection output unit 430 of the example of FIG. 3A is controlled in a logic state of "H" in the power-down mode, regardless of the logic state XIPRE of the interfacing preliminary signal. do.

그러고, 도 3b의 예의 상기 선택 출력 유닛(430')에서 출력되는 상기 고레벨 구동 신호(XHDR)는 상기 파워다운 모드에서는 상기 인터페이싱 예비 신호의 논리상태(XIPRE)와 무관하게 "L"로 논리상태로 제어된다.Then, in the power-down mode, the high level driving signal XHDR output from the selection output unit 430' of the example of FIG. 3B is "L" regardless of the logic state XIPRE of the interfacing preliminary signal. controlled

이에 따라, 상기 고정 회로(CIFX)는 상기 파워다운 모드에서 입력되는 신호의 논리상태가 "H" 또는 "L"로 고정됨으로써, 전류의 소모가 감소된다.Accordingly, the logic state of the signal input in the power-down mode is fixed to “H” or “L” in the fixing circuit CIFX, thereby reducing current consumption.

한편, 본 명세서에는, 상기 인터페이싱 회로(400)가 상기 반전 레벨 쉬프팅 유닛(410) 및 상기 선택 출력 유닛(430/430') 모두를 구비하는 예가 도시되고 기술되었다. 그러나, 본 발명의 기술적 사상은 상기 인터페이싱 회로(400)가 상기 반전 레벨 쉬프팅 유닛(410) 및 상기 선택 출력 유닛(430/430') 중의 어느 하나만을 구비하는 경우에 구현될 수 있음은 당업자에게는 자명하다.Meanwhile, in this specification, an example in which the interfacing circuit 400 includes both the inversion level shifting unit 410 and the selection output unit 430/430' has been shown and described. However, it is obvious to those skilled in the art that the technical idea of the present invention can be implemented when the interfacing circuit 400 includes only one of the inversion level shifting unit 410 and the selection output unit 430/430'. do.

상기 인터페이싱 회로(400)가 상기 반전 레벨 쉬프팅 유닛(410) 만을 구비하는 경우, 상기 인터페이싱 회로(400)는 상기 저레벨 구동 신호(XLDR)의 풀업 전압을 레벨 쉬프팅하여 상기 고레벨 구동 신호(XHDR)로 발생하는 역할을 한다. 즉, 상기 고레벨 구동 신호(XHDR)는 동작 모드에 무관하게 상기 저레벨 구동 신호(XLDR)에 따른 전압 레벨을 가지되, 풀업시에 상기 외부 전원 전압(VDD)으로 제어된다.When the interfacing circuit 400 includes only the inverted level shifting unit 410, the interfacing circuit 400 level-shifts the pull-up voltage of the low-level driving signal XLDR to generate the high-level driving signal XHDR. play a role That is, the high level driving signal XHDR has a voltage level corresponding to the low level driving signal XLDR regardless of the operation mode, but is controlled by the external power supply voltage VDD during pull-up.

상기 인터페이싱 회로(400)가 상기 선택 출력 유닛(430/430') 만을 구비하는 경우, 상기 인터페이싱 회로(400)는 상기 파워다운 모드에서, 상기 저레벨 구동 신호(XLDR)의 논리 상태에 무관하게 상기 고레벨 구동 신호(XHDR)를 일정한 논리상태로 제어하는 역할을 한다. 즉, 상기 고레벨 구동 신호(XHDR)는 상기 파워다운 모드에서 상기 저레벨 구동 신호(XLDR)의 동작 모드에 무관하게 "H" 및 "L" 중 어느하나의 논리 상태로 고정된다.When the interfacing circuit 400 includes only the selection output units 430/430', the interfacing circuit 400 operates in the power-down mode, regardless of the logic state of the low-level drive signal XLDR. It serves to control the driving signal (XHDR) to a certain logic state. That is, the high-level driving signal XHDR is fixed to one of “H” and “L” logic states regardless of the operation mode of the low-level driving signal XLDR in the power-down mode.

그리고, 상기 노말 모드에서는, 상기 인터페이싱 회로(400)는 상기 저레벨 구동 신호(XLDR)와 동일한 논리 상태의 상기 고레벨 구동 신호(XHDR)를 제공하는 역할을 한다.Also, in the normal mode, the interfacing circuit 400 serves to provide the high-level driving signal XHDR in the same logic state as that of the low-level driving signal XLDR.

다시 도 1을 참조하면, 고정 풀업 배선(500)은 상기 고정 구동 회로(CIFX)의 풀업 단자에 전기적으로 연결되는 배선으로서, 상기 외부 전원 배선(100)과 전기적으로 연결된다.Referring back to FIG. 1 , the fixed pull-up wire 500 is electrically connected to the pull-up terminal of the fixed driving circuit CIFX and is electrically connected to the external power wire 100 .

상기와 같은 구성의 본 발명의 반도체 메모리 장치에서는, 상기 외부 전원 배선(100)에 의해 전송되는 외부 전원 전압(VDD)이 모드에 따라 동일하거나 강압하여 상기 선택 풀업 배선(200)에 제공된다. 즉, 본 발명의 반도체 메모리 장치에서는, 별도의 내부 전원 전압 발생기 및 내부 전원 배선없이 선택 구동 회로(CISL)에 모드에 따른 적절한 레벨의 풀업 전원 전압(VPUW)이 제공된다. In the semiconductor memory device of the present invention having the above structure, the external power voltage VDD transmitted by the external power line 100 is provided to the select pull-up line 200 at the same level or step-down according to a mode. That is, in the semiconductor memory device of the present invention, the pull-up power supply voltage VPUW of an appropriate level according to the mode is provided to the selection drive circuit CISL without a separate internal power supply voltage generator and internal power wiring.

그 결과, 본 발명의 반도체 메모리 장치에 의하면, 선택 영역에서 전원 배선의 수가 저감된다.As a result, according to the semiconductor memory device of the present invention, the number of power supply wirings in the selection area is reduced.

이상과 같이 실시예들이 비록 한정된 실시예와 도면에 의해 설명되었으나, 해당 기술분야에서 통상의 지식을 가진 자라면 상기의 기재로부터 다양한 수정 및 변형이 가능하다. 예를 들어, 설명된 기술들이 설명된 방법과 다른 순서로 수행되거나, 및/또는 설명된 시스템, 구조, 장치, 회로 등의 구성요소들이 설명된 방법과 다른 형태로 결합 또는 조합되거나, 다른 구성요소 또는 균등물에 의하여 대치되거나 치환되더라도 적절한 결과가 달성될 수 있다.As described above, although the embodiments have been described with limited examples and drawings, those skilled in the art can make various modifications and variations from the above description. For example, the described techniques may be performed in an order different from the method described, and/or components of the described system, structure, device, circuit, etc. may be combined or combined in a different form than the method described, or other components may be used. Or even if it is replaced or substituted by equivalents, appropriate results can be achieved.

따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 등록청구범위의 기술적 사상에 의해 정해져야 할 것이다.Therefore, the true technical protection scope of the present invention should be determined by the technical spirit of the attached claims.

Claims (11)

반도체 메모리 장치에 있어서,
고정 구동 회로가 배치되는 가상의 고정 영역으로서, 상기 고정 구동 회로는 노말 모드 및 파워다운 모드에서 인에이블되는 상기 고정 영역; 및
선택 구동 회로가 배치되는 가상의 선택 영역으로서, 상기 선택 구동 회로는 상기 노말 모드에서는 인에이블되며, 상기 파워다운 모드에서 디스에이블되는 상기 선택 영역을 구비하며,
상기 선택 영역은
외부에서 제공되는 외부 전원 전압을 전송하는 외부 전원 배선;
상기 선택 구동 회로의 풀업 단자에 전기적으로 연결되며, 풀업 전원 전압을 전송하는 선택 풀업 배선; 및
상기 외부 전원 배선과 상기 선택 풀업 배선 사이에 형성되며, 상기 풀업 전원 전압을 상기 선택 풀업 배선에 제공하는 배선 연결부로서, 상기 풀업 전원 전압은 상기 노말 모드에서는 상기 외부 전원 전압과 동일한 레벨이며, 상기 파워다운 모드에서는 상기 외부 전원 전압에 대하여 강압된 레벨인 상기 배선 연결부를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
In the semiconductor memory device,
a virtual fixed area in which a fixed driving circuit is disposed, wherein the fixed driving circuit is enabled in a normal mode and a power-down mode; and
a virtual selection area in which a selection driving circuit is disposed, wherein the selection driving circuit is enabled in the normal mode and disabled in the power-down mode;
The selection area is
External power wiring for transmitting an external power supply voltage provided from the outside;
a selection pull-up wire electrically connected to the pull-up terminal of the selection drive circuit and transmitting a pull-up power supply voltage; and
A wire connection portion formed between the external power supply wire and the selected pull-up wire and providing the pull-up power supply voltage to the select pull-up wire, wherein the pull-up power supply voltage is at the same level as the external power supply voltage in the normal mode, and the power The semiconductor memory device according to claim 1 , further comprising the wire connecting portion having a level lowered from the external power supply voltage in a down mode.
 제1항에 있어서, 상기 배선 연결부는
일접합이 상기 외부 전원 배선에 연결되며, 다른 일접합은 상기 선택 풀업 배선에 연결되며, 노말 구동 신호에 의하여 게이팅되는 피모스 타입의 노말 연결 트랜지스터로서, 상기 노말 구동 신호는 상기 노말 모드에서 접지 전압으로 제어되며, 상기 파워다운 모드에서는 상기 외부 전원 전압으로 제어되는 상기 노말 연결 트랜지스터; 및
일접합이 상기 외부 전원 배선에 연결되며, 다른 일접합은 상기 선택 풀업 배선에 연결되며, 파워다운 구동 신호에 의하여 게이팅되는 앤모스 타입의 파워다운 연결 트랜지스터로서, 상기 파워다운 구동 신호는 상기 파워다운 모드에서 상기 외부 전원 전압 이하의 레벨로 제어되는 상기 파워다운 연결 트랜지스터를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
The method of claim 1, wherein the wiring connection unit
A PMOS type normal-connected transistor having one junction connected to the external power supply wiring and the other junction connected to the selected pull-up wiring, and gated by a normal driving signal, wherein the normal driving signal is a ground voltage in the normal mode. and the normal connection transistor controlled by the external power supply voltage in the power-down mode; and
An NMOS type power-down connection transistor having one junction connected to the external power wiring and the other junction connected to the select pull-up wiring, and gated by a power-down driving signal, wherein the power-down driving signal is connected to the power-down driving signal. The semiconductor memory device comprising the power-down connection transistor controlled to a level lower than the external power supply voltage in mode.
 제2항에 있어서, 상기 파워다운 구동 신호는
상기 노말 모드에서 상기 접지 전압으로 제어되는 것을 특징으로 하는 반도체 메모리 장치.
The method of claim 2, wherein the power-down driving signal
The semiconductor memory device according to claim 1 , wherein the normal mode is controlled by the ground voltage.
 제1항에 있어서, 상기 배선 연결부는
일접합이 상기 외부 전원 배선에 연결되며, 다른 일접합은 상기 선택 풀업 배선에 연결되며, 레벨 조절 신호에 의하여 게이팅되는 앤모스 타입의 레벨 조절 트랜지스터; 및
상기 레벨 조절 신호를 발생하는 조절 신호 발생 유닛으로서, 상기 레벨 조절 신호는 상기 노말 모드에서는 상기 외부 전원 전압보다 높은 레벨의 승압 전압으로 제어되며, 상기 파워다운 모드에서 상기 외부 전원 전압 이하의 레벨로 제어되는 상기 조절 신호 발생 유닛을 구비하는 것을 특징으로 하는 반도체 메모리 장치.
The method of claim 1, wherein the wiring connection unit
an NMOS type level control transistor having one junction connected to the external power supply wiring and the other junction connected to the selection pull-up wiring, and gated by a level control signal; and
A control signal generating unit generating the level control signal, wherein the level control signal is controlled to a boosted voltage higher than the external power supply voltage in the normal mode and to a level lower than the external power supply voltage in the power down mode. A semiconductor memory device comprising the control signal generating unit.
 제4항에 있어서, 상기 조절 신호 발생 유닛은
파워다운 모드 신호를 반전 레벨 쉬프팅하여 조절 예비 신호로 발생하는 반전 레벨 쉬프팅 수단으로서, 상기 파워다운 모드 신호는 상기 파워다운 모드에서 상기 외부 전원 전압으로 제어되고 상기 노말 모드에서는 접지 전압으로 제어되며, 상기 조절 예비 신호는 상기 파워다운 모드에서 상기 접지 전압으로 제어되고 상기 노말 모드에서는 상기 승압 전압으로 제어되는 반전 레벨 쉬프팅 수단; 및
상기 조절 예비 신호를 수신하며, 상기 레벨 조절 신호를 발생하는 조절 신호 발생 수단으로서, 상기 레벨 조절 신호는 상기 조절 예비 신호의 상기 승압 전압으로의 제어됨에 따라 상기 승압 전압으로 제어되며, 상기 조절 예비 신호의 상기 접지 전압으로의 제어됨에 따라 파워다운 전압으로 제어되는 상기 조절 신호 발생 수단을 구비하는 것을 특징으로 하는 반도체 메모리 장치.
5. The method of claim 4, wherein the control signal generating unit
An inverting level shifting means for generating an adjustment preliminary signal by inverting a power-down mode signal by shifting an inverted level, wherein the power-down mode signal is controlled by the external power supply voltage in the power-down mode and by a ground voltage in the normal mode; an inversion level shifting means for controlling the preliminary signal to be controlled by the ground voltage in the power-down mode and by the boosted voltage in the normal mode; and
Control signal generating means for receiving the control preliminary signal and generating the level control signal, wherein the level control signal is controlled to the boosted voltage according to the control of the control preliminary signal to the boosted voltage, and the control preliminary signal and a means for generating the control signal that is controlled to a power-down voltage according to the control of the ground voltage.
 제5항에 있어서, 상기 파워다운 전압은
상기 외부 전원 전압 이하의 레벨인 것을 특징으로 하는 반도체 메모리 장치.
6. The method of claim 5, wherein the power-down voltage is
The semiconductor memory device, characterized in that the level is lower than the external power supply voltage.
 제1항에 있어서, 상기 고정 구동 회로는
풀업 단자에 상기 외부 전원 전압이 인가되며,
상기 반도체 메모리 장치는
저레벨 구동 신호를 수신하여 고레벨 구동 신호로 발생하는 인터페이싱 회로로서, 상기 저레벨 구동 신호는 상기 선택 구동 회로에서 출력되는 신호이며, 상기 고레벨 구동 신호는 상기 고정 구동 회로에 입력되는 신호인 상기 인터페이싱 회로를 더 구비하며,
상기 고레벨 구동 신호는
상기 저레벨 구동 신호에 따른 전압 레벨을 가지되, 풀업시에 상기 외부 전원 전압으로 제어되는 것을 특징으로 하는 반도체 메모리 장치.
The method of claim 1, wherein the stationary drive circuit
The external power voltage is applied to the pull-up terminal,
The semiconductor memory device
An interfacing circuit that receives a low-level driving signal and generates a high-level driving signal, wherein the low-level driving signal is a signal output from the selection driving circuit, and the high-level driving signal is a signal input to the fixed driving circuit. Equipped with
The high level drive signal is
The semiconductor memory device having a voltage level according to the low-level driving signal and controlled by the external power supply voltage during pull-up.
 제7항에 있어서, 상기 인터페이싱 회로는
상기 저레벨 구동 신호의 논리상태를 반전하여 인터페이싱 예비 신호로 발생하되, 상기 인터페이싱 예비 신호의 풀업 전압은 상기 외부 전원 전압으로 레벨 쉬프팅되는 반전 레벨 쉬프팅 유닛로서, 상기 고레벨 구동 신호는 상기 인터페이싱 예비 신호의 반전 논리 상태를 가지는 상기 반전 레벨 쉬프팅 유닛을 구비하는 것을 특징으로 하는 반도체 메모리 장치.
8. The method of claim 7, wherein the interfacing circuit
An interfacing preliminary signal is generated by inverting the logic state of the low-level driving signal, and a pull-up voltage of the interfacing preliminary signal is an inverted level shifting unit in which a level is shifted to the external power supply voltage, and the high-level driving signal is an inversion of the interfacing preliminary signal. A semiconductor memory device comprising the inverted level shifting unit having a logic state.
 제8항에 있어서, 상기 인터페이싱 회로는
파워다운 모드 신호와 인터페이싱 예비 신호를 수신하고 상기 고레벨 구동 신호를 발생하되, 상기 파워다운 모드 신호는 파워다운 모드에서 활성화되는 선택 출력 유닛로서, 상기 고레벨 구동 신호는 상기 노말 모드에서는 상기 인터페이싱 예비 신호와 상반된 논리상태로 제어되며, 상기 파워다운 모드에서는 상기 인터페이싱 예비 신호의 논리상태와 무관하게 일정한 논리상태로 제어되는 상기 선택 출력 유닛을 더 구비하는 것을 특징으로 하는 반도체 메모리 장치.
9. The method of claim 8, wherein the interfacing circuit
Receives a power-down mode signal and an interfacing preliminary signal and generates the high-level drive signal, wherein the power-down mode signal is a select output unit activated in a power-down mode, wherein the high-level drive signal is coupled to the interfacing preliminary signal in the normal mode. The semiconductor memory device of claim 1 , further comprising the selection output unit controlled to an opposite logic state and controlled to a constant logic state regardless of the logic state of the interfacing preliminary signal in the power-down mode.
 제1항에 있어서, 상기 고정 구동 회로는
풀업 단자에 상기 외부 전원 전압이 인가되며,
상기 반도체 메모리 장치는
저레벨 구동 신호를 수신하여 고레벨 구동 신호로 발생하는 인터페이싱 회로로서, 상기 저레벨 구동 신호는 상기 선택 구동 회로에서 출력되는 신호이며, 상기 고레벨 구동 신호는 상기 고정 구동 회로에 입력되는 신호인 상기 인터페이싱 회로를 더 구비하며,
상기 고레벨 구동 신호는
상기 파워다운 모드에서 상기 저레벨 구동 신호의 논리 상태와 무관하게 일정한 논리 상태로 제어되는 것을 특징으로 하는 반도체 메모리 장치.
The method of claim 1, wherein the stationary drive circuit
The external power voltage is applied to the pull-up terminal,
The semiconductor memory device
An interfacing circuit that receives a low-level driving signal and generates a high-level driving signal, wherein the low-level driving signal is a signal output from the selection driving circuit, and the high-level driving signal is a signal input to the fixed driving circuit. Equipped with
The high level drive signal is
In the power-down mode, the semiconductor memory device is controlled to a constant logic state regardless of the logic state of the low-level driving signal.
 제10항에 있어서, 상기 인터페이싱 회로는
파워다운 모드 신호와 인터페이싱 예비 신호를 수신하고 상기 고레벨 구동 신호를 발생하되, 상기 파워다운 모드 신호는 파워다운 모드에서 활성화되는 선택 출력 유닛로서, 상기 고레벨 구동 신호는 상기 노말 모드에서는 상기 인터페이싱 예비 신호와 상반된 논리상태로 제어되며, 상기 파워다운 모드에서는 상기 인터페이싱 예비 신호의 논리상태와 무관하게 일정한 논리상태로 제어되며, 상기 인터페이싱 예비 신호는 상기 저레벨 구동 신호와 상반되는 논리상태를 가지는 상기 선택 출력 유닛을 구비하는 것을 특징으로 하는 반도체 메모리 장치.11. The method of claim 10, wherein the interfacing circuit
Receives a power-down mode signal and an interfacing preliminary signal and generates the high-level drive signal, wherein the power-down mode signal is a select output unit activated in a power-down mode, wherein the high-level drive signal is coupled to the interfacing preliminary signal in the normal mode. In the power-down mode, it is controlled in a constant logic state regardless of the logic state of the interfacing preliminary signal, and the interfacing preliminary signal drives the selection output unit having a logic state opposite to that of the low-level driving signal. A semiconductor memory device comprising:
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