KR20230114086A - Input buffer circuit with high operating speed to low voltage level input signal - Google Patents

Input buffer circuit with high operating speed to low voltage level input signal Download PDF

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Abstract

저전압 레벨의 입력 신호에 대해 고속 동작이 가능한 입력 버퍼 회로가 게시된다. 본 발명의 입력 버퍼 회로에서는, 낮은 레벨에서 스윙되는 입력 신호쌍에 의해 게이팅되는 수신 센싱부의 트랜지스터들은 피모스 타입으로 구현되며, 높은 레벨에서 스윙되는 중간 신호쌍에 의하여 게이팅되는 비교 버퍼링부의 트랜지스터들은 앤모스 타입으로 구현된다. 그리고, 수신 센싱부의 전류 패싱 유닛은 수신 센싱부에서 출력되는 진성 중간 신호와 상보 중간 신호 사이에 형성되어 전류가 흐르도록 구동된다. 이에 따라, 본 발명의 입력 버퍼 회로에 의하면, 2단으로 구성되어 지연시간이 최소화되며, 저전압 레벨의 입력 신호쌍에 대해 고속 동작이 가능하다.An input buffer circuit capable of high-speed operation with respect to an input signal of a low voltage level is disclosed. In the input buffer circuit of the present invention, the transistors of the reception sensing unit gated by the input signal pair swinging at a low level are implemented as PMOS types, and the transistors of the comparison buffering unit gated by the intermediate signal pair swinging at a high level are Ann It is implemented as a Morse type. In addition, the current passing unit of the reception sensing unit is formed between the intrinsic intermediate signal and the complementary intermediate signal output from the reception sensing unit and is driven so that current flows. Accordingly, according to the input buffer circuit of the present invention, it is composed of two stages, the delay time is minimized, and high-speed operation is possible for a low-voltage level input signal pair.

Description

저전압 레벨의 입력 신호에 대해 고속 동작이 가능한 입력 버퍼 회로{INPUT BUFFER CIRCUIT WITH HIGH OPERATING SPEED TO LOW VOLTAGE LEVEL INPUT SIGNAL}Input buffer circuit capable of high-speed operation for low voltage level input signals

본 발명은 입력 버퍼 회로에 관한 것으로서, 특히, 저전압 레벨의 입력 신호에 대해 고속 동작이 가능한 입력 버퍼 회로에 관한 것이다.The present invention relates to an input buffer circuit, and more particularly, to an input buffer circuit capable of high-speed operation with respect to an input signal of a low voltage level.

입력 버퍼 회로는 반도체 메모리 장치 등에서 외부의 시스템으로부터 수신되는 입력 신호쌍을 내부의 전압 준위에 맞도록 조정하여 버퍼링 신호쌍으로 제공하는 인터페이스 회로로 작용한다. 그리고, 입력 버퍼 회로는 지연시간이 최소화되는 고속 동작을 위하여 2단으로 구성되는 것이 효과적이다.The input buffer circuit serves as an interface circuit that adjusts an input signal pair received from an external system in a semiconductor memory device to match an internal voltage level and provides a buffering signal pair. In addition, it is effective that the input buffer circuit is composed of two stages for high-speed operation in which delay time is minimized.

즉, 입력 버퍼 회로는 수신되는 입력 신호쌍의 전위차를 센싱하는 수신 센싱부와 상기 수신 센싱부이 출력 신호쌍을 버퍼링하여 제공하는 비교 버퍼링부로 구성되는 것이 바람직하다.That is, the input buffer circuit preferably includes a reception sensing unit that senses a potential difference between a received input signal pair and a comparison buffering unit that buffers and provides an output signal pair from the reception sensing unit.

이때, 상기 수신 센싱부는 입력 신호쌍에 신속히 응답할 필요가 있으며, 상기 비교 버퍼링부 역시 상기 수신 센싱부의 출력 신호쌍의 전압 레벨에 신속히 응답하도록 설계되는 것이 필요하다.At this time, the reception sensing unit needs to respond quickly to the input signal pair, and the comparison buffering unit also needs to be designed to quickly respond to the voltage level of the output signal pair of the reception sensing unit.

한편, 외부의 시스템으로부터 제공되는 입력 신호는 접지 전압에 가까운 저전압 레벨에서 스윙하는 고주파 신호일 수 있다.Meanwhile, an input signal provided from an external system may be a high frequency signal swinging at a low voltage level close to the ground voltage.

이 경우, 저전압 레벨의 입력 신호쌍에 대해 고속 동작이 가능한 입력 버퍼 회로가 요구된다.In this case, an input buffer circuit capable of high-speed operation with respect to a low-voltage level input signal pair is required.

본 발명의 목적은 2단으로 구성되어 지연시간이 최소화되며, 저전압 레벨의 입력 신호에 대해 고속 동작이 가능한 입력 버퍼 회로를 제공하는 데 있다.An object of the present invention is to provide an input buffer circuit that is composed of two stages, minimizes delay time, and is capable of high-speed operation with respect to an input signal of a low voltage level.

상기의 목적을 달성하기 위한 본 발명의 일면은 외부 시스템으로부터 수신되는 입력 신호쌍을 버퍼링하여 버퍼링 신호쌍으로 제공하는 입력 버퍼 회로로서, 상기 입력 신호쌍은 서로 반대의 위상을 가지는 진성 입력 신호와 상보 입력 신호로 구성되며, 상기 버퍼링 신호쌍은 진성 버퍼링 신호와 상보 버퍼링 신호로 구성되는 상기 입력 버퍼 회로에 관한 것이다. 본 발명의 일면에 따른 입력 버퍼 회로는 상기 입력 신호쌍을 수신하여 중간 신호쌍을 발생하되, 진성 수신 트랜지스터, 상보 수신 트랜지스터 및 전류 패싱 유닛을 포함하는 수신 센싱부로서, 상기 중간 신호쌍은 진성 중간 신호와 상보 중간 신호로 구성되며, 상기 진성 수신 트랜지스터는 상기 진성 입력 신호에 게이팅되어 상기 진성 중간 신호의 전압을 상승시키는 피모스 타입의 트랜지스터이며, 상기 상보 수신 트랜지스터는 상기 상보 입력 신호에 게이팅되어 상기 상보 중간 신호의 전압을 상승시키는 피모스 타입의 트랜지스터이며, 상기 전류 패싱 유닛은 상기 진성 중간 신호와 상기 상보 중간 신호 사이에 형성되어 전류가 흐르도록 구동되는 상기 수신 센싱부; 및 상기 중간 신호쌍을 버퍼링하여 상기 버퍼링 신호쌍을 발생하며, 제1 진성 버퍼링 트랜지스터, 제1 상보 버퍼링 트랜지스터, 제2 진성 버퍼링 트랜지스터 및 제2 상보 버퍼링 트랜지스터를 포함하는 비교 버퍼링부로서, 상기 제1 진성 버퍼링 트랜지스터는 상기 상보 중간 신호에 게이팅되는 앤모스 타입의 트랜지스터이며, 상기 제1 상보 버퍼링 트랜지스터는 상기 진성 중간 신호에 게이팅되는 앤모스 타입의 트랜지스터이며, 상기 제2 진성 버퍼링 트랜지스터는 상기 진성 중간 신호에 게이팅되는 앤모스 타입의 트랜지스터이며, 상기 제2 상보 버퍼링 트랜지스터는 상기 상보 중간 신호에 게이팅되는 앤모스 타입의 트랜지스터이며, 상기 진성 버퍼링 신호는 상기 제1 상보 버퍼링 트랜지스터를 게이팅하는 상기 진성 중간 신호의 전압 레벨이 상기 제1 진성 버퍼링 트랜지스터를 게이팅하는 상기 상보 중간 신호의 전압 레벨보다 높음에 따라 제1 논리 상태로 제어되며, 상기 상보 버퍼링 신호는 상기 제2 진성 버퍼링 트랜지스터를 게이팅하는 상기 진성 중간 신호의 전압 레벨이 상기 제2 상보 버퍼링 트랜지스터를 게이팅하는 상기 상보 중간 신호의 전압 레벨보다 높음에 따라 제2 논리 상태로 제어되는 상기 비교 버퍼링부를 구비한다.One aspect of the present invention for achieving the above object is an input buffer circuit for buffering an input signal pair received from an external system and providing it as a buffering signal pair, wherein the input signal pair is complementary to an intrinsic input signal having a phase opposite to each other. an input signal, wherein the buffering signal pair consists of an intrinsic buffering signal and a complementary buffering signal. An input buffer circuit according to an aspect of the present invention is a receiving sensing unit that receives the input signal pair and generates an intermediate signal pair, and includes an intrinsic receiving transistor, a complementary receiving transistor, and a current passing unit, wherein the intermediate signal pair is an intrinsic intermediate signal pair. signal and a complementary intermediate signal, the intrinsic receiving transistor is a PMOS type transistor gated on the intrinsic input signal to increase the voltage of the intrinsic intermediate signal, and the complementary receiving transistor is gated on the complementary input signal to a PMOS type transistor for increasing a voltage of a complementary intermediate signal, wherein the current passing unit is formed between the intrinsic intermediate signal and the complementary intermediate signal and driven to flow current; the receiving sensing unit; and a comparison buffering unit buffering the intermediate signal pair to generate the buffering signal pair, and including a first intrinsic buffering transistor, a first complementary buffering transistor, a second intrinsic buffering transistor, and a second complementary buffering transistor, wherein the first The intrinsic buffering transistor is an NMOS type transistor gated on the complementary intermediate signal, the first complementary buffering transistor is an NMOS type transistor gated on the intrinsic intermediate signal, and the second intrinsic buffering transistor is an NMOS type transistor gated on the intrinsic intermediate signal An NMOS type transistor gated on, the second complementary buffering transistor being an NMOS type transistor gated on the complementary intermediate signal, and the intrinsic buffering signal of the intrinsic intermediate signal gated on the first complementary buffering transistor. The complementary intermediate signal is controlled to a first logic state according to a voltage level higher than the voltage level of the complementary intermediate signal gating the first intrinsic buffering transistor, the complementary intermediate signal gating the second intrinsic buffering transistor. The comparison buffering unit is controlled to a second logic state when a voltage level of the complementary intermediate signal that gates the second complementary buffering transistor is higher than that of the complementary intermediate signal.

상기와 같은 구성의 본 발명의 입력 버퍼 회로에서는, 낮은 레벨에서 스윙되는 입력 신호쌍에 의해 게이팅되는 수신 센싱부의 트랜지스터들은 피모스 타입으로 구현되며, 높은 레벨에서 스윙되는 중간 신호쌍에 의하여 게이팅되는 비교 버퍼링부의 트랜지스터들은 앤모스 타입으로 구현된다. 그리고, 수신 센싱부의 전류 패싱 유닛은 수신 센싱부에서 출력되는 진성 중간 신호와 상보 중간 신호 사이에 형성되어 전류가 흐르도록 구동된다. 이에 따라, 본 발명의 입력 버퍼 회로에 의하면, 2단으로 구성되어 지연시간이 최소화되며, 저전압 레벨의 입력 신호쌍에 대해 고속 동작이 가능하다.In the input buffer circuit of the present invention configured as described above, the transistors of the receiving sensing unit gated by the input signal pair swinging at a low level are implemented as a PMOS type, and the comparison gated by the intermediate signal pair swinging at a high level. Transistors of the buffering unit are implemented as an NMOS type. In addition, the current passing unit of the reception sensing unit is formed between the intrinsic intermediate signal and the complementary intermediate signal output from the reception sensing unit and is driven so that current flows. Accordingly, according to the input buffer circuit of the present invention, it is composed of two stages, the delay time is minimized, and high-speed operation is possible for a low-voltage level input signal pair.

본 발명에서 사용되는 각 도면의 간단한 설명이 제공된다.
도 1은 본 발명의 일실시예에 따른 입력 버퍼 회로를 나타내는 도면이다.
도 2a는 도 1의 상기 수신 센싱부를 구현한 일예를 나타내는 도면이다.
도 2b는 도 1의 상기 수신 센싱부를 구현한 다른 일예를 나타내는 도면이다.
도 3은 도 1의 비교 버퍼링부를 나타내는 도면이다.
도 4는 도 1의 입력 버퍼 회로에서의 주요 신호쌍의 전압 레벨을 설명하기 위한 도면이다.A brief description of each figure used in the present invention is provided.
1 is a diagram illustrating an input buffer circuit according to an exemplary embodiment of the present invention.
FIG. 2A is a diagram illustrating an example of implementing the reception sensing unit of FIG. 1 .
FIG. 2B is a diagram illustrating another example of implementing the reception sensing unit of FIG. 1 .
FIG. 3 is a diagram illustrating a comparison buffering unit of FIG. 1 .
FIG. 4 is a diagram for explaining voltage levels of main signal pairs in the input buffer circuit of FIG. 1 .

본 발명과 본 발명의 동작상의 이점 및 본 발명의 실시에 의하여 달성되는 목적을 충분히 이해하기 위해서는 본 발명의 바람직한 실시예를 예시하는 첨부 도면 및 첨부 도면에 기재된 내용을 참조하여야만 한다. 그러나 본 발명은 여기서 설명되어지는 실시예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시예들은 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되어지는 것이다. In order to fully understand the present invention and its operational advantages and objectives achieved by the practice of the present invention, reference should be made to the accompanying drawings illustrating preferred embodiments of the present invention and the contents described in the accompanying drawings. However, the present invention is not limited to the embodiments described herein and may be embodied in other forms. Rather, the embodiments introduced herein are provided so that the disclosed content will be thorough and complete, and the spirit of the present invention will be sufficiently conveyed to those skilled in the art.

그리고, 각 도면을 이해함에 있어서, 동일한 부재는 가능한 한 동일한 참조부호로 도시하고자 함에 유의해야 한다. 그리고, 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 공지 기능 및 구성에 대한 상세한 기술은 생략된다.And, in understanding each drawing, it should be noted that the same members are intended to be shown with the same reference numerals as much as possible. In addition, detailed descriptions of well-known functions and configurations that may unnecessarily obscure the subject matter of the present invention will be omitted.

한편, 본 명세서에서는 각 구성요소에 대한 복수의 표현도 생략될 수도 있다. 예컨대 복수 개의 신호선으로 이루어진 구성일지라도 '신호선들'과 같이 표현할 수도 있고, '신호선'과 같이 단수로 표현할 수도 있다. 이는 신호선이 동일한 속성을 가지는 여러 신호선들, 예컨대 데이터 신호들과 같이 다발로 이루어진 경우에 이를 굳이 단수와 복수로 구분할 필요가 없기 때문이기도 하다. 이런 점에서 이러한 기재는 타당하다. 따라서 이와 유사한 표현들 역시 명세서 전반에 걸쳐 모두 이와 같은 의미로 해석되어야 한다.Meanwhile, in the present specification, a plurality of expressions for each component may also be omitted. For example, even if a configuration is composed of a plurality of signal lines, it may be expressed as 'signal lines' or in the singular as 'signal line'. This is also because, when a signal line is formed of a bundle of several signal lines having the same property, for example, data signals, it is not necessary to distinguish them into a singular number and a plural number. In this respect, these descriptions are justified. Accordingly, similar expressions should also be interpreted in the same sense throughout the specification.

이하, 첨부한 도면들을 참조하여, 본 발명의 실시예들을 보다 상세하게 설명하고자 한다.Hereinafter, embodiments of the present invention will be described in more detail with reference to the accompanying drawings.

도 1은 본 발명의 일실시예에 따른 입력 버퍼 회로를 나타내는 도면이다. 여기서, 본 발명의 입력 버퍼 회로는 외부 시스템으로부터 수신되는 입력 신호쌍(PXIN)을 버퍼링하여 버퍼링 신호쌍(PXBF)으로 제공하는 회로로서, 상기 입력 신호쌍(PXIN)이 접지 전압(VSS)에 가까운 낮은 전압 레벨에서 스윙할 때 매우 효과적으로 동작한다. 1 is a diagram illustrating an input buffer circuit according to an exemplary embodiment of the present invention. Here, the input buffer circuit of the present invention buffers an input signal pair (PXIN) received from an external system and provides it as a buffering signal pair (PXBF), wherein the input signal pair (PXIN) is close to the ground voltage (VSS). It works very effectively when swinging at low voltage levels.

여기서, '외부 시스템으로부터 수신된다'는 것은, 본 발명의 입력 버퍼 회로가 구현되는 반도체 메모리 장치 등에서, 직접 수신되는 경우 및 패드(미도시)를 통하여 수신되는 경우를 포함한다.Here, 'received from an external system' includes a case of being directly received and a case of being received through a pad (not shown) in a semiconductor memory device or the like in which the input buffer circuit of the present invention is implemented.

도 1을 참조하면, 본 발명의 입력 버퍼 회로는 상기 입력 신호쌍(PXIN)을 수신하여 중간 신호쌍(PXMD)을 발생하는 수신 센싱부(100)와 상기 중간 신호쌍(PXMD)을 버퍼링하여 상기 버퍼링 신호쌍(PXBF)을 발생하는 비교 버퍼링부(200)를 구비한다.Referring to FIG. 1, the input buffer circuit of the present invention buffers the intermediate signal pair PXMD with the reception sensing unit 100 that receives the input signal pair PXIN and generates an intermediate signal pair PXMD. A comparison buffering unit 200 generating a buffering signal pair PXBF is provided.

다시 기술하자면, 본 발명의 입력 버퍼 회로는 지연시간을 최소화하기 위하여, 2단으로 구성된다.In other words, the input buffer circuit of the present invention is composed of two stages in order to minimize the delay time.

이때, 상기 입력 신호쌍(PXIN)은 서로 반대의 위상을 가지는 진성 입력 신호(XINT)와 상보 입력 신호(XINB)로 구성되며, 상기 버퍼링 신호쌍(PXBF)은 진성 버퍼링 신호(XBFT)와 상보 버퍼링 신호(XBFB)로 구성된다. 그리고, 상기 중간 신호쌍(PXMD)은 진성 중간 신호(XMDT)와 상보 중간 신호(XMDB)로 구성된다.In this case, the input signal pair PXIN includes an intrinsic input signal XINT and a complementary input signal XINB having opposite phases, and the buffering signal pair PXBF includes an intrinsic buffering signal XBFT and a complementary buffering signal. It consists of signal XBFB. The intermediate signal pair PXMD is composed of an intrinsic intermediate signal XMDT and a complementary intermediate signal XMDB.

상기 수신 센싱부(100)는 진성 수신 트랜지스터(TRR), 상보 수신 트랜지스터(TRC) 및 전류 패싱 유닛(UIP)을 포함한다.The reception sensing unit 100 includes an intrinsic reception transistor (TRR), a complementary reception transistor (TRC) and a current passing unit (UIP).

상기 진성 수신 트랜지스터(TRR)는 상기 진성 입력 신호(XINT)에 게이팅되어 상기 진성 중간 신호(XMDT)의 전압을 상승시키는 피모스 타입의 트랜지스터이며, 상기 상보 수신 트랜지스터(TRC)는 상기 상보 입력 신호(XBFB)에 게이팅되어 상기 상보 중간 신호(XMDB)의 전압을 상승시키는 피모스 타입의 트랜지스터이다.The intrinsic reception transistor TRR is a PMOS type transistor gated on the intrinsic input signal XINT to increase the voltage of the intrinsic intermediate signal XMDT, and the complementary reception transistor TRC is configured to increase the voltage of the intrinsic intermediate signal XMDT. XBFB) to increase the voltage of the complementary intermediate signal XMDB.

상기 전류 패싱 유닛(UIP)은 상기 진성 중간 신호(XMDT)와 상기 상보 중간 신호(XMDB) 사이에 형성되어 전류가 흐르도록 구동된다. The current passing unit (UIP) is formed between the intrinsic intermediate signal (XMDT) and the complementary intermediate signal (XMDB) and is driven to flow a current.

계속하여, 상기 수신 센싱부(100)의 예들이 자세히 기술된다.Subsequently, examples of the reception sensing unit 100 will be described in detail.

도 2a는 도 1의 상기 수신 센싱부(100)를 구현한 일예를 나타내는 도면이다. 도 2a를 참조하면, 일예에 따른 상기 수신 센싱부(100)는 수신 공통 단자(NRCM), 수신 바이어싱 유닛(110), 입력 수신 유닛(120), 상기 전류 패싱 유닛(UIP) 및 풀다운 쉬프팅 유닛(140)을 구비한다.FIG. 2A is a diagram illustrating an example of implementing the reception sensing unit 100 of FIG. 1 . Referring to FIG. 2A , the reception sensing unit 100 according to an example includes a reception common terminal (NRCM), a reception biasing unit 110, an input reception unit 120, the current passing unit (UIP), and a pull-down shifting unit. (140).

상기 수신 바이어싱 유닛(110)은 전원 전압(VDD)과 상기 수신 공통 단자(NRCM) 사이에 형성된다.The receive biasing unit 110 is formed between the power supply voltage VDD and the receive common terminal NRCM.

상기 수신 바이어싱 유닛(110)은 구체적으로 전원 전압(VDD)과 상기 수신 공통 단자(NRCM) 사이에 직렬로 형성되는 바이어싱 저항(111) 및 바이어싱 트랜지스터(112)를 구비한다.The reception biasing unit 110 includes a biasing resistor 111 and a biasing transistor 112 formed in series between a power supply voltage VDD and the reception common terminal NRCM.

이때, 상기 바이어싱 트랜지스터(112)는 인에이블 신호(XENB)에 응답하여 상기 전원 전압(VDD)과 상기 수신 공통 단자(NRCM) 사이에 전류가 흐르도록 구동되는 피모스 타입의 트랜지스터이다.In this case, the biasing transistor 112 is a PMOS type transistor driven to allow current to flow between the power supply voltage VDD and the receiving common terminal NRCM in response to an enable signal XENB.

이에 따라, 인에이블 신호(XENB)가 "L"로 활성화될 때, 상기 수신 공통 단자(NRCM)의 전압 레벨을 상기 전원 전압(VDD)쪽으로 풀업된다.Accordingly, when the enable signal XENB is activated to “L”, the voltage level of the receiving common terminal NRCM is pulled up toward the power supply voltage VDD.

상기 입력 수신 유닛(120)은, 전술한 바와 같이, 상기 진성 수신 트랜지스터(TRR) 및 상기 상보 수신 트랜지스터(TRC)를 포함한다. As described above, the input receiving unit 120 includes the intrinsic receiving transistor TRR and the complementary receiving transistor TRC.

이때, 상기 진성 수신 트랜지스터(TRR)는 상기 수신 공통 단자(NRCM)와 상기 진성 중간 신호(XMDT) 사이에 형성되며, 상기 진성 입력 신호(XINT)에 의하여 게이팅되는 피모스 타입의 트랜지스터이다. 그리고, 상기 상보 수신 트랜지스터(TRC)는 상기 수신 공통 단자(NRCM)와 상기 상보 중간 신호(XMDC) 사이에 형성되며, 상기 상보 입력 신호(XINC)에 의하여 게이팅되는 피모스 타입의 트랜지스터이다.In this case, the intrinsic reception transistor TRR is a PMOS type transistor formed between the reception common terminal NRCM and the intrinsic intermediate signal XMDT and gated by the intrinsic input signal XINT. The complementary receiving transistor TRC is a PMOS type transistor formed between the receiving common terminal NRCM and the complementary intermediate signal XMDC and gated by the complementary input signal XINC.

이에 따라, 상기 중간 신호쌍(PXMD)은 낮은 레벨의 상기 입력 신호쌍(PXIN)의 레벨 변화에 신속히 응답될 수 있다.Accordingly, the intermediate signal pair PXMD can quickly respond to a level change of the low level input signal pair PXIN.

상기 전류 패싱 유닛(UIP)은 전류 패싱 저항(RIP)을 구비한다. 이때, 상기 전류 패싱 저항(RIP)은 일단이 상기 진성 중간 신호(XMDT)에 연결되고, 다른 일단이 상기 상보 중간 신호(XMDB)에 연결된다.The current passing unit (UIP) includes a current passing resistor (RIP). At this time, one end of the current passing resistor RIP is connected to the intrinsic intermediate signal XMDT and the other end is connected to the complementary intermediate signal XMDB.

이에 따라, 상기 진성 중간 신호(XMDT)와 상기 상보 중간 신호(XMDB)의 전압차는 제한된다.Accordingly, a voltage difference between the intrinsic intermediate signal XMDT and the complementary intermediate signal XMDB is limited.

상기 풀다운 쉬프팅 유닛(140)은 상기 진성 중간 신호(XMDT)와 상기 상보 중간 신호(XMDB)의 풀다운 전압 레벨을 상승 쉬프팅한다.The pull-down shifting unit 140 upward shifts the pull-down voltage levels of the intrinsic intermediate signal XMDT and the complementary intermediate signal XMDB.

상기 풀다운 쉬프팅 유닛(140)은 구체적으로 진성 쉬프팅 트랜지스터(141), 상보 쉬프팅 트랜지스터(142), 진성 쉬프팅 저항(143) 및 상보 쉬프팅 저항(144)를 구비한다.The pull-down shifting unit 140 includes an intrinsic shifting transistor 141 , a complementary shifting transistor 142 , an intrinsic shifting resistor 143 and a complementary shifting resistor 144 .

상기 진성 쉬프팅 트랜지스터(141)는 일접합이 상기 진성 중간 신호(XMDT)에 연결되는 앤모스 타입의 트랜지스터이며, 상기 상보 쉬프팅 트랜지스터(142)는 일접합이 상기 상보 중간 신호(XMDB)에 연결되는 앤모스 타입의 트랜지스터이다.The intrinsic shifting transistor 141 is an N-MOS type transistor having one junction connected to the intrinsic intermediate signal XMDT, and the complementary shifting transistor 142 has an N-junction connected to the complementary intermediate signal XMDB. It is a MOS type transistor.

이때, 상기 진성 쉬프팅 트랜지스터(141)는 상기 상보 중간 신호(XMDB)에 게이팅되며, 상기 상보 쉬프팅 트랜지스터(142)는 상기 진성 중간 신호(XMDB)에 게이팅된다. In this case, the intrinsic shifting transistor 141 is gated on the complementary intermediate signal XMDB, and the complementary shifting transistor 142 is gated on the intrinsic intermediate signal XMDB.

이에 따라, 상기 진성 중간 신호(XMDT)와 상기 상보 중간 신호(XMDB)의 전압의 변화가 가속된다.Accordingly, a change in voltage between the intrinsic intermediate signal XMDT and the complementary intermediate signal XMDB is accelerated.

그리고, 상기 진성 쉬프팅 저항(143)는 상기 진성 쉬프팅 트랜지스터(141)의 다른 일접합과 접지 전압(VSS) 사이에 형성되며, 상기 상보 쉬프팅 저항(144)는 상기 상보 쉬프팅 트랜지스터(143)의 다른 일접합과 접지 전압(VSS) 사이에 형성된다. 이에 따라, 상기 진성 중간 신호(XMDT)와 상기 상보 중간 신호(XMDB)의 전압은 높은 레벨로 쉬프팅된다.The intrinsic shifting resistor 143 is formed between the other junction of the intrinsic shifting transistor 141 and the ground voltage VSS, and the complementary shifting resistor 144 is the other junction of the complementary shifting transistor 143. It is formed between the junction and the ground voltage (VSS). Accordingly, the voltages of the intrinsic intermediate signal XMDT and the complementary intermediate signal XMDB are shifted to a high level.

즉, 상기 풀다운 쉬프팅 유닛(140)에 의하면, 상기 진성 중간 신호(XMDT)와 상기 상보 중간 신호(XMDB)의 전압은 높은 레벨로 쉬프팅되고, 또한, 상기 입력 신호쌍(PXIN)의 레벨 변화에 따라 신속히 변화된다.That is, according to the pull-down shifting unit 140, the voltages of the intrinsic intermediate signal XMDT and the complementary intermediate signal XMDB are shifted to a high level, and also according to the level change of the input signal pair PXIN. change quickly

계속하여, 도 1의 상기 수신 센싱부(100)를 구현한 다른 예가 기술된다.Continuing, another example of implementing the reception sensing unit 100 of FIG. 1 will be described.

도 2b는 도 1의 상기 수신 센싱부(100)를 구현한 다른 일예를 나타내는 도면이다. 도 2b를 참조하면, 다른 일예에 따른 상기 수신 센싱부(100)는 수신 공통 단자(NRCM), 수신 바이어싱 유닛(160), 입력 수신 유닛(170), 상기 전류 패싱 유닛(UIP) 및 풀다운 쉬프팅 유닛(190)을 구비한다.FIG. 2B is a diagram illustrating another example of implementing the reception sensing unit 100 of FIG. 1 . Referring to FIG. 2B , the reception sensing unit 100 according to another embodiment includes a reception common terminal (NRCM), a reception biasing unit 160, an input reception unit 170, the current passing unit (UIP), and a pull-down shifting unit. unit 190.

상기 수신 바이어싱 유닛(160)은 전원 전압(VDD)과 상기 수신 공통 단자(NRCM) 사이에 형성된다.The receive biasing unit 160 is formed between the power supply voltage VDD and the receive common terminal NRCM.

상기 수신 바이어싱 유닛(160)은 구체적으로 전원 전압(VDD)과 상기 수신 공통 단자(NRCM) 사이에 직렬로 형성되는 바이어싱 저항(161) 및 바이어싱 트랜지스터(162)를 구비한다.The reception biasing unit 160 includes a biasing resistor 161 and a biasing transistor 162 formed in series between a power supply voltage VDD and the reception common terminal NRCM.

이때, 상기 바이어싱 트랜지스터(162)는 인에이블 신호(XENB)에 응답하여 상기 전원 전압(VDD)과 상기 수신 공통 단자(NRCM) 사이에 전류가 흐르도록 구동되는 피모스 타입의 트랜지스터이다.In this case, the biasing transistor 162 is a PMOS type transistor driven to allow current to flow between the power supply voltage VDD and the receiving common terminal NRCM in response to an enable signal XENB.

이에 따라, 인에이블 신호(XENB)가 "L"로 활성화될 때, 상기 수신 공통 단자(NRCM)의 전압 레벨을 상기 전원 전압(VDD)쪽으로 풀업된다.Accordingly, when the enable signal XENB is activated to “L”, the voltage level of the receiving common terminal NRCM is pulled up toward the power supply voltage VDD.

상기 입력 수신 유닛(170)은, 전술한 바와 같이, 상기 진성 수신 트랜지스터(TRR) 및 상기 상보 수신 트랜지스터(TRC)를 포함한다. As described above, the input receiving unit 170 includes the intrinsic receiving transistor TRR and the complementary receiving transistor TRC.

이때, 상기 진성 수신 트랜지스터(TRR)는 상기 수신 공통 단자(NRCM)와 상기 진성 중간 신호(XMDT) 사이에 형성되며, 상기 진성 입력 신호(XINT)에 의하여 게이팅되는 피모스 타입의 트랜지스터이다. 그리고, 상기 상보 수신 트랜지스터(TRC)는 상기 수신 공통 단자(NRCM)와 상기 상보 중간 신호(XMDC) 사이에 형성되며, 상기 상보 입력 신호(XINC)에 의하여 게이팅되는 피모스 타입의 트랜지스터이다.In this case, the intrinsic reception transistor TRR is a PMOS type transistor formed between the reception common terminal NRCM and the intrinsic intermediate signal XMDT and gated by the intrinsic input signal XINT. The complementary receiving transistor TRC is a PMOS type transistor formed between the receiving common terminal NRCM and the complementary intermediate signal XMDC and gated by the complementary input signal XINC.

이에 따라, 상기 중간 신호쌍(PXMD)은 낮은 레벨의 상기 입력 신호쌍(PXIN)에 신속히 응답될 수 있다.Accordingly, the intermediate signal pair PXMD can quickly respond to the low level input signal pair PXIN.

상기 전류 패싱 유닛(UIP)은 패싱 중간 단자(NPS), 제1 전류 패싱 저항(RIP1) 및 제1 전류 패싱 저항(RIP2)을 구비한다. 이때, 상기 제1 전류 패싱 저항(RIP1)은 일단이 상기 진성 중간 신호(XMDT)에 연결되고, 다른 일단이 상기 패싱 중간 단자(NPS)에 연결된다. 그리고, 상기 제2 전류 패싱 저항(RIP2)은 일단이 상기 상보 중간 신호(XMDB)에 연결되고, 다른 일단이 상기 패싱 중간 단자(NPS)에 연결된다.The current passing unit UIP includes a passing intermediate terminal NPS, a first current passing resistor RIP1 and a first current passing resistor RIP2. At this time, one end of the first current passing resistor RIP1 is connected to the intrinsic intermediate signal XMDT and the other end is connected to the passing intermediate terminal NPS. Also, the second current passing resistor RIP2 has one end connected to the complementary intermediate signal XMDB and the other end connected to the passing intermediate terminal NPS.

이에 따라, 상기 진성 중간 신호(XMDT)와 상기 상보 중간 신호(XMDB)의 전압차는 제한된다.Accordingly, a voltage difference between the intrinsic intermediate signal XMDT and the complementary intermediate signal XMDB is limited.

상기 풀다운 쉬프팅 유닛(190)은 상기 진성 중간 신호(XMDT)와 상기 상보 중간 신호(XMDB)의 풀다운을 완화한다.The pull-down shifting unit 190 mitigates the pull-down of the intrinsic intermediate signal XMDT and the complementary intermediate signal XMDB.

상기 풀다운 쉬프팅 유닛(190)은 구체적으로 진성 쉬프팅 트랜지스터(191), 상보 쉬프팅 트랜지스터(192), 진성 쉬프팅 저항(193) 및 상보 쉬프팅 저항(194)를 구비한다.The pull-down shifting unit 190 includes an intrinsic shifting transistor 191 , a complementary shifting transistor 192 , an intrinsic shifting resistor 193 and a complementary shifting resistor 194 .

상기 진성 쉬프팅 트랜지스터(191)는 일접합이 상기 진성 중간 신호(XMDT)에 연결되는 앤모스 타입의 트랜지스터이며, 상기 상보 쉬프팅 트랜지스터(192)는 일접합이 상기 상보 중간 신호(XMDB)에 연결되는 앤모스 타입의 트랜지스터이다.The intrinsic shifting transistor 191 is an N-MOS type transistor having one junction connected to the intrinsic intermediate signal XMDT, and the complementary shifting transistor 192 has an N-junction connected to the complementary intermediate signal XMDB. It is a MOS type transistor.

그리고, 상기 진성 쉬프팅 트랜지스터(191) 및 상기 상보 쉬프팅 트랜지스터(192)는 상기 패싱 중간 단자(NPS)에 의해 게이팅된다.Also, the intrinsic shifting transistor 191 and the complementary shifting transistor 192 are gated by the passing intermediate terminal NPS.

상기 진성 쉬프팅 저항(193)는 상기 진성 쉬프팅 트랜지스터(191)의 다른 일접합과 접지 전압(VSS) 사이에 형성되며, 상기 상보 쉬프팅 저항(194)는 상기 상보 쉬프팅 트랜지스터(193)의 다른 일접합과 접지 전압(VSS) 사이에 형성된다. The intrinsic shifting resistor 193 is formed between the other junction of the intrinsic shifting transistor 191 and the ground voltage VSS, and the complementary shifting resistor 194 is formed between the other junction of the complementary shifting transistor 193 and the other junction of the complementary shifting transistor 193. It is formed between the ground voltage (VSS).

즉, 상기 풀다운 쉬프팅 유닛(190)에 의하면, 상기 진성 중간 신호(XMDT)와 상기 상보 중간 신호(XMDB)의 전압은 높은 레벨로 쉬프팅된다.That is, according to the pull-down shifting unit 190, the voltages of the intrinsic intermediate signal XMDT and the complementary intermediate signal XMDB are shifted to a high level.

상기와 같은 상기 수신 센싱부(100)에서 상기 진성 수신 트랜지스터(TRR)와 상기 상보 수신 트랜지스터(TRC)가 모두 피모스 타입의 트랜지스터로 구현됨으로써, 상기 중간 신호쌍(PXMD)의 레벨은 저전압 레벨의 상기 입력 신호쌍(PXIN)에 신속히 응답하여 변화된다.In the reception sensing unit 100 as described above, since both the intrinsic reception transistor TRR and the complementary reception transistor TRC are implemented as PMOS type transistors, the level of the intermediate signal pair PXMD is a low voltage level. It changes rapidly in response to the input signal pair PXIN.

그리고, 상기 전류 패싱 유닛(UIP)에 의하여, 상기 진성 중간 신호(XMDT)와 상기 상보 중간 신호(XMDB) 사이에 전류가 흐르게 됨으로써, 상기 진성 중간 신호(XMDT)와 상기 상보 중간 신호(XMDB)의 전압차는 제한된다.Further, a current flows between the intrinsic intermediate signal XMDT and the complementary intermediate signal XMDB by the current passing unit UIP, so that the intrinsic intermediate signal XMDT and the complementary intermediate signal XMDB are Voltage difference is limited.

즉, 상기 풀다운 쉬프팅 유닛(190) 및 상기 전류 패싱 유닛(UIP)에 의하여, 상기 중간 신호쌍(PXMD)은 전원 전압(VDD)에 가까운 높은 레벨에서 빠르게 스윙하게 된다.That is, by the pull-down shifting unit 190 and the current passing unit UIP, the intermediate signal pair PXMD swings rapidly at a high level close to the power supply voltage VDD.

결과적으로, 상기 수신 센싱부(100)에서 제공되는 상기 중간 신호쌍(PXMD)은 낮은 레벨에서 스윙되는 상기 입력 신호쌍(PXIN)에 대하여 높은 레벨에서 신속히 응답하여 변화된다.As a result, the intermediate signal pair PXMD provided from the reception sensing unit 100 responds quickly at a high level to the input signal pair PXIN swinging at a low level and is changed.

다시 도 1을 참조하면, 상기 비교 버퍼링부(200)는 제1 비교 버퍼링 유닛(210) 및 제2 비교 버퍼링 유닛(230)을 구비한다.Referring back to FIG. 1 , the comparison buffering unit 200 includes a first comparison buffering unit 210 and a second comparison buffering unit 230 .

상기 제1 비교 버퍼링 유닛(210)은 제1 진성 버퍼링 트랜지스터(TMR1) 및 제1 상보 버퍼링 트랜지스터(TMC1)를 포함하며, 상기 진성 버퍼링 신호(XBFT)를 발생한다.The first comparison buffering unit 210 includes a first intrinsic buffering transistor TMR1 and a first complementary buffering transistor TMC1, and generates the intrinsic buffering signal XBFT.

이때, 상기 제1 진성 버퍼링 트랜지스터(TMR1)는 상기 상보 중간 신호(XMDB)에 게이팅되는 앤모스 타입의 트랜지스터이며, 상기 제1 상보 버퍼링 트랜지스터(TMC1)는 상기 진성 중간 신호(XMDT)에 게이팅되는 앤모스 타입의 트랜지스터이다.In this case, the first intrinsic buffering transistor TMR1 is an NMOS type transistor gated on the complementary intermediate signal XMDB, and the first complementary buffering transistor TMC1 is gated on the intrinsic intermediate signal XMDT. It is a MOS type transistor.

그리고, 상기 진성 버퍼링 신호(XBFT)는 상기 제1 상보 버퍼링 트랜지스터(TMC1)를 게이팅하는 상기 진성 중간 신호(XMDT)의 전압 레벨이 상기 제1 진성 버퍼링 트랜지스터(TMR1)를 게이팅하는 상기 상보 중간 신호(XMDB)의 전압 레벨보다 높음에 따라 제1 논리 상태로 제어된다.In the intrinsic buffering signal XBFT, the voltage level of the intrinsic intermediate signal XMDT that gates the first complementary buffering transistor TMC1 is the complementary intermediate signal that gates the first intrinsic buffering transistor TMR1 ( XMDB) is controlled to the first logic state according to the voltage level.

본 실시예에서, 상기 제1 논리 상태는 "H"이다.In this embodiment, the first logic state is "H".

상기 제2 비교 버퍼링 유닛(230)은 제2 진성 버퍼링 트랜지스터(TMR2) 및 제2 상보 버퍼링 트랜지스터(TMC2)를 포함하며, 상기 상보 버퍼링 신호(XBFB)를 발생한다.The second comparison buffering unit 230 includes a second intrinsic buffering transistor TMR2 and a second complementary buffering transistor TMC2 and generates the complementary buffering signal XBFB.

이때, 상기 제2 진성 버퍼링 트랜지스터(TMR2)는 상기 진성 중간 신호(XMDT)에 게이팅되는 앤모스 타입의 트랜지스터이며, 상기 제2 상보 버퍼링 트랜지스터(TMC2)는 상기 상보 중간 신호(XMDB)에 게이팅되는 앤모스 타입의 트랜지스터이다.In this case, the second intrinsic buffering transistor TMR2 is an NMOS type transistor gated on the intrinsic intermediate signal XMDT, and the second complementary buffering transistor TMC2 is gated on the complementary intermediate signal XMDB. It is a MOS type transistor.

그리고, 상기 상보 버퍼링 신호(XBFB)는 상기 제2 진성 버퍼링 트랜지스터(TMR2)를 게이팅하는 상기 진성 중간 신호(XMDT)의 전압 레벨이 상기 제2 상보 버퍼링 트랜지스터(TMC2)를 게이팅하는 상기 상보 중간 신호(XMDB)의 전압 레벨보다 높음에 따라 제2 논리 상태로 제어된다.In addition, the complementary buffering signal XBFB is the complementary intermediate signal (which gates the second complementary buffering transistor TMC2) when the voltage level of the intrinsic intermediate signal XMDT gates the second intrinsic buffering transistor TMR2. XMDB) is controlled to the second logic state according to the voltage level.

본 실시예에서, 상기 제2 논리 상태는 "L"이다.In this embodiment, the second logic state is "L".

계속하여, 상기 비교 버퍼링부(200)가 구체적으로 기술된다.Continuing, the comparison buffering unit 200 will be described in detail.

도 3은 도 1의 비교 버퍼링부(200)를 나타내는 도면으로서, 제1 비교 버퍼링 유닛(210) 및 제2 비교 버퍼링 유닛(230)가 구체적으로 도시된다.FIG. 3 is a diagram showing the comparison buffering unit 200 of FIG. 1 , in which the first comparison buffering unit 210 and the second comparison buffering unit 230 are shown in detail.

도 3을 참조하면, 상기 제1 비교 버퍼링 유닛(210)은 제1 버퍼링 공통 단자(NBCM1), 제1 진성 예비 단자(NRPR1), 제1 상보 예비 단자(NCPR1), 제1 소싱 트랜지스터(211), 상기 제1 진성 버퍼링 트랜지스터(TMR1), 상기 제1 상보 버퍼링 트랜지스터(TMC1), 제1 진성 풀업 트랜지스터(213), 제1 상보 풀업 트랜지스터(214) 및 제1 반전 드라이빙 수단(215)을 구비한다.Referring to FIG. 3 , the first comparison buffering unit 210 includes a first buffering common terminal NBCM1, a first intrinsic reserve terminal NRPR1, a first complementary reserve terminal NCPR1, and a first sourcing transistor 211. , the first intrinsic buffering transistor TMR1, the first complementary buffering transistor TMC1, a first intrinsic pull-up transistor 213, a first complementary pull-up transistor 214, and a first inversion driving unit 215. .

상기 제1 소싱 트랜지스터(211)는 접지 전압(VSS)과 상기 제1 버퍼링 공통 단자(NBCM1) 사이에 형성되며, 인에이블 신호(XENB)에 의하여 게이팅되는 앤모스 타입의 트랜지스터이다. 이때, 상기 제1 소싱 트랜지스터(211)는 상기 인에이블 신호(XENB)의 "L"로의 활성화에 응답하여 턴온되며, 상기 제1 버퍼링 공통 단자(NBCM1)는 접지 전압(VSS) 쪽으로 하강된다.The first sourcing transistor 211 is an NMOS type transistor formed between the ground voltage VSS and the first buffering common terminal NBCM1 and gated by an enable signal XENB. At this time, the first sourcing transistor 211 is turned on in response to activation of the enable signal XENB to “L”, and the first buffering common terminal NBCM1 is lowered toward the ground voltage VSS.

상기 제1 진성 버퍼링 트랜지스터(TMR1)는 일접합이 상기 제1 버퍼링 공통 단자(NBCM1)에 연결되고, 다른 일접합은 상기 제1 진성 예비 단자(NRPR1)와 전류 패스를 형성한다. 그리고, 상기 제1 진성 버퍼링 트랜지스터(TMR1)는 상기 상보 중간 신호(XMDB)에 의하여 게이팅되는 앤모스 타입의 트랜지스터이다.The first intrinsic buffering transistor TMR1 has one junction connected to the first buffering common terminal NBCM1 and another junction forms a current path with the first intrinsic reserve terminal NRPR1. The first intrinsic buffering transistor TMR1 is an NMOS type transistor gated by the complementary intermediate signal XMDB.

상기 제1 상보 버퍼링 트랜지스터(TMC1)는 일접합이 상기 제1 버퍼링 공통 단자(NBCM1)에 연결되고, 다른 일접합은 상기 제1 상보 예비 단자(NCPR1)와 전류 패스를 형성한다. 그리고, 상기 제1 상보 버퍼링 트랜지스터(TMC1)는 상기 진성 중간 신호(XMDT)에 의하여 게이팅되는 앤모스 타입의 트랜지스터이다.The first complementary buffering transistor TMC1 has one junction connected to the first buffering common terminal NBCM1 and another junction forms a current path with the first complementary preliminary terminal NCPR1. Also, the first complementary buffering transistor TMC1 is an NMOS type transistor gated by the intrinsic intermediate signal XMDT.

상기 제1 진성 풀업 트랜지스터(213)는 전원 전압(VDD)과 상기 제1 진성 예비 단자(NRPR1) 사이에 형성되며, 상기 제1 진성 버퍼링 트랜지스터(TMR1)의 다른 일접합에 의하여 게이팅되는 피모스 타입의 트랜지스터로 구현된다.The first intrinsic pull-up transistor 213 is formed between the power supply voltage VDD and the first intrinsic reserve terminal NRPR1, and is gated by the other junction of the first intrinsic buffering transistor TMR1. is implemented as a transistor of

상기 제1 상보 풀업 트랜지스터(214)는 전원 전압(VDD)과 상기 제1 상보 예비 단자(NCPR1) 사이에 형성되며, 상기 제1 진성 버퍼링 트랜지스터(TMR1)의 다른 일접합에 의하여 게이팅되는 피모스 타입의 트랜지스터로 구현된다.The first complementary pull-up transistor 214 is formed between the power supply voltage VDD and the first complementary reserve terminal NCPR1, and is gated by the other one junction of the first intrinsic buffering transistor TMR1. is implemented as a transistor of

그리고, 상기 제1 반전 드라이빙 수단(215)는 상기 제1 상보 예비 단자(NCPR1)의 전압을 반전 드라이빙하여 상기 진성 버퍼링 신호(XBFT)로 발생하며,인버터로 구성될 수 있다.Also, the first inversion driving means 215 generates the intrinsic buffering signal XBFT by inverting driving the voltage of the first complementary reserve terminal NCPR1, and may be configured as an inverter.

이와 같이, 상기 제1 진성 버퍼링 트랜지스터(TMR1)와 상기 제1 상보 버퍼링 트랜지스터(TMC1)가 모두 앤모스 타입으로 구현됨으로써, 높은 레벨에서 스윙되는 상기 중간 신호쌍(PXMD)에 대한 상기 진성 버퍼링 신호(XBFT)의 응답 속도는 매우 빠르다.In this way, since both the first intrinsic buffering transistor TMR1 and the first complementary buffering transistor TMC1 are implemented as an NMOS type, the intrinsic buffering signal for the intermediate signal pair PXMD swinging at a high level ( The response speed of XBFT) is very fast.

바람직하기로는, 상기 제1 비교 버퍼링 유닛(210)은 제1 진성 버퍼링 저항(217) 및 제1 상보 버퍼링 저항(218)을 더 구비한다.Preferably, the first comparison buffering unit 210 further includes a first intrinsic buffering resistor 217 and a first complementary buffering resistor 218 .

상기 제1 진성 버퍼링 저항(217)은 상기 제1 진성 예비 단자(NRPR1)와 상기 제1 진성 버퍼링 트랜지스터(TMR1)의 다른 일접합 사이에 형성된다. 그리고, 상기 제1 상보 버퍼링 저항(218)은 상기 제1 상보 예비 단자(NCPR1)와 상기 제1 상보 버퍼링 트랜지스터(TMC1)의 다른 일접합 사이에 형성된다.The first intrinsic buffering resistor 217 is formed between the first intrinsic reserve terminal NRPR1 and the other one junction of the first intrinsic buffering transistor TMR1. Also, the first complementary buffering resistor 218 is formed between the first complementary reserve terminal NCPR1 and the other one junction of the first complementary buffering transistor TMC1.

이러한 상기 제1 진성 버퍼링 저항(217) 및 상기 제1 상보 버퍼링 저항(218)에 의하여, 상기 제1 진성 예비 단자(NRPR1) 및 상기 제1 상보 예비 단자(NCPR1)의 전압 레벨은 상기 제1 진성 버퍼링 트랜지스터(TMR1)의 다른 일접합 및 상기 제1 상보 버퍼링 트랜지스터(TMC1)의 다른 일접합의 레벨에 비해 높아진다. Due to the first intrinsic buffering resistor 217 and the first complementary buffering resistor 218, the voltage levels of the first intrinsic auxiliary terminal NRPR1 and the first complementary auxiliary terminal NCPR1 are It is higher than the level of the other junction of the buffering transistor TMR1 and the other junction of the first complementary buffering transistor TMC1.

이 경우, 상기 제1 진성 예비 단자(NRPR1) 및 상기 제1 상보 예비 단자(NCPR1)의 전압 레벨이 상기 진성 버퍼링 신호(XBFT)의 천이를 발생시키는 레벨 즉, 천이 레벨로 된다.In this case, the voltage levels of the first intrinsic preliminary terminal NRPR1 and the first complementary preliminary terminal NCPR1 become a level that causes the transition of the intrinsic buffering signal XBFT, that is, a transition level.

이에 따라, 상기 제1 반전 드라이빙 수단(215)에서 출력되는 상기 진성 버퍼링 신호(XBFT)의 응답 속도가 향상되게 된다.Accordingly, the response speed of the intrinsic buffering signal XBFT output from the first inversion driving unit 215 is improved.

또한 바람직하기로는, 상기 제1 비교 버퍼링 유닛(210)은 제1 레벨 제한 수단(219)을 더 구비한다. 이때, 상기 제1 레벨 제한 수단(219)은 상기 제1 상보 예비 단자(NCPR1)의 전압 레벨의 변화를 제한한다. Also preferably, the first comparison buffering unit 210 further includes a first level limiting means 219 . At this time, the first level limiting means 219 limits the change of the voltage level of the first complementary preliminary terminal NCPR1.

상기 제1 레벨 제한 수단(219)은 더욱 구체적으로 제1 인버터(219a), 제1 레벨 제한 저항(219b) 및 제1 전송 트랜지스터(219c)를 구비한다.The first level limiting unit 219 more specifically includes a first inverter 219a, a first level limiting resistor 219b and a first transfer transistor 219c.

상기 제1 인버터(219a)는 상기 제1 상보 예비 단자(NCPR1)의 레벨을 반전 드라이빙하여 출력한다. 이때, 상기 제1 인버터(219a)의 스위칭 레벨은 상기 제1 반전 드라이빙 수단(215)의 스위칭 레벨과 동일한 것이 바람직하다.The first inverter 219a inverts and drives the level of the first complementary preliminary terminal NCPR1 and outputs the same. At this time, it is preferable that the switching level of the first inverter 219a is the same as that of the first inversion driving means 215 .

상기 제1 레벨 제한 저항(219b)은 일단이 상기 제1 인버터(219a)의 출력에 연결된다.One end of the first level limiting resistor 219b is connected to the output of the first inverter 219a.

그리고, 상기 제1 전송 트랜지스터(219c)는 상기 인에이블 신호(XENB)의 "L"로의 활성화에 응답하여, 상기 제1 레벨 제한 저항(219b)의 다른 일단의 전압을 상기 제1 상보 예비 단자(NCPR1)로 전송한다.In addition, the first transfer transistor 219c applies a voltage of the other end of the first level limiting resistor 219b to the first complementary reserve terminal (in response to activation of the enable signal XENB to “L”) NCPR1).

이 경우, 상기 인에이블 신호(XENB)가 활성화될 때, 상기 제1 상보 예비 단자(NCPR1)의 전압 레벨 변화는 천이 레벨에서 일정한 범위로 제한될 수 있다.In this case, when the enable signal XENB is activated, a voltage level change of the first complementary preliminary terminal NCPR1 may be limited within a certain range at a transition level.

이에 따라, 상기 제1 반전 드라이빙 수단(215)에서 출력되는 상기 진성 버퍼링 신호(XBFT)의 응답 속도가 향상되게 된다.Accordingly, the response speed of the intrinsic buffering signal XBFT output from the first inversion driving unit 215 is improved.

계속 도 3을 참조하면, 상기 제2 비교 버퍼링 유닛(230)은 제2 버퍼링 공통 단자(NBCM2), 제2 진성 예비 단자(NRPR2), 제2 상보 예비 단자(NCPR2), 제2 소싱 트랜지스터(231), 상기 제2 진성 버퍼링 트랜지스터(TMR2), 상기 제2 상보 버퍼링 트랜지스터(TMC2), 제2 진성 풀업 트랜지스터(233), 제2 상보 풀업 트랜지스터(234) 및 제2 반전 드라이빙 수단(235)을 구비한다.Referring to FIG. 3 , the second comparison buffering unit 230 includes a second buffering common terminal NBCM2, a second intrinsic reserve terminal NRPR2, a second complementary reserve terminal NCPR2, and a second sourcing transistor 231 ), the second intrinsic buffering transistor TMR2, the second complementary buffering transistor TMC2, a second intrinsic pull-up transistor 233, a second complementary pull-up transistor 234, and a second inversion driving unit 235. do.

상기 제2 소싱 트랜지스터(231)는 접지 전압(VSS)과 상기 제2 버퍼링 공통 단자(NBCM2) 사이에 형성되며, 인에이블 신호(XENB)에 의하여 게이팅되는 앤모스 타입의 트랜지스터이다. 이때, 상기 제2 소싱 트랜지스터(231)는 상기 인에이블 신호(XENB)의 "L"로의 활성화에 응답하여 턴온되며, 상기 제2 버퍼링 공통 단자(NBCM2)는 접지 전압(VSS) 쪽으로 하강된다.The second sourcing transistor 231 is an NMOS type transistor formed between the ground voltage VSS and the second buffering common terminal NBCM2 and gated by an enable signal XENB. At this time, the second sourcing transistor 231 is turned on in response to activation of the enable signal XENB to “L”, and the second buffering common terminal NBCM2 is lowered toward the ground voltage VSS.

상기 제2 진성 버퍼링 트랜지스터(TMR2)는 일접합이 상기 제2 버퍼링 공통 단자(NBCM2)에 연결되고, 다른 일접합은 상기 제2 진성 예비 단자(NRPR2)와 전류 패스를 형성한다. 그리고, 상기 제2 진성 버퍼링 트랜지스터(TMR2)는 상기 진성 중간 신호(XMDT)에 의하여 게이팅되는 앤모스 타입의 트랜지스터이다.The second intrinsic buffering transistor TMR2 has one junction connected to the second buffering common terminal NBCM2 and another junction forms a current path with the second intrinsic reserve terminal NRPR2. The second intrinsic buffering transistor TMR2 is an NMOS type transistor gated by the intrinsic intermediate signal XMDT.

상기 제2 상보 버퍼링 트랜지스터(TMC2)는 일접합이 상기 제2 버퍼링 공통 단자(NBCM2)에 연결되고, 다른 일접합은 상기 제2 상보 예비 단자(NCPR2)와 전류 패스를 형성한다. 그리고, 상기 제2 상보 버퍼링 트랜지스터(TMC2)는 상기 상보 중간 신호(XMDB)에 의하여 게이팅되는 앤모스 타입의 트랜지스터이다.The second complementary buffering transistor TMC2 has one junction connected to the second buffering common terminal NBCM2 and another junction forms a current path with the second complementary preliminary terminal NCPR2. Also, the second complementary buffering transistor TMC2 is an NMOS type transistor gated by the complementary intermediate signal XMDB.

상기 제2 진성 풀업 트랜지스터(233)는 전원 전압(VDD)과 상기 제2 진성 예비 단자(NRPR2) 사이에 형성되며, 상기 제2 진성 버퍼링 트랜지스터(TMR2)의 다른 일접합에 의하여 게이팅되는 피모스 타입의 트랜지스터로 구현된다.The second intrinsic pull-up transistor 233 is a PMOS type formed between a power supply voltage VDD and the second intrinsic reserve terminal NRPR2 and gated by the other one junction of the second intrinsic buffering transistor TMR2. is implemented as a transistor of

상기 제2 상보 풀업 트랜지스터(234)는 전원 전압(VDD)과 상기 제2 상보 예비 단자(NCPR2) 사이에 형성되며, 상기 제2 진성 버퍼링 트랜지스터(TMT2)의 다른 일접합에 의하여 게이팅되는 피모스 타입의 트랜지스터로 구현된다.The second complementary pull-up transistor 234 is formed between the power supply voltage VDD and the second complementary reserve terminal NCPR2, and is a PMOS type gated by the other junction of the second intrinsic buffering transistor TMT2. is implemented as a transistor of

그리고, 상기 제2 반전 드라이빙 수단(235)는 상기 제2 상보 예비 단자(NCPR2)의 전압을 반전 드라이빙하여 상기 상보 버퍼링 신호(XBFB)로 발생하며,인버터로 구성될 수 있다.Also, the second inversion driving means 235 generates the complementary buffering signal XBFB by inverting driving the voltage of the second complementary preliminary terminal NCPR2, and may be configured as an inverter.

이와 같이, 상기 제2 진성 버퍼링 트랜지스터(TMR2)와 상기 제2 상보 버퍼링 트랜지스터(TMC2)가 모두 앤모스 타입으로 구현됨으로써, 높은 레벨에서 스윙되는 상기 중간 신호쌍(PXMD)에 대한 상기 상보 버퍼링 신호(XBFB)의 응답 속도는 매우 빠르다. As described above, since both the second intrinsic buffering transistor TMR2 and the second complementary buffering transistor TMC2 are implemented as an NMOS type, the complementary buffering signal for the intermediate signal pair PXMD swinging at a high level ( The response speed of XBFB) is very fast.

바람직하기로는, 상기 제2 비교 버퍼링 유닛(230)은 제2 진성 버퍼링 저항(237) 및 제2 상보 버퍼링 저항(238)을 더 구비한다.Preferably, the second comparison buffering unit 230 further includes a second intrinsic buffering resistor 237 and a second complementary buffering resistor 238 .

상기 제2 진성 버퍼링 저항(237)은 상기 제2 진성 예비 단자(NRPR2)와 상기 제2 진성 버퍼링 트랜지스터(TMR2)의 다른 일접합 사이에 형성된다. 그리고, 상기 제2 상보 버퍼링 저항(238)은 상기 제2 상보 예비 단자(NCPR2)와 상기 제2 상보 버퍼링 트랜지스터(TMC2)의 다른 일접합 사이에 형성된다.The second intrinsic buffering resistor 237 is formed between the second intrinsic reserve terminal NRPR2 and the other one junction of the second intrinsic buffering transistor TMR2. Also, the second complementary buffering resistor 238 is formed between the second complementary reserve terminal NCPR2 and the other one junction of the second complementary buffering transistor TMC2.

이러한 상기 제2 진성 버퍼링 저항(237) 및 상기 제2 상보 버퍼링 저항(238)에 의하여, 상기 제2 진성 예비 단자(NRPR2) 및 상기 제2 상보 예비 단자(NCPR2)의 전압 레벨은 상기 제2 진성 버퍼링 트랜지스터(TMR2)의 다른 일접합 및 상기 제2 상보 버퍼링 트랜지스터(TMC2)의 다른 일접합의 레벨에 비해 높아진다. By the second intrinsic buffering resistor 237 and the second complementary buffering resistor 238, the voltage levels of the second intrinsic reserve terminal NRPR2 and the second complementary reserve terminal NCPR2 are It is higher than the level of the other one junction of the buffering transistor TMR2 and the other one junction of the second complementary buffering transistor TMC2.

이 경우, 상기 제2 진성 예비 단자(NRPR2) 및 상기 제2 상보 예비 단자(NCPR2)의 전압 레벨이 상기 상보 버퍼링 신호(XBFB)의 천이를 발생시키는 레벨 즉, 천이 레벨로 된다.In this case, the voltage levels of the second intrinsic reserve terminal NRPR2 and the second complementary reserve terminal NCPR2 become a level at which the complementary buffering signal XBFB causes a transition, that is, a transition level.

이에 따라, 상기 제2 반전 드라이빙 수단(235)에서 출력되는 상기 상보 버퍼링 신호(XBFB)의 응답 속도가 향상되게 된다.Accordingly, the response speed of the complementary buffering signal XBFB output from the second inversion driving unit 235 is improved.

또한 바람직하기로는, 상기 제2 비교 버퍼링 유닛(230)은 제2 레벨 제한 수단(239)을 더 구비한다. 이때, 상기 제2 레벨 제한 수단(239)은 상기 제2 상보 예비 단자(NCPR2)의 전압 레벨의 변화를 제한한다. Also preferably, the second comparison buffering unit 230 further includes a second level limiting means 239 . At this time, the second level limiting means 239 limits the change of the voltage level of the second complementary preliminary terminal NCPR2.

상기 제2 레벨 제한 수단(239)은 더욱 구체적으로 제2 인버터(239a), 제2 레벨 제한 저항(239b) 및 제2 전송 트랜지스터(239c)를 구비한다.The second level limiting means 239 more specifically includes a second inverter 239a, a second level limiting resistor 239b and a second transfer transistor 239c.

상기 제2 인버터(239a)는 상기 제2 상보 예비 단자(NCPR2)의 레벨을 반전 드라이빙하여 출력한다. 이때, 상기 제2 인버터(239a)의 스위칭 레벨은 상기 제2 반전 드라이빙 수단(235)의 스위칭 레벨과 동일한 것이 바람직하다.The second inverter 239a inverts the level of the second complementary reserve terminal NCPR2 and outputs the same. At this time, it is preferable that the switching level of the second inverter 239a is the same as that of the second inversion driving unit 235 .

상기 제2 레벨 제한 저항(239b)은 일단이 상기 제2 인버터(239a)의 출력에 연결된다.One end of the second level limiting resistor 239b is connected to the output of the second inverter 239a.

그리고, 상기 제2 전송 트랜지스터(239c)는 상기 인에이블 신호(XENB)의 "L"로의 활성화에 응답하여, 상기 제2 레벨 제한 저항(239b)의 다른 일단의 전압을 상기 제2 상보 예비 단자(NCPR2)로 전송한다.In response to the activation of the enable signal XENB to “L”, the second transfer transistor 239c applies the voltage of the other end of the second level limiting resistor 239b to the second complementary reserve terminal ( NCPR2).

이 경우, 상기 인에이블 신호(XENB)가 활성화될 때, 상기 제2 상보 예비 단자(NCPR2)의 전압 레벨 변화는 천이 레벨에서 일정한 범위로 제한될 수 있다.In this case, when the enable signal XENB is activated, a voltage level change of the second complementary preliminary terminal NCPR2 may be limited within a certain range at a transition level.

이에 따라, 상기 제2 반전 드라이빙 수단(235)에서 출력되는 상기 상보 버퍼링 신호(XBFB)의 응답 속도가 향상되게 된다.Accordingly, the response speed of the complementary buffering signal XBFB output from the second inversion driving unit 235 is improved.

상기와 같은 구성의 상기 비교 버퍼링부(200)에서, 제1 진성 버퍼링 트랜지스터(TMR1), 제1 상보 버퍼링 트랜지스터(TMC1), 제2 진성 버퍼링 트랜지스터(TMR2) 및 제2 상보 버퍼링 트랜지스터(TMC2)는 모두 앤모스 타입의 트랜지스터이다. 즉, 상기 비교 버퍼링부(200)가 앤모스 타입의 차동 증폭기로 구현된다.In the comparison buffering unit 200 having the above configuration, the first intrinsic buffering transistor TMR1, the first complementary buffering transistor TMC1, the second intrinsic buffering transistor TMR2, and the second complementary buffering transistor TMC2 are All are NMOS type transistors. That is, the comparison buffering unit 200 is implemented as an NMOS type differential amplifier.

이에 따라, 제1 진성 버퍼링 트랜지스터(TMR1), 제1 상보 버퍼링 트랜지스터(TMC1), 제2 진성 버퍼링 트랜지스터(TMR2) 및 제2 상보 버퍼링 트랜지스터(TMC2)는 높은 레벨에서 스윙되는 상기 중간 신호쌍(PXMD)에 대한 응답 속도가 매우 빠르다. Accordingly, the first intrinsic buffering transistor TMR1 , the first complementary buffering transistor TMC1 , the second intrinsic buffering transistor TMR2 , and the second complementary buffering transistor TMC2 swing at a high level, the intermediate signal pair PXMD ) is very fast.

다시 기술하자면, 앤모스 타입의 차동 증폭기로 구현되는 상기 비교 버퍼링부(200)는, 피모스 타입의 차동 증폭기로 구현되는 경우에 비하여, 빠른 응답 속도를 가진다.In other words, the comparison buffering unit 200 implemented as an N-MOS type differential amplifier has a faster response speed than the case where it is implemented as a P-MOS type differential amplifier.

계속하여, 도 4를 참조하여, 본 발명의 입력 버퍼 회로에서의 주요 신호쌍의 전압 레벨을 살펴본다.Subsequently, referring to FIG. 4, the voltage level of the main signal pair in the input buffer circuit of the present invention will be looked at.

도 4에서는, 전원 전압(VDD)의 레벨은 1.1V로 한다. In Fig. 4, the level of the power supply voltage VDD is 1.1V.

이때, 입력 신호쌍(PXIN)은 0V 내지 0.3V의 낮은 전압 레벨에서 스윙한다. 이에 따라, 피모스 타입으로 구현되는 진성 수신 트랜지스터(TRR) 및 상보 수신 트랜지스터(TRC)의 응답 속도는 매우 빠르다.At this time, the input signal pair PXIN swings at a low voltage level of 0V to 0.3V. Accordingly, response speeds of the intrinsic reception transistor TRR and the complementary reception transistor TRC implemented in the PMOS type are very fast.

상기 수신 센싱부(100)에서 제공되는 중간 신호쌍(PXMD)는 0.5V 내지 1.1V의 높은 전압 레벨에서 스윙한다. 이에 따라, 앤모스 타입으로 구현되는 상기 비교 버퍼링부(200)의 제1 진성 버퍼링 트랜지스터(TMR1), 제1 상보 버퍼링 트랜지스터(TMC1), 제2 진성 버퍼링 트랜지스터(TMR2) 및 제2 상보 버퍼링 트랜지스터(TMC2)의 응답 속도는 매우 빠르게 된다. The intermediate signal pair PXMD provided from the reception sensing unit 100 swings at a high voltage level of 0.5V to 1.1V. Accordingly, the first intrinsic buffering transistor TMR1, the first complementary buffering transistor TMC1, the second intrinsic buffering transistor TMR2, and the second complementary buffering transistor ( The response speed of TMC2) becomes very fast.

이때, 상기 비교 버퍼링부(200)의 제1 상보 예비 단자(NCPR1)와 제2 상보 예비 단자(NCPR2)는 0.2V 내지 0.9V의 레벨 범위에서 스윙하게 된다.At this time, the first complementary preliminary terminal NCPR1 and the second complementary preliminary terminal NCPR2 of the comparison buffering unit 200 swing in a level range of 0.2V to 0.9V.

그리고, 제1 상보 예비 단자(NCPR1) 및 제2 상보 예비 단자(NCPR2)의 전압에 의하여 드라이빙되는 상기 버퍼링 신호쌍(PXBF)는 접지 전압(VSS)과 전원 전압(VDD) 사이를 스윙하게 된다.The buffering signal pair PXBF driven by the voltages of the first complementary preliminary terminal NCPR1 and the second complementary preliminary terminal NCPR2 swings between the ground voltage VSS and the power supply voltage VDD.

정리하면, 본 발명의 입력 버퍼 회로에서는, 낮은 레벨에서 스윙되는 입력 신호쌍(PXIN)에 의해 게이팅되는 수신 센싱부(100)의 트랜지스터들(TRR, TRC)은 피모스 타입으로 구현되며, 높은 레벨에서 스윙되는 중간 신호쌍(PXMD)에 의하여 게이팅되는 비교 버퍼링부(200)의 트랜지스터들(TMR1, TMC1, TMR2, TMC2)은 앤모스 타입으로 구현된다. 그리고, 수신 센싱부(100)의 전류 패싱 유닛(UIP)은 수신 센싱부(100)에서 출력되는 진성 중간 신호(XMDT)와 상보 중간 신호(XMDB) 사이에 형성되어 전류가 흐르도록 구동된다. 이에 따라, 본 발명의 입력 버퍼 회로에 의하면, 2단으로 구성되어 지연시간이 최소화되며, 저전압 레벨의 입력 신호쌍(PXIN)에 대해 고속 동작이 가능하다.In summary, in the input buffer circuit of the present invention, the transistors TRR and TRC of the reception sensing unit 100 gated by the input signal pair PXIN swinging at a low level are implemented as PMOS types, and The transistors TMR1 , TMC1 , TMR2 , and TMC2 of the comparison buffering unit 200 gated by the intermediate signal pair PXMD swinging at PXMD are implemented as an NMOS type. In addition, the current passing unit UIP of the reception sensing unit 100 is formed between the intrinsic intermediate signal XMDT and the complementary intermediate signal XMDB output from the reception sensing unit 100 and driven so that current flows. Accordingly, according to the input buffer circuit of the present invention, it is composed of two stages, the delay time is minimized, and high-speed operation is possible for the input signal pair (PXIN) of a low voltage level.

이상과 같이 실시예들이 비록 한정된 실시예와 도면에 의해 설명되었으나, 해당 기술분야에서 통상의 지식을 가진 자라면 상기의 기재로부터 다양한 수정 및 변형이 가능하다. 예를 들어, 설명된 기술들이 설명된 방법과 다른 순서로 수행되거나, 및/또는 설명된 시스템, 구조, 장치, 회로 등의 구성요소들이 설명된 방법과 다른 형태로 결합 또는 조합되거나, 다른 구성요소 또는 균등물에 의하여 대치되거나 치환되더라도 적절한 결과가 달성될 수 있다.As described above, although the embodiments have been described with limited examples and drawings, those skilled in the art can make various modifications and variations from the above description. For example, the described techniques may be performed in an order different from the method described, and/or components of the described system, structure, device, circuit, etc. may be combined or combined in a different form than the method described, or other components may be used. Or even if it is replaced or substituted by equivalents, appropriate results can be achieved.

따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 등록청구범위의 기술적 사상에 의해 정해져야 할 것이다.Therefore, the true technical protection scope of the present invention should be determined by the technical spirit of the attached claims.

Claims (12)

외부 시스템으로부터 수신되는 입력 신호쌍을 버퍼링하여 버퍼링 신호쌍으로 제공하는 입력 버퍼 회로로서, 상기 입력 신호쌍은 서로 반대의 위상을 가지는 진성 입력 신호와 상보 입력 신호로 구성되며, 상기 버퍼링 신호쌍은 진성 버퍼링 신호와 상보 버퍼링 신호로 구성되는 상기 입력 버퍼 회로에 있어서,
상기 입력 신호쌍을 수신하여 중간 신호쌍을 발생하되, 진성 수신 트랜지스터, 상보 수신 트랜지스터 및 전류 패싱 유닛을 포함하는 수신 센싱부로서, 상기 중간 신호쌍은 진성 중간 신호와 상보 중간 신호로 구성되며, 상기 진성 수신 트랜지스터는 상기 진성 입력 신호에 게이팅되어 상기 진성 중간 신호의 전압을 상승시키는 피모스 타입의 트랜지스터이며, 상기 상보 수신 트랜지스터는 상기 상보 입력 신호에 게이팅되어 상기 상보 중간 신호의 전압을 상승시키는 피모스 타입의 트랜지스터이며, 상기 전류 패싱 유닛은 상기 진성 중간 신호와 상기 상보 중간 신호 사이에 형성되어 전류가 흐르도록 구동되는 상기 수신 센싱부; 및
상기 중간 신호쌍을 버퍼링하여 상기 버퍼링 신호쌍을 발생하며, 제1 진성 버퍼링 트랜지스터, 제1 상보 버퍼링 트랜지스터, 제2 진성 버퍼링 트랜지스터 및 제2 상보 버퍼링 트랜지스터를 포함하는 비교 버퍼링부로서, 상기 제1 진성 버퍼링 트랜지스터는 상기 상보 중간 신호에 게이팅되는 앤모스 타입의 트랜지스터이며, 상기 제1 상보 버퍼링 트랜지스터는 상기 진성 중간 신호에 게이팅되는 앤모스 타입의 트랜지스터이며, 상기 제2 진성 버퍼링 트랜지스터는 상기 진성 중간 신호에 게이팅되는 앤모스 타입의 트랜지스터이며, 상기 제2 상보 버퍼링 트랜지스터는 상기 상보 중간 신호에 게이팅되는 앤모스 타입의 트랜지스터이며, 상기 진성 버퍼링 신호는 상기 제1 상보 버퍼링 트랜지스터를 게이팅하는 상기 진성 중간 신호의 전압 레벨이 상기 제1 진성 버퍼링 트랜지스터를 게이팅하는 상기 상보 중간 신호의 전압 레벨보다 높음에 따라 제1 논리 상태로 제어되며, 상기 상보 버퍼링 신호는 상기 제2 진성 버퍼링 트랜지스터를 게이팅하는 상기 진성 중간 신호의 전압 레벨이 상기 제2 상보 버퍼링 트랜지스터를 게이팅하는 상기 상보 중간 신호의 전압 레벨보다 높음에 따라 제2 논리 상태로 제어되는 상기 비교 버퍼링부를 구비하는 것을 특징으로 하는 입력 버퍼 회로.
An input buffer circuit that buffers an input signal pair received from an external system and provides it as a buffering signal pair, wherein the input signal pair is composed of an intrinsic input signal and a complementary input signal having phases opposite to each other, wherein the buffering signal pair is an intrinsic In the input buffer circuit composed of a buffering signal and a complementary buffering signal,
A receiving sensing unit receiving the input signal pair and generating an intermediate signal pair, including an intrinsic receiving transistor, a complementary receiving transistor, and a current passing unit, wherein the intermediate signal pair is composed of an intrinsic intermediate signal and a complementary intermediate signal, The intrinsic receiving transistor is a PMOS type transistor gated on the intrinsic input signal to increase the voltage of the intrinsic intermediate signal, and the complementary receiving transistor is gated on the complementary input signal to increase the voltage of the complementary intermediate signal. type of transistor, wherein the current passing unit includes: the reception sensing unit formed between the intrinsic intermediate signal and the complementary intermediate signal and driven to allow current to flow; and
A comparison buffering unit buffering the intermediate signal pair to generate the buffering signal pair and including a first intrinsic buffering transistor, a first complementary buffering transistor, a second intrinsic buffering transistor, and a second complementary buffering transistor, wherein the first intrinsic buffering transistor is The buffering transistor is an NMOS type transistor gated on the complementary intermediate signal, the first complementary buffering transistor is an NMOS type transistor gated on the intrinsic intermediate signal, and the second intrinsic buffering transistor is an NMOS type transistor gated on the intrinsic intermediate signal. An NMOS type transistor that is gated, the second complementary buffering transistor is an NMOS type transistor that is gated on the complementary intermediate signal, and the intrinsic buffering signal is a voltage of the intrinsic intermediate signal that gates the first complementary buffering transistor. The complementary intermediate signal is controlled to a first logic state as its level is higher than the voltage level of the complementary intermediate signal gated the first intrinsic buffering transistor, wherein the complementary buffering signal is controlled to a voltage level of the intrinsic intermediate signal gated the second intrinsic buffering transistor. and the comparison buffering unit which is controlled to a second logic state when a voltage level of the complementary intermediate signal gates the second complementary buffering transistor is higher than that of the complementary intermediate signal.
 제1항에 있어서, 상기 수신 센싱부는
수신 공통 단자;
전원 전압과 상기 수신 공통 단자 사이에 형성되어, 상기 수신 공통 단자의 전압 레벨을 풀업시키도록 구동되는 수신 바이어싱 유닛;
상기 진성 수신 트랜지스터 및 상기 상보 수신 트랜지스터를 포함하는 입력 수신 유닛으로서, 상기 진성 수신 트랜지스터는 상기 수신 공통 단자와 상기 진성 중간 신호 사이에 형성되며, 상기 상보 수신 트랜지스터는 상기 수신 공통 단자와 상기 상보 중간 신호 사이에 형성되는 상기 입력 수신 유닛;
상기 전류 패싱 유닛; 및
상기 진성 중간 신호와 상기 상보 중간 신호의 풀다운 레벨을 쉬프팅하는 풀다운 쉬프팅 유닛을 구비하는 것을 특징으로 하는 입력 버퍼 회로.
The method of claim 1, wherein the reception sensing unit
receiving common terminal;
a reception biasing unit formed between a power supply voltage and the reception common terminal and driven to pull up a voltage level of the reception common terminal;
An input receiving unit including the intrinsic receiving transistor and the complementary receiving transistor, wherein the intrinsic receiving transistor is formed between the receiving common terminal and the intrinsic intermediate signal, and the complementary receiving transistor comprises the receiving common terminal and the complementary intermediate signal. the input receiving unit formed between;
the current passing unit; and
and a pull-down shifting unit shifting the pull-down levels of the intrinsic intermediate signal and the complementary intermediate signal.
 제2항에 있어서, 상기 수신 바이어싱 유닛은
상기 전원 전압과 상기 수신 공통 단자 사이에 직렬로 형성되는 바이어싱 저항 및 바이어싱 트랜지스터를 구비하며,
상기 바이어싱 트랜지스터는
인에이블 신호에 응답하여 상기 전원 전압과 상기 수신 공통 단자 사이에 전류가 흐르도록 구동되는 피모스 타입의 트랜지스터인 것을 특징으로 하는 입력 버퍼 회로.
3. The method of claim 2, wherein the receive biasing unit
A biasing resistor and a biasing transistor formed in series between the power supply voltage and the receiving common terminal,
The biasing transistor is
An input buffer circuit according to claim 1 , wherein the input buffer circuit is a PMOS type transistor driven so that a current flows between the power supply voltage and the reception common terminal in response to an enable signal.
 제2항에 있어서, 상기 전류 패싱 유닛은
일단이 상기 진성 중간 신호에 연결되고, 다른 일단이 상기 상보 중간 신호에 연결되는 전류 패싱 저항을 구비하는 것을 특징으로 하는 입력 버퍼 회로.
The method of claim 2, wherein the current passing unit
and a current passing resistor having one end connected to the intrinsic intermediate signal and the other end connected to the complementary intermediate signal.
 제2항에 있어서, 상기 풀다운 쉬프팅 유닛은
일접합이 상기 진성 중간 신호에 연결되는 앤모스 타입의 진성 쉬프팅 트랜지스터로서, 상기 상보 중간 신호에 의하여 게이팅되는 상기 진성 쉬프팅 트랜지스터;
일접합이 상기 상보 중간 신호에 연결되는 앤모스 타입의 상보 쉬프팅 트랜지스터로서, 상기 진성 중간 신호에 의하여 게이팅되는 상기 상보 쉬프팅 트랜지스터;
상기 진성 쉬프팅 트랜지스터의 다른 일접합과 접지 전압 사이에 형성되는 진성 쉬프팅 저항; 및
상기 상보 쉬프팅 트랜지스터의 다른 일접합과 상기 접지 전압 사이에 형성되는 상보 쉬프팅 저항를 구비하는 것을 특징으로 하는 입력 버퍼 회로.
The method of claim 2, wherein the pull-down shifting unit
an NMOS type intrinsic shifting transistor having one junction connected to the intrinsic intermediate signal, the intrinsic shifting transistor being gated by the complementary intermediate signal;
an NMOS type complementary shifting transistor having one junction connected to the complementary intermediate signal, the complementary shifting transistor being gated by the intrinsic intermediate signal;
an intrinsic shifting resistance formed between the other one junction of the intrinsic shifting transistor and a ground voltage; and
and a complementary shifting resistor formed between the other one junction of the complementary shifting transistor and the ground voltage.
 제2항에 있어서, 상기 전류 패싱 유닛은
패싱 중간 단자;
일단이 상기 진성 중간 신호에 연결되고, 다른 일단이 상기 패싱 중간 단자에 연결되는 제1 전류 패싱 저항; 및
일단이 상기 상보 중간 신호에 연결되고, 다른 일단이 상기 패싱 중간 단자에 연결되는 제2 전류 패싱 저항을 구비하는 것을 특징으로 하는 입력 버퍼 회로.
The method of claim 2, wherein the current passing unit
passing middle terminal;
a first current passing resistor having one end connected to the intrinsic intermediate signal and the other end connected to the passing intermediate terminal; and
and a second current passing resistor having one end connected to the complementary intermediate signal and the other end connected to the passing intermediate terminal.
 제6항에 있어서, 상기 풀다운 쉬프팅 유닛은
일접합이 상기 진성 중간 신호에 연결되는 앤모스 타입의 진성 쉬프팅 트랜지스터로서, 상기 패싱 중간 단자에 의하여 게이팅되는 상기 진성 쉬프팅 트랜지스터;
일접합이 상기 상보 중간 신호에 연결되는 앤모스 타입의 상보 쉬프팅 트랜지스터로서, 상기 패싱 중간 단자에 의하여 게이팅되는 상기 상보 쉬프팅 트랜지스터;
상기 진성 쉬프팅 트랜지스터의 다른 일접합과 접지 전압 사이에 형성되는 진성 쉬프팅 저항; 및
상기 상보 쉬프팅 트랜지스터의 다른 일접합과 상기 접지 전압 사이에 형성되는 상보 쉬프팅 저항를 구비하는 것을 특징으로 하는 입력 버퍼 회로.
The method of claim 6, wherein the pull-down shifting unit
an NMOS type intrinsic shifting transistor having one junction connected to the intrinsic intermediate signal, the intrinsic shifting transistor being gated by the passing intermediate terminal;
an NMOS-type complementary shifting transistor having one junction connected to the complementary intermediate signal, the complementary shifting transistor being gated by the passing intermediate terminal;
an intrinsic shifting resistance formed between the other one junction of the intrinsic shifting transistor and a ground voltage; and
and a complementary shifting resistor formed between the other one junction of the complementary shifting transistor and the ground voltage.
 제1항에 있어서, 상기 비교 버퍼링부는
상기 제1 진성 버퍼링 트랜지스터와 제1 상보 버퍼링 트랜지스터를 포함하여 상기 진성 버퍼링 신호를 발생하는 제1 비교 버퍼링 유닛; 및
상기 제2 진성 버퍼링 트랜지스터와 제2 상보 버퍼링 트랜지스터를 포함하여 상기 상보 버퍼링 신호를 발생하는 제2 비교 버퍼링 유닛을 구비하는 것을 특징으로 하는 입력 버퍼 회로.
The method of claim 1, wherein the comparison buffering unit
a first comparison buffering unit including the first intrinsic buffering transistor and a first complementary buffering transistor to generate the intrinsic buffering signal; and
and a second comparison buffering unit including the second intrinsic buffering transistor and a second complementary buffering transistor to generate the complementary buffering signal.
 제8항에 있어서, 상기 제1 비교 버퍼링 유닛은
제1 버퍼링 공통 단자;
제1 진성 예비 단자;
제1 상보 예비 단자;
접지 전압과 상기 제1 버퍼링 공통 단자 사이에 형성되며, 인에이블 신호에 의하여 게이팅되는 앤모스 타입의 제1 소싱 트랜지스터;
일접합이 상기 제1 버퍼링 공통 단자에 연결되고, 다른 일접합은 상기 제1 진성 예비 단자와 전류 패스를 형성하며, 상기 상보 중간 신호에 의하여 게이팅되는 앤모스 타입의 상기 제1 진성 버퍼링 트랜지스터;
일접합이 상기 제1 버퍼링 공통 단자에 연결되고, 다른 일접합은 상기 제1 상보 예비 단자와 전류 패스를 형성하며, 상기 진성 중간 신호에 의하여 게이팅되는 앤모스 타입의 상기 제1 상보 버퍼링 트랜지스터;
전원 전압과 상기 제1 진성 예비 단자 사이에 형성되며, 상기 제1 진성 버퍼링 트랜지스터의 다른 일접합에 의하여 게이팅되는 피모스 타입의 제1 진성 풀업 트랜지스터;
상기 전원 전압과 상기 제1 상보 예비 단자 사이에 형성되며, 상기 제1 진성 버퍼링 트랜지스터의 다른 일접합에 의하여 게이팅되는 피모스 타입의 제1 상보 풀업 트랜지스터; 및
상기 제1 상보 예비 단자의 전압을 반전 드라이빙하여 상기 진성 버퍼링 신호로 발생하는 제1 반전 드라이빙 수단을 구비하며,
상기 제2 비교 버퍼링 유닛은
제2 버퍼링 공통 단자;
제2 진성 예비 단자;
제2 상보 예비 단자;
상기 접지 전압과 상기 제2 버퍼링 공통 단자 사이에 형성되며, 상기 인에이블 신호에 의하여 게이팅되는 앤모스 타입의 제2 소싱 트랜지스터;
일접합이 상기 제2 버퍼링 공통 단자에 연결되고, 다른 일접합은 상기 제2 진성 예비 단자와 전류 패스를 형성하며, 상기 진성 중간 신호에 의하여 게이팅되는 앤모스 타입의 상기 제2 진성 버퍼링 트랜지스터;
일접합이 상기 제2 버퍼링 공통 단자에 연결되고, 다른 일접합은 상기 제2 상보 예비 단자와 전류 패스를 형성하며, 상기 상보 중간 신호에 의하여 게이팅되는 앤모스 타입의 상기 제2 상보 버퍼링 트랜지스터;
상기 전원 전압과 상기 제2 진성 예비 단자 사이에 형성되며, 상기 제2 진성 버퍼링 트랜지스터의 다른 일접합에 의하여 게이팅되는 피모스 타입의 제2 진성 풀업 트랜지스터;
상기 전원 전압과 상기 제2 상보 예비 단자 사이에 형성되며, 상기 제2 진성 버퍼링 트랜지스터의 다른 일접합에 의하여 게이팅되는 피모스 타입의 제2 상보 풀업 트랜지스터; 및
상기 제2 상보 예비 단자의 전압을 반전 드라이빙하여 상기 상보 버퍼링 신호로 발생하는 제2 반전 드라이빙 수단을 구비하는 것을 특징으로 하는 입력 버퍼 회로.
9. The method of claim 8, wherein the first comparison buffering unit
a first buffering common terminal;
a first intrinsic reserve terminal;
a first complementary auxiliary terminal;
an NMOS type first sourcing transistor formed between a ground voltage and the first buffering common terminal and gated by an enable signal;
an NMOS type first intrinsic buffering transistor having one junction connected to the first buffering common terminal, the other junction forming a current path with the first intrinsic reserve terminal, and gated by the complementary intermediate signal;
an NMOS type first complementary buffering transistor having one junction connected to the first buffering common terminal, the other junction forming a current path with the first complementary auxiliary terminal, and gated by the intrinsic intermediate signal;
a PMOS type first intrinsic pull-up transistor formed between a power supply voltage and the first intrinsic reserve terminal and gated by the other junction of the first intrinsic buffering transistor;
a PMOS type first complementary pull-up transistor formed between the power supply voltage and the first complementary preliminary terminal and gated by the other junction of the first intrinsic buffering transistor; and
a first inversion driving means generating the intrinsic buffering signal by inverting driving the voltage of the first complementary preliminary terminal;
The second comparison buffering unit
a second buffering common terminal;
a second intrinsic reserve terminal;
a second complementary reserve terminal;
a second NMOS type second sourcing transistor formed between the ground voltage and the second buffering common terminal and gated by the enable signal;
an NMOS type second intrinsic buffering transistor having one junction connected to the second buffering common terminal, the other junction forming a current path with the second intrinsic auxiliary terminal, and gated by the intrinsic intermediate signal;
the second complementary buffering transistor of an NMOS type, one junction connected to the second buffering common terminal, the other junction forming a current path with the second complementary auxiliary terminal, and gated by the complementary intermediate signal;
a PMOS type second intrinsic pull-up transistor formed between the power supply voltage and the second intrinsic reserve terminal and gated by the other junction of the second intrinsic buffering transistor;
a PMOS type second complementary pull-up transistor formed between the power supply voltage and the second complementary reserve terminal and gated by the other junction of the second intrinsic buffering transistor; and
and a second inversion driving means generating the complementary buffering signal by inverting driving the voltage of the second complementary preliminary terminal.
 제9항에 있어서, 상기 제1 비교 버퍼링 유닛은
상기 제1 진성 예비 단자와 상기 제1 진성 버퍼링 트랜지스터의 다른 일접합 사이에 형성되는 제1 진성 버퍼링 저항; 및
상기 제1 상보 예비 단자와 상기 제1 상보 버퍼링 트랜지스터의 다른 일접합 사이에 형성되는 제1 상보 버퍼링 저항을 더 구비하며,
상기 제2 비교 버퍼링 유닛은
상기 제2 진성 예비 단자와 상기 제2 진성 버퍼링 트랜지스터의 다른 일접합 사이에 형성되는 제2 진성 버퍼링 저항; 및
상기 제2 상보 예비 단자와 상기 제2 상보 버퍼링 트랜지스터의 다른 일접합 사이에 형성되는 제2 상보 버퍼링 저항을 더 구비하는 것을 특징으로 하는 입력 버퍼 회로.
10. The method of claim 9, wherein the first comparison buffering unit
a first intrinsic buffering resistor formed between the first intrinsic reserve terminal and the other junction of the first intrinsic buffering transistor; and
a first complementary buffering resistor formed between the first complementary preliminary terminal and the other junction of the first complementary buffering transistor;
The second comparison buffering unit
a second intrinsic buffering resistor formed between the second intrinsic reserve terminal and the other one junction of the second intrinsic buffering transistor; and
and a second complementary buffering resistor formed between the second complementary preliminary terminal and the other junction of the second complementary buffering transistor.
 제9항에 있어서, 상기 제1 비교 버퍼링 유닛은
상기 제1 상보 예비 단자의 전압 레벨의 변화를 완화하는 제1 레벨 제한 수단을 더 구비하며,
상기 제2 비교 버퍼링 유닛은
상기 제2 상보 예비 단자의 전압 레벨의 변화를 완화하는 제2 레벨 제한 수단을 더 구비하는 것을 특징으로 하는 입력 버퍼 회로.
10. The method of claim 9, wherein the first comparison buffering unit
a first level limiting means for mitigating a change in the voltage level of the first complementary auxiliary terminal;
The second comparison buffering unit
and a second level limiting means for mitigating a change in the voltage level of the second complementary reserve terminal.
 제11항에 있어서, 상기 제1 레벨 제한 수단은
상기 제1 상보 예비 단자의 레벨을 반전 드라이빙하여 출력하는 제1 인버터;
일단이 상기 제1 인버터의 출력에 연결되는 제1 레벨 제한 저항; 및
상기 인에이블 신호에 응답하여 상기 제1 레벨 제한 저항의 다른 일단의 전압을 상기 제1 상보 예비 단자로 전송하는 제1 전송 트랜지스터를 구비하며.
상기 제2 레벨 제한 수단은
상기 제2 상보 예비 단자의 신호를 반전 드라이빙하여 출력하는 제2 인버터;
일단이 상기 제2 인버터의 출력에 연결되는 제2 레벨 제한 저항; 및
상기 인에이블 신호에 응답하여 상기 제2 레벨 제한 저항의 다른 일단의 전압을 상기 제2 상보 예비 단자로 전송하는 제2 전송 트랜지스터를 구비하는 것을 특징으로 하는 입력 버퍼 회로.12. The method of claim 11, wherein the first level limiting means
a first inverter for inverting and outputting a level of the first complementary preliminary terminal;
a first level limiting resistor having one end connected to the output of the first inverter; and
and a first transfer transistor for transmitting the voltage of the other end of the first level limiting resistor to the first complementary reserve terminal in response to the enable signal.
The second level limiting means
a second inverter for inverting and outputting a signal of the second complementary reserve terminal;
a second level limiting resistor having one end connected to the output of the second inverter; and
and a second transfer transistor for transmitting the voltage of the other end of the second level limiting resistor to the second complementary reserve terminal in response to the enable signal.
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