KR20230113434A - 송수신기, 이의 구동 방법, 및 표시 장치 - Google Patents

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KR20230113434A
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Abstract

송수신기는 라인을 통해 클록 트레이닝 패턴, 시작 패턴, 인코디드 페이로드, 및 종료 패턴을 포함하는 클록 임베디드 데이터(Clock Embedded Data)를 전송하는 송신기 그리고 클록 임베디드 데이터를 수신하고 클록 임베디드 데이터로부터 클록 임베디드 관련 에러를 검출하며 송신기에 클록 임베디드 관련 에러에 대응하는 에러 플래그를 출력하는 수신기를 포함할 수 있다.

Description

송수신기, 이의 구동 방법, 및 표시 장치{TRANSCEIVER, METHOD OF DRIVING THE SAME, AND DISPLAY DEVICE}
본 발명은 송수신기에 관한 것이다. 보다 상세하게는, 본 발명은 송수신기, 이러한 송수신기의 구동 방법, 및 표시 장치에 관한 것이다.
일반적으로, 표시 장치는 MIPI(Mobile Industry Processor Interface) 프로토콜을 사용하여 프로세서와 통신을 수행할 수 있다. MIPI 프로토콜을 사용하여 통신을 수행함에 있어서, 데이터의 전송을 위한 데이터 라인 및 클록 신호의 전송을 위한 클록 라인이 사용될 수 있다. 클록 라인의 사용에 의해 물리적 또는 공간적 비용이 증가할 수 있고, 소모 전력이 증가할 수 있다.
클록 라인의 사용에 따른 물리적 또는 공간적 비용의 증가 및 소모 전력의 증가를 방지하기 위하여 클록 라인 없이 데이터 라인을 통해 클록 정보를 전송하기 위한 클록 임베디드 데이터 방식이 사용될 수 있다. 다만, 클록 임베디드 데이터 방식에 따라 발생할 수 있는 클록 임베디드 관련 에러의 처리(에러의 검출, 전송 등)가 문제될 수 있다.
본 발명의 일 목적은 클록 임베디드 관련 에러를 처리할 수 있는 송수신기, 송수신기의 구동 방법, 및 표시 장치를 제공하는 것이다.
다만, 본 발명의 목적이 이와 같은 목적들에 한정되는 것은 아니며, 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위에서 다양하게 확장될 수 있을 것이다.
전술한 본 발명의 일 목적을 달성하기 위하여, 실시예들에 따른 송수신기는 라인을 통해 클록 트레이닝 패턴, 시작 패턴, 인코디드 페이로드, 및 종료 패턴을 포함하는 클록 임베디드 데이터(Clock Embedded Data)를 전송하는 송신기 그리고 상기 클록 임베디드 데이터를 수신하고 상기 클록 임베디드 데이터로부터 클록 임베디드 관련 에러를 검출하며 상기 송신기에 상기 클록 임베디드 관련 에러에 대응하는 에러 플래그를 출력하는 수신기를 포함할 수 있다.
일 실시예에 있어서, 상기 클록 임베디드 관련 에러는 MIPI(Mobile Industry Processor Interface) D-PHY & DSI 스탠다드 사양에서 정의하는 에러에 포함되지 않을 수 있다.
일 실시예에 있어서, 상기 클록 임베디드 관련 에러는 로킹 분실(Loss of Lock) 에러, 초기화(Initialization) 에러, 시작 패턴 에러, 종료 패턴 에러, 및 인코딩 키(Encoding Key) 에러 중 적어도 하나를 포함할 수 있다.
일 실시예에 있어서, 상기 로킹 분실 에러, 상기 초기화 에러, 상기 시작 패턴 에러, 상기 종료 패턴 에러, 및 상기 인코딩 키 에러 중 적어도 하나는 선택적으로 마스킹될 수 있다.
일 실시예에 있어서, 상기 수신기는 상기 클록 임베디드 데이터를 샘플링하여 제1 인코디드 데이터 및 제어 신호를 생성하는 수신 유닛, 상기 제1 인코디드 데이터를 디코딩하여 제1 데이터를 생성하는 디코더, 상기 제어 신호 및 상기 제1 데이터를 수신하는 수신 제어부, 그리고 상기 에러 플래그를 출력하는 메인 제어부를 포함할 수 있다.
일 실시예에 있어서, 상기 수신 유닛 및 상기 디코더는 상기 클록 임베디드 관련 에러를 검출할 수 있다.
일 실시예에 있어서, 상기 수신 유닛에서 검출된 상기 클록 임베디드 관련 에러는 상기 수신 제어부를 통해 상기 메인 제어부에 전송될 수 있고, 상기 디코더에서 검출된 상기 클록 임베디드 관련 에러는 상기 수신 유닛 및 상기 수신 제어부를 통해 상기 메인 제어부에 전송될 수 있다.
일 실시예에 있어서, 상기 수신 유닛에서 검출된 상기 클록 임베디드 관련 에러는 상기 메인 제어부에 직접 전송될 수 있고, 상기 디코더에서 검출된 상기 클록 임베디드 관련 에러는 상기 수신 유닛을 통해 상기 메인 제어부에 전송될 수 있다.
일 실시예에 있어서, 상기 송신기는 제2 데이터를 생성하는 송신 제어부, 상기 제2 데이터를 인코딩하여 제2 인코디드 데이터를 생성하는 인코더, 그리고 상기 제2 인코디드 데이터에 기초하여 상기 클록 임베디드 데이터를 생성하는 송신 유닛을 포함할 수 있다.
일 실시예에 있어서, 상기 에러 플래그는 하이 전압 레벨의 펄스, 로우 전압 레벨의 펄스, 상기 로우 전압 레벨에서 상기 하이 전압 레벨로 증가하는 신호, 및 상기 하이 전압 레벨에서 상기 로우 전압 레벨로 감소하는 신호 중 하나를 포함할 수 있다.
일 실시예에 있어서, 상기 하이 전압 레벨의 상기 펄스의 폭 및 상기 로우 전압 레벨의 상기 펄스의 폭은 선택적으로 조절될 수 있다.
일 실시예에 있어서, 상기 수신기는 상기 클록 트레이닝 패턴과 상기 인코디드 페이로드를 이용하여 클록 신호를 생성할 수 있다.
전술한 본 발명의 일 목적을 달성하기 위하여, 실시예들에 따른 송수신기의 구동 방법은 송신기가 수신기에 라인을 통해 클록 트레이닝 패턴, 시작 패턴, 인코디드 페이로드, 및 종료 패턴을 포함하는 클록 임베디드 데이터(Clock Embedded Data)를 전송하는 단계, 상기 클록 임베디드 데이터로부터 클록 임베디드 관련 에러를 검출하는 단계, 그리고 상기 수신기가 상기 송신기에 상기 클록 임베디드 관련 에러에 대응하는 에러 플래그를 출력하는 단계를 포함할 수 있다.
일 실시예에 있어서, 상기 클록 임베디드 관련 에러는 로킹 분실(Loss of Lock) 에러, 초기화(Initialization) 에러, 시작 패턴 에러, 종료 패턴 에러, 및 인코딩 키(Encoding Key) 에러 중 적어도 하나를 포함할 수 있다.
일 실시예에 있어서, 상기 송수신기의 구동 방법은 상기 로킹 분실 에러, 상기 초기화 에러, 상기 시작 패턴 에러, 상기 종료 패턴 에러, 및 상기 인코딩 키 에러 중 적어도 하나를 선택적으로 마스킹하는 단계를 더 포함할 수 있다.
일 실시예에 있어서, 상기 에러 플래그는 하이 전압 레벨의 펄스, 로우 전압 레벨의 펄스, 상기 로우 전압 레벨에서 상기 하이 전압 레벨로 증가하는 신호, 및 상기 하이 전압 레벨에서 상기 로우 전압 레벨로 감소하는 신호 중 하나를 포함할 수 있다.
일 실시예에 있어서, 상기 송수신기의 구동 방법은 상기 하이 전압 레벨의 상기 펄스의 폭 및 상기 로우 전압 레벨의 상기 펄스의 폭을 선택적으로 조절하는 단계를 더 포함할 수 있다.
일 실시예에 있어서, 상기 송수신기의 구동 방법은 상기 송신기가 상기 에러 플래그에 기초하여 상기 수신기에 리셋 신호를 전송하는 단계를 더 포함할 수 있다.
전술한 본 발명의 일 목적을 달성하기 위하여, 실시예들에 따른 표시 장치는 복수의 화소들을 포함하는 표시 패널, 상기 화소들에 데이터 전압들을 제공하는 데이터 구동부 및 상기 데이터 구동부의 구동을 제어하는 타이밍 제어부를 포함하는 표시 패널 구동부, 그리고 클록 트레이닝 패턴, 시작 패턴, 인코디드 페이로드, 및 종료 패턴을 포함하는 클록 임베디드 데이터(Clock Embedded Data)를 수신하고 상기 클록 임베디드 데이터로부터 클록 임베디드 관련 에러를 검출하며 상기 클록 임베디드 관련 에러에 대응하는 에러 플래그를 출력하는 수신기를 포함할 수 있다.
일 실시예에 있어서, 상기 표시 패널 구동부는 상기 타이밍 제어부가 상기 데이터 구동부에 임베디드된 TED(TCON Embedded Driver)일 수 있고, 상기 표시 패널 구동부는 상기 수신기를 포함할 수 있다.
본 발명의 실시예들에 따른 송수신기, 송수신기의 구동 방법, 및 표시 장치에 있어서, 클록 임베디드 데이터로부터 클록 임베디드 관련 에러를 검출하고, 클록 임베디드 관련 에러에 대응하는 에러 플래그를 출력함에 따라, MIPI D-PHY & DSI 스탠다드 사양에서 정의하는 에러에 포함되지 않는 클록 임베디드 관련 에러를 효율적으로 처리할 수 있다.
다만, 본 발명의 효과가 전술한 효과에 한정되는 것이 아니며, 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위에서 다양하게 확장될 수 있을 것이다.
도 1은 본 발명의 일 실시예에 따른 송수신기를 나타내는 블록도이다.
도 2는 본 발명의 일 실시예에 따른 송신기의 동작을 설명하기 위한 도면이다.
도 3은 본 발명의 일 실시예에 따른 수신기의 동작을 설명하기 위한 도면이다.
도 4는 MIPI D-PHY & DSI 스탠다드 사양에서 정의하는 에러들을 나타내는 표이다.
도 5는 클록 임베디드 관련 에러들을 나타내는 표이다.
도 6은 본 발명의 일 실시예에 따른 클록 임베디드 관련 에러의 검출 및 전송을 설명하기 위한 도면이다.
도 7은 본 발명의 일 실시예에 따른 클록 임베디드 관련 에러의 검출 및 전송을 설명하기 위한 도면이다.
도 8은 본 발명의 일 실시예에 따른 클록 임베디드 관련 에러의 마스킹을 설명하기 위한 표이다.
도 9는 본 발명의 실시예들에 따른 에러 플래그들을 설명하기 위한 표이다.
도 10은 본 발명의 일 실시예에 따른 송수신기의 구동 방법을 설명하기 위한 도면이다.
도 11은 본 발명의 일 실시예에 따른 표시 장치 및 프로세서를 나타내는 블록도이다.
이하, 첨부한 도면들을 참조하여, 본 발명의 실시예들에 따른 송수신기, 송수신기의 구동 방법, 및 표시 장치를 보다 상세하게 설명한다. 첨부된 도면들 상의 동일한 구성 요소들에 대해서는 동일하거나 유사한 참조 부호들을 사용한다.
도 1은 본 발명의 일 실시예에 따른 송수신기(100)를 나타내는 블록도이다.
도 1을 참조하면, 송수신기(100)는 송신기(110), 수신기(120), 및 라인(130)을 포함할 수 있다.
송신기(110)는 라인(130)을 통해 클록 트레이닝 패턴, 시작 패턴, 인코디드 페이로드, 및 종료 패턴을 포함하는 클록 임베디드 데이터(Clock Embedded Data)(CEDT)를 전송할 수 있다. 수신기(120)는 클록 임베디드 데이터(CEDT)를 수신할 수 있고, 클록 임베디드 데이터(CEDT)로부터 클록 임베디드 관련 에러를 검출할 수 있으며, 송신기(120)에 상기 클록 임베디드 관련 에러에 대응하는 에러 플래그(ER_FG)를 출력할 수 있다. 송신기(110)는 에러 플래그(ER_FG)에 기초하여 수신기(120)에 리셋 신호(RS)를 전송할 수 있다.
송신기(110)는 송신 유닛(111), 송신 제어부(112), 및 인코더(113)를 포함할 수 있다. 수신기(120)는 수신 유닛(121), 수신 제어부(122), 디코더(123), 및 메인 제어부(124)를 포함할 수 있다.
송신 유닛(111)은 라인(130)을 통해 수신 유닛(121)에 연결될 수 있다. 송신 유닛(111) 및 수신 유닛(121)은 데이터 채널이라고 할 수 있다. 송신 유닛(111) 및 수신 유닛(121)은 OSI(Open Systems Interconnection) 7 계층 모델의 물리 계층(Physical Layer) 및/또는 데이터 링크 계층(Data Link Layer), TCP/IP(Transmission Control Protocol/Internet Protocol) 모델의 네트워크 인터페이스 계층(Network Interface Layer), 또는 MIPI(Mobile Industry Processor Interface) 프로토콜의 물리 계층에 해당할 수 있다. MIPI 프로토콜의 물리 계층은 D-PHY, C-PHY, M-PHY 등 미리 정해진 다양한 사양(specification)에 따라 구성될 수 있다. 이하에서는, 송신 유닛(111) 및 수신 유닛(121)이 MIPI 프로토콜의 물리 계층 중 D-PHY 사양에 따라 구성된 경우를 예시적으로 설명한다.
송신 제어부(112) 및 수신 제어부(122)는 OSI 7 계층 모델의 네트워크 계층(Network Layer) 및/또는 트랜스포트 계층(Transport Layer), TCP/IP 모델의 인터넷 계층(Internet Layer) 및/또는 트랜스포트 계층(Transport Layer), 또는 MIPI 프로토콜의 프로토콜 계층(Protocol Layer)에 해당할 수 있다. MIPI 프로토콜의 프로토콜 계층은 DSI(Display Serial Interface), CSI(Camera Serial Interface) 등 미리 정의된 다양한 사양에 따라 구성될 수 있다. 이하에서는, 송신 제어부(112) 및 수신 제어부(122)가 MIPI 프로토콜의 프로토콜 계층 중 DSI 사양에 따라 구성된 경우를 예시적으로 설명한다.
메인 제어부(124)는 OSI 7 계층 모델의 세션 계층(Session Layer), 프레젠테이션 계층(Presentation Layer), 및/또는 어플리케이션 계층(Application Layer), TCP/IP 모델의 어플리케이션 계층(Application Layer), 또는 MIPI 프로토콜의 어플리케이션 계층(Application Layer)에 해당할 수 있다. 이하에서는, 메인 제어부(124)가 MIPI 프로토콜의 어플리케이션 계층에 해당하는 경우를 예시적으로 설명한다.
일 실시예에 있어서, 송신 유닛(111), 송신 제어부(112), 및 인코더(113)는 하드웨어적으로 서로 분리된 구성일 수도 있고, 하드웨어적으로 이들 중 2 개 이상이 통합된 구성일 수도 있다. 다른 실시예에 있어서, 송신 유닛(111), 송신 제어부(112), 및 인코더(113)는 소프트웨어적으로 서로 분리된 구성일 수도 있고, 소프트웨어적으로 이들 중 2 개 이상이 통합된 구성일 수도 있다. 송신기(110)는 다른 제어기(예를 들면, AP(Application Processor), GPU(Graphics Processing Unit), CPU(Central Processing Unit) 등)의 일부(하드웨어 또는 소프트웨어)로 구성될 수도 있고, 독립된 하드웨어(예를 들면, 송신 전용 IC)로 구성될 수도 있다.
일 실시예에 있어서, 수신 유닛(121), 수신 제어부(122), 디코더(123), 및 메인 제어부(124)는 하드웨어적으로 서로 분리된 구성일 수도 있고, 하드웨어적으로 이들 중 2 개 이상이 통합된 구성일 수도 있다. 다른 실시예에 있어서, 수신 유닛(121), 수신 제어부(122), 디코더(123), 및 메인 제어부(124)는 소프트웨어적으로 서로 분리된 구성일 수도 있고, 소프트웨어적으로 이들 중 2 개 이상이 통합된 구성일 수도 있다. 수신기(120)는 다른 제어기(예를 들면, TCON(Timing Controller), TED(TCON Embedded Driver), D-IC(Driver IC) 등)의 일부(하드웨어 또는 소프트웨어)로 구성될 수도 있고, 독립된 하드웨어(예를 들면, 수신 전용 IC)로 구성될 수도 있다.
송신 제어부(112)는 인코더(113)에 페이로드(payload)를 포함하는 제2 데이터(DT2)를 제공할 수 있다. 상기 페이로드는 전송하고자 하는 유효 데이터(effective data)일 수 있다. 상기 페이로드는 미리 정해진 패턴이 아닌 가변적인 값들을 포함할 수 있다. 인코더(113)는 제2 데이터(DT2)를 인코딩하여 인코디드 페이로드(encoded payload)를 포함하는 제2 인코디드 데이터(EDT2)를 생성할 수 있고, 송신 유닛(111)에 제2 인코디드 데이터(EDT2)를 제공할 수 있다. 송신 유닛(111)은 제2 인코디드 데이터(EDT2)에 기초하여 클록 임베디드 데이터(CEDT)를 생성할 수 있고, 라인(130)을 통해 클록 임베디드 데이터(CEDT)를 전송할 수 있다. 송신 유닛(111)은 미리 정해진 프로토콜에 따라서 제2 인코디드 데이터(EDT2)에 다른 데이터를 추가하여 클록 임베디드 데이터(CEDT)를 생성할 수 있다.
수신 유닛(121)은 클록 임베디드 데이터(CEDT)를 샘플링하여 상기 인코디드 페이로드를 포함하는 제1 인코디드 데이터(EDT1)를 생성할 수 있다. 수신 유닛(121)은 클록 임베디드 데이터(CEDT)를 이용하여 클록 신호를 생성할 수 있고, 상기 클록 신호를 기준으로 클록 임베디드 데이터(CEDT)를 샘플링할 수 있다. 예를 들면, 수신 유닛(121)은 클록 데이터 복원(Clock Data Recovery, CDR) 회로를 포함할 수 있다. 수신 유닛(121)은 디코더(123)에 제1 인코디드 데이터(EDT1)를 제공할 수 있다. 디코더(123)는 제1 인코디드 데이터(EDT1)를 디코딩하여 상기 페이로드를 포함하는 제1 데이터(DT1)를 생성할 수 있고, 수신 제어부(122)에 제1 데이터(DT1)를 제공할 수 있다.
수신 유닛(121)은 클록 임베디드 데이터(CEDT)를 샘플링하여 프로토콜에 따라서 필요한 제어 신호(HS)를 생성할 수 있다. 수신 유닛(121)은 수신 제어부(122)에 제어 신호(HS)를 제공할 수 있다. 일 실시예에 있어서, 수신기(120)는 지연 유닛을 더 포함할 수 있고, 상기 지연 유닛은 제어 신호(HS)를, 디코딩 시간만큼 지연시켜, 수신 제어부(122)에 제공할 수 있다. 여기서, 상기 디코딩 시간은 디코더(123)가 제1 인코디드 데이터(EDT1)를 디코딩하여 제1 데이터(DT1)를 생성하는데 소요되는 시간일 수 있다.
메인 제어부(124)는 상기 클록 임베디드 관련 에러에 대응하는 에러 플래그(ER_FG)를 출력할 수 있다.
도 2는 본 발명의 일 실시예에 따른 송신기(110)의 동작을 설명하기 위한 도면이다.
도 2를 참조하면, 인코더(113)는 페이로드(PL)를 포함하는 제2 데이터(DT2)를 수신할 수 있다. 인코더(113)는 페이로드(PL)를 인코딩하여 인코디드 페이로드(EPL)를 생성할 수 있고, 인코디드 페이로드(EPL)의 전후에 데이터를 추가하여 제2 인코디드 데이터(EDT2)를 생성할 수 있다. 예를 들면, 제2 인코디드 데이터(EDT2)는 클록 트레이닝 패턴(CLK-T), 시작 패턴(STP), 인코디드 페이로드(EPL), 및 종료 패턴(EDP)을 순차적으로 포함할 수 있다.
클록 트레이닝 패턴(CLK-T)은 클록 정보를 포함할 수 있다. 수신기(120)는 상기 클록 정보를 이용하여, 특정 주파수 및 특정 위상을 가지는 클록 신호를 생성할 수 있다. 수신기(120)의 클록 데이터 복원 회로에서 생성된 클록 신호는 외부 요인(노이즈, 온도 등)에 의해서 주파수 및 위상이 바람직하지 않게 변경될 수 있다. 수신기(120)는 클록 트레이닝 패턴(CLK-T)을 이용하여 클록 신호의 주파수 및 위상을 보정할 수 있다. 일 실시예에 있어서, 클록 트레이닝 패턴(CLK-T)은 하나의 1과 하나의 0이 반복되는 패턴일 수 있다(예를 들면, 01010101...). 다른 실시예에 있어서, 클록 트레이닝 패턴(CLK-T)은 복수의 연속된 0들 및 복수의 연속된 1들을 반복하여 포함할 수 있다(예를 들면, 0000111100001111...). 상기 다른 실시예에 있어서, 복수의 연속된 0들의 개수 또는 복수의 연속된 1들의 개수에 따라 클록 트레이닝 패턴(CLK-T)이 가리키는 주파수 정보 및 위상 정보가 달라질 수 있다.
시작 패턴(STP)은 인코디드 페이로드(EPL)의 전송 시작을 알리는 패턴일 수 있다. 시작 패턴(STP)은 인코디드 페이로드(EPL)가 포함할 수 없는(=사용 금지된) 패턴일 수 있다. 예를 들면, 시작 패턴(STP)은 24b'011100_000000_111111_110001'로 구성될 수 있다.
인코디드 페이로드(EPL)는 클록 정보를 포함할 수 있다. 예를 들면, 인코디드 페이로드(EPL)에서 복수의 연속된 0들 또는 복수의 연속된 1들이 많으면 신호의 트랜지션(transition)이 적게 되어, 수신 유닛(121)에서 클록 신호의 위상 보정이 충분히 수행되지 못할 수 있고, 이에 따라, 클록 신호의 스큐(skew)가 발생할 수 있다. 따라서, 인코더(113)는 페이로드(PL)에 비해서 인코디드 페이로드(EPL)의 트랜지션(0에서 1로 변경 또는 0에서 1로 변경)이 충분히 많도록, 페이로드(PL)를 인코딩할 수 있다. 또한, 인코더(113)는 인코디드 페이로드(EPL)가 주기적으로 특정 규칙의 비트를 갖도록 페이로드(PL)를 인코딩할 수도 있다.
종료 패턴(EDP)은 인코디드 페이로드(EPL)의 전송 종료를 알리는 패턴일 수 있다. 예를 들면, 종료 패턴(EDP)은 24b'011100_111111_000000_110001'로 구성될 수 있다. 종료 패턴(EDP)은 인코디드 페이로드(EPL)가 포함할 수 없는(=사용 금지된) 패턴이다.
송신 유닛(111)은 인코디드 페이로드(EPL)를 포함하는 제2 인코디드 데이터(EDT2)를 수신할 수 있다. 송신 유닛(111)은 미리 정해진 프로토콜에 따라 제2 인코디드 데이터(EDT2)의 전후로 다른 데이터를 추가하여 전송할 수 있다. 예를 들면, 미리 정해진 프로토콜이 MIPI 프로토콜이면, 송신 유닛(111)은 제1 패턴(HS-zero), 제2 패턴(HS-sync), 제2 인코디드 데이터(EDT2), 제3 패턴(HS-trail), 및 제4 패턴(HS-exit)을 순차적으로 전송할 수 있다.
제1 패턴(HS-zero)은 저전력 모드에서 고속 모드로 진입한 이후 대기 구간을 알리기 위한 패턴일 수 있다. 예를 들면, 제1 패턴(HS-zero)은 0이 반복되는 패턴일 수 있다. 제2 패턴(HS-sync)은 제2 인코디드 데이터(EDT2)의 전송 시작을 알리는 패턴일 수 있다. 예를 들면, 제2 패턴(HS-sync)은 OxB8h 값 또는 00011101 값을 가질 수 있다. 제3 패턴(HS-trail)은 제2 인코디드 데이터(EDT2)의 전송 종료를 알리는 패턴일 수 있다. 제3 패턴(HS-trail)은 제2 인코디드 데이터(EDT2)의 마지막 데이터와 반대되는 값이 반복되는 패턴일 수 있다. 예를 들면, 제2 인코디드 데이터(EDT2)의 마지막 데이터(비트)가 0인 경우, 제3 패턴(HS-trail)은 1이 반복되는 패턴일 수 있다. 제4 패턴(HS-exit)은 상기 고속 모드가 종료되고 상기 저전력 모드가 시작됨을 알리는 패턴일 수 있다.
도 3은 본 발명의 일 실시예에 따른 수신기(120)의 동작을 설명하기 위한 도면이다.
도 3을 참조하면, 수신 유닛(121)은 클록 임베디드 데이터(CEDT)를 샘플링하여 디코더(123)에 인코디드 페이로드(EPL)를 포함하는 제1 인코디드 데이터(EDT1)를 제공할 수 있다.
디코더(123)는 제1 인코디드 데이터(EDT1)(즉, 인코디드 페이로드(EPL))를 디코딩하여 제1 데이터(DT1)를 생성할 수 있고, 수신 제어부(122)에 제1 데이터(DT1)를 제공할 수 있다. 제1 데이터(DT1)는 페이로드(PL) 및 더미 패턴(DMY)을 포함할 수 있다.
더미 패턴(DMY)은 인코더(113)에서 인코디드 페이로드(EPL)에 내재되도록 미리 인코딩된 것일 수도 있고, 디코더(123)에서 부가된 것일 수도 있다. 더미 패턴(DMY)은 동일한 값이 반복되는 데이터일 수 있다. 예를 들면, 페이로드(PL)의 마지막 값이 0일 때, 더미 패턴(DMY)은 1이 반복되는 데이터일 수 있고, 페이로드(PL)의 마지막 값이 1일 때, 더미 패턴(DMY)은 0이 반복되는 데이터일 수 있다.
도 4는 MIPI D-PHY & DSI 스탠다드 사양에서 정의하는 에러들을 나타내는 표이다.
도 4를 참조하면, MIPI D-PHY & DSI 스탠다드 사양에서 정의하는 에러가 발생한 경우에, 수신기(120)는 송신기(110)에 에러 신호를 전송할 수 있다. 예를 들면, 상기 에러 신호는 16 비트의 신호일 수 있고, 각 비트마다 상태 에러가 미리 설정될 수 있다.
예를 들면, 상기 에러 신호의 어드레스 0의 비트는 전송 시작(Start of Transmission, SoT) 에러의 발생 여부를 나타낼 수 있고, SOT 에러는 MIPI 규약(alliance)에서 정한 프로토콜 대로 전송이 되지 않은 경우에 발생하는 에러일 수 있다.
예를 들면, 상기 에러 신호의 어드레스 1의 비트는 SoT 동기화 에러의 발생 여부를 나타낼 수 있다. 각 어드레스에 대응하는 상태 에러가 검출될 때 해당 어드레스의 비트는 1일 수 있고, 각 어드레스에 대응하는 상태 에러가 검출되지 않을 때 해당 어드레스의 비트는 0일 수 있다.
도 5는 클록 임베디드 관련 에러들을 나타내는 표이다.
도 5를 참조하면, 클록 임베디드 관련 에러는 로킹 분실 에러(Loss of Lock Error), 초기화 에러(Initialization Error), 시작 패턴 에러(STP Error), 종료 패턴 에러(EDP Error), 및 인코딩 키 에러(Encoding Key Error) 중 적어도 하나를 포함할 수 있다. 상기 클록 임베디드 관련 에러는 데이터에 클록 정보를 임베디드하는 방식에서 발생할 수 있는 에러로, 전술한 MIPI D-PHY & DSI 스탠다드 사양에서 정의하는 에러들에 포함되지 않을 수 있다.
상기 로킹 분실 에러는 고속 데이터 전송(High Speed Data Transmission, HSDT) 동작 중 클록 데이터 복원(Clock Data Recovery, CDR) 회로가 클록 신호를 정상적으로 복원하지 못하고, 로킹 상태를 벗어난 상태를 나타낼 수 있다. 상기 초기화 에러는 상기 클록 데이터 복원 회로가 클록 트레이닝 패턴(CLK_T)에 기초하여 초기화 동작을 종료하였음에도 불구하고, 정상적인 로킹이 이루어지지 않은 상태를 나타낼 수 있다.
상기 시작 패턴 에러는 시작 패턴(STP)이 정상적으로 입력되지 않은 경우 또는 시작 패턴(STP)이 정상적으로 입력되었으나 데이터 복원(예를 들면, 클록 데이터 복원) 과정에서 에러가 발생한 경우를 나타낼 수 있다. 상기 종료 패턴 에러는 종료 패턴(EDP)이 정상적으로 입력되지 않은 경우를 나타낼 수 있다.
상기 인코딩 키 에러는 입력된 인코딩 키가 인코딩 프로토콜에 기초하여 발생될 수 없는 금지된 패턴인 경우를 나타낼 수 있다.
도 6은 본 발명의 일 실시예에 따른 클록 임베디드 관련 에러(ER)의 검출 및 전송을 설명하기 위한 도면이다.
도 6을 참조하면, 수신 유닛(121) 및 디코더(123)는 클록 임베디드 관련 에러(ER)를 검출할 수 있다. 일 실시예에 있어서, 수신 유닛(121)는 상기 로킹 분실 에러, 상기 초기화 에러, 상기 시작 패턴 에러, 및 상기 종료 패턴 에러 중 적어도 하나를 검출할 수 있고, 디코더(123)는 상기 인코딩 키 에러를 검출할 수 있다.
수신 유닛(121)에서 검출된 클록 임베디드 관련 에러(ER)는 수신 제어부(122)를 통해 메인 제어부(124)에 전송될 수 있고, 디코더(123)에서 검출된 클록 임베디드 관련 에러(ER)는 수신 유닛(121) 및 수신 제어부(122)를 통해 메인 제어부(124)에 전송될 수 있다. 다시 말해, 수신 유닛(121)에서 검출된 클록 임베디드 관련 에러(ER)는 수신 제어부(122)를 거치는 경로(①)를 통해 메인 제어부(124)에 전송될 수 있고, 디코더(123)에서 검출된 클록 임베디드 관련 에러(ER)는 수신 유닛(121) 및 수신 제어부(122)를 거치는 경로(①+②)를 통해 메인 제어부(124)에 전송될 수 있다.
도 7은 본 발명의 일 실시예에 따른 클록 임베디드 관련 에러(ER)의 검출 및 전송을 설명하기 위한 도면이다.
도 7을 참조하면, 수신 유닛(121)에서 검출된 클록 임베디드 관련 에러(ER)는 메인 제어부(124)에 직접 전송될 수 있고, 디코더(123)에서 검출된 클록 임베디드 관련 에러(ER)는 수신 유닛(121)을 통해 메인 제어부(124)에 전송될 수 있다. 다시 말해, 수신 유닛(121)에서 검출된 클록 임베디드 관련 에러(ER)는 수신 제어부(122)를 거치지 않는 경로(③)를 통해 메인 제어부(124)에 전송될 수 있고, 디코더(123)에서 검출된 클록 임베디드 관련 에러(ER)는 수신 유닛(121)을 거치고 수신 제어부(122)를 거치지 않는 경로(②+③)를 통해 메인 제어부(124)에 전송될 수 있다.
도 8은 본 발명의 일 실시예에 따른 클록 임베디드 관련 에러의 마스킹을 설명하기 위한 표이다.
도 8을 참조하면, 클록 임베디드 관련 에러들 중 적어도 하나는 선택적으로 마스킹될 수 있다. 일 실시예에 있어서, 상기 로킹 분실 에러, 상기 초기화 에러, 상기 시작 패턴 에러, 상기 종료 패턴 에러, 및 상기 인코딩 키 에러 중 적어도 하나는 선택적으로 마스킹될 수 있다.
예를 들면, 도 8에 도시된 바와 같이, 상기 로킹 분실 에러가 선택적으로 마스킹된 경우에, 수신 유닛(121)에서 상기 로킹 분실 에러가 검출하더라도, 메인 제어부(124)가 에러 플래그(ER_FG)를 출력하지 않을 수 있다. 또한, 도 8에 도시된 바와 같이, 상기 초기화 에러가 선택적으로 마스킹되지 않은 경우에, 수신 유닛(121)에서 상기 초기화 에러가 검출되면, 메인 제어부(124)가 에러 플래그(ER_FG)를 출력할 수 있다.
도 9는 본 발명의 실시예들에 따른 에러 플래그들(ER_FG)을 설명하기 위한 표이다.
도 9를 참조하면, 에러 플래그(ER_FG)는 하이 전압 레벨(HVL)의 펄스(HP), 로우 전압 레벨(LVL)의 펄스(LP), 로우 전압 레벨(LVL)에서 하이 전압 레벨(HVL)로 증가하는 신호(LTHS), 및 하이 전압 레벨(HVL)에서 로우 전압 레벨(LVL)로 감소하는 신호(HTLS) 중 하나를 포함할 수 있다. 로우 전압 레벨(LVL)에서 하이 전압 레벨(HVL)로 증가하는 신호(LTHS)에서 하이 전압 레벨(HVL)은 상기 클록 임베디드 관련 에러의 발생을 나타낼 수 있고, 하이 전압 레벨(HVL)에서 로우 전압 레벨(LVL)로 감소하는 신호(HTLS)에서 로우 전압 레벨(LVL)은 상기 클록 임베디드 관련 에러의 발생을 나타낼 수 있다.
일 실시예에 있어서, 하이 전압 레벨(HVL)의 펄스(HP)의 폭(WT) 및 로우 전압 레벨(LVL)의 펄스(LP)의 폭(WT)은 선택적으로 조절될 수 있다. 송신기(110)의 클록 신호의 폭 및/또는 주파수는 수신기(120)의 클록 신호의 폭 및/또는 주파수와 다를 수 있거나, 송신기(110)의 에러 플래그(ER_FG)를 검출하는 설정은 수신기(120)의 에러 플래그(ER_FG)를 생성하는 설정과 다를 수 있다. 이에 따라, 수신기(120)에서 생성된 에러 플래그(ER_FG)가 송신기(110)에 의해 검출될 수 있도록, 하이 전압 레벨(HVL)의 펄스(HP)의 폭(WT) 및 로우 전압 레벨(LVL)의 펄스(LP)의 폭(WT)이 증가 또는 감소할 수 있다.
도 10은 본 발명의 일 실시예에 따른 송수신기(100)의 구동 방법을 설명하기 위한 도면이다.
도 10을 참조하면, 먼저, 송신기(110)가 라인(130)을 통해 수신기(120)에 클록 임베디드 데이터(CEDT)를 전송할 수 있다.
그 다음, 수신기(120)가 클록 임베디드 데이터(CEDT)로부터 클록 임베디드 관련 에러(ER)를 검출할 수 있다. 수신 유닛(121) 및 디코더(123)는 상기 로킹 분실 에러, 상기 초기화 에러, 상기 시작 패턴 에러, 상기 종료 패턴 에러, 및 상기 인코딩 키 에러 중 적어도 하나를 포함하는 클록 임베디드 관련 에러(ER)를 검출할 수 있다. 일 실시예에 있어서, 수신 유닛(121)은 상기 로킹 분실 에러, 상기 초기화 에러, 상기 시작 패턴 에러, 및 상기 종료 패턴 에러 중 적어도 하나를 검출할 수 있고, 디코더(123)는 상기 인코딩 키 에러를 검출할 수 있다.
그 다음, 수신 유닛(121) 및 디코더(123)는 메인 제어부(124)에 클록 임베디드 관련 에러(ER)를 전송할 수 있다. 일 실시예에 있어서, 수신 유닛(121)에서 검출된 클록 임베디드 관련 에러(ER)는 수신 제어부(122)를 통해 메인 제어부(124)에 전송될 수 있고, 디코더(123)에서 검출된 클록 임베디드 관련 에러(ER)는 수신 유닛(121) 및 수신 제어부(122)를 통해 메인 제어부(124)에 전송될 수 있다. 다른 실시예에 있어서, 수신 유닛(121)에서 검출된 클록 임베디드 관련 에러(ER)는 메인 제어부(124)에 직접 전송될 수 있고, 디코더(123)에서 검출된 클록 임베디드 관련 에러(ER)는 수신 유닛(121)을 통해 메인 제어부(124)에 전송될 수 있다.
그 다음, 메인 제어부(124)가 송신기(110)에 클록 임베디드 관련 에러(ER)에 대응하는 에러 플래그(ER_FG)를 출력할 수 있다. 에러 플래그(ER_FG)는 하이 전압 레벨의 펄스, 로우 전압 레벨의 펄스, 상기 로우 전압 레벨에서 상기 하이 전압 레벨로 증가하는 신호, 및 상기 하이 전압 레벨에서 상기 로우 전압 레벨로 감소하는 신호 중 하나를 포함할 수 있다.
일 실시예에 있어서, 에러 플래그(ER_FG)가 송신부(110)에 의해 검출될 수 있도록, 상기 하이 전압 레벨의 상기 펄스의 폭 및 상기 로우 전압 레벨의 상기 펄스의 폭은 선택적으로 조절될 수 있다.
일 실시예에 있어서, 상기 로킹 분실 에러, 상기 초기화 에러, 상기 시작 패턴 에러, 상기 종료 패턴 에러, 및 상기 인코딩 키 에러 중 적어도 하나가 선택적으로 마스킹될 수 있다. 이에 따라, 선택적으로 마스킹된 클록 임베디드 관련 에러(ER)가 발생하더라도, 메인 제어부(124)는 에러 플래그(ER_FG)를 출력하지 않을 수 있다.
그 다음, 송신기(110)가 에러 플래그(ER_FG)에 기초하여 수신기(120)에 리셋 신호(RS)를 전송할 수 있다. 송신기(110)에서 전송된 리셋 신호(RS)에 기초하여, 수신기(120)가 초기화될 수 있거나, 수신기(120)가 클록 임베디드 데이터(CEDT)의 수신을 초기화할 수 있다.
도 11은 본 발명의 일 실시예에 따른 표시 장치(200) 및 프로세서(300)를 나타내는 블록도이다.
도 11을 참조하면, 표시 장치(200)는 표시 패널(210), 스캔 구동부(220), 및 표시 패널 구동부(230)를 포함할 수 있다. 표시 패널 구동부(230)는 데이터 구동부(232) 및 타이밍 제어부(234)를 포함할 수 있다.
표시 패널(210)은 영상을 표시할 수 있다. 표시 패널(210)은 복수의 화소들(PX)을 포함할 수 있다. 화소들(PX)은 실질적인 행렬 형태로 배열될 수 있다. 화소들(PX) 각각은 광을 방출할 수 있고, 표시 패널(210)은 상기 광이 조합된 영상을 표시할 수 있다. 일 실시예에 있어서, 화소들(PX) 각각은 적색, 녹색, 청색, 및 백색 중 적어도 하나의 광을 방출할 수 있다.
스캔 구동부(220)는 스캔 제어 신호(SCS)에 기초하여 스캔 신호들(SS)을 생성할 수 있다. 스캔 구동부(220)는 화소들(PX)에 스캔 신호들(SS)을 제공할 수 있다. 일 실시예에 있어서, 스캔 구동부(220)는 회로의 형태로 표시 패널(210)에 실장될 수 있다.
데이터 구동부(232)는 데이터 제어 신호(DCS) 및 영상 데이터(ID)에 기초하여 데이터 전압들(VDT)을 생성할 수 있다. 데이터 구동부(232)는 영상 데이터(ID)에 대응하는 데이터 전압들(VDT)을 생성할 수 있다. 데이터 구동부(232)는 화소들(PX)에 데이터 전압들(VDT)을 제공할 수 있다.
타이밍 제어부(234)는 스캔 구동부(220)의 구동을 제어할 수 있다. 타이밍 제어부(234)는 제어 신호에 기초하여 스캔 제어 신호(SCS)를 생성할 수 있다. 상기 제어 신호는 클록 신호, 수평 동기화 신호, 수직 동기화 신호 등을 포함할 수 있다. 타이밍 제어부(234)는 스캔 구동부(220)에 스캔 제어 신호(SCS)를 제공할 수 있다.
타이밍 제어부(234)는 데이터 구동부(232)의 구동을 제어할 수 있다. 타이밍 제어부(234)는 상기 제어 신호 및 입력 영상 데이터에 기초하여 데이터 제어 신호(DCS) 및 영상 데이터(ID)를 생성할 수 있고, 데이터 구동부(232)에 데이터 제어 신호(DCS) 및 영상 데이터(ID)를 제공할 수 있다.
일 실시예에 있어서, 표시 패널 구동부(230)는 타이밍 제어부(234)가 데이터 구동부(232)에 임베디드된 TED(TCON Embedded Driver)일 수 있다. 상기 실시예에 있어서, 표시 패널 구동부(230)는 전술한 수신기(120)를 포함할 수 있다.
프로세서(300)는 AP(Application Processor), GPU(Graphics Processing Unit), 및 CPU(Central Processing Unit) 중 하나일 수 있다. 프로세서(300)는 전술한 송신기(110)를 포함할 수 있다.
본 발명의 예시적인 실시예들에 따른 송수신기 및 표시 장치는 컴퓨터, 노트북, 휴대폰, 스마트폰, 스마트패드, 피엠피(PMP), 피디에이(PDA), MP3 플레이어 등에 포함되는 표시 장치에 적용될 수 있다.
이상, 본 발명의 예시적인 실시예들에 따른 송수신기, 송수신기의 구동 방법, 및 표시 장치에 대하여 도면들을 참조하여 설명하였지만, 설시한 실시예들은 예시적인 것으로서 하기의 청구범위에 기재된 본 발명의 기술적 사상을 벗어나지 않는 범위에서 해당 기술 분야에서 통상의 지식을 가진 자에 의하여 수정 및 변경될 수 있을 것이다.
100: 송수신기
110: 송신기
111: 송신 유닛
112: 송신 제어부
113: 인코더
120: 수신기
121: 수신 유닛
122: 수신 제어부
123: 디코더
124: 메인 제어부
210: 표시 패널
230: 표시 패널 구동부
232: 데이터 구동부
234: 타이밍 제어부

Claims (20)

  1. 라인을 통해 클록 트레이닝 패턴, 시작 패턴, 인코디드 페이로드, 및 종료 패턴을 포함하는 클록 임베디드 데이터(Clock Embedded Data)를 전송하는 송신기; 및
    상기 클록 임베디드 데이터를 수신하고, 상기 클록 임베디드 데이터로부터 클록 임베디드 관련 에러를 검출하며, 상기 송신기에 상기 클록 임베디드 관련 에러에 대응하는 에러 플래그를 출력하는 수신기를 포함하는, 송수신기.
  2. 제1 항에 있어서,
    상기 클록 임베디드 관련 에러는 MIPI(Mobile Industry Processor Interface) D-PHY & DSI 스탠다드 사양에서 정의하는 에러에 포함되지 않는, 송수신기.
  3. 제1 항에 있어서,
    상기 클록 임베디드 관련 에러는 로킹 분실(Loss of Lock) 에러, 초기화(Initialization) 에러, 시작 패턴 에러, 종료 패턴 에러, 및 인코딩 키(Encoding Key) 에러 중 적어도 하나를 포함하는, 송수신기.
  4. 제3 항에 있어서,
    상기 로킹 분실 에러, 상기 초기화 에러, 상기 시작 패턴 에러, 상기 종료 패턴 에러, 및 상기 인코딩 키 에러 중 적어도 하나는 선택적으로 마스킹되는, 송수신기.
  5. 제1 항에 있어서,
    상기 수신기는,
    상기 클록 임베디드 데이터를 샘플링하여 제1 인코디드 데이터 및 제어 신호를 생성하는 수신 유닛;
    상기 제1 인코디드 데이터를 디코딩하여 제1 데이터를 생성하는 디코더;
    상기 제어 신호 및 상기 제1 데이터를 수신하는 수신 제어부; 및
    상기 에러 플래그를 출력하는 메인 제어부를 포함하는, 송수신기.
  6. 제5 항에 있어서,
    상기 수신 유닛 및 상기 디코더는 상기 클록 임베디드 관련 에러를 검출하는, 송수신기.
  7. 제6 항에 있어서,
    상기 수신 유닛에서 검출된 상기 클록 임베디드 관련 에러는 상기 수신 제어부를 통해 상기 메인 제어부에 전송되고,
    상기 디코더에서 검출된 상기 클록 임베디드 관련 에러는 상기 수신 유닛 및 상기 수신 제어부를 통해 상기 메인 제어부에 전송되는, 송수신기.
  8. 제6 항에 있어서,
    상기 수신 유닛에서 검출된 상기 클록 임베디드 관련 에러는 상기 메인 제어부에 직접 전송되고,
    상기 디코더에서 검출된 상기 클록 임베디드 관련 에러는 상기 수신 유닛을 통해 상기 메인 제어부에 전송되는, 송수신기.
  9. 제5 항에 있어서,
    상기 송신기는,
    제2 데이터를 생성하는 송신 제어부;
    상기 제2 데이터를 인코딩하여 제2 인코디드 데이터를 생성하는 인코더; 및
    상기 제2 인코디드 데이터에 기초하여 상기 클록 임베디드 데이터를 생성하는 송신 유닛을 포함하는, 송수신기.
  10. 제1 항에 있어서,
    상기 에러 플래그는 하이 전압 레벨의 펄스, 로우 전압 레벨의 펄스, 상기 로우 전압 레벨에서 상기 하이 전압 레벨로 증가하는 신호, 및 상기 하이 전압 레벨에서 상기 로우 전압 레벨로 감소하는 신호 중 하나를 포함하는, 송수신기.
  11. 제10 항에 있어서,
    상기 하이 전압 레벨의 상기 펄스의 폭 및 상기 로우 전압 레벨의 상기 펄스의 폭은 선택적으로 조절되는, 송수신기.
  12. 제1 항에 있어서,
    상기 수신기는 상기 클록 트레이닝 패턴과 상기 인코디드 페이로드를 이용하여 클록 신호를 생성하는, 송수신기.
  13. 송신기가 수신기에 라인을 통해 클록 트레이닝 패턴, 시작 패턴, 인코디드 페이로드, 및 종료 패턴을 포함하는 클록 임베디드 데이터(Clock Embedded Data)를 전송하는 단계;
    상기 클록 임베디드 데이터로부터 클록 임베디드 관련 에러를 검출하는 단계; 및
    상기 수신기가 상기 송신기에 상기 클록 임베디드 관련 에러에 대응하는 에러 플래그를 출력하는 단계를 포함하는, 송수신기의 구동 방법.
  14. 제13 항에 있어서,
    상기 클록 임베디드 관련 에러는 로킹 분실(Loss of Lock) 에러, 초기화(Initialization) 에러, 시작 패턴 에러, 종료 패턴 에러, 및 인코딩 키(Encoding Key) 에러 중 적어도 하나를 포함하는, 송수신기의 구동 방법.
  15. 제14 항에 있어서,
    상기 로킹 분실 에러, 상기 초기화 에러, 상기 시작 패턴 에러, 상기 종료 패턴 에러, 및 상기 인코딩 키 에러 중 적어도 하나를 선택적으로 마스킹하는 단계를 더 포함하는, 송수신기의 구동 방법.
  16. 제13 항에 있어서,
    상기 에러 플래그는 하이 전압 레벨의 펄스, 로우 전압 레벨의 펄스, 상기 로우 전압 레벨에서 상기 하이 전압 레벨로 증가하는 신호, 및 상기 하이 전압 레벨에서 상기 로우 전압 레벨로 감소하는 신호 중 하나를 포함하는, 송수신기의 구동 방법.
  17. 제16 항에 있어서,
    상기 하이 전압 레벨의 상기 펄스의 폭 및 상기 로우 전압 레벨의 상기 펄스의 폭을 선택적으로 조절하는 단계를 더 포함하는, 송수신기의 구동 방법.
  18. 제13 항에 있어서,
    상기 송신기가 상기 에러 플래그에 기초하여 상기 수신기에 리셋 신호를 전송하는 단계를 더 포함하는, 송수신기의 구동 방법.
  19. 복수의 화소들을 포함하는 표시 패널;
    상기 화소들에 데이터 전압들을 제공하는 데이터 구동부 및 상기 데이터 구동부의 구동을 제어하는 타이밍 제어부를 포함하는 표시 패널 구동부; 및
    클록 트레이닝 패턴, 시작 패턴, 인코디드 페이로드, 및 종료 패턴을 포함하는 클록 임베디드 데이터(Clock Embedded Data)를 수신하고, 상기 클록 임베디드 데이터로부터 클록 임베디드 관련 에러를 검출하며, 상기 클록 임베디드 관련 에러에 대응하는 에러 플래그를 출력하는 수신기를 포함하는, 표시 장치.
  20. 제19 항에 있어서,
    상기 표시 패널 구동부는 상기 타이밍 제어부가 상기 데이터 구동부에 임베디드된 TED(TCON Embedded Driver)이고,
    상기 표시 패널 구동부는 상기 수신기를 포함하는, 표시 장치.
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