KR20230103630A - 게이트 구동 회로 및 이를 포함하는 표시 장치 - Google Patents

게이트 구동 회로 및 이를 포함하는 표시 장치 Download PDF

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Abstract

본 발명은 게이트 구동 회로(GIP)를 포함하는 표시 장치의 게이트 쉬프트 레지스터(Gate shift register)에서 각 스테이지(Stage)의 출력단으로의 신호 전달 속도를 향상시킬 수 있도록 하는, 표시 패널 및 이를 포함하는 표시 장치에 관한 것이다.
이를 실현하기 위해, 본 발명은 표시 패널의 게이트 구동 회로 내 각 스테이지에 대하여, 입력단 측에 부스팅부를 배치함으로써 부스팅부를 통하여 Q 노드의 방전 속도가 지연되는 것을 방지하여, 스캔 신호의 출력 속도를 향상시키는 것을 특징으로 한다.
이러한 구조에 의해, 본 발명은 스캔 신호의 구동 속도 저감 없이 버퍼 트랜지스터의 면적을 감소할 수 있는 효과가 있다.

Description

게이트 구동 회로 및 이를 포함하는 표시 장치{Gate driving circuit and display device including the same}
본 발명은 표시 장치의 표시 패널에 스캔 신호를 인가하는 게이트 구동 회로의 게이트 쉬프트 레지스터(Gate shift register)에서 각 스테이지(Stage)의 출력단으로의 신호 전달 속도를 향상시킬 수 있도록 하는, 게이트 구동 회로 및 이를 포함하는 표시 장치에 관한 것이다.
표시 장치는 발광 소자와 발광 소자를 구동하기 위한 픽셀 회로를 갖는 픽셀들을 포함할 수 있다.
예를 들어, 픽셀 회로는 발광 소자에 흐르는 구동 전류를 제어하는 구동 트랜지스터, 게이트 신호(스캔 신호)에 따라 구동 트랜지스터의 게이트-소스 전압을 제어(또는 프로그래밍)하는 적어도 하나의 스위칭 트랜지스터를 포함한다.
픽셀 회로의 스위칭 트랜지스터는 표시 패널의 기판에 배치되는 게이트 구동 회로(예, GIP)에서 출력되는 게이트 신호에 의해 스위칭될 수 있다.
표시 장치에서 게이트 구동 회로는 다수의 스테이지 회로를 포함한다. 각각의 스테이지 회로는 게이트 신호를 생성하기 위한 다수의 쉬프트 레지스터(Shift Register)를 포함한다.
액정표시(LCD)나 유기발광표시(OLED) 등의 표시 장치에서 출력단 Q 노드 구조를 사용하는 GIP 회로는, 구조적으로 패스 트랜지스터(이하 Pass TR)를 통해 Q 노드의 전압을 제어한다. 패스 트랜지스터와 출력측 간의 연결점이 Q 노드이고, 패스 트랜지스터와 입력측 간의 연결점이 Q2 노드이다. 이때, 이전 스테이지의 출력을 다음 스테이지의 클럭(Clock)으로 사용한다.
패스 박막트랜지스터(Pass TR)의 이전 지점인 Q2 노드에 게이트 로우 전압(VGL)이 입력될 때, 패스 박막트랜지스터(Pass TR)의 이후 지점인 Q 노드에서는 게이트 하이 전압(VGH)이 방전된다.
이렇게 Q 노드가 방전됨에 따라, 패스 박막트랜지스터(Pass TR)의 게이트 전극과 Q 노드 간의 전압 차이가 작아지게 된다. 따라서 방전 전류는 점차 감소하게 되며, 그에 따라 방전 시간은 증가하게 된다.
이에, 출력단에서 출력 신호 파형의 상승 엣지 시간(Rising Time) 대비 하강 엣지 시간(Falling Time)이 증가하게 되어, 출력단으로의 신호 전달 속도가 지연되는 문제점이 있었다.
이에, 본 명세서의 발명자들은 전술한 문제점을 해결하기 위해, 게이트 구동 회로에서 게이트 쉬프트 레지스터의 출력단 측에 충전 속도를 증가시키는 부스팅 회로를 통하여 출력단으로의 신호 전달 속도를 향상시킬 수 있는 게이트 구동 회로를 발명하였다.
또한, 본 명세서의 발명자들은, 게이트 쉬프트 레지스터의 입력단 측과 패스 트랜지스터의 사이에 게이트 로우 신호에 의해 구동되는 박막트랜지스터와 게이트 로우 신호를 충전하는 커패시터를 포함하는 부스팅 회로를 구비함으로써 부스팅 회로를 통하여 충전 속도가 증가됨에 따라 출력단으로의 신호 전달 속도도 증가되어 GIP 출력 속도를 향상할 수 있도록 하는 게이트 구동 회로를 포함하는 표시 장치를 발명하였다.
상기한 본 발명의 목적들은 이상에서 언급한 목적으로 제한되지 않으며, 언급되지 않은 본 발명의 다른 목적 및 장점들은 하기의 설명에 의해서 이해될 수 있고, 본 발명의 실시예에 의해 보다 분명하게 이해될 것이다. 또한, 본 발명의 목적 및 장점들은 특허 청구 범위에 나타낸 수단 및 그 조합에 의해 실현될 수 있음을 쉽게 알 수 있을 것이다.
본 발명의 일 실시예에 따른 게이트 구동 회로를 제공할 수 있다. 상기 게이트 구동 회로는 입력부와 출력부 사이의 Q 노드를 제어하는 Q노드 제어부가 Q2 노드를 통해 입력부에 연결되고, Q2 노드와 Q노드 제어부 사이에 연결된 부스팅부를 통하여 Q노드 제어부로 제2 게이트 로우 신호를 인가하여 Q노드 제어부를 부스팅하는 쉬프트 레지스터를 포함할 수 있다.
또한, 본 발명의 일 실시 예에 따른 표시 장치를 제공할 수 있다. 상기 표시 장치는, 다수의 게이트 라인을 구비하는 표시 패널; 입력부와 출력부 사이의 Q 노드를 제어하는 Q노드 제어부가 Q2 노드를 통해 입력부에 연결되고, Q2 노드와 Q노드 제어부 사이에 연결된 부스팅부를 통하여 Q노드 제어부로 제2 게이트 로우 신호를 인가하여 Q노드 제어부를 부스팅하는 게이트 구동 회로; 상기 표시 패널에 데이터 신호를 인가하는 데이터 구동 회로; 및 상기 게이트 구동 회로 및 상기 데이터 구동 회로를 제어하는 타이밍 컨트롤러를 포함할 수 있다.
본 발명의 실시예에 따르면, 표시 장치에서 게이트 구동 회로를 표시 패널의 일측에 배치하거나, 복수의 게이트 구동 회로를 표시 패널의 양측에 각각 배치하고, 게이트 구동 회로에 대하여 쉬프트 레지스터의 입력단에 부스팅부를 구비하도록 구성할 수 있다.
또한, 본 발명의 실시예에 따르면, 쉬프트 레지스터의 입력단에 구비된 부스팅부에 대하여, 박막트랜지스터와 커패시터를 조합하여 구성하고, 패스 트랜지스터를 각각 서로 다른 MOS 구조를 갖는 박막트랜지스터로 구현함으로써 부스팅부를 통하여 Q 노드의 방전 속도가 지연되는 것을 방지하는 효과가 있다.
또한, 본 발명의 실시예에 따르면, 부스팅부를 통하여 Q 노드의 방전 속도가 지연되는 것을 방지함에 따라 출력단으로의 신호 전달 속도를 증가시켜 스캔 신호의 출력 속도를 향상시킬 수 있다.
또한, 본 발명의 실시예에 따르면, 스캔 구동 회로의 구동 속도 저감이 없이 버퍼 트랜지스터의 면적을 감소시키는 효과가 있다.
또한, 본 발명의 실시예에 따르면, 표시 장치가 저속(Low Hz)으로 동작하더라도 게이트 구동 회로에서 이전 스테이지의 출력 전압 레벨의 영향을 최소화 함으로써 신뢰성 마진을 확보할 수 있는 효과가 있다.
또한, 본 발명의 실시예에 따르면, 게이트 구동 회로의 쉬프트 레지스터에서 출력버퍼의 게이트 충전 속도를 증가시키는 효과가 있으며, 그에 따라 게이트 구동 신호(스캔 신호)의 출력 속도가 향상되는 효과가 있다.
본 명세서의 효과는 이상에서 언급한 효과에 제한되지 않으며, 언급되지 않은 또 다른 효과는 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상술한 효과와 더불어 본 발명의 구체적인 효과는 이하 발명을 실시하기 위한 구체적인 사항을 설명하면서 함께 기술한다.
도 1은 본 발명의 게이트 쉬프트 레지스터를 갖는 표시 장치의 전체 구성을 개략적으로 나타낸 구성도이다.
도 2는 도 1에 도시된 게이트 구동 회로를 구성하는 게이트 쉬프트 레지스터의 구성도이다.
도 3은 본 발명의 제1 실시예에 따른 게이트 구동 회로의 게이트 쉬프트 레지스터에서 임의의 k번째 스테이지(STk)의 구성 회로도이다..
도 4는 본 발명의 제1 실시예에 의한 게이트 구동 회로에서 Q 노드의 충전 및 방전에 따른 동작 타이밍 신호들을 나타낸 도면이다.
도 5는 본 발명의 제1 실시예에 따른 Q2 노드의 상승 엣지 및 하강 엣지에서 X 노드의 발생 신호를 나타낸 도면이다.
도 6은 본 발명의 실시예에 따른 게이트 구동 회로의 각 노드별 신호 파형을 나타낸 그래프이다.
도 7은 본 발명의 제2 실시예에 따른 게이트 구동 회로의 회로 구성 예를 나타낸 도면이다.
도 8은 본 발명의 제3 실시예에 따른 게이트 구동 회로의 회로 구성 예를 나타낸 도면이다.
도 9는 본 발명의 제4 실시예에 따른 게이트 구동 회로의 회로 구성 예를 나타낸 도면이다.
도 10 및 도 11은 본 발명의 제5 실시예에 따른 게이트 구동 회로에서 패스 트랜지스터를 P형 MOS 구조로 실시한 예를 나타낸 도면이다.
도 12 및 도 13은 본 발명의 제6 실시예에 따른 게이트 구동 회로에서 패스 트랜지스터를 N형 MOS 구조로 실시한 예를 나타낸 도면이다.
도 14는 본 발명에 따른 게이트 구동 회로에서 패스 트랜지스터가 P-MOS인 경우에 다양한 부스팅부의 실시예를 나타낸 도면이다.
도 15는 본 발명에 따른 게이트 구동 회로에서 패스 트랜지스터가 N-MOS인 경우에 다양한 부스팅부의 실시예를 나타낸 도면이다.
전술한 목적, 특징 및 장점은 첨부된 도면을 참조하여 상세하게 후술되며, 이에 따라 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 것이다. 본 발명을 설명함에 있어서 본 발명과 관련된 공지 기술에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우에는 상세한 설명을 생략한다. 이하, 첨부된 도면을 참조하여 본 발명에 따른 바람직한 실시예를 상세히 설명하기로 한다. 도면에서 동일한 참조부호는 동일 또는 유사한 구성요소를 가리키는 것으로 사용된다.
또한 어떤 구성요소가 다른 구성요소에 "연결", "결합" 또는 "접속"된다고 기재된 경우, 상기 구성요소들은 서로 직접적으로 연결되거나 또는 접속될 수 있지만, 각 구성요소 사이에 다른 구성요소가 "개재"되거나, 각 구성요소가 다른 구성요소를 통해 "연결", "결합" 또는 "접속"될 수도 있는 것으로 이해되어야 할 것이다.
다른 정의가 없다면, 본 명세서에서 사용되는 모든 용어(기술 및 과학적 용어를 포함)는 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 공통적으로 이해될 수 있는 의미로 사용될 수 있을 것이다. 또 일반적으로 사용되는 사전에 정의되어 있는 용어들은 명백하게 특별히 정의되어 있지 않은 한 이상적으로 또는 과도하게 해석되지 않는다.
본 명세서의 여러 실시예들의 각각 특징들이 부분적으로 또는 전체적으로 서로 결합 또는 조합 가능하고, 기술적으로 다양한 연동 및 구동이 가능하며, 각 실시예들이 서로에 대하여 독립적으로 실시될 수도 있고, 2 이상의 실시예들이 함께 실시될 수도 있다.
본 명세서에서 표시 패널의 기판 상에 형성되는 서브 픽셀 회로와 게이트 구동 회로는 n 타입 MOSFET 구조의 트랜지스터로 구현될 수 있으나 이에 한정되지 않고 p 타입 MOSFET 구조의 트랜지스터로 구현될 수도 있다. 트랜지스터는 게이트(gate), 소스(source) 및 드레인(drain)을 포함할 수 있다. 트랜지스터에서, 캐리어(carrier)는 소스로부터 드레인으로 흐를 수 있다. n 타입 트랜지스터의 경우, 캐리어가 전자(electron)이기 때문에 소스에서 드레인으로 전자가 흐를 수 있도록 소스 전압은 드레인 전압보다 낮은 전압을 갖는다. n 타입 트랜지스터에서는 전자가 소스로부터 드레인 쪽으로 흐르기 때문에 전류의 방향은 드레인으로부터 소스 쪽으로 흐른다. p 타입 트랜지스터의 경우, 캐리어가 정공(hole)이기 때문에 소스로부터 드레인으로 정공이 흐를 수 있도록 소스 전압은 드레인 전압보다 높은 전압을 갖는다. p 타입 트랜지스터에서는 정공이 소스로부터 드레인 쪽으로 흐르기 때문에 전류의 방향은 소스로부터 드레인 쪽으로 흐른다. MOSFET 구조의 트랜지스터에서 소스와 드레인은 고정된 것이 아니라 인가 전압에 따라 변경될 수 있다. 따라서, 본 명세서에서는 소스와 드레인 중 어느 하나가 제 1 소스/드레인 전극, 소스와 드레인 중 나머지 하나가 제 2 소스/드레인 전극으로 지칭된다.
이하에서는 본 명세서에 따른 게이트 구동 회로 및 이를 포함하는 표시 장치의 바람직한 예를 첨부된 도면을 참조하여 상세히 설명한다. 비록 다른 도면상에 표시되더라도 동일한 구성 요소들은 동일한 부호를 가질 수 있다. 그리고, 첨부된 도면에 도시된 구성요소들의 스케일은 설명의 편의를 위해 실제와 다른 스케일을 가지므로, 도면에 도시된 스케일에 한정되지 않는다.
이하에서는, 본 명세서의 실시예에 따른 게이트 구동 회로 및 이를 포함하는 표시 장치를 설명하도록 한다.
도 1은 본 발명의 게이트 쉬프트 레지스터를 갖는 표시 장치의 전체 구성을 개략적으로 나타낸 구성도이고, 도 2는 도 1에 도시된 게이트 구동 회로를 구성하는 게이트 쉬프트 레지스터의 구성도이다.
도 1을 참조하면, 본 발명의 실시예에 따른 표시 장치(100)는, 표시 패널(120), 게이트 구동 회로(140), 데이터 구동 회로(160) 및 타이밍 컨트롤러(180)를 포함할 수 있다.
표시 패널(120)은 화상을 유기발광다이오드(OLED) 소자를 통해 발광시켜 표시하는 OLED 패널 또는 액정(LCD) 소자를 통해 표시하는 액정 패널을 포함할 수 있다.
표시 패널(120)은 글라스를 이용한 기판 상에 다수의 게이트 라인(GL)과 다수의 데이터 라인(DL)이 매트릭스 형태로 교차되고, 그 교차 지점에 다수의 픽셀(P)이 정의될 수 있다.
각 화소(P)들은 게이트 라인(GL)으로부터 공급되는 스캔 신호에 응답하여 데이터 라인(DL)으로부터 공급되는 영상 신호(데이터 전압)에 따른 영상을 표시한다.
각 픽셀(P)에는 박막트랜지스터(TFT) 및 스토리지 캐패시터(Cst)가 구비되며, 모든 픽셀들은 하나의 표시 영역(A/A)을 이루고, 픽셀이 정의되지 않은 영역은 비표시 영역(N/A)으로 구분될 수 있다.
표시 패널(120)은 게이트 라인(GL)들 및 데이터 라인(DL)들의 각 교차 영역에 정의되는 복수의 픽셀(P)들을 포함할 수 있다. 일 예에 따른 복수의 픽셀(P) 각각은 적색 픽셀, 녹색 픽셀, 또는 청색 픽셀일 수 있다. 이 경우, 인접한 적색 픽셀, 녹색 픽셀, 및 청색 픽셀은 하나의 단위 픽셀을 구현할 수 있다. 다른 예에 따른 복수의 픽셀(P) 각각은 적색 픽셀, 녹색 픽셀, 청색 픽셀, 또는 백색 픽셀일 수 있다. 이 경우, 인접한 적색 픽셀, 녹색 픽셀, 청색 픽셀, 및 백색 픽셀은 하나의 컬러 영상을 표시하기 위한 하나의 단위 픽셀을 구현할 수 있다.
또한, 표시 패널(110)은 표시 영역(A/A), 비표시 영역(N/A) 및 벤딩(Bending) 영역을 포함할 수 있다.
표시 영역(A/A)은 복수의 게이트 라인(GL), 복수의 데이터 라인(DL), 복수의 레퍼런스 라인(미도시), 및 복수의 픽셀(P)을 포함할 수 있다.
표시 패널(120)의 표시 모드는 일정한 시간 차를 갖는 입력 영상과 블랙 영상을 복수의 수평 라인에 순차적으로 표시하기 위한 구동일 수 있다. 일 예에 따른 표시 모드는 입력 영상을 표시하는 영상 표시 구간(또는 발광 표시 구간), 및 블랙 영상을 표시하는 블랙 표시 구간(또는 임펄스 비발광 구간)을 포함할 수 있다.
표시 패널(120)의 센싱 모드(또는 실시간 센싱 모드)는 1 프레임 내에서 영상 표시 구간 이후, 복수의 수평 라인 중 어느 하나의 수평 라인에 배치된 픽셀(P)들의 구동 특성을 센싱할 수 있다.
그리고, 센싱 모드는 그 센싱 값에 기초하여 해당 픽셀(P)들의 구동 특성 변화를 보상하기 위한 픽셀별 보상 값을 갱신하기 위한 실시간 센싱 구동일 수 있다.
일 예에 따른 센싱 모드는 각 프레임의 수직 블랭크 구간 내에서 불규칙적인 순서에 따라 복수의 수평 라인 중 어느 하나의 수평 라인에 배치된 픽셀(P)들의 구동 특성을 센싱할 수 있다.
표시 모드에 따라 발광하고 있는 픽셀(P)들은 센싱 모드에서 비발광되기 때문에 센싱 모드에서 순차적으로 수평 라인들을 센싱할 때, 센싱되는 수평 라인이 비발광으로 인한 라인 딤(line dim) 현상이 발생될 수 있다. 반면에, 센싱 모드에서 불규칙 또는 랜덤한 순서로 수평 라인들을 센싱할 때에는 시각적 분산 효과로 인하여 라인 딤 현상이 최소화되거나 방지될 수 있다.
게이트 구동 회로(140)는 예를 들면, GIP(gate in panel)형 게이트 드라이버(gate driver)로 구현될 수 있다. 게이트 구동 회로(140)는 표시 패널(120)의 비표시 영역에 배치될 수 있다.
이러한 게이트 구동 회로(140)는 타이밍 컨트롤러(180)로부터 제공된 다수의 게이트 제어 신호(GCS)에 따라 다수의 게이트 라인(GL)에 스캔 신호(게이트 신호)를 공급하는 게이트 쉬프트 레지스터(Gate Shift Register)로 구성된다.
다수의 게이트 제어신호(GCS)는 서로 다른 위상을 갖는 다수의 클럭 신호(CLK1-4)와, 게이트 구동 회로(140)의 구동 시작을 지시하는 게이트 스타트 신호(VST)를 포함한다. 게이트 쉬프트 레지스터와 관련해서는 도 2를 참조하여 구체적으로 후술한다.
데이터 구동 회로(160)는 타이밍 컨트롤러(180)로부터 입력되는 디지털 영상 데이터(RGB)를 기준 감마 전압을 이용하여 데이터 전압으로 변환하고, 변환된 데이터 전압을 다수의 데이터 라인(DL)에 공급한다. 이러한 데이터 구동 회로(160)는 타이밍 컨트롤러(180)로부터 제공된 다수의 데이터 제어 신호(DCS)에 따라 제어된다.
즉, 데이터 구동 회로(160)는 타이밍 컨트롤러(180)로부터 입력되는 데이터 제어신호(DCS)에 대응하여 입력되는 디지털 형태의 변조 영상데이터(RGBv)를 기준전압(Vref)에 따라 선택적으로 아날로그 형태의 데이터전압(VDATA)으로 변환하여 제공할 수 있다. 데이터전압(VDATA)은 하나의 수평배선씩 래치되고, 하나의 수평기간(1H) 동안 모든 데이터 배선(DL 1 ~ DL m)을 통해 동시에 표시 패널(110)에 입력될 수 있다.
타이밍 컨트롤러(180)는 외부 시스템으로부터 전송되는 영상신호(RGB)와, 클럭신호(CLK), 수평동기신호(Hsync), 수직동기신호(Vsync) 및 데이터 인에이블 신호(DE) 등의 타이밍 신호를 인가받아 데이터 구동 회로(140) 및 게이트 구동 회로(140)의 제어신호를 생성할 수 있다.
여기서, 수평동기신호(Hsync)는 화면의 한 수평선을 표시하는 데 걸리는 시간을 나타내는 신호이고, 수직동기신호(Vsync)는 한 프레임의 화면을 표시하는 데 걸리는 시간을 나타내는 신호이다. 또한, 데이터 인에이블 신호(DE)는 표시 패널(120)에 정의된 픽셀(P)에 데이터 전압을 공급하는 기간을 나타내는 신호이다.
또한, 타이밍 컨트롤러(180)는 입력되는 타이밍 신호에 동기하여 게이트 구동 회로(140)의 게이트 제어 신호(GCS) 및 데이터 구동 회로(160)의 데이터 제어 신호(DCS)를 생성할 수 있다.
그 밖에 타이밍 컨트롤러(180)는 게이트 구동 회로(140)의 각 스테이지의 구동 타이밍을 결정하는 복수의 클록신호(CLK 1 ~ CLK 4)를 생성하고, 게이트 구동 회로(140)에 제공할 수 있다. 여기서, 제1 내지 제4 클록신호(CLK 1 ~ CLK 4)는 하이 구간이 2 수평기간(2H) 동안 진행되며, 서로 간 1 수평기간(1H)이 중첩되는 신호이다.
그리고, 타이밍 컨트롤러(180)는 입력받은 영상데이터(RGB DATA)를 데이터 구동 회로(160)가 처리 가능한 형태로 정렬 및 변조하여 출력할 수 있다. 여기서, 정렬된 영상데이터(RGBv)는 화질 개선을 위한 색좌표 보정 알고리즘이 적용된 형태일 수 있다.
한편, 게이트 구동 회로(140)는 각각의 게이트 라인(GL)에 스캔 신호를 공급할 수 있다.
게이트 구동 회로(140)는 표시 패널(120)의 좌우측 양단에 각각 배치되는 경우에 제1 게이트 구동부 및 제2 게이트 구동부를 포함할 수 있다.
게이트 구동 회로(140)는 표시 패널(120)의 양단에 있는 비표시 영역(N/A)에 제1 게이트 구동부 및 제2 게이트 구동부 두 개가 배치될 수 있다.
예를 들면, 표시 패널(120)의 일측(좌측)에 제1 게이트 구동부가 배치되고, 표시 패널(120)의 타측(우측)에 제2 게이트 구동부가 배치될 수 있다.
이때, 게이트 구동 회로(140)에서, 제1 게이트 구동부의 홀수(Odd) 출력 라인은 제2 게이트 구동부의 짝수(Even) 출력 라인과 서로 연결되고, 제1 게이트 구동부의 짝수(Even) 출력 라인은 제2 게이트 구동부의 홀수(Odd) 출력 라인과 서로 연결된 구조를 가질 수 있다.
각 게이트 구동 회로(140)는 쉬프트 레지스터를 포함하는 적어도 하나 이상의 스테이지, 즉, 복수의 스테이지로 이루어질 수 있다. 이러한 게이트 구동 회로(140)는 표시 패널(120)의 기판 제조시 박막패턴 형태로 비표시 영역 상에 게이트-인-패널(Gate-In-Panel, GIP) 방식으로 내장될 수 있다.
이러한 게이트 구동 회로(140)는 타이밍 컨트롤러(180)로부터 입력되는 게이트 제어 신호(GCS)에 응답하여 표시 패널(120)에 형성된 다수의 게이트 라인(GL)을 통해 2 수평기간(2H)마다 교번으로 게이트 하이 전압(VGH)을 출력할 수 있다. 여기서, 출력된 게이트 하이 전압(VGH)은 2 수평기간(2H) 동안 유지되고 전후 게이트 하이 전압(VGH)이 1 수평 기간(1H) 동안 중첩될 수 있다. 이는 게이트 라인(GL)을 프리차징(pre-charging)하기 위한 것으로, 데이터 전압의 인가시 보다 안정적인 픽셀 충전을 진행할 수 있다.
이를 위해, 제1 게이트 구동부에는 각각 2 수평기간(2H)을 갖는 제1 및 제3 클록신호(CLK1, CLK3)가 인가되고, 제2 게이트 구동부에는 제1 및 제3 클록신호(CLK1, CLK3)와 1 수평기간(1H)이 중첩되며, 2 수평기간(2H)을 갖는 제2 및 제4 클록신호(CLK2, CLK4)가 인가될 수 있다.
일 예로서, 제1 게이트 구동부가 n 번째 게이트 라인(GLn)으로 게이트 하이 전압(VGH)을 출력하면, 1 수평기간(1H) 후 제2 게이트 구동부는 n+1 번째 게이트 라인(GLn+1)으로 게이트 하이 전압(VGH)을 출력할 수 있다.
다음으로, 1 수평기간(1H) 후 다시 제1 게이트 구동부가 n+2 번째 게이트 라인(GLn+2)으로 게이트 하이 전압(VGH)을 출력하면, 이와 동시에 제1 게이트 구동부는 n 번째 게이트 라인(GLn)으로 게이트 로우 전압(VGL)을 출력하여 박막 트랜지스터(TFT)를 턴-오프 함으로써 스토리지 캐패시터(Cst)에 충전된 데이터전압이 1 프레임동안 유지되도록 할 수 있다.
특히, 본 명세서의 실시예는 게이트 라인(GL)의 전압이 게이트 하이 전압(VGH)에서 로우전압(VGL)으로 전환되는 시점에 방전회로를 더 구비하여 게이트 라인(GL)의 방전지연을 최소화할 수 있다.
전술한 방전회로는 각 게이트 라인(GL)에 대응하여 그 끝단과 연결되며, 기수번째 게이트 라인과 연결되는 R 방전회로는 제2 게이트 구동부에 인접하여 구비되고, 우수번째 게이트 라인과 연결되는 L 방전회로는 제1 게이트 구동부에 인접하여 배치될 수 있다.
여기서, 각 방전회로는 하나의 게이트 라인(GL)을 기준으로 2번째 이후의 라인과 연결되어 게이트 로우 전압(VGL)을 해당 게이트 라인(GL)에 인가하는 구조일 수 있다.
이러한 방전회로는 게이트 구동 회로(140)를 구성하는 각 스테이지 사이에 박막트랜지스터로 형성됨에 따라 각 게이트 구동 회로가 표시 패널(120)의 비표시 영역(N/A)에서 차지하는 면적이 줄어드는 네로우 베젤(narrow bezel)을 구현할 수 있다.
도 2를 참조하면, 본 발명의 실시예에 따른 게이트 구동 회로(140)는 게이트 쉬프트 레지스터로 구성되고, 게이트 쉬프트 레지스터는 종속적으로 접속된 다수의 스테이지(ST1, ST2, , STn)를 포함할 수 있다.
다수의 스테이지(ST)는 다수의 클럭 신호(CLK1-4)가 공급되는 라인들에 선택적으로 접속되어, 게이트 신호인 스캔 펄스(G; G1, G2, G3, ...)를 순차적으로 출력할 수 있다.
구체적으로, 다수의 스테이지(ST) 각각은 다수의 클럭 신호(CLK1-4) 중 선택된 적어도 하나와, 게이트 온 전압(VGL)과, 게이트 오프 전압(VGH)과, 블랭크 신호(BS)를 입력받을 수 있다.
다수의 클럭 신호(CLK1-4)는 일정 기간씩 쉬프트되어 출력되는 4 상의 클럭 신호, 즉 제 1 내지 제 4 클럭 신호(CLK1-4)를 포함할 수 있다. 제 1 내지 제 4 클럭 신호(CLK1-4)는 3개씩 선택되어 각 스테이지(ST)마다 공급된다. 예를 들어, 4k-3(k는 자연수) 번째 스테이지(ST1, ST5, ST9, ...)들에는 제 1, 제 3, 제 4 클럭 신호(CLK1, 3, 4)가 공급된다. 4k-2 번째 스테이지(ST2, ST6, ST10, ...)들에는 제 2, 제 4, 제 1 클럭 신호(CLK2, 4, 1)가 공급된다. 4k-1 번째 스테이지(ST3, ST7, ST11, ...)들에는 제 3, 제 1, 제 2 클럭 신호(CLK3, 1, 2)가 공급된다. 4k 번째 스테이지(ST4, ST8, ST12, ...)들에는 제 4, 제 2, 제 3 클럭 신호(CLK4, 2, 3)가 공급된다.
블랭크 신호(BS)는 블랭크 기간에 제공되는 신호로서 타이밍 컨트롤러(180)로부터 제공되는 소스 출력 인에이블 신호(SOE)일 수 있다. 여기서, 블랭크 기간은 다수의 스테이지(ST)로부터 스캔 펄스(G)가 한번씩 출력되는 스캔 기간 이후에 설정되는 기간이다.
특히, 본 발명의 게이트 쉬프트 레지스터는 블랭크 기간에 제공되는 블랭크 신호(BS)를 이용하여, 각 스테이지(ST)에 구비된 풀다운 트랜지스터의 게이트 전극이 접속된 QB 노드의 전압을 게이트 오프 전압(VGH)으로 충전한다. 이에 따라, 본 발명은 QB 노드의 누설 전류로 인한 풀다운 트랜지스터(PD)의 오작동과, 그로 인한 멀티 출력을 방지하여 구동 신뢰성을 향상시킬 수 있다.
한편, 본 발명의 실시예에 따른 게이트 쉬프트 레지스터는 도 2에 도시하지는 않았지만 제1 스테이지(ST1)의 전단에 전단 더미 스테이지 회로부를 포함하고, 제n 스테이지(STn)의 후단에 후단 더미 스테이지 회로부를 포함할 수 있다.
게이트 구동 회로(140)는 게이트 제어 신호 라인을 통하여 게이트 제어 신호(GCS)를 수신할 수 있다. 즉, 게이트 제어 신호 라인은 타이밍 컨트롤러(180)로부터 공급되는 게이트 제어 신호(GCS)를 수신한다. 일 예에 따른 게이트 제어 신호 라인은 게이트 스타트 신호 라인, 제 1 리셋 신호 라인, 제 2 리셋 신호 라인, 복수의 게이트 구동 클럭 라인, 표시 패널 온 신호 라인, 및 센싱 준비 신호 라인을 포함할 수 있다.
게이트 스타트 신호 라인은 타이밍 컨트롤러(180)로부터 공급되는 게이트 스타트 신호(VST)를 수신할 수 있다. 예를 들어, 게이트 스타트 신호 라인은 전단 더미 스테이지 회로부에 연결될 수 있다.
제 1 리셋 신호 라인은 타이밍 컨트롤러(180)로부터 공급되는 제 1 리셋 신호를 수신할 수 있다. 제 2 리셋 신호 라인은 타이밍 컨트롤러(180)로부터 공급되는 제 2 리셋 신호를 수신할 수 있다. 예를 들어, 제 1 및 제 2 리셋 신호 라인 각각은 전단 더미 스테이지 회로부, 제 1 내지 제 m 스테이지 회로(ST1 내지 STm), 및 후단 더미 스테이지 회로부에 공통적으로 연결될 수 있다.
복수의 게이트 구동 클럭 라인은 타이밍 컨트롤러(180)로부터 공급되는 복수의 캐리 쉬프트 클럭, 복수의 스캔 쉬프트 클럭, 및 복수의 센스 쉬프트 클럭 각각을 수신하는 복수의 캐리 클럭 라인, 복수의 스캔 클럭 라인, 및 복수의 센스 클럭 라인을 포함할 수 있다. 이러한 복수의 게이트 구동 클럭 라인에 포함된 클럭 라인들은 전단 더미 스테이지 회로부, 제 1 내지 제 m 스테이지 회로(ST1 내지 STm), 및 후단 더미 스테이지 회로부에 선택적으로 연결될 수 있다.
표시 패널 온 신호 라인은 타이밍 컨트롤러(180)로부터 공급되는 표시 패널 온 신호를 수신할 수 있다. 예를 들어, 표시 패널 온 신호 라인은 전단 더미 스테이지 회로부 및 제 1 내지 제 m 스테이지 회로(ST1 내지 STm)에 공통적으로 연결될 수 있다.
센싱 준비 신호 라인은 타이밍 컨트롤러(180)로부터 공급되는 라인 센싱 준비 신호를 수신할 수 있다. 예를 들어, 센싱 준비 신호 라인은 제 1 내지 제 m 스테이지 회로(ST1 내지 STm)에 공통적으로 연결될 수 있다. 선택적으로, 센싱 준비 신호 라인은 전단 더미 스테이지 회로부에 추가로 연결될 수 있다.
게이트 구동 전압 라인은 전원 공급 회로로부터 서로 다른 전압 레벨을 갖는 제 1 내지 제 4 게이트 고전위 전압 각각을 수신하는 제 1 내지 제 4 게이트 고전위 전압 라인, 및 전원 공급 회로로부터 서로 다른 전압 레벨을 제 1 내지 제 3 게이트 저전위 전압 각각을 수신하는 제 1 내지 제 3 게이트 저전위 전압 라인을 포함할 수 있다.
일 예에 따르면, 제 1 게이트 고전위 전압은 제 2 게이트 고전위 전압보다 높은 전압 레벨을 가질 수 있다. 제 3 및 제 4 게이트 고전위 전압은 교류 구동을 위해 하이 전압(또는 TFT 온 전압 또는 제 1 전압)과 로우 전압(또는 TFT 오프 전압 또는 제 2 전압) 사이에서 서로 반대로 스윙되거나 서로 반전될 수 있다. 예를 들어, 제 3 게이트 고전위 전압(또는 게이트 기수 고전위 전압)이 하이 전압을 가질 때, 제 4 게이트 고전위 전압(또는 게이트 우수 고전위 전압)은 로우 전압을 가질 수 있다. 그리고, 제 3 게이트 고전위 전압이 로우 전압을 가질 때, 제 4 게이트 고전위 전압은 하이 전압을 가질 수 있다.
제 1 및 제 2 게이트 고전위 전압 라인 각각은 제 1 내지 제 m 스테이지 회로(ST1 내지 STm)와, 전단 더미 스테이지 회로부 및 후단 더미 스테이지 회로부에 공통적으로 연결될 수 있다.
제 3 게이트 고전위 전압 라인은 제 1 내지 제 m 스테이지 회로(ST1 내지 STm) 중 홀수번째 스테이지 회로에 공통적으로 연결될 수 있으며, 전단 더미 스테이지 회로부와 후단 더미 스테이지 회로부 각각의 홀수번째 더미 스테이지 회로에 공통적으로 연결될 수 있다.
제 4 게이트 고전위 전압 라인은 제 1 내지 제 m 스테이지 회로(ST1 내지 STm) 중 짝수번째 스테이지 회로에 공통적으로 연결될 수 있으며, 전단 더미 스테이지 회로부와 후단 더미 스테이지 회로부 각각의 짝수번째 더미 스테이지 회로에 공통적으로 연결될 수 있다.
일 예에 따르면, 제 1 게이트 저전위 전압과 제 2 게이트 저전위 전압은 실질적으로 동일한 전압 레벨을 가질 수 있다. 제 3 게이트 저전위 전압은 TFT 오프 전압 레벨을 가질 수 있다. 제 1 게이트 저전위 전압은 제 3 게이트 저전위 전압보다 더 높은 전압 레벨을 가질 수 있다. 본 명세서의 일 예는 제 1 게이트 저전위 전압을 제 3 게이트 저전위 전압보다 더 높은 전압 레벨로 설정함으로써 후술하는 스테이지 회로의 제어 노드에 연결된 게이트 전극을 갖는 TFT의 오프 전류를 확실히 차단하여 해당 TFT의 동작의 안정성 및 신뢰성이 확보될 수 있다.
제 1 내지 제 3 게이트 저전위 전압 라인은 제 1 내지 제 m 스테이지 회로(ST1 내지 STm)에 공통적으로 연결될 수 있다.
전단 더미 스테이지 회로부는 타이밍 컨트롤러(180)로부터 공급되는 게이트 스타트 신호(VST)에 응답하여 복수의 전단 캐리 신호를 순차적으로 생성해 후단 스테이지들 중 어느 하나에 전단 캐리 신호 또는 게이트 스타트 신호로 공급할 수 있다.
후단 더미 스테이지 회로부는 복수의 후단 캐리 신호를 순차적으로 생성해 전단 스테이지들 중 어느 하나에 후단 캐리 신호(또는 스테이지 리셋 신호)를 공급할 수 있다.
제 1 내지 제 m 스테이지 회로(ST1 내지 STm)는 서로 종속적으로 연결될 수 있다. 제 1 내지 제 m 스테이지 회로(ST1 내지 STm)는 제 1 내지 제 m 스캔 신호(SC1 내지 SCm)와 제 1 내지 제 m 센스 신호(SE1 내지 SEm)를 생성해 표시 패널(120)에 배치된 해당 게이트 라인(GL)으로 출력할 수 있다. 그리고, 제 1 내지 제 m 스테이지 회로(ST1 내지 STm)는 제 1 내지 제m 캐리 신호(CS1 내지 CSm)를 생생해 후단 스테이지들 중 어느 하나에 전단 캐리 신호(또는 게이트 스타트 신호)로 공급함과 동시에 전단 스테이지들 중 어느 하나에 후단 캐리 신호(또는 스테이지 리셋 신호)로 공급할 수 있다.
제 1 내지 제 m 스테이지 회로(ST1 내지 STm)는 인접한 2개의 스테이지들끼리 센싱 제어 회로의 일부와 제어 노드를 서로 공유할 수 있으며, 이로 인하여 게이트 구동 회로(140)의 회로 구성이 간소화될 수 있으며, 표시 패널(120)에서 게이트 구동 회로(140)가 차지하는 면적이 감소될 수 있다.
도 3은 본 발명의 제1 실시예에 따른 게이트 구동 회로의 게이트 쉬프트 레지스터에서 임의의 k번째 스테이지(STk)의 구성 회로도이다.
도 3을 참조하면, 본 발명의 실시예에 따른 게이트 쉬프트 레지스터에서 k번째 스테이지(STk)는, 입력부(310), Q노드 제어부(315), 출력부(320), 제1 부스팅부(330), 및 QB노드 제어부(340)를 포함할 수 있다.
입력부(310)는 스타트 신호(GVST) 라인 및 클럭 신호(GCLK) 라인과 각각 연결된다.
Q노드 제어부(315)는 입력부(310)와 Q2 노드를 통해 연결된다.
출력부(320)는 Q노드 제어부(315)와 Q 노드를 통해 연결된다.
제1 부스팅부(330)는 Q2 노드 및 Q노드 제어부(315)와 각각 연결된다.
제1 부스팅부(330)는 제1 게이트 온 신호(VGL1)에 의해 동작되어, Q노드 제어부(315)로 제2 게이트 온 신호(VGL2)를 인가하여 Q노드 제어부(315)를 부스팅하게 된다.
QB노드 제어부(340)는 일측이 QB 노드를 통하여 출력부(320)와 연결되고, 다른 일측이 게이트 오프 신호(VGH) 라인을 통하여 출력부(320)와 연결된다.
입력부(310)는 제3 박막트랜지스터(T3)를 포함한다. 제3 박막트랜지스터(T3)는 게이트 전극이 클럭 신호(GCLK) 라인과 연결되고, 제1 전극이 스타트 신호(GVST) 라인과 연결되며, 제2 전극이 Q2 노드에 연결된다.
입력부(310)는 다수의 클럭 신호(CLK1-4) 중 하나의 클럭 신호(GCLK)에 의해 동작되어, 하이 레벨 또는 로우 레벨의 스타트 신호(GVST)를 제2 노드(Q2)로 입력할 수 있다.
출력부(320)는 풀업(Pull-up) 트랜지스터 및 풀다운(Pull-down) 트랜지스터를 포함한다. 풀업 트랜지스터는 Q 노드의 전압 레벨에 따라 출력 단자(Output)로 스캔 신호를 출력한다. 풀다운 트랜지스터는 QB 노드의 전압 레벨에 따라 출력 단자(Output)에 게이트 오프 신호(VGH)를 공급한다.
풀업 트랜지스터는 게이트 전극이 Q 노드에 연결되고, 제1 전극이 제1 게이트 온 신호(VGL1) 라인에 연결되며, 제2 전극이 출력 단자(Output)에 연결된 제1 박막트랜지스터(T1)를 포함할 수 있다.
풀다운 트랜지스터는 게이트 전극이 QB 노드에 연결되고, 제1 전극이 출력 단자(Output)에 연결되며, 제2 전극이 게이트 오프 신호(VGH) 라인에 연결된 제2 박막트랜지스터(T2)를 포함할 수 있다.
여기서, 제1 박막트랜지스터(T1)의 게이트 전극이 연결된 Q 노드와, 제1 박막트랜지스터(T1)의 제2 전극이 연결된 출력 단자(Output) 사이에는 제1 커패시터(CQ)가 연결될 수 있다.
제1 부스팅부(330)는 제1 게이트 온 신호(VGL1)가 게이트 전극에 인가되고, 제2 게이트 온 신호(VGL2)가 제1 전극에 인가되며, 제2 전극이 Q노드 제어부(315)에 연결된 제7 박막트랜지스터(T7)를 포함할 수 있다.
Q노드 제어부(315)는, 게이트 전극이 제7 박막 트랜지스터의 제2 전극과 연결되고, 제1 전극이 Q2 노드와 연결되며, 제2 전극이 Q 노드와 연결되는 패스 트랜지스터(TA)를 포함할 수 있다.
제1 부스팅부(330)는 제7 박막트랜지스터(T7)의 제2 전극에 패스 트랜지스터(TA)의 게이트 전극이 연결됨과 더불어 제2 커패시터(CQ2)를 통해 Q2 노드가 연결될 수 있다.
패스 트랜지스터(TA)는, N형 MOS 구조를 가지거나, P형 MOS 구조를 가질 수 있다.
패스 트랜지스터(TA)는, 옥사이드 박막트랜지스터(Oxide TFT)이거나, 저온 다결정(Low Temperature Poly Silicon) 박막트랜지스터(LTPS TFT)일 수 있다.
본 발명의 제1 실시예에 따른 QB노드 제어부(340)는, 제4 박막트랜지스터(T4), 제5 박막트랜지스터(T5) 및 제6 박막트랜지스터(T6)를 포함할 수 있다.
제4 박막트랜지스터(T4)는 게이트 전극이 스타트 신호(GVST) 라인에 연결되고, 제1 전극이 제5 박막트랜지스터의 게이트 전극에 연결되며, 제2 전극이 출력부(320)와 연결된다.
제5 박막트랜지스터(T5)는 게이트 전극이 클럭 신호(GCLK) 라인과 제3 커패시터(C_ON)를 통해 연결되고, 제1 전극이 클럭 신호(GCLK) 라인에 연결되며, 제2 전극이 QB 노드에 연결된다.
제6 박막트랜지스터(T6)는 게이트 전극이 Q2 노드와 연결되고, 제1 전극이 QB 노드와 연결되며, 제2 전극이 게이트 오프 신호(VGH) 라인을 통하여 출력부(320)와 연결된다.
도 4는 본 발명의 제1 실시예에 의한 게이트 구동 회로에서 Q 노드의 충전 및 방전에 따른 동작 타이밍 신호들을 나타낸 도면이고, 도 5는 본 발명의 제1 실시예에 따른 Q2 노드의 상승 엣지 및 하강 엣지에서 X 노드의 발생 신호를 나타낸 도면이다.
도 4 및 도 5를 참조하면, 본 발명의 제1 실시예에 따른 게이트 구동 회로(140)의 Q 노드에서 스타트 신호(GVST)는 충전시(Q Charging Phase) 로우 신호에서 하이 신호로 전환되고, 방전시(Q Discharging Phase) 하이 신호에서 로우 레벨로 전환됨을 알 수 있다.
충전시(Q Charging Phase) 동작은 다음과 같다.
스타트 신호(GVST)가 로우 신호에서 하이 신호로 전환되어 입력부(310)에 인가되면, 입력부(310)의 제3 박막트랜지스터(T3)는 게이트 전극에 로우 레벨의 클럭 신호(GCLK)가 인가될 때 턴온된다.
따라서 하이 신호의 스타트 신호(GVST)가 제3 박막트랜지스터(T3)를 통하여 Q2 노드로 인가되어, Q2 노드는 로우 레벨에서 하이 레벨로 전환된다.
즉, Q2 노드에서는 로우 레벨에서 하이 레벨로 전환되는 상승 엣지(Q2 rising) 신호가 발생된다.
제1 부스팅부(330)에서는 제7 박막트랜지스터(T7)의 게이트 전극에 제1 게이트 온 신호(VGL1)가 인가되어 턴온되고, 제2 게이트 온 신호(VGL2)가 제7 박막트랜지스터(T7)를 통하여 패스 트랜지스터(TA)로 인가된다.
이때, Q2 노드에 커플링(Coupling) 된 제2 커패시터(CQ2)는 제2 게이트 온 신호(VGL2)를 충전하고, 제2 커패시터(CQ2)와 연결된 X 노드에서는 제2 게이트 온 신호(VGL2)의 레벨 이상으로 약간의 임펄스 신호가 발생된다.
패스 트랜지스터(TA)는 게이트 전극에 제2 게이트 온 신호(VGL2)가 인가되어 턴온되고, Q2 노드의 하이 신호를 Q 노드로 전달한다.
Q2 노드가 로우 레벨에서 하이 레벨로 전환될 때, Q 노드는 로우 레벨에서 하이 레벨로 충전된다. 즉, Q 노드는 로우 레벨에서 점차 증가되는 형태로 충전된다.
따라서 Q2 노드가 로우 레벨에서 하이 레벨로 전환될 때, 출력단자(Output)는 로우 레벨 상태에서 하이 레벨 상태로 전환된다.
방전시(Q Discharging Phase) 동작은 다음과 같다.
스타트 신호(GVST)가 하이 신호에서 로우 신호로 전환되어 입력부(310)에 인가되고, 제3 박막트랜지스터(T3)는 게이트 전극에 로우 레벨의 클럭 신호(GCLK)가 인가될 때 턴온된다.
따라서 로우 신호의 스타트 신호(GVST)가 제3 박막트랜지스터(T3)를 통하여 Q2 노드로 인가되어, Q2 노드는 하이 레벨에서 로우 레벨로 전환된다.
즉, Q2 노드에서는 하이 레벨에서 로우 레벨로 전환되는 하강 엣지(Q2 falling) 신호가 발생된다.
제1 부스팅부(330)에서는 제7 박막트랜지스터(T7)의 게이트 전극에 제1 게이트 온 신호(VGL1)가 인가되어 턴온되고, 제2 게이트 온 신호(VGL2)가 제7 박막트랜지스터(T7)를 통하여 패스 트랜지스터(TA)로 인가된다.
Q2 노드에 커플링(Coupling) 된 제2 커패시터(CQ2)는 충전되어 있던 제2 게이트 온 신호(VGL2)를 방전한다.
이때, 제2 커패시터(CQ2)와 연결된 X 노드에서는 제2 게이트 온 전압(VGL2)이 약간의 시간 동안 임펄스 신호처럼 제2 게이트 온 신호(VGL2)의 레벨 이하로 급격히 하강하는 현상이 발생된다.
이러한 현상에 의해, 로우 레벨 신호일 때 방전 속도가 느려지는 것을 해소할 수 있다. 즉, Q2 노드에 커플링된 제2 커패시터(CQ2)에 의해 방전 속도를 단축시킴으로써 출력단 Q 노드로의 신호 전달 속도를 향상시킬 수 있는 것이다.
패스 트랜지스터(TA)는 게이트 전극에 제2 게이트 온 신호(VGL2)가 인가되어 턴온되고, Q2 노드의 로우 신호를 Q 노드로 전달한다.
Q2 노드가 하이 레벨에서 로우 레벨로 전환될 때, Q 노드는 하이 레벨에서 로우 레벨로 방전된다. 즉, Q 노드는 하이 레벨에서 점차 감소되는 형태로 방전된다.
따라서 Q2 노드가 하이 레벨에서 로우 레벨로 전환될 때, 출력단자(Output)는 하이 레벨 상태에서 로우 레벨 상태로 전환된다.
도 6은 본 발명의 제1 실시예에 따른 게이트 구동 회로에서 Q 노드의 충전시 및 방전시 신호 파형을 비교한 도면이다.
도 6을 참조하면, 본 발명의 제1 실시예에 따른 게이트 구동 회로(140)는 Q 노드의 충전시(Tr 파형 비교)와, 방전시(Tf 파형 비교)의 신호 파형을 비교하면 방전시의 신호 파형이 개선되었음을 알 수 있다.
Q 노드의 충전시(Tr 파형 비교)에는, 출력단자(Output) 및 Q 노드에서 신호 파형이 로우 레벨에서 하이 레벨로 전환되면서 이전과 크게 달라진 것이 없으나, 패스 트랜지스터(TA)의 게이트 전압은 전환 시점에 약간의 임펄스가 발생됨을 알 수 있다.
Q 노드의 방전시(Tf 파형 비교)에는, 출력단자(Output) 및 Q 노드에서 신호 파형이 하이 레벨에서 로우 레벨로 전환될 때 이전보다 더 급격히 전환됨을 알 수 있다.
이때, 패스 트랜지스터(TA)의 게이트 전압(VGTA)은 Q 노드의 하이 레벨에서 로우 레벨로의 전환 시점에 제2 커패시터(CQ2)에 의해 잠시 동안 일정 전압 이하로 낮아졌다가 복귀하게 된다.
예를 들면, 패스 트랜지스터(TA)의 게이트 전압(VGTA)은 일정 순간(287㎲ ~ 288㎲) 동안 제2 게이트 로우 전압(VGL2)의 레벨보다 더 낮은 전압 레벨로 낮아졌다가 다시 제2 게이트 로우 전압(VGL2)의 레벨로 복귀하게 된다. 즉, 제2 게이트 로우 전압(VGL2)은 -5V이면, 패스 트랜지스터(TA)의 게이트 전압(VGTA)은 1㎲ 동안 -15V 이하로 낮아졌다가 다시 -5V로 복귀하는 것이다.
따라서, Q 노드의 로우 레벨 전환 시에 패스 트랜지스터(TA)의 게이트 전압(VGTA)이 이전에 -5V로 유지되던 것 보다 본 발명의 실시예에 따라 잠시 동안 -15V 이하로 낮아짐으로써 신호 전달 속도 및 출력 속도를 향상시키게 되는 것이다.
도 7은 본 발명의 제2 실시예에 따른 게이트 구동 회로의 회로 구성 예를 나타낸 도면이다.
도 7을 참조하면, 본 발명의 제2 실시예에 따른 게이트 구동 회로(140)는, 도 3의 구조에서 Q2 노드에 제12 박막트랜지스터(T12)가 연결되고, QB노드 제어부(340)가 제2 QB노드 제어부(340a)로 교체되는 구조를 갖는다.
이때, 제2 부스팅부(330a)는 도 3의 제1 부스팅부(330)와 동일하게 제2 게이트 로우 신호(VGL2) 라인과 Q노드 제어부(315) 사이에 연결된다.
제12 박막트랜지스터(T12)는 Q2 노드의 전압을 제어하고, 이를 위해 Q2 노드에 제1 전극이 연결되고, 게이트 전극에 리셋 신호(RST) 라인이 연결되며, 제2 전극이 게이트 오프 신호(VGH) 라인과 연결된다.
제2 QB노드 제어부(340a)는 제4 박막트랜지스터(T4), 제5 박막트랜지스터(T5), 제6 박막트랜지스터(T6), 제7 박막트랜지스터(T7), 제8 박막트랜지스터(T8), 제9 박막트랜지스터(T9), 제10 박막트랜지스터(T10) 및 제11 박막트랜지스터(T11)를 포함한다.
제4 박막트랜지스터(T4)는 제1 전극이 제1 클럭 신호(GCLK1) 라인과 연결되고, 게이트 전극이 QC 노드와 연결되며, 제2 전극이 제4 커패시터(CC)를 통하여 QC 노드와 연결된다.
제5 박막트랜지스터(T5)는 제1 전극이 제4 박막트랜지스터(T4)의 제2 전극과 연결되고, 게이트 전극이 제1 클럭 신호(GCLK1) 라인과 연결되며, 제2 전극이 QB 노드와 연결된다.
제6 박막트랜지스터(T6)는 제1 전극이 QB 노드와 연결되고, 게이트 전극이 Q2 노드와 연결되며, 제2 전극이 게이트 오프 신호(VGH) 라인을 통해 출력부(320)와 연결된다.
제7 박막트랜지스터(T7)는 게이트 전극이 Q 노드와 연결되고, 제1 전극이 제1 클럭 신호(GCLK1) 라인과 연결되며, 제2 전극이 Q 노드와 제1 커패시터(CQ)를 통하여 연결된다.
제8 박막트랜지스터(T8)는 제1 전극이 제7 박막트랜지스터(T7)의 제2 전극과 연결되고, 제2 전극이 게이트 오프 신호(VGH) 라인과 연결되며, 게이트 전극이 QC 노드와 연결된다.
제9 박막트랜지스터(T9)는 제1 전극이 제1 게이트 온 신호(VGL1) 라인과 연결되고, 제2 전극이 QC 노드와 연결되며, 게이트 전극이 제2 클럭 신호(GCLK2) 라인과 연결된다.
제10 박막트랜지스터(T10)는 제1 전극이 QC 노드와 연결되고, 게이트 전극이 제1 게이트 온 신호(VGL1) 라인과 연결되며, 제2 전극이 제11 박막트랜지스터(T11)와 연결된다.
제11 박막트랜지스터(T11)는 제1 전극이 제10 박막트랜지스터(T10)의 제2 전극과 연결되고, 제2 전극이 제2 클럭 신호(GCLK2) 라인과 연결되며, 게이트 전극이 Q2 노드와 연결된다.
도 8은 본 발명의 제3 실시예에 따른 게이트 구동 회로의 회로 구성 예를 나타낸 도면이다.
도 8을 참조하면, 본 발명의 제3 실시예에 따른 게이트 구동 회로(140)는, 도 3의 구조에서 출력부(320)에 연결된 QB노드 제어부(340)가 제3 QB노드 제어부(340b)로 교체되는 구조를 갖는다.
이때, 제3 부스팅부(330b)는 도 3의 제1 부스팅부(330)와 동일하게 제2 게이트 로우 신호(VGL2) 라인과 Q노드 제어부(315) 사이에 연결된다.
제3 QB노드 제어부(340b)는, 제4 박막트랜지스터(T4) 및 제5 박막트랜지스터(T5)를 포함한다.
제4 박막트랜지스터(T4)는 게이트 전극이 Q 노드와 연결되고, 제1 전극이 게이트 온 신호(VGL) 라인과 연결되며, 제2 전극이 QB 노드와 연결된다.
제5 박막트랜지스터(T5)는 게이트 전극이 Q2 노드와 연결되고, 제1 전극이 QB 노드와 연결되며, 제2 전극이 게이트 오프 신호(VGH) 라인을 통하여 출력부(320)와 연결된다.
도 9는 본 발명의 제4 실시예에 따른 게이트 구동 회로의 회로 구성 예를 나타낸 도면이다.
도 9를 참조하면, 본 발명의 제4 실시예에 따른 게이트 구동 회로(140)는, 도 3의 구조에서 Q2 노드에 Q2노드 제어부(317)가 연결되고, QB노드 제어부(340)가 제4 QB노드 제어부(340c)로 교체되는 구조를 갖는다.
이때, 제4 부스팅부(330c)는 도 3의 제1 부스팅부(330)와 동일하게 제2 게이트 로우 신호(VGL2) 라인과 Q노드 제어부(315) 사이에 연결된다.
Q2노드 제어부(317)는 제6 박막트랜지스터(T6) 및 제7 박막트랜지스터(T7)를 포함한다.
즉, Q2노드 제어부(317)는 Q2 노드와 게이트 오프 신호(VGH) 라인의 사이에 제6 박막트랜지스터(T6) 및 제7 박막트랜지스터(T7)가 직렬로 연결된다.
제6 박막트랜지스터(T6)는 Q2 노드에 제1 전극이 연결되고, 게이트 전극이 제1 클럭 신호(GCLK1) 라인과 연결되며, 제2 전극이 제7 박막트랜지스터(T7)와 연결된다.
제7 박막트랜지스터(T7)는 제1 전극이 제6 박막트랜지스터(T6)의 제2 전극과 연결되고, 게이트 전극이 QB 노드와 연결되며, 제2 전극이 게이트 오프 신호(VGH) 라인과 연결된다.
제4 QB노드 제어부(340c)는 제4 박막트랜지스터(T4) 및 제5 박막트랜지스터(T5)를 포함한다.
제4 박막트랜지스터(T4)는 제1 전극이 제1 게이트 온 신호(VGL1) 라인과 연결되고, 게이트 전극이 제2 클럭 신호(GCLK2) 라인과 연결되며, 제2 전극이 QB 노드와 연결된다.
제5 박막트랜지스터(T5)는 제1 전극이 QB 노드와 연결되고, 게이트 전극이 Q2 노드와 연결되며, 제2 전극이 제2 클럭 신호(GCLK2) 라인과 연결된다.
도 10 및 도 11은 본 발명의 제5 실시예에 따른 게이트 구동 회로에서 패스 트랜지스터를 P형 MOS 구조로 실시한 예를 나타낸 도면이다.
도 10을 참조하면, 본 발명의 제5 실시예에 따른 게이트 구동 회로(140)는, Q 노드와 제5 부스팅부(330d) 사이에 연결된 패스 트랜지스터(TA)를 P형 MOS 구조를 갖는 박막트랜지스터로 구현할 수 있다.
이 경우에, Q 노드에는 부스트 커패시터(Boost Cap)로서 제1 커패시터(CQ)가 연결되고, 패스 트랜지스터(TA)의 게이트 전극과 제1 전극 사이에는 제2 커패시터(CQ2)가 Q2 노드와 연결된다.
패스 트랜지스터(TA)는 게이트 전극이 제5 부스팅부(330d)와 연결되고, 제1 전극이 Q2 노드와 연결되며, 제2 전극이 Q 노드와 연결된다.
제5 부스팅부(330d)는 도 3의 제1 부스팅부(330)와 동일하게 제2 게이트 로우 신호(VGL2) 라인과 Q노드 제어부(315) 사이에 연결된다.
또한, 출력부(320)는 일측(출력단자(Output)와 Q 노드 및 게이트 로우 신호(VGL) 라인 사이)에 제1 박막트랜지스터(T1)가 연결되고, 그 반대 방향의 다른 측에 풀업(Pull-up) 회로가 연결될 수 있다.
이때, 제1 박막트랜지스터(T1)는 P형 MOS 구조를 가지며, 게이트 전극이 Q 노드에 연결되고, 제1 전극이 게이트 로우 신호(VGL) 라인에 연결되며, 제2 전극이 출력단자(Output)에 연결된다.
도 11을 참조하면, 패스 트랜지스터(TA)는 P형 MOS 구조를 갖는 박막트랜지스터로 구현되고, 게이트 전극이 제6 부스팅부(330e)와 연결되고, 제1 전극이 Q2 노드와 연결되며, 제2 전극이 Q 노드와 연결된다.
이때, Q 노드에는 부스트 커패시터(Boost Cap)로서 제1 커패시터(CQ)가 연결되고, 패스 트랜지스터(TA)의 게이트 전극과 제1 전극 사이의 연결점인 Q2 노드에는 제2 커패시터(CQ2)가 연결된다.
또한, 출력부(320)는 출력단자(Output)와 게이트 로우 신호(VGL) 라인 사이에 제1 박막트랜지스터(T1)가 연결되고, 출력단자(Output)와 게이트 하이 신호(VGH) 라인 사이에 제2 박막트랜지스터(T2)가 연결된다.
여기서, 제1 박막트랜지스터(T1) 및 제2 박막트랜지스터(T2)는 모두 P형 MOS 구조를 갖는 박막트랜지스터로 구현될 수 있다.
제1 박막트랜지스터(T1)는 게이트 전극이 Q 노드에 연결되고, 제1 전극이 게이트 로우 신호(VGL) 라인에 연결되며, 제2 전극이 출력단자(Output)에 연결된다.
제2 박막트랜지스터(T2)는 게이트 전극이 QB 노드에 연결되고, 제1 전극이 출력단자(Output)에 연결되며, 제2 전극이 게이트 하이 신호(VGH) 라인에 연결된다.
도 12 및 도 13은 본 발명의 제6 실시예에 따른 게이트 구동 회로에서 패스 트랜지스터를 N형 MOS 구조로 실시한 예를 나타낸 도면이다.
도 12를 참조하면, 본 발명의 제6 실시예에 따른 게이트 구동 회로(140)는, Q 노드와 제7 부스팅부(330f) 사이에 연결된 패스 트랜지스터(TA)를 N형 MOS 구조를 갖는 박막트랜지스터로 구현할 수 있다.
이 경우에, Q 노드에는 부스트 커패시터(Boost Cap)로서 제1 커패시터(CQ)가 연결되고, 패스 트랜지스터(TA)의 게이트 전극과 제1 전극 사이에는 제2 커패시터(CQ2)가 Q2 노드와 연결된다.
패스 트랜지스터(TA)는 게이트 전극이 제7 부스팅부(330f)와 연결되고, 제1 전극이 Q2 노드와 연결되며, 제2 전극이 Q 노드와 연결된다.
제7 부스팅부(330f)는 도 3의 제1 부스팅부(330)와 동일하게 제2 게이트 로우 신호(VGL2) 라인과 Q노드 제어부(315) 사이에 연결된다.
출력부(320)는 일측(출력단자(Output)와 Q 노드 및 게이트 하이 신호(VGH) 라인 사이)에 제1 박막트랜지스터(T1)가 연결되고, 그 반대 방향의 다른 측에 풀다운(Pull-down) 회로가 연결될 수 있다.
이때, 제1 박막트랜지스터(T1)는 N형 MOS 구조를 가지며, 게이트 전극이 Q 노드에 연결되고, 제1 전극이 게이트 하이 신호(VGH) 라인에 연결되며, 제2 전극이 출력단자(Output)에 연결된다.
도 13을 참조하면, 패스 트랜지스터(TA)는 N형 MOS 구조를 갖는 박막트랜지스터로 구현되고, 게이트 전극이 제8 부스팅부(330g)와 연결되고, 제1 전극이 Q2 노드와 연결되며, 제2 전극이 Q 노드와 연결된다.
이때, Q 노드에는 부스트 커패시터(Boost Cap)로서 제1 커패시터(CQ)가 연결되고, 패스 트랜지스터(TA)의 게이트 전극과 제1 전극 사이에는 제2 커패시터(CQ2)가 Q2 노드와 연결된다.
출력부(320)는 출력단자(Output)와 게이트 하이 신호(VGH) 라인 사이에 제1 박막트랜지스터(T1)가 연결되고, 출력단자(Output)와 게이트 로우 신호(VGL) 라인 사이에 제2 박막트랜지스터(T2)가 연결된다.
여기서, 제1 박막트랜지스터(T1) 및 제2 박막트랜지스터(T2)는 모두 N형 MOS 구조를 갖는 박막트랜지스터로 구현될 수 있다.
제1 박막트랜지스터(T1)는 게이트 전극이 Q 노드에 연결되고, 제1 전극이 게이트 하이 신호(VGH) 라인에 연결되며, 제2 전극이 출력단자(Output)에 연결된다.
제2 박막트랜지스터(T2)는 게이트 전극이 QB 노드에 연결되고, 제1 전극이 출력단자(Output)에 연결되며, 제2 전극이 게이트 로우 신호(VGL) 라인에 연결된다.
도 14는 본 발명에 따른 게이트 구동 회로에서 패스 트랜지스터가 P-MOS인 경우에 다양한 부스팅부의 실시예를 나타낸 도면이다.
도 14를 참조하면, 본 발명에 따른 제9 부스팅부(330h)는, P형 MOS 구조를 가지는 패스 트랜지스터(TA)와 제2 게이트 로우 신호(VGL2) 라인 사이에 연결된다(a).
이때, 패스 트랜지스터(TA)와 제9 부스팅부(330h)의 연결점과 Q2 노드 사이에는 제2 커패시터(CQ2)가 연결된다.
도 14의 (b)에 도시된 바와 같이, 패스 트랜지스터(TA)와 제2 게이트 로우 신호(VGL2) 라인 사이에 제9 부스팅부(330h) 대신에 저항(R)이 연결될 수 있다.
도 14의 (c)에 도시된 바와 같이, 패스 트랜지스터(TA)와 제2 게이트 로우 신호(VGL2) 라인 사이에 제9 부스팅부(330h) 대신에 다이오드(D)가 연결될 수 있다. 이때, 다이오드(D)는 패스 트랜지스터(TA)로부터 제2 게이트 로우 신호(VGL2) 라인 방향으로 순방향이다.
도 14의 (d)에 도시된 바와 같이, 패스 트랜지스터(TA)와 제2 게이트 로우 신호(VGL2) 라인 사이에 병렬 연결의 다이오드(D) 및 저항(R)이 연결될 수 있다.
도 14의 (e)에 도시된 바와 같이, 패스 트랜지스터(TA)와 제2 게이트 로우 신호(VGL2) 라인 사이에 P형 MOS 구조를 갖는 P형 박막트랜지스터(Tp)가 연결될 수 있다. 이때, P형 박막트랜지스터(Tp)는 제1 전극 및 게이트 전극이 모두 제2 게이트 로우 신호(VGL2) 라인과 연결되고, 제2 전극이 제2 커패시터(CQ2) 및 패스 트랜지스터(TA)의 게이트 전극과 연결된다.
도 14의 (f)에 도시된 바와 같이, 패스 트랜지스터(TA)와 제2 게이트 로우 신호(VGL2) 라인 사이에 N형 MOS 구조를 갖는 N형 박막트랜지스터(Tn)가 연결될 수 있다. 이때, N형 박막트랜지스터(Tn)는 제1 전극이 제2 게이트 로우 신호(VGL2) 라인과 연결되고, 제2 전극 및 게이트 전극이 모두 제2 커패시터(CQ2) 및 패스 트랜지스터(TA)의 게이트 전극과 연결된다.
도 14의 (g)에 도시된 바와 같이, 패스 트랜지스터(TA)와 제2 게이트 로우 신호(VGL2) 라인 사이에 P형 MOS 구조를 갖는 P형 박막트랜지스터(Tp)가 연결될 수 있다. 이때, P형 박막트랜지스터(Tp)는 제1 전극이 제2 게이트 로우 신호(VGL2) 라인과 연결되고, 게이트 전극이 제1 게이트 로우 신호(VGL1) 라인과 연결되며, 제2 전극이 제2 커패시터(CQ2) 및 패스 트랜지스터(TA)의 게이트 전극에 연결된다.
도 15는 본 발명에 따른 게이트 구동 회로에서 패스 트랜지스터가 N-MOS인 경우에 다양한 부스팅부의 실시예를 나타낸 도면이다.
도 15를 참조하면, 본 발명에 따른 제10 부스팅부(330i)는, N형 MOS 구조를 가지는 패스 트랜지스터(TA)와 제2 게이트 로우 신호(VGL2) 라인 사이에 연결된다(a). 이때, 패스 트랜지스터(TA)와 제10 부스팅부(330i)의 연결점과 Q2 노드 사이에는 제2 커패시터(CQ2)가 연결된다.
도 15의 (b)에 도시된 바와 같이, N-MOS 구조의 패스 트랜지스터(TA)와 제2 게이트 로우 신호(VGL2) 라인 사이에 제10 부스팅부(330i) 대신에 저항(R)이 연결될 수 있다.
도 15의 (c)에 도시된 바와 같이, N-MOS 구조의 패스 트랜지스터(TA)와 제2 게이트 로우 신호(VGL2) 라인 사이에 제10 부스팅부(330i) 대신에 다이오드(D)가 연결될 수 있다. 이때, 다이오드(D)는 제2 게이트 로우 신호(VGL2) 라인으로부터 패스 트랜지스터(TA) 방향으로 순방향이다.
도 15의 (d)에 도시된 바와 같이, N-MOS 구조의 패스 트랜지스터(TA)와 제2 게이트 로우 신호(VGL2) 라인 사이에 병렬 연결의 다이오드(D) 및 저항(R)이 연결될 수 있다.
도 15의 (e)에 도시된 바와 같이, N-MOS 구조의 패스 트랜지스터(TA)와 제2 게이트 로우 신호(VGL2) 라인 사이에 N형 MOS 구조를 갖는 N형 박막트랜지스터(Tn)가 연결될 수 있다. 이때, N형 박막트랜지스터(Tn)는 제1 전극 및 게이트 전극이 모두 제2 게이트 로우 신호(VGL2) 라인과 연결되고, 제2 전극이 제2 커패시터(CQ2) 및 패스 트랜지스터(TA)의 게이트 전극과 연결된다.
도 15의 (f)에 도시된 바와 같이, N-MOS 구조의 패스 트랜지스터(TA)와 제2 게이트 로우 신호(VGL2) 라인 사이에 P형 MOS 구조를 갖는 P형 박막트랜지스터(Tp)가 연결될 수 있다. 이때, P형 박막트랜지스터(Tp)는 제1 전극이 제2 게이트 로우 신호(VGL2) 라인과 연결되고, 제2 전극 및 게이트 전극이 모두 제2 커패시터(CQ2) 및 패스 트랜지스터(TA)의 게이트 전극과 연결된다.
도 15의 (g)에 도시된 바와 같이, N-MOS 구조의 패스 트랜지스터(TA)와 제2 게이트 로우 신호(VGL2) 라인 사이에 P형 MOS 구조를 갖는 P형 박막트랜지스터(Tp)가 연결될 수 있다. 이때, P형 박막트랜지스터(Tp)는 제1 전극이 제2 게이트 로우 신호(VGL2) 라인과 연결되고, 게이트 전극이 제1 게이트 로우 신호(VGL1) 라인과 연결되며, 제2 전극이 제2 커패시터(CQ2) 및 패스 트랜지스터(TA)의 게이트 전극과 연결된다.
전술한 바와 같이, 본 발명에 따른 표시 장치(100)는, 각 게이트 쉬프트 레지스터의 입력부에 부스팅부를 추가함으로써 출력단의 로우 레벨 동작시 방전 동작의 지연 동작이 방지된다.
따라서, 본 발명의 실시예에 따르면, 게이트 구동 회로(140)의 게이트 쉬프트 레지스터들의 출력단으로부터 신호 전달 속도가 향상되는 효과가 있다.
전술한 바와 같이 본 발명에 의하면, 각 게이트 쉬프트 레지스터마다 입력단과 패스 트랜지스터 사이에 부스팅부를 구비함에 따라 Q 노드의 방전 시간이 지연되는 것을 방지하고, 그에 따라 출력단으로부터 신호 전달 속도가 향상될 수 있도록 하는, 게이트 구동 회로 및 이를 포함하는 표시 장치를 제공할 수 있다.
이상과 같이 본 발명에 대해서 예시한 도면을 참조로 하여 설명하였으나, 본 명세서에 개시된 실시 예와 도면에 의해 본 발명이 한정되는 것은 아니며, 본 발명의 기술사상의 범위 내에서 통상의 기술자에 의해 다양한 변형이 이루어질 수 있음은 자명하다. 아울러 앞서 본 발명의 실시 예를 설명하면서 본 발명의 구성에 따른 작용 효과를 명시적으로 기재하여 설명하지 않았을 지라도, 해당 구성에 의해 예측 가능한 효과 또한 인정되어야 함은 당연하다.
100 : 표시 장치 120 : 표시 패널
140 : 게이트 구동 회로 160 : 데이터 구동 회로
180 : 타이밍 컨트롤러 ST1~STk : 스테이지
310 : 입력부 315 : Q노드 제어부
317 : Q2노드 제어부 320 : 출력부
330 : 제1 부스팅부 330a : 제2 부스팅부
330b : 제3 부스팅부 330c : 제4 부스팅부
330d : 제5 부스팅부 330e : 제6 부스팅부
330f : 제7 부스팅부 330g : 제8 부스팅부
330h : 제9 부스팅부 330i : 제10 부스팅부
340 : QB노드 제어부 340a : 제2 QB노드 제어부
340b : 제3 QB노드 제어부 340c : 제4 QB노드 제어부
TA : 패스 트랜지스터 CQ, CQ2 : 커패시터
T1~T12 : TFT

Claims (17)

  1. 다수의 클럭 신호가 공급되는 라인들에 선택적으로 접속되어, 스캔 신호를 순차적으로 출력하는 다수의 스테이지를 포함하고,
    상기 다수의 스테이지 각각은
    스타트 신호(GVST) 라인 및 클럭 신호(GCLK) 라인과 각각 연결된 입력부(310);
    상기 입력부와 Q2 노드를 통해 연결된 Q노드 제어부(315);
    상기 Q노드 제어부와 Q 노드를 통해 연결된 출력부(320);
    상기 Q2 노드 및 상기 Q노드 제어부와 연결된 부스팅부(330); 및
    일측이 QB 노드를 통하여 상기 출력부와 연결되고, 다른 일측이 게이트 오프 신호(VGH) 라인을 통하여 상기 출력부와 연결된 QB노드 제어부(340);
    를 포함하고,
    상기 부스팅부는 제1 게이트 온 신호(VGL1)에 의해 동작되어, 상기 Q노드 제어부로 제2 게이트 온 신호(VGL2)를 인가하여 상기 Q노드 제어부를 부스팅하는 게이트 구동 회로.
  2. 제 1 항에 있어서,
    상기 입력부(310)는,
    게이트 전극이 클럭 신호(GCLK) 라인과 연결되고, 제1 전극이 스타트 신호(GVST) 라인과 연결되며, 제2 전극이 상기 Q2 노드에 연결된 제3 박막트랜지스터(T3);
    를 포함하는 게이트 구동 회로.
  3. 제 1 항에 있어서,
    상기 출력부(320)는,
    상기 Q 노드의 전압 레벨에 따라 출력 단자로 상기 스캔 신호를 출력하는 풀업 트랜지스터; 및
    상기 QB 노드의 전압 레벨에 따라 상기 출력 단자에 상기 게이트 오프 신호(VGH)를 공급하는 풀다운 트랜지스터;
    를 포함하는 게이트 구동 회로.
  4. 제 3 항에 있어서,
    상기 풀업 트랜지스터는 게이트 전극이 상기 Q 노드에 연결되고, 제1 전극이 상기 제1 게이트 온 신호(VGL1) 라인에 연결되며, 제2 전극이 상기 출력 단자에 연결된 제1 박막트랜지스터(T1)를 포함하고,
    상기 풀다운 트랜지스터는 게이트 전극이 상기 QB 노드에 연결되고, 제1 전극이 상기 출력 단자에 연결되며, 제2 전극이 상기 게이트 오프 신호(VGH) 라인에 연결된 제2 박막트랜지스터(T2)를 포함하는, 게이트 구동 회로.
  5. 제 4 항에 있어서,
    상기 제1 박막트랜지스터(T1)의 상기 게이트 전극이 연결된 상기 Q 노드와 상기 제1 박막트랜지스터(T1)의 상기 제2 전극이 연결된 상기 출력 단자 사이에는 제1 커패시터(CQ)가 연결된 게이트 구동 회로.
  6. 제 1 항에 있어서,
    상기 부스팅부는,
    상기 제1 게이트 온 신호(VGL1)가 게이트 전극에 인가되고, 상기 제2 게이트 온 신호(VGL2)가 제1 전극에 인가되며, 제2 전극이 상기 Q노드 제어부에 연결된 제7 박막트랜지스터(T7);
    를 포함하는 게이트 구동 회로.
  7. 제 6 항에 있어서,
    상기 Q노드 제어부(315)는,
    게이트 전극이 상기 제7 박막 트랜지스터의 상기 제2 전극과 연결되고, 제1 전극이 상기 Q2 노드와 연결되며, 제2 전극이 상기 Q 노드와 연결되는 패스 트랜지스터(TA);
    를 포함하는 게이트 구동 회로.
  8. 제 6 항에 있어서,
    상기 부스팅부는,
    상기 제7 박막트랜지스터의 상기 제2 전극에 상기 패스 트랜지스터(TA)의 게이트 전극이 연결됨과 더불어 제2 커패시터(CQ2)를 통해 상기 Q2 노드가 연결된 게이트 구동 회로.
  9. 제 7 항 또는 제 8 항에 있어서,
    상기 패스 트랜지스터(TA)는, N형 MOS 구조를 가지거나, P형 MOS 구조를 가지는, 게이트 구동 회로.
  10. 제 7 항 또는 제 8 항에 있어서,
    상기 패스 트랜지스터(TA)는, 옥사이드 박막트랜지스터(Oxide TFT)이거나, 저온 다결정(Low Temperature Poly Silicon) 박막트랜지스터(LTPS TFT)인, 게이트 구동 회로.
  11. 제 1 항에 있어서,
    상기 QB노드 제어부(340)는,
    게이트 전극이 상기 클럭 신호(GCLK) 라인과 제3 커패시터(C_ON)를 통해 연결되고, 제1 전극이 상기 클럭 신호(GCLK) 라인에 연결되며, 제2 전극이 상기 QB 노드에 연결된 제5 박막트랜지스터(T5);
    게이트 전극이 상기 스타트 신호(GVST) 라인에 연결되고, 제1 전극이 상기 제5 박막트랜지스터의 상기 게이트 전극에 연결되며, 제2 전극이 상기 출력부와 연결된 제4 박막트랜지스터(T4); 및
    게이트 전극이 상기 Q2 노드와 연결되고, 제1 전극이 상기 QB 노드와 연결되며, 제2 전극이 상기 게이트 오프 신호(VGH) 라인을 통하여 상기 출력부와 연결된 제6 박막트랜지스터(T6);
    를 포함하는 게이트 구동 회로.
  12. 제 1 항에 있어서,
    상기 Q2 노드에 제1 전극이 연결되고, 게이트 전극에 리셋 신호(RST) 라인이 연결되며, 제2 전극이 상기 게이트 오프 신호(VGH) 라인과 연결된 제12 박막트랜지스터(T12);
    를 더 포함하는 게이트 구동 회로.
  13. 제 12 항에 있어서,
    상기 QB노드 제어부는,
    게이트 전극이 상기 Q 노드와 연결되고, 제1 전극이 제1 클럭 신호(GCLK1) 라인과 연결되며, 제2 전극이 상기 Q 노드와 제1 커패시터(CQ)를 통하여 연결된 제7 박막트랜지스터(T7);
    제1 전극이 상기 제7 박막트랜지스터의 상기 제2 전극과 연결되고, 제2 전극이 상기 게이트 오프 신호(VGH) 라인과 연결되며, 게이트 전극이 QC 노드와 연결된 제8 박막트랜지스터(T8);
    제1 전극이 상기 제1 게이트 온 신호(VGL1) 라인과 연결되고, 제2 전극이 상기 QC 노드와 연결되며, 게이트 전극이 제2 클럭 신호(GCLK2) 라인과 연결된 제9 박막트랜지스터(T9);
    제1 전극이 상기 QC 노드와 연결되고, 게이트 전극이 제1 게이트 온 신호(VGL1) 라인과 연결되며, 제2 전극이 제11 박막트랜지스터(T11)와 연결된 제10 박막트랜지스터(T10);
    제1 전극이 상기 제10 박막트랜지스터의 상기 제2 전극과 연결되고, 제2 전극이 상기 제2 클럭 신호(GCLK2) 라인과 연결되며, 게이트 전극이 상기 Q2 노드와 연결된 상기 제11 박막트랜지스터(T11);
    제1 전극이 상기 제1 클럭 신호(GCLK1) 라인과 연결되고, 게이트 전극이 상기 QC 노드와 연결되며, 제2 전극이 제4 커패시터(CC)를 통하여 상기 QC 노드와 연결된 제4 박막트랜지스터(T4);
    제1 전극이 상기 제4 박막트랜지스터(T4)의 상기 제2 전극과 연결되고, 게이트 전극이 상기 제1 클럭 신호(GCLK1) 라인과 연결되며, 제2 전극이 상기 QB 노드와 연결된 제5 박막트랜지스터(T5); 및
    제1 전극이 상기 QB 노드와 연결되고, 게이트 전극이 상기 Q2 노드와 연결되며, 제2 전극이 상기 게이트 오프 신호(VGH) 라인을 통해 상기 출력부와 연결된 제6 박막트랜지스터(T6);
    를 포함하는 게이트 구동 회로.
  14. 제 1 항에 있어서,
    상기 QB노드 제어부는,
    게이트 전극이 상기 Q 노드와 연결되고, 제1 전극이 상기 게이트 온 신호(VGL) 라인과 연결되며, 제2 전극이 상기 QB 노드와 연결된 제4 박막트랜지스터(T4); 및
    게이트 전극이 상기 Q2 노드와 연결되고, 제1 전극이 상기 QB 노드와 연결되며, 제2 전극이 상기 게이트 오프 신호(VGH) 라인을 통하여 상기 출력부와 연결된 제5 박막트랜지스터(T5);
    를 포함하는 게이트 구동 회로.
  15. 제 1 항에 있어서,
    상기 Q2 노드에 제1 전극이 연결되고, 게이트 전극이 상기 제1 클럭 신호(GCLK1) 라인과 연결되며, 제2 전극이 제7 박막트랜지스터(T7)와 연결된 제6 박막트랜지스터(T6); 및
    제1 전극이 상기 제6 박막트랜지스터의 상기 제2 전극과 연결되고, 게이트 전극이 상기 QB 노드와 연결되며, 제2 전극이 상기 게이트 오프 신호(VGH) 라인과 연결된 제7 박막트랜지스터(T7);
    를 포함하는 게이트 구동 회로.
  16. 제 15 항에 있어서,
    상기 QB노드 제어부는,
    제1 전극이 상기 제1 게이트 온 신호(VGL1) 라인과 연결되고, 게이트 전극이 제2 클럭 신호(GCLK2) 라인과 연결되며, 제2 전극이 상기 QB 노드와 연결된 제4 박막트랜지스터(T4); 및
    제1 전극이 상기 QB 노드와 연결되고, 게이트 전극이 상기 Q2 노드와 연결되며, 제2 전극이 제2 클럭 신호(GCLK2) 라인과 연결된 제5 박막트랜지스터(T5);
    를 포함하는 게이트 구동 회로.
  17. 다수의 게이트 라인 및 데이터 라인을 구비하는 표시 패널(120);
    다수의 클럭 신호가 공급되는 라인들에 선택적으로 접속되어, 스캔 신호를 순차적으로 출력하는 다수의 스테이지를 포함하고, 상기 다수의 스테이지 각각은, 스타트 신호(GVST) 라인 및 클럭 신호(GCLK) 라인과 각각 연결된 입력부(310), 상기 입력부와 Q2 노드를 통해 연결된 Q노드 제어부(315), 상기 Q노드 제어부와 Q 노드를 통해 연결된 출력부(320), 상기 Q2 노드 및 상기 Q노드 제어부와 연결된 부스팅부(330), 및 일측이 QB 노드를 통하여 상기 출력부와 연결되고, 다른 일측이 게이트 오프 신호(VGH) 라인을 통하여 상기 출력부와 연결된 QB노드 제어부(340)를 포함하고, 상기 부스팅부는 제1 게이트 온 신호(VGL1)에 의해 동작되어, 상기 Q노드 제어부로 제2 게이트 온 신호(VGL2)를 인가하여 상기 Q노드 제어부를 부스팅하는 게이트 구동 회로(140);
    상기 표시 패널에 데이터 신호를 인가하는 데이터 구동 회로(160); 및
    상기 데이터 구동 회로 및 상기 게이트 구동 회로를 제어하는 타이밍 컨트롤러(180);
    를 포함하는 표시 장치.
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