KR20230103148A - 박막 트랜지스터 및 이를 포함한 표시패널 - Google Patents

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연득호
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Abstract

본 명세서의 일 실시예에 따른 표시패널은 기판, 기판 상에 있고, 소스 영역, 드레인 영역, 및 소스 영역과 드레인 영역 사이에 있는 심 영역을 포함하는 액티브 전극, 및 액티브 전극 상에 심 영역과 중첩하는 게이트 전극을 포함한다. 이 경우, 액티브 전극은 심 영역을 중심으로 대칭으로 배치된 복수의 홀을 포함한다. 따라서, 표시패널에 포함된 구동 소자는 높은 구동 전류를 발생시키고 열 방출 경로를 확보하여 신뢰성을 향상시킬 수 있다.

Description

박막 트랜지스터 및 이를 포함한 표시패널{THIN FILM TRANSISTOR AND DISPLAY PANEL HAVING THE SAME}
본 명세서는 박막 트랜지스터에 관한 것으로서, 보다 상세하게는 높은 구동 전류를 발생시킬 수 있는 박막 트랜지스터 및 이를 포함한 표시패널에 관한 것이다.
현재까지 널리 이용되고 있는 액정 표시장치(Liquid Crystal Display Device; LCD), 유기 발광 표시장치(Organic Light Emitting Display Device; OLED), 및 양자점 표시장치(Quantum Dot Display Device; QD)는 그 적용 범위가 점차 확대되고 있다.
상술한 표시장치들은 이미지를 구현하기 위하여 복수의 발광 소자를 표시장치의 기판 상에 배치하고, 각각의 발광 소자를 개별적으로 발광하도록 컨트롤하기 위해 구동 신호 또는 구동 전류를 공급하는 구동 소자를 발광 소자와 함께 기판 상에 배치하여, 기판 상에 배치된 복수의 발광 소자를 표시하고자 하는 정보의 배열대로 해석하여 기판 상에 표시하도록 한다.
액정 표시장치는 자체 발광 방식이 아니므로 액정 표시장치의 후면에 빛을 발광하도록 배치된 백라이트 유닛이 필요하다. 백라이트 유닛은 액정 표시장치의 두께를 증가시키고, 플렉서블하거나 원형 등과 같은 다양한 형태의 디자인으로 표시장치를 구현하는데 제한이 있으며, 휘도 및 응답 속도가 저하될 수 있다.
한편, 자체 발광 소자가 있는 표시장치는 광원을 내장하는 표시장치보다 얇게 구현될 수 있으므로, 플렉서블하고 접을 수 있는 표시장치를 구현할 수 있다. 자체 발광 소자가 있는 표시장치는 발광층으로 유기물을 포함하는 유기 발광 표시장치와 무기물을 포함하는 무기 발광 표시장치 등이 있을 수 있는데, 유기 발광 표시장치 또는 무기 발광 표시장치와 같은 자체 발광 표시장치는 별도의 광원이 필요 없기 때문에 더욱 얇거나 다양한 형태의 표시장치로 활용될 수 있다.
그러나, 유기물을 사용하는 유기 발광 표시장치는 수분과 산소의 침투에 의한 유기 발광층과 전극 간의 산화현상 등 불량 화소가 발생되기 쉬우므로 산소와 수분의 침투를 최소화하기 위한 다양한 기술적 구성이 추가적으로 요구된다.
상술한 문제점을 해결하기 위해 근래에는 무기물을 사용하는 발광 소자를 사용하는 표시장치에 대한 연구 및 개발이 진행되고 있으며, 이러한 발광 표시장치는 고화질과 고신뢰성을 갖기 때문에 차세대 표시장치로서 각광받고 있다.
이에 본 명세서의 발명자들은 무기물을 이용한 발광 소자를 포함하는 표시장치에 적합한 구동 소자 및 이를 이용한 표시패널을 발명하였다.
본 명세서의 실시예에 따른 해결 과제는 높은 구동 전류를 발생시키면서 안정적인 전류 생성 및 소자 신뢰성을 향상시킨 구동 소자를 제공하는 것이다.
본 명세서의 과제들은 이상에서 언급한 과제들로 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
본 명세서의 일 실시예에 따른 표시패널에 있어서, 표시패널은 기판, 기판 상에 있고, 소스 영역, 드레인 영역, 및 소스 영역과 드레인 영역 사이에 있는 심 영역을 포함하는 액티브 전극, 및 액티브 전극 상에 심 영역과 중첩하는 게이트 전극을 포함한다. 이 경우, 액티브 전극은 심 영역을 중심으로 대칭으로 배치된 복수의 홀을 포함한다. 따라서, 표시패널에 포함된 구동 소자는 높은 구동 전류를 발생시키고 열 방출 경로를 확보하여 신뢰성을 향상시킬 수 있다.
본 명세서의 일 실시예에 따른 박막 트랜지스터에 있어서, 박막 트랜지스터는 소스 영역, 드레인 영역, 채널 영역, 비채널 영역을 포함하는 액티브 전극, 액티브 전극의 상부에 있고 채널 영역 및 비채널 영역과 중첩하는 게이트 전극, 소스 영역과 전기적으로 연결된 소스 전극, 및 드레인 영역과 전기적으로 연결된 드레인 전극을 포함한다. 이 경우, 채널 영역 및 비채널 영역은 서로 교대로 배치된다. 따라서, 박막 트랜지스터는 높은 구동 전류를 발생시키고 열 방출 경로를 확보하여 신뢰성을 향상시킬 수 있다.
기타 실시예의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
본 명세서의 실시예들에 따르면, 박막 트랜지스터의 액티브 전극은 길이보다 폭을 길게 하고 액티브 전극을 복수개로 분할함으로써, 높은 구동 전류를 발광 소자에 제공하여 휘도를 향상시키고, 박막 트랜지스터에 열이 집중되지 않도록 열 방출 경로들을 확보할 수 있다.
그리고, 본 명세서의 실시예들에 따르면, 박막 트랜지스터는 액티브 전극 하부에 액티브 전극의 길이보다 긴 하단 전극을 포함하고 하단 전극에는 정전압을 인가시킴으로써, 박막 트랜지스터의 문턱 전압에 미치는 영향을 감소시키고 안정적인 전류를 출력할 수 있다.
그리고, 본 명세서의 실시예들에 따르면, 박막 트랜지스터는 복수의 채널 영역을 포함하되 복수의 채널 영역들을 연결하는 심 영역을 포함함으로써, 구동 전류의 손실을 줄일 수 있다.
이상에서 해결하고자 하는 과제, 과제 해결 수단, 효과에 기재한 명세서의 내용이 청구항의 필수적인 특징을 특정하는 것은 아니므로, 청구항의 권리범위는 명세서의 내용에 기재된 사항에 의하여 제한되지 않는다.
도 1은 본 명세서의 일 실시예에 따른 표시패널을 나타낸 평면도이다.
도 2는 본 명세서의 일 실시예에 따른 화소 및 신호 배선의 배치를 나타낸 회로도이다.
도 3은 본 명세서의 일 실시예에 따른 서브화소의 평면도이다.
도 4는 본 명세서의 일 실시예에 따른 박막 트랜지스터의 평면도이다.
도 5a는 도 4의 Va-Va'에 대한 단면도이다.
도 5b는 도 4의 Vb-Vb'에 대한 단면도이다.
도 6은 본 명세서의 일 실시예에 따른 박막 트랜지스터의 일부분을 도시한 평면도이다.
도 7은 본 명세서의 다른 실시예에 따른 박막 트랜지스터의 일부분을 도시한 평면도이다.
도 8은 본 명세서의 또 다른 실시예에 따른 박막 트랜지스터의 일부분을 도시한 평면도이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다.
본 발명의 실시예를 설명하기 위한 도면에 개시된 형상, 크기, 비율, 각도, 개수 등은 예시적인 것이므로 본 발명이 도시된 사항에 한정되는 것은 아니다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성요소를 지칭한다. 또한, 본 발명을 설명함에 있어서, 관련된 공지 기술에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우 그 상세한 설명은 생략한다. 본 명세서 상에서 언급된 '포함한다', '갖는다', '이루어진다' 등이 사용되는 경우 '~만'이 사용되지 않는 이상 다른 부분이 추가될 수 있다. 구성요소를 단수로 표현한 경우에 특별히 명시적인 기재 사항이 없는 한 복수를 포함하는 경우를 포함한다.
구성요소를 해석함에 있어서, 별도의 명시적 기재가 없더라도 오차 범위를 포함하는 것으로 해석한다.
위치 관계에 대한 설명일 경우, 예를 들어, '~상에', '~상부에', '~하부에', '~옆에' 등으로 두 부분의 위치 관계가 설명되는 경우, '바로', '직접', '인접한'이 사용되지 않는 이상 두 부분 사이에 하나 이상의 다른 부분이 위치할 수도 있다.
시간 관계에 대한 설명일 경우, 예를 들어, '~후에', '~에 이어서', '~다음에', '~전에' 등으로 시간적 선후 관계가 설명되는 경우, '바로' 또는 '직접'이 사용되지 않는 이상 연속적이지 않은 경우도 포함할 수 있다.
본 명세서의 여러 실시예들의 각각 특징들이 부분적으로 또는 전체적으로 서로 결합 또는 조합 가능하고, 기술적으로 다양한 연동 및 구동이 가능하며, 각 실시예들이 서로에 대하여 독립적으로 실시 가능할 수도 있고 연관 관계로 함께 실시할 수도 있다.
이하에서는 본 발명의 일 실시예에 따른 박막 트랜지스터 및 이를 포함한 표시패널에 대해 설명한다.
도 1은 본 명세서의 일 실시예에 따른 표시패널을 나타낸 평면도이다. 도 2는 본 명세서의 일 실시예에 따른 화소 및 신호 배선의 배치를 나타낸 회로도이다. 그리고, 도 3은 본 명세서의 일 실시예에 따른 서브화소의 평면도이다.
본 명세서의 일 실시예에 따른 표시패널(100)은 복수의 화소들(P)이 배치된 표시 영역(AA)과 비표시 영역(NA)으로 구분된 기판(110)을 포함한다. 복수의 화소들(P)은 일정한 갯수로 나누어 단위화소(UP)로 구분할 수 있다. 단위화소(UP)는 일정한 갯수의 화소들(P)을 포함하는 하나의 단위이다. 단위화소(UP)의 개념은 화면 보상이나 물리적인 구조에 있어서 서로 다르게 적용할 수 있는 하나의 단위로, 단위화소(UP)에 포함된 화소들(P)의 개수는 경우에 따라 다르게 적용할 수 있다.
도 2를 참조하면, 화소(P)는 복수의 서브화소들을 포함할 수 있으며 통상적으로 적색(red), 청색(blue), 및 녹색(green)을 발광하는 서브화소들(SP1, SP2, SP3)을 포함할 수 있으나 이에 한정되지 않고, 백색(white) 등을 발광하는 서브화소를 더 포함할 수 있다. 또한, 화소(P)는 서브화소들(SP1, SP2, SP3)과 동일한 복수의 리던던시 서브화소들(RSP1, RSP2, RSP3)을 포함할 수 있다. 적색 서브화소(SP1)와 Y축 방향으로 나란하게 적색 리던던시 서브화소(RSP1)가 배치되고, 청색 서브화소(SP2)와 Y축 방향으로 나란하게 청색 리던던시 서브화소(RSP2)가 배치되고, 녹색 서브화소(SP3)와 Y축 방향으로 나란하게 녹색 리던던시 서브화소(RSP3)가 배치될 수 있다. 서브화소들(SP1, SP2, SP3)은 메인 서브화소라고 일컫을 수 있다. Y축 방향으로 나란히 놓인 메인 서브화소(SP1, SP2, SP3)와 리던던시 서브화소(RSP1, RSP2, RSP3) 각각은 발광 소자를 포함하고, 각 발광 소자를 발광시키기 위한 구동 전류를 공급하는 화소 회로를 포함할 수 있다.
화소(P)는 Y축 방향으로 배치된 복수의 전원 배선(PL) 및 데이터 배선(DL)과 X축 방향으로 배치된 복수의 게이트 배선(GL)을 포함한다.
복수의 전원 배선(PL)은 서브화소(SP1, SP2, SP3)별로 배치되고, Y축 방향으로 나란히 배치된 메인 서브화소(SP1, SP2, SP3)와 리던던시 서브화소(RSP1, RSP2, RSP3)에 공통으로 연결된다. 화소 회로에 따라 다르지만 예를 들어 전원 배선(PL)은 고전위 전압을 제공하는 고전위 전원 배선, 저전위 전압을 제공하는 저전위 전원 배선, 초기화 전압을 제공하는 초기화 배선, 및 기준 전압을 제공하는 기준 배선 등을 포함할 수 있다.
복수의 데이터 배선(DL)은 서브화소(SP1, SP2, SP3)별로 배치되고, Y축 방향으로 나란히 배치된 메인 서브화소(SP1, SP2, SP3)와 리던던시 서브화소(RSP1, RSP2, RSP3)에 공통으로 연결된다. 복수의 데이터 배선(DL)은 데이터 전압을 화소 회로에 제공한다.
복수의 게이트 배선(GL)은 서브화소(SP1, SP2, SP3)별로 배치되고, X축 방향으로 나란히 배치된 메인 서브화소(SP1, SP2, SP3) 또는 리던던시 서브화소(RSP1, RSP2, RSP3)에 공통으로 연결된다. 화소 회로에 따라 다르지만 예를 들어 게이트 배선(GL)은 스캔 신호를 제공하는 적어도 하나의 스캔 배선, 에미션 신호를 제공하는 적어도 하나의 에미션 배선 등을 포함할 수 있다.
도 3에 도시된 서브화소(SP)는 메인 서브화소(SP1, SP2, SP3) 또는 리던던시 서브화소(RSP1, RSP2, RSP3) 중 어느 하나일 수 있다. 서브화소(SP)는 발광 소자(EL)가 배치되는 발광 소자 영역(ELA)과 화소 회로가 배치되는 화소 회로 영역(PCA)을 포함한다.
발광 소자(EL)로 LED(light emitting diode) 소자가 사용될 수 있으나, 이에 한정되는 것은 아니다. 다만, 이하에서 설명될 구동 소자는 LED가 발광 소자(EL)로 사용된 표시패널(100)에서 더 적합할 수 있다.
LED 소자는 반도체에 전류를 흘려주면 빛을 내는 성질을 이용한 반도체 발광 소자로 조명, TV, 사이니지(signinage) 표시장치, 및 타일링(tiling) 표시장치 등 각종 표시장치 등에 널리 활용되고 있다. LED 소자는 n형 전극과 p형 전극, 그리고 그 사이에 있는 활성층으로 구성된다. n형 전극 및 p형 전극은 각각 반도체로 형성된다. n형 전극과 p형 전극에 전류를 흘려주면 n형 전극으로부터의 전자와, p형 전극으로부터의 정공이 활성층에서 결합하여 빛을 낸다.
LED 소자는 GaN와 같은 화합물 반도체로 구성되어 무기 재료 특성상 고 전류를 주입할 수 있어 고휘도를 구현할 수 있고, 열, 수분, 산소 등 환경 영향성이 낮아 고신뢰성을 갖는다.
또한, LED 소자는 내부 양자 효율이 90% 수준으로 유기 발광 표시장치보다 높으므로 고휘도의 영상을 표시할 수 있으며, 소모 전력이 낮은 표시장치를 구현할 수 있는 장점이 있다.
또한, 유기 발광 표시장치와는 달리 무기물을 사용하기에 산소와 수분의 영향이 미미한 수준으로 산소와 수분의 침투를 최소화하기 위한 별도의 봉지막 또는 봉지기판이 필요 없다. 따라서, 봉지막 또는 봉지기판을 배치함으로써 발생할 수 있는 마진 영역인 표시패널(100)의 기판(110) 상의 비표시 영역(NA)을 줄일 수 있는 장점이 있다.
그러나, LED 소자와 같은 발광 소자(EL)는 액정 표시장치나 유기 발광 표시장치 대비 상대적으로 높은 구동 전류를 필요로 한다. 화소 회로는 발광 소자(EL)에 일정한 전류를 제공하기 위한 구동 소자를 포함한다. 그리고, 발광 소자(EL)는 발광 소자(EL)에 연결된 화소 회로로부터 구동 전류를 제공받음으로써 발광한다.
도 3을 참조하면, 화소 회로 영역(PCA)에는 화소 회로가 배치되는데, 이 중 발광 소자(EL)에 구동 전류를 제공하는 구동 소자만을 간략하게 도시한다. 구동 소자는 구동 트랜지스터 또는 구동 박막 트랜지스터 또는 간략히 박막 트랜지스터라고 일컫을 수 있다. 이하에서는 박막 트랜지스터(DT) 용어를 사용하여 설명한다.
박막 트랜지스터(DT)는 화소 회로 영역(PCA)에서 발광 소자(EL)와 나란히 배치될 수 있다. 박막 트랜지스터(DT)는 액티브 전극(AE), 게이트 전극(GE), 소스 전극, 드레인 전극, 및 하부 전극을 포함할 수 있다. 소스 전극은 액티브 전극(AE)의 소스 영역에서 소스 컨택홀(SCH)을 통해 액티브 전극(AE)과 연결되고, 드레인 전극은 액티브 전극(AE)의 드레인 영역에서 드레인 컨택홀(DCH)을 통해 액티브 전극(AE)과 연결된다. 이 경우, 소스 전극은 전원 배선(PL)일 수 있고, 예를 들어, 전원 배선(PL)은 고전위 전원 배선일 수 있다. 드레인 전극은 발광 소자(EL)의 애노드 전극에 연결될 수 있다.
발광 소자(EL)는 높은 구동 전류를 필요로 하므로, 높은 구동 전류를 발생시키기 위해서 박막 트랜지스터(DT)의 액티브 전극(AE)의 형태를 변형하여 설계할 수 있는데, 일반적으로 액티브 전극(AE)의 길이보다 폭을 크게 형성함으로써 구동 전류를 증가시킬 수 있다.
이 경우, 액티브 전극(AE)의 길이는 캐리어가 이동하는 방향으로의 길이로, 캐리어는 액티브 전극(AE)의 소스 영역으로부터 드레인 영역으로 이동한다. 그리고, 액티브 전극(AE)의 폭은 캐리어가 이동하는 길의 넓이를 의미한다. 구체적으로, 액티브 전극(AE)의 길이 및 폭은 캐리어가 이동하는 길인 채널 영역의 길이 및 폭을 의미할 수 있다. 도 3에서 액티브 전극(AE)의 길이는 X축 방향의 길이를 의미하고, 액티브 전극(AE)의 폭은 Y축 방향의 길이를 의미한다.
하지만, 액티브 전극(AE)의 폭을 크게 형성하는 경우 박막 트랜지스터(DT)가 구동 영역에서 안정적으로 출력 신호를 발생하기 어렵고, 열 발생으로 인해 박막 트랜지스터(DT)의 신뢰성이 감소하는 문제가 발생한다.
이와 같은 문제점을 해결하기 위해, 본 명세서의 일 실시예에 따른 표시패널(100)에서 박막 트랜지스터(DT)에 포함된 액티브 전극(AE)의 폭을 길이보다 길게 하고, 액티브 전극(AE)을 복수개로 분할함으로써, 높은 구동 전류를 발생시키고 휘도를 향상시킬 수 있다. 또한, 박막 트랜지스터(DT)에 열이 집중되지 않도록 열 방출 경로들을 확보할 수 있다.
액티브 전극(AE)을 복수개로 분할하기 위해 액티브 전극(AE)은 복수의 액티브 홀(AH)을 포함할 수 있다. 구체적으로, 액티브 전극(AE)을 복수개로 분할한다는 의미는 채널이 복수개 형성됨을 의미한다. 이하에서는 액티브 전극(AE)의 구조에 대해 구체적으로 설명한다.
도 4는 본 명세서의 일 실시예에 따른 박막 트랜지스터(DT)의 평면도이다. 도 5a는 도 4의 Va-Va'에 대한 단면도이고, 도 5b는 도 4의 Vb-Vb'에 대한 단면도이다.
도 4 및 도 5a를 참조하면, 기판(110) 상에 하부 전극(BE)이 배치된다. 기판(110)은 박막 트랜지스터들이 형성된 어레이 기판으로서, 플라스틱 재질 또는 유리 재질을 포함한다.
일 예에 따른 기판(110)은 불투명 또는 유색 폴리이미드(polyimide) 재질을 포함할 수 있다. 이 경우, 표시패널(100)을 평면 상태로 유지시키기 위해 기판(110)의 후면에 결합된 백 플레이트를 더 포함할 수도 있다. 백 플레이트는 플라스틱 재질, 예를 들어, 폴리에틸렌 테레프탈레이트(polyethylene terephthalate) 재질을 포함할 수 있다.
일 예에 따른 기판(110)은 유리 기판일 수 있다. 예를 들어, 유리 재질의 기판은 100㎛ 이하의 두께를 갖는 박형 유리 기판으로 플렉서블한 특성을 가질 수 있다. 또한, 기판(110)은 두 장 이상의 기판의 합착 또는 두 층 이상의 층으로 구분될 수 있다.
하부 전극(BE)은 하부 전극(BE) 상에 배치된 액티브 전극(AE) 및 게이트 전극(GE)과 중첩된다. 박막 트랜지스터(도 3의 DT)는 구동시 액티브 전극(AE)에 채널 영역이 형성된다. 액티브 전극(AE)의 하부에 하부 전극(BE)이 없는 경우, 채널 영역의 하부 영역은 플로팅되어 전위가 바뀌면서 채널의 문턱 전압에 영향을 주어 구동 소자가 안정적으로 전류를 출력하지 못하는 문제가 있다. 따라서, 액티브 전극(AE)의 하부에 하부 전극(BE)을 배치시킴으로써, 하부 전극(BE)에 정전압을 인가함으로써 채널 영역의 하부가 플로팅되지 않고 일정한 전위로 유지하게 한다. 또한, 하부 전극(BE)은 박막 트랜지스터(도 3의 DT)의 소자가 열화되는 것을 방지할 수 있다.
하부 전극(BE)은 실리콘(Si) 등의 반도체 또는 도전성의 금속, 예를 들어, 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni), 네오디뮴(Nd), 및 구리(Cu) 중 어느 하나이거나 둘 이상의 합금, 또는 이들의 다중층일 수 있다.
하부 전극(BE) 상에 제1 절연층(111)이 배치된다. 제1 절연층(111)은 기판(110) 전면에 배치되어 하부 전극(BE)과 액티브 전극(AE)을 절연시킬 수 있다. 제1 절연층(111)은 무기 절연 물질로 이루어진 단일층 또는 복수의 층으로 구성될 수 있으며, 실리콘 산화물(SiOx), 실리콘 질화물(SiNx) 등으로 이루어질 수 있다.
제1 절연층(111) 상에 액티브 전극(AE)이 배치된다. 액티브 전극(AE)은 비정질 실리콘(amorphous silicon), 다결정 실리콘(polycrystalline silicon), 산화물(oxide), 및 유기물(organic material) 중 어느 하나로 이루어진 반도체 물질로 구성될 수 있지만, 이에 한정되지는 않는다.
액티브 전극(AE)은 소스 영역(AES), 심 영역(AEM), 드레인 영역(AED)를 포함한다. 소스 영역(AES) 및 드레인 영역(AED)은 도핑을 통해 도체화된 영역으로 각각 소스 전극 및 드레인 전극과 연결된다. 도핑은 n형 또는 p형의 불순물을 액티브 전극(AE)에 주입함으로써 이루어질 수 있다. 예를 들어, n형 불순물은 게르마늄(Ge), 주석(Sn) 등일 수 있고, p형 불순물은 마그네슘(Mg), 아연(Zn), 베릴륨(Be) 등일 수 있으나, 이에 제한되지 않는다.
액티브 전극(AE)의 폭(Y축 방향의 길이)은 길이(X축 방향의 길이) 보다 크다. 그리고, 심 영역(AEM)은 액티브 전극(AE)의 폭 방향(Y축 방향)으로 소정의 길이를 가지고 길게 형성된 영역이다. 액티브 전극(AE)은 심 영역(AEM)을 중심으로 X축 방향으로 좌측과 우측에 복수의 액티브 홀(AH)을 포함한다. 액티브 홀(AH)은 심 영역(AEM)을 중심으로 대칭으로 배치된다. 액티브 홀(AH)은 X축 방향으로 두 개, Y축 방향으로 적어도 두 개 이상 배치될 수 있다. 그리고, 액티브 홀(AH)의 모양은 직사각형일 수 있으나, 이에 제한되지 않는다.
액티브 전극(AE) 상에는 제2 절연층(112)이 배치된다. 제2 절연층(112)은 기판(110) 전면에 배치되어 액티브 전극(AE)과 게이트 전극(GE)을 절연시킬 수 있다. 제2 절연층(112)은 무기 절연 물질로 이루어진 단일층 또는 복수의 층으로 구성될 수 있으며, 실리콘 산화물(SiOx), 실리콘 질화물(SiNx) 등으로 이루어질 수 있다.
제2 절연층(112) 상에는 게이트 전극(GE)이 배치된다. 게이트 전극(GE)은 액티브 전극(AE) 및 하부 전극(BE)과 중첩된다. 게이트 전극(GE)은 도전성 물질, 예를 들어, 구리(Cu), 알루미늄(Al), 몰리브덴(Mo), 니켈(Ni), 티타늄(Ti), 크롬(Cr) 또는 이에 대한 합금으로 구성될 수 있으나, 이에 제한되지 않는다.
구체적으로, 게이트 전극(GE)은 액티브 전극(AE)의 심 영역(AEM) 전체, 액티브 홀(AH)의 일부, 및 하부 전극(BE)의 일부와 중첩한다. 액티브 전극(AE) 중 게이트 전극(GE)과 중첩하는 영역에는 박막 트랜지스터(도 3의 DT)의 구동시 채널이 형성될 수 있다. 채널은 심 영역(AEM) 중 일부에서 형성되며, 이에 대한 설명은 도 6에서 자세히 하기로 한다.
게이트 전극(GE) 상에는 제3 절연층(113)이 배치된다. 제3 절연층(113)은 기판(110) 전면에 배치되어 제3 절연층(113) 하부의 구성을 보호하기 위한 절연층으로, 실리콘 산화물(SiOx) 또는 실리콘 질화물(SiNx)의 단일층 또는 복층으로 구성될 수 있으나, 이에 제한되지 않는다.
도 5a를 참조하면, 도 5a는 액티브 전극(AE)에서 Y축 방향에서 액티브 홀(AH)이 배치되지 않는 영역을 X축 방향으로 가로지른 단면도이다. 앞서 설명한 바와 같이, 액티브 전극(AE) 중 게이트 전극(GE)과 중첩되는 영역에는 채널 형성될 수 있다. 그리고 채널의 하부 영역이 플로팅되지 않도록 하기 위해 하부 전극(BE)은 채널 영역(C)과 완전히 중첩할 수 있다. 따라서, 하부 전극(BE)은 게이트 전극(GE)과 중첩되고 게이트 전극(GE)의 길이보다 길게 배치한다.
본 명세서의 일 실시예에 따른 박막 트랜지스터(도 3의 DT)는 액티브 전극(AE)의 하부에서 채널 영역(C)과 중첩되도록 배치된 하부 전극(BE)을 포함함으로써 박막 트랜지스터(도 3의 DT)의 구동시 채널이 균일하게 형성되어 박막 트랜지스터(도 3의 DT)의 구동 전류를 안정적으로 출력할 수 있다.
도 5b를 참조하면, 도 5b는 액티브 전극(AE)에서 X축 방향에서 액티브 홀(AH)이 배치된 영역을 X축 방향으로 가로지른 단면도이다. 앞서 설명한 바와 같이, 심 영역(AEM)을 중심으로 X축 방향으로 좌측 및 우측에 각각 한 개씩의 액티브 홀(AH)이 배치된다. X축 방향에서, 게이트 전극(GE)의 길이는 심 영역(AEM)의 길이보다 길고, 게이트 전극(GE)의 엣지는 액티브 홀(AH)과 중첩한다.
X축 방향에서, 하부 전극(BE)의 길이는 게이트 전극(GE)의 길이보다 길고, 하부 전극(BE)의 엣지는 액티브 홀(AH)과 중첩한다. 다시 설명하면, 하부 전극(BE)의 엣지는 게이트 전극(GE)의 엣지 바깥에 있고, 액티브 홀(AH) 안쪽에 배치함으로써, 채널 영역(C) 주변의 안정적인 전위 환경을 만들 수 있다.
그리고, 하부 전극(BE)은 액티브 전극(AE)의 소스 영역(AES) 및 드레인 영역(AED)과는 중첩하지 않는다. 예를 들어, 하부 전극(BE)이 액티브 전극(AE)의 소스 영역(AES) 및 드레인 영역(AED)과 중첩하는 경우, 하부 전극(BE)과 액티브 전극(AE) 사이에 기생 커패시터가 발생할 수 있으므로 이를 방지하기 위해 하부 전극(BE)의 엣지는 X축 방향으로 배치된 두 개의 액티브 홀(AH) 내에 배치시킨다.
본 명세서의 일 실시예에 따른 박막 트랜지스터(DT)에서 액티브 전극(AE)은 복수의 액티브 홀(AH)을 포함하고, 하부 전극(BE)의 엣지가 게이트 전극(GE)의 엣지 밖에 있고 액티브 홀(AH) 안쪽에 배치시킴으로써 박막 트랜지스터(도 3의 DT)의 구동시 채널 주변 영역의 안정적인 전위 환경을 확보하고 기생 커패시터의 형성을 방지할 수 있다.
도 6은 본 명세서의 일 실시예에 따른 박막 트랜지스터의 일부분을 도시한 평면도이다. 설명의 편의를 위해 도 6에는 게이트 전극(GE)과 액티브 전극(AE)만을 도시한다.
액티브 전극(AE)은 복수의 액티브 홀(AH)을 포함한다. 복수의 액티브 홀(AH)은 심 영역(AEM)을 기준으로 좌측에서 Y축 방향으로 나란히 배치된 제1 액티브 홀(AH1) 및 심 영역(AEM)을 기준으로 우측에서 Y축 방향으로 나란히 배치된 제2 액티브 홀(AH2)을 포함한다. 도면에서는 제1 액티브 홀(AH1) 및 제2 액티브 홀(AH2) 각각 세 개의 액티브 홀을 포함하는 것으로 도시하였으나, Y축 방향에 배치되는 액티브 홀의 개수는 이에 한정되지 않는다. 그리고, 제1 액티브 홀(AH1)과 제2 액티브 홀(AH2)은 서로 모양이 동일하고 X축 방향으로 일정 간격 이격되어 나란히 배치된다. 예를 들어, 제1 액티브 홀(AH1) 및 제2 액티브 홀(AH2)의 모양은 직사각형일 수 있으나, 이에 한정되지는 않는다.
박막 트랜지스터(도 3의 DT)의 구동시 액티브 전극(AE)에는 채널이 형성되는데, 캐리어가 X축 방향으로 이동하는 동선 상에 액티브 홀(AH)이 배치되지 않는 영역에 채널이 형성된다. 채널은 액티브 전극(AE)에서 게이트 전극(GE)과 중첩하는 영역에 형성되고, 액티브 전극(AE)은 제1 채널 영역(C1), 제2 채널 영역(C2), 제3 채널 영역(C3), 및 제4 채널 영역(C4)을 포함한다. 채널 영역(C)의 개수는 Y축 방향으로 배치된 액티브 홀(AH)의 개수에 따라 변경될 수 있다.
Y축 방향으로 배치된 제1 액티브 홀들(AH1) 간의 이격 간격은 제1 거리(DY1)로 동일하고, 제2 액티브 홀들(AH2) 간의 이격 간격은 제2 거리(DY2)로 동일하며, 제1 거리(DY1)와 제2 거리(DY2)는 서로 동일하다. 따라서, 제1 채널 영역(C1), 제2 채널 영역(C2), 제3 채널 영역(C3), 및 제4 채널 영역(C4) 각각의 폭은 서로 동일하고, 각 채널들은 동일한 양의 캐리어가 이동할 수 있는 통로가 된다.
한편, 제1 액티브 홀(AH1)과 제2 액티브 홀(AH2) 사이의 액티브 전극(AE)에는 채널이 형성되지 않는다. 액티브 전극(AE)은 채널 영역(C)들 사이에 채널이 형성되지 않는 비채널 영역들(NC)을 포함한다. 비채널 영역들(NC)은 제1 채널 영역(C1)과 제2 채널 영역(C2) 사이, 제2 채널 영역(C2)과 제3 채널 영역(C3) 사이, 제3 채널 영역(C3)과 제4 채널 영역(C4) 사이에 배치된다. 즉, 채널 영역(C)과 비채널 영역(NC)은 교대로 배치되고, 채널 영역(C)의 수는 비채널 영역(NC)의 수보다 많게 배치함으로써, 캐리어가 이동하는 경로를 확보할 수 있다.
도 4 및 도 6을 참조하면, 심 영역(AEM)은 복수의 채널 영역(C) 및 복수의 비채널 영역(NC)을 포함한다. 액티브 전극(AE)은 심 영역(AEM)을 포함함으로써 비채널 영역(NC)을 확보하고, 박막 트랜지스터(도 3의 DT)의 구동 전류가 손실되는 것을 방지하고 열이 방출될 수 있는 경로를 확보할 수 있다. 또한, 비채널 영역(NC)은 채널 영역(C) 간의 단차를 줄이고, 박막 트랜지스터(도 3의 DT)가 안정적으로 구동 전류를 출력할 수 있게 한다.
본 명세서의 일 실시예에 따른 박막 트랜지스터(도 3의 DT)는 모양 및 서로 이격된 간격이 동일한 제1 액티브 홀(AH1)과 제2 액티브 홀(AH2)을 포함하는 액티브 전극(AE)을 포함함으로써, 균일한 채널 영역(C)을 형성하고 구동 전류의 손실 및 열 방출 경로를 확보할 수 있다.
도 7은 본 명세서의 다른 실시예에 따른 박막 트랜지스터의 일부분을 도시한 평면도이다. 설명의 편의를 위해 도 7에는 게이트 전극(GE)과 액티브 전극(AE')만을 도시한다. 도 7은 도 6의 일 실시예에서 액티브 홀 및 채널 영역의 모양에 대한 차이만 있으므로 중복되는 설명은 생략한다.
액티브 전극(AE')은 제1 액티브 홀(AH1) 및 제2 액티브 홀(AH2')을 포함한다. 제1 액티브 홀(AH1)과 제2 액티브 홀(AH2')은 X축 방향으로 일정 간격 이격되어 나란히 배치된다. 예를 들어, 제1 액티브 홀(AH1)과 제2 액티브 홀(AH2')의 모양은 직사각형일 수 있으나, 그 높이가 서로 다를 수 있다. 구체적으로, 드레인 영역(AED) 쪽에 배치된 제2 액티브 홀(AH2')의 높이가 소스 영역(AES) 쪽에 배치된 제1 액티브 홀(AH1)의 높이보다 작을 수 있다.
이 경우, Y축 방향으로 배치된 제1 액티브 홀들(AH1) 간의 이격 간격은 제1 거리(DY1)로 동일하고, 제2 액티브 홀들(AH2') 간의 이격 간격은 제2 거리(DY2')로 동일하며, 제1 거리(DY1)와 제2 거리(DY2')는 서로 다르다. 구체적으로, 제2 거리(DY2')는 제1 거리(DY1) 보다 크다.
한편, 액티브 전극(AE')은 제1 채널 영역(C1'), 제2 채널 영역(C2'), 제3 채널 영역(C3'), 및 제4 채널 영역(C4')을 포함한다. 제1 채널 영역(C1'), 제2 채널 영역(C2'), 제3 채널 영역(C3'), 및 제4 채널 영역(C4') 각각의 폭은 소스 영역(AES)에서 드레인 영역(AED)으로 갈수록 넓어진다. 따라서, 채널의 폭이 동일했을 때 드레인 영역(AED)에 전류가 집중되는 현상을 완화하여 박막 트랜지스터(도 3의 DT)의 신뢰성을 향상시킬 수 있다.
액티브 전극(AE')은 채널 영역(C')들 사이에 채널이 형성되지 않는 비채널 영역들(NC')을 포함한다. 비채널 영역들(NC')은 제1 채널 영역(C1')과 제2 채널 영역(C2') 사이, 제2 채널 영역(C2')과 제3 채널 영역(C3') 사이, 제3 채널 영역(C3')과 제4 채널 영역(C4') 사이에 배치된다.
도 4 및 도 7을 참조하면, 심 영역(AEM)은 복수의 채널 영역(C') 및 복수의 비채널 영역(NC')을 포함한다. 본 명세서의 다른 실시예에 따른 박막 트랜지스터(도 3의 DT)에서 심 영역(AEM)은 변함이 없다. 다만, 심 영역(AEM) 내에서 채널 영역(C')과 비채널 영역(NC')의 크기 변화가 있을 뿐이다. 액티브 전극(AE')은 심 영역(AEM)을 포함함으로써 비채널 영역(NC')을 확보하고, 박막 트랜지스터(도 3의 DT)의 구동 전류가 손실되는 것을 방지하고 열이 방출될 수 있는 경로를 확보할 수 있다. 또한, 비채널 영역(NC')은 채널 영역(C') 간의 단차를 줄이고, 박막 트랜지스터(도 3의 DT)가 안정적으로 구동 전류를 출력할 수 있게 한다.
본 명세서의 다른 실시예에 따른 박막 트랜지스터(도 3의 DT)는 드레인 영역(AED) 쪽에 배치된 제2 액티브 홀(AH2') 및 제2 액티브 홀(AH2')의 높이보다 큰 높이를 갖는 제1 액티브 홀(AH1)을 포함하는 액티브 전극(AE')을 포함함으로써, 균일한 채널 영역(C')을 형성하고 구동 전류의 손실 및 열 방출 경로를 확보할 수 있다.
도 8은 본 명세서의 또 다른 실시예에 따른 박막 트랜지스터의 일부분을 도시한 평면도이다. 설명의 편의를 위해 도 8에는 게이트 전극(GE)과 액티브 전극(AE'')만을 도시한다. 도 8은 도 6의 일 실시예에서 액티브 홀의 모양에 대한 차이만 있으므로 중복되는 설명은 생략한다.
액티브 전극(AE'')은 제1 액티브 홀(AH1'') 및 제2 액티브 홀(AH2'')을 포함한다. 제1 액티브 홀(AH1'')과 제2 액티브 홀(AH2'')은 심 영역(AEM)을 기준으로 대칭 형태이고 X축 방향으로 일정 간격 이격되어 나란히 배치된다. 제1 액티브 홀(AH1'') 및 제2 액티브 홀(AH2'')은 적어도 하나의 곡면을 포함한 모양으로 예를 들어, 길쭉한 반원 모양일 수 있으나, 이에 한정되지는 않는다.
액티브 전극(AE'')은 제1 채널 영역(C1''), 제2 채널 영역(C2''), 제3 채널 영역(C3''), 및 제4 채널 영역(C4'')을 포함한다. Y축 방향으로 배치된 제1 액티브 홀들(AH1'') 간의 이격 간격은 제1 거리(DY1)로 동일하고, 제2 액티브 홀들(AH2'') 간의 이격 간격은 제2 거리(DY2)로 동일하며, 제1 거리(DY1)와 제2 거리(DY2)는 서로 동일하다. 따라서, 제1 채널 영역(C1''), 제2 채널 영역(C2''), 제3 채널 영역(C3''), 및 제4 채널 영역(C4'') 각각의 폭은 서로 동일하고, 각 채널들은 동일한 양의 캐리어가 이동할 수 있는 통로가 된다.
한편, 액티브 전극(AE'')은 채널 영역(C'')들 사이에 채널이 형성되지 않는 비채널 영역들(NC)을 포함한다. 비채널 영역들(NC)은 제1 채널 영역(C1'')과 제2 채널 영역(C2'') 사이, 제2 채널 영역(C2'')과 제3 채널 영역(C3'') 사이, 제3 채널 영역(C3'')과 제4 채널 영역(C4'') 사이에 배치된다.
도 4 및 도 8을 참조하면, 심 영역(AEM)은 복수의 채널 영역(C'') 및 복수의 비채널 영역(NC)을 포함한다. 액티브 전극(AE'')은 심 영역(AEM)을 포함함으로써 비채널 영역(NC)을 확보하고, 박막 트랜지스터(도 3의 DT)의 구동 전류가 손실되는 것을 방지하고 열이 방출될 수 있는 경로를 확보할 수 있다. 또한, 비채널 영역(NC)은 채널 영역(C'') 간의 단차를 줄이고, 박막 트랜지스터(도 3의 DT)가 안정적으로 구동 전류를 출력할 수 있게 한다.
본 명세서의 또 다른 실시예에 따른 박막 트랜지스터(도 3의 DT)는 심 영역(AEM)을 기준으로 서로 대칭이고 이격된 간격이 동일한 제1 액티브 홀(AH1'')과 제2 액티브 홀(AH2'')을 포함하는 액티브 전극(AE'')을 포함함으로써, 균일한 채널 영역(C'')을 형성하고 구동 전류의 손실 및 열 방출 경로를 확보할 수 있다.
본 명세서의 일 실시예에 따른 표시패널에 있어서, 표시패널은 기판, 기판 상에 있고, 소스 영역, 드레인 영역, 및 소스 영역과 드레인 영역 사이에 있는 심 영역을 포함하는 액티브 전극, 및 액티브 전극 상에 심 영역과 중첩하는 게이트 전극을 포함한다. 이 경우, 액티브 전극은 심 영역을 중심으로 대칭으로 배치된 복수의 홀을 포함한다. 따라서, 표시패널에 포함된 구동 소자는 높은 구동 전류를 발생시키고 열 방출 경로를 확보하여 신뢰성을 향상시킬 수 있다.
본 명세서의 다른 특징에 따르면, 기판과 액티브 전극 사이에 있는 하부 전극을 더 포함하고, 하부 전극의 폭은 게이트 전극의 폭보다 클 수 있다. 그리고, 하부 전극의 좌측 및 우측의 엣지는 복수의 홀 내부와 중첩할 수 있다.
본 명세서의 다른 특징에 따르면, 심 영역은 복수의 홀 사이에 배치될 수 있다.
본 명세서의 다른 특징에 따르면, 액티브 전극은 소스 영역 및 드레인 영역의 사이에서 복수의 채널 영역을 포함할 수 있다. 또한, 심 영역은 복수의 채널 영역을 연결할 수 있다.
본 명세서의 다른 특징에 따르면, 심 영역은 소스 영역 및 드레인 영역 사이에 배치되고, 복수의 채널 영역 및 복수의 비채널 영역을 포함할 수 있다.
본 명세서의 다른 특징에 따르면, 액티브 전극 및 게이트 전극을 포함하는 구동 소자, 및 구동 소자와 전기적으로 연결된 LED 소자를 더 포함할 수 있다.
본 명세서의 다른 특징에 따르면, 복수의 홀은 크기가 서로 다른 제1 홀 및 제2 홀을 포함할 수 있다. 또한, 제1 홀과 제2 홀은 제1 방향으로 나란히 배치되고, 제1 홀은 드레인 영역 보다 소스 영역에 더 인접하게 배치되고, 제2 홀은 소스 영역 보다 드레인 영역에 더 인접하게 배치될 수 있다. 또한, 제1 방향과 수직인 제2 방향으로, 제2 홀의 길이는 제1 홀의 길이보다 작을 수 있다.
본 명세서의 일 실시예에 따른 박막 트랜지스터에 있어서, 박막 트랜지스터는 소스 영역, 드레인 영역, 채널 영역, 비채널 영역을 포함하는 액티브 전극, 액티브 전극의 상부에 있고 채널 영역 및 비채널 영역과 중첩하는 게이트 전극, 소스 영역과 전기적으로 연결된 소스 전극, 및 드레인 영역과 전기적으로 연결된 드레인 전극을 포함한다. 이 경우, 채널 영역 및 비채널 영역은 서로 교대로 배치된다. 따라서, 박막 트랜지스터는 높은 구동 전류를 발생시키고 열 방출 경로를 확보하여 신뢰성을 향상시킬 수 있다.
본 명세서의 다른 특징에 따르면, 액티브 전극은 비채널 영역의 좌우에 배치된 복수의 홀을 포함할 수 있다. 또한, 복수의 홀은 곡면을 포함할 수 있다.
본 명세서의 다른 특징에 따르면, 소스 영역 및 드레인 영역의 사이에서, 채널 영역의 폭은 소스 영역에서 드레인 영역으로 갈수록 넓어질 수 있다.
본 명세서의 다른 특징에 따르면, 채널 영역과 비채널 영역은 교대로 배치되고, 채널 영역의 수는 비채널 영역의 수 보다 많을 수 있다.
본 명세서의 다른 특징에 따르면, 채널 영역의 폭은 비채널 영역의 폭보다 넓을 수 있다.
본 명세서의 다른 특징에 따르면, 액티브 전극의 폭은 액티브 전극의 길이보다 길 수 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시예들을 더욱 상세하게 설명하였으나, 본 발명은 반드시 이러한 실시예로 국한되는 것은 아니고, 본 발명의 기술사상을 벗어나지 않는 범위 내에서 다양하게 변형 실시될 수 있다. 따라서, 본 발명에 개시된 실시예들은 본 발명의 기술 사상을 한정하기 위한 것이 아니라 설명하기 위한 것이고, 이러한 실시예에 의하여 본 발명의 기술 사상의 범위가 한정되는 것은 아니다. 그러므로, 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다. 본 발명의 보호 범위는 청구범위에 의하여 해석되어야 하며, 그와 동등한 범위 내에 있는 모든 기술 사상은 본 발명의 권리범위에 포함되는 것으로 해석되어야 할 것이다.
100 : 표시패널
110 : 기판
111 : 제1 절연층
112 : 제2 절연층
113 : 제3 절연층
SP : 서브화소
SP1 : 적색 서브화소
SP2 : 청색 서브화소
SP3 : 녹색 서브화소
RSP1 : 적색 리던던시 서브화소
RSP2 : 청색 리던던시 서브화소
RSP3 : 녹색 리던던시 서브화소
P : 화소
UP : 단위화소
PL : 전원 배선
DL : 데이터 배선
GL : 게이트 배선
EL : 발광 소자
AE, AE', AE'' : 액티브 전극
GE : 게이트 전극
AH : 액티브 홀
AH1, AH1'' : 제1 액티브 홀
AH2, AH2', AH2'' : 제2 액티브 홀
C, C', C'' : 채널 영역
C1, C1', C1'' : 제1 채널 영역
C2, C2', C2'' : 제2 채널 영역
C3, C3', C3'' : 제3 채널 영역
C4, C4', C4'' : 제4 채널 영역
NC : 비채널 영역

Claims (18)

  1. 기판;
    상기 기판 상에 있고, 소스 영역, 드레인 영역, 및 상기 소스 영역과 상기 드레인 영역 사이에 있는 심 영역을 포함하는 액티브 전극; 및
    상기 액티브 전극 상에 상기 심 영역과 중첩하는 게이트 전극을 포함하고,
    상기 액티브 전극은 상기 심 영역을 중심으로 대칭으로 배치된 복수의 홀을 포함하는, 표시패널.
  2. 제1항에 있어서,
    상기 기판과 상기 액티브 전극 사이에 있는 하부 전극을 더 포함하고,
    상기 하부 전극의 폭은 상기 게이트 전극의 폭보다 큰, 표시패널.
  3. 제3항에 있어서,
    상기 하부 전극의 좌측 및 우측의 엣지는 상기 복수의 홀 내부와 중첩하는, 표시패널.
  4. 제1항에 있어서,
    상기 심 영역은 상기 복수의 홀 사이에 배치되는, 표시패널.
  5. 제1항에 있어서,
    상기 액티브 전극은 상기 소스 영역 및 상기 드레인 영역의 사이에서 복수의 채널 영역을 포함하는, 표시패널.
  6. 제5항에 있어서,
    상기 심 영역은 상기 복수의 채널 영역을 연결하는, 표시패널.
  7. 제1항에 있어서,
    상기 심 영역은 상기 소스 영역 및 상기 드레인 영역 사이에 배치되고,
    복수의 채널 영역 및 복수의 비채널 영역을 포함하는, 표시패널.
  8. 제1항에 있어서,
    상기 액티브 전극 및 상기 게이트 전극을 포함하는 구동 소자; 및
    상기 구동 소자와 전기적으로 연결된 LED 소자를 더 포함하는, 표시패널.
  9. 제1항에 있어서,
    상기 복수의 홀은 크기가 서로 다른 제1 홀 및 제2 홀을 포함하는, 표시패널.
  10. 제9항에 있어서,
    상기 제1 홀과 상기 제2 홀은 제1 방향으로 나란히 배치되고,
    상기 제1 홀은 상기 드레인 영역 보다 상기 소스 영역에 더 인접하게 배치되고,
    상기 제2 홀은 상기 소스 영역 보다 상기 드레인 영역에 더 인접하게 배치된, 표시패널.
  11. 제10항에 있어서,
    상기 제1 방향과 수직인 제2 방향으로,
    상기 제2 홀의 길이는 상기 제1 홀의 길이 보다 작은, 표시패널.
  12. 소스 영역, 드레인 영역, 채널 영역, 비채널 영역을 포함하는 액티브 전극;
    상기 액티브 전극의 상부에 있고 상기 채널 영역 및 상기 비채널 영역과 중첩하는 게이트 전극;
    상기 소스 영역과 전기적으로 연결된 소스 전극; 및
    상기 드레인 영역과 전기적으로 연결된 드레인 전극을 포함하고,
    상기 채널 영역 및 상기 비채널 영역은 서로 교대로 배치된, 박막 트랜지스터.
  13. 제12항에 있어서,
    상기 액티브 전극은 상기 비채널 영역의 좌우에 배치된 복수의 홀을 포함하는, 박막 트랜지스터.
  14. 제13항에 있어서,
    상기 복수의 홀은 곡면을 포함하는, 표시패널.
  15. 제12항에 있어서,
    상기 소스 영역 및 상기 드레인 영역의 사이에서, 상기 채널 영역의 폭은 상기 소스 영역에서 상기 드레인 영역으로 갈수록 넓어지는, 박막 트랜지스터.
  16. 제12항에 있어서,
    상기 채널 영역과 상기 비채널 영역은 교대로 배치되고,
    상기 채널 영역의 수는 상기 비채널 영역의 수 보다 많은, 박막 트랜지스터.
  17. 제12항에 있어서,
    상기 채널 영역의 폭은 상기 비채널 영역의 폭보다 넓은, 박막 트랜지스터.
  18. 제12항에 있어서,
    상기 액티브 전극의 폭은 상기 액티브 전극의 길이보다 긴, 박막 트랜지스터.
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