KR20230102797A - Multilayer electronic component - Google Patents

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KR20230102797A
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오원근
연규호
정서원
이서호
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삼성전기주식회사
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Abstract

본 발명의 일 실시형태에 따른 적층형 전자 부품은 유전체층 및 상기 유전체층을 사이에 두고 번갈아 배치되는 제1 및 제2 내부 전극을 포함하는 바디; 상기 바디 상에 배치되어 제1 내부 전극과 연결되는 제1 외부 전극; 및 상기 바디 상에 배치되어 제2 내부 전극과 연결되는 제2 외부 전극; 을 포함하며, 상기 제1 및 제2 외부 전극은 상기 바디 상에 배치되며 구리(Cu), 니켈(Ni) 및 이들의 합금 중 하나 이상을 포함하는 제1 전극층, 상기 제1 전극층 상에 배치되며 은(Ag)을 포함하고 팔라듐(Pd), 백금(Pt), 및 금(Au) 중 하나 이상을 더 포함하는 제2 전극층을 포함하고, 상기 제1 전극층의 평균 두께는 1㎛ 이상 10㎛ 이하일 수 있다.A multilayer electronic component according to an embodiment of the present invention includes a body including a dielectric layer and first and second internal electrodes alternately disposed with the dielectric layer interposed therebetween; a first external electrode disposed on the body and connected to a first internal electrode; and a second external electrode disposed on the body and connected to the second internal electrode. The first and second external electrodes are disposed on the body and include a first electrode layer including at least one of copper (Cu), nickel (Ni), and an alloy thereof, disposed on the first electrode layer, A second electrode layer including silver (Ag) and further including at least one of palladium (Pd), platinum (Pt), and gold (Au), wherein the first electrode layer has an average thickness of 1 μm or more and 10 μm or less can

Description

적층형 전자 부품{MULTILAYER ELECTRONIC COMPONENT}Multilayer electronic component {MULTILAYER ELECTRONIC COMPONENT}

본 발명은 적층형 전자 부품에 관한 것이다.The present invention relates to multilayer electronic components.

적층형 전자 부품 중에 하나인 적층 세라믹 커패시터(Multilayer Ceramic Capacitor, MLCC)는 소형이면서도 고용량이 보장된다는 장점으로 인하여 통신, 컴퓨터, 가전, 자동차 등의 산업에 사용되는 중요한 칩 부품이고, 특히, 휴대전화, 컴퓨터, 디지털 TV 등 각종 전기, 전자, 정보 통신 기기에 사용되는 핵심 수동 소자이다.Multilayer Ceramic Capacitor (MLCC), one of the multilayer electronic components, is an important chip component used in industries such as communications, computers, home appliances, and automobiles due to its small size and high capacity guarantee. It is a key passive element used in various electric, electronic, and information communication devices such as , digital TV, etc.

종래에는, 적층 세라믹 커패시터를 기판 등에 실장하기 위해 적층 세라믹 커패시터의 외부 전극은 전극층 상에 형성된 도금층을 포함하였다. 다만, 고온 환경에 의해 실장 시 기판의 휨과 도금층에 포함되는 주석(Sn)의 산화로 솔더 크랙이 발생하거나 접촉 저항이 증가하는 문제가 발생하였다.Conventionally, in order to mount the multilayer ceramic capacitor on a substrate or the like, an external electrode of the multilayer ceramic capacitor includes a plating layer formed on an electrode layer. However, there are problems in that solder cracks occur or contact resistance increases due to oxidation of tin (Sn) included in the plating layer and warpage of the board during mounting due to the high temperature environment.

이러한 문제점을 해결하기 위해 구리(Cu)를 포함하는 제1 전극층과 은(Ag)과 팔라듐(Pd)을 포함하는 전극으로 형성된 제2 전극층을 포함하는 외부 전극 구조가 사용되고 있으며, 이러한 외부 전극을 사용할 경우, 주석 솔더링 대신 은 에폭시(Ag epoxy)를 도전성 접착제(Conductive glue)로 사용하여 적층 세라믹 커패시터를 기판에 실장할 수 있다.To solve this problem, an external electrode structure including a first electrode layer containing copper (Cu) and a second electrode layer formed of electrodes containing silver (Ag) and palladium (Pd) has been used. In this case, the multilayer ceramic capacitor may be mounted on the substrate by using Ag epoxy as a conductive adhesive instead of tin soldering.

이러한 외부 전극 구조에서, 제1 전극층은 700~800℃의 온도에서 글래스 및 도전성 금속 분말을 포함한 페이스트를 소성하여 형성되므로 소성 후 완성된 적층 세라믹 커패시터는 불균일한 응력 분포를 가질 수 있다. 이에 따라 적층 세라믹 커패시터에 크랙이 발생하고 기판에 실장된 뒤에도 고착강도가 저하되는 문제점이 발생할 수 있다.In this external electrode structure, since the first electrode layer is formed by firing a paste including glass and conductive metal powder at a temperature of 700 to 800° C., the finished multilayer ceramic capacitor after firing may have a non-uniform stress distribution. Accordingly, cracks may occur in the multilayer ceramic capacitor and adhesion strength may decrease even after being mounted on a substrate.

본 발명의 여러 목적 중 하나는 제1 전극층을 형성할 때 발생하는 열팽창 및 수축으로 인해 적층형 전자 부품이 불균일한 응력 분포를 가지는 문제점을 해결하여 적층형 전자 부품에 크랙이 발생하는 현상을 억제하기 위함이다.One of the various objects of the present invention is to solve the problem that multilayer electronic components have non-uniform stress distribution due to thermal expansion and contraction that occurs when forming a first electrode layer, thereby suppressing cracks in multilayer electronic components. .

본 발명의 여러 목적 중 하나는 적층형 전자 부품에 불균일한 응력 분포가 발생하는 경우 기판에 실장 된 후 고착 강도가 저하되는 문제점을 해결하기 위함이다.One of the various objects of the present invention is to solve the problem of deterioration in adhesion strength after being mounted on a board when a non-uniform stress distribution occurs in a multilayer electronic component.

다만, 본 발명의 목적은 상술한 내용에 한정되지 않으며, 본 발명의 구체적인 실시 형태를 설명하는 과정에서 보다 쉽게 이해될 수 있을 것이다.However, the object of the present invention is not limited to the above, and will be more easily understood in the process of describing specific embodiments of the present invention.

본 발명의 일 실시형태에 따른 적층형 전자 부품은 유전체층 및 상기 유전체층을 사이에 두고 번갈아 배치되는 제1 및 제2 내부 전극을 포함하는 바디;A multilayer electronic component according to an embodiment of the present invention includes a body including a dielectric layer and first and second internal electrodes alternately disposed with the dielectric layer interposed therebetween;

상기 바디 상에 배치되어 제1 내부 전극과 연결되는 제1 외부 전극; 및 상기 바디 상에 배치되어 제2 내부 전극과 연결되는 제2 외부 전극; 을 포함하며, 상기 제1 및 제2 외부 전극은 상기 바디 상에 배치되며 구리(Cu), 니켈(Ni) 및 이들의 합금 중 하나 이상을 포함하는 제1 전극층, 상기 제1 전극층 상에 배치되며 은(Ag)을 포함하고 팔라듐(Pd), 백금(Pt), 및 금(Au) 중 하나 이상을 더 포함하는 제2 전극층을 포함하고, 상기 제1 전극층은 글래스를 포함하지 않으며, 상기 제1 전극층의 평균 두께는 1㎛ 이상 10㎛ 이하일 수 있다.a first external electrode disposed on the body and connected to a first internal electrode; and a second external electrode disposed on the body and connected to the second internal electrode. The first and second external electrodes are disposed on the body and include a first electrode layer including at least one of copper (Cu), nickel (Ni), and an alloy thereof, disposed on the first electrode layer, A second electrode layer including silver (Ag) and further including at least one of palladium (Pd), platinum (Pt), and gold (Au), wherein the first electrode layer does not include glass, and the first The average thickness of the electrode layer may be 1 μm or more and 10 μm or less.

본 발명의 여러 효과 중 하나는 외부 전극이 제1 전극층, 제2 전극층을 가지며, 제1 전극층이 Cu, Ni 및 이들의 합금 중 하나 이상을 포함하고, 제1 전극층의 평균 두께를 조절함으로써 내부 전극과의 연결성을 향상시키고 적층형 전자 부품의 응력 변화를 줄여 크랙이 발생하는 것을 억제하는 것이다.One of the various effects of the present invention is that the external electrode has a first electrode layer and a second electrode layer, the first electrode layer includes at least one of Cu, Ni, and alloys thereof, and adjusts the average thickness of the first electrode layer to form an internal electrode layer. It is to suppress the occurrence of cracks by improving connectivity and reducing stress change of laminated electronic components.

본 발명의 여러 효과 중 하나는 제1 전극층이 글래스를 포함하지 않는 나노 입자를 통해 형성되어 저온 소성을 가능하게 함으로써 적층형 전자 부품의 응력 변화를 줄여 크랙이 발생하는 것을 억제하는 것이다.One of the various effects of the present invention is that the first electrode layer is formed using nanoparticles that do not contain glass to enable low-temperature firing, thereby reducing stress change in the multilayer electronic component and preventing cracks from occurring.

본 발명의 여러 효과 중 하나는 제1 전극층이 글래스를 포함하지 않는 도금층으로 형성되는 경우 적층형 전자 부품의 응력 변화를 줄여 크랙이 발생하는 것을 억제하는 것이다.One of the various effects of the present invention is to suppress cracks from occurring by reducing stress change of the multilayer electronic component when the first electrode layer is formed of a plating layer that does not contain glass.

본 발명의 여러 효과 중 하나는 제1 전극층의 두께를 조절하여 적층형 전자 부품의 신뢰성을 향상시키는 것이다.One of the various effects of the present invention is to improve the reliability of a multilayer electronic component by adjusting the thickness of the first electrode layer.

다만, 본 발명의 다양하면서도 유익한 장점과 효과는 상술한 내용에 한정되지 않으며, 본 발명의 구체적인 실시 형태를 설명하는 과정에서 보다 쉽게 이해될 수 있을 것이다.However, the various advantageous advantages and effects of the present invention are not limited to the above description, and will be more easily understood in the process of describing specific embodiments of the present invention.

도 1은 본 발명의 일 실시형태에 따른 적층형 전자 부품의 사시도를 개략적으로 나타낸 것이다.
도 2는 도 1의 I-I` 단면에 대한 단면도이다.
도 3은 도 1의 II-II` 단면에 대한 단면도이다.
도 4는 본 발명의 일 실시형태에 따른 적층형 전자 부품의 바디를 분해하여 도시한 분해 사시도이다.
도 5는 도 2의 K1 영역에 대한 확대도 이다.
도 6은 도 2에 대응하는 본 발명의 일 실시예에 따른 적층형 전자 부품의 단면도이다.1 schematically illustrates a perspective view of a multilayer electronic component according to an embodiment of the present invention.
FIG. 2 is a cross-sectional view of section II′ of FIG. 1 .
FIG. 3 is a cross-sectional view of section II-II′ of FIG. 1 .
4 is an exploded perspective view illustrating an exploded body of a multilayer electronic component according to an embodiment of the present invention.
FIG. 5 is an enlarged view of region K1 of FIG. 2 .
FIG. 6 is a cross-sectional view of a multilayer electronic component corresponding to FIG. 2 according to an exemplary embodiment.

이하, 구체적인 실시형태 및 첨부된 도면을 참조하여 본 발명의 실시형태를 설명한다. 그러나, 본 발명의 실시형태는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 이하 설명하는 실시형태로 한정되는 것은 아니다. 또한, 본 발명의 실시형태는 통상의 기술자에게 본 발명을 더욱 완전하게 설명하기 위해서 제공되는 것이다. 따라서, 도면에서의 요소들의 형상 및 크기 등은 보다 명확한 설명을 위해 과장될 수 있으며, 도면상의 동일한 부호로 표시되는 요소는 동일한 요소이다.Hereinafter, embodiments of the present invention will be described with reference to specific embodiments and accompanying drawings. However, the embodiments of the present invention can be modified in many different forms, and the scope of the present invention is not limited to the embodiments described below. In addition, the embodiments of the present invention are provided to more completely explain the present invention to those skilled in the art. Therefore, the shape and size of elements in the drawings may be exaggerated for clearer explanation, and elements indicated by the same reference numerals in the drawings are the same elements.

그리고 도면에서 본 발명을 명확하게 설명하기 위해서 설명과 관계없는 부분은 생략하고, 도면에서 나타난 각 구성의 크기 및 두께는 설명의 편의를 위해 임의로 나타내었으므로, 본 발명이 반드시 도시된 바에 한정되지 않는다. 또한, 동일한 사상의 범위 내의 기능이 동일한 구성요소는 동일한 참조부호를 사용하여 설명한다. 나아가, 명세서 전체에서, 어떤 부분이 어떤 구성요소를 "포함"한다고 할 때, 이는 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성요소를 더 포함할 수 있는 것을 의미한다.In addition, in order to clearly explain the present invention in the drawings, parts irrelevant to the description are omitted, and the size and thickness of each component shown in the drawings are arbitrarily shown for convenience of explanation, so the present invention is not necessarily limited to what is shown. . Also, components having the same function within the scope of the same concept are described using the same reference numerals. Furthermore, throughout the specification, when a certain component is said to "include", it means that it may further include other components without excluding other components unless otherwise stated.

도면에서, 제1 방향은 적층 방향 또는 두께(T) 방향, 제2 방향은 길이(L) 방향, 제3 방향은 폭(W) 방향으로 정의될 수 있다.In the drawing, the first direction may be defined as the stacking direction or the thickness (T) direction, the second direction may be defined as the length (L) direction, and the third direction may be defined as the width (W) direction.

도 1은 본 발명의 일 실시형태에 따른 적층형 전자 부품의 사시도를 개략적으로 나타낸 것이다.1 schematically illustrates a perspective view of a multilayer electronic component according to an embodiment of the present invention.

도 2는 도 1의 I-I` 단면에 대한 단면도이다.FIG. 2 is a cross-sectional view of a section II′ of FIG. 1 .

도 3은 도 1의 II-II` 단면에 대한 단면도이다.FIG. 3 is a cross-sectional view of section II-II′ of FIG. 1 .

도 4는 본 발명의 일 실시형태에 따른 적층형 전자 부품의 바디를 분해하여 도시한 분해 사시도이다.4 is an exploded perspective view illustrating an exploded body of a multilayer electronic component according to an embodiment of the present invention.

이하, 도 1 내지 4를 참조하여, 본 발명의 일 실시형태에 따른 적층형 전자 부품(100)에 대해 설명하도록 한다.Hereinafter, a multilayer electronic component 100 according to an exemplary embodiment of the present invention will be described with reference to FIGS. 1 to 4 .

본 발명이 일 실시형태에 따른 적층형 전자 부품(100)은 유전체층(111) 및 상기 유전체층(111)을 사이에 두고 번갈아 배치되는 제1 및 제2 내부 전극(121, 122)을 포함하는 바디(110); 상기 바디 상에 배치되어 제1 내부 전극과 연결되는 제1 외부 전극(131); 및 상기 바디 상에 배치되어 제2 내부 전극과 연결되는 제2 외부 전극(132); 을 포함하며, 상기 제1 및 제2 외부 전극은 상기 바디 상에 배치되며 구리(Cu), 니켈(Ni) 및 이들의 합금 중 하나 이상을 포함하는 제1 전극층(131a, 132a), 상기 제1 전극층 상에 배치되며 은(Ag)을 포함하고 팔라듐(Pd), 백금(Pt), 및 금(Au) 중 하나 이상을 더 포함하는 제2 전극층(131b, 132b)을 포함하고, 상기 제1 전극층은 글래스를 포함하지 않으며, 상기 제1 전극층의 평균 두께는 1㎛ 이상 10㎛ 이하일 수 있다.The multilayer electronic component 100 according to an embodiment of the present invention includes a body 110 including a dielectric layer 111 and first and second internal electrodes 121 and 122 alternately disposed with the dielectric layer 111 interposed therebetween. ); a first external electrode 131 disposed on the body and connected to the first internal electrode; and a second external electrode 132 disposed on the body and connected to the second internal electrode. wherein the first and second external electrodes are disposed on the body and include first electrode layers 131a and 132a including at least one of copper (Cu), nickel (Ni), and alloys thereof; and second electrode layers 131b and 132b disposed on the electrode layer and including silver (Ag) and further including at least one of palladium (Pd), platinum (Pt), and gold (Au), wherein the first electrode layer It does not contain silver glass, and the average thickness of the first electrode layer may be greater than or equal to 1 μm and less than or equal to 10 μm.

바디(110)는 유전체층(111) 및 내부 전극(121, 122)이 교대로 적층되어 있다.In the body 110, dielectric layers 111 and internal electrodes 121 and 122 are alternately stacked.

바디(110)의 구체적인 형상에 특별히 제한은 없지만, 도시된 바와 같이 바디(110)는 육면체 형상이나 이와 유사한 형상으로 이루어질 수 있다. 소성 과정에서 바디(110)에 포함된 세라믹 분말의 수축으로 인하여, 바디(110)는 완전한 직선을 가진 육면체 형상은 아니지만 실질적으로 육면체 형상을 가질 수 있다.Although the specific shape of the body 110 is not particularly limited, as shown, the body 110 may have a hexahedral shape or a shape similar thereto. Due to shrinkage of the ceramic powder included in the body 110 during firing, the body 110 may have a substantially hexahedral shape, although it does not have a perfectly straight hexahedral shape.

바디(110)는 제1 방향으로 서로 대향하는 제1 및 제2 면(1, 2), 상기 제1 및 제2 면(1, 2)과 연결되고 제2 방향으로 서로 대향하는 제3 및 제4 면(3, 4), 제1 및 제2 면(1, 2)과 연결되고 제3 및 제4 면(3, 4)과 연결되며 제3 방향으로 서로 대향하는 제5 및 제6 면(5, 6)을 가질 수 있다. The body 110 includes first and second surfaces 1 and 2 facing each other in a first direction, and third and third surfaces connected to the first and second surfaces 1 and 2 and facing each other in a second direction. The fifth and sixth surfaces (4 surfaces 3 and 4), connected to the first and second surfaces 1 and 2, connected to the third and fourth surfaces 3 and 4, and facing each other in the third direction ( 5, 6).

바디(110)를 형성하는 복수의 유전체층(111)은 소성된 상태로서, 인접하는 유전체층(111) 사이의 경계는 주사전자현미경(SEM: Scanning Electron Microscope)를 이용하지 않고 확인하기 곤란할 정도로 일체화될 수 있다. The plurality of dielectric layers 111 forming the body 110 are in a fired state, and the boundary between adjacent dielectric layers 111 can be integrated to the extent that it is difficult to confirm without using a scanning electron microscope (SEM). there is.

본 발명의 일 실시형태에 따르면, 상기 유전체층(111)을 형성하는 원료는 충분한 정전 용량을 얻을 수 있는 한 특별히 제한되지 않는다. 예를 들어, 티탄산바륨계 재료, 납 복합 페로브스카이트계 재료 또는 티탄산스트론튬계 재료 등을 사용할 수 있다. 상기 티탄산바륨계 재료는 BaTiO3계 세라믹 분말을 포함할 수 있으며, 상기 세라믹 분말의 예시로, BaTiO3, BaTiO3에 Ca(칼슘), Zr(지르코늄) 등이 일부 고용된 (Ba1-xCax)TiO3 (0<x<1), Ba(Ti1-yCay)O3 (0<y<1), (Ba1-xCax)(Ti1-yZry)O3 (0<x<1, 0<y<1)또는 Ba(Ti1-yZry)O3 (0<y<1) 등을 들 수 있다. According to one embodiment of the present invention, a raw material forming the dielectric layer 111 is not particularly limited as long as sufficient capacitance can be obtained. For example, a barium titanate-based material, a lead composite perovskite-based material, or a strontium titanate-based material may be used. The barium titanate-based material may include BaTiO 3 -based ceramic powder, and as an example of the ceramic powder, BaTiO 3 , BaTiO 3 in which Ca (calcium), Zr (zirconium), etc. are partially dissolved (Ba 1-x Ca x )TiO 3 (0<x<1), Ba(Ti 1-y Ca y )O 3 (0<y<1), (Ba 1-x Ca x )(Ti 1-y Zr y )O 3 ( 0<x<1, 0<y<1) or Ba(Ti 1-y Zr y )O 3 (0<y<1).

또한, 상기 유전체층(111)을 형성하는 원료는 티탄산바륨(BaTiO3) 등의 파우더에 본 발명의 목적에 따라 다양한 세라믹 첨가제, 유기용제, 결합제, 분산제 등이 첨가될 수 있다. In addition, various ceramic additives, organic solvents, binders, dispersants, etc. may be added to powder such as barium titanate (BaTiO 3 ) as a raw material forming the dielectric layer 111 according to the purpose of the present invention.

한편, 유전체층(111)의 평균 두께(td)는 특별히 한정할 필요는 없다. 예를 들어, 유전체층(111)의 평균 두께(td)는 0.2μm 이상 2μm 이하일 수 있다. On the other hand, the average thickness (td) of the dielectric layer 111 does not need to be particularly limited. For example, the average thickness (td) of the dielectric layer 111 may be 0.2 μm or more and 2 μm or less.

다만, 일반적으로 유전체층을 0.6μm 미만의 두께로 얇게 형성하는 경우, 특히 유전체층의 두께가 0.35μm 이하인 경우에는 신뢰성이 저하될 우려가 있었다. However, in general, when the dielectric layer is formed thinly with a thickness of less than 0.6 μm, in particular, when the thickness of the dielectric layer is 0.35 μm or less, there is a risk of deterioration in reliability.

본 발명의 일 실시형태에 따르면, 제1 전극층(131a, 132a)의 평균 두께가 1 μm 이상 10μm 이하를 만족하기 때문에, 유전체층(111)의 평균 두께가 0.35μm 이하인 경우에도 우수한 신뢰성을 확보할 수 있다. 따라서, 유전체층(111)의 평균 두께가 0.35μm 이하인 경우에 본 발명에 따른 신뢰성 향상 효과가 보다 현저해질 수 있다. According to one embodiment of the present invention, since the average thickness of the first electrode layers 131a and 132a satisfies 1 μm or more and 10 μm or less, excellent reliability can be secured even when the average thickness of the dielectric layer 111 is 0.35 μm or less. there is. Therefore, when the average thickness of the dielectric layer 111 is 0.35 μm or less, the reliability improvement effect according to the present invention may be more remarkable.

유전체층(111)의 평균 두께(td)는 상기 제1 및 제2 내부 전극(121, 122) 사이에 배치되는 유전체층(111)의 평균 두께를 의미할 수 있다. The average thickness td of the dielectric layer 111 may mean the average thickness of the dielectric layer 111 disposed between the first and second internal electrodes 121 and 122 .

유전체층(111)의 평균 두께는 바디(110)의 길이 및 두께 방향(L-T) 단면을 1만 배율의 주사전자현미경(SEM, Scanning Electron Microscope)으로 이미지를 스캔하여 측정할 수 있다. 보다 구체적으로, 스캔된 이미지에서 하나의 유전체층을 길이 방향으로 등간격인 30개의 지점에서 그 두께를 측정하여 평균값을 측정할 수 있다. 상기 등간격인 30개의 지점은 용량 형성부(Ac)에서 지정될 수 있다. 또한, 이러한 평균값 측정을 10개의 유전체층으로 확장하여 평균값을 측정하면, 유전체층의 평균 두께를 더욱 일반화할 수 있다.The average thickness of the dielectric layer 111 may be measured by scanning an image of a cross section of the body 110 in the length and thickness directions (L-T) with a scanning electron microscope (SEM) at a magnification of 10,000. More specifically, an average value may be measured by measuring the thickness of one dielectric layer at 30 equally spaced points in the longitudinal direction in the scanned image. The 30 equally spaced points may be designated in the capacitance forming unit Ac. In addition, if the average value is measured by extending the average value measurement to 10 dielectric layers, the average thickness of the dielectric layer can be further generalized.

바디(110)는 바디(110)의 내부에 배치되며, 유전체층(111)을 사이에 두고 서로 대향하도록 배치되는 제1 내부 전극(121) 및 제2 내부 전극(122)을 포함하여 용량이 형성되는 용량 형성부(Ac)와 상기 용량 형성부(Ac)의 제1 방향 상부 및 하부에 형성된 커버부(112, 113)를 포함할 수 있다. The body 110 is disposed inside the body 110 and includes first internal electrodes 121 and second internal electrodes 122 disposed to face each other with the dielectric layer 111 interposed therebetween to form capacitance. It may include a capacitance forming part Ac and cover parts 112 and 113 formed above and below the capacitance forming part Ac in the first direction.

또한, 상기 용량 형성부(Ac)는 커패시터의 용량 형성에 기여하는 부분으로서, 유전체층(111)을 사이에 두고 복수의 제1 및 제2 내부 전극(121, 122)을 반복적으로 적층하여 형성될 수 있다. In addition, the capacitance forming portion (Ac), which contributes to forming the capacitance of the capacitor, may be formed by repeatedly stacking a plurality of first and second internal electrodes 121 and 122 with a dielectric layer 111 interposed therebetween. there is.

커버부(112, 113)는 상기 용량 형성부(Ac)의 제1 방향 상부에 배치되는 상부 커버부(112) 및 상기 용량 형성부(Ac)의 제1 방향 하부에 배치되는 하부 커버부(113)를 포함할 수 있다. The cover parts 112 and 113 include an upper cover part 112 disposed above the capacitance forming part Ac in the first direction and a lower cover part 113 disposed below the capacitance forming part Ac in the first direction. ) may be included.

상기 상부 커버부(112) 및 하부 커버부(113)는 단일 유전체층 또는 2 개 이상의 유전체층을 용량 형성부(Ac)의 상하면에 각각 두께 방향으로 적층하여 형성할 수 있으며, 기본적으로 물리적 또는 화학적 스트레스에 의한 내부 전극의 손상을 방지하는 역할을 수행할 수 있다. The upper cover portion 112 and the lower cover portion 113 may be formed by stacking a single dielectric layer or two or more dielectric layers on the upper and lower surfaces of the capacitance forming portion Ac in the thickness direction, respectively, and are basically resistant to physical or chemical stress. It can play a role in preventing damage to the internal electrode caused by

상기 상부 커버부(112) 및 하부 커버부(113)는 내부 전극을 포함하지 않으며, 유전체층(111)과 동일한 재료를 포함할 수 있다. The upper cover part 112 and the lower cover part 113 may not include internal electrodes and may include the same material as the dielectric layer 111 .

즉, 상기 상부 커버부(112) 및 하부 커버부(113)는 세라믹 재료를 포함할 수 있으며, 예를 들어 티탄산바륨(BaTiO3)계 세라믹 재료를 포함할 수 있다.That is, the upper cover part 112 and the lower cover part 113 may include a ceramic material, for example, a barium titanate (BaTiO 3 )-based ceramic material.

한편, 커버부(112, 113)의 평균 두께는 특별히 한정할 필요는 없다. 다만, 적층형 전자 부품의 소형화 및 고용량화를 보다 용이하게 달성하기 단위 위하여 커버부(112, 113)의 평균 두께는 15μm 이하일 수 있다. 또한, 본 발명의 일 실시형태에 따르면, 제1 전극층(131a, 132a)의 평균 두께가 1 μm 이상 10μm 이하를 만족하기 때문에 커버부의 평균 두께(tc)가 15μm 이하인 경우에도 적층형 전자 부품의 신뢰성을 향상시킬 수 있다. 커버부(112, 113)의 평균 두께는 제1 방향 크기를 의미할 수 있으며, 용량 형성부(Ac)의 상부 또는 하부에서 등간격의 5개 지점에서 측정한 커버부(112, 113)의 제1 방향 크기를 평균한 값일 수 있다. On the other hand, the average thickness of the cover portions 112 and 113 does not need to be particularly limited. However, the average thickness of the cover parts 112 and 113 may be 15 μm or less in order to more easily achieve miniaturization and high capacity of the multilayer electronic component. In addition, according to one embodiment of the present invention, since the average thickness of the first electrode layers 131a and 132a satisfies 1 μm or more and 10 μm or less, even when the average thickness tc of the cover part is 15 μm or less, the reliability of the multilayer electronic component is improved. can improve The average thickness of the cover parts 112 and 113 may mean the size in the first direction, and the thickness of the cover parts 112 and 113 measured at five equal intervals above or below the capacitance forming part Ac. It may be an average value of magnitudes in one direction.

또한, 상기 용량 형성부(Ac)의 측면에는 마진부(114, 115)가 배치될 수 있다. In addition, margin parts 114 and 115 may be disposed on side surfaces of the capacitance forming part Ac.

마진부(114, 115)는 바디(110)의 제5 면(5)에 배치된 마진부(114)와 제6 면(6)에 배치된 마진부(115)를 포함할 수 있다. 즉, 마진부(114, 115)는 상기 세라믹 바디(110)의 폭 방향 양 단면(end surfaces)에 배치될 수 있다. The marginal parts 114 and 115 may include a marginal part 114 disposed on the fifth surface 5 of the body 110 and a marginal part 115 disposed on the sixth surface 6 of the body 110 . That is, the margin parts 114 and 115 may be disposed on both end surfaces of the ceramic body 110 in the width direction.

마진부(114, 115)는 도 3에 도시된 바와 같이, 상기 바디(110)를 폭-두께(W-T) 방향으로 자른 단면(cross-section)에서 제1 및 제2 내부 전극(121, 122)의 양 끝단과 바디(110)의 경계면 사이의 영역을 의미할 수 있다. As shown in FIG. 3 , the margin portions 114 and 115 are the first and second internal electrodes 121 and 122 in a cross-section of the body 110 cut in the width-thickness (W-T) direction. It may refer to an area between both ends of and the boundary surface of the body 110.

마진부(114, 115)는 기본적으로 물리적 또는 화학적 스트레스에 의한 내부 전극의 손상을 방지하는 역할을 수행할 수 있다. The margin portions 114 and 115 may basically serve to prevent damage to the internal electrode due to physical or chemical stress.

마진부(114, 115)는 세라믹 그린시트 상에 마진부가 형성될 곳을 제외하고 도전성 페이스트를 도포하여 내부 전극을 형성함으로써 형성된 것일 수 있다. The margin portions 114 and 115 may be formed by forming internal electrodes by applying a conductive paste on the ceramic green sheet except where the margin portion is to be formed.

또한, 내부 전극(121, 122)에 의한 단차를 억제하기 위하여, 적층 후 내부 전극이 바디의 제5 및 제6 면(5, 6)으로 노출되도록 절단한 후, 단일 유전체층 또는 2 개 이상의 유전체층을 용량 형성부(Ac)의 양측면에 제3 방향(폭 방향)으로 적층하여 마진부(114, 115)를 형성할 수도 있다.In addition, in order to suppress the step difference caused by the internal electrodes 121 and 122, after stacking, the internal electrodes are cut to expose the fifth and sixth surfaces 5 and 6 of the body, and then a single dielectric layer or two or more dielectric layers are formed. Margin parts 114 and 115 may be formed by stacking on both side surfaces of the capacitance forming part Ac in the third direction (width direction).

한편, 마진부(114, 115)의 폭은 특별히 한정할 필요는 없다. 다만, 적층형 전자 부품의 소형화 및 고용량화를 보다 용이하게 달성하기 위하여 마진부(114, 115)의 평균 폭은 15μm 이하일 수 있다. 또한, 본 발명의 일 실시형태에 따르면, 제1 전극층(131a, 132a)의 평균 두께가 1 μm 이상 10μm 이하를 만족하기 때문에, 마진부(114, 115)의 평균 폭이 15μm 이하인 경우에도 우수한 신뢰성을 확보할 수 있다. On the other hand, the width of the margin portions 114 and 115 does not need to be particularly limited. However, the average width of the margin portions 114 and 115 may be 15 μm or less in order to more easily achieve miniaturization and high capacity of the multilayer electronic component. In addition, according to one embodiment of the present invention, since the average thickness of the first electrode layers 131a and 132a satisfies 1 μm to 10 μm, excellent reliability even when the average width of the margin portions 114 and 115 is 15 μm or less. can be obtained.

마진부(114, 115)의 평균 폭은 마진부(114, 115)의 제3 방향 평균 크기를 의미할 수 있으며, 용량 형성부(Ac)의 측면에서 등간격의 5개 지점에서 측정한 마진부(114, 115)의 제3 방향 크기를 평균한 값일 수 있다. The average width of the marginal portions 114 and 115 may mean the average size of the marginal portions 114 and 115 in the third direction, measured at five equally spaced points on the side of the capacitance forming portion Ac. It may be an average value of magnitudes in the third direction of (114, 115).

내부 전극(121, 122)은 유전체층(111)과 교대로 적층될 수 있다. The internal electrodes 121 and 122 may be alternately stacked with the dielectric layer 111 .

내부 전극(121, 122)는 제1 및 제2 내부 전극(121, 122)을 포함할 수 있다. 제1 및 제2 내부 전극(121, 122)은 바디(110)를 구성하는 유전체층(111)을 사이에 두고 서로 대향하도록 번갈아 배치되며, 바디(110)의 제3 및 제4 면(3, 4)으로 각각 노출될 수 있다. The internal electrodes 121 and 122 may include first and second internal electrodes 121 and 122 . The first and second internal electrodes 121 and 122 are alternately disposed to face each other with the dielectric layer 111 constituting the body 110 interposed therebetween, and the third and fourth surfaces 3 and 4 of the body 110 ), respectively, can be exposed.

제1 내부 전극(121)은 제4 면(4)과 이격되며 제3 면(3)을 통해 노출되고, 제2 내부 전극(122)은 제3 면(3)과 이격되며 제4 면(4)을 통해 노출될 수 있다. 바디의 제3 면(3)에는 제1 외부 전극(131)이 배치되어 제1 내부 전극(121)과 연결되고, 바디의 제4 면(4)에는 제2 외부 전극(132)이 배치되어 제2 내부 전극(122)과 연결될 수 있다. The first internal electrode 121 is spaced apart from the fourth surface 4 and exposed through the third surface 3, and the second internal electrode 122 is spaced apart from the third surface 3 and exposed through the fourth surface 4 ) can be exposed. A first external electrode 131 is disposed on the third surface 3 of the body and connected to the first internal electrode 121, and a second external electrode 132 is disposed on the fourth surface 4 of the body to make the second external electrode 131 connected to the first internal electrode 121. 2 may be connected to the internal electrode 122 .

즉, 제1 내부 전극(121)은 제2 외부 전극(132)과는 연결되지 않고 제1 외부 전극(131)과 연결되며, 제2 내부 전극(122)은 제1 외부 전극(131)과는 연결되지 않고 제2 외부 전극(132)과 연결된다. 따라서, 제1 내부 전극(121)은 제4 면(4)에서 일정거리 이격되어 형성되고, 제2 내부 전극(122)은 제3 면(3)에서 일정거리 이격되어 형성될 수 있다. That is, the first internal electrode 121 is connected to the first external electrode 131 without being connected to the second external electrode 132, and the second internal electrode 122 is not connected to the first external electrode 131. It is connected to the second external electrode 132 without being connected. Accordingly, the first internal electrode 121 may be formed to be spaced apart from the fourth surface 4 by a predetermined distance, and the second internal electrode 122 may be formed to be spaced apart from the third surface 3 by a predetermined distance.

이때, 제1 및 제2 내부 전극(121, 122)은 중간에 배치된 유전체층(111)에 의해 서로 전기적으로 분리될 수 있다. In this case, the first and second internal electrodes 121 and 122 may be electrically separated from each other by the dielectric layer 111 disposed in the middle.

바디(110)는 제1 내부 전극(121)이 인쇄된 세라믹 그린 시트와 제2 내부 전극(122)이 인쇄된 세라믹 그린 시트를 번갈아 적층한 후, 소성하여 형성할 수 있다.The body 110 may be formed by alternately stacking ceramic green sheets on which the first internal electrodes 121 are printed and ceramic green sheets on which the second internal electrodes 122 are printed, and then firing them.

내부 전극(121, 122)을 형성하는 재료는 특별히 제한되지 않으며, 전기 전도성이 우수한 재료를 사용할 수 있다. 예를 들어, 내부 전극(121, 122)은 니켈(Ni), 구리(Cu), 팔라듐(Pd), 은(Ag), 금(Au), 백금(Pt), 주석(Sn), 텅스텐(W), 티타늄(Ti) 및 이들의 합금 중 하나 이상을 포함할 수 있다. Materials forming the internal electrodes 121 and 122 are not particularly limited, and materials having excellent electrical conductivity may be used. For example, the internal electrodes 121 and 122 may include nickel (Ni), copper (Cu), palladium (Pd), silver (Ag), gold (Au), platinum (Pt), tin (Sn), or tungsten (W ), titanium (Ti), and alloys thereof.

또한, 내부 전극(121, 122)은 니켈(Ni), 구리(Cu), 팔라듐(Pd), 은(Ag), 금(Au), 백금(Pt), 주석(Sn), 텅스텐(W), 티타늄(Ti) 및 이들의 합금 중 하나 이상을 포함하는 내부 전극용 도전성 페이스트를 세라믹 그린 시트에 인쇄하여 형성할 수 있다. 상기 내부 전극용 도전성 페이스트의 인쇄 방법은 스크린 인쇄법 또는 그라비아 인쇄법 등을 사용할 수 있으며, 본 발명이 이에 한정되는 것은 아니다.In addition, the internal electrodes 121 and 122 include nickel (Ni), copper (Cu), palladium (Pd), silver (Ag), gold (Au), platinum (Pt), tin (Sn), tungsten (W), It may be formed by printing a conductive paste for internal electrodes containing at least one of titanium (Ti) and alloys thereof on a ceramic green sheet. A screen printing method or a gravure printing method may be used as a method of printing the conductive paste for the internal electrode, but the present invention is not limited thereto.

일 실시예에서, 내부 전극(121, 122)은 Ni을 포함할 수 있다. 이 경우 후술할 본 발명의 제1 전극층(131a, 132a)에 포함된 구리(Cu), 니켈(Ni) 및 이들의 합금 중 하나 이상과 합금을 형성하거나 금속 접합을 통하여 전기적 연결성을 향상시킬 수 있다.In one embodiment, the internal electrodes 121 and 122 may include Ni. In this case, electrical connectivity may be improved by forming an alloy with at least one of copper (Cu), nickel (Ni), and alloys thereof included in the first electrode layers 131a and 132a to be described later, or through metal bonding. .

외부 전극(131, 132)은 바디(110)의 제3 면(3) 및 제4 면(4)에 배치될 수 있다. 외부 전극(131, 132)은 바디(110)의 제3 및 제4 면(3, 4)에 각각 배치되어, 제1 및 제2 내부 전극(121, 122)과 각각 연결된 제1 및 제2 외부 전극(131, 132)을 포함할 수 있다. The external electrodes 131 and 132 may be disposed on the third and fourth surfaces 3 and 4 of the body 110 . The external electrodes 131 and 132 are disposed on the third and fourth surfaces 3 and 4 of the body 110, respectively, and the first and second external electrodes 121 and 122 are respectively connected. Electrodes 131 and 132 may be included.

본 실시 형태에서는 적층형 전자 부품(100)이 2개의 외부 전극(131, 132)을 갖는 구조를 설명하고 있지만, 외부 전극(131, 132)의 개수나 형상 등은 내부 전극(121, 122)의 형태나 기타 다른 목적에 따라 바뀔 수 있을 것이다. In this embodiment, a structure in which the multilayer electronic component 100 has two external electrodes 131 and 132 is described, but the number and shape of the external electrodes 131 and 132 depend on the shape of the internal electrodes 121 and 122. It may be changed for other purposes.

또한, 내부 전극(121, 122)의 평균 두께(te)는 특별히 한정할 필요는 없다. 예를 들어, 내부 전극(121, 122)의 평균 두께(te)는 0.2μm 이상 2μm 이하일 수 있다. In addition, the average thickness te of the internal electrodes 121 and 122 does not need to be particularly limited. For example, the average thickness (te) of the internal electrodes 121 and 122 may be 0.2 μm or more and 2 μm or less.

다만, 일반적으로 내부 전극을 0.6μm 미만의 두께로 얇게 형성하는 경우, 특히 내부 전극의 두께가 0.35μm 이하인 경우에는 신뢰성이 저하될 우려가 있었다. However, in general, when the thickness of the internal electrode is less than 0.6 μm, and particularly when the thickness of the internal electrode is 0.35 μm or less, reliability may be deteriorated.

본 발명의 일 실시형태에 따르면, 제1 전극층(131a, 132a)의 평균 두께가 1 μm 이상 10μm 이하를 만족하기 때문에, 내부 전극(121, 122)의 평균 두께가 0.35μm 이하인 경우에도 우수한 신뢰성을 확보할 수 있다. According to one embodiment of the present invention, since the average thickness of the first electrode layers 131a and 132a satisfies 1 μm or more and 10 μm or less, excellent reliability can be obtained even when the average thickness of the internal electrodes 121 and 122 is 0.35 μm or less. can be secured

따라서, 내부 전극(121, 122)의 두께가 평균 0.35μm 이하인 경우에 본 발명에 따른 효과가 보다 현저해질 수 있으며, 적층형 전자 부품의 소형화 및 고용량화를 보다 용이하게 달성할 수 있다. Therefore, when the average thickness of the internal electrodes 121 and 122 is 0.35 μm or less, the effect according to the present invention may be more remarkable, and miniaturization and high capacity of the multilayer electronic component may be more easily achieved.

상기 내부 전극(121, 122)의 평균 두께(te)는 내부 전극(121, 122)의 평균 두께를 의미할 수 있다. The average thickness te of the internal electrodes 121 and 122 may mean the average thickness of the internal electrodes 121 and 122 .

내부 전극(121, 122)의 평균 두께는 바디(110)의 길이 및 두께 방향(L-T) 단면을 1만 배율의 주사전자현미경(SEM, Scanning Electron Microscope)으로 이미지를 스캔하여 측정할 수 있다. 보다 구체적으로, 스캔된 이미지에서 하나의 내부 전극을 길이 방향으로 등간격인 30개의 지점에서 그 두께를 측정하여 평균값을 측정할 수 있다. 상기 등간격인 30개의 지점은 용량 형성부(Ac)에서 지정될 수 있다. 또한, 이러한 평균값 측정을 10개의 내부 전극으로 확장하여 평균값을 측정하면, 내부 전극의 평균 두께를 더욱 일반화할 수 있다.The average thickness of the internal electrodes 121 and 122 may be measured by scanning an image of a cross section of the body 110 in the longitudinal and thickness directions (L-T) with a scanning electron microscope (SEM) at a magnification of 10,000. More specifically, an average value may be measured by measuring the thickness of one internal electrode at 30 equally spaced points in the longitudinal direction in the scanned image. The 30 equally spaced points may be designated in the capacitance forming unit Ac. In addition, if the average value is measured by extending the average value measurement to 10 internal electrodes, the average thickness of the internal electrodes can be further generalized.

외부 전극(131, 132)은 바디(110) 상에 배치되며 구리(Cu), 니켈(Ni) 및 이들의 합금 중 하나 이상을 포함하는 제1 전극층(131a, 132a), 제1 전극층 상에 배치되며 은(Ag)을 포함하고 팔라듐(Pd), 백금(Pt), 및 금(Au) 중 하나 이상을 더 포함하는 제2 전극층(131b, 132b)을 포함하고, 제1 전극층의 평균 두께는 1㎛ 이상 10㎛ 이하일 수 있다.The external electrodes 131 and 132 are disposed on the body 110 and disposed on first electrode layers 131a and 132a including at least one of copper (Cu), nickel (Ni), and alloys thereof, and the first electrode layer. and second electrode layers 131b and 132b including silver (Ag) and further including at least one of palladium (Pd), platinum (Pt), and gold (Au), and the average thickness of the first electrode layer is 1 It may be ㎛ or more and 10 ㎛ or less.

제1 전극층(131a, 132a)은 구리(Cu), 니켈(Ni) 및 이들의 합금 중 하나 이상을 포함함으로써 내부 전극과의 전기적 연결성을 확보하는 역할을 수행할 수 있다. 즉, 제1 전극층(131a, 132a)은 바디(110)의 제2 방향의 일면을 통해 교대로 노출된 제1 및 제2 내부 전극(121, 122)과 각각 접촉되어 직접적으로 연결됨으로써 제1 및 제2 외부 전극(131, 132)과 제1 및 제2 내부 전극(121, 122) 간의 전기적 도통을 확보한다. The first electrode layers 131a and 132a may include at least one of copper (Cu), nickel (Ni), and alloys thereof to secure electrical connectivity with internal electrodes. That is, the first electrode layers 131a and 132a contact and are directly connected to the first and second internal electrodes 121 and 122 alternately exposed through one surface of the body 110 in the second direction, respectively, so that the first and second electrode layers 131a and 132a are directly connected to each other. Electrical conduction between the second external electrodes 131 and 132 and the first and second internal electrodes 121 and 122 is ensured.

특히, 제1 및 제2 내부 전극이 Ni을 포함하는 경우 제1 전극층의 구리(Cu)와 상호 확산을 통한 합금을 형성하여 전기적 연결성을 향상시킬 수 있다. 따라서, 제1 전극층에 포함되는 니켈(Ni) 및 구리(Cu)-니켈(Ni) 합금은 내부 전극으로부터 확산하여 형성된 것일 수 있다.In particular, when the first and second internal electrodes include Ni, electrical connectivity may be improved by forming an alloy with copper (Cu) of the first electrode layer through mutual diffusion. Accordingly, the nickel (Ni) and copper (Cu)-nickel (Ni) alloy included in the first electrode layer may be formed by diffusion from the internal electrode.

본 발명의 일 실시 형태에 따르면, 제1 전극층(131a, 132a)은 글래스를 포함하지 않을 수 있다.According to one embodiment of the present invention, the first electrode layers 131a and 132a may not include glass.

종래에는, 제1 전극층을 글래스 및 도전성 금속 분말을 포함한 페이스트를 소성하여 형성하는 시도가 있었다. Conventionally, there has been an attempt to form the first electrode layer by firing a paste containing glass and conductive metal powder.

이 경우, 700~800℃정도의 높은 온도에서 소성하므로 바디(110)에 과도한 응력을 발생시킬 수 있다. In this case, since it is fired at a high temperature of about 700 to 800 ° C., excessive stress may be generated in the body 110 .

특히, 제1 전극층이 바디(110)와 접하는 면에 응력이 집중되므로 제1 전극층과 바디(110)가 접하는 면과 제1 전극층과 바디가 접하지 않는 면의 응력에 큰 차이가 발생 할 수 있다. 이렇게 바디(110)에 응력이 불균일하게 집중되는 경우, 적층형 전자 부품(100)은 휨 응력을 받게 되어 크랙이 발생할 수 있다.In particular, since the stress is concentrated on the surface where the first electrode layer contacts the body 110, a large difference may occur between the surface where the first electrode layer and the body 110 come into contact and the surface where the first electrode layer and the body do not come into contact. . In this way, when stress is unevenly concentrated on the body 110, the multilayer electronic component 100 is subjected to bending stress, and cracks may occur.

따라서, 본 발명의 일 실시형태에 따르면, 제1 전극층(131a, 132a)은 글래스를 포함하지 않고 저온에서 형성됨으로써, 바디(110)의 특정 부분에 응력이 집중되는 현상을 억제하여 적층형 전자 부품(100)에 발생하는 크랙을 억제할 수 있다.Therefore, according to an embodiment of the present invention, the first electrode layers 131a and 132a do not contain glass and are formed at a low temperature, thereby suppressing a phenomenon in which stress is concentrated in a specific portion of the body 110, and thereby forming a multilayer electronic component ( 100) can be suppressed.

제1 전극층(131a, 132a)을 글래스를 포함하지 않고 저온에서 형성하는 방법은 다양할 수 있다. There may be various methods of forming the first electrode layers 131a and 132a at a low temperature without including glass.

예를 들면 제1 전극층을 도금법, 스퍼터링 공법 등을 통해 형성할 수 있으며, 100nm 이하의 구리(Cu) 입자를 용매에 분산 시켜 바디의 표면에 도포한 후 300℃ 이하의 온도에서 소성할 수도 있다. For example, the first electrode layer may be formed through a plating method, a sputtering method, etc., and copper (Cu) particles of 100 nm or less may be dispersed in a solvent, applied to the surface of the body, and then fired at a temperature of 300 ° C or less.

이때, 100nm 이하의 구리(Cu) 입자는 300℃ 이하의 온도에서도 글래스 없이 소결될 수 있다. 따라서, 외부 전극의 제1 전극층(131a, 132a)를 상대적으로 저온에서 형성할 수 있으므로, 가열-냉각에 따른 열팽창에 의한 응력이 바디(110)에 적게 전달 될 수 있다.At this time, copper (Cu) particles of 100 nm or less may be sintered without glass even at a temperature of 300 ° C or less. Accordingly, since the first electrode layers 131a and 132a of the external electrodes can be formed at a relatively low temperature, less stress due to thermal expansion due to heating and cooling can be transmitted to the body 110 .

한편, 100nm 이하의 구리(Cu) 입자를 소성하여 제1 전극층(131a, 132a)를 형성하는 경우, 소성후 제1 전극층(131a, 132a)에 포함되는 구리(Cu) 입자는 서로 응집되어 응집체를 형성할 수 있으며, 구리(Cu) 응집체의 평균 직경은 200nm 이하를 만족할 수 있다. 따라서, 일 실시예에서, 제1 전극층(131a, 132a)는 구리(Cu) 응집체를 포함하며, 상기 구리(Cu) 응집체의 평균 직경은 200nm 이하일 수 있다.Meanwhile, when copper (Cu) particles of 100 nm or less are fired to form the first electrode layers 131a and 132a, after firing, the copper (Cu) particles included in the first electrode layers 131a and 132a aggregate with each other to form aggregates. may be formed, and the average diameter of the copper (Cu) agglomerates may satisfy 200 nm or less. Accordingly, in one embodiment, the first electrode layers 131a and 132a include copper (Cu) agglomerates, and the average diameter of the copper (Cu) agglomerates may be 200 nm or less.

구리(Cu) 응집체의 평균 직경은, 적층형 전자 부품을 폭 방향(제3 방향) 중앙의 위치까지 연마하여 길이 방향 및 두께 방향 단면(L-T 단면)을 노출시킨 후, 제1 및 제2 전극층을 두께 방향으로 5등분한 영역들 중 중앙에 배치된 영역을 주사전자현미경(SEM)으로 이미지를 촬영한 후 ImageJ 프로그램을 통해 측정한 최대 페렛 직경을 평균한 값일 수 있다. 한편, 페렛(Feret) 직경은 금속 입자의 접선 쌍들 사이의 거리를 의미할 수 있으며, 최대 페렛 직경은 금속 입자의 접선 쌍들 사이의 최대거리를 측정한 값을 의미할 수 있다. 다만, 본 발명이 이에 제한되는 것은 아니며 최소 페렛 직경인 경우여도 무방하다.The average diameter of the copper (Cu) agglomerate is determined by polishing the multilayer electronic component to a central position in the width direction (third direction) to expose longitudinal and thickness direction cross sections (L-T cross sections), and then first and second electrode layers are formed in thickness. It may be an average value of maximum ferret diameters measured through an ImageJ program after taking images of a region disposed in the center among regions divided into 5 equal parts in the direction using a scanning electron microscope (SEM). Meanwhile, the Feret diameter may mean a distance between tangential pairs of metal particles, and the maximum Feret diameter may mean a value obtained by measuring a maximum distance between tangential pairs of metal particles. However, the present invention is not limited thereto and may be the case of the minimum ferret diameter.

따라서, 일 실시예에 따르면, 제1 전극층(131a, 132a)은 글래스를 포함하지 않으므로 상기 구리(Cu), 니켈(Ni) 및 이들의 합금 중 하나 이상의 함량은 제1 전극층에 포함되는 원소의 전체 몰수 대비 0.95 이상일 수 있다. 즉, 불순물을 제외하면, 제1 전극층(131a, 132a)는 실질적으로 구리(Cu), 니켈(Ni) 및 이들의 합금 중 하나 이상으로 이루어질 수 있다.Therefore, according to one embodiment, since the first electrode layers 131a and 132a do not contain glass, the content of one or more of the copper (Cu), nickel (Ni), and alloys thereof is the total of the elements included in the first electrode layer. It may be 0.95 or more relative to the number of moles. That is, except for impurities, the first electrode layers 131a and 132a may be substantially made of at least one of copper (Cu), nickel (Ni), and alloys thereof.

도 5는 도 2의 K1 영역에 대한 확대도 이다.FIG. 5 is an enlarged view of region K1 of FIG. 2 .

도 5를 참조하면, 일 실시예에서, 제1 전극층(131a, 132a)의 평균 두께는 1㎛ 이상 10㎛ 이하일 수 있다. 제1 전극층(131a, 132a)의 평균 두께가 1㎛ 미만인 경우 내부 전극과의 연결성을 확보할 수 없어 적층형 전자 부품(100)이 충분한 용량을 가질 수 없다.Referring to FIG. 5 , in one embodiment, the average thickness of the first electrode layers 131a and 132a may be greater than or equal to 1 μm and less than or equal to 10 μm. When the average thickness of the first electrode layers 131a and 132a is less than 1 μm, connectivity with internal electrodes cannot be secured, and thus the multilayer electronic component 100 cannot have sufficient capacity.

반면 제1 전극층의 평균 두께가 10㎛를 초과하는 경우 제1 전극층을 형성할 때 바디(110)에 가해지는 응력의 불균일성이 증가하여 적층형 전자 부품에 크랙을 발생시킬 수 있다. On the other hand, when the average thickness of the first electrode layer exceeds 10 μm, non-uniformity of stress applied to the body 110 increases during formation of the first electrode layer, which may cause cracks in the multilayer electronic component.

따라서, 본 발명의 일 실시형태에 따른 적층형 전자 부품은 제1 전극층의 평균 두께를 1㎛ 이상 10㎛ 이하로 조절함으로써, 충분한 단위 부피당 용량을 가지면서도 바디(110)의 가해지는 응력의 불균일성을 감소시켜 적층형 전자 부품에 크랙이 발생하는 것을 억제하고, 기판에 실장하는 경우 고착 강도를 향상시킬 수 있다.Therefore, in the multilayer electronic component according to an embodiment of the present invention, by adjusting the average thickness of the first electrode layer to 1 μm or more and 10 μm or less, the non-uniformity of stress applied to the body 110 is reduced while having sufficient capacity per unit volume. It is possible to suppress cracks from occurring in the multilayer electronic component and to improve adhesion strength when mounted on a board.

제1 전극층(131a, 132a)의 평균 두께는 제3 방향 중앙에서 제1 및 제2 방향으로 절단한 단면을 관찰하여 측정될 수 있으며, 제3 면 또는 제4 면 상에 배치된 두께 방향으로 등간격인 5개 지점에서 측정한 제1 전극층(131a, 132a)의 제1 방향 크기를 평균한 값일 수 있다. 구체적으로, 바디의 폭 방향(제3 방향) 중앙에서 길이 방향(제2 방향) 및 두께 방향(제1 방향)으로 절단한 단면(L-T 단면)에서, 최하부에 배치된 내부 전극에서부터 최상부에 배치된 내부 전극(121)까지 두께 방향으로 균등한 간격을 가지는 5개 지점(P1, P2, P3, P4, P5)에서 제1 전극층(131a, 132a)의 제1 방향 크기의 평균값일 수 있다.The average thickness of the first electrode layers 131a and 132a may be measured by observing cross sections cut in the first and second directions from the center in the third direction, and are equally spaced in the thickness direction disposed on the third or fourth surface. It may be an average value of sizes of the first electrode layers 131a and 132a measured at five different points in the first direction. Specifically, in the cross section (L-T cross section) cut in the length direction (second direction) and thickness direction (first direction) from the center of the width direction (third direction) of the body, from the internal electrode disposed at the bottom to the top disposed It may be an average value of sizes of the first electrode layers 131a and 132a in the first direction at five points P1 , P2 , P3 , P4 , and P5 having equal intervals in the thickness direction up to the internal electrode 121 .

도 6은 도 2에 대응하는 본 발명의 일 실시예에 따른 적층형 전자 부품의 단면도이다.FIG. 6 is a cross-sectional view of a multilayer electronic component corresponding to FIG. 2 according to an exemplary embodiment.

도 6을 참조하면, 일 실시예에서, 바디(110)는 상기 유전체층(111)을 사이에 두고 배치되는 상기 제1 및 제2 내부 전극(121, 122)을 포함하여 용량이 형성되는 용량 형성부(Ac) 및 상기 용량 형성부의 제1 방향 상면 및 하면에 배치되는 커버부(112, 113)를 포함하고, 커버부 중에서, 상기 제1 전극층으로 덮혀있는 영역(A)에서 측정한 평균 잔류 응력의 값을 Sa, 상기 제1 전극층으로 덮혀있지 않은 영역(B)에서 측정한 평균 잔류 응력의 값을 Sb라 할 때, {(Sa-Sb)/Sb}ⅹ100의 값은 0.20 이하일 수 있다.Referring to FIG. 6 , in one embodiment, the body 110 includes the first and second internal electrodes 121 and 122 disposed with the dielectric layer 111 interposed therebetween to form a capacitance forming portion. (Ac) and the cover parts 112 and 113 disposed on the upper and lower surfaces of the capacitance forming part in the first direction, and the average residual stress measured in the area (A) covered by the first electrode layer among the cover parts When the value of Sa and the value of average residual stress measured in the region B not covered by the first electrode layer are Sb, the value of {(Sa-Sb)/Sb}x100 may be 0.20 or less.

이에 따라, 바디(110)의 커버부(112, 113)의 잔류 응력의 불균형을 최소화 하여 적층형 전자 부품에 크랙이 발생하는 현상을 억제할 수 있다.Accordingly, by minimizing the imbalance of residual stress of the cover parts 112 and 113 of the body 110, it is possible to suppress the occurrence of cracks in the multilayer electronic component.

이때, 제1 전극층으로 덮여있는 영역(A)은 폭 방향 중앙부에서 절단한 길이-두께 방향 단면(L-T 단면)에서, 제1 전극층으로 덮인 커버부의 중앙부 영역을 의미할 수 있으며, 제2 전극층으로 덮여있지 않은 영역(B)은 제1 전극층에 덮여 있지 않은 커버부의 영역 중 제1 전극층으로 덮여 있는 영역(A)과 인접한 영역을 의미할 수 있다. 또한 Sa 및 Sb는 A 및 B 각 영역의 임의의 5개 지점에서 라만 쉬프트(Raman Shift) 분석을 통해 측정한 평균값일 수 있다.At this time, the area A covered with the first electrode layer may refer to a central area of the cover part covered with the first electrode layer in the length-thickness direction cross section (L-T cross section) cut at the central portion in the width direction, and is covered with the second electrode layer. The area B not covered by the first electrode layer may refer to an area adjacent to the area A covered by the first electrode layer among the areas of the cover unit not covered by the first electrode layer. In addition, Sa and Sb may be average values measured through Raman shift analysis at five arbitrary points in each area of A and B.

제2 전극층(131b, 132b)은 상기 제1 전극층 상에 배치되며 은(Ag)을 포함하고, 이에 더하여 팔라듐(Pd)를 포함할 수 있다. The second electrode layers 131b and 132b are disposed on the first electrode layer and may include silver (Ag) and, in addition, palladium (Pd).

제2 전극층은 산화를 방지하고 수분 및 수소의 침투를 막는 역할을 수행할 수 있다. 또한, 제2 전극층은 은(Ag)을 포함하므로, 주석(Sn)을 포함하는 솔더 없이도 은(Ag) 및 수지를 포함한 도전성 접착제에 의해 기판에 실장 될 수 있다.The second electrode layer may play a role of preventing oxidation and preventing penetration of moisture and hydrogen. In addition, since the second electrode layer contains silver (Ag), it can be mounted on the board with a conductive adhesive containing silver (Ag) and a resin without solder containing tin (Sn).

이에 따라 고온-저온 Cycle에서 외부 전극과 솔더의 열팽창률 차이에 의한 스트레스로 솔더 크랙이 발생하는 문제점을 해결할 수 있다. Accordingly, it is possible to solve the problem of solder cracking due to stress caused by the difference in thermal expansion coefficient between the external electrode and the solder in the high-low temperature cycle.

한편, 제2 전극층이 은(Ag)으로만 구성되거나 은(Ag)의 함량이 높아지는 경우 이온 마이그레이션이 발생하는 문제점이 발생할 수 있다. Meanwhile, when the second electrode layer is made of only silver (Ag) or the content of silver (Ag) is high, ion migration may occur.

따라서, 제2 전극층(131b, 132b)는 팔라듐(Pd)을 더 포함함으로써 이온 마이그레이션의 발생을 억제할 수 있으며, 상기 팔라듐(Pd)는 이온 마이그레이션을 방지할 수 있는 다른 금속, 예컨데 백금(Pt) 이나 금(Au) 등으로 대체 되거나 혼합될 수 있다.Accordingly, the second electrode layers 131b and 132b may suppress ion migration by further including palladium (Pd), and the palladium (Pd) may be formed of another metal capable of preventing ion migration, such as platinum (Pt). It can be replaced or mixed with gold (Au) or the like.

일 실시예에서, 제2 전극층(131b, 132b)은 글래스를 더 포함할 수 있다. 글래스는 페이스트를 도포 및 소성하여 제2 전극층(131b, 132b)을 형성할 때, 은(Ag) 및 팔라듐(Pd) 금속의 소결 속도를 제어하고, 기판과의 접착성을 확보하는 역할을 수행할 수 있다.In one embodiment, the second electrode layers 131b and 132b may further include glass. When the second electrode layers 131b and 132b are formed by applying and firing the paste, the glass controls the sintering speed of silver (Ag) and palladium (Pd) metals and serves to secure adhesion with the substrate. can

글래스 성분은 산화물들이 혼합된 조성일 수 있으며, 특별히 제한되는 것은 아니나 규소 산화물, 붕소 산화물, 알루미늄 산화물, 전이금속 산화물, 알칼리 금속 산화물 및 알칼리 토금속 산화물로 이루어진 군으로부터 선택된 하나 이상일 수 있다. 상기 전이금속은 아연(Zn), 티타늄(Ti), 바나듐(V), 망간(Mn), 철(Fe) 및 니켈(Ni)로 이루어진 군으로부터 선택되고, 상기 알칼리 금속은 리튬(Li), 나트륨(Na) 및 칼륨(K)으로 이루어진 군으로부터 선택되며, 상기 알칼리 토금속은 마그네슘(Mg), 칼슘(Ca), 스트론튬(Sr) 및 바륨(Ba)으로 이루어진 군으로부터 선택된 하나 이상일 수 있다.The glass component may be a mixture of oxides, and may include one or more selected from the group consisting of silicon oxide, boron oxide, aluminum oxide, transition metal oxide, alkali metal oxide, and alkaline earth metal oxide, although it is not particularly limited thereto. The transition metal is selected from the group consisting of zinc (Zn), titanium (Ti), vanadium (V), manganese (Mn), iron (Fe) and nickel (Ni), and the alkali metal is lithium (Li), sodium It is selected from the group consisting of (Na) and potassium (K), and the alkaline earth metal may be one or more selected from the group consisting of magnesium (Mg), calcium (Ca), strontium (Sr), and barium (Ba).

일 실시예에서, 제2 전극층(131b, 132b)은 구리(Cu)를 더 포함할 수 있다. 이에 따라, 제2 전극층에 포함되는 팔라듐(Pd)과 합금을 형성하여 제1 전극층(131a, 132a)과 제2 전극층(131b, 132b) 사이의 결합력을 향상시킬 수 있다. In one embodiment, the second electrode layers 131b and 132b may further include copper (Cu). Accordingly, bonding strength between the first electrode layers 131a and 132a and the second electrode layers 131b and 132b may be improved by forming an alloy with palladium (Pd) included in the second electrode layer.

제2 전극층에 포함되는 구리(Cu)는 제2 전극층을 형성할 때 포함되는 도전성 페이스트에 구리를 포함시킴에 따라 형성된 것일 수 있고, 은(Ag) 및 팔라듐(Pd)을 포함하는 도전성 페이스트를 구리(Cu)를 포함하는 제1 전극층(131a, 132a) 상에 도포한 후 소성하는 과정에서 제1 전극층에서부터 제2 전극층(132, 142)으로 확산되어 형성된 것일 수 있다. Copper (Cu) included in the second electrode layer may be formed by including copper in a conductive paste included when forming the second electrode layer, and a conductive paste containing silver (Ag) and palladium (Pd) is (Cu) may be formed by being diffused from the first electrode layer to the second electrode layers 132 and 142 in the process of being coated on the first electrode layers 131a and 132a and then firing.

일 실시예에서, 제2 전극층(131b, 132b)은 구리(Cu)-팔라듐(Pd) 합금을 포함할 수 있다. 상기 구리(Cu)-팔라듐(Pd) 합금은 제1 전극층에 포함되는 구리(Cu)와 제2 전극층에 포함되는 팔라듐(Pd)이 소성 단계에서 상호 확산 및 반응하여 형성될 수 있으므로 제1 전극층이 글래스를 포함하지 않아도 제2 전극층과 높은 접착력을 확보할 수 있다.In one embodiment, the second electrode layers 131b and 132b may include a copper (Cu)-palladium (Pd) alloy. The copper (Cu)-palladium (Pd) alloy can be formed by mutual diffusion and reaction of copper (Cu) included in the first electrode layer and palladium (Pd) included in the second electrode layer in the firing step, so that the first electrode layer Even without including glass, it is possible to secure a high adhesive strength with the second electrode layer.

이때, 구리(Cu)-팔라듐(Pd) 합금의 함량은 제2 전극층의 외표면에서 제2 전극층 및 상기 제1 전극층의 계면으로 갈수록 증가할 수 있다. In this case, the content of the copper (Cu)-palladium (Pd) alloy may increase from the outer surface of the second electrode layer toward the interface between the second electrode layer and the first electrode layer.

제2 전극층(131b, 132b)에 포함된 팔라듐은 제1 전극층(131a, 132a)을 향하여 확산되면서 제1 전극층(131a, 132a)과의 계면에 가장 많이 분포될 수 있으며, 이에 따라 계면에 구리(Cu)-팔라듐(Pd) 금속간 화합물(131b, 132b)이 충분하게 형성되므로 제1 전극층 및 제2 전극층 사이의 접착력을 더욱 강하게 할 수 있다.Palladium contained in the second electrode layers 131b and 132b can be distributed the most at the interface with the first electrode layers 131a and 132a while being diffused toward the first electrode layers 131a and 132a, and accordingly, copper ( Since the Cu)-palladium (Pd) intermetallic compounds 131b and 132b are sufficiently formed, adhesion between the first electrode layer and the second electrode layer may be further strengthened.

한편, 제1 전극층(131a, 132b) 및 제2 전극층(131b, 132b)의 성분은 SEM-EDS(Scanning Electron Microscope - Energy Dispersive X-ray Spectroscopy)를 이용하여 관찰한 화상으로부터 산출한 것일 수 있다. 구체적으로, 적층형 전자 부품을 폭 방향(제3 방향) 중앙의 위치까지 연마하여 길이 방향 및 두께 방향 단면(L-T 단면)을 노출시킨 후, 제1 및 제2 전극층을 두께 방향으로 5등분한 영역들 중 중앙에 배치된 영역을 EDS를 이용하여 제1 및 제2 전극층에 포함된 각 원소들의 성분, at%, 및 wt%를 측정할 수 있다.Meanwhile, the components of the first electrode layers 131a and 132b and the second electrode layers 131b and 132b may be calculated from images observed using a scanning electron microscope-energy dispersive X-ray spectroscopy (SEM-EDS). Specifically, regions in which the first and second electrode layers are divided into 5 equal portions in the thickness direction after exposing cross sections (L-T cross sections) in the longitudinal and thickness directions by polishing the multilayer electronic component to a central position in the width direction (third direction) Components, at%, and wt% of each element included in the first and second electrode layers may be measured by using EDS in a region disposed in the center of the first and second electrode layers.

적층형 전자 부품(100)의 사이즈는 특별히 한정할 필요는 없다. The size of the multilayer electronic component 100 does not need to be particularly limited.

다만, 소형화 및 고용량화를 동시에 달성하기 위해서는 유전체층 및 내부 전극의 두께를 얇게 하여 적층수를 증가시켜야 하기 때문에, 0603 (길이×폭, 0.6mm×0.3mm) 이하의 사이즈를 가지는 적층형 전자 부품(100)에서 본 발명에 따른 신뢰성 및 파괴 전압 향상 효과가 보다 현저해질 수 있다. However, in order to achieve miniaturization and high capacity at the same time, since the thickness of the dielectric layer and the internal electrode must be increased to increase the number of layers, the multilayer electronic component 100 having a size of 0603 (length × width, 0.6 mm × 0.3 mm) or less In this case, the effect of improving reliability and breakdown voltage according to the present invention can be more remarkable.

따라서, 제조 오차, 외부 전극 크기 등을 고려하면 적층형 전자 부품(100)의 길이가 0.66mm 이하이고, 폭이 0.33mm 이하인 경우, 본 발명에 따른 신뢰성 향상 효과가 보다 현저해질 수 있다. 여기서, 적층형 전자 부품(100)의 길이는 적층형 전자 부품(100)의 제2 방향 최대 크기를 의미하며, 적층형 전자 부품(100)의 폭은 적층형 전자 부품(100)의 제3 방향 최대 크기를 의미할 수 있다. Therefore, when the length of the multilayer electronic component 100 is 0.66 mm or less and the width is 0.33 mm or less, considering manufacturing errors, external electrode sizes, etc., the reliability improvement effect according to the present invention may be more remarkable. Here, the length of the multilayer electronic component 100 means the maximum size of the multilayer electronic component 100 in the second direction, and the width of the multilayer electronic component 100 means the maximum size of the multilayer electronic component 100 in the third direction. can do.

(실시예)(Example)

하기 표 1은 글래스를 포함하지 않는 제1 전극층의 평균 두께를 변화시켜가며 용량특성, 응력 변화, 크랙 발생여부, 실장 후 고착강도를 측정 및 평가하여 나타낸 것이다. Table 1 below shows capacitance characteristics, stress change, crack occurrence, and post-mounting adhesion strength measured and evaluated while changing the average thickness of the first electrode layer not including glass.

제1 전극층의 평균 두께는 상술한 바와 같이 제3 면 또는 제4 면 상에 배치된 두께 방향으로 등간격인 5개 지점에서 측정한 제1 전극층(131a, 132a)의 제1 방향 크기를 평균한 값이다.As described above, the average thickness of the first electrode layer is a value obtained by averaging the sizes of the first electrode layers 131a and 132a in the first direction measured at five equally spaced points in the thickness direction disposed on the third or fourth surface. am.

또한, SEM-EDS로 분석하여 제1 전극층이 구리(Cu), 니켈(Ni) 및 이들의 합금을 포함하고 Si, Ba, Zn, Ca 등의 글래스 성분을 포함하지 않는 것을 확인하였다.In addition, by analyzing with SEM-EDS, it was confirmed that the first electrode layer included copper (Cu), nickel (Ni), and alloys thereof, and did not include glass components such as Si, Ba, Zn, and Ca.

용량 특성은 완성된 칩의 용량을 1kHz, AC 1V 조건으로 측정하였을 때 용량 산포가 평균으로부터 30%이상 벗어난 시료가 1개 이상일 때 NG로 판정한다.For capacitance characteristics, when the capacitance of the finished chip is measured under the conditions of 1kHz and AC 1V, at least one sample whose capacitance distribution deviates from the average by 30% or more is judged as NG.

응력 변화는 적층형 전자 부품을 폭 방향(제3 방향) 중앙의 위치까지 연마하여 길이 방향 및 두께 방향 단면(L-T 단면)을 노출시킨 후, 제1 전극층에 덮혀있는 커버부의 중앙부 영역(A)의 임의의 5개 지점, 제1 전극층에 덮혀있지 않는 영역 중, 제1 전극층에 덮혀있는 커버부의 중앙부 영역(A)에 인접한 커버부의 영역(B)의 임의의 5개 지점에서 라만 쉬프트(Raman Shift) 분석을 통해 평균 잔류 응력(Sa, Sb)를 각각 계산하고 {(Sa-Sb)/Sb}ⅹ100의 값을 계산하였다.The stress change is determined by polishing the multilayer electronic component to a central position in the width direction (third direction) to expose the cross section (L-T cross section) in the length direction and thickness direction, and then randomly in the central region (A) of the cover part covered with the first electrode layer. Raman shift analysis at any five points in the region (B) of the cover portion adjacent to the central region (A) of the cover portion covered by the first electrode layer, among the five points of the region not covered by the first electrode layer. Average residual stresses (Sa, Sb) were calculated through and a value of {(Sa-Sb)/Sb}x100 was calculated.

크랙 발생여부는 시험번호 당 적층형 전자 부품 샘플 100개를 의 폭 및 두께 방향 단면(W-T 단면)을 외부 전극이 박리될 때까지 연마한 후 주사전자현미경 또는 광학현미경을 통해 관찰하여 크랙의 유무를 확인하였다.Whether or not cracks occur is observed through a scanning electron microscope or an optical microscope after polishing the cross section (W-T cross section) in the width and thickness direction of 100 samples of laminated electronic components per test number until the external electrode is peeled off to check the presence or absence of cracks. did

실장 후 고착 강도는 각 시험번호 당 기판에 실장된 적층형 전자 부품 샘플 100개에 대하여 -55℃~+125℃(Min. / Max. temperature에서 각 30min 유지)의 temperature cycle 후, Shear test에서 2mm 이상의 변형이 발생할 때까지의 최대 힘을 측정하여 평균값을 취했다.The adhesion strength after mounting is 2mm or more in the shear test after a temperature cycle of -55℃~+125℃ (maintaining 30min each at Min. / Max. temperature) for 100 stacked electronic component samples mounted on the board per each test number. The maximum force until deformation occurred was measured and the average value was taken.

시험번호test number 제1 전극층의 평균 두께(㎛)Average thickness of the first electrode layer (μm) 용량특성Capacity characteristics 응력변화stress change 크랙발생 여부Crack occurrence 실장 후 고착강도(N/mm2)Adhesion strength after mounting (N/mm 2 ) 1One 0.10.1 NG(50/100)NG(50/100) 0.1%0.1% 0%(0/100)0% (0/100) 24.524.5 22 0.50.5 NG(30/100)NG(30/100) 0.1%0.1% 0%(0/100)0% (0/100) 24.024.0 33 1One OKOK 0.13%0.13% 0%(0/100)0% (0/100) 25.225.2 44 22 OKOK 0.14%0.14% 0%(0/100)0% (0/100) 24.324.3 55 44 OKOK 0.15%0.15% 0%(0/100)0% (0/100) 23.423.4 66 66 OKOK 0.18%0.18% 0%(0/100)0% (0/100) 21.221.2 77 88 OKOK 0.20%0.20% 0%(0/100)0% (0/100) 20.320.3 88 1010 OKOK 0.20%0.20% 0%(0/100)0% (0/100) 18.818.8 99 1111 OKOK 0.23%0.23% 10%(10/100)10% (10/100) 9.59.5 1010 1313 OKOK 0.25%0.25% 30%(30/100)30% (30/100) 8.78.7 1111 1515 OKOK 0.25%0.25% 40%(40/100)40% (40/100) 8.38.3

시험번호 1 및 2는 제1 전극층의 평균 두께가 1㎛ 미만인 경우로, 내부 전극과의 연결성이 부족하여 용량 특성이 향상되지 않음을 확인할 수 있다.Test Nos. 1 and 2 are cases in which the average thickness of the first electrode layer is less than 1 μm, and it can be seen that the capacitance characteristics are not improved due to insufficient connectivity with the internal electrode.

시험번호 9 내지 11은 제1 전극층의 평균 두께가 10㎛를 초과하는 경우로, 용량특성은 우수하나 제1 전극층을 형성할 때 바디에 가해지는 과도한 응력의 집중으로 응력 변화 값이 크고 크랙 발생을 억제할 수 없음을 확인할 수 있다. 이에 따라 기판에 실장한 뒤의 고착 강도가 약해지는 것 또한 확인할 수 있다Test Nos. 9 to 11 are cases in which the average thickness of the first electrode layer exceeds 10 μm, and the capacitance characteristics are excellent, but the stress change value is large and cracks occur due to the concentration of excessive stress applied to the body when forming the first electrode layer. It can be seen that suppression is not possible. Accordingly, it can also be confirmed that the adhesion strength after mounting on the board is weakened.

시험번호 3 내지 8은 제1 전극층의 평균 두께가 1㎛ 이상 10㎛ 이하인 경우로, 내부 전극과의 연결성을 확보하여 용량특성이 우수하며, 제1 전극층을 형성할 때 바디에 가해지는 과도한 응력의 집중을 억제하여 크랙의 발생을 방지할 수 있음을 확인할 수 있다. 이에 따라 기판에 실장한 뒤에도 고착 강도가 우수함을 확인할 수 있다. Test Nos. 3 to 8 are cases in which the average thickness of the first electrode layer is 1 μm or more and 10 μm or less, and the capacity characteristics are excellent by securing connectivity with the internal electrode, and the excessive stress applied to the body when forming the first electrode layer It can be seen that the occurrence of cracks can be prevented by suppressing the concentration. Accordingly, it can be confirmed that the adhesion strength is excellent even after mounting on the board.

본 발명의 일 실시형태에서는 제1 전극층(131a, 132a)의 평균 두께를 1㎛ 이상 10㎛ 이하로 조절함으로써 용량 특성이 우수하고, 제1 전극층을 형성할 때 바디에 가해지는 과도한 응력의 집중을 억제하여 크랙의 발생을 방지하며, 이에 따라 기판에 실장된 뒤에도 고착 강도가 우수한 적층형 전자 부품(100)을 제공할 수 있다.In one embodiment of the present invention, by adjusting the average thickness of the first electrode layers 131a and 132a to 1 μm or more and 10 μm or less, capacitance characteristics are excellent, and excessive stress applied to the body when forming the first electrode layer is prevented from being concentrated. It suppresses the generation of cracks, and accordingly, it is possible to provide the multilayer electronic component 100 having excellent bonding strength even after being mounted on a board.

이상에서 본 발명의 실시 형태에 대하여 상세하게 설명하였지만 본 발명은 상술한 실시형태 및 첨부된 도면에 의해 한정되는 것이 아니며, 첨부된 청구범위에 의해 한정하고자 한다. 따라서, 청구범위에 기재된 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 당 기술분야의 통상의 지식을 가진 자에 의해 다양한 형태의 치환, 변형 및 변경이 가능할 것이며, 이 또한 본 발명의 범위에 속한다고 할 것이다.Although the embodiments of the present invention have been described in detail above, the present invention is not limited by the above-described embodiments and the accompanying drawings, and is intended to be limited by the appended claims. Therefore, various forms of substitution, modification, and change will be possible by those skilled in the art within the scope of the technical spirit of the present invention described in the claims, which also falls within the scope of the present invention. something to do.

또한, 본 개시에서 사용된 '일 실시예'라는 표현은 서로 동일한 실시예를 의미하지 않으며, 각각 서로 다른 고유한 특징을 강조하여 설명하기 위해서 제공된 것이다. 그러나, 상기 제시된 일 실시예들은 다른 일 실시예의 특징과 결합되어 구현되는 것을 배제하지 않는다. 예를 들어, 특정한 일 실시예에서 설명된 사항이 다른 일 실시예에서 설명되어 있지 않더라도, 다른 일 실시예에서 그 사항과 반대되거나 모순되는 설명이 없는 한, 다른 일 실시예에 관련된 설명으로 이해될 수 있다. In addition, the expression 'one embodiment' used in the present disclosure does not mean the same embodiment, and is provided to emphasize and describe different unique characteristics. However, one embodiment presented above is not excluded from being implemented in combination with features of another embodiment. For example, even if a matter described in one specific embodiment is not described in another embodiment, it can be understood as a description related to another embodiment, unless there is a description contradicting or contradicting the matter in the other embodiment. can

본 개시에서 사용된 용어는 단지 일 실시예를 설명하기 위해 사용된 것으로, 본 개시를 한정하려는 의도가 아니다. 이때, 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. Terms used in this disclosure are only used to describe one embodiment, and are not intended to limit the disclosure. In this case, singular expressions include plural expressions unless the context clearly indicates otherwise.

100: 적층형 전자 부품.
110: 바디
111: 유전체층
112, 113: 커버부
114, 115: 마진부
121, 122: 내부 전극
131, 132: 외부 전극
131a, 132a: 제1 전극층
131b, 132b: 제2 전극층100: stacked electronic components.
110: body
111: dielectric layer
112, 113: cover part
114, 115: margin part
121, 122: internal electrode
131, 132: external electrode
131a, 132a: first electrode layer
131b, 132b: second electrode layer

Claims (12)

유전체층 및 상기 유전체층을 사이에 두고 번갈아 배치되는 제1 및 제2 내부 전극을 포함하는 바디;
상기 바디 상에 배치되어 제1 내부 전극과 연결되는 제1 외부 전극; 및
상기 바디 상에 배치되어 제2 내부 전극과 연결되는 제2 외부 전극; 을 포함하며,
상기 제1 및 제2 외부 전극은
상기 바디 상에 배치되며 구리(Cu), 니켈(Ni) 및 이들의 합금 중 하나 이상을 포함하는 제1 전극층, 및
상기 제1 전극층 상에 배치되며 은(Ag)을 포함하고 팔라듐(Pd), 백금(Pt), 및 금(Au) 중 하나 이상을 더 포함하는 제2 전극층을 포함하고,
상기 제1 전극층은 글래스를 포함하지 않으며,
상기 제1 전극층의 평균 두께는 1㎛ 이상 10㎛ 이하인
적층형 전자 부품.
a body including a dielectric layer and first and second internal electrodes alternately disposed with the dielectric layer interposed therebetween;
a first external electrode disposed on the body and connected to a first internal electrode; and
a second external electrode disposed on the body and connected to a second internal electrode; Including,
The first and second external electrodes are
A first electrode layer disposed on the body and including at least one of copper (Cu), nickel (Ni), and alloys thereof, and
A second electrode layer disposed on the first electrode layer and including silver (Ag) and further including one or more of palladium (Pd), platinum (Pt), and gold (Au),
The first electrode layer does not contain glass,
The average thickness of the first electrode layer is 1 μm or more and 10 μm or less
Stacked electronic components.
 제1항에 있어서,
상기 제1 전극층에 포함되는 상기 구리(Cu), 니켈(Ni) 및 이들의 합금 중 하나 이상의 함량은 제1 전극층에 포함되는 원소의 전체 몰수 대비 0.95 이상인
적층형 전자 부품.
According to claim 1,
The content of one or more of the copper (Cu), nickel (Ni), and alloys thereof included in the first electrode layer is 0.95 or more compared to the total number of moles of elements included in the first electrode layer.
Stacked electronic components.
 제1항에 있어서,
상기 제1 전극층은 구리(Cu) 응집체를 포함하며, 상기 구리(Cu) 응집체의 평균 직경은 200nm 이하인
적층형 전자 부품.
According to claim 1,
The first electrode layer includes copper (Cu) aggregates, and the average diameter of the copper (Cu) aggregates is 200 nm or less.
Stacked electronic components.
 제1항에 있어서,
상기 제2 전극층은 글래스를 더 포함하는
적층형 전자 부품.
According to claim 1,
The second electrode layer further comprises glass
Stacked electronic components.
 제1항에 있어서,
상기 제2 전극층은 구리(Cu)를 더 포함하는
적층형 전자 부품.
According to claim 1,
The second electrode layer further includes copper (Cu).
Stacked electronic components.
 제1항에 있어서,
상기 제2 전극층은 구리(Cu)-팔라듐(Pd) 합금을 포함하는
적층형 전자 부품.
According to claim 1,
The second electrode layer includes a copper (Cu)-palladium (Pd) alloy.
Stacked electronic components.
 제6항에 있어서,
상기 구리(Cu)-팔라듐(Pd) 합금의 함량은 상기 제2 전극층의 외표면에서 상기 제2 전극층 및 상기 제1 전극층의 계면으로 갈수록 증가하는
적층형 전자 부품.
According to claim 6,
The content of the copper (Cu)-palladium (Pd) alloy increases from the outer surface of the second electrode layer toward the interface between the second electrode layer and the first electrode layer.
Stacked electronic components.
 제1항에 있어서,
상기 내부 전극은 니켈(Ni)을 포함하는
적층형 전자 부품.
According to claim 1,
The internal electrode includes nickel (Ni).
Stacked electronic components.
 제1항에 있어서,
상기 바디는 상기 유전체층을 사이에 두고 배치되는 상기 제1 및 제2 내부 전극을 포함하여 용량이 형성되는 용량 형성부 및 상기 용량 형성부의 제1 방향 상면 및 하면에 배치되는 커버부를 포함하고,
상기 커버부 중에서,
상기 제1 전극층으로 덮혀있는 영역에서 측정한 평균 잔류 응력의 값을 Sa,
상기 제1 전극층으로 덮혀있지 않은 영역에서 측정한 평균 잔류 응력의 값을 Sb라 할 때,
{(Sa-Sb)/Sb}ⅹ100은 0.20 이하인
적층형 전자 부품.
According to claim 1,
The body includes a capacitance forming portion in which capacitance is formed including the first and second internal electrodes disposed with the dielectric layer interposed therebetween, and a cover portion disposed on upper and lower surfaces of the capacitance forming portion in a first direction,
Among the covers,
The average residual stress value measured in the area covered by the first electrode layer is Sa,
When the average residual stress value measured in the region not covered with the first electrode layer is Sb,
{(Sa-Sb)/Sb} × 100 is 0.20 or less
Stacked electronic components.
 제1항에 있어서,
상기 제1 및 제2 내부 전극의 평균 두께는 0.35μm 이하인
적층형 전자 부품.
According to claim 1,
The average thickness of the first and second internal electrodes is 0.35 μm or less.
Stacked electronic components.
 제1항에 있어서,
상기 유전체층의 평균 두께는 0.35μm 이하인
적층형 전자 부품.
According to claim 1,
The average thickness of the dielectric layer is 0.35 μm or less
Stacked electronic components.
 제1항에 있어서
상기 바디는 상기 유전체층을 사이에 두고 배치되는 상기 제1 및 제2 내부 전극을 포함하여 용량이 형성되는 용량 형성부 및 상기 용량 형성부의 제1 방향 상면 및 하면에 배치되는 커버부를 포함하고,
상기 커버부의 평균 두께는 15μm 이하인
적층형 전자 부품.
According to claim 1
The body includes a capacitance forming portion in which capacitance is formed including the first and second internal electrodes disposed with the dielectric layer interposed therebetween, and a cover portion disposed on upper and lower surfaces of the capacitance forming portion in a first direction,
The average thickness of the cover part is 15 μm or less
Stacked electronic components.
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