KR20230100996A - 표시 장치 - Google Patents

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Abstract

본 발명의 일 실시예에 따른 표시 장치는 연신 가능한 하부 기판 및 하부 기판 상에 배치되고, 복수의 서브 화소가 배치되는 복수의 판 패턴 및 복수의 배선 패턴으로 구성되는 패턴층, 복수의 판 패턴 각각의 상부에 배치되고, 복수의 서브 화소 각각에 대응하여 높이가 상이한 복수의 개별 연결 패드 및 공통 연결 패드, 복수의 개별 연결 패드 및 공통 연결 패드와 연결된 복수의 발광소자를 포함한다. 따라서, 본 발명의 일 실시예에 따른 표시 장치는 복수의 발광 소자 전사시 기전사된 발광 소자와 웨이퍼 상의 발광 소자간의 간섭을 최소화할 수 있다.

Description

표시 장치{DISPLAY DEVICE}
본 발명은 표시 장치에 관한 것으로서, 보다 상세하게는 전사 공정이 간소화된 표시 장치에 관한 것이다.
컴퓨터의 모니터나 TV, 핸드폰 등에 사용되는 표시 장치에는 스스로 광을 발광하는 유기 발광 표시 장치(Organic Light Emitting Display; OLED) 등과 별도의 광원을 필요로 하는 액정 표시 장치(Liquid Crystal Display; LCD)등이 있다.
표시 장치는 컴퓨터의 모니터 및 TV 뿐만 아니라 개인 휴대 기기까지 그 적용 범위가 다양해지고 있으며, 넓은 표시 면적을 가지면서도 감소된 부피 및 무게를 갖는 표시 장치에 대한 연구가 진행되고 있다.
또한, 최근에는 플렉서블(flexible) 소재인 플라스틱 등과 같이 유연성 있는 기판에 표시부, 배선 등을 형성하여, 특정 방향으로 신축이 가능하고 다양한 형상으로 변화가 가능하게 제조되는 표시 장치가 차세대 표시 장치로 주목받고 있다.
본 발명에서 해결하고자 하는 다른 과제는 복수의 발광 소자 전사 시 기전사된 발광 소자와 간섭이 최소화되는 표시 장치를 제공하는 것이다.
본 발명이 해결하고자 하는 다른 과제는, 복수의 발광 소자를 도너 기판에 전사하는 단계를 생략하여 제조 공정 시간 및 비용을 절감한 표시 장치를 제공하는 것이다.
본 발명에서 해결하고자 하는 또 다른 과제는 랜드스케이프(landscape) 구조의 불량률을 최소화할 수 있는 표시 장치를 제공하는 것이다.
본 발명의 과제들은 이상에서 언급한 과제들로 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
전술한 바와 같은 과제를 해결하기 위하여, 본 발명의 일 실시예에 따른 표시 장치는 연신 가능한 하부 기판 및 하부 기판 상에 배치되고, 복수의 서브 화소가 배치되는 복수의 판 패턴 및 복수의 배선 패턴으로 구성되는 패턴층, 복수의 판 패턴 각각의 상부에 배치되고, 복수의 서브 화소 각각에 대응하여 높이가 상이한 복수의 개별 연결 패드 및 공통 연결 패드, 복수의 개별 연결 패드 및 공통 연결 패드와 연결된 복수의 발광소자를 포함한다.
본 발명의 일 실시예에 따른 표시 장치는 표시 영역 및 표시 영역 외곽에 비표시 영역을 포함하는 연신 가능한 하부, 하부 기판 상에 배치되고, 표시 영역에 복수의 서브 화소를 포함하는 복수의 화소가 배치되는 복수의 판 패턴, 복수의 판 패턴 각각에 복수의 층으로 이루어진 공통 연결 패드 및 복수의 서브 화소 각각에 대응하고, 적어도 하나의 층으로 이루어진 복수의 개별 연결 패드를 포함한다.
기타 실시예의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
본 발명은 복수의 서브 화소 각각에 대응하여 높이가 상이한 복수의 개별 연결 패드 및 공통 연결 패드를 배치하여 복수의 발광 소자 전사 시 기전사된 발광 소자와 웨이퍼 상의 발광 소자 간의 간섭을 최소화할 수 있다.
본 발명은 웨이퍼로부터 표시 패널로 직접 발광 소자를 전사하므로, 표시 장치의 제조 시 공정 시간 및 비용을 절감하고, 생산성을 향상시킬 수 있다.
본 발명에 따른 효과는 이상에서 예시된 내용에 의해 제한되지 않으며, 더욱 다양한 효과들이 본 발명 내에 포함되어 있다.
도 1은 본 발명의 일 실시예에 따른 표시 장치의 평면도이다.
도 2는 본 발명의 일 실시예에 따른 표시 장치의 표시 영역에 대한 확대 평면도이다.
도 3은 도 2에 도시된 절단선 Ⅲ-Ⅲ'에 따라 절단한 단면도이다.
도 4는 도 2에 도시된 절단선 Ⅳ-Ⅳ'에 따라 절단한 단면도이다.
도 5는 도 2에 도시된 절단선 Ⅴ-Ⅴ'에 따라 절단한 단면도이다.
도 6a 내지 6c는 본 발명의 일 실시예에 따른 표시 장치의 제조 방법에 대한 개략적인 단면도이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나, 본 발명은 이하에서 개시되는 실시예들에 제한되는 것이 아니라 서로 다른 다양한 형상으로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다.
본 발명의 실시예를 설명하기 위한 도면에 개시된 형상, 면적, 비율, 각도, 개수 등은 예시적인 것이므로 본 발명이 도시된 사항에 제한되는 것은 아니다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다. 또한, 본 발명을 설명함에 있어서, 관련된 공지 기술에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우 그 상세한 설명은 생략한다. 본 발명 상에서 언급된 '포함한다', '갖는다', '이루어진다' 등이 사용되는 경우 '~만'이 사용되지 않는 이상 다른 부분이 추가될 수 있다. 구성 요소를 단수로 표현한 경우에 특별히 명시적인 기재 사항이 없는 한 복수를 포함하는 경우를 포함한다.
구성 요소를 해석함에 있어서, 별도의 명시적 기재가 없더라도 오차 범위를 포함하는 것으로 해석한다.
위치 관계에 대한 설명일 경우, 예를 들어, '~상에', '~상부에', '~하부에', '~옆에' 등으로 두 부분의 위치 관계가 설명되는 경우, '바로' 또는 '직접'이 사용되지 않는 이상 두 부분 사이에 하나 이상의 다른 부분이 위치할 수도 있다.
소자 또는 층이 다른 소자 또는 층 "위 (on)"로 지칭되는 것은 다른 소자 바로 위에 또는 중간에 다른 층 또는 다른 소자를 개재한 경우를 모두 포함한다.
그리고, '접속' 또는 '연결'되는 것으로 설명되는 경우, '바로' 또는 '직접'이 사용되지 않는 이상 두개의 구성 요소 사이에 위치한 하나 이상의 다른 구성 요소를 통하여 접속' 또는 '연결' 되는 것을 포함할 수 있다.
또한 제 1, 제 2 등이 다양한 구성 요소들을 서술하기 위해서 사용되나, 이들 구성 요소들은 이들 용어에 의해 제한되지 않는다. 이들 용어들은 단지 하나의 구성 요소를 다른 구성 요소와 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제 1 구성 요소는 본 발명의 기술적 사상 내에서 제 2 구성 요소일 수도 있다.
명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
도면에서 나타난 각 구성의 면적 및 두께는 설명의 편의를 위해 도시된 것이며, 본 발명이 도시된 구성의 면적 및 두께에 반드시 한정되는 것은 아니다.
본 발명의 여러 실시예들의 각각 특징들이 부분적으로 또는 전체적으로 서로 결합 또는 조합 가능하고, 기술적으로 다양한 연동 및 구동이 가능하며, 각 실시예들이 서로에 대하여 독립적으로 실시 가능할 수도 있고 연관 관계로 함께 실시할 수도 있다.
이하에서는 첨부된 도면을 참조하여 본 발명의 다양한 실시예들을 상세히 설명한다.
본 발명의 일 실시예에 따른 표시 장치는 휘거나 늘어나도 화상 표시가 가능한 표시 장치이며, 스트레쳐블 표시 장치, 신축성 표시 장치 및 연신가능한 표시 장치으로도 지칭될 수 있다. 표시 장치는 종래의 일반적인 표시 장치와 비교하여 높은 가요성(Flexibility)을 가질 뿐만 아니라, 연신성(Stretchability)를 가질 수 있다. 이에, 사용자가 표시 장치를 휘게 하거나 늘어나게 할 수 있을 뿐만 아니라, 사용자의 조작에 따라 표시 장치의 형상이 자유롭게 변경될 수 있다. 예를 들어, 사용자가 표시 장치의 끝 단을 잡고 잡아당기는 경우 표시 장치는 사용자가 잡아당기는 방향으로 늘어날 수 있다. 또는, 사용자가 표시 장치를 평평하지 않은 외면에 배치시키는 경우, 표시 장치는 벽면의 외면의 형상을 따라 휘어지도록 배치될 수 있다. 또한, 사용자에 의해 가해지는 힘이 제거되는 경우, 표시 장치는 다시 본래의 형태로 복원될 수 있다.
<스트레쳐블 기판 및 패턴층>
도 1은 본 발명의 일 실시예에 따른 표시 장치의 평면도이다. 도 2는 본 발명의 일 실시예에 따른 표시 장치의 표시 영역에 대한 확대 평면도이다. 도 3은 도 2에 도시된 절단선 Ⅲ-Ⅲ'에 따라 절단한 단면도이다. 구체적으로, 도 2는 도 1에 도시된 A 영역의 확대 평면도이고, 도 3은 도 2에 도시된 복수의 서브 화소(SPX) 중 제1 서브 화소(SP1)에 대한 단면도이다.
도 1을 참조하면, 본 발명의 일 실시예에 따른 표시 장치(100)는 하부 기판(111), 패턴층(120), 복수의 화소(PX), 게이트 드라이버(GD), 데이터 드라이버(DD) 및 파워 서플라이(PS)를 포함할 수 있다. 그리고, 도 3을 참조하면, 본 발명의 일 실시예에 따른 표시 장치(100)는 충진층(190) 및 상부 기판(112)을 더 포함할 수 있다.
하부 기판(111)은 표시 장치(100)의 여러 구성요소들을 지지하고 보호하기 위한 기판이다. 그리고, 상부 기판(112)은 표시 장치(100)의 여러 구성요소들을 커버하고 보호하기 위한 기판이다. 즉, 하부 기판(111)은 화소(PX), 게이트 드라이버(GD) 및 파워 서플라이(PS)이 형성된 패턴층(120)을 지지하는 기판이다. 그리고, 상부 기판(112)는 화소(PX), 게이트 드라이버(GD) 및 파워 서플라이(PS)를 덮는 기판이다.
하부 기판(111) 및 상부 기판(112) 각각은 연성 기판으로서 휘어지거나 늘어날 수 있는 절연 물질로 구성될 수 있다. 예를 들어, 하부 기판(111) 및 상부 기판(112) 각각은 폴리 메탈 실록산(polydimethylsiloxane; PDMS)과 같은 실리콘 고무(Silicone Rubber), 또는 폴리 우레탄(polyurethane; PU) 및 PTFE(polytetrafluoroethylene) 등의 탄성 중합체(elastomer)로 이루어질 있으며, 이에, 유연한 성질을 가질 수 있다. 그리고, 하부 기판(111) 및 상부 기판(112)의 재질은 동일할 수 있으나 이에 제한되지 않고 다양하게 변형될 수 있다.
하부 기판(111) 및 상부 기판(112) 각각은 연성 기판으로서, 팽창 및 수축이 가역적으로 가능할 수 있다. 이에, 하부 기판(111)은 하부 스트레쳐블 기판, 하부 신축 기판, 하부 연신 기판, 하부 연성 기판, 하부 가요성 기판, 제1 스트레쳐블 기판, 제1 신축 기판, 제1 연신 기판, 제1 연성 기판 또는 제1 가요성 기판으로도 지칭될 수 있고, 상부 기판(112)은 상부 스트레쳐블 기판, 상부 신축 기판, 상부 연신 기판, 상부 연성 기판, 상부 가요성 기판, 제2 스트레쳐블 기판, 제2 신축 기판 제2 연신 기판, 제2 연성 기판 또는 제2 가요성 기판으로도 지칭될 수 있다. 또한 하부 기판(111) 및 상부 기판(112)의 탄성 계수(Modulus of elasticity)가 수 MPa 내지 수 백 MPa일 수 있다. 그리고, 하부 기판(111) 및 상부 기판(112)의 연성 파괴율(ductile breaking rate)이 100% 이상일 수 있다. 여기서, 연성 파괴율이란 연신되는 객체가 파괴되거나 크랙되는 시점에서의 연신율을 의미한다. 하부 기판의 두께는 10um 내지 1mm일 수 있으나, 이에 제한되는 것은 아니다.
하부 기판(111)은 표시 영역(Active Area; AA) 및 표시 영역(AA)을 둘러싸는 비표시 영역(Non-active Area; NA)을 가질 수 있다. 다만, 표시 영역(AA) 및 비표시 영역(Non-active Area; NA)은 하부 기판(111)에만 국한되어 언급되는 것이 아니라 표시 장치 전반에 걸쳐서 언급될 수 있다.
표시 영역(AA)은 표시 장치(100)에서 영상이 표시되는 영역이다. 표시 영역(AA)에는 복수의 화소(PX)가 배치된다. 그리고, 각각의 화소(PX)는 표시 소자 및 표시 소자를 구동하기 위한 다양한 구동 소자들을 포함할 수 있다. 다양한 구동 소자들은 적어도 하나의 박막 트랜지스터(Thin Film Transistor; TFT) 및 커패시터(Capacitor)를 의미할 수 있으나, 이에 한정되지 않는다. 그리고, 복수의 화소(PX) 각각은 다양한 배선과 연결될 수 있다. 예를 들어, 복수의 화소(PX) 각각은 게이트 배선, 데이터 배선, 고전위 전압 배선, 저전위 전압 배선, 기준 전압 배선 및 초기화 전압 배선 등과 같은 다양한 배선과 연결될 수 있다.
비표시 영역(NA)은 영상이 표시되지 않는 영역이다. 비표시 영역(NA)은 표시 영역(AA)에 인접한 영역일 수 있다. 그리고, 비표시 영역(NA)은 표시 영역(AA)에 인접하여 표시 영역(AA)을 둘러싸는 영역일 수 있다. 다만, 이에 한정되지 않고, 비표시 영역(NA)은 하부 기판(111) 중 표시 영역(AA)을 제외한 영역에 해당하고, 이는 다양한 형상으로 변형 및 분리될 수 있다. 비표시 영역(NA)에는 표시 영역(AA)에 배치된 복수의 화소(PX)를 구동하기 위한 구성요소가 배치된다. 비표시 영역(NA)에는 게이트 드라이버(GD) 및 파워 서플라이(PS)가 배치될 수 있다. 그리고, 비표시 영역(NA)에는 게이트 드라이버(GD) 및 데이터 드라이버(DD)와 연결되는 복수의 패드가 배치될 수 있으며, 각각의 패드는 표시 영역(AA)의 복수의 화소(PX) 각각과 연결될 수 있다.
하부 기판(111) 상에는 표시 영역(AA)에 배치되는 복수의 제1 판(plate) 패턴(121) 및 복수의 제1 배선(line) 패턴(122)과 비표시 영역(NA)에 배치되는 복수의 제2 판(plate) 패턴(123) 및 복수의 제2 배선(line) 패턴(124)을 포함하는 패턴층(120)이 배치된다.
복수의 제1 판 패턴(121)은 하부 기판(111)의 표시 영역(AA)에 배치되어, 복수의 제1 판 패턴(121) 상에는 복수의 화소(PX)가 형성된다. 그리고, 복수의 제2 판 패턴(123)은 하부 기판(111)의 비표시 영역(NA)에 배치될 수 있다. 그리고, 복수의 제2 판 패턴(123) 상에는 게이트 드라이버(GD) 및 파워 서플라이(PS)가 형성된다.
상술한, 복수의 제1 판 패턴(121) 및 복수의 제2 판 패턴(123)은 서로 이격되는 아일랜드 형태로 배치될 수 있다. 복수의 제1 판 패턴(121) 및 복수의 제2 판 패턴(123) 각각은 개별적으로 분리될 수 있다. 이에, 복수의 제1 판 패턴(121) 및 복수의 제2 판 패턴(123)은 제1 아일랜드 패턴(first island pattern) 및 제2 아일랜드 패턴(second island pattern) 혹은 제1 개별 패턴(first individual pattern) 및 제2 개별 패턴(second individual pattern)으로 지칭될 수 있다.
구체적으로, 복수의 제2 판 패턴(123)에는 게이트 드라이버(GD)가 실장될 수 있다. 게이트 드라이버(GD)는 제1 판 패턴(121) 상의 다양한 구성요소 제조 시 게이트 인 패널(Gate In Panel; GIP) 방식으로 제2 판 패턴(123) 상에 형성될 수 있다. 이에, 복수의 제2 판 패턴(123) 상에는 다양한 트랜지스터, 커패시터, 배선 등과 같은 게이트 드라이버(GD)를 구성하는 다양한 회로 구성이 배치될 수 있다. 다만, 이에 제한되지 않고 게이트 드라이버(GD)는 COF(Chip on Film) 방식으로 실장될 수도 있다.
그리고, 복수의 제2 판 패턴(123)에는 파워 서플라이(PS)가 실장될 수 있다. 파워 서플라이(PS)는 제1 판 패턴(121) 상의 다양한 구성요소 제조 시 패터닝되는 복수의 파워 블록으로 제2 판 패턴(123) 상에 형성될 수 있다. 이에, 제2 판 패턴(123)에는 상에는 서로 다른층에 배치되는 파워 블록이 배치될 수 있다. 따라서, 제2 판 패턴(123) 상에는 하부 파워 블록 및 상부 파워 블록이 순차적으로 배치될 수 있다. 그리고, 하부 파워 블록에는 저전위 전압이 인가될 수 있고, 상부 파워 블록에는 고전위 전압이 인가될 수 있다. 이에, 하부 파워 블록을 통해 저전위 전압이 복수의 화소(PX)에 공급될 수 있다. 그리고, 상부 파워 블록을 통해 고전위 전압이 복수의 화소(PX)에 공급될 수 있다.
도 1을 참조하면, 복수의 제2 판 패턴(123)의 크기는 복수의 제1 판 패턴(121)의 크기보다 클 수 있다. 구체적으로, 복수의 제2 판 패턴(123) 각각의 크기는 복수의 제1 판 패턴(121) 각각의 크기보다 클 수 있다. 상술한 바와 같이, 복수의 제2 판 패턴(123) 각각에는 게이트 드라이버(GD)가 배치되고, 복수의 제2 판 패턴(123) 각각에는 게이트 드라이버(GD)의 하나의 스테이지가 배치될 수 있다. 이에, 게이트 드라이버(GD)의 하나의 스테이지를 구성하는 다양한 회로 구성이 차지하는 면적이 화소(PX)가 차지 면적보다 상대적으로 더 크므로, 복수의 제2 판 패턴(123) 각각의 크기는 복수의 제1 판 패턴(121) 각각의 크기보다 클 수 있다.
도 1에서는 복수의 제2 판 패턴(123)이 비표시 영역(NA)에서 제1 방향(X)의 양측에 배치되는 것으로 도시되었으나, 이에 제한되지 않고 비표시 영역(NA)의 임의의 영역에 배치될 수 있다. 또한, 복수의 제1 판 패턴(121) 및 복수의 제2 판 패턴(123)이 사각형의 형태로 도시되었으나, 이에 제한되지 않고, 복수의 제1 판 패턴(121) 및 복수의 제2 판 패턴(123)은 다양한 형태로 변형가능하다.
도 1 및 도 3을 참조하면, 패턴층(120)은 표시 영역(AA)에 배치되는 복수의 제1 배선(line) 패턴(122)과 비표시 영역(NA)에 배치되는 복수의 제2 배선(line) 패턴(124)을 더 포함할 수 있다.
복수의 제1 배선 패턴(122)은 표시 영역(AA)에 배치되고 서로 인접하는 제1 판 패턴(121)을 연결하는 패턴으로, 제1 연결 패턴으로 지칭될 수 있다. 즉, 복수의 제1 판 패턴(121) 사이에는 복수의 제1 배선 패턴(122)이 배치된다.
복수의 제2 배선 패턴(124)은 비표시 영역(NA)에 배치되고, 서로 인접하는 제1 판 패턴(121)과 제2 판 패턴(123)을 연결하거나, 서로 인접하는 복수의 제2 판 패턴(123)을 연결하는 패턴일 수 있다. 따라서, 복수의 제2 배선 패턴(124)은 제2 연결 패턴으로 지칭될 수 있다. 그리고, 복수의 제2 배선 패턴(124)은 서로 인접하는 제1 판 패턴(121)과 제2 판 패턴(123) 사이, 및 서로 인접한 복수의 제2 판 패턴(123) 사이에 배치될 수 있다.
도 1을 참조하면, 복수의 제1 배선 패턴(122) 및 제2 배선 패턴(124)은 굴곡진 형상을 가진다. 예를 들면, 복수의 제1 배선 패턴(122) 및 제2 배선 패턴(124)은 사인파 형상을 가질 수 있다. 다만, 복수의 제1 배선 패턴(122) 및 제2 배선 패턴(124)의 형상은 이에 제한되지 않으며, 예를 들어, 복수의 제1 배선 패턴(122) 및 제2 배선 패턴(124)은 지그재그 형상으로 연장될 수도 있다. 또는, 복수의 제1 배선 패턴(122) 및 제2 배선 패턴(124)은 복수의 마름모 모양의 기판들이 꼭지점에서 연결되어 연장되는 등의 다양한 형상을 가질 수 있다. 또한, 도 1에 도시된 복수의 제1 배선 패턴(122) 및 제2 배선 패턴(124)의 개수 및 형상은 예시적인 것이며, 복수의 제1 배선 패턴(122) 및 제2 배선 패턴(124)의 개수 및 형상은 설계에 따라 다양하게 변경될 수 있다.
그리고, 복수의 제1 판 패턴(121), 복수의 제1 배선 패턴(122), 복수의 제2 판 패턴(123) 및 복수의 제2 배선 패턴(124)은 강성 패턴이다. 즉, 복수의 제1 판 패턴(121), 복수의 제1 배선 패턴(122), 복수의 제2 판 패턴(123) 및 복수의 제2 배선 패턴(124)은 하부 기판(111) 및 상부 기판(112)과 비교하여 강성(Rigid)일 수 있다. 따라서, 복수의 제1 판 패턴(121), 복수의 제1 배선 패턴(122), 복수의 제2 판 패턴(123) 및 복수의 제2 배선 패턴(124)의 탄성 계수(Modulus of elasticity)는 하부 기판(111)의 탄성 계수(Modulus of elasticity) 보다 높을 수 있다. 탄성 계수(Modulus of elasticity)는 기판에 가해지는 응력에 대하여 변형되는 비율을 나타내는 파라미터로서, 탄성 계수가 상대적으로 높을 경우 경도(Hardness)가 상대적으로 높을 수 있다. 이에, 복수의 제1 판 패턴(121) 및 복수의 제1 배선 패턴(122) 및 복수의 제2 판 패턴(123) 및 복수의 제2 배선 패턴(124) 각각은 복수의 제1 강성 패턴, 복수의 제2 강성 패턴, 복수의 제3 강성 패턴 및 복수의 제4 강성 패턴으로 지칭될 수 있다. 복수의 제1 판 패턴(121), 복수의 제1 배선 패턴(122), 복수의 제2 판 패턴(123) 및 복수의 제2 배선 패턴(124)의 탄성 계수는 하부 기판(111) 및 상부 기판(112)의 탄성 계수보다 1000배 이상 높을 수 있으나, 이에 제한되는 것은 아니다.
복수의 강성 기판인 복수의 제1 판 패턴(121), 복수의 제1 배선 패턴(122), 복수의 제2 판 패턴(123) 및 복수의 제2 배선 패턴(124)은 하부 기판(111) 및 상부 기판(112)보다 낮은 플렉서빌리티(flexibility)를 갖는 플라스틱 물질로 이루어질 수 있다. 예를 들어, 복수의 제1 판 패턴(121), 복수의 제1 배선 패턴(122), 복수의 제2 판 패턴(123) 및 복수의 제2 배선 패턴(124)은 폴리이미드(polyimide; PI), 폴리아크릴레이트(polyacrylate), 및 폴리아세테이트(polyacetate)중 적어도 하나의 물질로 이루어질 수도 있다. 이때, 복수의 제1 판 패턴(121), 복수의 제1 배선 패턴(122), 복수의 제2 판 패턴(123) 및 복수의 제2 배선 패턴(124)은 동일한 물질로 이루어질 수도 있으나, 이에 제한되는 것은 아니고, 서로 다른 물질로 이루어질 수도 있다. 복수의 제1 판 패턴(121), 복수의 제1 배선 패턴(122), 복수의 제2 판 패턴(123) 및 복수의 제2 배선 패턴(124)이 동일한 물질로 이루어지는 경우, 일체형으로 이루어질 수 있다.
몇몇 실시예에서, 하부 기판(111)은 복수의 제1 하부 패턴 및 제2 하부 패턴을 포함하는 것으로 정의될 수 있다. 복수의 제1 하부 패턴은 하부 기판(111) 중 복수의 제1 판 패턴(121) 및 복수의 제2 판 패턴(123)과 중첩하는 영역일 수 있다. 제2 하부 패턴은 복수의 제1 판 패턴(121) 및 복수의 제2 판 패턴(123)과 중첩하지 않는 영역일 수 있다.
또한, 상부 기판(112)은 복수의 제1 상부패턴 및 제2 상부패턴을 포함하는 것으로 정의될 수 있다. 복수의 제1 상부패턴은 상부 기판(112) 중 복수의 제1 판 패턴(121) 및 복수의 제2 판 패턴(123)과 중첩하는 영역일 수 있으며, 제2 상부패턴은 복수의 제1 판 패턴(121) 및 복수의 제2 판 패턴(123)과 중첩하지 않는 영역일 수 있다.
이때, 복수의 제1 하부 패턴 및 제1 상부 패턴의 탄성 계수는 제2 하부 패턴 및 제2 상부 패턴의 탄성 계수보다 클 수 있다. 예를 들어, 복수의 제1 하부 패턴 및 제1 상부 패턴은 복수의 제1 판 패턴(121) 및 복수의 제2 판 패턴(123)과 동일한 물질로 이루어질 수 있으며, 제2 하부 패턴 및 제2 상부 패턴은 복수의 제1 판 패턴(121) 및 복수의 제2 판 패턴(123)보다 낮은 탄성 계수를 갖는 물질로 이루어질 수 있다.
즉, 제1 하부 패턴 및 제1 상부 패턴은 폴리이미드(polyimide; PI), 폴리아크릴레이트(polyacrylate), 폴리아세테이트(polyacetate) 등으로 이루어질 수도 있고, 제2 하부 패턴 및 및 제2 상부 패턴은 폴리 메탈 실록산(polydimethylsiloxane; PDMS)과 같은 실리콘 고무(Silicone Rubber), 또는 폴리 우레탄(polyurethane; PU) 및 PTFE(polytetrafluoroethylene) 등의 탄성 중합체(elastomer)로 이루어질 수 있다.
<비표시 영역 구동 소자>
게이트 드라이버(GD)는 표시 영역(AA)에 배치된 복수의 화소(PX)로 게이트 전압을 공급하는 구성요소이다. 게이트 드라이버(GD)는 복수의 제2 판 패턴(123) 상에 형성된 복수의 스테이지를 포함하고, 게이트 드라이버(GD)의 각각의 스테이지는 복수의 게이트 연결 배선을 통해 서로 전기적으로 연결될 수 있다. 따라서, 어느 하나의 스테이지에서 출력된 게이트 전압을 다른 스테이지에 전달할 수 있다. 그리고, 각각의 스테이지는 각각의 스테이지와 연결된 복수의 화소(PX)에 순차적으로 게이트 전압을 공급할 수 있다.
파워 서플라이(PS)는 게이트 드라이버(GD)에 연결되어, 게이트 구동 전압 및 게이트 클럭 전압을 공급할 수 있다. 그리고, 파워 서플라이(PS)는 복수의 화소(PX)에 연결되어, 복수의 화소(PX) 각각에 화소 구동 전압을 공급할 수 있다. 또한, 파워 서플라이(PS)는 복수의 제2 판 패턴(123) 상에 형성될 수 있다. 즉 파워 서플라이(PS)는 제2 판 패턴(123)상에서 게이트 드라이버(GD)에 인접되게 형성될 수 있다. 그리고, 복수의 제2 판 패턴(123)에 형성된 파워 서플라이(PS) 각각은 게이트 드라이버(GD) 및 복수의 화소(PX)에 전기적으로 연결될 수 있다. 즉, 복수의 제2 판 패턴(123)에 형성된 복수의 파워 서플라이(PS)는 게이트 전원 연결 배선 및 화소 전원 연결 배선에 의해 연결될 수 있다. 이에, 복수의 파워 서플라이(PS) 각각은 게이트 구동 전압, 게이트 클럭 전압 및 화소 구동 전압을 공급할 수 있다.
인쇄 회로 기판(PCB)은 표시 소자를 구동하기 위한 신호 및 전압을 제어부로부터 표시 소자로 전달하는 구성이다. 이에, 인쇄 회로 기판(PCB)은 구동 기판으로도 지칭될 수 있다. 인쇄 회로 기판(PCB)에는 IC 칩, 회로부 등과 같은 제어부가 장착될 수 있다. 또한, 인쇄 회로 기판(PCB)에는 메모리, 프로세서 등도 장착될 수 있다. 그리고, 표시 장치(100)에 구비되는 인쇄 회로 기판(PCB)은 연신성(stretchability)을 확보하기 위하여, 연신 영역과 비연신 영역을 포함할 수 있다. 그리고 비연신 영역에는 IC 칩, 회로부, 메모리, 프로세서 등도 장착될 수 있고, 연신 영역에는 IC 칩, 회로부, 메모리, 프로세서와 전기적으로 연결되는 배선들이 배치될 수 있다.
데이터 드라이버(DD)는 표시 영역(AA)에 배치된 복수의 화소(PX)로 데이터 전압을 공급하는 구성요소이다. 데이터 드라이버(DD)는 IC칩 형태로 구성될 수 있어 데이터 집적 회로(D-IC)로도 지칭될 수 있다. 그리고, 데이터 드라이버(DD)는 인쇄 회로 기판(PCB)의 비연신 영역에 탑재될 수 있다. 즉, 데이터 드라이버(DD)는 COB(Chip On Board)의 형태로 인쇄 회로 기판(PCB)에 실장될 수 있다. 다만, 도 1에서는 데이터 드라이버(DD)가 COF(Chip On Film) 방식으로 실장되는 것으로 도시하였으나, 이에 제한되지 않고, 데이터 드라이버(DD)는 COF(Chip on Board), COG(Chip On Glass), TCP (Tape Carrier Package) 등의 방식으로 실장될 수도 있다.
또한, 도 1에서는 표시 영역(AA)에 배치된 일렬의 제1 판 패턴(121)에 대응하도록 하나의 데이터 드라이버(DD)가 배치되는 것으로 도시되었으나, 이에 제한되는 것은 아니다. 즉, 복수개 열의 제1 판 패턴(121)에 대응하도록 하나의 데이터 드라이버(DD)가 배치될 수 있다.
이하에서는, 본 발명의 일 실시예에 따른 표시 장치(100)의 표시 영역(AA)에 대한 보다 상세한 설명을 위해 도 2 내지 도 3를 함께 참조한다.
<표시 영역의 평면 및 단면 구조>
도 1 및 도 2를 참조하면, 표시 영역(AA)에서 하부 기판(111) 상에는 복수의 제1 판 패턴(121)이 배치된다. 복수의 제1 판 패턴(121)은 서로 이격되어 하부 기판(111) 상에 배치된다. 예를 들어, 복수의 제1 판 패턴(121)은 도 1에 도시된 바와 같이, 하부 기판(111) 상에서 매트릭스 형태로 배치될 수 있으나, 이에 제한되는 것은 아니다.
도 2 및 도 3을 참조하면, 제1 판 패턴(121)에는 복수의 서브 화소(SPX)를 포함하는 화소(PX)가 배치된다. 하나의 화소(PX)는 3개의 서브 화소(SP1, SP2, SP3)를 포함한다. 예를 들어, 화소(PX)는 도 3에 도시된 바와 같이 제1 서브 화소(SP1), 제2 서브 화소(SP2) 및 제3 서브 화소(SP3)를 포함할 수 있다. 또한, 제1 서브 화소(SP1)는 적색 서브 화소고, 제2 서브 화소(SP2)는 청색 서브 화소고, 제3 서브 화소(SP3)는 녹색 서브 화소일 수 있다. 다만 이에 제한되지 않고, 복수의 서브 화소는 다양한 색상(Magenta, Yellow, Cyan)으로 변경될 수 있다.
서브 화소(SPX) 각각은 표시 소자인 발광 소자(160) 및 발광 소자(160)를 구동하기 위한 트랜지스터(150)를 포함할 수 있다. 다만, 서브 화소(SPX)에서 표시 소자는 LED로 제한되는 것이 아니라, 유기 발광 다이오드로 변경될 수 있다.
복수의 서브 화소(SPX)는 복수의 연결 배선(181, 182)과 연결될 수 있다. 즉, 복수의 서브 화소(SPX)는 제1 방향(X)으로 연장되는 제1 연결 배선(181)과 전기적으로 연결될 수 있다. 그리고, 복수의 서브 화소(SPX)는 제2 방향(Y)으로 연장되는 제2 연결 배선(182)과 전기적으로 연결될 수 있다.
이하에서는 도 3을 참조하여, 표시 영역(AA)의 단면 구조에 대해서 구체적으로 설명한다. 도 3은 복수의 서브 화소(SPX) 각각의 공통적인 특징에 대한 설명의 편의를 위해, 제1 서브 화소(SP1)를 절단한 단면도만을 도시하였다.
도 3을 참조하면, 복수의 제1 판 패턴(121) 상에는 복수의 무기 절연층이 배치된다. 예를 들어, 복수의 무기 절연층은 버퍼층(141), 게이트 절연층(142), 층간 절연층(143)(143)을 포함할 수 있지만, 이에 제한되지 않고, 복수의 제1 판 패턴(121) 상에는 다양한 무기 절연층이 추가적으로 배치되거나 무기 절연층인 버퍼층(141), 게이트 절연층(142), 층간 절연층(143) 중 하나 이상이 생략될 수도 있다.
구체적으로, 복수의 제1 판 패턴(121) 상에 버퍼층(141)이 배치된다. 버퍼층(141)은 하부 기판(111) 및 복수의 제1 판 패턴(121) 외부로부터의 수분(H2O) 및 산소(O2) 등의 침투로부터 표시 장치(100)의 다양한 구성요소들을 보호하기 위해 복수의 제1 판 패턴(121) 상에 형성된다. 버퍼층(141)은 절연 물질로 구성될 수 있다. 예를 들어, 버퍼층(141)은 실리콘 질화물(SiNx), 실리콘 산화물(SiOx), 및 실리콘 산화질화물(SiON)중 적어도 하나로 이루어지는 단층 또는 복층으로 구성될 수 있다. 다만, 버퍼층(141)은 표시 장치(100)의 구조나 특성에 따라 생략될 수도 있다.
이때, 버퍼층(141)은 하부 기판(111)이 복수의 제1 판 패턴(121) 및 복수의 제2 판 패턴(123)과 중첩되는 영역에만 형성될 수 있다. 상술한 바와 같이 버퍼층(141)은 무기물로 이루어질 수 있으므로, 표시 장치(100)를 연신하는 과정에서 쉽게 크랙(crack)이 발생되는 등 손상될 수 있다. 이에, 버퍼층(141)은 복수의 제1 판 패턴(121) 및 복수의 제2 판 패턴(123) 사이의 영역에는 형성되지 않고, 복수의 제1 판 패턴(121) 및 복수의 제2 판 패턴(123)의 형상으로 패터닝되어 복수의 제1 판 패턴(121) 및 복수의 제2 판 패턴(123) 상부에만 형성될 수 있다. 이에, 본 발명의 일 실시예에 따른 표시 장치(100)는 버퍼층(141)을 강성 패턴인 복수의 제1 판 패턴(121) 및 복수의 제2 판 패턴(123)과 중첩되는 영역에만 형성하여 표시 장치(100)가 휘거나 늘어나는 등 변형되는 경우에도 표시 장치(100)의 다양한 구성요소들의 손상을 방지할 수 있다.
도 3을 참조하면, 버퍼층(141) 상에는 게이트 전극(151), 액티브층(152), 소스 전극(153) 및 드레인 전극(154)을 포함하는 트랜지스터(150)가 형성된다.
먼저, 도 3을 참조하면, 버퍼층(141) 상에는 액티브층(152)이 배치된다. 예를 들어, 액티브층(152) 은 산화물 반도체로 형성될 수도 있다. 에를 들어, 액티브층(151)은 인듐-갈륨-아연 산화물 (Indium-Gallium-Zinc Oxide), 인듐-갈륨 산화물 (Indium-Gallium Oxide) 또는 인듐-아연 산화물 (Indium-Zinc Oxide)로 형성될 수 있다. 또는, 액티브층(152)은 비정질 실리콘(amorpho113 silicon, a-Si), 다결정 실리콘(polycrystalline silicon, poly-Si), 또는 유기물(organic) 반도체 등으로 형성될 수 있다.
액티브층(152) 상에는 게이트 절연층(142)이 배치된다. 게이트 절연층(142)은 게이트 전극(151)과 액티브층(152)을 전기적으로 절연시키기 위한 층이다. 그리고, 게이트 절연층(142)은 절연 물질로 이루어질 수 있다. 예를 들어, 게이트 절연층(142)은 무기물인 질화 실리콘(SiNx) 또는 산화 실리콘(SiOx)의 단일층 또는 질화 실리콘(SiNx) 또는 산화 실리콘(SiOx)의 다중층으로 구성될 수 있으나, 이에 제한되는 것은 아니다.
게이트 절연층(142) 상에는 게이트 전극(151) 이 배치된다. 그리고, 게이트 전극(151)은 액티브층(152)과 중첩한다.
게이트 전극(151)은 다양한 금속 물질, 예를 들어, 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni), 네오디뮴(Nd), 및 구리(Cu) 중 어느 하나이거나 둘 이상의 합금, 또는 이들의 다중층일 수 있으나, 이에 제한되는 것은 아니다.
게이트 전극(151) 상에는 층간 절연층(143)이 배치된다. 층간 절연층(143)은 버퍼층(141)과 동일하게 무기물로 이루어질 수 있다. 예를 들어, 층간 절연층(143)은 무기물인 질화 실리콘(SiNx) 또는 산화 실리콘(SiOx)의 단일층 또는 질화 실리콘(SiNx) 또는 산화 실리콘(SiOx)의 다중층으로 구성될 수 있으나, 이에 제한되는 것은 아니다.
층간 절연층(143) 상에는 트랜지스터(150)의 소스 전극(153) 및 드레인 전극(154)이 배치된다. 트랜지스터(150)의 소스 전극(153) 및 드레인 전극(154)은 동일 층에서 이격되어 배치된다. 그리고, 트랜지스터(150)에서, 소스 전극(153) 및 드레인 전극(154)은 액티브층(152)과 접하는 방식으로 액티브층(152)과 전기적으로 연결될 수 있다.
소스 전극(153) 및 드레인 전극(154)은 다양한 금속 물질, 예를 들어, 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni), 네오디뮴(Nd), 및 구리(Cu) 중 어느 하나이거나 둘 이상의 합금, 또는 이들의 다중층일 수 있으나, 이에 제한되는 것은 아니다.
도 3에서는 설명의 편의를 위해, 표시 장치(100)에 포함될 수 있는 다양한 트랜지스터 중 구동 트랜지스터만을 도시하였으나, 스위칭 트랜지스터, 커패시터 등도 표시 장치(100)에 포함될 수 있다. 또한, 본 명세서에서는 트랜지스터(150)가 코플래너(coplanar) 구조인 것으로 설명하였으나, 스태거드(staggered) 구조 등의 다양한 트랜지스터도 사용될 수 있다. 그리고, 본 명세서에서 트랜지스터는 탑 게이트 구조뿐만 아니라 바텀 게이트 구조로도 형성될 수 있다.
층간 절연층(143) 상에 복수의 패드(170) 중 전원 패드(171)가 배치된다. 전원 패드(171)는 전원 신호를 복수의 서브 화소(SPX)에 전달하기 위한 패드이다. 전원 신호는 전원 패드(171)로부터 제1 판 패턴(121) 상에 형성된 배선을 통해 화소 회로로 전달될 수 있다. 전원 패드(171)는 소스 전극(153) 및 드레인 전극(154)과 동일 층 상에서 동일 물질로 이루어질 수 있으나 이에 제한되는 것은 아니다.
층간 절연층(114) 상에는 복수의 패드(170) 중 데이터 패드(172)가 배치된다. 데이터 패드(172)는 데이터 신호를 복수의 서브 화소(SPX)에 전달하기 위한 패드이다. 데이터 신호는 데이터 패드(172)로부터 제1 판 패턴(121) 상에 형성된 데이터 배선을 통해 소스 전극(153) 또는 드레인 전극(154)으로 전달될 수 있다. 데이터 패드(172)는 소스 전극(153) 및 드레인 전극(154)과 동일 층 상에서 동일 물질로 이루어질 수 있으나, 이에 제한되는 것은 아니다.
트랜지스터(150) 및 층간 절연층(143) 상에 평탄화층(144)이 형성된다. 평탄화층(144)은 트랜지스터(150) 상부를 평탄화한다. 평탄화층(144)은 단층 또는 복수의 층으로 구성될 수 있으며, 유기 물질로 이루어질 수 있다. 이에, 평탄화층(144)은 유기 절연층으로 지칭될 수도 있다. 예를 들어, 평탄화층(144)은 아크릴(acryl)계 유기 물질로 이루어질 수 있으나, 이에 제한되지 않는다.
도 3을 참조하면, 평탄화층(144)은 복수의 제1 판 패턴(121) 상에서 버퍼층(141), 게이트 절연층(142) 및 층간 절연층(143)의 상면 및 측면을 덮도록 배치될 수 있다. 그리고, 평탄화층(144)은 복수의 제1 판 패턴(121)과 함께 버퍼층(141), 게이트 절연층(142) 및 층간 절연층(143)을 둘러싼다. 구체적으로, 평탄화층(144)은 층간 절연층(143)의 상면 및 측면, 게이트 절연층(142)의 측면, 버퍼층(141)의 측면 및 복수의 제1 판 패턴(121)의 상면의 일부를 덮도록 배치될 수 있다. 이에, 평탄화층(144)은 버퍼층(141), 게이트 절연층(142) 및 층간 절연층(143)의 측면에서의 단차를 보완할 수 있고, 평탄화층(144)과 평탄화층(144)의 측면에 배치되는 연결 배선(181, 182)의 접착 강도를 증가시킬 수 있다.
도 3을 참조하면, 평탄화층(144)의 측면의 경사각은 버퍼층(141), 게이트 절연층(142), 제1 층간 절연층(143), 제2 층간 절연층(143) 및 패시베이션층(145)의 측면들이 이루는 경사각보다 작을 수 있다. 예를 들어, 평탄화층(144)의 측면은 층간 절연층(143)의 측면, 게이트 절연층(142)의 측면, 및 버퍼층(141)의 측면이 각각 이루는 경사보다 완만한 경사를 가질 수 있다. 이에, 평탄화층(144)의 측면과 접하게 배치되는 연결 배선(181, 182)이 완만한 경사를 가지고 배치되어, 표시 장치(100)의 연신 시, 연결 배선(181, 182)에 발생하는 응력이 저감될 수 있다. 그리고, 평탄화층(144)의 측면이 상대적으로 완만한 경사를 가짐으로써, 연결 배선(181, 182)이 크랙되거나 평탄화층(144)의 측면에서 박리되는 현상을 억제할 수 있다.
도 2 내지 도 4를 참조하면, 연결 배선(181, 182)은 복수의 제1 판 패턴(121) 상의 패드를 전기적으로 연결하는 배선을 의미한다. 연결 배선(181, 182)은 복수의 제1 배선 패턴(122) 상에 배치된다. 그리고, 연결 배선(181, 182)은 복수의 제1 판 패턴(121) 상의 전원 패드(171) 및 데이터 패드(172)에 전기적으로 연결되기 위하여, 복수의 제1 판 패턴(121) 상에도 연장될 수 있다. 그리고 도 1를 참조하면, 복수의 제1 판 패턴(121) 사이의 영역 중 연결 배선(181, 182)이 배치되지 않는 영역에는 제1 배선 패턴(122)이 배치되지 않는다.
연결 배선(181, 182)은 제1 연결 배선(181), 제2 연결 배선(182)을 포함한다. 제1 연결 배선(181) 및 제2 연결 배선(182)은 복수의 제1 판 패턴(121) 사이에 배치된다. 구체적으로, 제1 연결 배선(181)은 연결 배선(181, 182) 중 복수의 제1 판 패턴(121) 사이에서 X 축 방향으로 연장되는 배선을 의미하고, 제2 연결 배선(182)은 연결 배선(181, 182) 중 복수의 제1 판 패턴(121)사이에서 Y 축 방향으로 연장되는 배선을 의미한다.
연결 배선(181, 182)은 구리(Cu), 알루미늄(Al), 티타늄(Ti), 몰리브덴(Mo)과 같은 금속 재질 또는 구리/몰리브덴-티타늄(Cu/Moti), 티타늄/알루미늄/티타늄(Ti/Al/Ti) 등과 같은 금속 재질의 적층 구조로 이루어질 수 있으나, 이에 제한되는 것은 아니다.
일반적인 표시 장치의 표시 패널의 경우, 복수의 게이트 배선, 복수의 데이터 배선 등과 같은 다양한 배선은 복수의 서브 화소 사이에서 직선 형상으로 연장되어 배치되며, 하나의 신호 배선에 복수의 서브 화소가 연결된다. 이에, 일반적인 표시 장치의 표시 패널의 경우, 게이트 배선, 데이터 배선, 고전위 전압 배선, 저전위 전압 배선, 기준 전압 배선 등과 같은 다양한 배선은 기판 상에서 끊김 없이 유기 발광 표시 장치의 표시 패널의 일 측에서 타 측으로 연장한다.
이와 달리, 본 발명의 일 실시예에 따른 표시 장치(100)의 경우, 일반적인 표시 장치의 표시 패널에서 사용되는 것으로 볼 수 있는 직선 형상의 게이트 배선, 데이터 배선, 고전위 전압 배선, 기준 전압 배선, 초기화 전압 배선 등과 같은 다양한 배선은 복수의 제1 판 패턴(121) 및 복수의 제2 판 패턴(123) 상에만 배치된다. 즉, 본 발명의 일 실시에에 따른 표시 장치(100)에서 직선 형상의 배선은 복수의 제1 판 패턴(121) 및 복수의 제2 판 패턴(123)상에만 배치된다.
본 발명의 일 실시예에 따른 표시 장치(100)에서는 서로 인접하는 2개의 제1 판 패턴(121) 상의 패드가 연결 배선(181, 182)에 의해 연결될 수 있다. 따라서, 연결 배선(181, 182)은 인접하는 2개의 제1 판 패턴(121) 상의 전원 패드(171) 혹은 데이터 패드(172)를 전기적으로 연결한다. 따라서, 본 발명의 일 실시예에 따른 표시 장치(100)는 게이트 배선, 데이터 배선, 고전위 전압 배선, 저전위 전압 배선, 및 기준 전압 배선 등과 같은 다양한 배선을 복수의 제1 판 패턴(121) 사이에서 전기적으로 연결하도록 복수의 연결 배선(181, 182)을 포함할 수 있다.
한편, 도 3을 참조하면, 평탄화층(144) 상에 개별 연결 패드(CP1) 및 공통 연결 패드(CP2)가 배치된다. 개별 연결 패드(CP1) 및 공통 연결 패드(CP2)는 복수의 발광 소자(160)에 신호를 전달하기 위한 패드이다.
도 2 및 도 3을 참조하면, 평탄화층(144) 상에 복수의 개별 연결 패드(CP1)가 배치된다. 복수의 개별 연결 패드(CP1)는 트랜지스터(150)에 연결되어 복수의 발광 소자(160)에 전압을 전달할 수 있다. 이에, 복수의 개별 연결 패드(CP1)는 애노드와 같은 기능을 수행할 수 있다.
복수의 개별 연결 패드(CP1)는 평탄화층(144) 상에서 연결 배선(180)과 동일 공정에서 형성될 수 있다. 즉, 복수의 개별 연결 패드(CP1)는 연결 배선(180)과 동일한 물질로 동일 층 상에 배치될 수 있으나, 이에 제한되는 것은 아니다.
하나의 제1 판 패턴(121) 상에 배치되는 복수의 개별 연결 패드(CP1)의 개수는 하나의 제1 판 패턴(121) 상에 배치되는 복수의 발광 소자(160)의 개수와 동일할 수 있다. 예를 들어, 도 2에 도시된 바와 같이, 하나의 화소 기판(111) 상에 3개의 발광 소자(160)가 배치되는 경우, 각각의 발광 소자(160)에 별도의 전압을 인가하기 위해, 하나의 화소 기판(111) 상에 3개의 개별 연결 패드(CP1)가 배치될 수 있다. 구체적으로, 개별 연결 패드(CP1)는 제1 개별 연결 패드(CP1a), 제2 개별 연결 패드(CP1b) 및 제3 개별 연결 패드(CP1c)를 포함하고, 제1 개별 연결 패드(CP1a), 제2 개별 연결 패드(CP1b) 및 제3 개별 연결 패드(CP1c)는 서로 전기적으로 분리될 수 있다.
도 2 및 도 3을 참조하면, 평탄화층(115) 상에 공통 연결 패드(CP2)가 배치된다. 공통 연결 패드(CP2)는 제1 연결 배선(181)에 연결되어 복수의 발광 소자(160)에 전압을 전달할 수 있다. 이에, 복수의 개별 연결 패드(CP1)는 캐소드와 같은 기능을 수행할 수 있다.
하나의 제1 판 패턴(121) 상에 배치되는 공통 연결 패드(CP2)의 개수는 하나의 제1 판 패턴(121) 상에 배치되는 복수의 발광 소자(160)의 개수와 무관하게 1개일 수 있다. 예를 들어, 도 2에 도시된 바와 같이, 하나의 제1 판 패턴(121) 상에 3개의 발광 소자(160)가 배치되는 경우, 공통 연결 패드(CP2)는 3개의 발광 소자(160)에 동일하게 저전위 전원을 인가하면 되므로, 하나의 화소 기판(111) 상에 1개의 공통 연결 패드(CP2)가 배치되고, 1개의 공통 연결 패드(CP2)와 3개의 발광 소자(160)가 전기적으로 연결될 수 있다.
한편, 도 3에는 도시되지 않았으나, 개별 연결 패드(CP1), 공통 연결 패드(CP2), 연결 배선(180) 및 평탄화층(144) 상에 뱅크가 배치될 수도 있다. 뱅크는 인접하는 서브 화소(SPX)를 구분하는 기능을 할 수 있다.
도 3을 참조하면, 개별 연결 패드(CP1)와 공통 연결 패드(CP2) 상에는 발광 소자(160)가 배치된다. 발광 소자(160)는 n형층(161), 활성층(162), p형층(163), n전극(164) 및 p전극(165)을 포함한다. 본 발명의 일 실시예에 따른 표시 장치(100)의 발광 소자(160)는 한쪽 면에 n전극(164)과 p전극(165)이 배치되고, 활성층(162)의 하측에 배치되는 플립 칩(filp-chip)의 구조를 가진다.
n형층(161)은 우수한 결정성을 갖는 질화갈륨(GaN)에 n형 불순물을 주입하여 형성될 수 있다. n형층(161)은 발광될 수 있는 물질로 이루어지는 별도의 베이스 기판 상에 배치될 수도 있다.
n형층(161) 상에는 활성층(162)이 배치된다. 활성층(162)은 발광 소자(160)에서 빛을 발하는 발광층으로, 질화물 반도체, 예를 들어, 인듐질화갈륨(InGaN)으로 이루어질 수 있다. 활성층(162) 상에는 p형층(163)이 배치된다. p형층(163)은 질화갈륨(GaN)에 p형 불순물을 주입하여 형성될 수 있다.
본 발명의 일 실시예에 따른 발광 소자(160)는, 이상에서 설명한 바와 같이, n형층(161), 활성층(162) 및 p형층(163)을 차례대로 적층한 후, 소정 부분을 식각한 후, n전극(164)과 p전극(165)을 형성하는 방식으로 제조된다. 이때, 소정 부분은 n전극(164)과 p전극(165)을 이격시키기 위한 공간으로, n형층(161)의 일부가 노출되도록 소정 부분이 식각된다. 다시 말해, n전극(164)과 p전극(165)이 배치될 발광 소자(160)의 면은 평탄화된 면이 아닌 서로 다른 높이 레벨을 가질 수 있다.
이와 같이, 식각된 영역, 다시 말해, 식각 공정으로 노출된 n형층(161) 상에는 n전극(164)이 배치된다. n전극(164)은 도전성 물질로 이루어질 수 있다. 한편, 식각되지 않은 영역, 다시 말해, p형층(163) 상에는 p전극(165)이 배치된다. p전극(165)도 도전성 물질로 이루어질 수 있고, 예를 들어, n전극(164)과 동일한 물질로 이루어질 수 있다.
접착층(AD)은 개별 연결 패드(CP1) 및 공통 연결 패드(CP2)의 상면과 개별 연결 패드(CP1) 및 제2 연결 패드(CP2) 사이에 배치되어, 발광 소자(160)가 개별 연결 패드(CP1)와 공통 연결 패드(CP2) 상에 접착될 수 있다. 이때, n전극(165)은 공통 연결 패드(CP2) 상에 배치되고, p전극(165)은 개별 연결 패드(CP1) 상에 배치될 수 있다.
접착층(AD)은 베이스 부재(BR)에 도전볼(CB)이 분산된 도전성 접착층일 수 있다. 이에, 접착층(AD)에 열 또는 압력이 가해지는 경우, 열 또는 압력이 가해진 부분에서 도전볼(CB)이 전기적으로 연결되어 도전 특성을 가질 수 있다.
도전볼(CB)은 베이스 부재(BR)에 혼합되어 있으면서 발광 소자(160)의 전극과 공통 연결 패드(CP2) 및 개별 연결 패드(CP1)의 합착 시에 발광 소자(160)의 전극과 공통 연결 패드(CP2) 및 개별 연결 패드(CP1)를 전기적으로 연결하는 기능을 가질 수 있다. 도전볼(CB)은 예를 들어, 니켈(Ni) 등의 물질의 내부에 금(Au) 등의 연성을 갖는 도전금속으로 이루어질 수 있으나, 이에 제한되는 것은 아니다. 또한, 합착 전 기준으로 도전볼(CB)은 직경이 약 4㎛일 수 있으나, 이에 제한되는 것은 아니다. 발광 소자(160)의 전극과 연결 패드의 합착 시, 열과 압력에 의해 내부 도전금속을 둘러싸는 물질이 파괴될 수 있고, 내부의 도전금속이 식으며 굳게 되어, 발광 소자(160)의 전극과 연결 패드를 전기적으로 연결할 수 있다.
베이스 부재(BR)는 접착력과 절연성을 갖는 접착 부재일 수 있다. 베이스 부재(BR)는 예를 들어, 열 경화형의 접착제 등 일 수 있으나, 이에 제한되는 것은 아니다.
도 3을 참조하면, 예를 들어, n전극(165)은 접착층(AD)을 통해 공통 연결 패드(CP2)와 전기적으로 연결되고, p전극(164)은 접착층(AD)을 통해 개별 연결 패드(CP1)와 전기적으로 연결된다. 즉, 도전볼(CB)이 혼합된 접착층(AD)을 개별 연결 패드(CP1)와 공통 연결 패드(CP2) 상에 잉크젯 등의 방식으로 도포한 후, 발광 소자(160)를 접착층(AD) 상에 전사하고, 발광 소자(160)를 가압하고 열을 가하는 방식으로 개별 연결 패드(CP1)와 p전극(164) 및 공통 연결 패드(CP2)와 n전극(165)을 도전볼(CB)을 통해 전기적으로 연결시킬 수 있다. 이때, 도전볼(CB)은 n전극(165)과 공통 연결 패드(CP2) 사이 및 p전극(164)과 개별 연결 패드(CP1) 사이에만 배치되도록 유도될 수 있다. 한편, n전극(165)과 공통 연결 패드(CP2) 사이에 배치된 접착층(AD)의 부분 및 p전극(164)과 개별 연결 패드(CP1) 사이에 접착층(AD)의 도전볼(CB)이 배치된 부분을 제외한 다른 접착층(AD)의 부분은 절연 특성을 가진다. 한편, 접착층(AD)은 분리된 형태로 개별 연결 패드(CP1)와 공통 연결 패드(CP2) 각각에 배치될 수도 있다.
이와 같이, 본 발명의 일 실시예에 따른 표시 장치(100)는 트랜지스터(150)가 배치된 하부 기판(110) 상에 발광 소자(160)가 배치되는 구조를 가짐으로써, 표시 장치(100)가 온(on)되면 개별 연결 패드(CP1)와 공통 연결 패드(CP2) 각각에 인가되는 서로 상이한 전압 레벨이 각각 n전극(165)과 p전극(164)으로 전달되어 발광 소자(160)가 발광된다.
상부 기판(112)은 상부 기판(112)의 아래에 배치되는 다양한 구성요소들을 지지하는 기판이다. 구체적으로, 상부 기판(112)은 상부 기판(112)을 구성하는 물질을 하부 기판(111) 및 제1 판 패턴(121) 상에 코팅한 후 경화시키는 방식으로 형성할 수 있다. 상부 기판(112)은 하부 기판(111), 제1 판 패턴(121), 제1 배선 패턴(122) 및 연결 배선(181, 182)에 접하도록 배치될 수 있다.
상부 기판(112)은 하부 기판(111)과 동일한 물질로 이루어질 수 있다. 예를 들어, 상부 기판(112)은 폴리 메탈 실록산(polydimethylsiloxane; PDMS)과 같은 실리콘 고무(Silicone Rubber), 또는 폴리 우레탄(polyurethane; PU) 및 PTFE(polytetrafluoroethylene) 등의 탄성 중합체(elastomer)로 이루어질 수 있으며, 이에, 유연한 성질을 가질 수 있다. 그러나, 상부 기판(112)의 재질은 이에 제한되는 것은 아니다.
한편, 도 3에는 도시되지 않았으나, 상부 기판(112) 상에는 편광층이 배치될 수도 있다. 편광층은 표시 장치(100)의 외부로부터 입사되는 광을 편광시켜, 외광 반사를 감소시키는 기능을 할 수 있다. 또한, 편광층이 아닌 다른 광학 필름 등이 상부 기판(112) 상에 배치될 수 있다.
또한, 하부 기판(111) 전면에 배치되어, 상부 기판(112)과 하부 기판(111) 상에 배치되는 구성요소 사이를 충진시키는 충진층(190)이 배치될 수 있다. 충진층(190)은 경화성 접착제로 구성될 수 있다. 구체적으로, 충진층(190)을 구성하는 물질을 하부 기판(111) 전면에 코팅한 후 경화시키는 방식으로 형성하여, 상부 기판(112)과 하부 기판(111) 상에 배치되는 구성요소 사이에 충진층(190)을 배치시킬 수 있다. 예를 들어, 충진층(190)은 OCA (optically clear adhesive)일 수 있으며, 아크릴계 접착제, 실리콘계 접착제 및 우레탄계 접착제등으로 구성될 수 있다.
이하에서는, 복수의 서브 화소(SPX) 각각의 개별 연결 패드(CP1) 및 공통 연결 패드(CP2)의 보다 상세한 설명을 위해 도 4 내지 도 5를 함께 참조한다.
<개별 연결 패드 및 공통 연결 패드의 단면 구조>
도 4는 도 2에 도시된 절단선 Ⅳ-Ⅳ'에 따라 절단한 단면도이다. 도 5는 도 2에 도시된 절단선 Ⅴ-Ⅴ'에 따라 절단한 단면도이다.
도 4를 참조하면, 복수의 개별 연결 패드(CP1)는 제1 서브 화소(SP1)와 대응하는 제1 개별 연결 패드(CP1a), 제2 서브 화소(SP2)와 대응하는 제2 개별 연결 패드(CP1b) 및 제3 서브 화소(SP3)와 대응하는 제3 개별 연결 패드(CP1c)를 포함한다.
복수의 발광 소자(160)는 제1 서브 화소(SP1)에 배치된 제1 발광 소자(160a), 제2 서브 화소(SP2)에 배치된 제2 발광 소자(160b), 제3 서브 화소(SP3)에 배치된 제3 발광 소자(160c)를 포함한다. 제1 발광 소자(160a)의 p전극(165)은 제1 개별 연결 패드(CP1a)와 도전볼(CB)을 통해 전기적으로 연결되고, 제2 발광 소자(160b)의 p전극(165)은 제2 개별 연결 패드(CP1b)와 도전볼(CB)을 통해 전기적으로 연결되며, 제3 발광 소자(160c)의 p전극(165)은 제3 개별 연결 패드(CP1c)와 도전볼(CB)을 통해 전기적으로 연결될 수 있다.
복수의 개별 연결 패드(CP1)는 복수의 서브 화소(SPX) 각각에 대응하여 높이가 상이하다. 제1 개별 연결 패드(CP1a)는 하나의 도전층으로 이루어질 수 있다. 제2 개별 연결 패드(CP1b) 및 제3 개별 연결 패드(CP1c)는 복수의 도전층(CP11b, CP12b, CP11c, CP12c, CP13c) 및 복수의 도전층(CP11b, CP12b, CP11c, CP12c, CP13c) 사이에 배치된 적어도 하나의 절연층(I1b, I1c, I2c)으로 이루어질 수 있다. 구체적으로, 제2 개별 연결 패드(CP1b)는 제1 도전층(CP11b), 제1 도전층(CP11b) 상에 배치된 절연층(I1b) 및 제2 도전층(CP12b) 순서로 배치될 수 있고 제1 도전층(CP11b) 및 제2 도전층(CP12b)은 컨택홀을 통해 전기적으로 연결될 수 있다. 제3 개별 연결 패드(CP1c)는 제1 도전층(CP11c), 제1 절연층(I1c), 제2 도전층(CP12c), 제2 절연층(I2c) 및 제3 도전층(CP13c) 순서로 배치될 수 있고, 서로 다른 인접한 도전층(CP11c, CP12c, CP13c)은 컨택홀을 통해 전기적으로 연결될 수 있다.
제1 개별 연결 패드(CP1a), 제2 개별 연결 패드(CP1b) 및 제3 개별 연결 패드(CP1c)에 포함되는 각각의 도전층(CP1a, CP11b, CP12b, CP11c, CP12c, CP13c)은 공통 연결 패드(CP2)와 동일 물질로 이루어질 수 있고, 예를 들어,
각각의 도전층(CP1a, CP11b, CP12b, CP11c, CP12c, CP13c)은 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni), 네오디뮴(Nd), 및 구리(Cu) 중 어느 하나이거나 둘 이상의 합금, 또는 이들의 다중층일 수 있으나, 이에 제한되는 것은 아니다.
복수의 개별 연결 패드(CP1)를 구성하는 각각의 도전층(CP1a, CP11b, CP12b, CP11c, CP12c, CP13c)의 두께는 0.5 μm 내지 1 μm 일 수 있으나, 이에 제한되는 것은 아니다.
제2 개별 연결 패드(CP1b) 및 제3 개별 연결 패드(CP1c)에 포함되는 적어도 하나의 절연층(I1b, I1c, I2c)은 유기 절연층 또는 무기절연층으로 이루어질 수 있다. 예를 들어, 적어도 하나의 절연층(I1b, I1c, I2c)은 아크릴(acryl)계 유기 물질로 이루어질 수 있다. 또는, 적어도 하나의 절연층(I1b, I1c, I2c)은 실리콘 질화물(SiNx), 실리콘 산화물(SiOx), 및 실리콘 산화질화물(SiON)중 적어도 하나로 이루어지는 단층 또는 복층으로 구성될 수 있다. 적어도 하나의 절연층(I1b, I1c, I2c) 각각의 두께는 1 μm 내지 3 μm일 수 있으나, 이에 제한되는 것은 아니다.
복수의 개별 연결 패드(CP1)는 각각 높이가 다르게 형성될 수 있다. 예를 들어, 도 4에서 도시된 바와 같이, 제1 개별 연결 패드(CP1a), 제2 개별 연결 패드(CP1b) 및 제3 연결 패드(CP1c)는 제1 개별 연결 패드(CP1a)로부터 좌측 방향으로 이동할수록 높이가 높아질 수 있다. 그러나, 이에 제한되는 것은 아니며, 우측으로 이동할수록 높이가 높아지는 것도 가능하다. 인접한 서로 다른 개별 연결 패드(CP1) 간의 높이 차이는 2 μm 내지 10 μm 일 수 있다. 이는 최소 마진을 고려하고, 발광 소자(160) 점등 시 높이에 따른 거리감을 최소화할 수 있는 범위이다.
도 5를 참조하면, 공통 연결 패드(CP2)는 복수의 도전층(CP21, CP22, CP23) 및 복수의 절연층(I21, I22)으로 이루어진다. 구체적으로, 공통 연결 패드(CP2)는 제1 서브 화소(SP1), 제2 서브 화소(SP2) 및 제3 서브 화소(SP3)에 배치된 제1 도전층(CP21), 제2 서브 화소(SP2) 및 제3 서브 화소(SP3)에서 제1 도전층(CP21) 상에 배치된 제1 절연층(I21), 제1 절연층(I21) 상에 배치된 제2 도전층(CP22), 제3 서브 화소(SP3)에서 제2 도전층(CP22) 상에 배치된 제2 절연층(I22), 및 제2 절연층(I22) 상에 배치된 제3 도전층(CP23)을 포함할 수 있다. 제1 도전층(CP21), 제2 도전층(CP22) 및 제3 도전층(CP23)은 컨택홀을 통해 인접한 서로 다른 도전층(CP21, CP22, CP23) 간에 전기적으로 접속될 수 있다.
도 5를 참조하며, 제1 도전층(CP21)은 제1 서브 화소(SP1), 제2 서브 화소(SP2) 및 제3 서브 화소(SP3)에 공통적으로 배치되고, 제2 도전층(CP22) 및 제1 절연층(I21)은 제2 서브 화소(SP2) 및 제3 서브 화소(SP3)에만 배치될 수 있다. 그리고, 제2 절연층(I22) 및 제3 도전층(CP23)은 제3 서브 화소(SP3)에만 배치될 수 있다.
제1 발광 소자(160a)의 n전극(164)은 공통 연결 패드(CP2)의 제1 도전층(CP21)과 도전볼(CB)을 통해 전기적으로 연결되고, 제2 발광 소자(160b)의 n전극(164)은 공통 연결 패드(CP2)의 제2 도전층(CP22)과 도전볼(CB)을 통해 전기적으로 연결되며, 제3 발광 소자(160c)의 n전극(164)은 공통 연결 패드(CP2)의 제3 도전층(CP23)과 도전볼(CB)을 통해 전기적으로 연결될 수 있다.
공통 연결 패드(CP2)는 복수의 개별 연결 패드(CP1)와 동일 공정에서 형성될 수 있다. 즉, 공통 연결 패드(CP2)의 제1 도전층(CP21)은 복수의 개별 연결 패드(CP1)의 제1 도전층(CP1a, CP11b, CP11c)과 동일 물질로 동일 층에 배치되고, 공통 연결 패드(CP2)의 제2 도전층(CP22)은 복수의 개별 연결 패드(CP1)의 제2 도전층(CP12b, CP12c)과 동일 물질로 동일 층에 배치되며, 공통 연결 패드(CP2)의 제3 도전층(CP23)은 복수의 개별 연결 패드(CP1)의 제3 도전층(CP13c)과 동일 물질로 동일 층에 배치될 수 있다. 이때, 공통 연결 패드(CP2)를 구성하는 각각의 도전층(CP21, CP22, CP23) 두께는 0.5 μm 내지 1 μm 일 수 있으나, 이에 제한되는 것은 아니다.
공통 연결 패드(CP2)에 배치되는 복수의 절연층(I21, I22) 또한 복수의 개별 연결 패드(CP1)와 동일 공정에서 형성될 수 있다. 즉, 공통 연결 패드(CP2)의 제1 절연층(I21)은 복수의 개별 연결 패드(CP1)의 제1 절연층(I1b, I1c)과 동일 물질로 동일 층에 배치되며, 공통 연결 패드(CP2)의 제2 절연층(I22)은 복수의 개별 연결 패드(CP1)의 제2 절연층(I2c)과 동일 물질로 동일 층에 배치될 수 있다. 제1 절연층(I21) 및 제2 절연층(I22) 각각의 두께는 1 μm 내지 3 μm일 수 있으나, 이에 제한되는 것은 아니다.
공통 연결 패드(CP2)의 복수의 도전층(CP21, CP22, CP23) 중 가장 하부에 배치된 제1 도전층(CP21)의 너비는 제2 도전층(CP22)의 너비보다 크고, 제2 도전층(CP22)의 너비는 가장 상부에 배치된 제3 도전층(CP23)의 너비보다 크다. 다시 말해서, 가장 하부에 배치된 제1 도전층(CP21)의 너비가 가장 크고, 가장 상부에 배치된 제3 도전층(CP23)의 너비가 가장 작을 수 있다.
도 5에 도시된 바와 같이, 공통 연결 패드(CP2)는 제1 서브 화소(SP1), 제2 서브 화소(SP2) 및 제3 서브 화소(SP3) 순서로 순차적으로 높이가 높아진다. 즉, 복수의 개별 연결 패드(CP1)의 높이가 순차적으로 높아지는 것과 대응되도록 공통 연결 패드(CP2)의 높이도 순차적으로 높아질 수 있다. 도 5에서는 공통 연결 패드(CP2)가 좌측으로 갈수록 높이가 높아지도록 복수의 도전층(CP21, CP22, CP23) 및 복수의 절연층(I21, I22)을 배치하였으나, 이는 일 예시일 뿐, 우측으로 갈수록 높이가 높아지는 것도 가능하다.
제1 서브 화소(SP1)에 대응되는 공통 연결 패드(CP2)의 높이는 제1 개별 연결 패드(CP1a)의 높이와 동일하고, 제2 서브 화소(SP2)에 대응되는 공통 연결 패드(CP2)의 높이는 제2 개별 연결 패드(CP1b)의 높이와 동일하며, 제3 서브 화소(SP3)에 대응되는 공통 연결 패드(CP2)의 높이는 제3 개별 연결 패드(CP1c)의 높이와 동일하다. 다시 말해서, 제1 서브 화소(SP1) 대응하는 공통 연결 패드(CP2)와 제1 개별 연결 패드(CP1a)의 높이가 동일하므로, 제1 발광 소자(160a)의 n전극(164) 및 p전극(165)이 수평하게 배치될 수 있다. 그리고, 제2 서브 화소(SP2)에 대응하는 공통 연결 패드(CP2)와 제2 개별 연결 패드(CP1b)의 높이가 동일하므로, 제2 발광 소자(160b)의 n전극(164) 및 p전극(165)이 수평하게 배치될 수 있다. 또한, 제3 서브 화소(SP3)에 대응하는 공통 연결 패드(CP2)와 제3 개별 연결 패드(CP1c)의 높이가 동일하므로, 제3 발광 소자(160c)의 n전극(164) 및 p전극(165)이 수평하게 배치될 수 있다.
<표시 장치의 제조방법>
도 6a 내지 6c는 본 발명의 일 실시예에 따른 표시 장치(100)의 제조 방법에 대한 개략적인 단면도이다. 도 6a 내지 도 6c는 복수의 발광 소자(160)를 표시 패널(PN)로 전사하는 전사 공정을 설명하기 위한 개략적인 공정도이다. 도 6a 내지 도 6c는 설명의 편의를 위해 표시 장치(100)의 구성 요소 중 복수의 개별 연결 패드(CP1)만을 표시 패널(PN) 상부에 도시하였다. 도 1 내지 도 5의 표시 장치(100)에서 설명된 구성 요소 중 개별 연결 패드(CP1) 및 복수의 발광 소자(160)에 대한 중복 설명은 생략한다.
표시 패널(PN)은 복수의 발광 소자(160)를 구동하기 위한 회로, 예를 들어, 트랜지스터 및 복수의 배선의 형성이 완료된 표시 패널이다.
도 6a 내지 도 6c를 참조하면, 웨이퍼(101)는 복수의 발광 소자(160)가 형성되는 기판이다. 웨이퍼(101) 상에 복수의 발광 소자(160)를 구성하는 질화갈륨(GaN), 인듐 갈륨 질화물(InGaN) 등의 물질을 형성하여 결정층을 성장시키고, 결정층을 개별 칩으로 절단하고 전극을 형성하여 복수의 발광 소자(160)를 형성할 수 있다. 웨이퍼(101)는 사파이어, 실리콘 카바이드(SiC), 질화갈륨(GaN), 산화 아연(ZnO) 등으로 이루어질 수 있으나, 이에 제한되지 않는다.
복수의 임시 패턴(102)은 복수의 발광 소자(160)를 웨이퍼(101)에 부착시키는 것으로, 레이저 리프트 오프(laser lift off, LLO) 공정을 이용하여 웨이퍼(101)와 박리 가능한 물질층이다. 즉, 복수의 발광 소자(160)가 임시 패턴(101)을 통해 부착된 웨이퍼(101)에 레이저와 같은 고에너지의 파장이 조사되면, 임시 패턴(102)의 표면이 급격하게 용융, 기화됨으로써 복수의 발광 소자(160)가 용이하게 분리될 수 있다.
하나의 웨이퍼(101) 상에는 동일한 색상의 광을 발광하는 복수의 발광 소자(160)가 형성된다. 도 6a에서는 웨이퍼(101) 상에 복수의 임시 패턴(102)이 형성되고, 각각의 임시 패턴(102) 상에 복수의 제1 발광 소자(160a)가 형성될 수 있다. 도 6b에서는 웨이퍼(101) 상에 복수의 임시 패턴(102)이 형성되고, 각각의 임시 패턴(102) 상에 복수의 제2 발광 소자(160b)가 형성될 수 있다. 도 6c에서는 웨이퍼(101) 상에 복수의 임시 패턴(1020이 형성되고, 각각의 임시 패턴(102) 상에 복수의 제3 발광 소자(160c)가 형성될 수 있다.
제1 개별 연결 패드(CP1a), 제2 개별 연결 패드(CP1b) 및 제3 개별 연결 패드(CP1c)는 순차적으로 높이가 높아진다. 제2 개별 연결 패드(CP1b) 및 제3 개별 연결 패드(CP1c)는 도 4에서 도시된 바와 같이 복수의 도전층(CP1a, CP11b, CP12b, CP11c, CP12c, CP13c) 및 적어도 하나의 절연층(I1b, I1c, I2c)을 포함하는 복수의 층으로 이루어지나, 도 6a 내지 도 6c에서는 도시의 편의를 위해 복수의 층을 생략하고, 하나의 층으로 도시하였다.
도면에는 도시되지 않았으나, 제1 서브 화소(SP1)에 대응하는 공통 연결 패드(CP2)의 부분, 제2 서브 화소(SP2)에 대응하는 공통 연결 패드(CP2)의 부분 및 제3 서브 화소(SP3)에 대응하는 공통 연결 패드(CP2)의 부분의 높이도 제1 개별 연결 패드(CP1a), 제2 개별 연결 패드(CP1b) 및 제3 개별 연결 패드(CP1c) 각각에 대응한다.
접착층(AD)은 가장 높이가 높은 제3 개별 연결 패드(CP1c) 상에 전사될 제3 발광 소자(160c)가 안정적으로 부착될 수 있도록 제3 개별 연결 패드(CP1c)를 덮는 충분한 두께로 표시 패널(PN) 상부에 도포될 수 있다.
도 6a 내지 도 6c를 참조하면, 복수의 발광 소자(160)는 표시 패널(PN)로 전사시 복수의 개별 연결 패드(CP1)의 높이가 낮은 순서부터 차례로 전사된다.
도 6a를 참조하면, 복수의 제1 발광 소자(160a)를 제1 서브 화소(SP1)에 대응하고, 가장 낮은 높이를 갖는 제1 개별 연결 패드(CP1a)에 연결되도록 표시 패널로 전사한다. LLO 공정을 통해 제1 발광 소자(160a)를 웨이퍼(101)로부터 직접 표시 패널(PN)로 전사할 수 있다.
다음으로, 도 6b를 참조하면, 제1 발광 소자(160a)가 전사된 표시 패널(PN)에서 복수의 제2 발광 소자(160b)를 제2 서브 화소(SP2)에 대응하고, 제1 개별 연결 패드(CP1a)보다 높이가 높은 제2 개별 연결 패드(CP1b)에 연결되도록 표시 패널(PN)로 전사한다. LLO 공정을 통해 제2 발광 소자(160b)를 웨이퍼(101)로부터 직접 표시 패널(PN)로 전사할 수 있다.
다음으로, 도 6c를 참조하면, 제1 발광 소자(160a) 및 제2 발광 소자(160b)가 전사된 표시 패널(PN)에서 복수의 제3 발광 소자(160c)를 제3 서브 화소(SP3)에 대응하고, 가장 높은 높이를 갖는 제3 개별 연결 패드(CP1c)에 연결되도록 표시 패널(PN)로 전사한다. LLO 공정을 통해 제3 발광 소자(160c)를 웨이퍼(101)로부터 직접 표시 패널(PN)로 전사할 수 있다.
따라서, 본 발명의 일 실시예에 따른 표시 장치(100)의 제조 방법에서는 서로 다른 색상의 광을 발광하는 복수의 발광 소자(160)가 표시 패널(PN)로 전사될 때 전사되는 복수의 개별 연결 패드(CP1) 또는 공통 연결 패드(CP2)에 높이 차이가 있어 웨이퍼(101)에 배치된 발광 소자(160)와 표시 패널(PN)의 기전사된 발광 소자(160)간의 간섭없이 직접 웨이퍼(101)로부터 표시 패널(PN)로 발광 소자(160) 전사가 가능하다. 다시 말해서, 복수의 발광 소자(160)는 도너 기판으로 전사하는 공정을 거치지 않고, 복수의 서브 화소(SPX)에 대응하여 표시 패널(PN)에 직접 전사될 수 있다. 따라서, 제조 공정이 간소화되고 비용이 절감된 표시 장치를 제조할 수 있다.
본 발명의 다양한 실시예들에 따른 표시 장치는 다음과 같이 설명될 수 있다.
전술한 바와 같은 과제를 해결하기 위하여, 본 발명의 일 실시예에 따른 표시 장치는 연신 가능한 하부 기판 및 하부 기판 상에 배치되고, 복수의 서브 화소가 배치되는 복수의 판 패턴 및 복수의 배선 패턴으로 구성되는 패턴층, 복수의 판 패턴 각각의 상부에 배치되고, 복수의 서브 화소 각각에 대응하여 높이가 상이한 복수의 개별 연결 패드 및 공통 연결 패드, 복수의 개별 연결 패드 및 공통 연결 패드와 연결된 복수의 발광소자를 포함한다.
본 발명의 다른 특징에 따르면, 복수의 서브 화소는 제1 서브 화소, 제2 서브 화소 및 제3 서브 화소를 포함하고, 복수의 개별 연결 패드는 제1 서브 화소와 대응하는 제1 개별 연결 패드, 제2 서브 화소와 대응하는 제2 개별 연결 패드 및 제3 서브 화소와 대응하는 제3 개별 연결 패드를 포함하고, 제1 개별 연결 패드, 제2 개별 연결 패드 및 제3 개별 연결 패드는 서로 전기적으로 분리될 수 있다.
본 발명의 또 다른 특징에 따르면, 제1 개별 연결 패드는 하나의 도전층으로 이루어질 수 있다.
본 발명의 또 다른 특징에 따르면, 제2 개별 연결 패드 및 제3 개별 연결 패드는 복수의 도전층 및 복수의 도전층 사이에 배치된 적어도 하나의 절연층으로 이루어질 수 있다.
본 발명의 또 다른 특징에 따르면, 공통 연결 패드는 복수의 도전층 및 복수의 절연층으로 이루어질 수 있다.
본 발명의 또 다른 특징에 따르면, 공통 연결 패드는, 제1 서브 화소, 제2 서브 화소 및 제3 서브 화소에 배치된 제1 도전층, 제2 서브 화소 및 제3 서브 화소에서 제1 도전층 상에 배치된 제1 절연층 및 제1 절연층 상에 배치된 제2 도전층 및 제3 서브 화소에서 제2 도전층 상에 배치된 제2 절연층 및 제2 절연층 상에 배치된 제3 도전층을 포함할 수 있다.
본 발명의 또 다른 특징에 따르면, 제1 도전층의 너비는 제2 도전층의 너비보다 크고, 제2 도전층의 너비는 제3 도전층의 너비보다 클 수 있다.
본 발명의 또 다른 특징에 따르면, 제1 서브 화소에 대응되는 공통 연결 패드의 높이는 제1 개별 연결 패드의 높이와 동일하고, 제2 서브 화소에 대응되는 공통 연결 패드의 높이는 제2 개별 연결 패드의 높이와 동일하며, 제3 서브 화소에 대응되는 공통 연결 패드의 높이는 제3 개별 연결 패드의 높이와 동일할 수 있다.
본 발명의 다른 실시예에 따른 표시 장치는 표시 영역 및 표시 영역 외곽에 비표시 영역을 포함하는 연신 가능한 하부, 하부 기판 상에 배치되고, 표시 영역에 복수의 서브 화소를 포함하는 복수의 화소가 배치되는 복수의 판 패턴, 복수의 판 패턴 각각에 복수의 층으로 이루어진 공통 연결 패드 및 복수의 서브 화소 각각에 대응하고, 적어도 하나의 층으로 이루어진 복수의 개별 연결 패드를 포함한다.
본 발명의 다른 특징에 따르면, 복수의 서브 화소는 제1 서브 화소, 제2 서브 화소 및 제3 서브 화소를 포함하고, 복수의 개별 연결 패드는 제1 서브 화소와 대응하는 제1 개별 연결 패드, 제2 서브 화소와 대응하는 제2 개별 연결 패드 및 제3 서브 화소와 대응하는 제3 개별 연결 패드를 포함하고, 제1 개별 연결 패드, 제2 개별 연결 패드 및 제3 개별 연결 패드는 서로 높이가 상이할 수 있다.
본 발명의 또 다른 특징에 따르면, 공통 연결 패드는 복수의 도전층 및 복수의 절연층으로 이루어질 수 있다.
본 발명의 또 다른 특징에 따르면, 제1 서브 화소에 대응되는 공통 연결 패드의 높이는 제1 개별 연결 패드의 높이와 동일하고, 제2 서브 화소에 대응되는 공통 연결 패드의 높이는 제2 개별 연결 패드의 높이와 동일하며, 제3 서브 화소에 대응되는 공통 연결 패드의 높이는 제3 개별 연결 패드의 높이와 동일할 수 있다.
본 발명의 실시예들을 더욱 상세하게 설명하였으나, 본 발명은 반드시 이러한 실시예로 국한되는 것은 아니고, 본 발명의 기술사상을 벗어나지 않는 범위 내에서 다양하게 변형 실시될 수 있다. 따라서, 본 발명에 개시된 실시예들은 본 발명의 기술 사상을 한정하기 위한 것이 아니라 설명하기 위한 것이고, 이러한 실시예에 의하여 본 발명의 기술 사상의 범위가 한정되는 것은 아니다. 그러므로, 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다. 본 발명의 보호 범위는 아래의 청구범위에 의하여 해석되어야 하며, 그와 동등한 범위 내에 있는 모든 기술 사상은 본 발명의 권리범위에 포함되는 것으로 해석되어야 할 것이다.
100: 표시 장치
101: 웨이퍼
102: 임시 기판
111: 하부 기판
112: 상부 기판
120: 패턴층
121: 제1 판 패턴
122: 제1 배선 패턴
123: 제2 판 패턴
124: 제2 배선 패턴
141: 버퍼층
142: 게이트 절연층
143: 층간 절연층
144: 평탄화층
150: 트랜지스터
151: 게이트 전극
152: 액티브층
153: 소스 전극
154: 드레인 전극
160: 발광 소자
161: n형층
162: 활성층
163: p형층
165: p전극
164: n전극
171: 전원 패드
172: 데이터 패드
181: 제1 연결 배선
182: 제2 연결 배선
190: 충진층
PX: 화소
SPX: 서브 화소
SP1: 제1 서브 화소
SP2: 제2 서브 화소
SP3: 제3 서브 화소
CP1: 개별 연결 패드
CP1a: 제1 개별 연결 패드
CP1b: 제2 개별 연결 패드
CP11b: 제1 도전층
CP12b: 제2 도전층
I1b: 절연층
CP1c: 제3 개별 연결 패드
CP11c: 제1 도전층
CP12c: 제2 도전층
CP13c: 제3 도전층
I1c: 제1 절연층
I2c: 제2 절연층
CP2: 공통 연결 패드
CP21: 제1 도전층
CP22: 제2 도전층
CP23: 제3 도전층
I21: 제1 절연층
I22: 제2 절연층
GD: 게이트 드라이버
DD: 데이터 드라이버
DP: 데이터 패드
PCB: 인쇄 회로 기판
PS: 파워 서플라이
AA: 표시 영역
NA: 비표시 영역
AD: 접착층
CB: 도전볼
BR: 베이스 부재
PN: 표시 패널

Claims (12)

  1. 연신 가능한 하부 기판; 및
    상기 하부 기판 상에 배치되고, 복수의 서브 화소가 배치되는 복수의 판 패턴 및 복수의 배선 패턴으로 구성되는 패턴층;
    상기 복수의 판 패턴 각각의 상부에 배치되고, 상기 복수의 서브 화소 각각에 대응하여 높이가 상이한 복수의 개별 연결 패드 및 공통 연결 패드;
    상기 복수의 개별 연결 패드 및 상기 공통 연결 패드와 연결된 복수의 발광소자를 포함하는, 표시 장치.
  2. 제1 항에 있어서,
    상기 복수의 서브 화소는 제1 서브 화소, 제2 서브 화소 및 제3 서브 화소를 포함하고,
    상기 복수의 개별 연결 패드는 상기 제1 서브 화소와 대응하는 제1 개별 연결 패드, 상기 제2 서브 화소와 대응하는 제2 개별 연결 패드 및 상기 제3 서브 화소와 대응하는 제3 개별 연결 패드를 포함하고,
    상기 제1 개별 연결 패드, 상기 제2 개별 연결 패드 및 상기 제3 개별 연결 패드는 서로 전기적으로 분리되는, 표시 장치.
  3. 제2항에 있어서,
    상기 제1 개별 연결 패드는 하나의 도전층으로 이루어진, 표시 장치.
  4. 제2항에 있어서,
    상기 제2 개별 연결 패드 및 상기 제3 개별 연결 패드는 복수의 도전층 및 상기 복수의 도전층 사이에 배치된 적어도 하나의 절연층으로 이루어진, 표시 장치.
  5. 제2항에 있어서,
    상기 공통 연결 패드는 복수의 도전층 및 복수의 절연층으로 이루어진, 표시 장치.
  6. 제5항에 있어서,
    상기 공통 연결 패드는,
    상기 제1 서브 화소, 상기 제2 서브 화소 및 상기 제3 서브 화소에 배치된 제1 도전층;
    상기 제2 서브 화소 및 상기 제3 서브 화소에서 상기 제1 도전층 상에 배치된 제1 절연층 및 상기 제1 절연층 상에 배치된 제2 도전층; 및
    상기 제3 서브 화소에서 상기 제2 도전층 상에 배치된 제2 절연층 및 상기 제2 절연층 상에 배치된 제3 도전층을 포함하는, 표시 장치.
  7. 제6항에 있어서,
    상기 제1 도전층의 너비는 상기 제2 도전층의 너비보다 크고, 상기 제2 도전층의 너비는 상기 제3 도전층의 너비보다 큰, 표시 장치.
  8. 제2항에 있어서,
    상기 제1 서브 화소에 대응되는 상기 공통 연결 패드의 높이는 상기 제1 개별 연결 패드의 높이와 동일하고,
    상기 제2 서브 화소에 대응되는 상기 공통 연결 패드의 높이는 상기 제2 개별 연결 패드의 높이와 동일하며,
    상기 제3 서브 화소에 대응되는 상기 공통 연결 패드의 높이는 상기 제3 개별 연결 패드의 높이와 동일한, 표시 장치.
  9. 표시 영역 및 상기 표시 영역 외곽에 비표시 영역을 포함하는 연신 가능한 하부;
    상기 하부 기판 상에 배치되고, 상기 표시 영역에 복수의 서브 화소를 포함하는 복수의 화소가 배치되는 복수의 판 패턴;
    상기 복수의 판 패턴 각각에 복수의 층으로 이루어진 공통 연결 패드; 및
    상기 복수의 서브 화소 각각에 대응하고, 적어도 하나의 층으로 이루어진 복수의 개별 연결 패드를 포함하는, 표시 장치.
  10. 제9항에 있어서,
    상기 복수의 서브 화소는 제1 서브 화소, 제2 서브 화소 및 제3 서브 화소를 포함하고,
    상기 복수의 개별 연결 패드는 상기 제1 서브 화소와 대응하는 제1 개별 연결 패드, 상기 제2 서브 화소와 대응하는 제2 개별 연결 패드 및 상기 제3 서브 화소와 대응하는 제3 개별 연결 패드를 포함하고,
    상기 제1 개별 연결 패드, 상기 제2 개별 연결 패드 및 상기 제3 개별 연결 패드는 서로 높이가 상이한, 표시 장치.
  11. 제10항에 있어서,
    상기 공통 연결 패드는 복수의 도전층 및 복수의 절연층으로 이루어진, 표시 장치.
  12. 제10항에 있어서,
    상기 제1 서브 화소에 대응되는 상기 공통 연결 패드의 높이는 상기 제1 개별 연결 패드의 높이와 동일하고,
    상기 제2 서브 화소에 대응되는 상기 공통 연결 패드의 높이는 상기 제2 개별 연결 패드의 높이와 동일하며,
    상기 제3 서브 화소에 대응되는 상기 공통 연결 패드의 높이는 상기 제3 개별 연결 패드의 높이와 동일한, 표시 장치.
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