KR20230098997A - 픽셀 회로 및 이를 포함하는 표시 장치 - Google Patents

픽셀 회로 및 이를 포함하는 표시 장치 Download PDF

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Abstract

본 명세서의 실시예에 따른 픽셀 회로는 제1 노드와 연결된 제1 전극, 제2 노드와 연결된 게이트 전극, 제3 노드와 연결된 제2 전극을 포함하고, 발광 소자에 구동 전류를 공급하는 구동 트랜지스터; 상기 제1 노드와 상기 제3 노드 사이에 전기적으로 연결된 제1 트랜지스터; 상기 제1 노드와 데이터 전압 사이에 전기적으로 연결된 제2 트랜지스터; 상기 제1 노드와 고전위 전압 사이에 전기적으로 연결된 제3 트랜지스터; 및 상기 고전위 전압에 연결된 제1 전극을 포함하는 저장 커패시터; 를 포함한다.

Description

픽셀 회로 및 이를 포함하는 표시 장치{PIXEL CIRCUIT AND DISPLAY DEVICE INCLUDING THE SAME}
본 발명은 픽셀 회로 및 이를 포함하는 표시 장치에 관한 것이다.
액티브 매트릭스 타입의 유기발광다이오드 표시 장치는 스스로 발광하는 유기발광다이오드(Organic Light Emitting Diode: OLED)를 포함하며, 응답속도가 빠르고 발광효율, 휘도 및 시야각이 큰 장점이 있다.
자발광 소자인 유기발광다이오드는 애노드전극 및 캐소드전극과, 이들 사이에 형성된 유기 화합물층(HIL, HTL, EML, ETL, EIL)을 포함한다. 유기 화합물층은 정공주입층(Hole Injection layer, HIL), 정공수송층(Hole tranPort layer, HTL), 발광층(Emission layer, EML), 전자수송층(Electron tranPort layer, ETL) 및 전자주입층(Electron Injection layer, EIL)으로 이루어진다. 애노드전극과 캐소드전극에 구동전압이 인가되면 정공수송층(HTL)을 통과한 정공과 전자수송층(ETL)을 통과한 전자가 발광층(EML)으로 이동되어 여기자를 형성하고, 그 결과 발광층(EML)이 가시광을 발생하게 된다.
유기발광 표시 장치는 유기발광다이오드에 흐르는 구동전류를 제어하기 위해 구동 트랜지스터(Thin Film Transistor)를 포함한다. 문턱 전압, 이동도 등과 같은 구동 트랜지스터의 전기적 특성은 모든 픽셀들에서 동일하게 설계됨이 바람직하나, 실제로는 공정 조건, 구동 환경 등에 의해 픽셀들마다 구동 트랜지스터의 전기적 특성은 불균일하다. 이러한 이유로 동일 데이터전압에 따른 구동 전류는 픽셀들마다 달라지고 그 결과, 픽셀들 간 휘도 편차가 발생하게 된다. 이를 해결하기 위하여, 각 픽셀로부터 구동 트랜지스터의 특성 파라미터(문턱전압(Vth), 이동도)를 센싱하고, 센싱 결과에 따라 입력 데이터를 적절히 보정함으로써 휘도 불균일을 감소시키는 화질 보상기술이 알려져 있다.
화질 보상기술 중에서 내부 보상 방식은 유기발광다이오드가 발광하는 동안에 구동 트랜지스터의 전기적 특성을 배제시키도록 픽셀 구조 및 구동 타이밍을 제어한다. 내부 보상 방식은 기본적으로 구동 트랜지터의 게이트 전압을 소스 팔로워 방식으로 상승시켜서 일정 수준으로 포화(sturation)시키는 샘플링 동작을 수행한다.
유기 발광 표시 장치의 고해상도와 고속 구동 추세에서, 픽셀을 구동하는 구동회로 또한 복잡해지고 있다. 구동회로가 표시 패널에 내장된 GIP (gate in panel) 모델의 경우 구동회로가 복잡하게 될수록 비표시 영역인 베젤 영역이 증가하게 되므로, 슬림 베젤을 구현하는데 장애가 발생한다.
본 발명의 목적은 픽셀 회로의 구동을 단순화함으로써, 구동 회로의 복잡성을 줄여 표시 장치의 슬림 베젤을 구현하기 위한 것이다.
전술한 과제를 해결하기 위한 수단으로, 본 발명은 다음과 같은 특징이 있는 실시예를 가진다.
실시예에 따른 픽셀 회로는 제1 노드와 연결된 제1 전극, 제2 노드와 연결된 게이트 전극, 제3 노드와 연결된 제2 전극을 포함하고, 발광 소자에 구동 전류를 공급하는 구동 트랜지스터; 상기 제1 노드와 상기 제3 노드 사이에 전기적으로 연결된 제1 트랜지스터; 상기 제1 노드와 데이터 전압 사이에 전기적으로 연결된 제2 트랜지스터; 상기 제1 노드와 고전위 전압 사이에 전기적으로 연결된 제3 트랜지스터; 및 상기 고전위 전압에 연결된 제1 전극을 포함하는 저장 커패시터; 를 포함한다.
상기 픽셀 회로는 상기 제3 노드와 상기 발광 소자에 연결된 제4 노드 사이에 전기적으로 연결된 제4 트랜지스터를 더 포함한다.
상기 제3 트랜지스터 및 상기 제4 트랜지스터는 발광제어신호를 입력 받아 스위칭 동작한다.
상기 픽셀 회로는 상기 제4 노드와 애노드 리셋 전압 사이에 전기적으로 연결된 제6 트랜지스터; 상기 제1 노드와 바이어스 전압 사이에 전기적으로 연결된 제7 트랜지스터를 더 포함한다.
상기 제6 트랜지스터 및 상기 제7 트랜지스터는 제3 스캔신호를 입력 받아 스위칭 동작한다.
상기 제1 트랜지스터 및 상기 제2 트랜지스터는 제1 스캔신호를 입력 받아 스위칭 동작한다.
상기 픽셀 회로는 상기 제2 노드와 초기화 전압 사이에 전기적으로 연결된 제5 트랜지스터를 더 포함하는 픽셀 회로.
상기 픽셀 회로는 표시 패널에 매트릭스 형태로 배치되고, (n은 자연수)행에 배치된 픽셀 회로의 상기 제5 트랜지스터는 n-k(k는 n보다 작은 자연수)행에 배치된 픽셀 회로에 입력되는 상기 제1 스캔신호를 입력 받아 스위칭 동작한다.
상기 제1 트랜지스터, 상기 제2 트랜지스터, 및 상기 제5 트랜지스터는 산화물 반도체 물질을 액티브층으로 하는 산화물 반도체 트랜지스터이다.
실시예에 따른 표시 장치는 다수의 게이트 라인 및 다수의 데이터 라인이 서로 교차하여 형성되는 영역에 매트릭스 형태로 배치된 다수의 픽셀이 배치된 표시 패널; 상기 픽셀에 게이트 신호를 출력하는 게이트 구동부; 및 상기 픽셀에 데이터 전압을 출력하는 데이터 구동부를 포함하고, 상기 픽셀은 전술한 실시예에 따른 픽셀 회로를 포함한다.
상기 게이트 구동부는 상기 게이트 라인을 통해 발광제어신호, 제1 스캔 제어 신호, 및 제3 스캔 제어 신호를 상기 픽셀 회로에 공급한다.
본 개시의 실시예에 따른 픽셀 회로는 구동이 단순하여 구동 회로의 복잡성을 줄일 수 있고, 나아가 표시 장치의 슬림 베젤을 달성할 수 있다.
도 1은 본 발명의 실시예들에 따른 표시 장치의 개략적인 구성을 나타낸 도면이다.
도 2의 (a) 및 (b)는 실시 예에 의한 서브픽셀 구조의 예시를 나타내는 도면이다.
도 3은 도 2에 도시된 서브픽셀의 구동 타이밍의 예시를 나타내는 도면이다.
도 4는 비교예에 따른 서브 픽셀의 회로도이다.
도 5는 비교예에 따른 리프레시 기간에서의 구동 타이밍도이다.
도 6은 비교예에 따른 홀딩 기간에서의 구동 타이밍도이다.
도 7은 비교예에 따른 표시 패널의 베젤 영역을 설명하기 위한 도면이다.
도 8은 본 발명의 실시예에 따른 서브 픽셀의 회로도이다.
도 9는 본 발명의 실시예에 따른 리프레시 기간에서의 구동 타이밍도이다.
도 10은 본 발명의 실시예에 따른 홀딩 기간에서의 구동 타이밍도이다.
도 11은 본 발명의 실시예에 따른 픽셀 회로의 리프레시 기간의 제1 기간, 제4 기간, 및 홀딩 기간의 제1 기간의 동작상태를 도시한 도면이다.
도 12는 본 발명의 실시예에 따른 픽셀 회로의 리프레시 기간의 제2 기간의 동작상태를 도시한 도면이다.
도 13은 본 발명의 실시예에 따른 픽셀 회로의 리프레시 기간의 제3 기간의 동작상태를 도시한 도면이다.
도 14는 실시예에 따른 표시 패널의 베젤 영역을 설명하기 위한 도면이다.
본 발명의 실시예를 설명하기 위한 도면에 개시된 형상, 크기, 비율, 각도, 개수 등은 예시적인 것이므로 본 발명이 도시된 사항에 한정되는 것은 아니다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다. 또한, 본 발명을 설명함에 있어서, 관련된 공지 기술에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우 그 상세한 설명은 생략한다. 본 명세서 상에서 언급된 '포함한다', '갖는다', '이루어진다' 등이 사용되는 경우 ' ~ 만'이 사용되지 않는 이상 다른 부분이 추가될 수 있다. 구성 요소를 단수로 표현한 경우에 특별히 명시적인 기재 사항이 없는 한 복수를 포함하는 경우를 포함한다.
구성 요소를 해석함에 있어서, 별도의 명시적 기재가 없더라도 오차 범위를 포함하는 것으로 해석한다.
위치 관계에 대한 설명일 경우, 예를 들어, ' ~ 상에', ' ~ 상부에', ' ~ 하부에', ' ~ 옆에' 등으로 두 부분의 위치 관계가 설명되는 경우, '바로' 또는 '직접'이 사용되지 않는 이상 두 부분 사이에 하나 이상의 다른 부분이 위치할 수도 있다.
비록 제1, 제2 등이 다양한 구성요소들을 서술하기 위해서 사용되나, 이들 구성요소들은 이들 용어에 의해 제한되지 않는다. 이들 용어들은 단지 하나의 구성요소를 다른 구성요소와 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 구성요소는 본 발명의 기술적 사상 내에서 제2 구성요소일 수도 있다.
명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
이하, 첨부된 도면을 참조하여 본 발명의 다양한 실시예들을 상세히 설명한다. 이하의 설명에서 사용되는 구성요소 명칭은 명세서 작성의 용이함을 고려하여 선택된 것으로서, 실제 제품의 부품 명칭과는 상이할 수 있다.
도 1은 본 발명의 실시예들에 따른 표시 장치의 개략적인 구성을 나타낸 도면이다.
도 1을 참조하면, 본 발명의 실시예들에 따른 표시 장치는, 다수의 서브픽셀(SP)이 배열된 표시 패널(110)과, 표시 패널(110)을 구동하기 위한 게이트 구동 회로(120), 데이터 구동 회로(130) 및 컨트롤러(140) 등을 포함할 수 있다.
표시 패널(110)에는, 다수의 게이트 라인(GL)과 다수의 데이터 라인(DL)이 배치되고, 게이트 라인(GL)과 데이터 라인(DL)이 교차에 의해 정의되는 영역에 서브픽셀(SP)이 배치된다.
게이트 구동 회로(120)는, 컨트롤러(140)에 의해 제어되며, 표시 패널(110)에 배치된 다수의 게이트 라인(GL)으로 스캔신호를 순차적으로 출력하여 다수의 서브픽셀(SP)의 구동 타이밍을 제어한다.
이러한 게이트 구동 회로(120)는, 경우에 따라, 서브픽셀(SP)의 구동 타이밍을 제어하는 스캔신호와, 서브픽셀(SP)의 발광 타이밍을 제어하는 발광제어신호를 출력할 수도 있다. 이러한 경우, 스캔신호를 출력하는 회로와, 발광제어신호를 출력하는 회로는 별도의 회로로 구현될 수도 있고, 하나의 회로로 구현될 수도 있다.
게이트 구동 회로(120)는, 하나 이상의 게이트 드라이버 집적 회로(GDIC, Gate Driver Integrated Circuit)를 포함할 수 있으며, 구동 방식에 따라 표시 패널(110)의 일 측에만 위치할 수도 있고 양 측에 위치할 수도 있다.
각 게이트 드라이버 집적 회로(GDIC)는, 테이프 오토메티드 본딩(TAB: Tape Automated Bonding) 방식, 칩 온 글래스(COG: Chip On Glass) 방식 또는 칩 온 폴리이미드(COP: chip on pi) 방식으로 표시 패널(110)의 본딩 패드(Bonding Pad)에 연결되거나, GIP(Gate In Panel) 타입으로 구현되어 표시 패널(110)에 직접 배치될 수도 있으며, 경우에 따라서, 표시 패널(110)에 집적화되어 배치될 수도 있다. 또한, 각 게이트 드라이버 집적 회로(GDIC)는, 표시 패널(110)과 연결된 필름 상에 실장되는 칩 온 필름(COF: Chip On Film) 방식으로 구현될 수도 있다.
데이터 구동 회로(130)는, 컨트롤러(140)로부터 영상 데이터를 수신하고, 영상 데이터를 아날로그 형태의 데이터 전압으로 변환한다. 그리고, 게이트 라인(GL)을 통해 스캔신호가 인가되는 타이밍에 맞춰 데이터 전압을 각각의 데이터 라인(DL)으로 출력하여 각각의 서브픽셀(SP)이 영상 데이터에 따른 밝기를 표현하도록 한다.
데이터 구동 회로(130)는, 하나 이상의 소스 드라이버 집적 회로(SDIC, Source Driver Integrated Circuit)를 포함할 수 있다.
각 소스 드라이버 집적 회로(SDIC)는, 시프트 레지스터(Shift Register), 래치 회로(Latch Circuit), 디지털 아날로그 컨버터(DAC: Digital to Analog Converter), 출력 버퍼(Output Buffer) 등을 포함할 수 있다.
각 소스 드라이버 집적 회로(SDIC)는, 테이프 오토메티드 본딩(TAB: Tape Automated Bonding) 방식, 칩 온 글래스(COG: Chip On Glass) 방식 또는 칩 온 폴리이미드(COP: chip on pi) 방식으로 표시 패널(110)의 본딩 패드(Bonding Pad)에 연결되거나, 표시 패널(110)에 직접 배치될 수 있으며, 경우에 따라, 표시 패널(110)에 집적화되어 배치될 수도 있다. 또한, 각 소스 드라이버 집적 회로(SDIC)는, 칩 온 필름(COF: Chip On Film) 방식으로 구현될 수 있으며, 이 경우, 각 소스 드라이버 집적 회로(SDIC)는, 표시 패널(110)에 연결된 필름 상에 실장되고, 필름 상의 배선들을 통해 표시 패널(110)과 전기적으로 연결될 수 있다.
컨트롤러(140)는, 게이트 구동 회로(120)와 데이터 구동 회로(130)로 각종 제어 신호를 공급하며, 게이트 구동 회로(120)와 데이터 구동 회로(130)의 동작을 제어한다.
컨트롤러(140)는, 인쇄 회로 기판, 가요성 인쇄 회로 등 상에 실장되고, 인쇄 회로 기판, 가요성 인쇄 회로 등을 통해 게이트 구동 회로(120) 및 데이터 구동 회로(130)와 전기적으로 연결될 수 있다.
컨트롤러(140)는, 각 프레임에서 구현하는 타이밍에 따라 게이트 구동 회로(120)가 스캔신호를 출력하도록 하며, 외부에서 수신한 영상 데이터를 데이터 구동 회로(130)에서 사용하는 데이터 신호 형식에 맞게 변환하여 변환된 영상 데이터를 데이터 구동 회로(130)로 출력한다.
컨트롤러(140)는, 영상 데이터와 함께 수직 동기 신호(VSYNC), 수평 동기 신호(HSYNC), 입력 데이터 인에이블 신호(DE, Data Enable), 클럭 신호(CLK) 등을 포함하는 각종 타이밍 신호를 외부(예, 호스트 시스템)로부터 수신한다.
컨트롤러(140)는, 외부로부터 수신한 각종 타이밍 신호를 이용하여 각종 제어 신호를 생성하고 게이트 구동 회로(120) 및 데이터 구동 회로(130)로 출력할 수 있다.
일 예로, 컨트롤러(140)는, 게이트 구동 회로(120)를 제어하기 위하여, 게이트 스타트 펄스(GSP, Gate Start Pulse), 게이트 시프트 클럭(GSC, Gate Shift Clock), 게이트 출력 인에이블 신호(GOE, Gate Output Enable) 등을 포함하는 각종 게이트 제어 신호(GCS)를 출력한다.
여기서, 게이트 스타트 펄스(GSP)는 게이트 구동 회로(120)를 구성하는 하나 이상의 게이트 드라이버 집적 회로(GDIC)의 동작 스타트 타이밍을 제어한다. 게이트 시프트 클럭(GSC)은 하나 이상의 게이트 드라이버 집적 회로(GDIC)에 공통으로 입력되는 클럭 신호로서, 스캔신호의 시프트 타이밍을 제어한다. 게이트 출력 인에이블 신호(GOE)는 하나 이상의 게이트 드라이버 집적 회로(GDIC)의 타이밍 정보를 지정하고 있다.
또한, 컨트롤러(140)는, 데이터 구동 회로(130)를 제어하기 위하여, 소스 스타트 펄스(SSP, Source Start Pulse), 소스 샘플링 클럭(SSC, Source Sampling Clock), 소스 출력 인에이블 신호(SOE, Source Output Enable) 등을 포함하는 각종 데이터 제어 신호(DCS)를 출력한다.
여기서, 소스 스타트 펄스(SSP)는 데이터 구동 회로(130)를 구성하는 하나 이상의 소스 드라이버 집적 회로(SDIC)의 데이터 샘플링 스타트 타이밍을 제어한다. 소스 샘플링 클럭(SSC)은 소스 드라이버 집적 회로(SDIC) 각각에서 데이터의 샘플링 타이밍을 제어하는 클럭 신호이다. 소스 출력 인에이블 신호(SOE)는 데이터 구동 회로(130)의 출력 타이밍을 제어한다.
이러한 표시 장치는, 표시 패널(110), 게이트 구동 회로(120), 데이터 구동 회로(130) 등으로 각종 전압 또는 전류를 공급해주거나, 공급할 각종 전압 또는 전류를 제어하는 전원 관리 집적 회로(미도시)를 더 포함할 수 있다.
각각의 서브픽셀(SP)은, 게이트 라인(GL)과 데이터 라인(DL)의 교차에 의해 정의되며, 표시 장치의 유형에 따라 액정이 배치되거나 발광 소자(EL)가 배치될 수 있다.
발광 소자(EL)은 유기발광다이오드로 구성될 수 있다. 유기발광다이오드는 애노드전극 및 캐소드전극과, 이들 사이에 형성된 유기 화합물층(HIL, HTL, EML, ETL, EIL)을 포함한다. 유기 화합물층은 정공주입층(Hole Injection layer, HIL), 정공수송층(Hole tranPort layer, HTL), 발광층(Emission layer, EML), 전자수송층(Electron tranPort layer, ETL) 및 전자주입층(Electron Injection layer, EIL)으로 이루어진다. 애노드 전극과 캐소드 전극에 구동전압이 인가되면 정공수송층(HTL)을 통과한 정공과 전자수송층(ETL)을 통과한 전자가 발광층(EML)으로 이동되어 여기자를 형성하고, 그 결과 발광층(EML)이 가시광을 발생하게 된다.
도 2의 (a) 및 (b)는 실시 예에 의한 서브픽셀 구조의 예시를 나타내는 도면이다.
도 2의 (a)를 참조하면, 하나의 서브픽셀은 스위칭 트랜지스터(SW), 구동 트랜지스터(DT), 보상회로(CC) 및 유기발광다이오드(OLED)를 포함한다. 유기발광다이오드(OLED)는 구동 트랜지스터(DT)에 의해 형성된 구동 전류에 따라 빛을 발광하도록 동작한다. 스위칭 트랜지스터(SW) 및 구동 트랜지스터(DT)는 3단자 소자이며, 소스 전극, 드레인 전극 및 게이트 전극을 포함한다. 이하에서는 소스 전극을 제1 전극으로 설명하고, 드레인 전극을 제2 전극으로 설명한다.
스위칭 트랜지스터(SW)는 게이트 라인(GL)을 통해 공급된 게이트 신호에 응답하여 데이터 라인(DL)을 통해 공급되는 데이터 신호가 커패시터(Cst)에 데이터 전압으로 저장되도록 스위칭 동작한다. 구동 트랜지스터(DT)는 커패시터(Cst)에 저장된 데이터 전압에 따라 고전위 전원 전압(VDD) 과 저전위 전원 전압(VSS) 사이로 구동 전류가 흐르도록 동작한다. 보상회로(CC)는 구동 트랜지스터(DT)의 문턱전압(Vth) 등을 보상하기 위한 회로이다. 한편, 다양한 실시예에 따라 스위칭 트랜지스터(SW)나 구동 트랜지스터(DT)에 연결된 커패시터(Cst)는 보상회로(CC) 내부로 위치할 수 있다.
보상회로(CC)는 하나 이상의 박막 트랜지스터와 커패시터로 구성된다. 보상회로(CC)의 구성은 보상 방법에 따라 매우 다양하게 구성될 수 있다.
또한, 도 2의 (b)에 도시된 바와 같이, 보상회로(CC)가 포함된 경우 서브픽셀에는 보상 박막 트랜지스터를 구동함과 더불어 특정 신호나 전원을 공급하기 위한 신호라인과 전원라인 등이 추가로 더 포함될 수 있다.
도 3은 도 2에 도시된 서브픽셀의 구동 타이밍의 예시를 나타내는 도면이다.
하나의 프레임 기간은 동기 신호(SYNC)에 맞춰 리프레시 기간과 홀딩 기간으로 구분될 수 있다.
실시예에 따른 표시 장치는 저속 구동 모드와 고속 구동 모드로 동작할 수 있다. 저속 구동 모드는 단위 시간 동안 홀딩 기간을 길게 제어하여 1 프레임의 기간을 길게 제어한다. 저속 구동시 소비전력을 저감할 수 있다. 고속 구동 모드는 단위 시간 동안 홀딩 기간을 짧게 제어하여 1 프레임의 기간을 짧게 제어한다. 고속 구동은 영상 변화가 큰 고속 영상을 부드럽게 표현할 수 있다.
리프레시 기간은 초기화 기간, 샘플링 기간, 프로그래밍 기간 및 발광 기간으로 세분화될 수 있다.
초기화 기간은 서브픽셀(SP)로 초기화 전압을 인가하여 발광 소자(EL)에 기입된 데이터 전압을 초기화하는 기간이다. 샘플링 기간은 구동 트랜지스터의 문턱 전압(Vth)을 구동 트랜지스터와 연결된 커패시터에 저장하는 기간이다. 프로그래밍 기간은 서브픽셀(SP)로 데이터 전압을 인가하여 구동 트랜지스터와 연결된 커패시터에 데이터 전압을 저장하는 기간이다.
샘플링 기간 및 프로그래밍 기간은 개념적으로는 구별되는데, 서브픽셀 구조에 따라 샘플링 기간 및 프로그래밍 기간이 서로 구분되어 순차적으로 동작될 수도 있고, 동시에 동작될 수도 있다. 본 개시의 실시예에서 설명하는 서브픽셀 구조는 샘플링 기간 및 프로그래밍 기간이 동시에 진행될 수 있다.
홀딩 기간이란 발광 소자(EL)들 각각에 연결된 데이터 라인들을 통해 데이터 전압은 공급되지 않고, 리프레시 프레임에 저장된 데이터 전압을 그대로 사용하여 발광 소자 들이 발광하는 기간이다.
<비교예>
도 4 내지 도 7은 본 발명과 대비하기 위한 비교예다.
도 4는 비교예에 따른 서브 픽셀의 회로도이다. 도 5는 비교예에 따른 리프레시 기간에서의 구동 타이밍도이다. 도 6은 비교예에 따른 홀딩 기간에서의 구동 타이밍도이다. 도 7은 비교예에 따른 표시 패널의 베젤 영역을 설명하기 위한 도면이다.
비교예에 따른 픽셀 회로는 8개의 트랜지스터 및 2개의 커패시터로 구성된다.
구동 트랜지스터(DT)는 발광 소자(EL)에 구동 전류를 공급한다. 구동 트랜지스터(DT)는 제1 노드(N1)와 연결된 제1 전극, 제2 노드(N2)와 연결된 게이트 전극, 제3 노드(N3)와 연결된 제2 전극을 포함한다.
제1 트랜지스터(T1)는 제5 노드(N5)에 연결된 제1 전극, 제1 노드(N1)에 연결된 제2 전극 및 제3 발광제어신호(EM3)와 연결된 게이트 전극을 포함한다. 제1 트랜지스터(T1)는 제3 발광제어신호(EM3)가 로우(Low) 일 때, 턴온되어 제1 노드(N1)와 제5 노드(N5)를 전기적으로 연결한다.
제2 트랜지스터(T2)는 제2 노드(N2)에 연결된 제1 전극, 데이터 전압(VDATA)에 연결된 제2 전극 및 제2 스캔신호(SC2)와 연결된 게이트 전극을 포함한다. 제2 트랜지스터(T2)는 제2 스캔신호(SC2)가 하이(High) 일 때, 턴온되어 제2 노드(N2)에 데이터 전압(VDATA)을 공급한다.
제3 트랜지스터(T3)는 고전위 전원 전압(VDD)에 연결된 제1 전극, 제1 노드(N1)에 연결된 제2 전극 및 제1 발광제어신호(EM1)와 연결된 게이트 전극을 포함한다. 제3 트랜지스터(T3)는 제1 발광제어신호(EM1)가 로우(Low) 일 때, 턴온되어 제1 노드(N1)에 고전위 전원 전압(VDD)을 공급한다.
제4 트랜지스터(T4)는 제3 노드(N3)에 연결된 제1 전극, 제4 노드(N4)에 연결된 제2 전극 및 제2 발광제어신호(EM2)와 연결된 게이트 전극을 포함한다. 제4 랜지스터는 제3 발광제어신호(EM3)가 로우(Low) 일 때, 턴온되어 제3 노드(N3)와 제4 노드(N4)를 전기적으로 연결한다.
제5 트랜지스터(T5)는 제2 노드(N2)에 연결된 제1 전극, 초기화 전압(VINI)에 연결된 제2 전극, 및 제1 스캔신호(SC1)와 연결된 게이트 전극을 포함한다. 제5 트랜지스터(T5)는 제1 스캔신호(SC1)가 하이(High) 일 때, 턴온되어 제2 노드(N2)에 초기화 전압(VINI)을 공급한다.
제6 트랜지스터(T6)는 애노드 리셋 전압에 연결된 제1 전극, 제4 노드(N4)에 연결된 제2 전극 및 제4 스캔신호(SC4)와 연결된 게이트 전극을 포함한다. 제6 트랜지스터(T6)는 제4 스캔신호(SC4)가 로우(Low) 일 때, 턴온되어 제4 노드(N4)에 애노드 리셋 전압(VAR)을 공급한다.
제7 트랜지스터(T7)는 바이어스 전압(VOBS)에 연결된 제1 전극, 제1 노드(N1)에 연결된 제2 전극 및 제3 스캔신호(SC3)와 연결된 게이트 전극을 포함한다. 제7 트랜지스터(T7)는 제3 스캔신호(SC3)가 로우(Low) 일 때, 턴온되어 제1 노드(N1)에 바이어스 전압(VOBS)을 공급한다.
발광 소자(EL)는 제4 노드(N4)에 연결된 애노드 전극 및 저전위 전원 전압(VSS)에 연결된 애노드 전극을 포함한다. 발광 소자(EL)는 구동 트랜지스터(DT)로부터 구동 전류를 공급받아 발광한다.
제1 커패시터(C1)는 고전위 전원 전압(VDD) 및 제5 노드(N5) 사이에 연결된다.
제2 커패시터(C2)는 제5 노드(N5) 및 제2 노드(N2) 사이에 연결된다. 제2 커패시터(C2)는 픽셀에 전압 신호를 유지하는 저장 커패시터로 기능한다.
제2 및 제5 트랜지스터(T2, T5)는 산화물 반도체 물질을 액티브층으로 하는 산화물 반도체 트랜지스터로 구성될 수 있다.
도 5를 참고하여 비교예의 리프레시 기간의 구동을 설명한다.
제1 기간 내지 제5 기간(A-R1 내지 A-R5)에서 제1 내지 제7 트랜지스터(T1 내지 T7)의 스위칭 동작은 [표 1]과 같다.
Figure pat00001
제1 기간 및 제5 기간(A-R1, A-R5)에서 제7 트랜지스터(T7)만 턴온 동작하며 제1 노드(N1)에 바이어스 전압(VOBS)을 인가한다. 제1 기간 및 제5 기간(A-R1, A-R5)은 구동 트랜지스터(DT)에 바이어스 전압(VOBS)을 직접 인가하여 구동 트랜지스터(DT)의 히스테리시스를 완화시키는 기간이다.
제2 기간(A-R2)은 초기화 기간으로서 제1, 제3, 제5 트랜지스터(T1, T3, T5)가 턴온 동작하고, 제2 커패시터(C2)에 초기화 전압(VINI) 및 고전위 전원 전압(VDD)의 차에 해당하는 전압이 저장된다.
제3 기간(A-R3)은 샘플링 기간으로서 제1, 제4, 제5, 제6 트랜지스터(T1, T4, T5, T6)가 턴온 동작하고, 구동 트랜지스터(DT)의 문턱 전압(Vth)이 샘플링 된다. 또한 제3 기간(A-R3)에서 제6 트랜지스터(T6)가 턴온 동작하여 제4 노드(N4)에 애노드 리셋 전압(VAR)이 인가됨으로써 제4 노드(N4)에 연결된 발광 소자(EL)의 애노드 전극이 애노드 리셋 전압(VAR)으로 리셋된다.
제4 기간(A-R4)은 프로그래밍 기간으로서 제1, 제2 트랜지스터(T1, T2)가 턴온 동작하고, 데이터 전압(VDATA)이 제2 노드(N2)에 공급된다.
도 6을 참고하여 비교예의 홀딩 기간의 구동을 설명한다.
제1 기간 내지 제3 기간(A-H1 내지 A-H3)에서 제1 내지 제7 트랜지스터(T1 내지 T7)의 스위칭 동작은 [표 2]와 같다.
Figure pat00002
제1 기간 및 제3 기간(A-H1, A-H3)에서 제7 트랜지스터(T7)만 턴온 동작하며 제1 노드(N1)에 바이어스 전압(VOBS)을 인가한다. 제1 기간 및 제3 기간(A-H1, A-H3)은 구동 트랜지스터(DT)에 바이어스 전압(VOBS)을 직접 인가하여 구동 트랜지스터(DT)의 히스테리시스를 완화시키는 기간이다.
제2 기간(A-H2)에서 제1, 제3, 제4, 제6 트랜지스터(T1, T3, T4, T6)는 턴온 동작한다. 제2 기간(A-H2)은 발광 소자(EL)의 애노드 전극 전압을 리셋하는 기간이다. 제2 기간에서 제6 트랜지스터(T6)가 턴온 동작하므로, 제4 노드(N4)에 애노드 리셋 전압(VAR)이 인가되고, 제4 노드(N4)와 연결된 발광 소자(EL)의 애노드 전극은 애노드 리셋 전압(VAR)으로 리셋된다.
이와 같이 비교예에 따른 픽셀 회로는 표시 영상에 따라 구동주파수가 가변되는 가변 주파수 (VRR: variable refresh rate)구동방식으로 동작할 수 있다.
도 7은 비교예에 따른 표시 패널의 베젤 영역을 설명하기 위한 도면이다.
표시 패널(110)은 픽셀이 배치된 표시 영역(DA) 및 GIP 구동회로가 배치된 베젤 영역으로 구분될 수 있다. GIP 구동회로는 표시 패널(110) 좌/우 양측 가장자리에 배치되고, 픽셀 회로는 표시 패널(110) 중앙에 배치될 수 있다. 즉, 베젤 영역은 표시 패널(110) 좌/우 양측에 위치하고, 표시 영역(DA)은 표시 패널(110) 중앙에 위치할 수 있다.
비교예에 따른 픽셀 회로는 제1 내지 제7 트랜지스터(T1 내지 T7)를 제어하기 위하여 제1 내지 제4 스캔신호(SC1 내지 SC4) 및 제1 내지 제3 발광제어신호(EM1 내지 EM3)등 다양한 제어 신호를 필요로 한다. 따라서 비교예에 따른 픽셀 회로를 구동하기 위한 구동 회로가 복잡하다.
도 7에 도시된 바와 같이 GIP 구동회로는 제1 내지 제4 스캔신호(SC1 내지 SC4) 및 제1 내지 제3 발광제어신호(EM1 내지 EM3)를 픽셀 회로에 공급하기 위하여, 7개의 스테이지를 포함한다. GIP 구동회로를 구성하는 복수의 스테이지는 좌측 베젤(BZ1L) 및 우측 베젤(BZ1R) 영역에 배치될 수 있다. 제2 스캔신호(SC2)를 공급하는 스테이지는 더블 피딩 방식으로 제2 스캔신호(SC2)를 공급하기 위해서 표시 패널(110) 좌측 베젤(BZ1L) 및 우측 베젤(BZ1R) 영역에 각각 배치될 수 있다.
이러한 비교예의 픽셀 회로를 포함한 표시 장치는 구동회로가 표시 패널(110)에 내장된 GIP (gate in panel) 모델의 경우 베젤 영역이 증가하게 되므로, 슬림 베젤을 구현하는데 장애가 발생한다.
<본 발명의 실시예>
도 8은 본 발명의 실시예에 따른 서브 픽셀의 회로도이다. 도 9는 본 발명의 실시예에 따른 리프레시 기간에서의 구동 타이밍도이다. 도 10은 본 발명의 실시예에 따른 홀딩 기간에서의 구동 타이밍도이다. 도 11은 본 발명의 실시예에 따른 픽셀 회로의 리프레시 기간의 제1 기간, 제4 기간, 및 홀딩 기간의 제1 기간의 동작상태를 도시한 도면이다. 도 12는 본 발명의 실시예에 따른 픽셀 회로의 리프레시 기간의 제2 기간의 동작상태를 도시한 도면이다. 도 13은 본 발명의 실시예에 따른 픽셀 회로의 리프레시 기간의 제3 기간의 동작상태를 도시한 도면이다. 도 14는 실시예에 따른 표시 패널(110)의 베젤 영역을 설명하기 위한 도면이다.
본 발명의 실시예에 따른 표시 장치는 스위칭 TFT가 산화물 반도체 TFT로 이루어지고 구동 TFT는 LTPS TFT로 이루어진 픽셀 회로를 포함한다. 다만, 본 발명의 표시 장치에서 스위칭 TFT는 산화물 반도체 TFT, 구동 TFT는 LTPS TFT로 한정되지 않으며, 멀티 타입의 TFT가 다양하게 구성될 수 있다. 또한, 표시 장치에서 픽셀 회로는 멀티 타입의 TFT를 포함하지 않고 하나의 종류로 이루어진 TFT를 포함할 수도 있다.
산화물 반도체 물질은 오프-전류(Off-Current)가 낮으므로, 턴 온(turn On) 시간이 짧고 턴 오프(turn Off) 시간을 길게 유지하는 스위칭 TFT에 적합할 수 있다. 산화물 반도체 TFT는 전압을 홀딩하는 특성이 LTPS TFT보다 좋다.
먼저 도 8을 참조하여 본 발명의 실시예에 따른 서브 픽셀의 회로도를 설명한다. 도 8에 도시된 픽셀 회로는 표시 패널(110)에 매트릭스 형태로 배치된 복수의 픽셀 회로 중 n번째 행에 배치된 픽셀 회로이다.
실시예에 따른 픽셀 회로는 8개의 트랜지스터 및 1개의 커패시터로 구성된다. 제1 트랜지스터(T1), 제2 트랜지스터(T2), 및 제5 트랜지스터(T5)는 산화물 반도체 물질을 액티브층으로 하는 산화물 반도체 트랜지스터로 구성될 수 있다.
도 8에 도시된 n번째 행에 배치된 픽셀 회로에서, 제1 내지 제7 트랜지스터(T1 내지 T7) 중 제5 트랜지스터(T5)는 n-k(k는 n보다 작은 자연수) 행의 게이트 라인으로부터 스캔신호(SC)를 공급받고, 나머지 트랜지스터(T1 내지 T4, 및 T6 내지 T7)는 n행의 게이트 라인으로부터 스캔신호(SC) 및 발광제어신호(EM)를 공급받는다. 달리 말하면, n-k행의 게이트 라인은 n-k행에 배치된 픽셀 회로를 구성하는 제1 내지 제4 및 제6 내지 제7 트랜지스터(T1 내지 T4, 및 T6 내지 T7)에 스캔신호(SC) 및 발광제어신호(EM)를 공급하고, n행에 배치된 픽셀 회로를 구성하는 제5 트랜지스터(T5)에 스캔신호를 공급한다.
구동 트랜지스터(DT)는 발광 소자(EL)에 구동 전류를 공급한다. 구동 트랜지스터(DT)는 제1 노드(N1)와 연결된 제1 전극, 제2 노드(N2)와 연결된 게이트 전극, 제3 노드(N3)와 연결된 제2 전극을 포함한다.
제1 트랜지스터(T1)는 제2 노드(N2)에 연결된 제1 전극, 제3 노드(N3)에 연결된 제2 전극 및 제1 스캔신호(SC1)와 연결된 게이트 전극을 포함한다. 제1 트랜지스터(T1)는 제1 스캔신호(SC1)가 하이(High) 일 때, 턴온되어 제2 노드(N2)와 제3 노드(N3)를 전기적으로 연결한다.
제2 트랜지스터(T2)는 제1 노드(N1)에 연결된 제1 전극, 데이터 전압(VDATA)에 연결된 제2 전극 및 제1 스캔신호(SC1)와 연결된 게이트 전극을 포함한다. 제2 트랜지스터(T2)는 제1 스캔신호(SC1)가 하이(High) 일 때, 턴온되어 제1 노드(N1)에 데이터 전압(VDATA)을 공급한다.
제3 트랜지스터(T3)는 고전위 전원 전압(VDD)에 연결된 제1 전극, 제1 노드(N1)에 연결된 제2 전극 및 발광제어신호와 연결된 게이트 전극을 포함한다. 제3 트랜지스터(T3)는 발광제어신호가 로우(Low) 일 때, 턴온되어 제1 노드(N1)에 고전위 전원 전압(VDD)을 공급한다.
제4 트랜지스터(T4)는 제3 노드(N3)에 연결된 제1 전극, 제4 노드(N4)에 연결된 제2 전극 및 발광제어신호(EM)와 연결된 게이트 전극을 포함한다. 제4 트랜지스터(T4)는 발광제어신호(EM)가 로우(Low) 일 때, 턴온되어 제3 노드(N3)와 제4 노드(N4)를 전기적으로 연결한다.
제5 트랜지스터(T5)는 제2 노드(N2)에 연결된 제1 전극, 초기화 전압(VINI)에 연결된 제2 전극, 및 제1 스캔신호(SC1)와 연결된 게이트 전극을 포함한다. 제1 트랜지스터(T1) 및 제2 트랜지스터(T2)가 n행의 게이트 라인으로부터 제1 스캔신호(SC1)를 공급받는데 반하여, 제5 트랜지스터(T5)는 n-k행의 게이트 라인으로부터 제1 스캔신호(SC1)를 공급받는다. 제5 트랜지스터(T5)는 제1 스캔신호(SC1)가 하이(High) 일 때, 턴온되어 제2 노드(N2)에 초기화 전압(VINI)을 공급한다.
제6 트랜지스터(T6)는 애노드 리셋 전압(VAR)에 연결된 제1 전극, 제4 노드(N4)에 연결된 제2 전극, 및 제3 스캔신호(SC3)와 연결된 게이트 전극을 포함한다. 제6 트랜지스터(T6)는 제3 스캔신호(SC3)가 로우(Low) 일 때, 턴온되어 제4 노드(N4)에 애노드 리셋 전압(VAR)을 공급한다.
제7 트랜지스터(T7)는 바이어스 전압(VOBS)에 연결된 제1 전극, 제1 노드(N1)에 연결된 제2 전극, 및 제3 스캔신호(SC3)와 연결된 게이트 전극을 포함한다. 제7 트랜지스터(T7)는 제3 스캔신호(SC3)가 로우(Low) 일 때, 턴온되어 제1 노드(N1)에 바이어스 전압(VOBS)을 공급한다.
발광 소자(EL)는 제4 노드(N4)에 연결된 애노드 전극 및 저전위 전원 전압(VSS)에 연결된 애노드 전극을 포함한다. 발광 소자(EL)는 구동 트랜지스터(DT)로부터 구동 전류를 공급받아 발광한다.
저장 커패시터(CST)는 고전위 공급 전압 및 제2 노드(N2) 사이에 연결된다. 저장 커패시터(CST)는 픽셀에 데이터 전압(VDATA) 신호를 유지한다.
도 9를 참고하여 실시예의 리프레시 기간의 구동을 설명한다.
제1 기간 내지 제4 기간(B-R1 내지 B-R4)에서 제1 내지 제7 트랜지스터(T7)의 스위칭 동작은 [표 3]과 같다.
Figure pat00003
제1 기간 및 제4 기간(B-R1, B-R4)에서 제6 트랜지스터(T6) 및 제7 트랜지스터(T7)만 턴온 동작한다. 제1 노드(N1)에 바이어스 전압(VOBS)이 인가되고, 제4 노드(N4)에 애노드 리셋 전압(VAR)이 인가된다. 제1 기간 및 제4 기간(B-R1, B-R4)은 구동 트랜지스터(DT)에 바이어스 전압(VOBS)을 직접 인가하여 구동 트랜지스터(DT)의 히스테리시스를 완화시키는 기간이다. 또한, 제4 노드(N4)에 연결된 발광 소자(EL)의 애노드 전극을 애노드 리셋 전압(VAR)으로 리셋하는 기간이다. 제1 기간 및 제4 기간(B-R1, B-R4)에서 픽셀 회로의 동작상태는 도 11과 같다.
제2 기간(B-R2)은 초기화 기간으로서 제5 트랜지스터(T5)만 턴온 동작한다. 제2 노드(N2)에 초기화 전압(VINI)이 인가되고, 저장 커패시터(CST)에 초기화 전압(VINI) 및 고전위 구동 전압의 차에 해당하는 전압이 저장된다. 제2 기간(B-R2)에서 픽셀 회로의 동작상태는 도 12와 같다.
제3 기간(B-R3)은 프로그래밍 기간으로서, 제1 트랜지스터(T1) 및 제2 트랜지스터(T2)가 턴온 동작한다. 데이터 전압(VDATA)은 제1 노드(N1)에 인가되고, 제2 노드(N2)에 데이터 전압(VDATA)에서 구동 트랜지스터(DT)의 문턱 전압(Vth)이 감소된 전압, 즉 “VDATA -Vth” 값이 제2 노드(N2)에 인가된다. 비교예에서는 구동 트랜지스터(DT)의 문턱 전압(Vth) 샘플링과 데이터 전압(VDATA)의 프로그래밍이 제3 기간(A-R3) 및 제4 기간(A-R4)에 나뉘어 진행하였다. 반면에 실시예에서는 구동 트랜지스터(DT)의 문턱 전압 샘플링과 데이터 전압(VDATA)의 프로그래밍이 제3 기간(B-R3)에서 동시에 진행된다. 제3 기간(B-R3)에서 실시예의 픽셀 회로의 동작상태는 도 13과 같다.
제2 기간(B-R2) 및 제3 기간(B-R3)은 초기화 기간 및 프로그래밍 기간에서의 회로 동작이 서로 간섭하지 않기 위해서 일정 간격을 두는 것이 바람직하다.
제2 기간(B-R2)은 n-k행에 인가되는 스캔신호가 하이(High)인 구간이고, 제3 기간(B-R3)은 n행에 인가되는 스캔신호가 하이(High)인 구간이다. 제2 기간(B-R2) 및 제3 기간(B-R3) 사이의 간격을 늘리기 위해서는 k값을 늘리면 된다. 달리 말하면 n행의 픽셀 회로를 구성하는 제5 트랜지스터는 인접한 행인 n-1행의 게이트 라인으로부터 제1 스캔신호를 공급받는 것보다 n-1행 보다 떨어진 n-k행의 게이트 라인으로부터 제1 스캔신호를 공급받는 것이 바람직하다. 즉, k 값은 적어도 2 이상인 것이 바람직하다.
한편 픽셀을 멀리 위치하는 게이트 라인과 연결할 경우, 픽셀과 게이트 라인을 연결하는 연결 배선이 차지하는 면적이 늘어나게 된다. 연결 배선이 차지하는 면적이 늘어나면 표시 패널의 개구율을 감소시키므로 바람직하지 못하다. 본 발명의 발명자들은 이러한 점을 종합적으로 고려하였을 때, k값은 2가 적당하다는 것을 확인하였다.
도 10을 참고하여 비교예의 홀딩 기간의 구동을 설명한다.
제1 기간에서 제1 내지 제7 트랜지스터(T7)의 스위칭 동작은 [표 4]와 같다.
Figure pat00004
제1 기간(B-H1)에서 제6 트랜지스터(T6) 및 제7 트랜지스터(T7)만 턴온 동작한다. 제1 노드(N1)에 바이어스 전압(VOBS)이 인가되고, 제4 노드(N4)에 애노드 리셋 전압(VAR)이 인가된다. 제1 기간은 구동 트랜지스터(DT)에 바이어스 전압(VOBS)을 직접 인가하여 구동 트랜지스터(DT)의 히스테리시스를 완화시키는 기간이다. 또한, 제4 노드(N4)에 연결된 발광 소자(EL)의 애노드 전극을 애노드 리셋 전압(VAR)으로 리셋하는 기간이다. 제1 기간(B-H1)에서 픽셀 회로의 동작은 도 11과 같이, 리프레시 기간의 제1 기간(B-R1) 및 제5 기간(B-R5)에서의 픽셀 회로 동작과 같다.
이와 같이 실시예에 따른 픽셀 회로는 표시 영상에 따라 구동주파수가 가변되는 가변 주파수 (VRR: variable refresh rate)구동방식으로 동작할 수 있다.
실시예에 따른 픽셀 회로는 제1 내지 제7 트랜지스터(T7)를 제어하기 위하여 제1, 제3 스캔신호(SC1, SC3) 및 발광제어신호(EM)를 필요로 한다.
앞서 설명한 비교예의 픽셀 회로는 제1 내지 제4 스캔신호(SC1 내지 SC4) 및 제1 내지 제3 발광제어신호(EM1 내지 EM3) 등 적어도 7개의 제어 신호가 필요한 반면에, 실시예에 따른 픽셀 회로는 제1, 제3 스캔신호(SC1, SC3) 및 발광제어신호(EM) 총 3개의 제어 신호가 필요하다. 즉 실시예의 픽셀 회로는 비교예보다 제어 신호를 덜 필요로 하는 것을 알 수 있다. 따라서 실시예의 픽셀 회로를 구동하기 위한 구동 회로는 비교예와 대비하여 덜 복잡하다.
도 14는 실시예에 따른 표시 패널(110)의 베젤 영역을 설명하기 위한 도면이다. 표시 패널(110)은 픽셀이 배치된 표시 영역(DA) 및 GIP 구동회로가 배치된 베젤 영역(BZ)으로 구분될 수 있다. GIP 구동회로는 표시 패널(110) 좌/우 양측 가장자리에 배치되고, 픽셀 회로는 표시 패널(110) 중앙에 배치될 수 있다. 즉, 베젤 영역(BZ2L, BZ2R)은 표시 패널(110) 좌/우 양측에 위치하고, 표시 영역(DA)은 표시 패널(110) 중앙에 위치할 수 있다.
도 14에 도시된 바와 같이 실시예에 따른 GIP 구동회로는 제1, 제3 스캔신호(SC1, SC3) 및 발광제어신호(EM)를 픽셀 회로에 공급하기 위하여, 3개의 스테이지를 포함한다. GIP 구동회로를 구성하는 복수의 스테이지는 좌측 베젤(BZ2L) 및 우측 베젤(BZ2R) 영역에 배치될 수 있다. 제1 스캔신호(SC1)를 공급하는 스테이지는 더블 피딩 방식으로 제1 스캔신호(SC1)를 공급하기 위해서 표시 패널(110) 좌측 베젤(BZ2L) 및 우측 베젤(BZ2R) 영역에 각각 배치될 수 있다.
실시예에 따른 표시 패널(110)을 비교예인 도 7과 비교하면, 도 14의 베젤 영역(BZ2)이 도 7의 베젤 영역(BZ1)보다 훨씬 감소하였음을 알 수 있다.
이상 설명한 바와 같이 실시예에 따른 픽셀 회로는 구동이 단순하여 구동 회로의 복잡성을 줄일 수 있고, 나아가 표시 장치의 슬림 베젤을 달성할 수 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시 예를 설명하였지만, 상술한 본 발명의 기술적 구성은 본 발명이 속하는 기술 분야의 당업자가 본 발명의 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시 예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해되어야 한다. 아울러, 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어진다. 또한, 특허청구범위의 의미 및 범위 그리고 그 등가 개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.
100: 표시 장치
110: 표시 패널
120: 게이트 구동 회로
130: 데이터 구동 회로
140: 컨트롤러

Claims (12)

  1. 제1 노드와 연결된 제1 전극, 제2 노드와 연결된 게이트 전극, 제3 노드와 연결된 제2 전극을 포함하고, 발광 소자에 구동 전류를 공급하는 구동 트랜지스터;
    상기 제1 노드와 상기 제3 노드 사이에 전기적으로 연결된 제1 트랜지스터;
    상기 제1 노드와 데이터 전압 사이에 전기적으로 연결된 제2 트랜지스터;
    상기 제1 노드와 고전위 전압 사이에 전기적으로 연결된 제3 트랜지스터; 및
    상기 고전위 전압에 연결된 제1 전극을 포함하는 저장 커패시터; 를 포함하는 픽셀 회로
  2. 제1항에 있어서
    상기 제3 노드와 상기 발광 소자에 연결된 제4 노드 사이에 전기적으로 연결된 제4 트랜지스터를 더 포함하는 픽셀 회로.
  3. 제2항에 있어서,
    상기 제3 트랜지스터 및 상기 제4 트랜지스터는 발광제어신호를 입력 받아 스위칭 동작하는 픽셀 회로.
  4. 제1항에 있어서
    상기 제4 노드와 애노드 리셋 전압 사이에 전기적으로 연결된 제6 트랜지스터를 더 포함하는 픽셀 회로.
  5. 제4항에 있어서
    상기 제1 노드와 바이어스 전압 사이에 전기적으로 연결된 제7 트랜지스터를 더 포함하는 픽셀 회로.
  6. 제5항에 있어서
    상기 제6 트랜지스터 및 상기 제7 트랜지스터는 제3 스캔신호를 입력 받아 스위칭 동작하는 픽셀 회로.
  7. 제1항에 있어서
    상기 제1 트랜지스터 및 상기 제2 트랜지스터는 제1 스캔신호를 입력 받아 스위칭 동작하는 픽셀 회로.
  8. 제7항에 있어서
    상기 제2 노드와 초기화 전압 사이에 전기적으로 연결된 제5 트랜지스터를 더 포함하는 픽셀 회로.
  9. 제8항에 있어서
    상기 픽셀 회로는 표시 패널에 매트릭스 형태로 배치되고,
    (n은 자연수)행에 배치된 픽셀 회로의 상기 제5 트랜지스터는 n-k(k는 n보다 작은 자연수)행에 배치된 픽셀 회로에 입력되는 상기 제1 스캔신호를 입력 받아 스위칭 동작하는 픽셀 회로.
  10. 제9항에 있어서
    상기 제1 트랜지스터, 상기 제2 트랜지스터, 및 상기 제5 트랜지스터는 산화물 반도체 물질을 액티브층으로 하는 산화물 반도체 트랜지스터인 픽셀 회로.
  11. 다수의 게이트 라인 및 다수의 데이터 라인이 서로 교차하여 형성되는 영역에 매트릭스 형태로 배치된 다수의 픽셀이 배치된 표시 패널;
    상기 픽셀에 게이트 신호를 출력하는 게이트 구동부; 및
    상기 픽셀에 데이터 전압을 출력하는 데이터 구동부를 포함하고,
    상기 픽셀은 제1항 내지 제10항 중 어느 한 항에 따른 픽셀 회로를 포함하는 표시 장치.
  12. 제11항에 있어서
    상기 게이트 구동부는
    상기 게이트 라인을 통해 발광제어신호, 제1 스캔 제어 신호, 및 제3 스캔 제어 신호를 상기 픽셀 회로에 공급하는 표시 장치.
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