KR20230085242A - 표시 패널 및 이의 제조방법 - Google Patents

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KR20230085242A
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김상갑
배수빈
여윤종
정다운
정유광
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Abstract

표시 장치 및 표시 장치의 제조 방법이 제공된다. 표시 장치는 비아막 상에 배치되고 복수의 화소영역에 각각 대응하는 복수의 제1 전극, 상기 비아막 상에 배치되고 무기 절연재료로 이루어지는 화소정의막, 상기 제1 전극의 중앙 일부에 대응하고 상기 화소정의막을 관통하는 제1 개구부, 상기 제1 개구부 주변에 대응되고 상기 제1 전극과 상기 화소정의막 간의 틈으로 마련되는 전극언더컷부, 상기 제1 전극 주변에 대응하고 상기 화소정의막을 관통하는 복수의 제2 개구부, 상기 제2 개구부에 대응하고 상기 비아막의 적어도 일부를 관통하는 비아홈, 상기 제2 개구부 주변의 화소정의막과 상기 비아홈 주변의 비아막에 의해 마련되는 비아언더컷부, 상기 제1 전극 및 상기 화소정의막 상에 배치되는 발광구조물, 및 상기 복수의 화소영역에 대응하고 상기 발광구조물 상에 배치되는 제2 전극을 포함한다.

Description

표시 패널 및 이의 제조방법{DISPLAY PANEL AND METHOD FOR FABRICATING THE SAME}
본 발명은 표시 패널 및 이의 제조방법에 관한 것이다.
정보화 사회가 발전함에 따라 영상을 표시하기 위한 표시 장치에 대한 요구가 다양한 형태로 증가하고 있다. 예를 들어, 표시 장치는 스마트폰, 디지털 카메라, 노트북 컴퓨터, 네비게이션, 및 스마트 텔레비전과 같이 다양한 전자기기에 적용되고 있다.
표시 장치는 유기 발광 표시 장치, 액정 표시 장치, 플라즈마 표시 장치, 전계방출 표시 장치, 전기 영동 표시 장치, 전기 습윤 표시 장치, 양자점 발광 표시 장치 및 마이크로 LED 표시 장치 등으로 구현될 수 있다.
그 중 유기 발광 표시 장치는 복수의 화소영역에 대응하는 복수의 발광소자를 포함하며, 복수의 발광소자 각각은 발광소자에 공급되는 구동전류에 대응한 휘도의 광을 방출한다. 이와 같이 유기 발광 표시 장치는 자발광소자를 이용하여 영상 표시를 구현함에 따라, 다른 표시 장치에 비해 소비 전력, 응답 속도, 발광 효율, 휘도 및 광시야각 등에서 비교적 우수한 성능을 갖는다.
한편, 표시 장치는 해상도 향상을 위해 복수의 화소영역의 밀집도를 높이는 추세이다. 그로 인해, 복수의 화소영역에 대응한 복수의 발광소자는 상호 매우 인접하게 배치됨으로써, 복수의 화소영역이 독립적으로 구동되지 않을 수 있으며, 그로 인해 표시 품질이 저하될 수 있다.
본 발명이 해결하고자 하는 과제는 복수의 화소영역의 밀집도에 관계없이 복수의 화소영역이 독립적으로 구동될 수 있어, 표시 품질 저하를 방지할 수 있는 표시 패널 및 이의 제조방법을 제공하는 것이다.
본 발명의 과제들은 이상에서 언급한 과제로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 과제 해결을 위한 일 실시예에 따른 표시 패널은 복수의 화소영역을 포함하는 기판, 상기 기판 상에 배치되는 비아막, 상기 비아막 상에 배치되고 상기 복수의 화소영역에 각각 대응하는 복수의 제1 전극, 상기 비아막 상에 배치되고 무기 절연재료로 이루어지는 화소정의막, 상기 제1 전극의 중앙 일부에 대응하고 상기 화소정의막을 관통하는 제1 개구부, 상기 제1 개구부 주변에 대응되고 상기 제1 전극과 상기 화소정의막 간의 틈으로 마련되는 전극언더컷부, 상기 제1 전극 주변에 대응하고 상호 이격하며 상기 화소정의막을 관통하는 복수의 제2 개구부, 상기 제2 개구부에 대응하고 상기 비아막의 적어도 일부를 관통하는 비아홈, 상기 제2 개구부 주변의 화소정의막과 상기 비아홈 주변의 비아막에 의해 마련되는 비아언더컷부, 상기 제1 전극 및 상기 화소정의막 상에 배치되는 발광구조물, 및 상기 복수의 화소영역에 대응하고 상기 발광구조물 상에 배치되는 제2 전극을 포함한다.
상기 제2 개구부는 상기 복수의 화소영역 중 서로 다른 색상에 대응하고 서로 이웃한 화소영역 사이의 비발광영역 중 일부에 배치되고 상기 제1 전극의 가장자리에 나란한 형태로 이루어질 수 있다.
상기 비아홈은 상기 제2 개구부보다 큰 너비로 이루어지며, 상기 비아언더컷부는 상기 제2 개구부 주변의 화소정의막이 상기 비아홈 주변의 비아막보다 돌출되는 구조에 의해 마련될 수 있다.
상기 발광구조물은 발광층, 상기 발광층과 상기 제1 전극 사이의 정공수송층 및 상기 발광층과 상기 제2 전극 사이의 전자수송층을 포함할 수 있다. 상기 발광층은 상기 복수의 화소영역에 각각 대응하며, 상기 정공수송층 및 상기 전자수송층은 상기 복수의 화소영역에 대응할 수 있다. 상기 발광구조물의 상기 정공수송층과 상기 전자수송층, 및 상기 제2 전극은 상기 비아언더컷부에 의해 부분적으로 분리될 수 있다.
상기 정공수송층과 상기 전자수송층 및 상기 제2 전극은 상기 비아홈에 더 배치될 수 있다. 상기 비아홈의 정공수송층은 상기 비아언더컷부에 의해 상기 화소정의막 상의 정공수송층으로부터 분리될 수 있다.
상기 비아언더컷부의 폭은 0.35㎛ 이상일 수 있다.
상기 비아언더컷부의 높이에 대한 상기 비아언더컷부의 폭의 비율은 50% 내지 100%의 범위일 수 있다.
상기 복수의 화소영역 중 서로 다른 색상에 대응하고 서로 이웃한 화소영역 사이의 비발광영역에 둘 이상의 상기 제2 개구부가 상호 나란하게 배치될 수 있다. 상기 둘 이상의 제2 개구부 중 어느 두 개 사이의 간격은 1㎛ 이상일 수 있다.
상기 표시 패널은 상기 기판 상에 배치되고 상기 복수의 화소영역에 대응한 복수의 박막트랜지스터를 포함하며 상기 비아막으로 덮이는 회로층, 및 상기 회로층과 상기 비아막 사이에 배치되는 홈보호층을 더 포함할 수 있다.
상기 홈보호층은 상기 복수의 화소영역 중 서로 다른 색상에 대응하고 서로 이웃한 화소영역 사이의 비발광영역 중 일부에 배치될 수 있다. 상기 홈보호층의 적어도 일부는 상기 비아홈에 노출될 수 있다.
상기 표시 패널은 상기 회로층과 상기 비아막 사이에 배치되는 보조 비아막을 더 포함할 수 있다. 상기 홈보호층은 상기 보조 비아막 상에 배치될 수 있다.
상기 제1 개구부에 대응하는 상기 제1 전극의 중앙 일부는 상기 제1 전극 중 가장자리를 제외한 나머지일 수 있다. 이에, 상기 제1 전극의 가장자리는 상기 화소정의막으로 덮일 수 있다. 상기 전극언더컷부에서 상기 제1 전극과 상기 화소정의막은 직접 마주하며 상호 이격될 수 있다. 상기 제1 전극 상의 발광구조물은 상기 전극언더컷부에 의해 상기 화소정의막 상의 발광구조물로부터 분리될 수 있다.
상기 표시 패널은 상기 전극언더컷부 주변에 대응하고 상기 제1 전극의 가장자리에 배치되며 상기 화소정의막으로 덮이는 전극보호층을 더 포함할 수 있다. 상기 제1 개구부 주변에 대응한 화소정의막이 상기 전극보호층보다 돌출되어 상기 전극언더컷부가 마련될 수 있다.
상기 전극보호층은 IZO 및 IGZO 중 어느 하나로 이루어질 수 있다.
그리고, 상기 과제 해결을 위한 일 실시예에 따른 표시 패널의 제조방법은 복수의 화소영역을 포함하는 기판 상에 비아막을 배치하는 단계, 상기 비아막 상에 상기 복수의 화소영역에 각각 대응하는 복수의 제1 전극을 배치하는 단계, 상기 제1 전극 상에 전극보호층을 배치하는 단계, 상기 비아막 상에 무기 절연재료를 도포하여 상기 제1 전극 및 상기 전극보호층을 덮는 화소정의막을 배치하는 단계, 상기 화소정의막을 패터닝하여 상기 제1 전극의 중앙 일부에 대응하는 제1 개구부와 상기 제1 전극 주변에 대응하고 상호 이격하는 복수의 제2 개구부를 배치하는 단계, 상기 비아막을 패터닝하여 상기 제2 개구부에 대응하고 상기 비아막의 적어도 일부를 관통하는 비아홈을 배치하는 단계, 상기 제1 전극 및 상기 화소정의막 상에 발광구조물을 배치하는 단계, 및 상기 발광구조물 상에 상기 복수의 화소영역에 대응하는 제2 전극을 배치하는 단계를 포함한다.
상기 제1 개구부와 상기 복수의 제2 개구부를 배치하는 단계에서, 상기 제2 개구부는 상기 복수의 화소영역 중 서로 다른 색상에 대응하고 서로 이웃한 화소영역 사이의 비발광영역 중 일부에 배치되고 상기 제1 전극의 가장자리에 나란한 형태로 이루어질 수 있다.
상기 비아홈을 배치하는 단계에서, 상기 비아홈은 상기 제2 개구부보다 큰 너비로 이루어지고, 상기 제2 개구부 주변의 화소정의막이 상기 비아홈 주변의 비아막보다 돌출되는 구조에 의해 비아언더컷부가 마련될 수 있다.
상기 발광구조물을 배치하는 단계에서, 상기 발광구조물은 발광층, 상기 발광층과 상기 제1 전극 사이의 정공수송층 및 상기 발광층과 상기 제2 전극 사이의 전자수송층을 포함할 수 있다. 상기 발광층은 상기 복수의 화소영역에 각각 대응할 수 있다. 상기 정공수송층 및 상기 전자수송층은 상기 복수의 화소영역에 대응하고, 상기 비아언더컷부에 의해 부분적으로 분리될 수 있다.
상기 제2 전극을 배치하는 단계에서, 상기 제2 전극은 상기 비아언더컷부에 의해 부분적으로 분리될 수 있다.
상기 발광구조물을 배치하는 단계에서, 상기 비아홈의 정공수송층은 상기 비아언더컷부에 의해 상기 화소정의막 상의 정공수송층으로부터 분리될 수 있다.
상기 제1 개구부와 상기 복수의 제2 개구부를 배치하는 단계에서, 상기 복수의 화소영역 중 서로 다른 색상에 대응하고 서로 이웃한 화소영역 사이의 비발광영역에 둘 이상의 상기 제2 개구부가 상호 나란하게 배치될 수 있다.
상기 표시 패널의 제조방법은 상기 비아막을 배치하는 단계 이전에, 상기 기판 상에 상기 복수의 화소영역에 대응한 복수의 박막트랜지스터를 포함하는 회로층을 배치하는 단계, 및 상기 회로층 상에 홈보호층을 배치하는 단계를 더 포함할 수 있다. 상기 홈보호층을 배치하는 단계에서, 상기 홈보호층은 상기 복수의 화소영역 중 서로 다른 색상에 대응하고 서로 이웃한 화소영역 사이의 비발광영역 중 일부에 배치될 수 있다. 상기 비아막을 배치하는 단계에서, 상기 홈보호층은 상기 비아막으로 덮일 수 있다. 상기 비아홈을 배치하는 단계에서, 상기 홈보호층의 적어도 일부는 상기 비아홈에 노출될 수 있다.
상기 표시 패널의 제조방법은 상기 홈보호층을 배치하는 단계 이전에, 상기 회로층을 덮는 보조 비아막을 배치하는 단계를 더 포함할 수 있다. 상기 홈보호층을 배치하는 단계에서, 상기 홈보호층은 상기 보조 비아막 상에 배치될 수 있다.
상기 제1 개구부와 상기 복수의 제2 개구부를 배치하는 단계는 소정의 패터닝마스크를 상기 화소정의막 상에 배치한 상태에서 상기 화소정의막을 패터닝하여 상기 제1 개구부와 상기 복수의 제2 개구부를 마련하는 단계, 및 상기 전극보호층을 패터닝하여 상기 제1 개구부 주변에 대응되고 상기 제1 전극과 상기 화소정의막 사이의 틈으로 이루어진 전극언더컷부를 마련하는 단계를 포함할 수 있다. 상기 전극언더컷부를 마련하는 단계에서, 상기 제1 전극의 가장자리는 상기 화소정의막으로 덮이고, 상기 전극언더컷부에서 상기 제1 전극과 상기 화소정의막은 상호 이격되며 직접 마주할 수 있다.
상기 발광구조물을 배치하는 단계에서, 상기 제1 전극 상의 발광구조물은 상기 전극언더컷부에 의해 상기 화소정의막 상의 발광구조물로부터 분리될 수 있다.
상기 전극보호층을 배치하는 단계에서, 상기 전극보호층은 IZO 및 IGZO 중 어느 하나로 이루어질 수 있다.
상기 전극언더컷부를 마련하는 단계에서, 상기 전극보호층 중 상기 전극언더컷부 주변에 대응하는 일부는 상기 제1 전극의 가장자리 상에 잔류될 수 있다.
기타 실시예의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
실시예들에 따른 표시 패널은 각 화소영역의 제1 전극 중 중앙 일부에 대응하고 화소정의막을 관통하는 제1 개구부와, 제1 개구부 주변에 제1 전극과 화소정의막 사이의 틈으로 마련되는 전극언더컷부와, 제1 전극 주변에 대응하고 상호 이격되며 화소정의막을 관통하는 복수의 제2 개구부와, 제2 개구부에 대응하고 화소정의막 아래에 배치된 비아막의 적어도 일부를 관통하는 비아홈과, 비아홈 주변의 비아막과 제2 개구부 주변의 화소정의막에 의해 마련되는 비아언더컷부를 포함한다.
이러한 전극언더컷부에 의해 제1 전극 상의 발광구조물이 화소정의막 상의 발광구조물로부터 분리되어 독립적인 섬 형태의 패턴으로 마련될 수 있다.
그리고, 비아언더컷부에 의해 이웃한 화소영역 사이의 비발광영역에 배치된 발광구조물이 부분적으로 분리될 수 있으므로, 이웃한 화소영역 사이에서 발광구조물을 통해 발생되는 전류경로가 길어질 수 있다.
이와 같이 전극언더컷부 및 비아언더컷부에 의해 발광구조물이 분리될 수 있으므로, 발광구조물의 공통층을 통한 누설전류가 방지될 수 있다. 따라서, 이웃한 화소영역의 구동전류에 의해 광을 방출하는 것이 방지될 수 있으므로, 표시 패널의 표시 품질이 개선될 수 있다.
실시예들에 따른 효과는 이상에서 예시된 내용에 의해 제한되지 않으며, 더욱 다양한 효과들이 본 명세서 내에 포함되어 있다.
도 1은 일 실시예에 따른 표시 장치를 보여주는 사시도이다.
도 2는 도 1의 표시 장치를 보여주는 평면도이다.
도 3은 도 1의 표시 패널에 대한 예시를 보여주는 평면도이다.
도 4는 도 3의 화소영역에 대한 예시를 보여주는 등가회로도이다.
도 5는 도 1의 Ⅰ-Ⅰ'에 대한 예시를 보여주는 단면도이다.
도 6은 도 3의 표시 영역에 배열된 복수의 화소영역에 대한 예시를 보여주는 평면도이다.
도 7은 도 6의 표시 패널에 있어서, 제1 전극과 제1 및 제2 개구부의 배열에 대한 예시를 보여주는 평면도이다.
도 8은 도 7의 Ⅱ-Ⅱ'에 대한 예시를 보여주는 단면도이다.
도 9는 도 8의 Ⅲ 부분을 보여주는 확대도이다.
도 10은 도 6의 표시 패널에 있어서, 제1 전극과 제1 및 제2 개구부의 배열에 대한 다른 예시를 보여주는 평면도이다.
도 11은 도 10의 Ⅳ-Ⅳ'에 대한 예시를 보여주는 단면도이다.
도 12는 도 7의 Ⅱ-Ⅱ'에 대한 다른 예시를 보여주는 단면도이다.
도 13은 도 7의 Ⅱ-Ⅱ'에 대한 또 다른 예시를 보여주는 단면도이다.
도 14는 일 실시예에 따른 표시 패널의 제조방법을 보여주는 순서도이다.
도 15, 도 16, 도 17, 도 18, 도 19, 도 20, 도 21, 도 22, 도 23, 도 24, 도 25, 도 26, 도 27 및 도 28은 도 14의 단계 별 단면도이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다.
소자(elements) 또는 층이 다른 소자 또는 층의 "상(on)"으로 지칭되는 것은 다른 소자 바로 위에 또는 중간에 다른 층 또는 다른 소자를 개재한 경우를 모두 포함한다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
비록 제1, 제2 등이 다양한 구성요소들을 서술하기 위해서 사용되나, 이들 구성요소들은 이들 용어에 의해 제한되지 않음은 물론이다. 이들 용어들은 단지 하나의 구성요소를 다른 구성요소와 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 구성요소는 본 발명의 기술적 사상 내에서 제2 구성요소일 수도 있음은 물론이다.
이하, 첨부된 도면을 참고로 하여 구체적인 실시예들에 대해 설명한다.
도 1은 일 실시예에 따른 표시 장치를 보여주는 사시도이다. 도 2는 도 1의 표시 장치를 보여주는 평면도이다.
먼저, 본 명세서에서, “상부”, “탑”, “상면”은 표시 패널(10)의 표시광이 방출되는 방향, 보호기판(20)이 배치되는 방향, 즉 Z축 방향을 가리킨다. 그리고, 본 명세서에서, “하부”, “바텀”, “하면”은 Z축 방향의 반대 방향을 가리킨다. 또한, “좌”, “우”, “상”, “하”는 표시 패널(10)을 평면에서 바라보았을 때의 방향을 가리킨다. 예를 들어, “좌”는 X축 방향의 반대 방향, “우”는 X축 방향, “상”은 Y축 방향, “하”는 Y축 방향의 반대 방향을 가리킨다.
표시 장치(1)는 동영상이나 정지영상을 표시하는 장치로서, 모바일 폰(mobile phone), 스마트 폰(smart phone), 태블릿 PC(tablet personal computer), 및 스마트 워치(smart watch), 워치 폰(watch phone), 이동 통신 단말기, 전자 수첩, 전자 책, PMP(portable multimedia player), 네비게이션, UMPC(Ultra Mobile PC) 등과 같은 휴대용 전자 기기 뿐만 아니라, 텔레비전, 노트북, 모니터, 광고판, 사물 인터넷(internet of things, IOT) 등의 다양한 제품의 표시 화면으로 사용될 수 있다.
도 1 및 도 2를 참조하면, 일 실시예에 따른 표시 장치(1)는 영상 표시를 위한 광을 방출하는 표시 패널(10), 및 표시 패널(10) 상에 배치되는 보호기판(20)을 포함할 수 있다.
그리고, 표시 장치(1)는 표시 패널(10)을 구동하는 표시 구동 회로(31)와 표시 회로 보드(32)를 더 포함할 수 있다.
또한, 표시 장치(1)는 표시면 중 사용자가 터치한 지점의 좌표를 검출하기 위한 터치 감지 유닛(미도시)을 더 포함할 수 있다. 터치 감지 유닛은 표시 패널(10)에 마주하는 보호기판(20)의 일면에 배치될 수 있다. 또는, 터치 감지 유닛은 표시 패널(10)에 내장될 수도 있다.
터치 감지 유닛은 표시면에 대응한 터치 감지 영역에 배열되고 투명 도전성 재료로 이루어지는 터치 전극(미도시)을 포함할 수 있다.
이러한 터치 감지 유닛은 터치 전극에 터치 구동 신호를 인가하는 상태에서 주기적으로 터치 전극의 정전 용량 값의 변화를 감지함으로써, 터치 입력 여부 및 터치가 입력된 지점의 좌표를 검출할 수 있다.
표시 패널(10) 중 영상 표시를 위한 광이 방출되는 표시면, 즉 표시 패널(10)의 상면은 제1 방향(X축 방향)의 단변과 제1 방향(X축 방향)과 교차하는 제2 방향(Y축 방향)의 장변을 갖는 직사각형 형태일 수 있다. 다만, 이는 단지 예시일 뿐이며, 표시 패널(10)의 표시면 형태는 다양하게 변형될 수 있다.
일 예로, 표시 패널(10)의 표시면은 제1 방향(X축 방향)의 단변과 제2 방향(Y축 방향)의 장변이 만나는 모서리(corner)가 소정의 곡률을 갖도록 둥글게 이루어진 형태일 수 있다. 또는, 표시 패널(10)의 표시면은 다각형, 원형 및 타원형 등의 형태일 수 있다.
도 1은 표시 패널(10)이 평판 형태인 것을 예시하지만, 일 실시예는 도 1의 도시에 한정되지 않는다. 일 예로, 표시 패널(10)은 Y축 방향의 양단이 구부러진 형태일 수 있다. 또는, 표시 패널(10)은 구부러지거나, 휘어지거나, 벤딩되거나, 접히거나, 말릴 수 있도록 유연하게 마련될 수 있다.
보호기판(20)은 표시 패널(10) 상에 부착될 수 있다.
보호기판(20)은 표시면에 대한 외부의 물리적 충격으로부터 표시 패널(10)을 보호하기 위한 것으로, 절연성 및 강성을 갖는 투명한 재료로 이루어질 수 있다.
표시 구동 회로(31)는 표시 패널(10)을 구동하기 위한 신호들과 전압들을 출력한다. 예를 들어, 표시 구동 회로(31)는 표시 패널(10)의 데이터 라인(도 3의 DL)에 데이터 신호를 공급하고, 표시 패널(10)의 전원 라인(도 3의 PL)에 구동전원을 공급할 수 있다. 그리고, 표시 구동 회로(31)는 표시 패널(10)에 내장된 스캔 구동부(도 3의 33)에 스캔 제어 신호들을 공급할 수 있다.
표시 구동 회로(31)는 집적 회로(integrated circuit, IC)로 마련될 수 있으며, 표시 구동 회로(31)의 집적 회로 칩은 COG(chip on glass) 방식, COP(chip on plastic) 방식, 또는 초음파 접합 방식으로 표시 패널(10)에 직접 실장될 수 있다. 이 경우, 표시 구동 회로(31)의 집적 회로 칩은 표시 패널(10) 중 보호기판(20)으로 덮이지 않는 영역에 배치될 수 있다.
또는, 도 1 및 도 2의 도시와 달리, 표시 구동 회로(31)의 집적 회로 칩은 표시 회로 보드(32)에 실장될 수도 있다.
표시 회로 보드(32)는 이방성 도전 필름(anisotropic conductive film)을 포함할 수 있다. 표시 회로 보드(32)는 연성 인쇄 회로 보드(flexible prinited circuit board), 인쇄 회로 보드(printed circuit board) 또는 칩온 필름(chip on film)과 같은 연성 필름(flexible film)일 수 있다.
표시 회로 보드(32)는 표시 패널(10)의 전극 패드들에 부착될 수 있다. 이로 인해, 표시 회로 보드(32)의 리드 라인들이 표시 패널(10)의 전극 패드들에 전기적으로 연결될 수 있다.
도 3은 도 1의 표시 패널에 대한 예시를 보여주는 평면도이다. 도 4는 도 3의 화소영역에 대한 예시를 보여주는 등가회로도이다. 도 5는 도 1의 Ⅰ-Ⅰ'에 대한 예시를 보여주는 단면도이다.
도 3을 참조하면, 표시 패널(10)은 영상 표시를 위한 광을 방출하는 표시영역(DA; Display Area)과, 표시영역(DA)의 주변인 비표시영역(NDA; Non Display Area)을 포함할 수 있다. 비표시영역(NDA)은 표시영역(DA)의 가장자리에서부터 표시 패널(10)의 가장자리까지의 영역으로 정의될 수 있다.
표시 패널(10)은 표시영역(DA)에 매트릭스 배열되는 복수의 화소영역(PX)을 포함한다. 복수의 화소영역(PX)은 각각의 휘도를 표시하는 단위 영역일 수 있다.
표시 패널(10)은 비표시영역(NDA) 중 표시 패널(10)의 가장자리에 인접한 표시 전극 패드 영역(DPA; Display electrode Pad Area)에 배치되는 표시 전극 패드(DP; Display electrode Pad)를 더 포함할 수 있다.
표시 회로 보드(도 1, 도 2의 32)는 표시 전극 패드 영역(DPA)에 부착되고 표시 전극 패드(DP)에 연결될 수 있다.
표시 패널(10)은 표시영역(DA)에 배치되고 복수의 화소영역(PX)에 신호 또는 구동전원을 공급하는 배선들을 더 포함한다. 표시 패널(10)의 배선들은 스캔라인(SL; Scan Line), 데이터라인(DL; Data Line) 및 전원라인(PL; Power Line)을 포함할 수 있다.
스캔라인(SL)은 좌우방향(X 방향)으로 배치될 수 있다.
데이터라인(DL)은 상하방향(Y 방향)으로 배치될 수 있다.
전원라인(PL)은 좌우방향(X 방향) 및 상하방향(Y 방향) 중 적어도 하나로 배치될 수 있다. 일 예로, 전원라인(PL)은 메쉬형태로 배치될 수 있다.
스캔라인(SL)은 어느 하나의 좌우방향(X 방향)으로 배열된 화소영역들에, 데이터신호를 기록할 화소영역으로 선택하기 위한 스캔신호를 공급한다.
스캔라인(SL)은 표시 패널(10)의 비표시영역(NDA) 중 일부에 배치된 스캔구동부(33)에 연결될 수 있다.
스캔구동부(33)는 적어도 하나의 스캔제어라인(SCL; Scan Control Line)을 통해 표시 구동 회로(31)로부터 스캔 제어 신호를 입력 받을 수 있다.
스캔구동부(33)는 스캔 제어 신호에 기초하여, 영상 표시를 위한 각 프레임 기간 동안 표시영역(DA)에 배열된 복수의 스캔라인(SL)에 순차적으로 스캔신호를 공급할 수 있다.
도 3의 도시에 따르면, 스캔구동부(33)는 표시영역(DA)의 좌측에 인접한 비표시영역(NDA)의 일부에 배치된다. 그러나, 이는 단지 예시일 뿐이며, 스캔구동부(33)는 표시영역(DA)의 우측에 인접한 비표시영역(NDA)의 다른 일부에도 배치될 수 있다. 즉, 스캔구동부(33)는 표시영역(DA)의 좌우방향의 양측에 배치될 수 있다.
데이터라인(DL)은 어느 하나의 상하방향(Y 방향)으로 배열된 화소영역들에 연결되고 각 화소영역의 휘도에 대응하는 데이터신호를 공급한다.
데이터라인(DL)은 표시 구동 회로(31)에 연결되고, 표시 구동 회로(31)는 스캔신호가 공급된 화소영역들 각각의 데이터신호를 데이터라인(DL)에 공급할 수 있다.
표시 구동 회로(31)는 데이터 연결 라인(DLL; Data Link Line)을 통해 표시 전극 패드(DP)에 연결될 수 있고, 표시 전극 패드(DP)에 접속된 표시 회로 보드(32)로부터 디지털 비디오 데이터 및 타이밍 신호들을 입력 받을 수 있다.
전원라인(PL)은 발광소자(도 4의 EMD)의 구동을 위한 제1 구동전원을 공급한다.
전원라인(PL)은 표시 구동 회로(31) 또는 표시 회로 보드(32)로부터 제1 구동전원을 입력 받을 수 있다.
복수의 화소영역(PX) 각각은 스캔라인(SL), 데이터라인(DL) 및 전원라인(PL) 등을 통해 공급되는 신호들과 전원에 기초하여 발광소자(EMD)에 구동전류를 공급하는 화소 구동 회로를 포함한다.
도 4는 각 화소영역(PX)의 화소 구동 회로가 2개의 트랜지스터와 1개의 커패시터로 이루어진 2T1C 구조인 경우를 도시한다. 다만, 도 4의 도시는 단지 예시일 뿐이며, 일 실시예에 따른 각 화소영역(PX)은 도 4의 도시와 상이한 구조의 화소 구동 회로를 포함할 수 있다.
도 4를 참조하면, 각 화소영역(PX)은 발광소자(EMD), 제1 및 제2 박막트랜지스터(TFT1, TFT2), 및 스토리지 커패시터(CST)를 포함할 수 있다.
발광소자(EMD; Emitting device)는 유기재료의 발광구조물을 포함하는 유기 발광 다이오드(Organic Light Emitting Diode)일 수 있다.
제1 박막트랜지스터(TFT1)는 전원라인(도 3의 PL)을 통한 제1 구동전원(ELVDL)과 제1 구동전원(ELVDL)보다 낮은 전압 레벨인 제2 구동전원(ELVSL) 사이에 발광소자(EMD)와 직렬로 연결된다.
즉, 제1 박막트랜지스터(TFT1)의 제1 전극은 제1 전원라인(ELVDL)을 공급하는 전원라인(PL)에 연결되고, 제1 박막트랜지스터(TFT1)의 제2 전극은 발광소자(EMD)의 제1 전극(예를 들면, 애노드전극)에 연결될 수 있다. 그리고, 발광소자(EMD)의 제2 전극(예를 들면, 캐소드전극)은 제2 구동전원(ELVSL)에 연결될 수 있다.
제1 박막트랜지스터(TFT1)는 제1 구동전원(ELVDL)과 제2 구동전원(ELVSL) 사이에, 게이트전극과 제1 전극 간의 전압차에 대응하는 크기의 구동전류를 발생시킨다.
발광소자(EMD)는 제1 박막트랜지스터(TFT1)에 의한 구동전류에 대응하는 휘도의 광을 방출한다.
스토리지 커패시터(CST)는 제1 노드(ND1)와 제2 노드(ND2) 사이에 배치된다. 제1 노드(ND1)는 제1 박막트랜지스터(TFT1)의 게이트전극에 연결된 접점이다. 제2 노드(ND2)는 제1 박막트랜지스터(TFT1)와 발광소자(EMD) 사이의 접점이다. 이러한 스토리지 커패시터(CST)는 제1 박막트랜지스터(TFT1)의 게이트 전극과 제1 전극 간의 전압차를 저장한다.
제2 박막트랜지스터(TFT2)는 데이터라인(DL)과 제1 노드(ND1) 사이에 연결되고 스캔라인(SL)의 스캔신호에 기초하여 턴온된다. 제2 박막트랜지스터(TFT2)가 스캔신호에 의해 턴온되면, 데이터라인(DL)의 데이터신호가 제1 노드(ND1)를 통해 제1 박막트랜지스터(TFT1)의 게이트전극 및 스토리지 커패시터(CST)에 공급된다.
도 4의 도시에 따르면, 제1 및 제2 박막트랜지스터(TFT1, TFT2)가 N 타입 MOSFET(Metal Oxide Semiconductor Field Effect Transistor)으로 이루어지지만, 이는 단지 예시일 뿐이다. 즉, 제1 및 제2 박막트랜지스터(TFT1, TFT2) 중 적어도 일부는 P 타입 MOSFET일 수 있다.
도 5를 참조하면, 일 실시예에 따른 표시 패널(10)은 복수의 화소영역(도 3의 PX)을 포함하는 기판(11), 기판(11) 상에 배치되는 비아막(12), 및 비아막(12) 상에 배치되고 복수의 화소영역(PX)에 대응하는 복수의 발광소자(도 4의 EMD)를 포함한 발광소자층(13)을 포함할 수 있다.
그리고, 표시 패널(10)은 기판(11) 상에 배치되고 비아막(12)으로 덮이며 복수의 화소영역(PX)에 대응한 복수의 박막트랜지스터(도 4의 TFT1, TFT2; 도 8의 TFT)를 포함하는 회로층(14)을 더 포함할 수 있다.
그리고, 표시 패널(10)은 발광소자층(13)을 덮는 봉지구조물(15)을 더 포함할 수 있다.
도 6은 도 3의 표시 영역에 배열된 복수의 화소영역에 대한 예시를 보여주는 평면도이다. 도 7은 도 6의 표시 패널에 있어서, 제1 전극과 제1 및 제2 개구부의 배열에 대한 예시를 보여주는 평면도이다. 도 8은 도 7의 Ⅱ-Ⅱ'에 대한 예시를 보여주는 단면도이다. 도 9는 도 8의 Ⅲ 부분을 보여주는 확대도이다.
도 6을 참조하면, 표시 패널(10)은 표시영역(DA)에 매트릭스 배열되는 복수의 화소영역(PX)을 포함한다.
복수의 화소영역(PX) 각각은 서로 다른 둘 이상의 색상 중 어느 하나의 광을 방출한다. 일 예로, 복수의 화소영역(PX) 각각은 적색, 녹색 및 청색 중 어느 하나의 광을 방출할 수 있다. 또는, 복수의 화소영역(PX)은 적색, 녹색, 청색 및 백색 중 어느 하나의 광을 방출할 수도 있다.
복수의 화소영역(PX) 중 서로 인접하고 서로 다른 색상을 방출하는 둘 이상의 화소영역의 조합으로, 백색을 포함한 다양한 색상을 표시하는 영역인 단위화소영역(UPX; Unit Pixel area)이 구현될 수 있다.
일 예로, 도 6의 도시와 같이, 복수의 화소영역(PX)은 적색광을 방출하는 제1 화소영역(PX1), 녹색광을 방출하는 제2 화소영역(PX2) 및 청색광을 방출하는 제3 화소영역(PX3)을 포함할 수 있다.
더불어, 청색광은 적색광 및 녹색광에 비해 휘도 제어가 용이하지 않으므로, 제3 화소영역(PX3)의 배치 비율은 제1 및 제2 화소영역(PX1, PX2)의 배치 비율보다 높을 수 있다.
일 예로, 표시영역(DA)은 제1 및 제2 화소영역(PX1, PX2)이 좌우방향으로 번갈아 배치되는 제1 수평라인과 제3 화소영역(PX3)이 좌우방향으로 나란히 배치되는 제2 수평라인을 포함할 수 있다. 그리고, 표시영역(DA)에서 제1 수평라인과 제2 수평라인은 상하방향으로 상호 교번하여 배치될 수 있다.
이 경우, 좌우방향으로 인접한 하나의 제1 화소영역(PX1)과 하나의 제2 화소영역(PX2), 및 이들과 상하방향으로 인접한 두 개의 제3 화소영역(PX3)의 조합을 통해, 하나의 단위화소영역(UPX)이 구현될 수 있다.
다만, 도 6에 도시된 복수의 화소영역(PX)은 단지 예시일 뿐이며, 일 실시예는 도 6의 도시와 상이한 형태로 배열된 복수의 화소영역을 포함할 수 있다.
도 6의 도시에 제한되지 않고 다양한 형태로 배열된 복수의 화소영역(PX)을 포함할 수 있다.
일 예로, 제1, 제2, 제3 화소영역(PX1, PX2, PX3)이 각각 좌우방향 또는 상하방향으로 나란하게 배열되는 화소라인들이 화소영역들의 배열방향에 교차하는 방향으로 번갈아 배치될 수 있다. 이 경우, 상하방향 또는 좌우방향으로 인접한 제1, 제2 및 제3 화소영역(PX1, PX2, PX3)에 의해 하나의 단위화소영역이 구현될 수 있다.
도 7을 참조하면, 표시 패널(10)은 복수의 화소영역(PX)에 각각 대응하는 복수의 제1 전극(131), 제1 전극(131)의 중앙 일부에 대응하는 제1 개구부(OP1; Opening part), 및 제1 전극(131) 주변에 대응하고 상호 이격하는 복수의 제2 개구부(OP2)를 포함한다.
제1 개구부(OP1) 및 제2 개구부(OP2)는 후술하는 화소정의막(도 8의 132)을 관통하는 형태로 이루어진다.
제1 개구부(OP1)는 복수의 화소영역(PX) 각각의 제1 전극(131)의 중앙 일부에 배치된다. 여기서, 제1 개구부(OP1)에 대응되는 제1 전극(131)의 중앙 일부는 제1 전극(131) 중 가장자리를 제외한 나머지를 지칭한다.
제2 개구부(OP2)는 복수의 화소영역(PX) 중 서로 다른 색상에 대응하고 서로 이웃한 화소영역 사이의 비발광영역(도 8의 NEM; Non Emitting area)의 일부에 배치될 수 있다.
즉, 좌우방향으로 상호 교번하여 배치되는 제1 및 제2 화소영역(PX1, PX2) 사이의 비발광영역(NEM)에 배치된 제2 개구부(OP2)는 상하방향으로 연장된 라인형태로 이루어질 수 있다.
그리고, 제1 및 제2 화소영역(PX1, PX2)과 제3 화소영역(PX3)은 상하방향으로 인접하며, 제1 및 제2 화소영역(PX1, PX2)과 제3 화소영역(PX3) 사이의 비발광영역(NEM)에 배치된 제2 개구부(OP2)는 좌우방향으로 연장된 라인형태로 이루어질 수 있다.
도 8을 참조하면, 일 실시예에 따른 표시 패널(10)은 복수의 화소영역(도 8의 PX1, PX2, PX3; 도 7의 PX)을 포함하는 기판(11), 기판(11) 상에 배치되는 비아막(12), 비아막(12) 상에 배치되고 복수의 화소영역(PX; PX1, PX2, PX3)에 각각 대응하는 복수의 제1 전극(131), 비아막(12) 상에 배치되고 무기 절연재료로 이루어지는 화소정의막(132), 제1 전극(131)의 중앙 일부에 대응하고 화소정의막(132)을 관통하는 제1 개구부(OP1), 제1 개구부(OP1) 주변에 대응되고 제1 전극(131)과 화소정의막(132) 간의 틈으로 마련되는 전극언더컷부(EUC; Electrode Under Cut, 여기서 "언더컷"은 "처마"를 지칭함), 제1 전극(131) 주변에 대응하고 상호 이격하며 화소정의막(132)을 관통하는 복수의 제2 개구부(OP2), 제2 개구부(OP2)에 대응하고 비아막(12)의 적어도 일부를 관통하는 비아홈(VG; Via Groove), 제2 개구부(OP2) 주변의 화소정의막(132)과 비아홈(VG) 주변의 비아막(12)에 의해 마련되는 비아언더컷부(VUC; Via Under Cut), 제1 전극(131) 및 화소정의막(132) 상에 배치되는 발광구조물(133), 및 복수의 화소영역(PX; PX1, PX2, PX3)에 대응하고 발광구조물(133)과 화소정의막(132) 상에 배치되는 제2 전극(134)을 포함한다.
그리고, 일 실시예에 따른 표시 패널(10)은 기판(11) 상에 배치되고 복수의 화소영역(PX; PX1, PX2, PX3)에 대응한 복수의 박막트랜지스터(TFT)를 포함하며 비아막(12)으로 덮이는 회로층(14)을 더 포함할 수 있다.
기판(11)은 절연 재료로 마련될 수 있다. 일 예로, 기판(11)은 유리, 석영, 고분자 수지 등의 절연 재료로 이루어질 수 있다. 여기서, 고분자 수지의 예로는 폴리에테르술폰(polyethersulphone: PES), 폴리아크릴레이트(polyacrylate: PA), 폴리아릴레이트(polyarylate: PAR), 폴리에테르이미드(polyetherimide: PEI), 폴리에틸렌 나프탈레이트(polyethylene napthalate: PEN), 폴리에틸렌 테레프탈레이드(polyethylene terepthalate: PET), 폴리페닐렌 설파이드(polyphenylene sulfide: PPS), 폴리알릴레이트(polyallylate), 폴리이미드(polyimide: PI), 폴리카보네이트(polycarbonate: PC), 셀룰로오스 트리 아세테이트(cellulose triacetate: CAT), 셀룰로오스 아세테이트 프로피오네이트(cellulose acetate propionate: CAP) 또는 이들의 조합을 들 수 있다.
표시 패널(10)의 구성요소들을 견고하게 지지하기 위해 기판(11)은 리지드(RIGID; 강성)으로 마련될 수 있다.
또는, 표시 패널(10)의 용이한 변형을 위해 기판(11)은 벤딩(bending), 폴딩(folding), 롤링(rolling) 등의 변형이 용이한 플렉시블(flexible)하고 연성인 절연 재료로 이루어질 수 있다.
또는, 기판(11)은 금속 재료로 이루어질 수도 있다.
회로층(14)은 복수의 화소영역(PX; PX1, PX2, PX3)에 대응한 복수의 박막트랜지스터(TFT)를 포함한다.
일 예로, 도 4의 도시와 같이 복수의 화소영역(PX; PX1, PX2, PX3)이 2T1C구조의 화소 구동 회로를 포함하는 경우, 회로층(14)은 복수의 화소영역(PX; PX1, PX2, PX3) 각각에 대응하는 제1 및 제2 박막트랜지스터(TFT1, TFT2)와 한 개의 스토리지 커패시터(CST)를 포함할 수 있다.
예시적으로, 회로층(14)에 포함된 박막트랜지스터(TFT)는 채널영역과 채널영역의 양측에 배치되는 소스영역 및 드레인영역을 포함한 반도체층(미도시), 반도체층으로부터 절연되고 반도체층의 채널영역에 중첩되는 게이트전극(미도시), 게이트전극으로부터 절연되고 반도체층의 소스영역에 연결되는 소스전극(미도시), 및 게이트전극으로부터 절연되고 반도체층의 드레인영역에 연결되는 드레인전극(미도시)을 포함할 수 있다.
그리고, 회로층(14)은 박막트랜지스터(TFT)를 덮는 층간절연막(미도시)을 더 포함할 수 있다.
비아막(12)은 적어도 표시영역(DA)에 대응하고 복수의 박막트랜지스터(TFT)를 포함한 회로층(14) 상에 배치된다. 이러한 비아막(12)은 회로층(14)을 덮는다.
비아막(12)은 회로층(14)에 의한 단차를 제거할 수 있고 회로층(14)과 발광소자층(13)을 전기적으로 분리시킬 수 있을 정도의 두께로 이루어질 수 있다.
이에, 비아막(12)은 두껍게 배치되는 것이 비교적 용이한 유기 절연재료를 포함할 수 있다.
유기 절연재료의 예로는 아크릴계 수지(polyacrylates resin), 에폭시 수지(epoxy resin), 페놀 수지(phenolic resin), 폴리아미드계 수지(polyamides resin), 폴리이미드계 수지(polyimides rein), 불포화 폴리에스테르계 수지(unsaturated polyesters resin), 폴리페닐렌계 수지(poly phenylenethers resin), 폴리페닐렌설파이드계 수지(polyphenylenesulfides resin) 또는 벤조사이클로부텐(benzocyclobutene, BCB) 등을 들 수 있다.
회로층(14)에 의한 외부광반사를 경감시키기 위해 비아막(12)은 감광성 물질을 더 포함할 수 있다.
제1 전극(131)은 각 화소영역(PX; PX1, PX2, PX3)에 대응되는 위치 및 너비로 이루어질 수 있다.
제1 전극(131)은 구리(Cu), 은(Ag), 마그네슘(Mg), 알루미늄(Al), 백금(Pt), 납(Pb), 팔라듐(Pd), 금(Au), 니켈(Ni), 네오디뮴(Nd), 이리듐(Ir), 크롬(Cr), 리튬(Li), 칼슘(Ca) 및 이들의 혼합물 중 적어도 하나의 저저항 금속재료를 포함할 수 있다.
또는, 제1 전극(131)은 저저항 금속재료로 이루어진 도전층과 투명도전성재료로 이루어진 도전층이 적층된 구조로 이루어질 수도 있다. 일 예로, 제1 전극(131)은 ITO/Mg, ITO/MgF, ITO/Ag 및 ITO/Ag/ITO 등과 같은 복층구조로 이루어질 수 있다.
제1 전극(131)은 발광소자(EMD)의 애노드 전극일 수 있다. 즉, 제1 전극(131)은 적어도 비아막(12)을 관통하는 홀(미도시)을 통해 회로층(14)의 박막트랜지스터(TFT)에 연결될 수 있다.
화소정의막(132)은 적어도 표시영역(DA)에 대응되며 비아막(12) 상에 배치된다. 화소정의막(132)은 복수의 화소영역(PX; PX1, PX2, PX3)에 대응한 복수의 제1 전극(131) 각각의 적어도 일부를 덮는다. 화소정의막(132)은 적어도 각 제1 전극(131)의 가장자리를 덮을 수 있다.
화소정의막(132)은 무기 절연재료로 이루어진다. 일 예로, 화소정의막(132)은 실리콘 질화물, 알루미늄 질화물, 지르코늄 질화물, 티타늄 질화물, 하프늄 질화물, 탄탈륨 질화물, 실리콘 산화물, 알루미늄 산화물, 티타늄 산화물, 주석 산화물 및 실리콘 산질화물 중 적어도 하나의 무기 절연재료를 포함할 수 있다.
이처럼 화소정의막(132)이 무기 절연재료로 이루어짐에 따라, 비아막(12)의 아웃개스(OUTGAS)에 의한 제2 전극(134)의 산화가 지연될 수 있다.
즉, 비아막(12)은 유기 절연재료로 이루어짐에 따라 아웃개스(OUTGAS)를 방출하므로, 비아막(12)과 제2 전극(134) 사이에 배치된 화소정의막(132)이 유기 절연재료로 이루어지면, 아웃개스가 제2 전극(134)에 도달되기 용이해진다.
이때, 제2 전극(134)에 포함된 금속입자가 아웃개스로 인해 산화되어, 제2 전극(134)의 저항 특성이 저하될 수 있다. 또한, 제2 전극(134)의 금속입자가 아웃개스로 인해 산화되는 범위가 비아막(12)에 인접한 화소영역(PX; PX1, PX2, PX3)의 가장자리에서부터 중앙으로 확산됨으로써, 제2 전극(134)의 전기적 특성 저하로 인해 화소영역(PX; PX1, PX2, PX3) 중 실질적으로 광이 방출되는 영역의 너비가 감소될 수 있다. 이에 따라, 휘도 저하 및 화소 불량 등이 유발되어, 표시 패널(10)의 표시 품질 및 수명이 저하될 수 있다.
그러나, 일 실시예에 따르면, 비아막(12)에서의 아웃개스(OUTGAS)가 무기 절연재료로 이루어진 화소정의막(132)에 의해 제2 전극(134)로 전달되는 것이 방지될 수 있다. 이로써, 비아막(12)의 아웃개스로 인한 제2 전극(134)의 산화가 지연될 수 있으므로, 제2 전극(134)의 산화로 인한 화소영역(PX; PX1, PX2, PX3)의 발광영역 감소(shrinkage)가 지연될 수 있다. 따라서, 표시 패널(10)의 표시 품질 및 수명이 개선될 수 있다.
도 9를 참조하면, 제1 개구부(OP1)는 제1 전극(131)의 중앙 일부를 덮는 화소정의막(132)의 제거로 이루어질 수 있다.
제1 개구부(OP1)는 화소영역(PX; PX1, PX2, PX3) 중 실질적으로 광이 방출되는 유효영역에 대응될 수 있다. 즉, 제1 개구부(OP1)에서 제1 및 제2 전극(131, 134) 사이에 발광구조물(133)이 배치되는 구조의 발광소자(EMD)가 구현될 수 있다.
전극언더컷부(EUC)는 제1 개구부(OP1) 주변에 대응하고 화소정의막(132)과 제1 전극(131) 간의 틈으로 마련된다.
또한, 일 실시예에 따른 표시 패널(10)은 전극언더컷부(EUC) 주변에 대응하고 제1 전극(131)의 가장자리에 배치되며 화소정의막(132)으로 덮이는 전극보호층(EPL; Electrode Protection Layer)을 더 포함할 수 있다.
전극보호층(EPL)은 제1 개구부(OP1)를 배치하는 과정에서 제1 전극(131)이 화소정의막(132)을 제거하는 식각재료에 의해 손상되는 것을 경감시키기 위한 것이다.
즉, 제1 전극(131)은 도전성 무기재료로 이루어지고 화소정의막(132)은 무기 절연재료로 이루어짐에 따라, 제1 개구부(OP)를 통해 노출된 제1 전극(131)의 표면은 화소정의막(132)과 함께 화소정의막(132)에 대한 식각재료로 패터닝될 수 있다.
이 경우, 식각재료에 의해 표면이 손상된 정도에 따라, 복수의 화소영역(PX; PX1, PX2, PX3)에 각각 대응한 복수의 제1 전극(131)의 전기적 특성이 서로 상이해질 수 있다. 그로 인해, 복수의 발광소자(EMD)의 발광특성의 균일도가 저하됨으로써, 표시 패널(10)의 표시 품질이 저하될 수 있다.
이에, 일 실시예에 따른 표시 패널(10)은 화소정의막(132)의 식각재료로부터 제1 전극(131)을 보호하기 위한 전극보호층(EPL)을 포함한다.
제1 개구부(OP1)를 배치하는 공정을 실시하기 전에, 전극보호층(EPL)이 제1 전극(131) 상에 배치됨으로써, 제1 개구부(OP1)를 배치하는 공정을 실시하는 동안 제1 전극(131)의 표면이 화소정의막(132)의 식각재료에 노출되지 않을 수 있다. 이에 따라, 제1 개구부(OP1)의 배치에 따른 제1 전극(131)의 표면 손상이 경감될 수 있다.
전극보호층(EPL)은 화소정의막(132)의 식각재료로부터 제1 전극(131)을 보호하기 위한 것이므로, 화소정의막(132)의 식각재료에 의한 식각비가 제1 전극(131)보다 높은 재료로 이루어질 수 있다.
그리고, 제1 개구부(OP1) 주변에 제1 전극(131)과 화소정의막(132) 간의 틈을 이루는 전극언더컷부(EUC)를 마련하기 위해, 전극보호층(EPL)은 화소정의막(132)의 식각재료에 의한 식각비가 화소정의막(132)보다 다소 높은 재료로 이루어질 수 있다.
예시적으로, 전극보호층(EPL)은 IZO(In-Zn-O) 및 IGZO(In-Ga-Zn-O) 중 적어도 하나로 이루어질 수 있다.
전극보호층(EPL)은 화소정의막(132)의 식각재료로부터 제1 전극(131)을 보호하기 위한 것이므로, 전극보호층(EPL)의 너비는 제1 개구부(OP1)의 너비 및 화소정의막(132)의 식각재료에 의한 식각비 등에 대응될 수 있다.
제1 개구부(OP1)가 배치되면, 전극보호층(EPL)은 제1 개구부(OP1)를 통해 화소정의막(132)의 식각재료에 노출된다. 이때, 제1 전극(131) 상에 배치된 전극보호층(EPL) 중 제1 개구부(OP1) 및 제1 개구부(OP1) 주변에 대응하는 일부가 화소정의막(132)의 식각재료로 제거됨으로써, 전극언더컷부(EUC)가 배치된다.
전극언더컷부(EUC)는 제1 개구부(OP1) 주변에 대응하고 제1 전극(131)과 화소정의막(132) 간의 틈으로 마련된다. 전극언더컷부(EUC)에서 제1 전극(131)과 화소정의막(132)은 직접 마주하며 상호 이격된다.
제1 개구부(OP1)는 제1 전극(131)의 중앙 일부에 대응하므로, 제1 전극(131)의 가장자리는 화소정의막(132)으로 덮인다.
전극보호층(EPL)이 제1 개구부(OP1) 및 전극언더컷부(EUC)에 대응되는 너비로 배치된 경우, 전극언더컷부(EUC)의 배치 시, 전극보호층(EPL)은 완전히 제거된 상태일 수 있다.
이 경우, 제1 개구부(OP1) 주변에 대응한 화소정의막(132)이 제1 전극(131) 상부로부터 이격되고 제1 전극(131) 상부에 직접 마주하는 구조에 의해, 전극언더컷부(EUC)가 마련될 수 있다.
또는, 전극보호층(EPL)이 제1 개구부(OP1) 및 전극언더컷부(EUC)에 대응되는 너비보다 큰 너비로 배치된 경우, 전극언더컷부(EUC)의 배치 이후에, 전극보호층(EPL)의 일부가 제1 전극(131)의 가장자리에 잔류될 수 있다.
이 경우, 잔류된 전극보호층(EPL)은 제1 전극(131)의 가장자리 상에 배치되고 화소정의막(132)으로 덮인다.
그리고, 제1 개구부(OP1) 주변에 대응한 화소정의막(132)이 전극보호층(EPL)보다 돌출되어 제1 전극(131)으로부터 이격되면서 제1 전극(131)의 상부에 직접 마주하도록 배치되는 구조에 의해, 전극언더컷부(EUC)가 마련될 수 있다.
제2 개구부(OP2)는 제1 전극(131) 주변에 배치되고 화소정의막(132)을 관통한다.
도 7의 도시와 같이, 제2 개구부(OP2)는 서로 다른 색상을 방출하고 상호 이웃한 화소영역(PX1, PX2)(PX1, PX3)(PX2, PX3) 사이의 비발광영역(NEM)에 배치되고, 제1 전극(131)의 가장자리에 나란하게 연장된 라인 형태로 이루어진다.
제1 전극(131)의 주변에 배치되는 복수의 제2 개구부(OP2)는 상호 이격된다. 즉, 제1 전극(131)의 주변은 복수의 제2 개구부(OP2)으로 완전히 둘러싸이지 않는다.
그리고, 도 8의 도시와 같이, 제2 개구부(OP2)는 제1 개구부(OP1)와 마찬가지로, 화소정의막(132)의 제거로 이루어질 수 있다.
비아홈(VG)은 제2 개구부(OP2)에 대응하는 비아막(12)의 적어도 일부를 관통하는 형태로 이루어질 수 있다.
이때, 비아홈(VG)의 깊이(DVG; Depth of VG)는 비아막(12)의 두께(TH12) 이하일 수 있다. 즉, 비아홈(VG)은 비아막(12) 전체를 관통하는 형태이거나 또는 비아막(12)의 일부만을 관통하는 형태일 수 있다.
비아홈(VG)의 깊이(DVG)는 식각재료에 의한 비아막(12)의 식각 형태, 식각 속도 및 비아홈(VG)의 너비(WVG) 등을 고려하여 설정될 수 있다.
비아홈(VG)의 너비(WVG)는 제2 개구부(OP2)의 너비(WOP2)를 초과한다. 이로써, 제2 개구부(OP2) 주변에 대응한 화소정의막(132)이 비아홈(VG) 주변에 대응한 비아막(12)보다 돌출되는 구조인 비아언더컷부(VUC)가 마련될 수 있다.
비아언더컷부(VUC)는 화소정의막(132) 상에 배치되는 발광구조물(133) 및 제2 전극(134)을 부분적으로 분리시키기 위한 것이다. 이를 위해, 비아언더컷부(VUC)의 너비(WVUC; Width of VUC)은 0.35㎛ 이상일 수 있다.
여기서, 비아언더컷부(VUC)의 너비(WVUC)는 제2 개구부(OP2)의 가장자리에 대응한 화소정의막(132)이 비아홈(VG)의 가장자리에 대응한 비아막(12)보다 돌출되는 너비를 지칭할 수 있다.
그리고, 비아언더컷부(VUC)의 높이(즉, 비아홈(VG)의 깊이(DVG))에 대한 비아언더컷부(VUC)의 너비(WVUC)의 비율은 50% 이상 및 100% 미만일 수 있다. 즉, 비아홈(VG)의 배치를 위한 비아막(12)의 식각재료는 수직방향의 식각비에 대한 수평방향의 식각비가 0.5 이상인 것일 수 있다. 일 예로, 비아홈(VG)의 배치는 등방성 건식 식각 공정으로 구현될 수 있다.
이에, 비아언더컷부(VUC)의 너비(WVUC)를 0.35㎛ 이상으로 확보하기 위해, 비아언더컷부(VUC)의 높이(WVUC)는 0.7㎛ 이상일 수 있다.
이와 같이 하면, 비아언더컷부(VUC)의 너비(WVUC)가 발광구조물(133) 및 제2 전극(134)의 부분적인 분리가 가능할 정도로 확보될 수 있으면서도, 비아홈(VG)이 비아막(12) 아래로 확장되는 것이 방지될 수 있다. 이에, 비아홈(VG)에 의해 비아막(12) 아래에 배치된 구성요소가 손상되는 것이 방지될 수 있다.
발광구조물(133)은 제1 전극(131) 및 화소정의막(132) 상에 배치된다.
발광구조물(133)은 유기 재료로 이루어질 수 있다.
발광구조물(133)은 상호 대향하는 제1 전극(131) 및 제2 전극(134)으로부터 공급되는 정공과 전자가 결합하여 광을 방출하는 발광층(1331), 제1 전극(131)과 발광층(1331) 사이에 배치되는 정공수송층(1332), 및 제2 전극(134)과 발광층(1331) 사이에 배치되는 전자수송층(1333)을 포함할 수 있다.
복수의 화소영역(PX; PX1, PX2, PX3) 각각에서의 휘도 및 색상을 독립적으로 제어하기 위해, 발광층(1331)은 복수의 화소영역(PX; PX1, PX2, PX3)에 각각 대응한다.
발광층(1331)은 복수의 화소영역(PX; PX1, PX2, PX3)이 각각 대응하는 색상에 대응한 도펀트 재료 및 호스트 재료를 포함할 수 있다.
정공수송층(1332)은 발광층(1331)으로 정공을 수송하는 호스트 재료를 포함할 수 있다.
전자수송층(1333)은 발광층(1331)으로 전자를 수송하는 호스트 재료를 포함할 수 있다.
정공수송층(1332) 및 전자수송층(1333)은 복수의 화소영역(PX; PX1, PX2, PX3)에 개개로 대응될 필요가 없으므로, 복수의 화소영역(PX; PX1, PX2, PX3)에 동일하게 공통적으로 배치된다.
그리고, 도 9의 도시와 같이, 발광구조물(133)은 정공수송층(1332)과 제1 전극(131) 사이에 배치되는 정공주입층(1334), 또는 전자수송층(1333)과 제2 전극(134) 사이에 배치되는 전자주입층(1335)을 더 포함할 수 있다.
정공주입층(1334)은 제1 전극(131)에서 공급된 정공을 정공수송층(1332)으로 주입하는 호스트 재료를 포함할 수 있다.
전자주입층(1335)은 제2 전극(134)에서 공급된 전자를 전자수송층(1333)으로 주입하는 호스트 재료를 포함할 수 있다.
정공주입층(1334) 및 전자주입층(1335) 각각은 복수의 화소영역(PX; PX1, PX2, PX3)에 동일하게 공통적으로 배치된다.
제2 전극(134)은 복수의 화소영역(PX; PX1, PX2, PX3)에 전체적으로 대응되고, 발광구조물(133) 상에 배치된다.
제2 전극(134)은 ITO, IZO 및 IGZO 등과 같은 투명 금속 산화물 재료를 포함할 수 있다.
그리고, 일 실시예에 따른 표시 패널(10)은 발광소자층(13)을 덮는 봉지구조물(15)을 더 포함할 수 있다.
봉지구조물(15)은 발광소자층(13)을 밀봉하여, 발광구조물(133)로 산소 또는 수분이 침투되는 것을 방지하기 위한 것이다.
봉지구조물(15)은 서로 다른 재료 또는 서로 다른 두께를 갖는 절연막들이 적층된 구조로 이루어질 수 있다. 일 예로, 봉지구조물(15)은 적어도 하나의 무기절연막과 적어도 하나의 유기절연막이 교번 배치된 구조일 수 있다.
한편, 제1 전극(131) 및 발광층(1331)은 복수의 화소영역(PX; PX1, PX2, PX3)에 개별적으로 배치되는 것과 달리, 제1 전극(131)과 발광층(1331) 사이에 배치된 정공수송층(1332) 및 정공주입층(1334) 등은 복수의 화소영역(PX; PX1, PX2, PX3)에 전체적으로 배치된 공통층이다. 이러한 공통층은 이웃한 화소영역 사이의 누설전류를 유발시킨다.
이웃한 화소영역 사이의 누설전류가 발생되면, 복수의 화소영역(PX; PX1, PX2, PX3) 각각의 독립적인 구동이 어려워진다. 즉, 일부 화소영역의 발광소자(EMD)가 그와 이웃한 화소영역의 발광소자에 공급되는 구동전류에 의해 광을 방출할 수 있다. 특히, 서로 다른 색상에 대응하고 상호 이웃한 화소영역 사이에 누설전류가 발생되는 경우, 색상 표시의 정확도가 저하되고 표시 품질이 저하될 수 있다.
일 실시예에 따른 표시 패널(10)은 정공수송층(1332) 등과 같은 공통층을 통해 이웃한 화소영역 사이에 누설전류가 흐르는 것을 방지하기 위해, 전극언더컷부(EUC) 및 비아언더컷부(VUC)를 포함한다.
발광구조물(133)은 제1 전극(131) 및 화소정의막(132) 상에 배치된다. 발광구조물(133) 중 복수의 화소영역(PX; PX1, PX2, PX3)에 각각 대응한 발광층(1331)을 제외한 나머지, 정공수송층(1332) 및 전자수송층(1333) 등은 복수의 화소영역(PX; PX1, PX2, PX3)에 전체적으로 대응하는 공통층이다.
전극언더컷부(EUC)는 제1 개구부(OP1) 주변에서 제1 전극(131)과 화소정의막(132) 간의 틈으로 마련된다.
전극언더컷부(EUC)는 제1 개구부(OP1)에 대응하고, 제1 개구부(OP1)는 제1 전극(131)의 중앙 일부에 대응한다. 이러한 전극언더컷부(EUC)에 의해, 제1 전극(131) 상의 발광구조물(133)은 화소정의막(132) 상의 발광구조물(133')로부터 완전히 분리되어 독립적인 섬 형태의 패턴으로 배치될 수 있다.
이와 같이, 제1 전극(131) 상의 발광구조물(133)은 전극언더컷부(EUC)에 의해 화소정의막(132) 상의 발광구조물(133')로부터 분리됨으로써, 발광구조물(133)의 공통층을 통한 이웃한 화소영역 간의 연결이 차단될 수 있다. 그러므로, 발광구조물(133)의 정공수송층(1332) 등에 의한 누설전류가 방지될 수 있으므로, 이웃한 화소영역들 간의 누설전류에 따른 표시 품질의 저하가 방지될 수 있다.
그리고, 비아언더컷부(VUC)는 서로 다른 색상에 대응하고 서로 이웃한 화소영역(PX1, PX2)(PX1, PX3)(PX2, PX3) 사이의 비발광영역(NEM)에 배치되고 화소정의막(132)과 비아막(12) 각각의 틈으로 마련될 수 있다.
이러한 비아언더컷부(VUC)에 의해, 화소정의막(132) 상에 배치되는 발광구조물(133) 및 제2 전극(134)이 서로 다른 색상에 대응하고 서로 이웃한 화소영역(PX1, PX2)(PX1, PX3)(PX2, PX3) 사이의 비발광영역(NEM)에서 부분적으로 분리될 수 있다.
이와 같이, 서로 이웃한 화소영역(PX1, PX2)(PX1, PX3)(PX2, PX3) 사이에서 발광구조물(133) 및 제2 전극(134)이 부분적으로 분리됨에 따라, 서로 이웃한 화소영역(PX1, PX2)(PX1, PX3)(PX2, PX3) 사이의 전류 경로가 길어질 수 있으므로, 누설전류의 발생이 더욱 방지될 수 있다. 그러므로, 서로 다른 색상에 대응하고 서로 이웃한 화소영역(PX1, PX2)(PX1, PX3)(PX2, PX3) 사이의 누설전류에 따른 색순도 저하가 방지될 수 있다.
또한, 복수의 화소영역(PX)의 너비 및 간격이 좁아지더라도, 전극언더컷부(EUC) 및 비아언더컷부(VUC)에 의해 발광구조물(133)의 공통층이 분리되어 이웃한 화소영역 사이의 누설전류로 인한 표시 품질 저하가 방지되므로, 표시 패널(10)의 해상도 향상에 유리해질 수 있다.
다음, 일 실시예의 다양한 변형 예시들을 설명한다.
도 10은 도 6의 표시 패널에 있어서, 제1 전극과 제1 및 제2 개구부의 배열에 대한 다른 예시를 보여주는 평면도이다. 도 11은 도 10의 Ⅳ-Ⅳ’에 대한 예시를 보여주는 단면도이다.
도 10 및 도 11을 참조하면, 제1 실시예에 따른 표시 패널(10A)은 서로 다른 색상에 대응하고 서로 이웃한 화소영역(PX1, PX2)(PX2, PX3)(PX1, PX3) 사이의 비발광영역(NEM)에 둘 이상의 제2 개구부(OP2)가 배치되는 점을 제외하면, 도 1 내지 도 9에 도시된 일 실시예의 표시 패널(10)과 동일하므로, 이하에서 중복 설명을 생략한다.
제2 개구부(OP2)의 가장자리에는 비아언더컷부(VUC)가 배치되고, 비아언더컷부(VUC)는 0.35㎛ 이상의 너비(WVUC)를 갖는다.
이에, 서로 다른 색상에 대응하고 서로 이웃한 화소영역(PX1, PX2)(PX2, PX3)(PX1, PX3) 사이의 비발광영역(NEM)에 상호 나란하게 배치된 어느 두 개의 제2 개구부(OP2) 사이의 간격(GOP2; Gap of OP2)은 두 개의 비아언더컷부(VUC)의 너비(WVUC) 및 두 개의 비아언더컷부(VUC) 간의 간격을 고려하여 설정될 수 있다. 일 예로, 비아언더컷부(VUC)의 너비(WVUC)가 0.35㎛ 이상인 경우, 서로 다른 색상에 대응하고 서로 이웃한 화소영역(PX1, PX2)(PX2, PX3)(PX1, PX3) 사이의 비발광영역(NEM)에 상호 나란하게 배치된 어느 두 개의 제2 개구부(OP2) 사이의 간격(GOP2)은 1㎛ 이상일 수 있다.
이와 같이, 도 10 및 도 11의 예시에 따르면, 서로 다른 색상에 대응하고 서로 이웃한 화소영역(PX1, PX2)(PX2, PX3)(PX1, PX3) 사이의 비발광영역(NEM)에, 상호 나란한 둘 이상의 제2 개구부(OP2)에 의한 둘 이상의 비아언더컷부(VUC)가 배치됨에 따라, 발광구조물(133) 및 제2 전극(134)의 부분적인 분리가 2회 이상 구현될 수 있다. 이로써, 서로 다른 색상에 대응하고 서로 이웃한 화소영역(PX1, PX2)(PX1, PX3)(PX2, PX3) 사이의 누설전류를 방지하는 것에 대한 신뢰도가 향상될 수 있다.
도 12는 도 7의 Ⅱ-Ⅱ’에 대한 다른 예시를 보여주는 단면도이다.
도 12를 참조하면, 제2 실시예에 따른 표시 패널(10B)은 회로층(14)과 비아막(12) 사이에 배치되는 홈보호층(GPL; Groove Protection Layer)을 더 포함하는 점을 제외하면, 도 1 내지 도 9에 도시된 일 실시예의 표시 패널(10)과 동일하므로, 이하에서 중복 설명을 생략한다.
회로층(14)은 기판(11) 상에 배치되고 복수의 화소영역(PX; PX1, PX2, PX3)에 대응하는 복수의 박막트랜지스터(TFT)를 포함한다. 회로층(14)은 복수의 박막트랜지스터(TFT)를 덮는 층간절연막(미도시)을 더 포함할 수 있다.
홈보호층(GPL)은 서로 다른 색상에 대응하고 서로 이웃한 화소영역(PX1, PX2)(PX1, PX3)(PX2, PX3) 사이의 비발광영역(NEM) 중 일부에 배치된다.
홈보호층(GPL)은 회로층(14) 상에 배치된다. 이 경우, 비아막(12)은 회로층(14) 상에 배치되며 홈보호층(GPL)을 덮는다.
홈보호층(GPL)의 적어도 일부는 비아홈(VG)에 노출된다.
즉, 홈보호층(GPL)은 비아홈(VG)에 대응한 회로층(14)의 식각방지 수단으로 마련된다.
이와 같이, 홈보호층(GPL)에 의해, 비아홈(VG)이 회로층(14)으로 확장됨으로써 회로층(14)이 손상되는 것이 차단될 수 있다.
도 13은 도 7의 Ⅱ-Ⅱ’에 대한 또 다른 예시를 보여주는 단면도이다.
도 13을 참조하면, 제3 실시예에 따른 표시 패널(10C)은 회로층(14)과 비아막(12) 사이에 배치된 보조 비아막(16)을 더 포함하는 점을 제외하면, 도 12에 도시된 제2 실시예의 표시 패널(10B)과 동일하므로, 이하에서 중복 설명을 생략한다.
보조 비아막(16)은 회로층(14) 상에 배치되고, 홈보호층(GPL)은 보조 비아막(16) 상에 배치된다.
비아막(12)은 보조 비아막(16) 상에 배치되고 홈보호층(GPL)을 덮는다.
보조 비아막(16)은 비아막(12)과 동일한 재료로 이루어질 수 있다.
보조 비아막(16) 및 홈보호층(GPL)에 의해, 비아홈(VG)의 깊이(DVG)는 비아막(12)의 두께(TH12) 이내로 한정될 수 있다. 달리 설명하면, 비아홈(VG)의 깊이(DVG)는 비아막(12)의 두께(TH12)에서 홈보호층(GPL)의 두께를 뺀 나머지로 한정될 수 있다.
그러므로, 비교적 넓은 너비의 비아홈(VG)을 마련하기 위해 비아막(12)에 대한 오버에칭을 실시하더라도, 비아홈(VG)의 깊이(DVG)가 과도하게 커지는 것이 방지될 수 있다.
이로써, 비아홈(VG)에 의한 회로층(14)의 손상을 방지하면서도 비아언더컷부(VUC)의 너비(WVUC)를 증가시키는 것이 용이해질 수 있다. 그리고, 비아언더컷부(VUC)의 너비(WVUC)가 증가될수록, 서로 다른 색상에 대응하고 서로 이웃한 화소영역(PX1, PX2)(PX1, PX3)(PX2, PX3) 사이의 비발광영역(NEM)에서 발광구조물(133) 및 제2 전극(134)의 부분적인 분리가 더욱 확실하게 실현될 수 있다.
또한, 회로층(14)과 비아홈(VG) 간의 이격거리가 보조 비아막(16)의 두께 이상으로 확보될 수 있으므로, 회로층(14)이 더욱 보호될 수 있다.
다음, 일 실시예에 따른 표시 패널의 제조방법을 설명한다.
도 14는 일 실시예에 따른 표시 패널의 제조방법을 보여주는 순서도이다. 도 15, 도 16, 도 17, 도 18, 도 19, 도 20, 도 21, 도 22, 도 23, 도 24, 도 25, 도 26, 도 27 및 도 28은 도 14의 단계 별 단면도이다.
도 15, 도 16, 도 17, 도 18, 도 19, 도 20, 도 21, 도 22, 도 23, 도 24, 도 25, 도 26, 도 27 및 도 28에 도시된 단계 별 단면도는 도 9의 도시에 기초한다.
도 14를 참조하면, 일 실시예에 따른 표시 패널(10)의 제조방법은 복수의 화소영역(PX)을 포함하는 기판(11) 상에 비아막(12)을 배치하는 단계(S10), 비아막(12) 상에 복수의 화소영역(PX)에 각각 대응하는 복수의 제1 전극(131)을 배치하는 단계(S20), 제1 전극(131) 상에 전극보호층(EPL)을 배치하는 단계(S30), 비아막(12) 상에 무기 절연재료를 도포하여 제1 전극(131) 및 전극보호층(EPL)을 덮는 화소정의막(132)을 배치하는 단계(S40), 화소정의막(132)을 패터닝하여 제1 전극(131)의 중앙 일부에 대응하는 제1 개구부(OP1)와 제1 전극(131) 주변에 대응하고 상호 이격하는 복수의 제2 개구부(OP2)를 배치하는 단계(S50), 비아막(12)을 패터닝하여 제2 개구부(OP2)에 대응하고 비아막(12)의 적어도 일부를 관통하는 비아홈(VG)을 배치하는 단계(S60), 제1 전극(131) 및 화소정의막(132) 상에 발광구조물(133)을 배치하는 단계(S70), 및 발광구조물(133) 상에 제2 전극(134)을 배치하는 단계(S80)를 포함할 수 있다.
그리고, 일 실시예에 따른 표시 패널(10)의 제조방법은 비아막(12)을 배치하는 단계(S10) 이전에, 기판(11) 상에 복수의 화소영역(PX)에 대응한 복수의 박막트랜지스터(TFT)를 포함하는 회로층(14)을 배치하는 단계를 더 포함할 수 있다.
더불어, 도 12에 도시된 제2 실시예에 따른 표시 패널(10B)의 제조방법은 회로층(14)을 배치한 후, 회로층(14) 상에 홈보호층(GPL)을 배치하는 단계를 더 포함할 수 있다. 이 경우, 비아막(12)을 배치하는 단계(S10)에서, 비아막(12)은 홈보호층(GPL)을 덮는다.
또한, 도 13에 도시된 제3 실시예에 따른 표시 패널(10C)의 제조방법은 홈보호층(GPL)을 배치하기 전에, 회로층(14) 상에 보조 비아막(16)을 배치하는 단계를 더 포함할 수 있다. 이 경우, 비아막(12)을 배치하는 단계(S10)에서, 비아막(12)은 보조 비아막(16) 상에 배치되고 보조 비아막(16) 상의 홈보호층(GPL)을 덮는다.
도 15를 참조하면, 기판(11)을 마련하고, 기판(11) 상에 회로층(14)을 배치한 다음, 비아막(12)을 배치하는 단계(S10)가 실시된다.
기판(11)은 영상 표시를 위한 표시영역(DA)과 표시영역(DA) 주변인 비표시영역(NDA)을 포함하고, 표시영역(DA)에 매트릭스 배열되는 복수의 화소영역(PX)을 포함한다.
기판(11)은 강성 또는 연성의 절연재료이거나 또는 금속재료로 마련될 수 있다.
회로층(14)은 복수의 화소영역(PX)에 대응한 복수의 박막트랜지스터(TFT)를 포함한다.
비아막(12)은 기판(11) 상에 배치되고 적어도 표시영역(DA)에 대응하여 회로층(14)을 덮는다.
비아막(12)은 유기 절연재료로 비교적 두껍게 배치될 수 있다. 유기 절연재료의 예로는 아크릴계 수지(polyacrylates resin), 에폭시 수지(epoxy resin), 페놀 수지(phenolic resin), 폴리아미드계 수지(polyamides resin), 폴리이미드계 수지(polyimides rein), 불포화 폴리에스테르계 수지(unsaturated polyesters resin), 폴리페닐렌계 수지(poly phenylenethers resin), 폴리페닐렌설파이드계 수지(polyphenylenesulfides resin) 또는 벤조사이클로부텐(benzocyclobutene, BCB) 등을 들 수 있다.
이어서, 복수의 화소영역(PX)에 대응하는 복수의 제1 전극(131)을 비아막(12) 상에 배치하는 단계(S20)가 실시된다.
복수의 제1 전극(131)을 배치하는 단계(S20)는 비아막(12) 상에 적층된 적어도 하나의 도전막을 패터닝하는 과정을 포함할 수 있다.
제1 전극(131)은 구리(Cu), 은(Ag), 마그네슘(Mg), 알루미늄(Al), 백금(Pt), 납(Pb), 팔라듐(Pd), 금(Au), 니켈(Ni), 네오디뮴(Nd), 이리듐(Ir), 크롬(Cr), 리튬(Li), 칼슘(Ca) 및 이들의 혼합물 중 적어도 하나의 저저항 금속재료를 포함할 수 있다.
또는, 제1 전극(131)은 저저항 금속재료로 이루어진 도전층과 투명도전성재료로 이루어진 도전층이 적층된 구조로 이루어질 수도 있다. 일 예로, 제1 전극(131)은 ITO/Mg, ITO/MgF, ITO/Ag 및 ITO/Ag/ITO 등과 같은 복층구조로 이루어질 수 있다.
다음, 복수의 제1 전극(131) 각각 상에 전극보호층(EPL)을 배치하는 단계(S30)가 실시된다.
또는, 도 14의 도시와 달리, 비아막(12) 상에 적층된 도전막들을 패터닝하여, 제1 전극(131)을 배치하는 단계(S20)와 전극보호층(EPL)을 배치하는 단계(S30)가 동시에 실시될 수도 있다.
전극보호층(EPL)은 화소정의막(132)의 패터닝 과정으로부터 제1 전극(131)을 보호하기 위한 것으로, 화소정의막(132)의 식각재료에 의한 식각비가 제1 전극(131)보다 높은 재료로 이루어질 수 있다.
전극보호층(EPL)의 용이한 제거를 위해, 전극보호층(EPL)은 화소정의막(132)의 식각재료에 의한 식각비가 화소정의막(132)보다 다소 높은 재료로 이루어질 수 있다.
일 예로, 전극보호층(EPL)은 IZO(In-Zn-O) 및 IGZO(In-Ga-Zn-O) 중 적어도 하나로 이루어질 수 있다.
복수의 화소영역(PX) 각각에 대응한 제1 전극(131) 및 전극보호층(EPL)을 배치한 다음, 비아막(12) 상에 제1 전극(131) 및 전극보호층(EPL)을 덮는 화소정의막(132)을 배치하는 단계(S40)가 실시된다.
화소정의막(132)을 배치하는 단계(S40)는 비아막(12) 상에 무기 절연재료를 도포하는 과정을 포함할 수 있다.
무기 절연재료의 예로는 실리콘 질화물, 알루미늄 질화물, 지르코늄 질화물, 티타늄 질화물, 하프늄 질화물, 탄탈륨 질화물, 실리콘 산화물, 알루미늄 산화물, 티타늄 산화물, 주석 산화물 및 실리콘 산질화물 등을 들 수 있다.
이어서, 제1 개구부(OP1)와 복수의 제2 개구부(OP2)를 배치하는 단계(S50)가 실시된다.
제1 개구부(OP1)와 복수의 제2 개구부(OP2)를 배치하는 단계(S50)는 소정의 패터닝마스크를 화소정의막(132) 상에 배치한 상태에서 화소정의막(132)을 패터닝하여 제1 개구부(OP1)와 복수의 제2 개구부(OP2)를 마련하는 단계, 및 전극보호층(EPL)을 패터닝하여 제1 개구부(OP1) 주변에 대응되고 제1 전극(131)과 화소정의막(132) 사이의 틈으로 이루어진 전극언더컷부(EUC)를 마련하는 단계를 포함할 수 있다.
도 16을 참조하면, 제1 전극(131) 및 전극보호층(EPL)을 덮는 화소정의막(132) 상에 소정의 패터닝마스크(200)가 배치된다.
패터닝마스크(200)는 제1 전극(131)의 중앙 일부에 대응하는 제1 패터닝홀(210)과, 제1 전극(131) 주변에 대응하는 복수의 제2 패터닝홀(220)을 포함할 수 있다.
제2 패터닝홀(220)은 서로 다른 색상에 대응하고 서로 이웃한 화소영역(PX1, PX2)(PX2, PX3)(PX1, PX3) 사이의 비발광영역(NEM)에 배치될 수 있다.
더불어, 도 10 및 도 11에 도시된 제1 실시예에 따른 표시 패널(10A)을 제조하는 경우, 패터닝마스크(200)는 서로 다른 색상에 대응하고 서로 이웃한 화소영역(PX1, PX2)(PX2, PX3)(PX1, PX3) 사이의 비발광영역(NEM)에 상호 나란하게 배치되는 둘 이상의 제2 패터닝홀(220)을 포함할 수 있다.
패터닝마스크(200)는 포토레지스트 재료로 이루어질 수 있다.
도 17을 참조하면, 패터닝마스크(200)를 이용한 화소정의막(132)의 패터닝을 실시하여, 제1 개구부(OP1) 및 복수의 제2 개구부(OP2)가 마련될 수 있다.
이때, 패터닝마스크(200)의 제1 패터닝홀(210)을 통해 노출된 화소정의막(132)이 제거됨으로써, 제1 개구부(OP1)가 마련될 수 있다.
그리고, 패터닝마스크(200)의 제2 패터닝홀(220)을 통해 노출된 화소정의막(132)이 제거됨으로써, 제2 개구부(OP2)가 마련될 수 있다.
도 18을 참조하면, 제1 개구부(OP1) 및 복수의 제2 개구부(OP2)를 배치한 이후에도 패터닝마스크(200)를 이용한 패터닝 과정을 계속해서 유지한다. 이때, 화소정의막(132)은 무기 절연재료로 이루어지므로, 전극보호층(EPL) 또한 화소정의막(132)의 패터닝을 위한 식각재료에 반응한다. 이에, 제1 개구부(OP1)에 대응되는 전극보호층(EPL)의 일부가 제거됨으로써, 전극언더컷부(EUC)가 마련된다.
즉, 전극보호층(EPL)은 화소정의막(132)보다 높은 식각비를 갖는 재료로 이루어지므로, 제1 개구부(OP1) 주변에서 전극보호층(EPL)이 제거되는 반면 화소정의막(132)이 유지됨으로써, 제1 전극(131)과 화소정의막(132)이 직접 마주하면서 상호 이격되는 전극언더컷부(EUC)가 마련될 수 있다.
한편, 도 19를 참조하면, 전극보호층(EPL')을 배치하는 단계(S30)에서, 전극보호층(EPL')은 제1 전극(131)과 별개의 패터닝 과정으로 마련되고, 제1 전극(131)보다 작고 제1 개구부(OP1)와 전극언더컷부(EUC)에 대응되는 너비로 이루어질 수 있다.
그리고, 도 20을 참조하면, 전극언더컷부(EUC)를 배치하는 단계에서, 전극보호층(도 19의 EPL')은 완전히 제거될 수 있다.
또는, 도 18의 도시와 같이, 전극보호층(EPL)이 제1 전극(131)에 대응되는 너비로 이루어진 경우, 전극언더컷부(EUC)가 마련된 후 패터닝 과정을 종료하면, 제1 전극(131)의 가장자리에 전극보호층(EPL)이 잔류될 수 있다. 이는 제1 전극(131)의 표면이 패터닝 과정에 노출되는 시간을 최소화하기 위한 것이다.
도 21을 참조하면, 제2 개구부(OP2)에 대응한 비아막(12)의 일부를 패터닝하여 비아홈(VG)을 배치하는 단계(S60)가 실시된다.
비아홈(VG)은 비아막(12)의 적어도 일부를 관통하는 형태로 이루어진다. 즉, 비아홈(VG)의 깊이(DVG)는 비아막(12)의 두께(TH12) 이하일 수 있다.
비아홈(VG)의 너비(WVG)는 제2 개구부(OP2)의 너비(WOP2)를 초과한다. 이에, 제2 개구부(OP2) 주변에 대응한 화소정의막(132)이 비아홈(VG) 주변에 대응한 비아막(12)보다 돌출됨으로써, 비아언더컷부(VUC)가 마련될 수 있다.
이때, 비아언더컷부(VUC)의 너비(WVUC)는 0.35㎛ 이상일 수 있다. 이와 같이 하면, 화소정의막(132) 상에 배치된 발광구조물(133) 및 제2 전극(134)이 비아언더컷부(VUC)에 의해 부분적으로 분리되는 것에 대한 신뢰도가 향상될 수 있다.
그리고, 비아언더컷부(VUC)의 높이(즉, 비아홈(VG)의 깊이(DVG))에 대한 비아언더컷부(VUC)의 너비(WVUC)의 비율은 50% 내지 100%의 범위 이내일 수 있다. 이와 같이 하면, 비아홈(VG)이 비아막(12) 아래로 확장되는 것이 방지될 수 있다.
이를 위해, 비아홈(VG)을 배치하는 단계(S60)는 비아막(12)에 대한 등방성 건식 식각을 실시하는 과정을 포함할 수 있다.
그리고, 비아언더컷부(VUC)의 너비(WVUC)가 0.35㎛ 이상으로 확보되기 위해, 비아언더컷부(VUC)의 높이(즉, 비아홈(VG)의 깊이(DVG))는 0.7㎛ 이상일 수 있다.
비아홈(VG)을 제거하는 단계(S60) 이후에, 화소정의막(132) 상의 패터닝마스크(200)가 제거될 수 있다.
그리고, 제1 전극(131) 및 화소정의막(132) 상에 발광구조물(133)을 배치하는 단계(S70)가 실시된다. 발광구조물(133)을 배치하는 단계(S70)는 정공수송층(1332)을 배치하는 단계, 발광층(1331)을 배치하는 단계, 및 전자수송층(1333)을 배치하는 단계를 포함할 수 있다.
도 22를 참조하면, 제1 전극(131) 및 화소정의막(132) 상에 정공수송성 재료를 증착하여 복수의 화소영역(PX)에 전체적으로 대응되는 정공수송층(1332)이 배치될 수 있다.
이때, 정공수송층(1332)을 배치하기 전에, 정공주입층(1334)이 먼저 배치될 수 있다.
도 23을 참조하면, 소정의 증착마스크(300)를 이용하여 정공수송층(1332) 상에 복수의 화소영역(PX)에 각각 대응하는 발광층(1331)을 배치하는 단계가 실시될 수 있다.
증착마스크(300)는 복수의 화소영역(PX) 중 적어도 일부 각각에 대응하는 투과부(310), 및 복수의 화소영역(PX) 중 나머지 일부와 비발광영역(NEM)에 대응하는 차단부(320)를 포함할 수 있다.
증착마스크(300)는 복수의 화소영역(PX)에 대응하는 색상 별로 마련될 수 있다.
일 예로, 발광층(1331)을 배치하는 단계는 복수의 화소영역(PX) 중 제1 색상을 표시하는 화소영역들에 대응하는 제1 색상의 증착마스크를 이용하여 제1 색상의 발광층을 배치하는 과정과, 복수의 화소영역(PX) 중 제2 색상을 표시하는 화소영역들에 대응하는 제2 색상의 증착마스크를 이용하여 제2 색상의 발광층을 배치하는 과정과, 복수의 화소영역(PX) 중 제3 색상을 표시하는 화소영역들에 대응하는 제3 색상의 증착마스크를 이용하여 제3 색상의 발광층을 배치하는 과정을 포함할 수 있다.
또는, 복수의 화소영역(PX)이 단일 색상을 표시하는 경우, 복수의 화소영역(PX) 각각에 대응하는 투과부(310), 및 비발광영역(NEM)에 대응하는 차단부(320)를 포함한 증착마스크(300)를 이용하여 발광층(1331)이 배치될 수 있다.
증착마스크(300)의 투과부(310)는 제1 개구부(OP1)보다 큰 너비로 이루어질 수 있다. 이에, 발광층(1331)은 제1 개구부(OP1)를 통해 노출된 각 화소영역(PX)의 제1 전극(131) 상에 배치될 뿐만 아니라, 각 화소영역(PX) 주변의 화소정의막(132) 상에 더 배치될 수 있다.
도 24, 도 25 및 도 26을 참조하면, 발광층(1331) 및 정공수송층(1332) 상에 전자수송성 재료를 증착하여 복수의 화소영역(PX)에 전체적으로 대응되는 전자수송층(1333)이 배치될 수 있다.
이때, 전자수송층(1333)을 배치한 후에, 전자주입층(1335)이 더 배치될 수 있다.
이로써, 도 25의 도시와 같이, 정공수송층(1332), 발광층(1331) 및 전자수송층(1333)을 포함한 발광구조물(133)이 제1 전극(131) 상에 배치된다. 여기서, 발광구조물(133)은 제1 전극(131)과 정공수송층(1332) 사이의 정공주입층(1334), 또는 제2 전극(134)과 전자수송층(1333) 사이의 전자주입층(1335)을 더 포함할 수 있다.
그리고, 도 26의 도시와 같이, 비발광영역(NEM)에 배치되는 발광구조물(133') 중 각 화소영역(PX) 주변의 일부는 제1 전극(131) 상의 발광구조물(133)과 동일한 구조이고, 나머지 일부는 제1 전극(131) 상의 발광구조물(133)과 달리 발광층(1331)을 포함하지 않는 구조이다.
서로 다른 색상을 방출하고 서로 이웃한 화소영역(PX1, PX2)(PX2, PX3)(PX1, PX3) 사이의 비발광영역(NEM) 중 일부에는 제2 개구부(OP2) 및 비아홈(VG)이 배치되며, 제2 개구부(OP2)를 통해 비아홈(VG)에도 발광구조물(133")이 배치된다.
도 27의 도시와 같이, 비발광영역(NEM) 중 비아홈(VG)에 배치되는 발광구조물(133")은 제1 전극(131) 상의 발광구조물(133)과 달리 발광층(1331)을 포함하지 않는 구조이다.
도 24의 도시와 같이, 제1 전극(131) 상의 발광구조물(133)은 전극언더컷부(EUC)에 의해 화소정의막(132) 상의 발광구조물(133')로부터 분리되어, 독립적인 섬 형태의 패턴으로 이루어진다.
그리고, 서로 다른 색상에 대응하고 서로 이웃한 화소영역(PX1, PX2)(PX2, PX3)(PX1, PX3) 사이의 비발광영역(NEM)에서, 화소정의막(132) 상의 발광구조물(133')은 비아언더컷부(VUC)에 의해 비아홈(VG)의 발광구조물(133")로부터 분리된다. 이에, 서로 다른 색상에 대응하고 서로 이웃한 화소영역(PX1, PX2)(PX2, PX3)(PX1, PX3) 사이의 비발광영역(NEM)에 배치된 발광구조물(133', 133")은 부분적으로 분리된다.
이에 따라, 발광구조물(133) 중 정공수송층(1332) 등과 같이 복수의 화소영역(PX)에 전체적으로 대응하는 공통층에 의한 누설전류가 방지될 수 있다. 그러므로, 이웃한 화소영역의 구동 전류에 의해 광을 방출하는 불량이 방지됨으로써, 표시 패널(10)의 표시 품질 저하가 방지될 수 있다.
도 28을 참조하면, 발광구조물(133, 133', 133") 상에 복수의 화소영역(PX)에 대응하는 제2 전극(134)을 배치하는 단계(S80)가 실시된다.
제2 전극(134)은 ITO, IZO 및 IGZO 등과 같은 투명 금속 산화물 재료를 포함할 수 있다.
제2 전극(134)을 배치하는 단계(S80) 이후에, 제2 전극(134) 상에 봉지구조물(15)을 배치하는 단계가 실시될 수 있다.
봉지구조물(15)은 발광소자층(13)을 밀봉하여, 발광구조물(133)로 산소 또는 수분이 침투되는 것을 방지하기 위한 것으로, 서로 다른 재료 또는 서로 다른 두께를 갖는 절연막들이 적층된 구조로 이루어질 수 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시예들을 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명의 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
1: 표시 장치 10: 표시 패널
DA: 표시영역 PX: 화소영역
11: 기판 12: 비아막
13: 발광소자층 14: 회로층
15: 봉지구조물 16: 보조 비아막
131: 제1 전극 OP1, OP2: 제1, 제2 개구부
133, 133', 133": 발광구조물 134, 134': 제2 전극
EPL: 전극보호층 EUC: 전극언더컷부
VG: 비아홈 VUC: 비아언더컷부
GPL: 홈보호층
200: 패터닝마스크 300: 증착마스크

Claims (26)

  1. 복수의 화소영역을 포함하는 기판;
    상기 기판 상에 배치되는 비아막;
    상기 비아막 상에 배치되고 상기 복수의 화소영역에 각각 대응하는 복수의 제1 전극;
    상기 비아막 상에 배치되고 무기 절연재료로 이루어지는 화소정의막;
    상기 제1 전극의 중앙 일부에 대응하고 상기 화소정의막을 관통하는 제1 개구부;
    상기 제1 개구부 주변에 대응되고 상기 제1 전극과 상기 화소정의막 간의 틈으로 마련되는 전극언더컷부;
    상기 제1 전극 주변에 대응하고 상호 이격하며 상기 화소정의막을 관통하는 복수의 제2 개구부;
    상기 제2 개구부에 대응하고 상기 비아막의 적어도 일부를 관통하는 비아홈;
    상기 제2 개구부 주변의 화소정의막과 상기 비아홈 주변의 비아막에 의해 마련되는 비아언더컷부;
    상기 제1 전극 및 상기 화소정의막 상에 배치되는 발광구조물; 및
    상기 복수의 화소영역에 대응하고 상기 발광구조물 상에 배치되는 제2 전극을 포함하는 표시 패널.
  2. 제1 항에 있어서,
    상기 제2 개구부는 상기 복수의 화소영역 중 서로 다른 색상에 대응하고 서로 이웃한 화소영역 사이의 비발광영역 중 일부에 배치되고 상기 제1 전극의 가장자리에 나란한 형태로 이루어지는 표시 패널.
  3. 제2 항에 있어서,
    상기 비아홈은 상기 제2 개구부보다 큰 너비로 이루어지며,
    상기 비아언더컷부는 상기 제2 개구부 주변의 화소정의막이 상기 비아홈 주변의 비아막보다 돌출되는 구조에 의해 마련되는 표시 패널.
  4. 제3 항에 있어서,
    상기 발광구조물은 발광층, 상기 발광층과 상기 제1 전극 사이의 정공수송층 및 상기 발광층과 상기 제2 전극 사이의 전자수송층을 포함하고,
    상기 발광층은 상기 복수의 화소영역에 각각 대응하며,
    상기 정공수송층 및 상기 전자수송층은 상기 복수의 화소영역에 대응하고,
    상기 발광구조물의 상기 정공수송층과 상기 전자수송층, 및 상기 제2 전극은 상기 비아언더컷부에 의해 부분적으로 분리되는 표시 패널.
  5. 제4 항에 있어서,
    상기 정공수송층과 상기 전자수송층 및 상기 제2 전극은 상기 비아홈에 더 배치되며,
    상기 비아홈의 정공수송층은 상기 비아언더컷부에 의해 상기 화소정의막 상의 정공수송층으로부터 분리되는 표시 패널.
  6. 제4 항에 있어서,
    상기 비아언더컷부의 폭은 0.35㎛ 이상인 표시 패널.
  7. 제6 항에 있어서,
    상기 비아언더컷부의 높이에 대한 상기 비아언더컷부의 폭의 비율은 50% 내지 100%의 범위인 표시 패널.
  8. 제6 항에 있어서,
    상기 복수의 화소영역 중 서로 다른 색상에 대응하고 서로 이웃한 화소영역 사이의 비발광영역에 둘 이상의 상기 제2 개구부가 상호 나란하게 배치되고,
    상기 둘 이상의 제2 개구부 중 어느 두 개 사이의 간격은 1㎛ 이상인 표시 패널.
  9. 제4 항에 있어서,
    상기 기판 상에 배치되고 상기 복수의 화소영역에 대응한 복수의 박막트랜지스터를 포함하며 상기 비아막으로 덮이는 회로층; 및
    상기 회로층과 상기 비아막 사이에 배치되는 홈보호층을 더 포함하고,
    상기 홈보호층은 상기 복수의 화소영역 중 서로 다른 색상에 대응하고 서로 이웃한 화소영역 사이의 비발광영역 중 일부에 배치되며,
    상기 홈보호층의 적어도 일부는 상기 비아홈에 노출되는 표시 패널.
  10. 제9 항에 있어서,
    상기 회로층과 상기 비아막 사이에 배치되는 보조 비아막을 더 포함하고,
    상기 홈보호층은 상기 보조 비아막 상에 배치되는 표시 패널.
  11. 제4 항에 있어서,
    상기 제1 개구부에 대응하는 상기 제1 전극의 중앙 일부는 상기 제1 전극 중 가장자리를 제외한 나머지이고,
    상기 제1 전극의 가장자리는 상기 화소정의막으로 덮이며,
    상기 전극언더컷부에서 상기 제1 전극과 상기 화소정의막은 직접 마주하며 상호 이격되고,
    상기 제1 전극 상의 발광구조물은 상기 전극언더컷부에 의해 상기 화소정의막 상의 발광구조물로부터 분리되는 표시 패널.
  12. 제11 항에 있어서,
    상기 전극언더컷부 주변에 대응하고 상기 제1 전극의 가장자리에 배치되며 상기 화소정의막으로 덮이는 전극보호층을 더 포함하고,
    상기 제1 개구부 주변에 대응한 화소정의막이 상기 전극보호층보다 돌출되어 상기 전극언더컷부가 마련되는 표시 패널.
  13. 제10 항에 있어서,
    상기 전극보호층은 IZO 및 IGZO 중 어느 하나로 이루어지는 표시 패널.
  14. 복수의 화소영역을 포함하는 기판 상에 비아막을 배치하는 단계;
    상기 비아막 상에 상기 복수의 화소영역에 각각 대응하는 복수의 제1 전극을 배치하는 단계;
    상기 제1 전극 상에 전극보호층을 배치하는 단계;
    상기 비아막 상에 무기 절연재료를 도포하여 상기 제1 전극 및 상기 전극보호층을 덮는 화소정의막을 배치하는 단계;
    상기 화소정의막을 패터닝하여 상기 제1 전극의 중앙 일부에 대응하는 제1 개구부와 상기 제1 전극 주변에 대응하고 상호 이격하는 복수의 제2 개구부를 배치하는 단계;
    상기 비아막을 패터닝하여 상기 제2 개구부에 대응하고 상기 비아막의 적어도 일부를 관통하는 비아홈을 배치하는 단계;
    상기 제1 전극 및 상기 화소정의막 상에 발광구조물을 배치하는 단계; 및
    상기 발광구조물 상에 상기 복수의 화소영역에 대응하는 제2 전극을 배치하는 단계를 포함하는 표시 패널의 제조방법.
  15. 제14 항에 있어서,
    상기 제1 개구부와 상기 복수의 제2 개구부를 배치하는 단계에서,
    상기 제2 개구부는 상기 복수의 화소영역 중 서로 다른 색상에 대응하고 서로 이웃한 화소영역 사이의 비발광영역 중 일부에 배치되고 상기 제1 전극의 가장자리에 나란한 형태로 이루어지는 표시 패널의 제조방법.
  16. 제15 항에 있어서,
    상기 비아홈을 배치하는 단계에서,
    상기 비아홈은 상기 제2 개구부보다 큰 너비로 이루어지고,
    상기 제2 개구부 주변의 화소정의막이 상기 비아홈 주변의 비아막보다 돌출되는 구조에 의해 비아언더컷부가 마련되는 표시 패널의 제조방법.
  17. 제16 항에 있어서,
    상기 발광구조물을 배치하는 단계에서,
    상기 발광구조물은 발광층, 상기 발광층과 상기 제1 전극 사이의 정공수송층 및 상기 발광층과 상기 제2 전극 사이의 전자수송층을 포함하고,
    상기 발광층은 상기 복수의 화소영역에 각각 대응하며,
    상기 정공수송층 및 상기 전자수송층은 상기 복수의 화소영역에 대응하고, 상기 비아언더컷부에 의해 부분적으로 분리되는 표시 패널의 제조방법.
  18. 제17 항에 있어서,
    상기 제2 전극을 배치하는 단계에서,
    상기 제2 전극은 상기 비아언더컷부에 의해 부분적으로 분리되는 표시 패널의 제조방법.
  19. 제17 항에 있어서,
    상기 발광구조물을 배치하는 단계에서,
    상기 비아홈의 정공수송층은 상기 비아언더컷부에 의해 상기 화소정의막 상의 정공수송층으로부터 분리되는 표시 패널의 제조방법.
  20. 제17 항에 있어서,
    상기 제1 개구부와 상기 복수의 제2 개구부를 배치하는 단계에서,
    상기 복수의 화소영역 중 서로 다른 색상에 대응하고 서로 이웃한 화소영역 사이의 비발광영역에 둘 이상의 상기 제2 개구부가 상호 나란하게 배치되는 표시 패널의 제조방법.
  21. 제17 항에 있어서,
    상기 비아막을 배치하는 단계 이전에,
    상기 기판 상에 상기 복수의 화소영역에 대응한 복수의 박막트랜지스터를 포함하는 회로층을 배치하는 단계; 및
    상기 회로층 상에 홈보호층을 배치하는 단계를 더 포함하고,
    상기 홈보호층을 배치하는 단계에서, 상기 홈보호층은 상기 복수의 화소영역 중 서로 다른 색상에 대응하고 서로 이웃한 화소영역 사이의 비발광영역 중 일부에 배치되며,
    상기 비아막을 배치하는 단계에서, 상기 홈보호층은 상기 비아막으로 덮이고,
    상기 비아홈을 배치하는 단계에서, 상기 홈보호층의 적어도 일부는 상기 비아홈에 노출되는 표시 패널의 제조방법.
  22. 제21 항에 있어서,
    상기 홈보호층을 배치하는 단계 이전에, 상기 회로층을 덮는 보조 비아막을 배치하는 단계를 더 포함하고,
    상기 홈보호층을 배치하는 단계에서, 상기 홈보호층은 상기 보조 비아막 상에 배치되는 표시 패널의 제조방법.
  23. 제17 항에 있어서,
    상기 제1 개구부와 상기 복수의 제2 개구부를 배치하는 단계는
    소정의 패터닝마스크를 상기 화소정의막 상에 배치한 상태에서 상기 화소정의막을 패터닝하여 상기 제1 개구부와 상기 복수의 제2 개구부를 마련하는 단계; 및
    상기 전극보호층을 패터닝하여 상기 제1 개구부 주변에 대응되고 상기 제1 전극과 상기 화소정의막 사이의 틈으로 이루어진 전극언더컷부를 마련하는 단계를 포함하고,
    상기 전극언더컷부를 마련하는 단계에서,
    상기 제1 전극의 가장자리는 상기 화소정의막으로 덮이고,
    상기 전극언더컷부에서 상기 제1 전극과 상기 화소정의막은 상호 이격되며 직접 마주하는 표시 패널의 제조방법.
  24. 제23 항에 있어서,
    상기 발광구조물을 배치하는 단계에서,
    상기 제1 전극 상의 발광구조물은 상기 전극언더컷부에 의해 상기 화소정의막 상의 발광구조물로부터 분리되는 표시 패널의 제조방법.
  25. 제23 항에 있어서,
    상기 전극보호층을 배치하는 단계에서, 상기 전극보호층은 IZO 및 IGZO 중 어느 하나로 이루어지는 표시 패널의 제조방법.
  26. 제23 항에 있어서,
    상기 전극언더컷부를 마련하는 단계에서, 상기 전극보호층 중 상기 전극언더컷부 주변에 대응하는 일부는 상기 제1 전극의 가장자리 상에 잔류되는 표시 패널의 제조방법.
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