KR20230076656A - 워드라인 전압 기울기를 조절하는 메모리 장치 및 그 동작방법 - Google Patents

워드라인 전압 기울기를 조절하는 메모리 장치 및 그 동작방법 Download PDF

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Abstract

워드라인 전압 기울기를 조절하는 메모리 장치 및 그 동작방법이 개시된다. 본 개시의 기술적 사상의 일측면에 따른 메모리 장치는, 다수의 워드라인들을 포함하는 메모리 셀 어레이, 상기 다수의 워드라인들로 제공되는 워드라인 전압을 생성하는 전압 생성 회로 및 상기 전압 생성 회로로부터 제공되는 상기 워드라인 전압의 레벨 변동 특성을 조절하는 기울기 제어 신호를 출력하는 제어 로직을 구비하고, 상기 메모리 장치의 독출 동작의 프리 펄스 구간 동안, 스트링 선택 라인에 인접한 하나 이상의 워드라인들을 포함하는 에지 그룹으로 제공되는 제1 워드라인 전압의 기울기는 센터 영역에 위치한 하나 이상의 워드라인들을 포함하는 센터 그룹으로 제공되는 제2 워드라인 전압의 기울기보다 큰 것을 특징으로 한다.

Description

워드라인 전압 기울기를 조절하는 메모리 장치 및 그 동작방법{Memory Device controlling wordline voltage slope and Operating Method thereof}
본 개시의 기술적 사상은 메모리 장치에 관한 것이며, 더욱 상세하게는, 독출 성능 향상에 관련된 최적의 워드라인 전압 레벨을 제공하는 메모리 장치, 이를 포함하는 메모리 시스템 및 메모리 장치의 동작방법에 관한 것이다.
불휘발성 메모리로서 플래시 메모리는 전원이 차단되어도 저장하고 있는 데이터를 유지할 수 있다. SSD 및 메모리 카드 등의 플래시 메모리를 포함하는 스토리지 장치가 널리 사용되고 있으며, 스토리지 장치는 많은 양의 데이터를 저장하거나 이동시키는데 유용하게 사용되고 있다.
불휘발성 메모리 장치에 대한 고용량화 및 소형화 요구에 따라, 기판 상에서 수직 방향으로 연장되는 복수의 수직 채널 구조물들을 포함하는 3차원 메모리 장치가 개발되었다. 3차원 메모리 장치의 집적도를 더욱 향상시키기 위하여, 기판의 상부에 적층되는 워드라인들의 개수가 증가될 수 있는데, 데이터 독출 과정에서 최대 전류 소모(peak ICC)의 제약에 따라 워드라인들로 제공되는 독출 전압의 레벨을 증가시키는 데 제약이 발생하게 되고, 이에 따라 독출 시간이 길어지는 문제가 발생하게 된다.
본 발명의 기술적 사상이 해결하려는 과제는, 3차원 메모리 장치에서 워드라인들로 제공되는 독출 전압의 레벨을 최적으로 컨트롤하는 메모리 장치 및 메모리 장치의 동작방법을 제공함에 있다.
상기와 같은 목적을 달성하기 위하여, 본 개시의 기술적 사상의 일측면에 따른 메모리 장치는, 다수의 셀 스트링들을 포함하고, 각각의 셀 스트링은 수직하게 배치되는 스트링 선택 트랜지스터, 다수의 메모리 셀들 및 접지 선택 트랜지스터를 포함하고, 상기 스트링 선택 트랜지스터는 스트링 선택 라인에 연결되고, 상기 다수의 메모리 셀들은 다수의 워드라인들에 연결되며, 상기 접지 선택 트랜지스터는 접지 선택 라인에 연결되는 메모리 셀 어레이와, 상기 다수의 워드라인들로 제공되는 워드라인 전압을 생성하는 전압 생성 회로 및 상기 전압 생성 회로로부터 제공되는 상기 워드라인 전압의 레벨 변동 특성을 조절하는 기울기 제어 신호를 출력하는 제어 로직을 구비하고, 상기 다수의 셀 스트링들 중 제1 셀 스트링은, 상기 스트링 선택 라인에 인접한 하나 이상의 워드라인들을 포함하는 제1 에지 그룹과, 상기 접지 선택 라인에 인접한 하나 이상의 워드라인들을 포함하는 제2 에지 그룹 및 상기 제1 에지 그룹과 상기 제2 에지 그룹 사이의 하나 이상의 워드라인들을 포함하는 센터 그룹을 포함하고, 상기 메모리 장치의 독출 동작의 프리 펄스 구간 동안, 상기 전압 생성 회로는 상기 기울기 제어 신호에 응답하여 제1 기울기를 갖는 제1 워드라인 전압을 상기 제1 에지 그룹의 워드라인들로 제공하고, 상기 제1 기울기보다 작은 제2 기울기를 갖는 제2 워드라인 전압을 상기 센터 그룹의 워드라인들로 제공하는 것을 특징으로 한다.
본 발명의 기술적 사상의 메모리 장치 및 그 동작방법에 따르면, 다양한 메모리 동작의 일부 구간에서 워드라인 전압의 기울기를 최적화함으로써, peak ICC 의 증가를 최소화하면서 메모리 장치의 성능(예컨대, 독출 시간 감소)을 향상시킬 수 있는 효과가 있다.
또한, 본 발명의 기술적 사상의 메모리 장치 및 그 동작방법에 따르면, 독출 동작에서의 프리 펄스 구간에서 셀 스트링의 채널의 전하를 제거하기 위한 경로를 효과적으로 형성할 수 있고, 이에 따라 핫 캐리어 인젝션(hot carrier injection, HCI)을 감소 또는 방지할 수 있는 효과가 있다.
도 1은 본 개시의 예시적인 실시예에 따른 메모리 장치 및 이를 포함하는 메모리 시스템을 나타내는 블록도이다.
도 2는 본 개시의 예시적인 실시예에 따라 워드라인들을 그룹핑하는 예를 나타내는 도면이다.
도 3은 도 1의 메모리 장치의 일 구현 예를 나타내는 블록도이다.
도 4는 3차원 구조로 구현된 메모리 블록의 등가 회로의 일 예를 나타내는 회로도이다.
도 5는 본 개시의 예시적인 실시예에 따른 메모리 장치의 동작방법을 나타내는 플로우차트이다.
도 6 및 도 7은 본 개시의 일 실시예에 따른 메모리 블록(BLKa)을 나타내는 사시도이다.
도 8은 본 개시의 예시적인 실시예에 따른 그룹 설정 예를 나타내는 도면이다.
도 9는 본 개시의 예시적인 실시예에 따른 데이터 독출 동작에서의 각종 신호들의 파형을 나타내는 도면이다.
도 10 내지 도 12는 본 개시의 예시적인 실시예에 따른 다양한 그룹 설정 예를 나타내는 도면이다.
도 13 및 도 14는 본 개시의 예시적인 실시예에 따라 워드라인 전압을 생성하는 예를 나타내는 도면이다.
도 15 및 도 16은 본 개시의 다양한 실시예들에 따른 메모리 장치의 동작 예를 나타내는 도면이다.
도 17은 본 개시의 일 실시예에 따라, B-VNAND 구조를 갖는 메모리 장치의 단면도이다.
도 18은 본 개시의 일 실시예에 따른 메모리 장치가 적용된 SSD 시스템을 나타내는 블록도이다.
이하, 첨부한 도면을 참조하여 본 발명의 실시 예에 대해 상세히 설명한다.
도 1은 본 개시의 예시적인 실시예에 따른 메모리 장치 및 이를 포함하는 메모리 시스템을 나타내는 블록도이다.
도 1을 참조하면, 메모리 시스템(10)은 메모리 컨트롤러(100) 및 메모리 장치(200)를 포함할 수 있으며, 메모리 장치(200)는 메모리 셀 어레이(210), 전압 생성 회로(220) 및 제어 로직(230)을 포함할 수 있고, 제어 로직(230)은 전압 기울기 제어기(231)를 포함할 수 있다. 도 1의 예에서는 전압 기울기 제어기(231)가 제어 로직(230) 내에 구비된 것으로 도시되었으나, 본 개시의 실시예에 따른 전압 기울기 제어기(231)는 제어 로직(230) 외부에 별개의 구성 요소로서 구현될 수도 있을 것이다.
예를 들어, 메모리 시스템(10)은 다양한 인터페이스를 통해 호스트(HOST)와 통신할 수 있고, 일 예로서 메모리 시스템(10)은 USB(Universal Serial Bus), MMC(multimedia card), eMMC(embeded MMC), PCI(peripheral component interconnection), PCI-E(PCI-express), ATA(Advanced Technology Attachment), Serial-ATA, Parallel-ATA, SCSI(small computer small interface), ESDI(enhanced small disk interface), IDE(Integrated Drive Electronics), 파이어와이어(Firewire), UFS(Universal Flash Storage), NVMe(Nonvolatile Memory express) 등과 같은 다양한 인터페이스를 통해 호스트(HOST)와 통신할 수 있다.
예시적인 실시예에 따라, 메모리 장치(200)는 불휘발성 메모리 장치를 포함할 수 있다. 일부 실시예들에서, 메모리 시스템(10)은 전자 장치에 내장되거나 착탈 가능한 메모리로 구현될 수 있고, 예를 들어, 메모리 시스템(10)은 임베디드 UFS(Universal Flash Storage) 메모리 장치, eMMC(embedded Multi-Media Card), SSD(Solid State Drive), UFS 메모리 카드, CF(Compact Flash), SD(Secure Digital), Micro-SD(Micro Secure Digital), Mini-SD(Mini Secure Digital), xD(extreme Digital) 또는 메모리 스틱(Memory Stick) 등 다양한 형태로 구현될 수 있다. 또한, 메모리 시스템(10)은 데이터를 불휘발성하게 저장하는 스토리지 장치로 지칭될 수도 있다.
메모리 컨트롤러(100)는 호스트(HOST)로부터의 기록/독출 요청에 응답하여 메모리 장치(200)에 저장된 데이터를 독출하거나 또는 메모리 장치(200)에 데이터를 기록하도록 메모리 장치(200)를 제어할 수 있다. 일 예로서, 메모리 컨트롤러(100)는 프로세서(110) 및 인터페이스 회로(120)를 구비하고, 프로세서(110)는 메모리 컨트롤러(100) 내부의 전반적인 동작을 제어할 수 있다. 또한, 메모리 컨트롤러(100)는 인터페이스 회로(120)를 통해 메모리 장치(200)에 어드레스(ADDR), 커맨드(CMD) 및 제어 신호(CTRL)를 제공함으로써, 메모리 장치(200)에 대한 기록, 독출 및 소거 동작을 제어할 수 있다. 또한, 메모리 장치(200)에 저장될 데이터(DATA)와 메모리 장치(200)로부터 독출된 데이터(DATA)가 메모리 컨트롤러(100)와 메모리 장치(200) 사이에서 송수신될 수 있다.
메모리 셀 어레이(210)는 복수의 메모리 셀들을 포함할 수 있으며, 예를 들어, 복수의 메모리 셀들은 플래쉬 메모리 셀들일 수 있다. 일 실시예에서, 메모리 셀 어레이(210)는 3차원 메모리 셀 어레이를 포함할 수 있고, 3차원 메모리 셀 어레이는 복수의 셀 스트링들을 포함할 수 있으며, 각 셀 스트링은 기판 위에 수직으로 적층된 워드라인들에 각각 연결된 메모리 셀들을 포함할 수 있다. 그러나, 본 발명은 이에 한정되지 않으며, 일부 실시예에서, 메모리 셀 어레이(210)는 2차원 메모리 셀 어레이를 포함할 수 있고, 2차원 메모리 셀 어레이는 행 및 열 방향을 따라 배치된 복수의 셀 스트링들을 포함할 수 있다.
전압 생성 회로(220)는 메모리 장치(200) 내에서 이용되는 각종 전압들을 생성할 수 있으며, 일 예로서 프로그램 동작을 위한 프로그램 전압과 독출 동작을 위한 독출 전압을 생성할 수 있다. 또한, 전압 생성 회로(220)는 제어 로직(230)의 제어에 기초하여 프로그램 전압 및 독출 전압의 레벨을 다양하게 조절할 수 있으며, 본 개시의 예시적인 실시예에 따라 프로그램 동작 및 독출 동작의 다양한 구간들에서 워드라인들로 제공되는 워드라인 전압의 변동 특성(예컨대, 전압 기울기 등)을 조절할 수 있다. 예시적인 실시예에서, 3차원 메모리 셀 어레이에서 다수의 워드라인들이 적어도 두 개 이상의 그룹들로 분류될 수 있고, 전압 기울기 제어기(231)의 제어에 기초하여 상기 그룹들로 서로 다른 변동 특성을 갖는 워드라인 전압이 제공될 수 있다.
제어 로직(230)은 메모리 장치(200)의 전반적인 동작을 제어할 수 있고, 일 예로서 메모리 컨트롤러(100)로부터 수신한 커맨드(CMD), 어드레스(ADDR) 및 제어 신호(CTRL)를 기초로, 메모리 셀 어레이(210)에 데이터를 프로그램하거나 메모리 셀 어레이(210)로부터 데이터를 독출하기 위한 각종 내부 제어 신호를 출력할 수 있다. 또한, 본 개시의 예시적인 실시예에 따라, 제어 로직(230)은 프로그램 동작, 독출 동작 및 소거 동작과 관련하여, 다양한 동작 구간들 중 적어도 일부에서 워드라인 전압의 변동 특성을 그룹 별로 조절하기 위한 기울기 제어신호(Ctrl_vol[G1:GM])를 출력할 수 있다.
본 개시의 실시예에 따른 메모리 장치의 일 동작 예를 설명하면 다음과 같다.
3차원 메모리 셀 어레이를 포함하는 메모리 장치의 경우, 프로그램 및 독출 등의 메모리 동작에서 최대 전류 소모(이하, peak ICC 로 지칭함)가 제한되어 있는데, 메모리 장치의 집적도가 향상됨에 따라 워드라인 개수(또는, 워드라인 스택)가 증가하게 되고, 이에 따라 peak ICC 도 증가하게 된다. 이에 따라, 독출 동작을 예로 들면, peak ICC 가 과도하게 증가하는 것을 방지하기 위해 워드라인 전압의 레벨을 빠르게 증가시키는 데 한계가 발생하게 되고, 이는 독출 동작에 소요되는 시간이 증가함에 따라 독출 성능의 저하를 야기하게 된다. 또한, 비선택 셀 스트링의 부스팅 전하에 의한 핫 캐리어 인젝션(hot carrier injection, HCI)을 방지하기 위해, 데이터 독출 과정에서 비선택 셀 스트링의 채널의 전하를 제거하기 위한 프리 펄스 구간이 포함될 수 있는데, 상기 프리 펄스 구간의 추가에 의해 독출 동작에 소요되는 시간이 더 증가하게 되는 문제가 있다.
본 개시의 실시예에 따라, 워드라인 전압의 변동 특성을 개선함으로써, peak ICC 의 증가를 방지하면서 독출 동작에 소요되는 시간을 감소할 수 있다. 일 예로서 워드라인 스택에서 다수의 워드라인들을 적어도 두 개의 그룹들로 분류하고, 그룹 별로 제공되는 워드라인 전압의 변동 특성이 달리 설정되도록 전압 제어 동작이 수행될 수 있다. 예컨대, 스트링 선택 라인(SSL)이 상대적으로 기판에 멀리 위치하고, 접지 선택 라인(GSL)이 상대적으로 기판에 가까이 위치하는 경우, 스트링 선택 라인(SSL)또는 접지 선택 라인(GSL)에 인접한 하나 이상의 워드라인들을 포함하는 그룹은 에지 그룹으로 정의될 수 있으며, 나머지 그룹들(예컨대, 워드라인 스택에서 센터 영역에 위치하는 그룹)은 센터 그룹으로 지칭될 수 있다.
본 개시의 예시적인 실시예에서, 에지 그룹과 센터 그룹으로 제공되는 워드라인 전압의 변동 특성이 다르게 설정될 수 있다. 예컨대, 에지 그룹으로 제공되는 워드라인 전압의 기울기는 센터 그룹으로 제공되는 워드라인 전압의 기울기에 비해 크게 설정될 수 있다. 이에 따라, 에지 그룹으로 제공되는 워드라인 전압은 센터 그룹으로 제공되는 워드라인 전압에 비해 더 빠르게 타겟 레벨에 도달할 수 있다. 또한, 예시적인 실시예에서, 워드라인 스택은 하나 이상의 에지 그룹들과 하나 이상의 센터 그룹들을 포함할 수 있고, 에지 그룹에서 센터 그룹 방향을 따라 워드라인 전압의 기울기가 감소하도록(또는, 센터 그룹에서 에지 그룹 방향을 따라 워드라인 전압의 기울기가 증가하도록) 설정 동작이 수행될 수 있다.
예시적인 실시예에서, 워드라인 스택의 워드라인들이 N 개의 그룹들로 분류되는 경우, N 개의 그룹들 중 일부는 에지 그룹에 해당할 수 있고, 나머지 일부는 센터 그룹에 해당할 수 있다. 예컨대, 스트링 선택 라인(SSL)에 인접한 에지 그룹을 제1 에지 그룹으로 정의하고, 접지 선택 라인(GSL)에 인접한 에지 그룹을 제2 에지 그룹으로 정의하는 경우, 하나 이상의 센터 그룹은 제1 에지 그룹과 제2 에지 그룹 사이에 위치할 수 있다.
또한, 본 개시의 예시적인 실시예에서, 전압 기울기 제어기(231)는 N 개의 그룹들로 제공되는 워드라인 전압의 변동 특성을 제어하기 위한 기울기 제어신호(Ctrl_vol[G1:GM])를 출력할 수 있다. 예시적인 실시예에서, 상기 N 개의 그룹들 중 적어도 일부의 그룹들은 동일한 변동 특성을 갖는 워드라인 전압을 제공받을 수 있고, 이에 따라 기울기 제어신호(Ctrl_vol[G1:GM])의 개수는 그룹들의 개수(N 개) 이하의 값을 가질 수 있다. 전압 생성 회로(220)는 하나 이상의 전압 생성기들(미도시)을 포함할 수 있고, 일 예로서 기울기 제어신호(Ctrl_vol[G1:GM])는 M 개의 전압 생성기들에 대응하는 개수를 가질 수 있다. 이에 따라, M 개의 전압 생성기들은 서로 다른 기울기 제어신호에 응답하여 서로 다른 변동 특성을 갖는 워드라인 전압을 생성할 수 있다.
프리 펄스 구간에서 셀 스트링의 채널의 전하는 스트링 선택 라인(SSL)에 연결된 스트링 선택 트랜지스터 또는 접지 선택 라인(GSL)에 연결된 접지 선택 트랜지스터를 통해 제거될 수 있고, 이에 따라 채널의 전압은 에지에서 센터 방향으로 초기화될 수 있다. 본 개시의 실시예에서, 에지 그룹의 워드라인 전압의 기울기가 상대적으로 더 크게 설정되므로, 전하가 제거되는 경로(path)가 빠르게 형성될 수 있으며, 이에 따라 채널의 초기화가 더 빠르게 진행될 수 있다.
또한, 센터 그룹에 인가되는 워드라인 전압의 기울기는 에지 그룹에 비해 상대적으로 작게 설정되므로, 메모리 장치에 의해 동시에 소모되는 peak ICC 가 증가되는 것이 방지될 수 있다. 즉, 전체적인 peak ICC 는 증가하지 않도록 함과 함께, 채널 초기화 구간에 대응하여 워드라인 전압의 변동 특성을 최적화함으로써 프리 펄스 구간의 시간을 단축할 수 있고, HCI 및 peak ICC 열화 없이 독출 동작의 소요 시간을 감소할 수 있는 성능 개선을 달성할 수 있다.
도 2는 본 개시의 예시적인 실시예에 따라 워드라인들을 그룹핑하는 예를 나타내는 도면이다.
도 2를 참조하면, 셀 스트링은 비트라인(BL)과 공통 소스 라인(CSL) 사이에연결되는 스트링 선택 트랜지스터(SST), 다수의 메모리 셀들 및 접지 선택 트랜지스터(GST)를 포함할 수 있고, 전술한 실시예에 따라 다수의 메모리 셀들에 연결된 워드라인들은 다수의 그룹들로 분류될 수 있다. 예컨대, 도 2에서는 다수의 메모리 셀들에 연결된 워드라인들이 제1 내지 제N 그룹들(G1 ~ GN)로 분류되는 경우가 예시되며, 제1 내지 제N 그룹들(G1 ~ GN) 중 일부는 에지 그룹에 해당하고, 나머지 일부는 센터 그룹에 해당할 수 있다. 스트링 선택 트랜지스터(SST)는 스트링 선택 라인(SSL)에 연결되고, 접지 선택 트랜지스터(GST)는 접지 선택 라인(GSL)에 연결될 수 있다.
또한, 제1 내지 제N 그룹들(G1 ~ GN)에 대해, 그룹 별로 제공되는 워드라인 전압의 변동 특성이 다르게 설정될 수 있으며, 일 예로서, 제1 그룹(G1)은 스트링 선택 라인(SSL)에 인접함에 따라 제1 그룹(G1)의 워드라인들(WL11 ~ WL1A)로 제공되는 워드라인 전압의 기울기는 상대적으로 큰 값을 가질 수 있다. 반면에, 제2 그룹(G2)은 제1 그룹(G1)에 비해 센터 영역에 위치하는 센터 그룹일 수 있고, 이에 따라 제2 그룹(G2)의 워드라인들(WL21 ~ WL2B)로 제공되는 워드라인 전압의 기울기는 제1 그룹(G1)에 비해 상대적으로 작은 값을 가질 수 있다.
또한, 제N 그룹(GN)은 접지 선택 라인(GSL)에 인접함에 따라 제N 그룹(GN)의 워드라인들(WLN1 ~ WLND)로 제공되는 워드라인 전압의 기울기는 상대적으로 큰 값을 가질 수 있다. 반면에, 제N-1 그룹(G(N-1))은 제N 그룹(GN)에 비해 센터 영역에 위치하는 센터 그룹일 수 있고, 이에 따라 제N-1 그룹(G(N-1))의 워드라인들(WL(N-1)1 ~ WL(N-1)C)로 제공되는 워드라인 전압의 기울기는 제N 그룹(GN)에 비해 상대적으로 작은 값을 가질 수 있다.
다양한 실시예들에 따라, 제1 내지 제N 그룹들(G1 ~ GN)로 제공되는 워드라인 전압의 기울기는 다양하게 설정이 가능하다. 예컨대, 제1 내지 제N 그룹들(G1 ~ GN)에 대응하여 모두 별개로 워드라인 전압이 생성됨에 따라, 제1 내지 제N 그룹들(G1 ~ GN)로 제공되는 워드라인 전압이 서로 그 변동 특성이 상이할 수 있다. 또는, 스트링 선택 라인(SSL) 또는 접지 선택 라인(GSL)에 인접한 정도에 따라 그 전압 변동 특성이 달라질 수 있으며, 일 예로서 제1 그룹(G1)과 제N 그룹(GN)으로 인가되는 워드라인 전압의 변동 특성은 동일할 수 있으며, 이와 유사하게 제2 그룹(G2)과 제N-1 그룹(G(N-1))으로 인가되는 워드라인 전압의 변동 특성은 동일할 수 있다.
한편, 도 2에 개시된 실시예에서는 각 그룹에 포함되는 워드라인의 개수가 서로 다른 부호로서 다른 값으로 도시되었으나, 본 개시의 실시예들은 이에 국한될 필요가 없이 각각의 그룹은 다양한 개수의 워드라인들을 포함할 수 있을 것이다.
도 3은 도 1의 메모리 장치의 일 구현 예를 나타내는 블록도이다.
도 1 내지 도 3을 참조하면, 메모리 장치(200)는 메모리 셀 어레이(210), 전압 생성 회로(220), 제어 로직(230), 로우 디코더(240) 및 페이지 버퍼(250)를 포함할 수 있다. 도 3에 도시되지는 않았으나, 메모리 장치(200)는 데이터 입출력 회로 또는 입출력 인터페이스 등 메모리 동작에 관련된 다른 다양한 구성 요소들을 더 포함할 수 있다.
메모리 셀 어레이(210)는 다수의 메모리 블록들(BLK1 ~ BLKz)을 포함하고, 워드라인들(WL), 스트링 선택 라인들(SSL), 접지 선택 라인들(GSL) 및 비트라인들(BL)에 연결될 수 있다. 메모리 셀 어레이(210)는 워드라인들(WL), 스트링 선택 라인들(SSL) 및 접지 선택 라인들(GSL)을 통해 로우 디코더(240)에 연결되고, 비트라인들(BL)을 통해 페이지 버퍼(250)에 연결될 수 있다. 메모리 셀들 각각은 하나 또는 그 이상의 비트들을 저장할 수 있으며, 일 예로서 각 메모리 셀은 멀티 레벨 셀(Multi Level Cell, MLC), 트리플 레벨 셀(Triple Level Cell, TLC) 또는 쿼드 레벨 셀(Quad Level Cell, QLC)에 해당할 수 있다.
일 실시예에서, 메모리 셀 어레이(210)는 3차원 메모리 셀 어레이를 포함할 수 있고, 3차원 메모리 셀 어레이는 복수의 셀 스트링들을 포함할 수 있으며, 각 셀 스트링은 기판 위에 수직으로 적층된 워드라인들에 각각 연결된 메모리 셀들을 포함할 수 있다. 미국 특허공개공보 제7,679,133호, 미국 특허공개공보 제8,553,466호, 미국 특허공개공보 제8,654,587호, 미국 특허공개공보 제8,559,235호, 및 미국 특허출원공개공보 제2011/0233648호는 3차원 메모리 셀 어레이가 복수 레벨로 구성되고 워드 라인들 및/또는 비트 라인들이 레벨들 간에 공유되어 있는 3차원 메모리 셀 어레이에 대한 적절한 구성들을 상술하는 것들로서, 본 명세서에 인용 형식으로 결합된다.
제어 로직(230)은 메모리 컨트롤러(100)로부터 수신한 커맨드(CMD), 어드레스(ADDR) 및 제어 신호(CTRL)를 기초로, 메모리 셀 어레이(210)에 데이터를 프로그램하거나 메모리 셀 어레이(210)로부터 데이터를 독출하기 위한 각종 내부 제어 신호를 출력할 수 있다. 또한, 전압 생성 회로(220)는 메모리 장치(200) 내에서 이용되는 각종 전압들을 생성할 수 있으며, 일 예로서 데이터 기록, 독출 및 소거 동작과 관련하여 워드라인들로 제공되는 워드라인 전압을 생성할 수 있다. 예컨대, 워드라인 전압은 선택 워드라인과 비선택 워드라인으로 제공되는 전압들을 포함할 수 있으며, 이외에도 전압 생성 회로(220)는 스트링 선택 라인(SSL) 및 접지 선택 라인(GSL)으로 제공되는 스트링 선택 전압 및 접지 선택 전압(이상, 미도시)을 더 생성할 수 있다.
제어 로직(230)은 전압 생성 회로(220)에서 생성되는 각종 전압들의 레벨을 제어하기 위한 전압 제어신호를 출력할 수 있다. 본 개시의 예시적인 실시예에 따라, 제어 로직(230)은 전압 기울기 제어기(231) 및 그룹 정보 저장 회로(232)를 포함할 수 있고, 워드라인들(WL)로 제공되는 워드라인 전압의 변동 특성을 그룹 별로 조절하기 위한 기울기 제어신호(Ctrl_vol[G1:GM])를 출력할 수 있다. 도 3에서는 전압 기울기 제어기(231) 및 그룹 정보 저장 회로(232)가 제어 로직(230)에 포함되는 구성인 것으로 도시되었으나, 본 개시의 실시예들은 이에 국한될 필요가 없으며, 전압 기울기 제어기(231) 및/또는 그룹 정보 저장 회로(232)는 제어 로직(230) 외부에 구비되어도 무방할 것이다.
한편, 제어 로직(230)은 로우 디코더(240)에 로우 어드레스(X-ADDR)를 제공할 수 있으며, 페이지 버퍼(250)에 칼럼 어드레스(Y-ADDR)를 제공할 수 있다. 로우 디코더(240)는 로우 어드레스(X-ADDR)에 기초하여 선택 메모리 셀에 연결된 워드라인과 비선택 메모리 셀에 연결된 워드라인으로 각종 메모리 동작에 필요한 워드라인 전압을 제공할 수 있다.
메모리 블록들(BLK1 ~ BLKz) 각각은 하나 이상의 셀 스트링을 포함할 수 있고, 셀 스트링은 전술한 실시예에 기초한 다수의 그룹들로 분류되는 다수의 워드라인들(WL)에 연결되는 메모리 셀들을 포함할 수 있다. 메모리 장치(200)의 제조 과정에서, 메모리 장치(200)에서 허용되는 peak ICC, 메모리 셀 어레이(210)에 구비되는 워드라인들(WL)의 개수 등 다양한 요소들에 기초하는 테스트 과정을 통해 워드라인들(WL)에 대한 그룹이 설정될 수 있고, 설정된 그룹에 대한 정보가 그룹 정보 저장 회로(232)에 저장될 수 있다. 또한, 전압 기울기 제어기(231)는 그룹 정보 저장 회로(232)에 저장된 정보를 기초로, 그룹 별로 서로 다른 전압 변동 특성을 갖는 워드라인 전압이 제공되도록 제어하기 위한 기울기 제어신호(Ctrl_vol[G1:GM])를 출력할 수 있다.
예시적인 실시예에 따라, 전압 생성 회로(220)는 다수의 전압 생성기들(예컨대, 제1 내지 제M 전압 생성기들)을 포함할 수 있고, 제1 내지 제M 전압 생성기들은 기울기 제어신호(Ctrl_vol[G1:GM])에 대응하여 그 전압 변동 특성이 조절되는 워드라인 전압들(Vwl[1:M])을 출력할 수 있다. 또한, 로우 디코더(240)는 로우 어드레스(X-ADDR)에 기초하여 워드라인 전압들(Vwl[1:M])을 워드라인들(WL)의 제1 내지 제N 그룹들(G1 ~ GN)로 제공할 수 있다.
예시적인 실시예에서, 그룹 정보는 워드라인들(WL)에 분류된 그룹의 개수와, 각 그룹이 에지 그룹 및 센터 그룹 중 어느 그룹에 해당하는 지를 나타내는 정보들을 포함할 수 있다. 전압 기울기 제어기(231)는 상기 그룹 정보를 기초로, 에지 그룹에 포함되는 워드라인으로는 상대적으로 기울기가 큰 레벨 변동 특성을 갖는 워드라인 전압이 제공되도록 조절하고, 센터 그룹에 포함되는 워드라인으로는 상대적으로 기울기가 작은 레벨 변동 특성을 갖는 워드라인 전압이 제공되도록 조절하기 위한 기울기 제어신호(Ctrl_vol[G1:GM])를 출력할 수 있다. 다양한 실시예들에 따라, 에지 그룹과 센터 그룹의 워드라인들로 제공되는 워드라인 전압은 그 기울기가 상이한 반면에 타겟 레벨을 동일한 값을 가질 수 있다. 또는, 다양한 실시예들에 따라, 에지 그룹과 센터 그룹의 워드라인들로 제공되는 워드라인 전압은 그 기울기 및 타겟 레벨이 상이할 수 있고, 일 예로서 센터 그룹의 워드라인으로 제공되는 워드라인 전압은 에지 그룹의 워드라인으로 제공되는 워드라인 전압에 비해 그 기울기 및 타겟 레벨이 작게 설정될 수 있다.
도 4는 3차원 구조로 구현된 메모리 블록의 등가 회로의 일 예를 나타내는 회로도이다.
도 4에서는 전술한 실시예에서 설명된 다수의 메모리 블록들 중 어느 하나의 메모리 블록(BLK)이 예시되며, 메모리 블록(BLK)은 다수의 셀 스트링들(NS11 ~ NS33), 다수의 워드라인들(WL1 ~ WL8), 다수의 비트라인들(BL1 ~ BL3), 다수의 접지 선택 라인들(GSL1 ~ GSL3), 다수의 스트링 선택 라인들(SSL1 ~ SSL3) 및 공통 소스 라인(CSL)을 포함할 수 있다. 여기서, 셀 스트링들의 개수, 워드라인들의 개수, 비트라인들의 개수, 접지 선택 라인의 개수 및 스트링 선택 라인들의 개수는 실시예에 따라 다양하게 변경될 수 있다.
제1 비트라인(BL1)과 공통 소스 라인(CSL) 사이에 셀 스트링들(NS11, NS21, NS31)이 제공되고, 제2 비트라인(BL2)과 공통 소스 라인(CSL) 사이에 셀 스트링들(NS12, NS22, NS32)이 제공되고, 제3 비트라인(BL3)과 공통 소스 라인(CSL) 사이에 셀 스트링들(NS13, NS23, NS33)이 제공된다. 각 셀 스트링(예를 들면, NS11)은 직렬로 연결된 스트링 선택 트랜지스터(SST), 복수의 메모리 셀들(MC) 및 접지 선택 트랜지스터(GST)를 포함할 수 있다.
스트링 선택 트랜지스터(SST)는 대응하는 스트링 선택 라인(SSL1 ~ SSL3)에 연결된다. 복수의 메모리 셀들(MC)은 각각 대응하는 워드라인(WL1 ~ WL8)에 연결된다. 접지 선택 트랜지스터(GST)는 대응하는 접지 선택 라인(GSL1 ~ GSL3)에 연결된다. 스트링 선택 트랜지스터(SST)는 대응하는 비트라인(BL1 ~ BL3)에 연결되고, 접지 선택 트랜지스터(GST)는 공통 소스 라인(CSL)에 연결된다.
본 개시의 실시예에서, 동일 높이의 워드라인(예를 들면, WL1)은 서로 공통으로 연결되어 있고, 스트링 선택 라인들(SSL1 ~ SSL3)은 서로 분리되어 있고, 접지 선택 라인들(GSL1 ~ GSL3)도 서로 분리되어 있다. 도 4에서는 세 개의 스트링 선택 라인들(SSL1 ~ SSL3)이 동일 높이의 워드라인을 공유하는 것으로 도시되어 있으나, 본 발명은 이에 한정되지 않는다. 예를 들어, 두 개의 스트링 선택 라인들이 동일 높이의 워드라인을 공유할 수 있다. 다른 예를 들어, 네 개의 스트링 선택 라인들이 동일 높이의 워드라인을 공유할 수 있다. 또한, 도 4에 도시된 3차원 구조의 메모리 블록은 하나의 구현 예에 불과한 것으로서, 본 발명의 실시예들의 메모리 블록은 다양하게 변경될 수 있다. 일 예로서, 하나 이상의 더미 셀들에 연결된 더미 워드라인이 메모리 블록에 더 구비될 수 있다. 일 예로서, 제1 워드라인(WL1)의 하부에 하나 이상의 더미 워드라인들이 배치될 수 있으며, 또한 제8 워드라인(WL8)의 상부에 하나 이상의 더미 워드라인들이 배치될 수 있다.
본 개시의 예시적인 실시예에 따라, 워드라인들(WL1 ~ WL8)이 다수의 그룹들(예컨대, 에지 그룹 및 센터 그룹)로 분류될 수 있고, 에지 그룹과 센터 그룹으로 서로 다른 레벨 변화(기울기)를 갖는 워드라인 전압이 제공될 수 있다. 또한, 워드라인들(WL1 ~ WL8)이 다수의 셀 스트링들(NS11 ~ NS33)에 공유되도록 배치됨에 따라, 에지 그룹으로 제공되는 워드라인 전압과 센터 그룹으로 제공되는 워드라인 전압은 다수의 셀 스트링들(NS11 ~ NS33) 중 적어도 일부의 셀 스트링들로 공통하게 제공될 수 있다. 예컨대, 본 개시의 실시예들에 따른 에지 그룹으로 제공되는 워드라인 전압과 센터 그룹으로 제공되는 워드라인 전압은 선택 셀 스트링과 비선택 셀 스트링으로 함께 제공될 수 있다. 예컨대, 도 4에 도시된 메모리 블록(BLK)에서 제1 비트라인(BL1)에 연결된 셀 스트링들(NS11, NS21, NS31) 중 제1 셀 스트링(NS11)이 선택 셀 스트링인 것으로 가정할 때, 제1 셀 스트링(NS11)에 인접한 제2 및 제3 셀 스트링(NS21, NS31)에 연결된 스트링 선택 라인들(SSL2, SSL3)로 프리 펄스 구간에서 프리 펄스 전압이 제공될 수 있고, 워드라인 전압들이 제1 비트라인(BL1)에 연결된 셀 스트링들(NS11, NS21, NS31)로 함께 제공될 수 있다.
도 5는 본 개시의 예시적인 실시예에 따른 메모리 장치의 동작방법을 나타내는 플로우차트이다.
메모리 시스템 또는 이를 채용한 전자 시스템이 초기 구동됨에 따라(S11), 메모리 시스템의 메모리 동작에 관련된 각종 설정 동작이 수행될 수 있고, 일 예로서 메모리 시스템에 저장된 워드라인들의 그룹 설정에 관련된 그룹 정보를 기초로 그룹 별 워드라인 전압 설정 동작이 수행될 수 있다(S12). 예컨대, SSL에 인접한 하나 이상의 워드라인들을 포함하는 제1 에지 그룹과, GSL에 인접한 하나 이상의 워드라인들을 포함하는 제2 에지 그룹과, 상기 제1 에지 그룹과 제2 에지 그룹 사이에 위치하는 하나 이상의 워드라인들을 포함하는 센터 그룹에 관련된 그룹 정보를 기초로 워드라인 전압 설정 동작이 수행될 수 있다.
이후, 노멀 동작에서 메모리 시스템은 각종 메모리 동작을 수행할 수 있고, 일 예로서 메모리 장치는 메모리 컨트롤러로부터 독출 요청을 수신할 수 있으며, 이에 응답하여 선택된 셀 스트링의 다수의 메모리 셀들 중 선택 메모리 셀에 대한 독출 동작이 수행될 수 있다. 예시적인 실시예에서, 독출 동작은 프리 펄스 구간을 포함할 수 있고, 셀 스트링의 채널의 전하를 제거하기 위한 프리 펄스 전압이 다수의 셀 스트링들의 스트링 선택 라인(SSL) 및/또는 접지 선택 라인(GSL)으로 공통하게 제공될 수 있고, 일 예로서 선택 셀 스트링과 비선택 셀 스트링으로 프리 펄스 전압이 공통하게 제공될 수 있다(S13).
또한, 본 개시의 실시예에 따라, 프리 펄스 구간 동안 다수의 워드라인들에 대해 그룹 별로 서로 다른 기울기를 갖는 워드라인 전압들이 제공될 수 있고, 일 예로서 제1 기울기를 갖는 제1 워드라인 전압이 에지 그룹의 워드라인들로 공통하게 제공될 수 있다(S14). 또한, 프리 펄스 구간 동안, 상기 제1 기울기와 다른 제2 기울기를 갖는 제2 워드라인 전압이 센터 그룹의 워드라인들로 공통하게 제공될 수 있으며(S15), 상기 제2 기울기는 제1 기울기에 비해 그 값이 작음에 따라 제2 워드라인 전압은 제1 워드라인 전압에 비해 그 전압 레벨이 완만하게 상승할 수 있다. 이 때, 프리 펄스 구간의 길이, 또는 기울기 설정에 따라 제1 워드라인 전압의 타겟 레벨은 제2 워드라인 전압의 타겟 레벨 보다 큰 값을 갖거나 또는 동일하게 설정될 수도 있을 것이다.
이후, 독출 구간이 시작됨에 따라, 선택 워드라인으로는 소정의 레벨을 갖는 선택 워드라인 전압이 제공될 수 있으며, 예컨대 선택 워드라인 전압은 비선택 워드라인으로 제공되는 전압(예컨대, 패스 전압)보다 낮은 레벨을 가질 수 있으며, 이에 따라 선택 워드라인 전압의 레벨이 변경될 수 있다(S16). 일 실시예에서, 선택 워드라인은 전술한 에지 그룹 또는 센터 그룹에 속함이 없이, 프리 펄스 구간 동안 선택 워드라인 전압을 제공받을 수 있다. 또는, 일 실시예에서, 선택 워드라인은 그 위치에 따라 에지 그룹 또는 센터 그룹에 속할 수 있으며, 프리 펄스 구간 동안 제1 워드라인 전압 또는 제2 워드라인 전압을 제공받을 수 있고, 독출 구간이 시작됨에 따라 선택 워드라인 전압을 제공받을 수 있다. 상기한 독출 구간은 디벨로프 구간을 포함할 수 있고, 디벨로프 구간 이후에 센싱 동작에 기초하여 데이터가 독출될 수 있다(S17).
도 6 및 도 7은 본 개시의 일 실시예에 따른 메모리 블록(BLKa)을 나타내는 사시도이다.
도 6을 참조하면, 메모리 블록(BLKa)은 도 3의 복수의 메모리 블록들(BLK1 ~ BLKz) 중 하나에 대응할 수 있다. 메모리 블록(BLKa)은 기판(SUB)에 대해 수직 방향(VD)으로 형성되어 있다. 기판(SUB)은 제1 도전형(예를 들어, p 타입)을 가지며, 기판(SUB) 상에 제2 수평 방향(HD2)을 따라 신장된다. 일 실시예에서, 제2 도전형(예를 들어, n 타입)의 불순물들이 도핑된 공통 소스 라인(CLS)이 기판(SUB)에 제공될 수 있다. 일 실시예에서, 기판(SUB)은 폴리실리콘으로 구현될 수 있고, 기판(SUB) 상에 평판(plate)형의 공통 소스 라인(CSL)이 배치될 수도 있다. 기판(SUB) 상에, 제2 수평 방향(HD2)을 따라 신장되는 복수의 절연막들(IL)이 수직 방향(VD)을 따라 순차적으로 제공되며, 복수의 절연막들(IL)은 수직 방향(VD)을 따라 특정 거리만큼 이격된다. 예를 들어, 복수의 절연막들(IL)은 실리콘 산화물과 같은 절연 물질을 포함할 수 있다.
기판(SUB) 상에, 제1 수평 방향(HD1)을 따라 순차적으로 배치되며, 수직 방향(VD)을 따라 복수의 절연막들(IL)을 관통하는 복수의 필라들(pillars)(P)이 제공된다. 예를 들어, 복수의 필라들(P)은 복수의 절연막들(IL)을 관통하여 기판(SUB)과 컨택할 것이다. 구체적으로, 각 필라(P)의 표면층(surface layer)(S)은 제1 타입을 갖는 실리콘 물질을 포함할 수 있고, 채널 영역으로 기능할 수 있다. 이에 따라, 일부 실시예들에서, 필라(P)는 채널 구조물 또는 수직 채널 구조물이라고 지칭할 수 있다. 한편, 각 필라(P)의 내부층(I)은 실리콘 산화물과 같은 절연 물질 또는 에어 갭(air gap)을 포함할 수 있다.
절연막들(IL), 필라들(P) 및 기판(SUB)의 노출된 표면을 따라 전하 저장층(charge storage layer, CS)이 제공된다. 전하 저장층(CS)은 게이트 절연층(또는 '터널링 절연층'이라고 지칭함), 전하 트랩층 및 블로킹 절연층을 포함할 수 있다. 예를 들어, 전하 저장층(CS)은 ONO(oxide-nitride-oxide) 구조를 가질 수 있다. 또한, 전하 저장층(CS)의 노출된 표면 상에, 그라운드 선택 라인(GSL) 스트링 선택 라인(SSL) 및 워드 라인들(WL1 ~ WL8)과 같은 게이트 전극(GE)이 제공된다.
복수의 필라들(P) 상에는 드레인 컨택들 또는 드레인들(DR)이 각각 제공된다. 예를 들어, 드레인들(DR)은 제2 도전형을 갖는 불순물들이 도핑된 실리콘 물질을 포함할 수 있다. 드레인들(DR) 상에, 제1 수평 방향(HD1)으로 신장되고 제2 수평 방향(HD2)을 따라 특정 거리만큼 이격되어 배치된 비트 라인들(BL1 ~ BL3)이 제공된다.
도 7은 본 개시의 일 실시예에 따른 메모리 블록(BLKb)을 나타내는 사시도이다.
도 7을 참조하면, 메모리 블록(BLKb)은 도 3의 복수의 메모리 블록들(BLK1 내지 BLKz) 중 하나에 대응할 수 있다. 또한, 메모리 블록(BLKb)은 도 6의 메모리 블록(BLKa)의 변형 예에 대응하며, 도 6를 참조하여 상술된 내용은 본 실시예에도 적용될 수 있다. 메모리 블록(BLKb)은 기판(SUB)에 대해 수직 방향으로 형성되어 있다. 메모리 블록(BLKb)은 수직 방향(VD)으로 적층된 제1 메모리 스택(ST1) 및 제2 메모리 스택(ST2)을 포함할 수 있다. 그러나, 본 발명은 이에 한정되지 않으며, 메모리 블록(BLKb)은 3개 이상의 메모리 스택들을 포함할 수도 있다.
도 8은 본 개시의 예시적인 실시예에 따른 그룹 설정 예를 나타내는 도면이다. 도 8에서는 메모리 블록이 수직 방향으로 적층된 제1 메모리 스택 및 제2 메모리 스택을 포함하는 경우에서의 그룹 설정 예가 도시된다.
도 8을 참조하면, 제1 메모리 스택과 제2 메모리 스택 각각은 다수의 메모리 셀들 및 이에 연결된 워드라인들을 포함하고, 제1 메모리 스택의 일부의 워드라인들은 스트링 선택 라인(SSL)에 인접하고, 제2 메모리 스택의 일부의 워드라인들은 접지 선택 라인(GSL)에 인접할 수 있다. 이에 따라, 제1 메모리 스택의 일부의 워드라인들은 스트링 선택 라인(SSL)에 인접한 제1 에지 그룹으로 설정될 수 있고, 제2 메모리 스택의 일부의 워드라인들은 접지 선택 라인(GSL)에 인접한 제2 에지 그룹으로 설정될 수 있다.
또한, 제1 메모리 스택의 다른 일부의 워드라인들은 제1 에지 그룹에 비해 센터 영역에 위치하고, 또한 제2 메모리 스택의 다른 일부의 워드라인들은 제2 에지 그룹에 비해 센터 영역에 위치할 수 있으며, 이에 따라 센터 영역은 제1 메모리 스택 및 제2 메모리 스택에 포함된 워드라인들을 포함하도록 설정될 수 있다.
또한, 도 8에 도시된 바와 같이, 점선으로 도시된 워드라인 전압을 기존(또는, 기준) 워드라인 전압으로 가정할 때, 제1 에지 그룹 및 제2 에지 그룹으로 제공되는 워드라인 전압은 센터 그룹으로 제공되는 워드라인 전압에 비해 그 기울기가 크게 설정될 수 있다. 또한, 제1 에지 그룹으로 제공되는 워드라인 전압과 제2 에지 그룹으로 제공되는 워드라인 전압은 그 기울기가 동일하게 설정되거나 상이하게 설정될 수 있을 것이다.
도 9는 본 개시의 예시적인 실시예에 따른 데이터 독출 동작에서의 각종 신호들의 파형을 나타내는 도면이다. 도 9를 참조하면, 비선택 셀 스트링의 스트링 선택 라인(SSL) 및 접지 선택 라인(GSL)으로 제공되는 전압은 각각 제1 스트링 선택 라인 전압(VSSL1), 제1 접지 선택 라인 전압(VGSL1)으로 지칭되고, 선택 셀 스트링의 스트링 선택 라인(SSL) 및 접지 선택 라인(GSL)으로 제공되는 전압은 각각 제2 스트링 선택 라인 전압(VSSL2), 제2 접지 선택 라인 전압(VGSL2)으로 지칭된다.
도 9를 참조하면, 프리 펄스 구간 이후 비선택 셀 스트링의 스트링 선택 라인(SSL) 및 접지 선택 라인(GSL)에 대한 리사이클 구간이 수행될 수 있고, 상기 리사이클 구간에서 비 선택 셀 스트링의 스트링 선택 라인(SSL) 및 접지 선택 라인(GSL)으로 접지전압이 제공될 수 있다.
한편, 본 개시의 예시적인 실시예에서, 프리 펄스 구간 동안(또는, 프리 펄스 구간 및 리사이클 구간) 다수의 워드라인들로 워드라인 전압들이 제공될 수 있고, 예컨대 제1 그룹(G1)의 워드라인들과 제2 그룹(G2)의 워드라인들로 서로 다른 기울기를 갖는 전압이 제공될 수 있다. 예컨대, 기준 워드라인 전압의 변동 특성이 점선으로 도시된 것으로 가정하는 경우, 에지 그룹에 상응하는 제2 그룹(G2)의 워드라인들로는 기준 워드라인 전압 보다 큰 기울기를 갖는 워드라인 전압이 제공되고, 센터 그룹에 상응하는 제1 그룹(G1)의 워드라인들로는 기준 워드라인 전압 보다 작은 기울기를 갖는 워드라인 전압이 제공될 수 있다.
한편, 독출 구간에서는 비선택 워드라인들로는 패스 전압(Vpass)이 인가될 수 있고, 선택 워드라인으로는 선택 워드라인 전압(Vread1, Vread2)이 제공될 수 있다. 예컨대, 각각의 메모리 셀은 다수 비트들의 데이터를 저장할 수 있고, 이에 따라 다수의 문턱전압 산포들의 판별을 위해 선택 워드라인 전압(Vread1, Vread2)은 다양한 레벨들을 가질 수 있다. 또한, 본 개시의 예시적인 실시예에서, 선택 워드라인으로는 프리 펄스 구간 동안 선택 워드라인 전압이 제공되거나, 또는 선택 워드라인이 에지 그룹 또는 센터 그룹에 속함에 따라 상기 선택 워드라인에는 비선택 워드라인에 인가되는 전압과 동일한 전압이 제공될 수 있다. 도 9에 도시된 실시예에서는, 선택 워드라인이 에지 그룹 또는 센터 그룹에 속함에 따라, 서로 다른 기울기를 갖는 워드라인 전압이 제공될 수 있는 경우가 예시된다.
한편, 독출 구간 이후에는 포스트 펄스 구간과 워드라인 리사이클 구간이 수행될 수 있고, 일 예로서 포스트 펄스 구간에서는 선택 워드라인으로 비선택 워드라인과 동일하게 소정 구간 동안 패스 전압(Vpass)이 인가될 수 있고, 그 이후에 워드라인 리사이클 동작이 수행될 수 있다. 워드라인 리사이클 구간에서 각종 라인들에 대한 초기화 동작을 위해 스트링 선택 라인(SSL), 다수의 워드라인들 및 접지 선택 라인(GSL)에 접지 전압이 인가될 수 있다.
도 10 내지 도 12는 본 개시의 예시적인 실시예에 따른 다양한 그룹 설정 예를 나타내는 도면이다. 도 10 내지 도 12에서는 메모리 블록이 수직 방향으로 적층된 제1 메모리 스택 및 제2 메모리 스택을 포함하는 경우가 예시되나, 본 개시의 실시예들은 이에 국한될 필요는 없을 것이다. 또한, 도 10 내지 도 12에서는 각 그룹 별로 제공되는 워드라인 전압(Vwl)과 함께, 소모되는 전류(Igen)의 레벨이 함께 도시된다.
도 10을 참조하면, N 개의 워드라인들은 스트링 선택 라인(SSL)과 접지 선택 라인(GSL) 사이에 위치할 수 있고, 워드라인들의 위치에 기초하여 다수의 그룹들로 분류될 수 있고, 예컨대 제1 내지 제3 그룹들(Group 1 ~ Group 3)로 분류될 수 있다. 제1 그룹(Group 1)은 스트링 선택 라인(SSL)에 인접한 에지 그룹일 수 있고, 제2 그룹(Group 2)은 센터 그룹이고, 제3 그룹(Group 3)은 접지 선택 라인(GSL)에 인접한 에지 그룹일 수 있다.
예시적인 실시예에서, N 개의 워드라인들의 개수에 기초하여 상기한 제1 내지 제3 그룹들(Group 1 ~ Group 3)이 분류될 수 있다. 예컨대, 전체 워드라인들 중 스트링 선택 라인(SSL)에 인접한 N/4 개의 워드라인들이 제1 그룹(Group 1)으로 분류될 수 있고, 또한 접지 선택 라인(GSL)에 인접한 N/4 개의 워드라인들이 제3 그룹(Group 3)으로 분류될 수 있다. 또한, 나머지 N/2 개의 워드라인들은 센터 그룹에 상응하는 제2 그룹(Group 2)으로 분류될 수 있다.
또한, 도 10에 도시된 실시예에서와 같이 제1 그룹(Group 1)과 제3 그룹(Group 3)으로 제공되는 워드라인 전압은 동일한 변동 특성을 가질 수 있으며, 제1 그룹(Group 1)과 제3 그룹(Group 3)으로 제공되는 워드라인 전압의 기울기는 제2 그룹(Group 2)으로 워드라인 전압의 기울기보다 클 수 있다. 또한, 다수의 워드라인들로 제공되는 워드라인 전압들이 동시에 레벨이 급격하게 상승하는 경우가 방지될 수 있으므로, 도 10에 도시된 바와 같이 워드라인 별로 전류 소모 특성이 상이함에 따라 전체 peak ICC 가 상승되는 것이 방지될 수 있다.
한편, 도 11을 참조하면, 스트링 선택 라인(SSL)과 접지 선택 라인(GSL)에 인접한 워드라인들의 특성에 기초하여, 스트링 선택 라인(SSL)에 인접한 워드라인들을 포함하는 그룹과 접지 선택 라인(GSL)에 인접한 워드라인들을 포함하는 그룹으로 제공되는 워드라인 전압들의 변동 특성이 달리 설정되는 경우가 예시된다. 예컨대, 스트링 선택 라인(SSL)에 인접한 N/3 개의 워드라인들이 제1 그룹(Group 1)으로 분류될 수 있고, 또한 접지 선택 라인(GSL)에 인접한 N/6 개의 워드라인들이 제3 그룹(Group 3)으로 분류될 수 있다. 제1 그룹(Group 1)은 제1 에지 그룹에 상응할 수 있고, 제3 그룹(Group 3)은 제2 에지 그룹에 상응할 수 있으며, 또한 나머지 N/2 개의 워드라인들은 센터 그룹에 상응하는 제2 그룹(Group 2)으로 분류될 수 있다.
예시적인 실시예에서, 제1 에지 그룹과 제2 에지 그룹으로 제공되는 워드라인 전압은 서로 상이한 변동 특성을 가질 수 있으며, 일 예로서 제1 그룹(Group 1)으로 제공되는 워드라인 전압의 기울기는 제3 그룹(Group 3)으로 제공되는 워드라인 전압의 기울기보다 클 수 있다. 이에 따라, 프리 펄스 구간에서 스트링 선택 라인(SSL) 측으로 전하가 제거되는 경로(path)가 빠르게 형성될 수 있으며, 전술한 실시예에서와 동일하게 전체 peak ICC 가 상승되는 것이 방지될 수 있다.
한편, 도 12를 참조하면, 다수의 워드라인들에 대해 분류되는 다수의 그룹들에 대해, 각 그룹 별로 워드라인 전압의 변동 특성이 다르게 설정되는 경우가 예시된다.
일 예로서, 스트링 선택 라인(SSL)에 인접한 N/4 개의 워드라인들이 제1 그룹(Group 1)으로 분류될 수 있고, 또한 접지 선택 라인(GSL)에 인접한 N/4 개의 워드라인들이 제4 그룹(Group 4)으로 분류될 수 있다. 제1 그룹(Group 1)은 제1 에지 그룹에 상응할 수 있고, 제4 그룹(Group 4)은 제2 에지 그룹에 상응할 수 있다.
또한, 제1 그룹(Group 1)과 제4 그룹(Group 4) 사이의 워드라인들(예컨대, 센터 영역의 워드라인들)은 적어도 두 개의 센터 그룹으로 분류될 수 있으며, 일 예로서 센터 영역의 워드라인들 중 스트링 선택 라인(SSL)에 가까운 N/3 개의 워드라인들은 제2 그룹(Group 2)으로 분류되고, 접지 선택 라인(GSL)에 가까운 나머지 N/6 개의 워드라인들은 제3 그룹(Group 3)으로 분류될 수 있으며, 제2 그룹(Group 2)은 제1 센터 그룹에 상응할 수 있고, 제3 그룹(Group 3)은 제2 센터 그룹에 상응할 수 있다.
예시적인 실시예에서, 상기 제1 내지 제4 그룹들(Group 1 ~ Group 4)로 제공되는 워드라인 전압들의 변동 특성은 상이하게 설정될 수 있다. 예컨대, 제1 그룹(Group 1)과 제4 그룹(Group 4)으로 제공되는 워드라인 전압의 기울기는 제2 그룹(Group 2)과 제3 그룹(Group 3)으로 제공되는 워드라인 전압의 기울기보다 클 수 있다. 또한, 제1 그룹(Group 1)으로 제공되는 워드라인 전압의 기울기는 제4 그룹(Group 4)으로 제공되는 워드라인 전압의 기울기보다 클 수 있으며, 또한 제2 그룹(Group 2)으로 제공되는 워드라인 전압의 기울기는 제3 그룹(Group 3)으로 제공되는 워드라인 전압의 기울기보다 클 수 있다. 또한, 도 12에 도시된 실시예에서도 그룹 별로 워드라인 전압의 변동 특성이 달리 설정됨에 따라 전체 peak ICC 가 상승되는 것이 방지될 수 있다.
도 13 및 도 14는 본 개시의 예시적인 실시예에 따라 워드라인 전압을 생성하는 예를 나타내는 도면이다.
도 13을 참조하면, 메모리 장치(300)는 제어 로직(310)과 하나 이상의 워드라인 전압 생성기를 포함할 수 있고, 도 13에서는 제1 그룹의 워드라인들로 제1 워드라인 전압(Vwl[1])을 제공하는 제1 전압 생성기(320)와 제2 그룹의 워드라인들로 제2 워드라인 전압(Vwl[2])을 제공하는 제2 전압 생성기(330)가 예시된다. 예컨대, 제1 그룹은 에지 그룹에 해당함에 따라 제1 워드라인 전압(Vwl[1]) 레벨의 기울기는 상대적으로 클 수 있고, 제2 그룹은 센터 그룹에 해당함에 따라 제2 워드라인 전압(Vwl[2]) 레벨의 기울기는 상대적으로 작을 수 있다.
제어 로직(310)는 소정의 저장 회로를 포함할 수 있고, 워드라인 전압의 기울기를 제어하기 위한 각종 정보로서, 스텝 정보(Info_step)와 사이클 정보(Info_cycle)를 저장할 수 있다. 일 예로서, 스텝 정보(Info_step)와 사이클 정보(Info_cycle)는 메모리 장치(300) 내에 불휘발성하게 저장될 수 있고, 메모리 장치(300)의 초기 구동 시에 제어 로직(310) 내의 저장 회로(미도시)에 로딩될 수 있을 것이다. 메모리 장치(300)의 워드라인들이 다수의 그룹들로 분류되는 경우, 상기 다수의 그룹들 각각에 대응하는 스텝 정보(Info_step) 및 사이클 정보(Info_cycle)가 제어 로직(310)에 저장될 수 있을 것이다.
또는, 예시적인 실시예에 따라, 상기 저장 회로(미도시)는 제어 로직(310)의 외부에 배치되어 스텝 정보(Info_step) 및 사이클 정보(Info_cycle)를 저장하고 상기 정보들을 제어 로직(310)으로 제공할 수도 있을 것이다.
제어 로직(310)은 제1 전압 생성기(320)로 제1 기울기 제어신호(Ctrl_vol[G1])를 제공할 수 있고, 또한 제2 전압 생성기(330)로 제2 기울기 제어신호(Ctrl_vol[G2])를 제공할 수 있다. 예컨대, 제어 로직(310)은 상기한 각각의 그룹에 대응하는 스텝 정보(Info_step) 및 사이클 정보(Info_cycle)를 각각의 그룹에 대한 기울기 제어 신호로서 직접 제공할 수 있을 것이다. 또는, 제어 로직(310)은 상기한 각각의 그룹에 대응하는 스텝 정보(Info_step) 및 사이클 정보(Info_cycle)를 처리함으로써, 각각의 워드라인 전압 생성기에 구비되는 기준전압 생성기를 제어하는 기울기 제어 신호를 생성할 수도 있을 것이다.
제1 전압 생성기(320)는 제1 기준전압 생성기(321) 및 제1 앰프(322)를 포함할 수 있고, 제2 전압 생성기(330)는 제2 기준전압 생성기(331) 및 제2 앰프(332)를 포함할 수 있다. 제1 기준전압 생성기(321)는 제1 기울기 제어신호(Ctrl_vol[G1])에 기초하는 파형을 갖는 제1 기준전압(Vref1)을 생성할 수 있고, 제2 기준전압 생성기(331)는 제2 기울기 제어신호(Ctrl_vol[G2])에 기초하는 파형을 갖는 제2 기준전압(Vref2)을 생성할 수 있다. 또한, 제1 앰프(322)는 제1 기준전압(Vref1)을 기초로 에지 그룹의 워드라인들로 제공되는 제1 워드라인 전압(Vwl[1])을 출력할 수 있고, 제2 앰프(332)는 제2 기준전압(Vref2)을 기초로 에지 그룹의 워드라인들로 제공되는 제2 워드라인 전압(Vwl[2])을 출력할 수 있다.
도 13에 도시된 메모리 장치(300)의 동작 예를 도 14를 참조하여 설명하면 다음과 같다.
제1 전압 생성기(320) 및 제2 전압 생성기(330) 각각은 기준전압의 레벨 변화를 기초로 그 기울기가 조절되는 워드라인 전압을 생성할 수 있고, 이에 따라 제1 워드라인 전압(Vwl[1])은 제1 기준전압(Vref1)의 파형에 대응하여 그 기울기가 조절될 수 있고, 또한 제2 워드라인 전압(Vwl[2])은 제2 기준전압(Vref2)의 파형에 대응하여 그 기울기가 조절될 수 있다. 일 예로서, 기준전압의 레벨이 상대적으로 큰 경우, 이에 대응하여 기울기가 상대적으로 큰 워드라인 전압이 생성될 수 있다.
도 14를 참조하면, 소정의 인에이블 신호(Enable)의 활성화 동안 제1 기준전압(Vref1) 및 제2 기준전압(Vref2)의 레벨이 제어될 수 있고, 제1 기준전압(Vref1) 및 제2 기준전압(Vref2) 각각의 전압 변화는, 레벨 변화 양에 상응하는 스텝 정보(Info_step)와 변화 타이밍에 상응하는 사이클 정보(Info_cycle)를 기초로 조절될 수 있다. 도 14의 실시예에서는, 에지 그룹과 센터 그룹에 대응하는 스텝 정보(Info_step)가 상이하게 설정되는 반면, 에지 그룹과 센터 그룹에 대응하는 사이클 정보(Info_cycle)는 동일하게 설정되는 경우가 예시된다. 그러나, 본 개시의 실시예는 이에 국한될 필요가 없으며, 일 예로서 에지 그룹과 센터 그룹에 대응하는 스텝 정보(Info_step)가 상이하게 설정됨과 함께, 에지 그룹과 센터 그룹에 대응하는 사이클 정보(Info_cycle) 또한 상이하게 설정될 수도 있을 것이다. 또는, 에지 그룹과 센터 그룹에 대응하는 스텝 정보(Info_step)는 동일하게 설정되는 반면에, 에지 그룹과 센터 그룹에 대응하는 사이클 정보(Info_cycle)를 상이하게 설정함으로써 제1 기준전압(Vref1)와 제2 기준전압(Vref2)의 전압 변화를 다르게 설정할 수도 있을 것이다.
일 예로서, 워드라인 전압(Vwl)의 레벨이 상승하는 동안 적어도 일부의 구간에서, 에지 그룹에 대응하는 스텝 정보(Info_step(edge))의 값은 센터 그룹에 대응하는 스텝 정보(Info_step(center))의 값보다 클 수 있다. 또한, 사이클 정보(Info_cycle)에 의해 지시되는 타이밍에서, 에지 그룹에 대응하는 스텝 정보(Info_step(edge)) 및 센터 그룹에 대응하는 스텝 정보(Info_step(center))의 값에 따라 제1 기준전압(Vref1) 및 제2 기준전압(Vref2)의 레벨이 다르게 상승될 수 있다. 일 예로서, 사이클 정보(Info_cycle)는 클록 개수에 상응하는 정보일 수 있다.
사이클 정보(Info_cycle)가 7 에 해당함에 따라, 클록 카운팅이 7 에 해당할 때마다 에지 그룹에 대응하는 스텝 정보(Info_step(edge)) 및 센터 그룹에 대응하는 스텝 정보(Info_step(center))가 참조되고, 이에 따라 에지 그룹에 대응하는 제1 기준전압(Vref1)의 레벨이 제2 기준전압(Vref2)의 레벨에 비해 크게 상승할 수 있다. 또한, 사이클 정보(Info_cycle)가 5 에 해당함에 따라, 클록 카운팅이 5 에 해당할 때마다 에지 그룹에 대응하는 스텝 정보(Info_step(edge)) 및 센터 그룹에 대응하는 스텝 정보(Info_step(center))가 참조될 수 있으며, 이후 사이클 정보(Info_cycle)가 10 에 해당함에 따라, 클록 카운팅이 10 에 해당할 때마다 에지 그룹에 대응하는 스텝 정보(Info_step(edge)) 및 센터 그룹에 대응하는 스텝 정보(Info_step(center))가 참조될 수 있다. 이 때, 스텝 정보(Info_step) 및 사이클 정보(Info_cycle)와 무관하게, 워드라인 전압이 타겟 레벨에 도달하면 기준전압의 레벨이 상승하지 않고 고정될 수 있으며, 도 14의 예에서는 제1 기준전압(Vref1)의 레벨이 타겟 레벨에 도달하여 유지되는 경우가 예시된다.
도 15 및 도 16은 본 개시의 다양한 실시예들에 따른 메모리 장치의 동작 예를 나타내는 도면이다. 도 15 및 도 16의 실시예에서는, 프리 펄스 구간 이외에 메모리 동작의 다양한 구간들에서 워드라인 전압의 기울기를 그룹 별로 조절하는 경우가 예시된다. 한편, 도 15 및 도 16의 실시예에 도시된 신호들 중 전술한 도 9의 실시예에서 설명된 동일한 신호에 대해서는 구체적인 설명이 생략된다.
도 15를 참조하면, 독출 동작에서 프리 펄스 구간 및 리사이클 구간에서 그룹 별 워드라인 전압의 조절 예를 나타낸다. 전술한 실시예에서와 같이, 프리 펄스 구간에서 비선택 셀 스트링의 스트링 선택 라인(SSL) 및 접지 선택 라인(GSL)으로 프리 펄스에 상응하는 제1 스트링 선택 라인 전압(VSSL1), 제1 접지 선택 라인 전압(VGSL1)이 제공될 수 있다. 또한, 선택 워드라인 및 비선택 워드라인을 포함하는 워드라인들이 다수의 그룹들로 분류될 수 있고, 에지 그룹에 상응하는 제2 그룹(G2)의 워드라인들로는 상대적으로 큰 기울기를 갖는 워드라인 전압이 제공되고, 센터 그룹에 상응하는 제1 그룹(G1)의 워드라인들로는 상대적으로 작은 기울기를 갖는 워드라인 전압이 제공될 수 있다.
한편, 본 개시의 예시적인 실시예에 따라, 포스트 펄스 구간 이후 워드라인 리사이클 구간이 수행될 수 있고, 상기 워드라인 리사이클 구간 동안 제1 그룹(G1)의 워드라인들 및 제2 그룹(G2)의 워드라인들은 소정의 기울기를 가지며 감소될 수 있다. 전술한 실시예에서와 유사하게, 에지 그룹의 워드라인 전압의 기울기와 센터 그룹의 워드라인 전압의 기울기가 다르게 설정될 수 있으며, 일 예로서 워드라인 리사이클 구간 동안 에지 그룹에 상응하는 제2 그룹(G2)의 워드라인들로는 상대적으로 큰 기울기를 갖는 워드라인 전압이 제공되고, 센터 그룹에 상응하는 제1 그룹(G1)의 워드라인들로는 상대적으로 작은 기울기를 갖는 워드라인 전압이 제공될 수 있다. 상기와 같은 기울기 제어에 기초하여, 독출 동작에서의 워드라인 리사이클 구간의 각종 라인들의 초기화 동작에서의 채널 특성이 제어될 수 있다.
한편, 도 16은 프로그램 동작 시에 본 개시의 실시예들에 따른 그룹 별 워드라인 전압의 제어 예를 나타낸다.
도 16을 참조하면, 프로그램 동작 시에는 비 선택 셀 스트링의 스트링 선택 라인(SSL)으로 제공되는 제1 스트링 선택 라인 전압(VSSL1)은 비활성화되고, 선택 셀 스트링의 스트링 선택 라인(SSL)으로 제공되는 제2 스트링 선택 라인 전압(VSSL2)은 타겟 레벨로 상승할 수 있다. 또한, 프로그램 구간에서 비선택 워드라인으로는 패스 전압이 인가될 수 있고, 선택 워드라인으로는 전압 레벨이 단계적으로 증가하는 프로그램 전압이 제공되며, 접지 선택 라인(GSL)으로 접지전압이 제공될 수 있다.
프로그램 동작이 완료되면 적어도 하나의 워드라인 리사이클 구간이 수행될 수 있고, 예컨대 제1 워드라인 리사이클 구간 동안 워드라인들이 초기화되고, 제2 워드라인 리사이클 구간 동안 제2 스트링 선택 라인 전압(VSSL2)이 초기화될 수 있다. 이 때, 선택 워드라인 및/또는 비선택 워드라인들에 대해 제1 워드라인 리사이클 구간에서 본 개시의 실시예에 따른 기울기 제어 동작이 수행될 수 있고, 도 16에서는 비선택 워드라인들이 적어도 두 개의 그룹들로 분류됨에 따라 그룹 별로 기울기가 다르게 제어되는 예가 도시된다. 예컨대, 에지 그룹에 상응하는 제2 그룹(G2)의 워드라인들로는 상대적으로 큰 기울기를 갖는 워드라인 전압이 제공되고, 센터 그룹에 상응하는 제1 그룹(G1)의 워드라인들로는 상대적으로 작은 기울기를 갖는 워드라인 전압이 제공될 수 있다. 상기와 같은 기울기 제어에 기초하여, 프로그램 동작에서의 워드라인 리사이클 구간의 각종 라인들의 초기화 동작에서의 채널 특성이 제어될 수 있다. 도 16의 실시예에서, 프로그램 동작의 경우 선택 워드라인으로 상대적으로 높은 프로그램 전압(Vpgm)이 인가되고, 워드라인 리사이클 구간이 독출 동작에 비해 상대적으로 긴 구간을 가지므로, 선택 워드라인에 대해서는 그룹 별 기울기 제어가 수행됨이 없이 비선택 워드라인들에 대해서만 그룹별 기울기가 제어되는 경우가 예시된다.
한편, 전술한 실시예들에서는 독출 동작 및 프로그램 동작의 일부 구간에서 본 개시의 실시예들이 적용되는 예가 설명되었으나 본 개시는 이에 국한될 필요가 없다. 예컨대, 메모리 동작과 관련하여 다양한 동작들에 워드라인 셋 업 구간이나 초기화 구간(또는, 리사이클 구간)이 구비될 수 있고, 다양한 구간들에서 본 개시의 실시예들에 따라 그룹 별로 워드라인 전압의 기울기가 조절될 수 있을 것이다.
도 17은 본 개시의 일 실시예에 따라, B-VNAND 구조를 갖는 메모리 장치의 단면도이다. 메모리 장치에 포함되는 비휘발성 메모리가 B-VNAND(Bonding Vertical NAND) 타입의 플래시 메모리로 구현될 경우, 비휘발성 메모리는 도 17에 도시된 구조를 가질 수 있다.
도 17을 참조하면, 메모리 장치(500)의 셀 영역(CELL)은 제1 반도체 층(L1)에 대응하고, 주변 회로 영역(PERI)은 제2 반도체 층(L2)에 대응할 수 있다. 메모리 장치(500)의 주변 회로 영역(PERI)과 셀 영역(CELL) 각각은 외부 패드 본딩 영역(PA), 워드 라인 본딩 영역(WLBA), 및 비트 라인 본딩 영역(BLBA)을 포함할 수 있다. 예를 들어, 도 2의 복수의 워드 라인들(WL), 복수의 스트링 선택 라인들(SSL), 복수의 그라운드 선택 라인들(GSL), 및 메모리 셀 어레이(110)는 제1 반도체 층(L1)에 형성되고, 제어 로직 회로(120), 로우 디코더(130), 전압 생성기(140) 및 페이지 버퍼 회로(150)는 제2 반도체 층(L2)에 형성될 수 있다.
주변 회로 영역(PERI)은 제1 기판(610), 층간 절연층(615), 제1 기판(610)에 형성되는 복수의 회로 소자들(620a, 620b, 620c), 복수의 회로 소자들(620a, 620b, 620c) 각각과 연결되는 제1 메탈층(630a, 630b, 630c), 제1 메탈층(630a, 630b, 630c) 상에 형성되는 제2 메탈층(640a, 640b, 640c)을 포함할 수 있다. 예시적인 실시예에서, 제1 메탈층(630a, 630b, 630c)은 상대적으로 저항이 높은 텅스텐으로 형성될 수 있고, 제2 메탈층(640a, 640b, 640c)은 상대적으로 저항이 낮은 구리로 형성될 수 있다.
본 명세서에서는 제1 메탈층(630a, 630b, 630c)과 제2 메탈층(640a, 640b, 640c)만 도시되나, 이에 한정되는 것은 아니고, 제2 메탈층(640a, 640b, 640c) 상에 적어도 하나 이상의 메탈층이 더 형성될 수도 있다. 제2 메탈층(640a, 640b, 640c)의 상부에 형성되는 하나 이상의 메탈층 중 적어도 일부는, 제2 메탈층(640a, 640b, 640c)을 형성하는 구리보다 더 낮은 저항을 갖는 알루미늄 등으로 형성될 수 있다.
층간 절연층(615)은 복수의 회로 소자들(620a, 620b, 620c), 제1 메탈층(630a, 630b, 630c), 및 제2 메탈층(640a, 640b, 640c)을 커버하도록 제1 기판(610) 상에 배치되며, 실리콘 산화물, 실리콘 질화물 등과 같은 절연 물질을 포함할 수 있다.
워드 라인 본딩 영역(WLBA)의 제2 메탈층(640b) 상에 하부 본딩 메탈(671b, 672b)이 형성될 수 있다. 워드 라인 본딩 영역(WLBA)에서, 주변 회로 영역(PERI)의 하부 본딩 메탈(671b, 672b)은 셀 영역(CELL)의 상부 본딩 메탈(571b, 572b)과 본딩 방식에 의해 서로 전기적으로 연결될 수 있으며, 하부 본딩 메탈(671b, 672b)과 상부 본딩 메탈(571b, 572b)은 알루미늄, 구리, 혹은 텅스텐 등으로 형성될 수 있다.
셀 영역(CELL)은 적어도 하나의 메모리 블록을 제공할 수 있다. 셀 영역(CELL)은 제2 기판(510)과 공통 소스 라인(520)을 포함할 수 있다. 제2 기판(510) 상에는, 제2 기판(510)의 상면에 수직하는 방향(VD)을 따라 복수의 워드 라인들(531~538; 530)이 적층될 수 있다. 워드 라인들(530)의 상부 및 하부 각각에는 스트링 선택 라인들과 그라운드 선택 라인이 배치될 수 있으며, 스트링 선택 라인들과 그라운드 선택 라인 사이에 복수의 워드 라인들(530)이 배치될 수 있다.
비트 라인 본딩 영역(BLBA)에서, 채널 구조물(CH)는 제2 기판(510)의 상면에 수직하는 방향으로 연장되어 워드 라인들(530), 스트링 선택 라인들, 및 그라운드 선택 라인을 관통할 수 있다. 채널 구조물(CH)는 데이터 저장층, 채널층, 및 매립 절연층 등을 포함할 수 있으며, 채널층은 제1 메탈층(550c) 및 제2 메탈층(560c)과 전기적으로 연결될 수 있다. 예를 들어, 제1 메탈층(550c)은 비트 라인 컨택일 수 있고, 제2 메탈층(560c)은 비트 라인일 수 있다. 예시적인 실시예에서, 비트 라인(560c)은 제2 기판(510)의 상면에 평행한 제2 수평 방향(HD2)을 따라 연장될 수 있다.
예시적인 실시예에서, 채널 구조물(CH)와 비트 라인(560c) 등이 배치되는 영역이 비트 라인 본딩 영역(BLBA)으로 정의될 수 있다. 비트 라인(560c)은 비트 라인 본딩 영역(BLBA)에서 주변 회로 영역(PERI)의 페이지 버퍼(593)를 제공하는 회로 소자들(620c)과 전기적으로 연결될 수 있다. 예를 들어, 비트 라인(560c)은 셀 영역(CELL)의 상부 본딩 메탈(571c, 572c)과 연결되며, 상부 본딩 메탈(571c, 572c)은 페이지 버퍼(593)의 회로 소자들(620c)에 연결되는 하부 본딩 메탈(671c, 672c)과 연결될 수 있다. 이에 따라, 페이지 버퍼(593)는 본딩 메탈들(571c, 572c, 671c, 672c)을 통해 비트 라인(560c)에 연결될 수 있다.
일 실시예에서, 메모리 장치(400)는 비트 라인 본딩 영역(BLBA)에 배치된 관통 전극(THV)을 더 포함할 수 있다. 관통 전극(THV)은 워드 라인들(530)을 관통하여 수직 방향(VD)으로 연장될 수 있다. 관통 전극(THV)은 공통 소스 라인(520) 및/또는 상부 기판(510)에 연결될 수 있다. 도시되지는 않았으나, 관통 전극(THV)의 주변에는 절연 링이 배치될 수 있고, 관통 전극(THV)은 워드 라인들(530)과 절연될 수 있다. 관통 전극(THV)은 상부 본딩 메탈(572d) 및 하부 본딩 메탈(672d)을 통해 주변 회로 영역(PERI)에 연결될 수 있다.
워드 라인 본딩 영역(WLBA)에서, 워드 라인들(530)은 제2 기판(510)의 상면에 평행한 제1 수평 방향(HD1)을 따라 연장될 수 있으며, 복수의 셀 컨택 플러그들(541~547; 540)과 연결될 수 있다. 워드 라인들(530)과 셀 컨택 플러그들(540)은, 수직 방향(VD)을 따라 워드 라인들(530) 중 적어도 일부가 서로 다른 길이로 연장되어 제공하는 패드들에서 서로 연결될 수 있다. 워드 라인들(530)에 연결되는 셀 컨택 플러그들(540)의 상부에는 제1 메탈층(550b)과 제2 메탈층(560b)이 차례로 연결될 수 있다. 셀 컨택 플러그들(540)은 워드 라인 본딩 영역(WLBA)에서 셀 영역(CELL)의 상부 본딩 메탈(571b, 572b)과 주변 회로 영역(PERI)의 하부 본딩 메탈(671b, 672b)을 통해 주변 회로 영역(PERI)과 연결될 수 있다.
셀 컨택 플러그들(540)은 주변 회로 영역(PERI)에서 로우 디코더(594)를 제공하는 회로 소자들(620b)과 전기적으로 연결될 수 있다. 예시적인 실시예에서, 로우 디코더(594)를 제공하는 회로 소자들(620b)의 동작 전압은, 페이지 버퍼(593)를 제공하는 회로 소자들(620c)의 동작 전압과 다를 수 있다. 예를 들어, 페이지 버퍼(593)를 제공하는 회로 소자들(620c)의 동작 전압이 로우 디코더(594)를 제공하는 회로 소자들(620b)의 동작 전압보다 클 수 있다.
외부 패드 본딩 영역(PA)에는 공통 소스 라인 컨택 플러그(580)가 배치될 수 있다. 공통 소스 라인 컨택 플러그(580)는 금속, 금속 화합물, 또는 폴리실리콘 등의 도전성 물질로 형성되며, 공통 소스 라인(520)과 전기적으로 연결될 수 있다. 공통 소스 라인 컨택 플러그(580) 상부에는 제1 메탈층(550a)과 제2 메탈층(560a)이 차례로 적층될 수 있다. 예를 들어, 공통 소스 라인 컨택 플러그(580), 제1 메탈층(550a), 및 제2 메탈층(560a)이 배치되는 영역은 외부 패드 본딩 영역(PA)으로 정의될 수 있다.
한편 외부 패드 본딩 영역(PA)에는 입출력 패드들(505, 605)이 배치될 수 있다. 제1 기판(610)의 하부에는 제1 기판(610)의 하면을 덮는 하부 절연막(601) 이 형성될 수 있으며, 하부 절연막(601) 상에 제1 입출력 패드(605)가 형성될 수 있다. 제1 입출력 패드(605)는 제1 입출력 컨택 플러그(603)를 통해 주변 회로 영역(PERI)에 배치되는 복수의 회로 소자들(620a, 620b, 620c) 중 적어도 하나와 연결되며, 하부 절연막(601)에 의해 제1 기판(610)과 분리될 수 있다. 또한, 제1 입출력 컨택 플러그(603)와 제1 기판(610) 사이에는 측면 절연막이 배치되어 제1 입출력 컨택 플러그(603)와 제1 기판(610)을 전기적으로 분리할 수 있다.
제2 기판(510)의 상부에는 제2 기판(510)의 상면을 덮는 상부 절연막(501)이 형성될 수 있으며, 상부 절연막(501) 상에 제2 입출력 패드(505)가 배치될 수 있다. 제2 입출력 패드(505)는 제2 입출력 컨택 플러그(503)를 통해 주변 회로 영역(PERI)에 배치되는 복수의 회로 소자들(620a, 620b, 620c) 중 적어도 하나와 연결될 수 있다.
실시예들에 따라, 제2 입출력 컨택 플러그(503)가 배치되는 영역에는 제2 기판(510) 및 공통 소스 라인(520) 등이 배치되지 않을 수 있다. 또한, 제2 입출력 패드(505)는 제3 방향(Z축 방향)에서 워드 라인들(530)과 오버랩되지 않을 수 있다. 제2 입출력 컨택 플러그(503)는 제2 기판(510)의 상면에 평행한 방향에서 제2 기판(510)과 분리되며, 셀 영역(CELL)의 층간 절연층을 관통하여 제2 입출력 패드(505)에 연결될 수 있다.
실시예들에 따라, 제1 입출력 패드(605)와 제2 입출력 패드(505)는 선택적으로 형성될 수 있다. 예를 들어, 메모리 장치(500)는 제1 기판(610)의 상부에 배치되는 제1 입출력 패드(605)만을 포함하거나, 또는 제2 기판(510)의 상부에 배치되는 제2 입출력 패드(505)만을 포함할 수 있다. 또는, 메모리 장치(500)가 제1 입출력 패드(605)와 제2 입출력 패드(505)를 모두 포함할 수도 있다.
셀 영역(CELL)과 주변 회로 영역(PERI) 각각에 포함되는 외부 패드 본딩 영역(PA)과 비트 라인 본딩 영역(BLBA) 각각에는 최상부 메탈층의 메탈 패턴이 더미 패턴(dummy pattern)으로 존재하거나, 최상부 메탈층이 비어있을 수 있다.
메모리 장치(500)는 외부 패드 본딩 영역(PA)에서, 셀 영역(CELL)의 최상부 메탈층에 형성된 상부 메탈 패턴(572a)에 대응하여 주변 회로 영역(PERI)의 최상부 메탈층에 상부 메탈 패턴(572a)과 동일한 형태의 하부 메탈 패턴(673a)을 형성할 수 있다. 주변 회로 영역(PERI)의 최상부 메탈층에 형성된 하부 메탈 패턴(673a)은 주변 회로 영역(PERI)에서 별도의 콘택과 연결되지 않을 수 있다. 이와 유사하게, 외부 패드 본딩 영역(PA)에서 주변 회로 영역(PERI)의 최상부 메탈층에 형성된 하부 메탈 패턴에 대응하여 셀 영역(CELL)의 상부 메탈층에 주변 회로 영역(PERI)의 하부 메탈 패턴과 동일한 형태의 상부 메탈 패턴을 형성할 수도 있다.
워드 라인 본딩 영역(WLBA)의 제2 메탈층(640b) 상에는 하부 본딩 메탈(471b, 472b)이 형성될 수 있다. 워드 라인 본딩 영역(WLBA)에서, 주변 회로 영역(PERI)의 하부 본딩 메탈(671b, 672b)은 셀 영역(CELL)의 상부 본딩 메탈(571b, 572b)과 본딩 방식에 의해 서로 전기적으로 연결될 수 있다.
또한, 비트 라인 본딩 영역(BLBA)에서, 주변 회로 영역(PERI)의 최상부 메탈층에 형성된 하부 메탈 패턴(652)에 대응하여 셀 영역(CELL)의 최상부 메탈층에 하부 메탈 패턴(652)과 동일한 형태의 상부 메탈 패턴(592)을 형성할 수 있다. 셀 영역(CELL)의 최상부 메탈층에 형성된 상부 메탈 패턴(592) 상에는 콘택을 형성하지 않을 수 있다.
도 18은 본 개시의 일 실시예에 따른 메모리 장치가 적용된 SSD 시스템(1000)을 나타내는 블록도이다.
도 18을 참조하면, SSD 시스템(1000)은 호스트(1100) 및 SSD(1200)를 포함할 수 있다. SSD(1200)는 신호 커넥터를 통해 호스트(1100)와 신호를 주고 받으며, 전원 커넥터를 통해 전원을 입력 받는다. SSD(1200)는 SSD 컨트롤러(1210), 보조 전원 장치(1220) 및 메모리 장치들(1230, 1240, 1250)을 포함할 수 있다. 메모리 장치들(1230, 1240, 1250)은 수직 적층형 NAND 플래시 메모리 장치일 수 있다. 이때, SSD(1200)는 도 1 내지 도 17을 참조하여 상술된 실시예들을 이용하여 구현될 수 있다.
이상에서와 같이 도면과 명세서에서 예시적인 실시예들이 개시되었다. 본 명세서에서 특정한 용어를 사용하여 실시예들을 설명되었으나, 이는 단지 본 개시의 기술적 사상을 설명하기 위한 목적에서 사용된 것이지 의미 한정이나 특허청구범위에 기재된 본 개시의 범위를 제한하기 위하여 사용된 것은 아니다. 그러므로 본 기술분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 개시의 진정한 기술적 보호범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해져야 할 것이다.

Claims (20)

  1. 메모리 장치에 있어서,
    다수의 셀 스트링들을 포함하고, 각각의 셀 스트링은 수직하게 배치되는 스트링 선택 트랜지스터, 다수의 메모리 셀들 및 접지 선택 트랜지스터를 포함하고, 상기 스트링 선택 트랜지스터는 스트링 선택 라인에 연결되고, 상기 다수의 메모리 셀들은 다수의 워드라인들에 연결되며, 상기 접지 선택 트랜지스터는 접지 선택 라인에 연결되는 메모리 셀 어레이;
    상기 다수의 워드라인들로 제공되는 워드라인 전압을 생성하는 전압 생성 회로; 및
    상기 전압 생성 회로로부터 제공되는 상기 워드라인 전압의 레벨 변동 특성을 조절하는 기울기 제어 신호를 출력하는 제어 로직을 구비하고,
    상기 다수의 셀 스트링들 중 제1 셀 스트링은, 상기 스트링 선택 라인에 인접한 하나 이상의 워드라인들을 포함하는 제1 에지 그룹과, 상기 접지 선택 라인에 인접한 하나 이상의 워드라인들을 포함하는 제2 에지 그룹 및 상기 제1 에지 그룹과 상기 제2 에지 그룹 사이의 하나 이상의 워드라인들을 포함하는 센터 그룹을 포함하고,
    상기 메모리 장치의 독출 동작의 프리 펄스 구간 동안, 상기 전압 생성 회로는 상기 기울기 제어 신호에 응답하여 제1 기울기를 갖는 제1 워드라인 전압을 상기 제1 에지 그룹의 워드라인들로 제공하고, 상기 제1 기울기보다 작은 제2 기울기를 갖는 제2 워드라인 전압을 상기 센터 그룹의 워드라인들로 제공하는 것을 특징으로 하는 메모리 장치.
  2. 제1항에 있어서,
    상기 제1 셀 스트링은 수직하게 적층된 제1 메모리 스택 및 제2 메모리 스택을 포함하고,
    상기 제1 에지 그룹은 상기 제1 메모리 스택의 상기 스트링 선택 라인에 인접하게 배치된 워드라인들을 포함하고, 상기 제2 에지 그룹은 상기 제2 메모리 스택의 접지 선택 라인에 인접하게 배치된 워드라인들을 포함하며,
    상기 센터 그룹은 상기 제1 메모리 스택에 배치된 워드라인들 및 상기 제2 메모리 스택에 배치된 워드라인들을 함께 포함하는 것을 특징으로 하는 메모리 장치.
  3. 제1항에 있어서,
    상기 전압 생성 회로는 제3 기울기를 갖는 제3 워드라인 전압을 상기 제2 에지 그룹의 워드라인들로 제공하고,
    상기 제1 제1 기울기와 상기 제3 기울기는 서로 동일한 것을 특징으로 하는 메모리 장치.
  4. 제1항에 있어서,
    상기 전압 생성 회로는 제3 기울기를 갖는 제3 워드라인 전압을 상기 제2 에지 그룹의 워드라인들로 제공하고,
    상기 제3 기울기는 상기 제1 기울기 보다 작고, 상기 제2 기울기보다 큰 것을 특징으로 하는 메모리 장치.
  5. 제1항에 있어서,
    상기 센터 그룹은, 상기 제1 에지 그룹에 인접한 제1 센터 그룹과 상기 제2 에지 그룹에 인접한 제2 센터 그룹을 포함하고,
    상기 제1 센터 그룹과 상기 제2 센터 그룹으로는 서로 다른 기울기를 갖는 워드라인 전압이 인가되는 것을 특징으로 하는 메모리 장치.
  6. 제1항에 있어서,
    상기 제1 셀 스트링은 N 개의 워드라인들을 포함하고(단, N 은 2 이상의 정수),
    상기 제1 에지 그룹은 N/4 개의 워드라인들을 포함하고, 상기 센터 그룹은 N/2 개의 워드라인들을 포함하며, 상기 제2 에지 그룹은 N/4 개의 워드라인들을 포함하는 것을 특징으로 하는 메모리 장치.
  7. 제1항에 있어서,
    상기 전압 생성 회로는, 상기 제1 에지 그룹으로 상기 제1 워드라인 전압을 제공하는 제1 전압 생성기와, 상기 센터 그룹으로 상기 제2 워드라인 전압을 제공하는 제2 전압 생성기를 포함하고,
    상기 제1 전압 생성기와 상기 제2 전압 생성기는 상기 제어 로직으로부터 서로 다른 기울기 제어 신호에 응답하여 서로 기울기가 상이한 상기 제1 워드라인 전압 및 상기 제2 워드라인 전압을 생성하는 것을 특징으로 하는 메모리 장치.
  8. 제1항에 있어서,
    상기 제1 전압 생성기와 상기 제2 전압 생성기 각각은, 기준전압을 생성하는 기준전압 생성기와, 상기 기준전압의 변동 특성을 기초로 기울기가 조절되는 워드라인 전압을 생성하는 앰프를 포함하고,
    상기 기울기 제어 신호는 상기 기준전압의 변동 특성을 조절하기 위한 스텝 정보 및 사이클 정보 중 적어도 하나를 포함하는 것을 특징으로 하는 메모리 장치.
  9. 제8항에 있어서,
    상기 스텝 정보는 상기 기준전압의 상승 레벨 값을 나타내는 정보이고, 상기 사이클 정보는 상기 기준전압의 레벨 변동 구간을 나타내는 정보인 것을 특징으로 하는 메모리 장치.
  10. 제1항에 있어서,
    상기 독출 동작은 독출 구간 이후에 워드라인들을 초기화하는 워드라인 리사이클 구간을 포함하고,
    상기 워드라인 리사이클 구간 동안, 상기 제1 워드라인 전압의 기울기와 상기 제2 워드라인 전압의 기울기는 서로 상이한 것을 특징으로 하는 메모리 장치.
  11. 제1항에 있어서,
    상기 메모리 장치의 프로그램 동작은, 프로그램 구간 이후에 워드라인들을 초기화하는 워드라인 리사이클 구간을 포함하고,
    상기 워드라인 리사이클 구간 동안, 상기 제1 워드라인 전압의 기울기와 상기 제2 워드라인 전압의 기울기는 서로 상이한 것을 특징으로 하는 메모리 장치.
  12. 제1항에 있어서,
    상기 제1 셀 스트링은 선택 셀 스트링이고, 상기 다수의 셀 스트링들 중 제2 셀 스트링은 비선택 셀 스트링이며,
    상기 프리 펄스 구간 이후, 상기 제1 셀 스트링의 상기 스트링 선택 라인으로는 소정의 전원전압이 인가되고, 상기 제2 셀 스트링의 상기 스트링 선택 라인으로는 접지전압이 인가되는 것을 특징으로 하는 메모리 장치.
  13. 메모리 장치에 있어서,
    다수의 셀 스트링들을 포함하고, 각각의 셀 스트링은 수직하게 배치되는 스트링 선택 트랜지스터, 다수의 메모리 셀들 및 접지 선택 트랜지스터를 포함하고, 상기 스트링 선택 트랜지스터는 스트링 선택 라인에 연결되고, 상기 다수의 메모리 셀들은 다수의 워드라인들에 연결되며, 상기 접지 선택 트랜지스터는 접지 선택 라인에 연결되는 메모리 셀 어레이; 및
    상기 다수의 워드라인들로 제공되는 워드라인 전압을 생성하는 전압 생성 회로를 구비하고,
    상기 다수의 워드라인들은, 상기 스트링 선택 라인 또는 상기 접지 선택 라인에 인접한 정도에 따라 다수의 그룹들로 분류되고,
    상기 메모리 장치의 프로그램 동작 또는 독출 동작의 제1 구간에서, 상기 전압 생성 회로는 상기 다수의 그룹들에 대해 서로 다른 값의 기울기를 갖는 워드라인 전압들을 제공하는 것을 특징으로 하는 메모리 장치.
  14. 제13항에 있어서,
    상기 다수의 그룹들은, 상기 스트링 선택 라인에 인접한 하나 이상의 워드라인들을 포함하는 제1 에지 그룹과, 상기 접지 선택 라인에 인접한 하나 이상의 워드라인들을 포함하는 제2 에지 그룹과, 상기 제1 에지 그룹과 상기 제2 에지 그룹 사이의 하나 이상의 워드라인들을 포함하는 센터 그룹을 포함하는 것을 특징으로 하는 메모리 장치.
  15. 제14항에 있어서,
    상기 제1 구간은 상기 독출 동작에서의 프리 펄스 구간에 상응하고,
    상기 프리 펄스 구간 동안, 제1 기울기를 갖는 제1 워드라인 전압이 상기 제1 에지 그룹의 워드라인들로 제공되고, 상기 제1 기울기보다 작은 제2 기울기를 갖는 제2 워드라인 전압이 상기 센터 그룹의 워드라인들로 제공되는 것을 특징으로 하는 메모리 장치.
  16. 제15항에 있어서,
    상기 프리 펄스 구간 동안, 상기 제1 기울기를 갖는 제3 워드라인 전압이 상기 제2 에지 그룹의 워드라인들로 제공되는 것을 특징으로 하는 메모리 장치.
  17. 제14항에 있어서,
    상기 제1 구간은 상기 독출 동작에서의 워드라인 리사이클 구간에 상응하고,
    상기 워드라인 리사이클 구간 동안, 제1 기울기를 갖는 제1 워드라인 전압이 상기 제1 에지 그룹의 워드라인들로 제공되고, 상기 제1 기울기보다 작은 제2 기울기를 갖는 제2 워드라인 전압이 상기 센터 그룹의 워드라인들로 제공되는 것을 특징으로 하는 메모리 장치.
  18. 제14항에 있어서,
    상기 제1 구간은 상기 프로그램 동작에서의 워드라인 리사이클 구간에 상응하고,
    상기 워드라인 리사이클 구간 동안, 제1 기울기를 갖는 제1 워드라인 전압이 상기 제1 에지 그룹의 워드라인들로 제공되고, 상기 제1 기울기보다 작은 제2 기울기를 갖는 제2 워드라인 전압이 상기 센터 그룹의 워드라인들로 제공되는 것을 특징으로 하는 메모리 장치.
  19. 메모리 장치의 동작방법에 있어서,
    상기 메모리 장치는 메모리 셀 어레이를 포함하고, 상기 메모리 셀 어레이는 다수의 셀 스트링들을 포함하고, 각각의 셀 스트링은 수직하게 배치되는 스트링 선택 트랜지스터, 다수의 메모리 셀들 및 접지 선택 트랜지스터를 포함하고, 상기 스트링 선택 트랜지스터는 스트링 선택 라인에 연결되고, 상기 다수의 메모리 셀들은 다수의 워드라인들에 연결되며, 상기 접지 선택 트랜지스터는 접지 선택 라인에 연결되고,
    상기 메모리 장치의 초기 구동 동작에서, 상기 워드라인들에 대한 그룹 정보를 기초로 하여 상기 워드라인들로 제공되는 워드라인 전압 레벨의 변동 특성을 설정하는 단계;
    상기 메모리 장치의 독출 동작의 프리 펄스 구간에서, 상기 워드라인들 중 상기 스트링 선택 라인에 인접한 하나 이상의 워드라인들을 포함하는 제1 에지 그룹으로 제1 기울기를 갖는 제1 워드라인 전압을 제공하는 단계;
    상기 프리 펄스 구간에서, 상기 워드라인들 중 상기 접지 선택 라인에 인접한 하나 이상의 워드라인들을 포함하는 제2 에지 그룹으로 제2 기울기를 갖는 제2 워드라인 전압을 제공하는 단계; 및
    상기 프리 펄스 구간에서, 상기 제1 에지 그룹과 상기 제2 에지 그룹 사이의 하나 이상의 워드라인들을 포함하는 센터 그룹으로 제3 기울기를 갖는 제3 워드라인 전압을 제공하는 단계를 구비하고,
    상기 제1 기울기 및 상기 제2 기울기는 상기 제3 기울기보다 큰 것을 특징으로 하는 메모리 장치의 동작방법.
  20. 제19항에 있어서,
    상기 제1 기울기 및 상기 제2 기울기는 서로 동일한 것을 특징으로 하는 메모리 장치의 동작방법.
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