KR20230072364A - Nonvolatile memory device and driving method thereof - Google Patents

Abstract

A non-volatile memory device and a driving method thereof are provided. The non-volatile memory device includes: a memory cell array including a plurality of memory cells connected to a plurality of word lines; a plurality of first pass transistors connected to one side of each of the plurality of word lines; a plurality of second pass transistors connected to the other side of each of the plurality of word lines; a voltage generator generating a plurality of operating voltages for driving the memory cell array; a first switch circuit connecting the plurality of first pass transistors and the voltage generator; and a second switch circuit connecting the plurality of second pass transistors and the voltage generator.

Description

비휘발성 메모리 장치 및 이의 구동 방법{NONVOLATILE MEMORY DEVICE AND DRIVING METHOD THEREOF}Non-volatile memory device and its driving method {NONVOLATILE MEMORY DEVICE AND DRIVING METHOD THEREOF}

본 발명은 비휘발성 메모리 장치 및 이의 구동 방법에 관한 것이다.The present invention relates to a non-volatile memory device and a driving method thereof.

반도체 장치는 다양한 공정들 통해 제조된다. 반도체 설계 기술이 발전하면서, 반도체를 제조하기 위한 공정들의 수, 또는 각 공정의 복잡도, 또는 반도체 장치의 집적도가 증가하고 있다. 이에 따라, 반도체 제조 과정에서 다양한 불량들(defects) 또는 불량들(faults)이 발생할 수 있다. 따라서 상기 다양한 불량들을 검출하는 방법이 연구되고 있다.Semiconductor devices are manufactured through various processes. As semiconductor design technology develops, the number of processes for manufacturing semiconductors, the complexity of each process, or the degree of integration of semiconductor devices increases. Accordingly, various defects or faults may occur in the semiconductor manufacturing process. Therefore, a method of detecting the various defects is being studied.

본 발명이 해결하고자 하는 기술적 과제는 그라운드 선택 라인, 워드 라인 및 스트링 선택 라인의 양측에서 전압이 인가되는 비휘발성 메모리 장치를 제공하는 것이다.A technical problem to be solved by the present invention is to provide a non-volatile memory device in which voltage is applied from both sides of a ground select line, a word line, and a string select line.

본 발명이 해결하고자 하는 기술적 과제는 그라운드 선택 라인, 워드 라인 및 스트링 선택 라인의 양측에서 전압이 인가되고 불량을 검출할 수 있는 비휘발성 메모리 장치를 제공하는 것이다.A technical problem to be solved by the present invention is to provide a nonvolatile memory device in which a voltage is applied to both sides of a ground select line, a word line, and a string select line and a defect can be detected.

본 발명이 해결하고자 하는 기술적 과제는 그라운드 선택 라인, 워드 라인 및 스트링 선택 라인의 양측에서 전압이 인가되는 비휘발성 메모리 장치의 구동 방법을 제공하는 것이다.A technical problem to be solved by the present invention is to provide a method of driving a non-volatile memory device in which voltage is applied from both sides of a ground select line, a word line, and a string select line.

본 발명이 해결하고자 하는 기술적 과제는 그라운드 선택 라인, 워드 라인 및 스트링 선택 라인의 양측에서 전압이 인가되고 불량을 검출할 수 있는 비휘발성 메모리 장치의 구동 방법을 제공하는 것이다.A technical problem to be solved by the present invention is to provide a method of driving a nonvolatile memory device capable of detecting a defect in which voltage is applied to both sides of a ground select line, a word line, and a string select line.

본 발명의 기술적 과제들은 이상에서 언급한 기술적 과제로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.The technical problems of the present invention are not limited to the technical problems mentioned above, and other technical problems not mentioned will be clearly understood by those skilled in the art from the following description.

상기 기술적 과제를 달성하기 위한 본 발명의 몇몇 실시예에 따른 비휘발성 메모리 장치는, 복수의 워드 라인에 연결된 복수의 메모리 셀들을 포함하는 메모리 셀 어레이, 각각의 복수의 워드 라인의 일측에 연결된 복수의 제1 패스 트랜지스터, 각각의 복수의 워드 라인의 타측에 연결된 복수의 제2 패스 트랜지스터, 메모리 셀 어레이를 구동하기 위한 복수의 동작 전압을 생성하는 전압 생성기, 복수의 제1 패스 트랜지스터와 전압 생성기를 연결하는 제1 스위치 회로, 및 복수의 제2 패스 트랜지스터와 전압 생성기를 연결하는 제2 스위치 회로를 포함한다.A non-volatile memory device according to some embodiments of the present invention for achieving the above technical problem is a memory cell array including a plurality of memory cells connected to a plurality of word lines, a plurality of memory cells connected to one side of each of the plurality of word lines. A first pass transistor, a plurality of second pass transistors connected to the other side of each of the plurality of word lines, a voltage generator generating a plurality of operating voltages for driving the memory cell array, connecting the plurality of first pass transistors to the voltage generator and a second switch circuit connecting a plurality of second pass transistors and a voltage generator.

상기 기술적 과제를 달성하기 위한 본 발명의 몇몇 실시예에 따른 비휘발성 메모리 장치는, 복수의 워드 라인에 연결된 복수의 메모리 셀들을 포함하는 메모리 셀 어레이, 각각의 복수의 워드 라인에 인가되는 복수의 제1 동작 전압을 생성하는 전압 생성기, 및 제1 모드에서, 복수의 워드 라인의 일측과 복수의 워드 라인의 타측 중 어느 하나에 제1 동작 전압을 인가하고, 제2 모드에서, 복수의 워드 라인의 일측과 복수의 워드 라인의 타측에 각각 동작 전압을 인가하는 스위치 회로를 포함한다.A non-volatile memory device according to some embodiments of the present invention for achieving the above technical problem is a memory cell array including a plurality of memory cells connected to a plurality of word lines, and a plurality of second words applied to each of the plurality of word lines. A voltage generator that generates one operating voltage, and in a first mode, applies the first operating voltage to one of one side of a plurality of word lines and the other side of the plurality of word lines, and in a second mode, a voltage generator of a plurality of word lines A switch circuit for applying operating voltages to one side and the other side of the plurality of word lines, respectively.

상기 기술적 과제를 달성하기 위한 본 발명의 몇몇 실시예에 따른 비휘발성 메모리 장치의 구동 방법은, 기판과 복수의 비트 라인 사이에 연결된 복수의 낸드 스트링을 포함하는 메모리 셀 어레이를 포함하는 비휘발성 메모리 장치의 구동 방법에 있어서, 복수의 낸드 스트링 중 선택된 셀 스트링에 대응하는 비트 라인을 프리차하고, 선택된 낸드 스트링에 대응하는 그라운드 선택 라인의 일측과 타측 및 선택된 낸드 스트링에 대응하는 스트링 선택 라인의 일측과 타측에 각각 그라운드 선택 전압 및 스트링 선택 전압을 제공하고, 제1 모드에서 선택된 낸드 스트링의 복수의 워드 라인의 일측과 타측 중 어느 하나에 워드 라인 전압을 제공하고, 제2 모드에서 선택된 낸드 스트링의 복수의 워드 라인의 일측과 타측에 각각 워드 라인 전압을 제공하는 것을 포함한다.A method of driving a non-volatile memory device according to some embodiments of the present invention for achieving the above technical problem is a non-volatile memory device including a memory cell array including a plurality of NAND strings connected between a substrate and a plurality of bit lines In the driving method, a bit line corresponding to a cell string selected from among a plurality of NAND strings is preloaded, one side and the other side of a ground selection line corresponding to the selected NAND string and one side of the string selection line corresponding to the selected NAND string A ground selection voltage and a string selection voltage are provided to the other side, respectively, a word line voltage is provided to either one side or the other side of a plurality of word lines of a NAND string selected in the first mode, and a plurality of NAND strings selected in the second mode and providing word line voltages to one side and the other side of the word line, respectively.

기타 실시예들의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.Details of other embodiments are included in the detailed description and drawings.

도 1은 본 발명의 하나의 실시 예에 따른 스토리지 장치를 나타내는 블록도이다.
도 2는 도 1의 비휘발성 메모리 장치를 나타내는 예시적인 블록도이다.
도 3 몇몇 실시예에 따른 비휘발성 메모리 장치에 적용될 수 있는 3D V-NAND 구조에 대해 설명하기 위한 도면이다.
도 4는 몇몇 실시예에 따른 비휘발성 메모리 장치를 설명하기 위한 도면이다.
도 5 내지 도 8은 몇몇 실시예에 따른 비휘발성 메모리 장치의 동작을 설명하기 위한 도면들이다.
도 9 및 도 10은 몇몇 실시예에 따른 비휘발성 메모리 장치에서 불량을 검출하는 방법을 설명하기 위한 도면이다.
도 11 및 도 12는 몇몇 실시예에 따른 비휘발성 메모리 장치에서 불량을 검출하는 방법을 설명하기 위한 도면이다.
도 13 및 도 14는 몇몇 실시예에 따른 비휘발성 메모리 장치에서 불량을 검출하는 방법을 설명하기 위한 도면이다.
도 15는 몇몇 실시예에 따른 비휘발성 메모리 장치를 설명하기 위한 도면이다.
도 16은 도 4에서 비휘발성 메모리 장치의 리드 동작을 설명하기 위한 도면이다.
도 17은 몇몇 실시예에 따른 호스트-스토리지 시스템(10)을 나타내는 블록도이다.1 is a block diagram illustrating a storage device according to an exemplary embodiment of the present invention.
FIG. 2 is an exemplary block diagram illustrating the nonvolatile memory device of FIG. 1 .
3 is a diagram for explaining a 3D V-NAND structure applicable to a nonvolatile memory device according to some embodiments.
4 is a diagram for describing a nonvolatile memory device according to some embodiments.
5 to 8 are diagrams for describing an operation of a nonvolatile memory device according to some embodiments.
9 and 10 are diagrams for explaining a method of detecting a defect in a nonvolatile memory device according to some embodiments.
11 and 12 are diagrams for describing a method of detecting a defect in a nonvolatile memory device according to some embodiments.
13 and 14 are diagrams for explaining a method of detecting a defect in a nonvolatile memory device according to some embodiments.
15 is a diagram for describing a nonvolatile memory device according to some embodiments.
FIG. 16 is a diagram for explaining a read operation of the nonvolatile memory device in FIG. 4 .
17 is a block diagram illustrating a host-storage system 10 according to some embodiments.

도 1은 본 발명의 하나의 실시 예에 따른 스토리지 장치를 나타내는 블록도이다. 1 is a block diagram illustrating a storage device according to an exemplary embodiment of the present invention.

도 1을 참조하면, 스토리지 장치(100)는 비휘발성 메모리 장치(120) 및 스토리지 컨트롤러(110)를 포함할 수 있다. 스토리지 장치(100)는 복수의 채널들(CH1~CHm)을 지원할 수 있고, 비휘발성 메모리 장치(120)와 스토리지 컨트롤러(110)는 복수의 채널들(CH1~CHm)을 통해 연결될 수 있다. 예를 들어, 스토리지 장치(100)는 SSD(Solid State Drive)와 같은 스토리지 장치로 구현될 수 있다.Referring to FIG. 1 , a storage device 100 may include a nonvolatile memory device 120 and a storage controller 110 . The storage device 100 may support a plurality of channels CH1 to CHm, and the nonvolatile memory device 120 and the storage controller 110 may be connected through a plurality of channels CH1 to CHm. For example, the storage device 100 may be implemented as a storage device such as a solid state drive (SSD).

비휘발성 메모리 장치(120)는 복수의 비휘발성 메모리 장치들(NVM11~NVMmn)을 포함할 수 있다. 비휘발성 메모리 장치들(NVM11~NVMmn) 각각은 대응하는 웨이(way)를 통해 복수의 채널들(CH1~CHm) 중 하나에 연결될 수 있다. 예를 들어, 비휘발성 메모리 장치들(NVM11~NVM1n)은 웨이들(W11~W1n)을 통해 제1 채널(CH1)에 연결되고, 비휘발성 메모리 장치들(NVM21~NVM2n)은 웨이들(W21~W2n)을 통해 제2 채널(CH2)에 연결될 수 있다. 예시적인 실시 예에서, 비휘발성 메모리 장치들(NVM11~NVMmn) 각각은 스토리지 컨트롤러(110)로부터의 개별적인 명령에 따라 동작할 수 있는 임의의 메모리 단위로 구현될 수 있다. 예를 들어, 비휘발성 메모리 장치들(NVM11~NVMmn) 각각은 칩(chip) 또는 다이(die)로 구현될 수 있으나, 본 발명이 이에 한정되는 것은 아니다.The nonvolatile memory device 120 may include a plurality of nonvolatile memory devices NVM11 to NVMmn. Each of the nonvolatile memory devices NVM11 to NVMmn may be connected to one of the plurality of channels CH1 to CHm through a corresponding way. For example, the nonvolatile memory devices NVM11 to NVM1n are connected to the first channel CH1 through ways W11 to W1n, and the nonvolatile memory devices NVM21 to NVM2n are connected to ways W21 to W1n. W2n) may be connected to the second channel CH2. In an exemplary embodiment, each of the nonvolatile memory devices NVM11 to NVMmn may be implemented as an arbitrary memory unit capable of operating according to individual commands from the storage controller 110 . For example, each of the nonvolatile memory devices NVM11 to NVMmn may be implemented as a chip or die, but the present invention is not limited thereto.

스토리지 컨트롤러(110)는 복수의 채널들(CH1~CHm)을 통해 비휘발성 메모리 장치(120)와 신호들을 송수신할 수 있다. 예를 들어, 스토리지 컨트롤러(110)는 채널들(CH1~CHm)을 통해 비휘발성 메모리 장치(120)로 커맨드들(CMDa~CMDm), 어드레스들(ADDRa~ADDRm), 및 데이터(DATAa~DATAm)를 비휘발성 메모리 장치(120)로 전송하거나, 비휘발성 메모리 장치(120)로부터 데이터(DATAa~DATAm)를 수신할 수 있다.The storage controller 110 may transmit and receive signals to and from the nonvolatile memory device 120 through a plurality of channels CH1 to CHm. For example, the storage controller 110 sends commands CMDa to CMDm, addresses ADDRa to ADDRm, and data DATAa to DATAm to the nonvolatile memory device 120 through channels CH1 to CHm. may be transmitted to the non-volatile memory device 120 or data DATAa to DATAm may be received from the non-volatile memory device 120 .

스토리지 컨트롤러(110)는 각각의 채널을 통해 해당 채널에 연결된 비휘발성 메모리 장치들(NVM11~NVMmn) 중 하나를 선택하고, 선택된 비휘발성 메모리 장치와 신호들을 송수신할 수 있다. 예를 들어, 스토리지 컨트롤러(110)는 제1 채널(CH1)에 연결된 비휘발성 메모리 장치들(NVM11~NVM1n) 중 비휘발성 메모리 장치(NVM11)를 선택할 수 있다. 스토리지 컨트롤러(110)는 선택된 비휘발성 메모리 장치(NVM11)로 제1 채널(CH1)을 통해 커맨드(CMDa), 어드레스(ADDRa), 및 데이터(DATAa)를 전송하거나, 선택된 비휘발성 메모리 장치(NVM11)로부터 데이터(DATAa)를 수신할 수 있다.The storage controller 110 may select one of nonvolatile memory devices (NVM11 to NVMmn) connected to a corresponding channel through each channel and transmit/receive signals to and from the selected nonvolatile memory device. For example, the storage controller 110 may select the nonvolatile memory device NVM11 from among the nonvolatile memory devices NVM11 to NVM1n connected to the first channel CH1 . The storage controller 110 transmits the command CMDa, address ADDRa, and data DATAa to the selected nonvolatile memory device NVM11 through the first channel CH1, or transmits the selected nonvolatile memory device NVM11. Data DATAa may be received from

스토리지 컨트롤러(110)는 서로 다른 채널들을 통해 비휘발성 메모리 장치(120)와 신호들을 병렬적으로 송수신할 수 있다. 예를 들어, 스토리지 컨트롤러(110)는 제1 채널(CH1)을 통해 비휘발성 메모리 장치(120)로 커맨드(CMDa)를 전송하는 동안 제2 채널(CH2)을 통해 비휘발성 메모리 장치(120)로 커맨드(CMDb)를 전송할 수 있다. 예를 들어, 스토리지 컨트롤러(110)는 제1 채널(CH1)을 통해 비휘발성 메모리 장치(120)로부터 데이터(DATAa)를 수신하는 동안 제2 채널(CH2)을 통해 비휘발성 메모리 장치(120)로부터 데이터(DATAb)를 수신할 수 있다.The storage controller 110 may transmit and receive signals to and from the nonvolatile memory device 120 in parallel through different channels. For example, the storage controller 110 transmits the command CMDa to the nonvolatile memory device 120 through the first channel CH1 while transmitting the command CMDa to the nonvolatile memory device 120 through the second channel CH2. A command (CMDb) may be transmitted. For example, while the storage controller 110 receives data DATAa from the nonvolatile memory device 120 through a first channel CH1 , the storage controller 110 receives data DATAa from the nonvolatile memory device 120 through a second channel CH2 . Data DATAb may be received.

스토리지 컨트롤러(110)는 비휘발성 메모리 장치(120)의 전반적인 동작을 제어할 수 있다. 스토리지 컨트롤러(110)는 채널들(CH1~CHm)로 신호를 전송하여 채널들(CH1~CHm)에 연결된 비휘발성 메모리 장치들(NVM11~NVMmn) 각각을 제어할 수 있다. 예를 들어, 스토리지 컨트롤러(110)는 제1 채널(CH1)로 커맨드(CMDa) 및 어드레스(ADDRa)를 전송하여 비휘발성 메모리 장치들(NVM11~NVM1n) 중 선택된 하나를 제어할 수 있다.The storage controller 110 may control overall operations of the nonvolatile memory device 120 . The storage controller 110 may control each of the nonvolatile memory devices NVM11 to NVMmn connected to the channels CH1 to CHm by transmitting signals to the channels CH1 to CHm. For example, the storage controller 110 may transmit the command CMDa and the address ADDRa through the first channel CH1 to control the selected one of the nonvolatile memory devices NVM11 to NVM1n.

비휘발성 메모리 장치들(NVM11~NVMmn) 각각은 스토리지 컨트롤러(110)의 제어에 따라 동작할 수 있다. 예를 들어, 비휘발성 메모리 장치(NVM11)는 제1 채널(CH1)로 제공되는 커맨드(CMDa), 어드레스(ADDRa)에 따라, 데이터(DATAa)를 프로그램할 수 있다. 예를 들어, 비휘발성 메모리 장치(NVM21)는 제2 채널(CH2)로 제공되는 커맨드(CMDb) 및 어드레스(ADDRb)에 따라 데이터(DATAb)를 독출하고, 독출된 데이터(DATAb)를 스토리지 컨트롤러(110)로 전송할 수 있다.Each of the nonvolatile memory devices NVM11 to NVMmn may operate under the control of the storage controller 110 . For example, the nonvolatile memory device NVM11 may program the data DATAa according to the command CMDa and the address ADDRa provided through the first channel CH1. For example, the nonvolatile memory device NVM21 reads data DATAb according to the command CMDb and address ADDRb provided through the second channel CH2, and transfers the read data DATAb to the storage controller ( 110) can be transmitted.

도 1에는 비휘발성 메모리 장치(120)가 m개의 채널을 통해 스토리지 컨트롤러(110)와 통신하고, 비휘발성 메모리 장치(120)가 각각의 채널에 대응하여 n개의 비휘발성 메모리 장치를 포함하는 것으로 도시되나, 채널들의 개수와 하나의 채널에 연결된 비휘발성 메모리 장치의 개수는 다양하게 변경될 수 있다.1 shows that the nonvolatile memory device 120 communicates with the storage controller 110 through m channels, and the nonvolatile memory device 120 includes n nonvolatile memory devices corresponding to each channel. However, the number of channels and the number of non-volatile memory devices connected to one channel may be variously changed.

도 2는 도 1의 비휘발성 메모리 장치를 나타내는 예시적인 블록도이다.FIG. 2 is an exemplary block diagram illustrating the nonvolatile memory device of FIG. 1 .

도 2를 참조하면, 비휘발성 메모리 장치(120)는 제어 로직 회로(220), 메모리 셀 어레이(230), 페이지 버퍼부(240), 전압 생성기(250), 및 로우 디코더(260)를 포함할 수 있다. 비휘발성 메모리 장치(120)는 메모리 인터페이스 회로(210), 컬럼 로직, 프리-디코더, 온도 센서, 커맨드 디코더, 어드레스 디코더 등을 더 포함할 수 있다.Referring to FIG. 2 , the nonvolatile memory device 120 may include a control logic circuit 220, a memory cell array 230, a page buffer unit 240, a voltage generator 250, and a row decoder 260. can The nonvolatile memory device 120 may further include a memory interface circuit 210, a column logic, a pre-decoder, a temperature sensor, a command decoder, an address decoder, and the like.

제어 로직 회로(220)는 비휘발성 메모리 장치(120) 내의 각종 동작을 전반적으로 제어할 수 있다. 제어 로직 회로(220)는 메모리 인터페이스 회로(210)로부터의 커맨드(CMD) 및/또는 어드레스(ADDR)에 응답하여 각종 제어 신호들을 출력할 수 있다. 예를 들어, 제어 로직 회로(220)는 전압 제어 신호(CTRL_vol), 로우 어드레스(X-ADDR), 컬럼 어드레스(Y-ADDR) 및 스위치 제어 신호(SC)를 출력할 수 있다.The control logic circuit 220 may generally control various operations within the nonvolatile memory device 120 . The control logic circuit 220 may output various control signals in response to the command CMD and/or the address ADDR from the memory interface circuit 210 . For example, the control logic circuit 220 may output a voltage control signal CTRL_vol, a row address X-ADDR, a column address Y-ADDR, and a switch control signal SC.

메모리 셀 어레이(230)는 복수의 메모리 블록들(BLK1 내지 BLKz)을 포함할 수 있고(z는 양의 정수), 복수의 메모리 블록들(BLK1 내지 BLKz) 각각은 복수의 메모리 셀들을 포함할 수 있다. 메모리 셀 어레이(230)는 비트 라인들(BL)을 통해 페이지 버퍼부(240)에 연결될 수 있고, 워드 라인들(WL), 스트링 선택 라인들(SSL), 및 그라운드 선택 라인들(GSL)을 통해 로우 디코더(260)에 연결될 수 있다.The memory cell array 230 may include a plurality of memory blocks BLK1 to BLKz (z is a positive integer), and each of the plurality of memory blocks BLK1 to BLKz may include a plurality of memory cells. there is. The memory cell array 230 may be connected to the page buffer unit 240 through bit lines BL, and may include word lines WL, string select lines SSL, and ground select lines GSL. It can be connected to the row decoder 260 through

예시적인 실시 예에서, 메모리 셀 어레이(230)는 3차원 메모리 셀 어레이를 포함할 수 있고, 3차원 메모리 셀 어레이는 복수의 낸드 스트링들을 포함할 수 있다. 각 낸드 스트링은 기판 위에 수직으로 적층된 워드 라인들에 각각 연결된 메모리 셀들을 포함할 수 있다. 예시적인 실시 예에서, 메모리 셀 어레이(230)는 2차원 메모리 셀 어레이를 포함할 수 있고, 2차원 메모리 셀 어레이는 행 및 열 방향을 따라 배치된 복수의 낸드 스트링들을 포함할 수 있다.In an exemplary embodiment, the memory cell array 230 may include a 3D memory cell array, and the 3D memory cell array may include a plurality of NAND strings. Each NAND string may include memory cells respectively connected to word lines vertically stacked on a substrate. In an exemplary embodiment, the memory cell array 230 may include a 2D memory cell array, and the 2D memory cell array may include a plurality of NAND strings disposed along row and column directions.

페이지 버퍼부(240)는 복수의 페이지 버퍼들(PB1 내지 PBn)을 포함할 수 있고(n은 3 이상의 정수), 복수의 페이지 버퍼들(PB1 내지 PBn)은 복수의 비트 라인들(BL)을 통해 메모리 셀들과 각각 연결될 수 있다. 페이지 버퍼부(240)는 컬럼 어드레스(Y-ADDR)에 응답하여 비트 라인들(BL) 중 적어도 하나의 비트 라인을 선택할 수 있다. 페이지 버퍼부(240)는 동작 모드에 따라 기입 드라이버 또는 감지 증폭기로서 동작할 수 있다. 예를 들어, 프로그램 동작 시, 페이지 버퍼부(240)는 선택된 비트 라인으로 프로그램될 데이터에 대응하는 비트 라인 전압을 인가할 수 있다. 리드 동작 시, 페이지 버퍼부(240)는 선택된 비트 라인의 전류 또는 전압을 감지하여 메모리 셀에 저장된 데이터를 감지할 수 있다. The page buffer unit 240 may include a plurality of page buffers PB1 to PBn (n is an integer greater than or equal to 3), and the plurality of page buffers PB1 to PBn may include a plurality of bit lines BL. It may be connected to each of the memory cells through. The page buffer unit 240 may select at least one bit line from among the bit lines BL in response to the column address Y-ADDR. The page buffer unit 240 may operate as a write driver or a sense amplifier according to an operation mode. For example, during a program operation, the page buffer unit 240 may apply a bit line voltage corresponding to data to be programmed to a selected bit line. During a read operation, the page buffer unit 240 may detect data stored in a memory cell by sensing a current or voltage of a selected bit line.

전압 생성기(250)는 전압 제어 신호(CTRL_vol)를 기반으로 프로그램, 리드, 및 소거 동작들을 수행하기 위한 다양한 종류의 전압들을 생성할 수 있다. 예를 들어, 전압 생성기(250)는 워드 라인 전압(VWL)으로서 프로그램 전압, 리드 전압, 프로그램 검증 전압, 소거 전압 등을 생성할 수 있다.The voltage generator 250 may generate various types of voltages for performing program, read, and erase operations based on the voltage control signal CTRL_vol. For example, the voltage generator 250 may generate a program voltage, a read voltage, a program verify voltage, an erase voltage, and the like as the word line voltage VWL.

로우 디코더(260)는 로우 어드레스(X-ADDR)에 응답하여 복수의 워드 라인들(WL) 중 하나를 선택할 수 있고, 복수의 스트링 선택 라인들(SSL) 중 하나를 선택할 수 있다. 로우 디코더(260)는 스위치 제어 신호(SC)에 응답하여 선택된 워드 라인과 전압 생성기(250)를 연결할 수 있다. 예를 들어, 프로그램 동작 시, 로우 디코더(260)는 선택된 워드 라인으로 프로그램 전압 및 프로그램 검증 전압을 인가하고, 리드 동작 시, 선택된 워드 라인으로 리드 전압을 인가할 수 있다.The row decoder 260 may select one of the plurality of word lines WL and select one of the plurality of string select lines SSL in response to the row address X-ADDR. The row decoder 260 may connect the selected word line and the voltage generator 250 in response to the switch control signal SC. For example, during a program operation, the row decoder 260 may apply a program voltage and a program verify voltage to a selected word line, and during a read operation, may apply a read voltage to the selected word line.

도 3 몇몇 실시예에 따른 비휘발성 메모리 장치에 적용될 수 있는 3D V-NAND 구조에 대해 설명하기 위한 도면이다. 스토리지 장치의 스토리지 모듈이 3D V-NAND 타입의 플래시 메모리로 구현될 경우, 스토리지 모듈을 구성하는 복수의 메모리 블록 각각은 도 3에 도시된 것과 같은 등가 회로로 표현될 수 있다.3 is a diagram for explaining a 3D V-NAND structure applicable to a nonvolatile memory device according to some embodiments. When a storage module of a storage device is implemented as a 3D V-NAND type flash memory, each of a plurality of memory blocks constituting the storage module may be expressed as an equivalent circuit as shown in FIG. 3 .

도 3에 도시된 메모리 블록(BLKi)은 기판 상에 삼차원 구조로 형성되는 삼차원 메모리 블록을 나타낸다. 예를 들어, 메모리 블록(BLKi)에 포함되는 복수의 메모리 낸드 스트링들은 상기 기판과 수직한 방향으로 형성될 수 있다.The memory block BLKi shown in FIG. 3 represents a three-dimensional memory block formed in a three-dimensional structure on a substrate. For example, a plurality of memory NAND strings included in the memory block BLKi may be formed in a direction perpendicular to the substrate.

도 3을 참조하면, 메모리 블록(BLKi)은 비트 라인들(BL1, BL2, BL3)과 공통 소스 라인(CSL) 사이에 연결되는 복수의 메모리 낸드 스트링들(NS11~NS33)을 포함할 수 있다. 복수의 메모리 낸드 스트링들(NS11~NS33) 각각은 스트링 선택 트랜지스터(SST), 복수의 메모리 셀들(MC1, MC2, ..., MC8) 및 접지 선택 트랜지스터(GST)를 포함할 수 있다. 도 7에는 복수의 메모리 낸드 스트링들(NS11~NS33) 각각이 8개의 메모리 셀들(MC1, MC2, ..., MC8)을 포함하는 것으로 도시되어 있으나, 반드시 이에 한정되는 것은 아니다.Referring to FIG. 3 , the memory block BLKi may include a plurality of memory NAND strings NS11 to NS33 connected between the bit lines BL1 , BL2 , and BL3 and the common source line CSL. Each of the plurality of memory NAND strings NS11 to NS33 may include a string select transistor SST, a plurality of memory cells MC1, MC2, ..., MC8, and a ground select transistor GST. 7 shows that each of the plurality of memory NAND strings NS11 to NS33 includes eight memory cells MC1, MC2, ..., MC8, but is not necessarily limited thereto.

스트링 선택 트랜지스터(SST)는 상응하는 스트링 선택 라인(SSL1, SSL2, SSL3)에 연결될 수 있다. 복수의 메모리 셀들(MC1, MC2, ..., MC8)은 각각 상응하는 게이트 라인(GTL1, GTL2, ..., GTL8)에 연결될 수 있다. 게이트 라인(GTL1, GTL2, ..., GTL8)은 워드 라인들에 해당할 수 있으며, 게이트 라인(GTL1, GTL2, ..., GTL8)의 일부는 더미 워드 라인에 해당할 수 있다. 접지 선택 트랜지스터(GST)는 상응하는 그라운드 선택 라인(GSL1, GSL2, GSL3)에 연결될 수 있다. 스트링 선택 트랜지스터(SST)는 상응하는 비트 라인(BL1, BL2, BL3)에 연결되고, 접지 선택 트랜지스터(GST)는 공통 소스 라인(CSL)에 연결될 수 있다. The string select transistor SST may be connected to corresponding string select lines SSL1 , SSL2 , and SSL3 . The plurality of memory cells MC1 , MC2 , ..., MC8 may be connected to corresponding gate lines GTL1 , GTL2 , ... , and GTL8 , respectively. The gate lines GTL1 , GTL2 , ..., GTL8 may correspond to word lines, and some of the gate lines GTL1 , GTL2 , ... , GTL8 may correspond to dummy word lines. The ground select transistor GST may be connected to corresponding ground select lines GSL1 , GSL2 , and GSL3 . The string select transistor SST may be connected to corresponding bit lines BL1 , BL2 , and BL3 , and the ground select transistor GST may be connected to the common source line CSL.

동일 높이의 워드 라인(예를 들면, WL1)은 공통으로 연결되고, 그라운드 선택 라인(GSL1, GSL2, GSL3) 및 스트링 선택 라인(SSL1, SSL2, SSL3)은 각각 분리될 수 있다. 도 3에는 메모리 블록(BLK)이 여덟 개의 게이트 라인(GTL1, GTL2, ..., GTL8) 및 세 개의 비트 라인들(BL1, BL2, BL3)에 연결되는 것으로 도시되어 있으나, 반드시 이에 한정되는 것은 아니다.Word lines (eg, WL1) having the same height may be commonly connected, and ground select lines GSL1, GSL2, and GSL3 and string select lines SSL1, SSL2, and SSL3 may be separated from each other. Although the memory block BLK is shown in FIG. 3 as being connected to eight gate lines GTL1, GTL2, ..., GTL8 and three bit lines BL1, BL2, and BL3, it is not necessarily limited thereto. no.

도 4는 몇몇 실시예에 따른 비휘발성 메모리 장치를 설명하기 위한 도면이다. 도 4는 도 3의 메모리 블록(BLKi) 중 낸드 스트링(NS11)을 예로 들어 설명한다. 도 4의 워드 라인(WL1~WL8)은 도 3의 게이트 라인(GTL1~GTL8)에 해당한다. 낸드 스트링(NS11)에 대한 설명은 낸드 스트링(NS12, NS13, NS21, NS22, NS23, NS31, NS32, NS33)에 적용될 수 있다. 도 4에서 전압 생성기(250)를 나눠서 도시하였으나 이는 설명의 편의를 위한 것일 뿐, 전압 생성기(250)는 하나로 구성될 수 있다.4 is a diagram for describing a nonvolatile memory device according to some embodiments. FIG. 4 illustrates the NAND string NS11 of the memory block BLKi of FIG. 3 as an example. Word lines WL1 to WL8 of FIG. 4 correspond to gate lines GTL1 to GTL8 of FIG. 3 . Description of the NAND string NS11 may be applied to the NAND strings NS12, NS13, NS21, NS22, NS23, NS31, NS32, and NS33. In FIG. 4 , the voltage generator 250 is divided, but this is only for convenience of description, and the voltage generator 250 may be configured as one.

도 2 및 도 4를 참조하면, 몇몇 실시예에 따른 비휘발성 메모리 장치에서, 로우 디코더(260)는 제1 패스 회로(261), 제2 패스 회로(262), 제1 스위치 회로(263), 제2 스위치 회로(264) 및 블록 디코더(266)를 포함할 수 있다.2 and 4 , in a nonvolatile memory device according to some embodiments, a row decoder 260 includes a first pass circuit 261, a second pass circuit 262, a first switch circuit 263, A second switch circuit 264 and a block decoder 266 may be included.

제1 패스 회로(261)는 복수의 제1 패스 트랜지스터(PT10~PT19)를 포함할 수 있다. 복수의 제1 패스 트랜지스터(PT10~PT19)의 각각은 그라운드 선택 라인(GSL1), 복수의 워드 라인(WL1~WL8) 및 스트링 선택 라인(SSL1)의 각각의 일측에 연결될 수 있다. The first pass circuit 261 may include a plurality of first pass transistors PT10 to PT19. Each of the plurality of first pass transistors PT10 to PT19 may be connected to one side of each of the ground select line GSL1 , the plurality of word lines WL1 to WL8 , and the string select line SSL1 .

제2 패스 회로(262)는 복수의 제2 패스 트랜지스터(PT20~PT29)를 포함할 수 있다. 복수의 제2 패스 트랜지스터(PT20~PT29)의 각각은 그라운드 선택 라인(GSL1), 복수의 워드 라인(WL1~WL8) 및 스트링 선택 라인(SSL1)의 각각의 타측에 연결될 수 있다.The second pass circuit 262 may include a plurality of second pass transistors PT20 to PT29. Each of the plurality of second pass transistors PT20 to PT29 may be connected to the other side of each of the ground selection line GSL1 , the plurality of word lines WL1 to WL8 , and the string selection line SSL1 .

제1 패스 트랜지스터(PT10)는 그라운드 선택 라인(GSL1)의 일측에 연결될 수 있고 제2 패스 트랜지스터(PT20)는 그라운드 선택 라인(GSL1)의 타측에 연결될 수 있다. 제1 패스 트랜지스터(PT11~PT18)의 각각은 워드 라인(WL1~WL8)의 각각의 일측에 연결될 수 있고, 제2 패스 트랜지스터(PT21~PT28)의 각각은 워드 라인(WL1~WL8)의 각각의 타측에 연결될 수 있다. 제1 패스 트랜지스터(PT19)는 스트링 선택 라인(SSL1)의 일측에 연결될 수 있고 제2 패스 트랜지스터(PT29)는 스트링 선택 라인(SSL1)의 타측에 연결될 수 있다. The first pass transistor PT10 may be connected to one side of the ground select line GSL1 and the second pass transistor PT20 may be connected to the other side of the ground select line GSL1. Each of the first pass transistors PT11 to PT18 may be connected to one side of each of the word lines WL1 to WL8, and each of the second pass transistors PT21 to PT28 may be connected to each of the word lines WL1 to WL8. It can be connected to the other side. The first pass transistor PT19 may be connected to one side of the string select line SSL1 and the second pass transistor PT29 may be connected to the other side of the string select line SSL1.

복수의 제1 패스 트랜지스터(PT10~PT19)의 게이트와 복수의 제2 패스 트랜지스터(PT20~PT29)의 게이트는 블록 선택 신호(BS)에 연결될 수 있다. 복수의 제1 패스 트랜지스터(PT10~PT19)는 블록 선택 신호(BS)에 응답하여 그라운드 선택 라인(GSL1), 복수의 워드 라인(WL1~WL8) 및 스트링 선택 라인(SSL1)의 일측과 제1 스위치 회로(263)를 연결할 수 있다. 복수의 제2 패스 트랜지스터(PT20~PT29)는 블록 선택 신호(BS)에 응답하여 그라운드 선택 라인(GSL1), 복수의 워드 라인(WL1~WL8) 및 스트링 선택 라인(SSL1)의 타측과 제2 스위치 회로(264)를 연결할 수 있다.Gates of the plurality of first pass transistors PT10 to PT19 and gates of the plurality of second pass transistors PT20 to PT29 may be connected to the block selection signal BS. The plurality of first pass transistors PT10 to PT19 are connected to one side of the ground selection line GSL1, the plurality of word lines WL1 to WL8, and the string selection line SSL1 and the first switch in response to the block selection signal BS. Circuit 263 can be connected. The plurality of second pass transistors PT20 to PT29 are connected to the second switch and the other side of the ground selection line GSL1, the plurality of word lines WL1 to WL8, and the string selection line SSL1 in response to the block selection signal BS. Circuit 264 can be connected.

제1 스위치 회로(263)는 스위치 제어 신호(SC)에 응답하여 인에이블되고, 제1 패스 회로(261)와 전압 생성기(250)를 연결할 수 있다. 제1 스위치 회로(263)는 복수의 제1 스위치(SW10~SW19)를 포함할 수 있다. 복수의 제1 스위치(SW10~SW19)의 각각은 스위치 제어 신호(SC)에 응답하여 복수의 제1 패스 트랜지스터(PT10~PT19)의 각각과 전압 생성기(250)를 연결할 수 있다.The first switch circuit 263 is enabled in response to the switch control signal SC, and may connect the first pass circuit 261 and the voltage generator 250 . The first switch circuit 263 may include a plurality of first switches SW10 to SW19. Each of the plurality of first switches SW10 to SW19 may connect each of the plurality of first pass transistors PT10 to PT19 and the voltage generator 250 in response to the switch control signal SC.

제2 스위치 회로(264)는 스위치 제어 신호(SC)에 응답하여 인에이블되고, 제2 패스 회로(262)와 전압 생성기(250)를 연결할 수 있다. 제2 스위치 회로(264)는 복수의 제2 스위치(SW20~SW29)를 포함할 수 있다. 복수의 제2 스위치(SW20~SW29)의 각각은 스위치 제어 신호(SC)에 응답하여 복수의 제2 패스 트랜지스터(PT20~PT29)의 각각과 전압 생성기(250)를 연결할 수 있다. The second switch circuit 264 is enabled in response to the switch control signal SC, and may connect the second pass circuit 262 and the voltage generator 250 . The second switch circuit 264 may include a plurality of second switches SW20 to SW29. Each of the plurality of second switches SW20 to SW29 may connect each of the plurality of second pass transistors PT20 to PT29 and the voltage generator 250 in response to the switch control signal SC.

전압 생성기(250)는 다양한 동작 전압들을 생성할 수 있다. 예를 들어, 전압 생성기(250)는 그라운드 선택 전압(VG1), 제1 내지 제8 워드 라인 전압(VW1~VW8) 및 스트링 선택 전압(VS1)을 생성할 수 있다. The voltage generator 250 may generate various operating voltages. For example, the voltage generator 250 may generate a ground select voltage VG1 , first to eighth word line voltages VW1 to VW8 , and a string select voltage VS1 .

그라운드 선택 라인(GSL1)은 제1 스위치(SW10) 및 제1 패스 트랜지스터(PT10)를 통해 일측에서 그라운드 선택 전압(VG1)을 제공받고, 제2 스위치(SW20) 및 제2 패스 트랜지스터(PT20)를 통해 타측에서 그라운드 선택 전압(VG1)을 제공받을 수 있다. 제1 내지 제8 워드 라인(WL1~WL8)의 각각은 제1 스위치(SW11~SW18) 각각 및 제1 패스 트랜지스터(PT11~PT18) 각각을 통해 일측에서 제1 내지 제8 워드 라인 전압(VW1~VW8)의 각각을 제공받고, 제2 스위치(SW21~SW28) 각각 및 제2 패스 트랜지스터(PT21~PT28) 각각을 통해 타측에서 제1 내지 제8 워드 라인 전압(VW1~VW8)의 각각을 제공받을 수 있다. 스트링 선택 라인(SSL1)은 제1 스위치(SW19) 및 제1 패스 트랜지스터(PT19)를 통해 일측에서 스트링 선택 전압(VS1)을 제공받고, 제2 스위치(SW29) 및 제2 패스 트랜지스터(PT29)를 통해 타측에서 스트링 선택 전압(VS1)을 제공받을 수 있다. The ground select line GSL1 receives the ground select voltage VG1 from one side through the first switch SW10 and the first pass transistor PT10, and passes through the second switch SW20 and the second pass transistor PT20. Through this, the ground selection voltage (VG1) can be provided from the other side. Each of the first to eighth word lines WL1 to WL8 is connected to the first to eighth word line voltages VW1 to WL8 at one side through each of the first switches SW11 to SW18 and each of the first pass transistors PT11 to PT18. VW8), and receive each of the first to eighth word line voltages VW1 to VW8 from the other side through each of the second switches SW21 to SW28 and each of the second pass transistors PT21 to PT28. can The string select line SSL1 receives the string select voltage VS1 at one side through the first switch SW19 and the first pass transistor PT19, and receives the second switch SW29 and the second pass transistor PT29. Through this, the string selection voltage VS1 may be provided from the other side.

블록 디코더(266)는 선택된 메모리 블록을 선택하기 위한 블록 선택 신호(BS)를 생성할 수 있다. 블록 선택 신호(BS)는 제1 패스 회로(261) 및 제2 패스 회로(262)로 제공될 수 있다.The block decoder 266 may generate a block selection signal BS for selecting the selected memory block. The block selection signal BS may be provided to the first pass circuit 261 and the second pass circuit 262 .

몇몇 실시예에 따른 비휘발성 메모리 장치에서, 그라운드 선택 라인(GSL1), 복수의 워드 라인(WL1~WL8) 및 스트링 선택 라인(SSL1)은 제1 패스 회로(261), 제2 패스 회로(262), 제1 스위치 회로(263) 및 제2 스위치 회로(264)에 의해 양측(즉, 일측과 타측)에서 각각 구동될 수 있다. 이에 따라 그라운드 선택 라인(GSL1), 복수의 워드 라인(WL1~WL8) 및 스트링 선택 라인(SSL1)으로 제공되는 동작 전압이 보다 빠르게 전달될 수 있다. In the nonvolatile memory device according to some embodiments, the ground select line GSL1, the plurality of word lines WL1 to WL8, and the string select line SSL1 include a first pass circuit 261 and a second pass circuit 262 , can be driven on both sides (ie, one side and the other side) by the first switch circuit 263 and the second switch circuit 264, respectively. Accordingly, the operating voltage provided to the ground selection line GSL1, the plurality of word lines WL1 to WL8, and the string selection line SSL1 may be transferred more quickly.

제1 패스 회로(261) 및 제2 패스 회로(262)가 하나의 스위치 회로를 통해 전압 생성기(250)와 연결되는 경우, 그라운드 선택 라인(GSL1), 복수의 워드 라인(WL1~WL8) 및 스트링 선택 라인(SSL1)의 양측으로 동시에 동작 전압이 인가되므로 어느 한 측의 불량을 검출하기 어렵다. 상기 불량은 예를 들어, 그라운드 선택 라인(GSL1), 복수의 워드 라인(WL1~WL8) 및 스트링 선택 라인(SSL1)의 일측 또는 타측으로부터 상기 하나의 스위치 회로까지의 경로에서 발생하는 불량을 의미할 수 있다.When the first pass circuit 261 and the second pass circuit 262 are connected to the voltage generator 250 through one switch circuit, a ground select line GSL1, a plurality of word lines WL1 to WL8, and a string Since the operating voltage is simultaneously applied to both sides of the selection line SSL1, it is difficult to detect a defect on either side. The defect may refer to a defect occurring in a path from one or the other side of the ground selection line GSL1, the plurality of word lines WL1 to WL8, and the string selection line SSL1 to the one switch circuit, for example. can

하지만, 몇몇 실시예에 따른 비휘발성 메모리 장치에서 제1 패스 회로(261) 및 제2 패스 회로(262)는 제1 스위치 회로(263) 및 제2 스위치 회로(264)에 의해 각각 동작 전압이 제공될 수 있다. 따라서 상기 불량을 검출할 수 있다. 이하 도 9 내지 도 14를 이용하여 자세히 설명한다.However, in the nonvolatile memory device according to some embodiments, the first pass circuit 261 and the second pass circuit 262 are supplied with operating voltages by the first switch circuit 263 and the second switch circuit 264, respectively. It can be. Therefore, the defect can be detected. Hereinafter, it will be described in detail using FIGS. 9 to 14 .

도 5 내지 도 8은 몇몇 실시예에 따른 비휘발성 메모리 장치의 동작을 설명하기 위한 도면들이다. 도 5 내지 도 8은 도 4의 워드 라인(WL1)을 예로 들어 설명한다. 제1 워드 라인(WL1)에 대한 설명은 그라운드 선택 라인(GSL1), 워드 라인(WL2~WL8) 및 스트링 선택 라인(SSL)에 적용될 수 있다.5 to 8 are diagrams for describing an operation of a nonvolatile memory device according to some embodiments. 5 to 8 will be described using the word line WL1 of FIG. 4 as an example. Description of the first word line WL1 may be applied to the ground select line GSL1 , the word lines WL2 to WL8 , and the string select line SSL.

도 5를 참조하면, 제1 스위치(SW11) 및 제2 스위치(SW21)는 제1 제어 신호(SC1)에 응답하여 제1 모드로 동작할 수 있다. 제1 스위치(SW11)는 제1 제어 신호(SC1)에 의해 인에이블되고, 제2 스위치(SW21)는 제1 제어 신호(SC1)에 의해 디스에이블될 수 있다. 이에 따라 워드 라인(WL1)의 일측은 전압 생성기(250)와 연결되어 워드 라인 전압(VW1)을 제공받고, 워드 라인(WL1)의 타측은 전압 생성기(250)와 연결되지 않아 워드 라인 전압(VW1)을 제공받지 않는다. Referring to FIG. 5 , the first switch SW11 and the second switch SW21 may operate in the first mode in response to the first control signal SC1. The first switch SW11 may be enabled by the first control signal SC1, and the second switch SW21 may be disabled by the first control signal SC1. Accordingly, one side of the word line WL1 is connected to the voltage generator 250 to receive the word line voltage VW1, and the other side of the word line WL1 is not connected to the voltage generator 250 to receive the word line voltage VW1. ) is not provided.

도 6을 참조하면, 제1 스위치(SW11) 및 제2 스위치(SW21)는 제2 제어 신호(SC2)에 응답하여 제2 모드로 동작할 수 있다. 제1 스위치(SW11)는 제2 제어 신호(SC2)에 의해 디스에이블되고, 제2 스위치(SW21)는 제2 제어 신호(SC2)에 의해 인에이블될 수 있다. 이에 따라 워드 라인(WL1)의 일측은 전압 생성기(250)와 연결되지 않아 워드 라인 전압(VW1)을 제공받지 않고, 워드 라인(WL1)의 타측은 전압 생성기(250)와 연결되어 워드 라인 전압(VW1)을 제공받는다.Referring to FIG. 6 , the first switch SW11 and the second switch SW21 may operate in the second mode in response to the second control signal SC2. The first switch SW11 may be disabled by the second control signal SC2, and the second switch SW21 may be enabled by the second control signal SC2. Accordingly, one side of the word line WL1 is not connected to the voltage generator 250 so that the word line voltage VW1 is not provided, and the other side of the word line WL1 is connected to the voltage generator 250 so that the word line voltage ( VW1) is provided.

도 7을 참조하면, 제1 스위치(SW11) 및 제2 스위치(SW21)는 제3 제어 신호(SC3)에 응답하여 제3 모드로 동작할 수 있다. 제1 스위치(SW11)는 제3 제어 신호(SC3)에 의해 인에이블되고, 제2 스위치(SW21)는 제3 제어 신호(SC3)에 의해 인에이블될 수 있다. 이에 따라 워드 라인(WL1)의 일측 및 타측은 각각 전압 생성기(250)와 연결되어 워드 라인 전압(VW1)을 각각 제공받는다.Referring to FIG. 7 , the first switch SW11 and the second switch SW21 may operate in the third mode in response to the third control signal SC3. The first switch SW11 may be enabled by the third control signal SC3, and the second switch SW21 may be enabled by the third control signal SC3. Accordingly, one side and the other side of the word line WL1 are connected to the voltage generator 250 to receive the word line voltage VW1 , respectively.

도 8을 참조하면, 제1 스위치(SW11) 및 제2 스위치(SW21)는 제4 제어 신호(SC4)에 응답하여 제4 모드로 동작할 수 있다. 제1 스위치(SW11)는 제4 제어 신호(SC4)에 의해 디스에이블되고, 제2 스위치(SW21)는 제4 제어 신호(SC4)에 의해 디스에이블될 수 있다. 이에 따라 워드 라인(WL1)의 일측 및 타측은 각각 전압 생성기(250)와 연결되지 않아 워드 라인 전압(VW1)을 각각 제공받지 않는다.Referring to FIG. 8 , the first switch SW11 and the second switch SW21 may operate in the fourth mode in response to the fourth control signal SC4. The first switch SW11 may be disabled by the fourth control signal SC4, and the second switch SW21 may be disabled by the fourth control signal SC4. Accordingly, since one side and the other side of the word line WL1 are not connected to the voltage generator 250, respectively, the word line voltage VW1 is not provided.

도 9 및 도 10은 몇몇 실시예에 따른 비휘발성 메모리 장치에서 불량을 검출하는 방법을 설명하기 위한 도면이다. 도 9 및 도 10은 워드 라인(WL1)의 일측과 제1 스위치(SW11) 사이에 불량(예를 들어 저항(R))이 있는 경우를 예로 들어 설명한다.9 and 10 are diagrams for explaining a method of detecting a defect in a nonvolatile memory device according to some embodiments. 9 and 10 illustrate a case where there is a defect (eg, resistor R) between one side of the word line WL1 and the first switch SW11 as an example.

도 9 및 도 10을 참조하면, 몇몇 실시예에 따른 비휘발성 메모리 장치는 디텍터(400)를 더 포함할 수 있다. 디텍터(400)는 예를 들어 하드웨어로 구현될 수 있다. 디텍터(400)는 예를 들어 소프트웨어로 구현되어 제어 로직 회로(220)에 의해 구현될 수 있다.Referring to FIGS. 9 and 10 , a nonvolatile memory device according to some embodiments may further include a detector 400 . The detector 400 may be implemented in hardware, for example. The detector 400 may be implemented by, for example, software and implemented by the control logic circuit 220 .

디텍터(400)는 프로그램 루프 횟수에 기초하여 워드 라인(WL1)과 스위치(SW11, SW21) 사이의 불량을 검출할 수 있다. 구체적으로 워드 라인(WL1)의 일측으로 프로그램 전압을 인가하여 프로그램 동작을 수행하는 경우 프로그램 루프 횟수와, 워드 라인(WL1)의 타측으로 프로그램 전압을 인가하여 프로그램 동작을 수행하는 경우 프로그램 루프 횟수에 기초하여 불량을 검출할 수 있다.The detector 400 may detect defects between the word line WL1 and the switches SW11 and SW21 based on the number of program loops. Specifically, based on the number of program loops when the program operation is performed by applying the program voltage to one side of the word line WL1 and the number of program loops when the program operation is performed by applying the program voltage to the other side of the word line WL1. Thus, defects can be detected.

예를 들어 도 9를 참조하면, 제1 스위치(SW11) 및 제2 스위치(SW21)는 제1 제어 신호(SC1)에 응답하여 제1 모드로 동작할 수 있다. 제1 모드에서 워드 라인(WL1)은 일측으로부터 프로그램 전압(VW1)을 제공받아 제1 프로그램 루프 횟수(PGML1)를 통해 프로그램될 수 있다. 워드 라인(WL1)은 예를 들어 ISPP(Incremental Step Pulse Programming) 방식으로 프로그램 될 수 있다. 구체적으로 전압 생성기(250)는 프로그램 루프가 수행될 때마다 종전 프로그램 전압에서 스텝 전압만큼 레벨이 높아진 프로그램 전압을 생성할 수 있고, 프로그램 루프 횟수가 증가할수록 레벨이 변경되는 베리파이 전압을 생성할 수 있다.For example, referring to FIG. 9 , the first switch SW11 and the second switch SW21 may operate in the first mode in response to the first control signal SC1. In the first mode, the word line WL1 may receive the program voltage VW1 from one side and be programmed through the first program loop number PGML1. The word line WL1 may be programmed using, for example, ISPP (Incremental Step Pulse Programming). Specifically, the voltage generator 250 may generate a program voltage whose level is increased by the step voltage from the previous program voltage whenever a program loop is executed, and may generate a verify voltage whose level is changed as the number of program loops increases. there is.

이어서 도 10을 참조하면, 제1 스위치(SW11) 및 제2 스위치(SW21)는 제2 제어 신호(SC2)에 응답하여 제2 모드로 동작할 수 있다. 제2 모드에서 워드 라인(WL1)은 타측으로부터 프로그램 전압(VW1)을 제공받아 제2 프로그램 루프 횟수(PGML2)를 통해 프로그램될 수 있다. 워드 라인(WL1)의 일측에 불량(R)이 있기 때문에 제1 프로그램 루프 횟수(PGML1)는 제2 프로그램 루프 횟수(PGM2L)보다 클 수 있다.Next, referring to FIG. 10 , the first switch SW11 and the second switch SW21 may operate in the second mode in response to the second control signal SC2. In the second mode, the word line WL1 may be programmed through the second program loop count PGML2 by receiving the program voltage VW1 from the other side. Since there is a defect R on one side of the word line WL1, the first program loop number PGML1 may be greater than the second program loop number PGM2L.

디텍터(400)는 제1 프로그램 루프 횟수(PGML1)와 제2 프로그램 루프 횟수(PGML2)를 비교할 수 있다. The detector 400 may compare the first program loop count PGML1 and the second program loop count PGML2.

디텍터(400)는 예를 들어, 제1 프로그램 루프 횟수(PGML1)와 제2 프로그램 루프 횟수(PGML2)의 차이가 설정 값 이상인 경우 워드 라인(WL1)의 일측 및 타측 중 적어도 어느 하나와 스위치(SW11, SW21) 사이에 불량(R)이 발생했다는 검출 신호(DS)를 출력할 수 있다. 제어 로직 회로(220)는 검출 신호(DS)에 따라 해당 워드 라인을 배드 페이지로 저장할 수 있다. For example, when the difference between the first program loop count PGML1 and the second program loop count PGML2 is equal to or greater than a set value, the detector 400 may connect at least one of one side and the other side of the word line WL1 and the switch SW11. , SW21) can output a detection signal (DS) indicating that a defect (R) has occurred. The control logic circuit 220 may store the corresponding word line as a bad page according to the detection signal DS.

디텍터(400)는 예를 들어 제1 프로그램 루프 횟수(PGML1)와 제2 프로그램 루프 횟수(PGML2)의 차이에 따른 불량의 수준을 저장할 수 있다. 디텍터(400)는 제1 프로그램 루프 횟수(PGML1)와 제2 프로그램 루프 횟수(PGML2)의 차이에 따른 불량의 수준을 검출 신호(DS)로 출력할 수 있다. 제어 로직 회로(220)는 검출 신호(DS)를 제공받고 불량의 수준에 따라 해당 워드 라인을 배드 페이지로 저장할 수 있다. For example, the detector 400 may store a defect level according to a difference between the first program loop number PGML1 and the second program loop number PGML2 . The detector 400 may output a defect level according to a difference between the first program loop number PGML1 and the second program loop number PGML2 as the detection signal DS. The control logic circuit 220 may receive the detection signal DS and store the corresponding word line as a bad page according to the level of the defect.

디텍터(400)는 예를 들어, 제1 프로그램 루프 횟수(PGML1)와 제2 프로그램 루프 횟수(PGML2)의 차이를 검출 신호(DS)로 출력할 수 있다. 제어 로직 회로(220)는 제1 프로그램 루프 횟수(PGML1)와 제2 프로그램 루프 횟수(PGML2)의 차이에 따른 불량의 수준을 저장할 수 있다. 제어 로직 회로(220)는 불량의 수준에 따라 해당 워드 라인을 배드 페이지로 저장할 수 있다. The detector 400 may output, for example, a difference between the first program loop count PGML1 and the second program loop count PGML2 as the detection signal DS. The control logic circuit 220 may store a defect level according to a difference between the first program loop number PGML1 and the second program loop number PGML2 . The control logic circuit 220 may store the corresponding word line as a bad page according to the level of the defect.

또는 검출 신호(DS)는 비휘발성 메모리 장치(120)의 외부로 출력될 수 있다. 검출 신호(DS)에 따라 해당 비휘발성 메모리 장치(120)의 워드 라인(WL1) 또는 메모리 블록(BLKi)은 폐기 처리 될 수 있다.Alternatively, the detection signal DS may be output to the outside of the nonvolatile memory device 120 . According to the detection signal DS, the word line WL1 or the memory block BLKi of the nonvolatile memory device 120 may be discarded.

도 11 및 도 12는 몇몇 실시예에 따른 비휘발성 메모리 장치에서 불량을 검출하는 방법을 설명하기 위한 도면이다. 도 11 및 도 12는 워드 라인(WL1)의 일측과 제1 스위치(SW11) 사이에 불량(예를 들어 저항(R))이 있는 경우를 예로 들어 설명한다.11 and 12 are diagrams for describing a method of detecting a defect in a nonvolatile memory device according to some embodiments. 11 and 12 illustrate a case where there is a defect (eg, resistor R) between one side of the word line WL1 and the first switch SW11 as an example.

도 11 및 도 12를 참조하면, 몇몇 실시예에 따른 비휘발성 메모리 장치는 디텍터(400)를 더 포함할 수 있다. 디텍터(400)는 제1 스위치(SW1)와 워드 라인(WL1)의 일측 사이의 제1 노드(ND1)와 제2 스위치(SW2)와 워드 라인(WL1)의 타측 사이의 제2 노드(ND2)에 연결될 수 있다. 예를 들어 디텍터(400)는 제1 스위치(SW1)와 제1 패스 트랜지스터(PT11) 사이의 제1 노드(ND1)와 제2 스위치(SW2)와 제2 패스 트랜지스터(PT21) 사이의 제2 노드(ND2)에 연결될 수 있다. 디텍터(400)는 제1 노드(ND1)의 전압과 제2 노드(ND2)의 전압을 비교하여 워드 라인(WL1)과 스위치(SW11, SW21) 사이의 불량을 검출할 수 있다. Referring to FIGS. 11 and 12 , a nonvolatile memory device according to some embodiments may further include a detector 400 . The detector 400 includes a first node ND1 between the first switch SW1 and one side of the word line WL1 and a second node ND2 between the second switch SW2 and the other side of the word line WL1. can be connected to For example, the detector 400 may include a first node ND1 between the first switch SW1 and the first pass transistor PT11 and a second node between the second switch SW2 and the second pass transistor PT21. (ND2). The detector 400 may compare the voltage of the first node ND1 and the voltage of the second node ND2 to detect defects between the word line WL1 and the switches SW11 and SW21.

예를 들어 도 11을 참조하면, 제1 스위치(SW11) 및 제2 스위치(SW21)는 제3 제어 신호(SC3)에 응답하여 제3 모드로 동작할 수 있다. 제3 모드에서 워드 라인(WL1)은 일측 및 타측으로부터 각각 워드 라인 전압(VW1)을 제공받을 수 있다.For example, referring to FIG. 11 , the first switch SW11 and the second switch SW21 may operate in the third mode in response to the third control signal SC3. In the third mode, the word line WL1 may receive the word line voltage VW1 from one side and the other side, respectively.

이어서 도 12를 참조하면, 제1 스위치(SW11) 및 제2 스위치(SW21)는 제4 제어 신호(SC4)에 응답하여 제4 모드로 동작할 수 있다. 제4 모드에서 워드 라인(WL1)은 일측 및 타측으로부터 각각 워드 라인 전압(VW1)이 제공되지 않는다. 워드 라인(WL1)에 제공된 워드 라인 전압(VW1)은 일측과 타측을 통해 디스차지(discharge)될 수 있다. 워드 라인(WL1)의 일측에 불량(R)이 있기 때문에 제1 노드(ND1)의 제1 전압(VW1')은 제2 노드(ND2)의 제2 전압(VW1'')보다 클 수 있다.Next, referring to FIG. 12 , the first switch SW11 and the second switch SW21 may operate in the fourth mode in response to the fourth control signal SC4. In the fourth mode, the word line voltage VW1 is not applied to the word line WL1 from one side and the other side, respectively. The word line voltage VW1 provided to the word line WL1 may be discharged through one side and the other side. Since there is a defect R on one side of the word line WL1, the first voltage VW1' of the first node ND1 may be greater than the second voltage VW1'' of the second node ND2.

디텍터(400)는 제1 노드(ND1)의 제1 전압(VW1')과 제2 노드(ND2)의 제2 전압(VW1'')을 비교할 수 있다. The detector 400 may compare the first voltage VW1' of the first node ND1 and the second voltage VW1'' of the second node ND2.

디텍터(400)는 예를 들어, 제4 모드에서 일정 시간이 지난 후 제1 노드(ND1)의 제1 전압(VW1')과 제2 노드(ND2)의 제2 전압(VW1'')의 차이가 설정 값 이상인 경우 워드 라인(WL1)의 일측 및 타측 중 적어도 어느 하나와 스위치(SW11, SW21) 사이에 불량(R)이 발생했다는 검출 신호(DS)를 출력할 수 있다. 제어 로직 회로(220)는 검출 신호(DS)에 따라 해당 워드 라인을 배드 페이지로 저장할 수 있다. The detector 400 may determine, for example, a difference between the first voltage VW1' of the first node ND1 and the second voltage VW1'' of the second node ND2 after a lapse of a predetermined time in the fourth mode. When is equal to or greater than the set value, a detection signal DS indicating that a defect R has occurred between at least one of one side and the other side of the word line WL1 and the switches SW11 and SW21 may be output. The control logic circuit 220 may store the corresponding word line as a bad page according to the detection signal DS.

디텍터(400)는 예를 들어, 제4 모드에서 일정 시간이 지난 후 제1 노드(ND1)의 제1 전압(VW1')과 제2 노드(ND2)의 제2 전압(VW1'')의 차이에 따른 불량의 수준을 저장할 수 있다. 디텍터(400)는 제1 전압(VW1')과 제2 전압(VW1'')의 차이에 따른 불량의 수준을 검출 신호(DS)로 출력할 수 있다. 제어 로직 회로(220)는 검출 신호(DS)를 제공받고 불량의 수준에 따라 해당 워드 라인을 배드 페이지로 저장할 수 있다. The detector 400 may determine, for example, a difference between the first voltage VW1' of the first node ND1 and the second voltage VW1'' of the second node ND2 after a lapse of a predetermined time in the fourth mode. It is possible to store the level of failure according to . The detector 400 may output a defect level according to a difference between the first voltage VW1' and the second voltage VW1'' as the detection signal DS. The control logic circuit 220 may receive the detection signal DS and store the corresponding word line as a bad page according to the level of the defect.

디텍터(400)는 예를 들어, 제1 전압(VW1')과 제2 전압(VW1'')의 차이를 검출 신호(DS)로 출력할 수 있다. 제어 로직 회로(220)는 제1 전압(VW1')과 제2 전압(VW1'')의 차이에 따른 불량의 수준을 저장할 수 있다. 제어 로직 회로(220)는 불량의 수준에 따라 해당 워드 라인을 배드 페이지로 저장할 수 있다. The detector 400 may output, for example, a difference between the first voltage VW1' and the second voltage VW1'' as the detection signal DS. The control logic circuit 220 may store the defect level according to the difference between the first voltage VW1' and the second voltage VW1''. The control logic circuit 220 may store the corresponding word line as a bad page according to the level of the defect.

또는 검출 신호(DS)는 비휘발성 메모리 장치(120)의 외부로 출력될 수 있다. 검출 신호(DS)에 따라 해당 비휘발성 메모리 장치(120)의 워드 라인(WL1) 또는 메모리 블록(BLKi)은 폐기 처리 될 수 있다.Alternatively, the detection signal DS may be output to the outside of the nonvolatile memory device 120 . According to the detection signal DS, the word line WL1 or the memory block BLKi of the nonvolatile memory device 120 may be discarded.

도 13 및 도 14는 몇몇 실시예에 따른 비휘발성 메모리 장치에서 불량을 검출하는 방법을 설명하기 위한 도면이다. 도 13 및 도 14는 워드 라인(WL1)의 일측과 제1 스위치(SW11) 사이에 불량(예를 들어 저항(R))이 있는 경우를 예로 들어 설명한다. 13 and 14 are diagrams for explaining a method of detecting a defect in a nonvolatile memory device according to some embodiments. 13 and 14 illustrate a case where there is a defect (eg, resistor R) between one side of the word line WL1 and the first switch SW11 as an example.

도 13을 참조하면, 몇몇 실시예에 따른 비휘발성 메모리 장치는 디텍터(400)를 더 포함할 수 있다. 디텍터(400)는 제1 스위치(SW1)와 워드 라인(WL1)의 일측 사이의 제1 노드(ND1) 및 제2 스위치(SW2)와 워드 라인(WL1)의 타측 사이의 제2 노드(ND2) 중 어느 하나에 연결될 수 있다. 디텍터(400)는 디텍터(400)가 연결된 노드의 전압에 기초하여 워드 라인(WL1)과 스위치(SW11, SW21) 사이의 불량을 검출할 수 있다.Referring to FIG. 13 , a nonvolatile memory device according to some embodiments may further include a detector 400 . The detector 400 includes a first node ND1 between the first switch SW1 and one side of the word line WL1 and a second node ND2 between the second switch SW2 and the other side of the word line WL1. can be connected to any one of them. The detector 400 may detect defects between the word line WL1 and the switches SW11 and SW21 based on the voltage of the node to which the detector 400 is connected.

예를 들어 도 13을 참조하면, 디텍터(400)는 워드 라인(WL1)의 일측과 제1 스위치(SW11) 사이의 제1 노드(ND1)에 연결될 수 있다. 이 경우 제1 스위치(SW11) 및 제2 스위치(SW21)는 제1 제어 신호(SC1)에 응답하여 제1 모드로 동작할 수 있다. 제1 모드에서 워드 라인(WL1)은 일측으로부터 워드 라인 전압(VW1)을 제공받을 수 있다. 워드 라인 전압(VW1)에 의해 제2 노드(ND2)로 전류가 흐를 수 있다. 즉, 디텍터(400)가 연결되지 않은 쪽에서 워드 라인(WL1)으로 워드 라인 전압(VW1)이 인가될 수 있다.For example, referring to FIG. 13 , the detector 400 may be connected to the first node ND1 between one side of the word line WL1 and the first switch SW11. In this case, the first switch SW11 and the second switch SW21 may operate in the first mode in response to the first control signal SC1. In the first mode, the word line WL1 may receive the word line voltage VW1 from one side. A current may flow to the second node ND2 by the word line voltage VW1 . That is, the word line voltage VW1 may be applied to the word line WL1 from the side to which the detector 400 is not connected.

디텍터(400)는 예를 들어 제1 모드에서 일정 시간이 지난 후 제2 노드(ND2)의 전압(VW1')을 검출할 수 있다. 디텍터(400)는 예를 들어 제1 모드에서 제2 노드(ND2)의 전압이 설정 전압이 되는데 걸리는 시간(t')을 검출할 수 있다.The detector 400 may detect, for example, the voltage VW1' of the second node ND2 after a certain period of time has elapsed in the first mode. The detector 400 may detect, for example, the time t' required for the voltage of the second node ND2 to become the set voltage in the first mode.

디텍터(400)는 예를 들어, 전압(VW1')이 설정 값 이하인 경우와 시간(t')이 설정 시간 이상인 경우, 워드 라인(WL1)의 일측 및 타측 중 적어도 어느 하나와 스위치(SW11, SW21) 사이에 불량(R)이 발생했다는 검출 신호(DS)를 출력할 수 있다. 이어서 제어 로직 회로(220)는 검출 신호(DS)에 따라 해당 워드 라인을 배드 페이지로 저장할 수 있다. The detector 400 may, for example, connect at least one of one side and the other side of the word line WL1 and the switches SW11 and SW21 when the voltage VW1′ is less than or equal to the set value and the time t′ is greater than or equal to the set time. ), a detection signal DS indicating that a defect R has occurred may be output. Subsequently, the control logic circuit 220 may store the corresponding word line as a bad page according to the detection signal DS.

디텍터(400)는 예를 들어, 전압(VW1')의 크기에 따른 불량의 수준 또는 시간(t')에 따른 불량의 수준을 저장할 수 있다. 디텍터(400)는 전압(VW1')의 크기에 따른 불량의 수준 또는 시간(t')에 따른 불량의 수준을 검출 신호(DS)로 출력할 수 있다. 이어서 제어 로직 회로(220)는 검출 신호(DS)를 제공받고 불량의 수준에 따라 해당 워드 라인을 배드 페이지로 저장할 수 있다. The detector 400 may store, for example, a defect level according to the magnitude of the voltage VW1' or a defect level according to the time t'. The detector 400 may output the defect level according to the magnitude of the voltage VW1' or the defect level according to the time t' as the detection signal DS. Subsequently, the control logic circuit 220 may receive the detection signal DS and store the corresponding word line as a bad page according to the level of the defect.

디텍터(400)는 예를 들어, 전압(VW1') 또는 시간(t')을 검출 신호(DS)로 출력할 수 있다. 제어 로직 회로(220)는 전압(VW1')의 크기에 따른 불량의 수준 또는 시간(t')에 따른 불량의 수준을 저장할 수 있다. 제어 로직 회로(220)는 불량의 수준에 따라 해당 워드 라인을 배드 페이지로 저장할 수 있다. The detector 400 may output, for example, the voltage VW1' or the time t' as the detection signal DS. The control logic circuit 220 may store the level of failure according to the magnitude of the voltage VW1' or the level of failure according to the time t'. The control logic circuit 220 may store the corresponding word line as a bad page according to the level of the defect.

또는 검출 신호(DS)는 비휘발성 메모리 장치(120)의 외부로 출력될 수 있다. 검출 신호(DS)에 따라 해당 비휘발성 메모리 장치(120)의 워드 라인(WL1) 또는 메모리 블록(BLKi)은 폐기 처리 될 수 있다.Alternatively, the detection signal DS may be output to the outside of the nonvolatile memory device 120 . According to the detection signal DS, the word line WL1 or the memory block BLKi of the nonvolatile memory device 120 may be discarded.

도 14를 참조하면, 디텍터(400)는 워드 라인(WL)의 타측과 제2 스위치(SW21) 사이의 제2 노드(ND2)에 연결될 수 있다. 이 경우 제1 스위치(SW11) 및 제2 스위치(SW21)는 제2 제어 신호(SC2)에 응답하여 제2 모드로 동작할 수 있다. 제2 모드에서 워드 라인(WL1)은 타측으로부터 워드 라인 전압(VW1)을 제공받을 수 있다. 워드 라인 전압(VW1)에 의해 제1 노드(ND1)로 전류가 흐를 수 있다.Referring to FIG. 14 , the detector 400 may be connected to the second node ND2 between the other side of the word line WL and the second switch SW21. In this case, the first switch SW11 and the second switch SW21 may operate in the second mode in response to the second control signal SC2. In the second mode, the word line WL1 may receive the word line voltage VW1 from the other side. A current may flow to the first node ND1 by the word line voltage VW1 .

디텍터(400)는 예를 들어 제2 모드에서 일정 시간이 지난 후 제1 노드(ND1)의 전압(VW1'')을 검출할 수 있다. 디텍터(400)는 예를 들어 제1 모드에서 제1 노드(ND1)의 전압이 설정 전압이 되는데 걸리는 시간(t'')을 검출할 수 있다.The detector 400 may detect, for example, the voltage VW1 ″ of the first node ND1 after a certain period of time has elapsed in the second mode. The detector 400 may detect, for example, the time t″ required for the voltage of the first node ND1 to become the set voltage in the first mode.

디텍터(400)는 예를 들어, 전압(VW1'')이 설정 값 이하인 경우와 시간(t'')이 설정 시간 이상인 경우, 워드 라인(WL1)의 일측 및 타측 중 적어도 어느 하나와 스위치(SW11, SW21) 사이에 불량(R)이 발생했다는 검출 신호(DS)를 출력할 수 있다. 제어 로직 회로(220)는 검출 신호(DS)에 따라 해당 워드 라인을 배드 페이지로 저장할 수 있다. The detector 400 may, for example, connect at least one of one side and the other side of the word line WL1 and a switch SW11 when the voltage VW1″ is less than or equal to the set value and the time t″ is greater than or equal to the set time. , SW21) can output a detection signal (DS) indicating that a defect (R) has occurred. The control logic circuit 220 may store the corresponding word line as a bad page according to the detection signal DS.

디텍터(400)는 예를 들어, 전압(VW1'')의 크기에 따른 불량의 수준 또는 시간(t'')에 따른 불량의 수준을 저장할 수 있다. 디텍터(400)는 전압(VW1'')의 크기에 따른 불량의 수준 또는 시간(t'')에 따른 불량의 수준을 검출 신호(DS)로 출력할 수 있다. 제어 로직 회로(220)는 검출 신호(DS)를 제공받고 불량의 수준에 따라 해당 워드 라인을 배드 페이지로 저장할 수 있다. The detector 400 may store, for example, a defect level according to the magnitude of the voltage VW1 ″ or a defect level according to the time t″. The detector 400 may output a defect level according to the voltage VW1 ″ or a defect level according to the time t″ as the detection signal DS. The control logic circuit 220 may receive the detection signal DS and store the corresponding word line as a bad page according to the level of the defect.

디텍터(400)는 예를 들어, 전압(VW1'') 또는 시간(t'')을 검출 신호(DS)로 출력할 수 있다. 제어 로직 회로(220)는 전압(VW1'')의 크기에 따른 불량의 수준 또는 시간(t'')에 따른 불량의 수준을 저장할 수 있다. 제어 로직 회로(220)는 불량의 수준에 따라 해당 워드 라인을 배드 페이지로 저장할 수 있다. The detector 400 may output, for example, the voltage VW1″ or the time t″ as the detection signal DS. The control logic circuit 220 may store the level of failure according to the magnitude of the voltage VW1 ″ or the level of failure according to the time t″. The control logic circuit 220 may store the corresponding word line as a bad page according to the level of the defect.

또는 검출 신호(DS)는 비휘발성 메모리 장치(120)의 외부로 출력될 수 있다. 검출 신호(DS)에 따라 해당 비휘발성 메모리 장치(120)의 워드 라인(WL1) 또는 메모리 블록(BLKi)은 폐기 처리 될 수 있다.Alternatively, the detection signal DS may be output to the outside of the nonvolatile memory device 120 . According to the detection signal DS, the word line WL1 or the memory block BLKi of the nonvolatile memory device 120 may be discarded.

도 15는 몇몇 실시예에 따른 비휘발성 메모리 장치를 설명하기 위한 도면이다. 설명의 편의 상 도 4와 다른 점을 중심으로 설명한다.15 is a diagram for describing a nonvolatile memory device according to some embodiments. For convenience of explanation, the description will focus on points different from those of FIG. 4 .

도 15를 참조하면, 낸드 스트링은 더미 워드 라인(DWL)을 더 포함할 수 있다. 더미 워드 라인(DWL)은 예를 들어 그라운드 선택 라인(GSL1)과 워드 라인(WL1) 사이에 배치될 수 있다. 더미 워드 라인(DSL)은 예를 들어 워드 라인(WL1~WL8) 사이에 배치될 수도 있고, 워드 라인(WL8)과 스트링 선택 라인(SSL1) 사이에 배치될 수도 있다. 더미 워드 라인(DSL)의 배치 및 개수는 다양하게 변경될 수 있다.Referring to FIG. 15 , the NAND string may further include a dummy word line DWL. The dummy word line DWL may be disposed between the ground select line GSL1 and the word line WL1, for example. The dummy word line DSL may be disposed between the word lines WL1 to WL8 or between the word line WL8 and the string select line SSL1, for example. The arrangement and number of dummy word lines DSL may be variously changed.

더미 워드 라인(DWL)의 일측은 제1 패스 트랜지스터(PT1)와 제1 스위치(SW1)를 통해 전압 생성기(250)로부터 더미 워드 라인 전압(VD)을 제공받을 수 있고, 더미 워드 라인(DWL)의 타측은 제2 패스 트랜지스터(PT2)와 제2 스위치(SW2)를 통해 전압 생성기(250)로부터 더미 워드 라인 전압(VD)을 제공받을 수 있다. 더미 워드 라인(DWL) 제1 패스 트랜지스터(PT1), 제2 패스 트랜지스터(PT2), 제1 스위치(SW1) 및 제2 스위치(SW2)에 의해 양측에서 각각 구동될 수 있다.One side of the dummy word line DWL may receive the dummy word line voltage VD from the voltage generator 250 through the first pass transistor PT1 and the first switch SW1, and the dummy word line DWL The other side of may receive the dummy word line voltage VD from the voltage generator 250 through the second pass transistor PT2 and the second switch SW2. Both sides of the dummy word line DWL may be driven by the first pass transistor PT1 , the second pass transistor PT2 , the first switch SW1 and the second switch SW2 , respectively.

도 16은 도 4에서 비휘발성 메모리 장치의 리드 동작을 설명하기 위한 도면이다. 도 4에서 선택된 메모리 블록의 데이터를 읽기 위해 제1 패스 회로(261) 및 제2 패스 회로(262)는 턴온된 상태라고 가정한다.FIG. 16 is a diagram for explaining a read operation of the nonvolatile memory device in FIG. 4 . It is assumed in FIG. 4 that the first pass circuit 261 and the second pass circuit 262 are turned on to read data of the selected memory block.

도 16을 참조하면, T1 시점에서 선택된 메모리 셀로부터 데이터를 읽기 위해 비트 라인(Selected BL)이 비트 라인 프리 차지 전압(VBL)으로 프리차지(precharge)된다. Referring to FIG. 16 , the bit line Selected BL is precharged with the bit line precharge voltage VBL to read data from the selected memory cell at a time T1 .

이후, T2 시점에서 선택된 스트링 선택 라인(Selected SSL)과 선택된 그라운드 선택 라인(Selected GSL)에 각각 스트링 선택 전압(VSSL)과 그라운드 선택 전압(VGSL)이 제공된다. 또한, 선택된 워드 라인(Selected WL)에는 선택 읽기 전압(Vrd)이 제공되고, 비선택된 워드 라인들(Unselected WLs)에는 비선택 읽기 전압(Vred)이 제공된다. 그리고 공통 소스 라인(CSL)과 비선택된 스트링 선택 라인들(Unselected SSL)은 이전의 그라운드 전압(Vss)으로 유지될 것이다.Then, at the time T2, the string selection voltage VSSL and the ground selection voltage VGSL are provided to the selected string selection line (Selected SSL) and the selected ground selection line (Selected GSL), respectively. In addition, the selected read voltage Vrd is provided to the selected word line Selected WL, and the unselected read voltage Vred is provided to unselected word lines Unselected WLs. Also, the common source line (CSL) and unselected string select lines (Unselected SSL) will be maintained at the previous ground voltage (Vss).

이 때, 선택된 스트링 선택 라인(Selected SSL), 선택된 그라운드 선택 라인(Selected GSL) 및 선택된 워드 라인(Selected WL)에는 비휘발성 메모리 장치의 모드(도 5 내지 도 8의 제1 내지 제4 모드)에 따라 양측 중 적어도 어느 하나에서 해당 동작 전압이 인가될 수 있다. At this time, the selected string selection line (Selected SSL), the selected ground selection line (Selected GSL), and the selected word line (Selected WL) are in the mode of the non-volatile memory device (first to fourth modes of FIGS. 5 to 8). Accordingly, a corresponding operating voltage may be applied from at least one of both sides.

도 17은 몇몇 실시예에 따른 호스트-스토리지 시스템(10)을 나타내는 블록도이다.17 is a block diagram illustrating a host-storage system 10 according to some embodiments.

호스트-스토리지 시스템(10)은 호스트(300) 및 스토리지 장치(100)를 포함할 수 있다. 또한, 스토리지 장치(100)는 스토리지 컨트롤러(210) 및 비휘발성 메모리 (NVM)(220)를 포함할 수 있다. 또한, 본 발명의 예시적인 실시예에 따라, 호스트(300)는 호스트 컨트롤러(310) 및 호스트 메모리(320)를 포함할 수 있다. 호스트 메모리(320)는 스토리지 장치(100)로 전송될 데이터, 혹은 스토리지 장치(100)로부터 전송된 데이터를 임시로 저장하기 위한 버퍼 메모리로서 기능할 수 있다.The host-storage system 10 may include a host 300 and a storage device 100 . Also, the storage device 100 may include a storage controller 210 and a nonvolatile memory (NVM) 220 . Also, according to an exemplary embodiment of the present invention, the host 300 may include a host controller 310 and a host memory 320 . The host memory 320 may function as a buffer memory for temporarily storing data to be transmitted to the storage device 100 or data transmitted from the storage device 100 .

스토리지 장치(100)는 호스트(300)로부터의 요청에 따라 데이터를 저장하기 위한 저장 매체들을 포함할 수 있다. 일 예로서, 스토리지 장치(100)는 SSD(Solid State Drive), 임베디드(embedded) 메모리 및 착탈 가능한 외장(external) 메모리 중 적어도 하나를 포함할 수 있다. 스토리지 장치(100)가 SSD인 경우, 스토리지 장치(100)는 NVMe(non-volatile memory express) 표준을 따르는 장치일 수 있다. 스토리지 장치(100)가 임베디드 메모리 혹은 외장(external) 메모리인 경우, 스토리지 장치(100)는 UFS(universal flash storage) 혹은 eMMC(embedded multi-media card) 표준을 따르는 장치일 수 있다. 호스트(300)와 스토리지 장치(100)는 각각 채용된 표준 프로토콜에 따른 패킷을 생성하고 이를 전송할 수 있다.The storage device 100 may include storage media for storing data according to a request from the host 300 . As an example, the storage device 100 may include at least one of a solid state drive (SSD), an embedded memory, and a removable external memory. When the storage device 100 is an SSD, the storage device 100 may be a device conforming to the non-volatile memory express (NVMe) standard. When the storage device 100 is an embedded memory or an external memory, the storage device 100 may be a device conforming to a universal flash storage (UFS) standard or an embedded multi-media card (eMMC) standard. The host 300 and the storage device 100 may each generate and transmit a packet according to an adopted standard protocol.

스토리지 장치(100)의 비휘발성 메모리 장치(120)가 플래시 메모리를 포함할 때, 상기 플래시 메모리는 2D NAND 메모리 어레이나 3D(또는 수직형, Vertical) NAND(VNAND) 메모리 어레이를 포함할 수 있다. 다른 예로서, 스토리지 장치(100)는 다른 다양한 종류의 비휘발성 메모리들을 포함할 수도 있다. 예를 들어, 스토리지 장치(100)는 MRAM(Magnetic RAM), 스핀전달토크 MRAM(Spin-Transfer Torgue MRAM), Conductive bridging RAM(CBRAM), FeRAM(Ferroelectric RAM), PRAM(Phase RAM), 저항 메모리(Resistive RAM) 및 다른 다양한 종류의 메모리가 적용될 수 있다. When the nonvolatile memory device 120 of the storage device 100 includes a flash memory, the flash memory may include a 2D NAND memory array or a 3D (or vertical) NAND (VNAND) memory array. As another example, the storage device 100 may include other various types of non-volatile memories. For example, the storage device 100 may include magnetic RAM (MRAM), spin-transfer torque MRAM (spin-transfer torque MRAM), conductive bridging RAM (CBRAM), ferroelectric RAM (FeRAM), phase RAM (PRAM), and resistive memory ( Resistive RAM) and other various types of memory may be applied.

비휘발성 메모리 장치(120)는 앞서 도 1 내지 도 16을 이용하여 설명한 비휘발성 메모리 장치(120)일 수 있다.The nonvolatile memory device 120 may be the nonvolatile memory device 120 described above with reference to FIGS. 1 to 16 .

일 실시예에 따라, 호스트 컨트롤러(310)와 호스트 메모리(320)는 별도의 반도체 칩으로 구현될 수 있다. 또는, 일부 실시예들에서, 호스트 컨트롤러(310)와 호스트 메모리(320)는 동일한 반도체 칩에 집적될 수 있다. 일 예로서, 호스트 컨트롤러(310)는 애플리케이션 프로세서(Application Processor)에 구비되는 다수의 모듈들 중 어느 하나일 수 있으며, 상기 애플리케이션 프로세서는 시스템 온 칩(System on Chip, SoC)으로 구현될 수 있다. 또한, 호스트 메모리(320)는 상기 애플리케이션 프로세서 내에 구비되는 임베디드 메모리이거나, 또는 상기 애플리케이션 프로세서의 외부에 배치되는 비휘발성 메모리 또는 메모리 모듈일 수 있다.According to an embodiment, the host controller 310 and the host memory 320 may be implemented as separate semiconductor chips. Alternatively, in some embodiments, the host controller 310 and the host memory 320 may be integrated on the same semiconductor chip. As an example, the host controller 310 may be any one of a plurality of modules included in an application processor, and the application processor may be implemented as a system on chip (SoC). Also, the host memory 320 may be an embedded memory included in the application processor, or may be a non-volatile memory or a memory module disposed outside the application processor.

호스트 컨트롤러(310)는 호스트 메모리(320)의 버퍼 영역의 데이터(예컨대, 기록 데이터)를 비휘발성 메모리 장치(120)에 저장하거나, 비휘발성 메모리 장치(120)의 데이터(예컨대, 독출 데이터)를 버퍼 영역에 저장하는 동작을 관리할 수 있다.The host controller 310 stores data (eg, write data) in a buffer area of the host memory 320 in the nonvolatile memory device 120 or stores data (eg, read data) in the nonvolatile memory device 120. You can manage the operation of saving to the buffer area.

스토리지 컨트롤러(210)는 호스트 인터페이스(111), 메모리 인터페이스(112) 및 CPU(central processing unit)(113)를 포함할 수 있다. 또한, 스토리지 컨트롤러(210)는 플래시 변환 레이어(Flash Translation Layer; FTL)(114), 패킷 매니저(115), 버퍼 메모리(116), ECC(error correction code)(117) 엔진 및 AES(advanced encryption standard) 엔진(118)을 더 포함할 수 있다. 스토리지 컨트롤러(210)는 플래시 변환 레이어(FTL)(114)가 로딩되는 워킹 메모리(미도시)를 더 포함할 수 있으며, CPU(113)가 플래시 변환 레이어를 실행하는 것에 의해 비휘발성 메모리 장치(120)에 대한 데이터 기록 및 독출 동작이 제어될 수 있다.The storage controller 210 may include a host interface 111 , a memory interface 112 , and a central processing unit (CPU) 113 . In addition, the storage controller 210 includes a flash translation layer (FTL) 114, a packet manager 115, a buffer memory 116, an error correction code (ECC) 117 engine, and an advanced encryption standard (AES). ) engine 118 may be further included. The storage controller 210 may further include a working memory (not shown) into which the flash translation layer (FTL) 114 is loaded, and the CPU 113 executes the flash translation layer so that the non-volatile memory device 120 ) can be controlled for data writing and reading operations.

호스트 인터페이스(111)는 호스트(300)와 패킷(packet)을 송수신할 수 있다. 호스트(300)로부터 호스트 인터페이스(111)로 전송되는 패킷은 커맨드(command) 혹은 비휘발성 메모리 장치(120)에 기록될 데이터 등을 포함할 수 있으며, 호스트 인터페이스(111)로부터 호스트(300)로 전송되는 패킷은 커맨드에 대한 응답(response) 혹은 비휘발성 메모리 장치(120)로부터 독출된 데이터 등을 포함할 수 있다. 메모리 인터페이스(112)는 비휘발성 메모리 장치(120)에 기록될 데이터를 비휘발성 메모리 장치(120)로 송신하거나, 비휘발성 메모리 장치(120)로부터 독출된 데이터를 수신할 수 있다. 이러한 메모리 인터페이스(112)는 토글(Toggle) 혹은 온파이(Open NAND Flash Interface; ONFI)와 같은 표준 규약을 준수하도록 구현될 수 있다.The host interface 111 may transmit and receive packets to and from the host 300 . A packet transmitted from the host 300 to the host interface 111 may include a command or data to be written to the non-volatile memory device 120, and is transmitted from the host interface 111 to the host 300. The packet may include a response to a command or data read from the nonvolatile memory device 120 . The memory interface 112 may transmit data to be written in the nonvolatile memory device 120 to the nonvolatile memory device 120 or may receive data read from the nonvolatile memory device 120 . The memory interface 112 may be implemented to comply with standard protocols such as Toggle or Open NAND Flash Interface (ONFI).

플래시 변환 계층(114)은 어드레스 매핑(address mapping), 웨어-레벨링(wear-leveling), 가비지 콜렉션(garbage collection)과 같은 여러 기능을 수행할 수 있다. 어드레스 매핑 동작은 호스트(300)로부터 수신한 논리 어드레스(logical address)를, 비휘발성 메모리 장치(120) 내에 데이터를 실제로 저장하는 데 사용되는 물리 어드레스(physical address)로 바꾸는 동작이다. 웨어-레벨링은 비휘발성 메모리 장치(120) 내의 블록(block)들이 균일하게 사용되도록 하여 특정 블록의 과도한 열화를 방지하기 위한 기술로, 예시적으로 물리 블록(physical block)들의 소거 카운트들을 밸런싱하는 펌웨어 기술을 통해 구현될 수 있다. 가비지 콜렉션은, 블록의 유효 데이터를 새 블록에 복사한 후 기존 블록을 소거(erase)하는 방식을 통해 비휘발성 메모리 장치(120) 내에서 사용 가능한 용량을 확보하기 위한 기술이다.The flash translation layer 114 may perform various functions such as address mapping, wear-leveling, and garbage collection. The address mapping operation is an operation of changing a logical address received from the host 300 into a physical address used to actually store data in the nonvolatile memory device 120 . Wear-leveling is a technique for preventing excessive deterioration of a specific block by ensuring that blocks in the non-volatile memory device 120 are uniformly used. For example, firmware balancing erase counts of physical blocks It can be realized through technology. Garbage collection is a technique for securing usable capacity in the non-volatile memory device 120 by copying valid data of a block to a new block and then erasing the old block.

패킷 매니저(115)는 호스트(300)와 협의된 인터페이스의 프로토콜에 따른 패킷(Packet)을 생성하거나, 호스트(300)로부터 수신된 패킷(Packet)으로부터 각종 정보를 파싱할 수 있다. 또한, 버퍼 메모리(116)는 비휘발성 메모리 장치(120)에 기록될 데이터 혹은 비휘발성 메모리 장치(120)로부터 독출될 데이터를 임시로 저장할 수 있다. 버퍼 메모리(116)는 스토리지 컨트롤러(210) 내에 구비되는 구성일 수 있으나, 스토리지 컨트롤러(210)의 외부에 배치되어도 무방하다.The packet manager 115 may generate a packet according to an interface protocol negotiated with the host 300 or parse various types of information from a packet received from the host 300 . Also, the buffer memory 116 may temporarily store data to be written to the nonvolatile memory device 120 or data to be read from the nonvolatile memory device 120 . The buffer memory 116 may be included in the storage controller 210 , but may be disposed outside the storage controller 210 .

ECC 엔진(117)은 비휘발성 메모리 장치(120)로부터 독출되는 독출 데이터에 대한 오류 검출 및 정정 기능을 수행할 수 있다. 보다 구체적으로, ECC 엔진(117)은 비휘발성 메모리 장치(120)에 기입될 기입 데이터에 대하여 패리티 비트(parity bit)들을 생성할 수 있으며, 이와 같이 생성된 패리티 비트들은 기입 데이터와 함께 비휘발성 메모리 장치(120) 내에 저장될 수 있다. 비휘발성 메모리 장치(120)로부터의 데이터 독출 시, ECC 엔진(117)은 독출 데이터와 함께 비휘발성 메모리 장치(120)로부터 독출되는 패리티 비트들을 이용하여 독출 데이터의 에러를 정정하고, 에러가 정정된 독출 데이터를 출력할 수 있다.The ECC engine 117 may perform error detection and correction functions for read data read from the nonvolatile memory device 120 . More specifically, the ECC engine 117 may generate parity bits for write data to be written in the non-volatile memory device 120, and the parity bits generated in this way are used together with the write data in the non-volatile memory. may be stored within device 120 . When data is read from the non-volatile memory device 120, the ECC engine 117 corrects an error in the read data using parity bits read from the non-volatile memory device 120 together with the read data, and the error is corrected. Read data can be output.

AES 엔진(118)은, 스토리지 컨트롤러(210)로 입력되는 데이터에 대한 암호화(encryption) 동작과 복호화(decryption) 동작 중 적어도 하나를, 대칭 키 알고리즘(symmetric-key algorithm)를 이용하여 수행할 수 있다.The AES engine 118 may perform at least one of an encryption operation and a decryption operation on data input to the storage controller 210 using a symmetric-key algorithm. .

이상 첨부된 도면을 참조하여 본 발명의 실시예들을 설명하였으나, 본 발명은 상기 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 제조될 수 있으며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명의 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.Although the embodiments of the present invention have been described with reference to the accompanying drawings, the present invention is not limited to the above embodiments and can be manufactured in a variety of different forms, and those skilled in the art in the art to which the present invention belongs A person will understand that the present invention may be embodied in other specific forms without changing the technical spirit or essential features. Therefore, the embodiments described above should be understood as illustrative in all respects and not limiting.

220: 제어 로직 회로 230: 메모리 셀 어레이
250: 전압 생성기 260: 로우 디코더
261: 제1 패스 회로 262: 제2 패스 회로
263: 제1 스위치 회로 264: 제2 스위치 회로220: control logic circuit 230: memory cell array
250: voltage generator 260: row decoder
261: first pass circuit 262: second pass circuit
263 first switch circuit 264 second switch circuit

Claims (20)

복수의 워드 라인에 연결된 복수의 메모리 셀들을 포함하는 메모리 셀 어레이;
각각의 상기 복수의 워드 라인의 일측에 연결된 복수의 제1 패스 트랜지스터;
각각의 상기 복수의 워드 라인의 타측에 연결된 복수의 제2 패스 트랜지스터;
상기 메모리 셀 어레이를 구동하기 위한 복수의 동작 전압을 생성하는 전압 생성기;
상기 복수의 제1 패스 트랜지스터와 상기 전압 생성기를 연결하는 제1 스위치 회로; 및
상기 복수의 제2 패스 트랜지스터와 상기 전압 생성기를 연결하는 제2 스위치 회로를 포함하는 비휘발성 메모리 장치.a memory cell array including a plurality of memory cells connected to a plurality of word lines;
a plurality of first pass transistors connected to one side of each of the plurality of word lines;
a plurality of second pass transistors connected to the other side of each of the plurality of word lines;
a voltage generator generating a plurality of operating voltages for driving the memory cell array;
a first switch circuit connecting the plurality of first pass transistors and the voltage generator; and
and a second switch circuit connecting the plurality of second pass transistors and the voltage generator. 제 1항에 있어서,
상기 메모리 셀 어레이는,
복수의 그라운드 선택 라인에 연결된 복수의 그라운드 선택 트랜지스터와,
복수의 스트링 선택 라인에 연결된 복수의 스트링 선택 트랜지스터를 더 포함하고,
각각의 상기 복수의 그라운드 선택 라인의 일측 및 각각의 상기 복수의 스트링 선택 라인의 일측에 연결된 복수의 제3 패스 트랜지스터와,
각각의 상기 복수의 그라운드 선택 라인의 타측 및 각각의 상기 복수의 스트링 선택 라인의 타측에 연결된 복수의 제4 패스 트랜지스터와,
상기 복수의 제3 패스 트랜지스터와 상기 전압 생성기를 연결하는 제3 스위치 회로와,
상기 복수의 제4 패스 트랜지스터와 상기 전압 생성기를 연결하는 제4 스위치 회로를 더 포함하는 비휘발성 메모리 장치.According to claim 1,
The memory cell array,
a plurality of ground select transistors connected to a plurality of ground select lines;
Further comprising a plurality of string select transistors connected to the plurality of string select lines;
a plurality of third pass transistors connected to one side of each of the plurality of ground selection lines and one side of each of the plurality of string selection lines;
a plurality of fourth pass transistors connected to the other side of each of the plurality of ground selection lines and the other side of each of the plurality of string selection lines;
a third switch circuit connecting the plurality of third pass transistors and the voltage generator;
and a fourth switch circuit connecting the plurality of fourth pass transistors and the voltage generator. 제 1항에 있어서,
상기 제1 스위치 회로는 제어 신호에 따라 인에이블되어 상기 복수의 제1 패스 트랜지스터와 상기 전압 생성기를 연결하고,
상기 제2 스위치 회로는 상기 제어 신호에 따라 인에이블되어 상기 복수의 제2 패스 트랜지스터와 상기 전압 생성기를 연결하는 비휘발성 메모리 장치.According to claim 1,
The first switch circuit is enabled according to a control signal to connect the plurality of first pass transistors and the voltage generator;
The second switch circuit is enabled according to the control signal to connect the plurality of second pass transistors and the voltage generator. 제 1항에 있어서,
상기 메모리 셀 어레이는, 복수의 더미 워드 라인에 연결된 복수의 더미 메모리 셀을 더 포함하고,
각각의 상기 복수의 더미 워드 라인의 일측에 연결된 복수의 제3 패스 트랜지스터와,
각각의 상기 복수의 더미 워드 라인의 타측에 연결된 복수의 제4 패스 트랜지스터와,
상기 복수의 제3 패스 트랜지스터와 상기 전압 생성기를 연결하는 제3 스위치 회로와,
상기 복수의 제4 패스 트랜지스터와 상기 전압 생성기를 연결하는 제4 스위치 회로를 더 포함하는 비휘발성 메모리 장치.According to claim 1,
The memory cell array further includes a plurality of dummy memory cells connected to a plurality of dummy word lines;
a plurality of third pass transistors connected to one side of each of the plurality of dummy word lines;
a plurality of fourth pass transistors connected to the other side of each of the plurality of dummy word lines;
a third switch circuit connecting the plurality of third pass transistors and the voltage generator;
and a fourth switch circuit connecting the plurality of fourth pass transistors and the voltage generator. 제 1항에 있어서,
상기 제1 스위치 회로와 상기 복수의 워드 라인의 일측 사이의 제1 노드에 일단이 연결되고, 및 상기 제2 스위치 회로와 상기 복수의 워드 라인의 타측 사이의 제2 노드에 타측이 연결되어 검출 신호를 출력하는 디텍터를 더 포함하는 비휘발성 메모리 장치.According to claim 1,
One end is connected to a first node between the first switch circuit and one side of the plurality of word lines, and the other side is connected to a second node between the second switch circuit and the other side of the plurality of word lines to generate a detection signal A non-volatile memory device further comprising a detector outputting 제 5항에 있어서,
상기 디텍터는, 상기 제1 노드의 전압 및 상기 제2 노드의 전압을 비교하여 상기 검출 신호를 출력하는 비휘발성 메모리 장치.According to claim 5,
wherein the detector outputs the detection signal by comparing a voltage of the first node and a voltage of the second node. 제 5항에 있어서,
상기 디텍터는, 상기 제1 노드가 설정 전압이 되는 시간과 상기 제2 노드가 상기 설정 전압이 되는 시간을 비교하여 상기 검출 신호를 출력하는 비휘발성 메모리 장치.According to claim 5,
wherein the detector compares a time at which the first node becomes the set voltage and a time at which the second node becomes the set voltage and outputs the detection signal. 제 1항에 있어서,
상기 제1 스위치 회로와 상기 복수의 워드 라인의 일측 사이의 제1 노드 및 상기 제2 스위치 회로와 상기 복수의 워드 라인의 타측 사이의 제2 노드 중 어느 하나에 연결되어 검출 신호를 출력하는 디텍터를 더 포함하는 비휘발성 메모리 장치.According to claim 1,
A detector connected to any one of a first node between the first switch circuit and one side of the plurality of word lines and a second node between the second switch circuit and the other side of the plurality of word lines to output a detection signal A non-volatile memory device further comprising: 제 1항에 있어서,
상기 복수의 워드 라인은 제1 워드 라인을 포함하고,
상기 제1 스위치 회로가 인에이블되고 상기 제2 스위치 회로가 디스에이블된 제1 모드에서, 상기 제1 워드 라인을 프로그램하는 제1 프로그램 루프 횟수, 및
상기 제1 스위치 회로가 디스에이블되고 상기 제2 스위치 회로가 인에이블된 제2 모드에서, 상기 제1 워드 라인을 프로그램하는 제2 프로그램 루프 횟수를 비교하여 검출 신호를 출력하는 디텍터를 더 포함하는 비휘발성 메모리 장치.According to claim 1,
The plurality of word lines include a first word line,
a first program loop number of programming the first word line in a first mode in which the first switch circuit is enabled and the second switch circuit is disabled; and
In a second mode in which the first switch circuit is disabled and the second switch circuit is enabled, the detector further comprises a detector outputting a detection signal by comparing the number of second program loops for programming the first word line. volatile memory device. 복수의 워드 라인에 연결된 복수의 메모리 셀들을 포함하는 메모리 셀 어레이;
각각의 상기 복수의 워드 라인에 인가되는 복수의 제1 동작 전압을 생성하는 전압 생성기; 및
제1 모드에서, 상기 복수의 워드 라인의 일측과 상기 복수의 워드 라인의 타측 중 어느 하나에 상기 제1 동작 전압을 인가하고,
제2 모드에서, 상기 복수의 워드 라인의 일측과 상기 복수의 워드 라인의 타측에 각각 상기 동작 전압을 인가하는 스위치 회로를 포함하는 비휘발성 메모리 장치.a memory cell array including a plurality of memory cells connected to a plurality of word lines;
a voltage generator generating a plurality of first operating voltages applied to each of the plurality of word lines; and
In a first mode, the first operating voltage is applied to one of one side of the plurality of word lines and the other side of the plurality of word lines;
A nonvolatile memory device including a switch circuit for applying the operating voltage to one side of the plurality of word lines and the other side of the plurality of word lines, respectively, in a second mode. 제 10항에 있어서,
상기 스위치 회로는,
각각의 상기 복수의 워드 라인의 일측에 각각의 상기 복수의 제1 동작 전압을 인가하는 제1 스위치 회로와,
각각의 상기 복수의 워드 라인의 타측에 각각의 상기 복수의 제1 동작 전압을 인가하는 제2 스위치 회로를 포함하는 비휘발성 메모리 장치.According to claim 10,
The switch circuit,
A first switch circuit for applying each of the plurality of first operating voltages to one side of each of the plurality of word lines;
and a second switch circuit for applying each of the plurality of first operating voltages to the other side of each of the plurality of word lines. 제 11항에 있어서,
각각의 상기 복수의 워드 라인의 일측과 상기 제1 스위치 회로 사이에 연결된 복수의 제1 패스 트랜지스터와,
각각의 상기 복수의 워드 라인의 타측과 상기 제2 스위치 회로 사이에 연결된 복수의 제2 패스 트랜지스터를 더 포함하는 비휘발성 메모리 장치.According to claim 11,
A plurality of first pass transistors connected between one side of each of the plurality of word lines and the first switch circuit;
The non-volatile memory device further comprising a plurality of second pass transistors connected between the second switch circuit and the other side of each of the plurality of word lines. 제 10항에 있어서,
상기 제1 스위치 회로와 상기 복수의 워드 라인의 일측 사이의 제1 노드에 일단이 연결되고, 및 상기 제2 스위치 회로와 상기 복수의 워드 라인의 타측 사이의 제2 노드에 타측이 연결되어 검출 신호를 출력하는 디텍터를 더 포함하는 비휘발성 메모리 장치.According to claim 10,
One end is connected to a first node between the first switch circuit and one side of the plurality of word lines, and the other side is connected to a second node between the second switch circuit and the other side of the plurality of word lines to generate a detection signal A non-volatile memory device further comprising a detector outputting 제 10항에 있어서,
상기 제1 스위치 회로와 상기 복수의 워드 라인의 일측 사이의 제1 노드 및 상기 제2 스위치 회로와 상기 복수의 워드 라인의 타측 사이의 제2 노드 중 어느 하나에 연결되어 검출 신호를 출력하는 디텍터를 더 포함하는 비휘발성 메모리 장치.According to claim 10,
A detector connected to any one of a first node between the first switch circuit and one side of the plurality of word lines and a second node between the second switch circuit and the other side of the plurality of word lines to output a detection signal A non-volatile memory device further comprising: 제 10항에 있어서,
상기 복수의 워드 라인은 제1 워드 라인을 포함하고,
상기 제1 모드에서, 상기 제1 워드 라인을 프로그램하는 제1 프로그램 루프 횟수, 및
상기 제2 모드에서, 상기 제1 워드 라인을 프로그램하는 제2 프로그램 루프 횟수를 비교하는 디텍터를 더 포함하는 비휘발성 메모리 장치.According to claim 10,
The plurality of word lines include a first word line,
In the first mode, a first program loop number of programming the first word line; and
and a detector comparing the number of second program loops for programming the first word line in the second mode. 제 14항에 있어서,
상기 메모리 셀 어레이는,
복수의 그라운드 선택 라인에 연결된 복수의 그라운드 선택 트랜지스터와,
복수의 스트링 선택 라인에 연결된 복수의 스트링 선택 트랜지스터를 더 포함하고,
상기 전압 생성기는, 각각의 상기 복수의 그라운드 선택 라인 및 각각의 상기 스트링 선택 라인에 인가되는 제2 동작 전압을 더 생성하고,
상기 스위치 회로는,
상기 제1 모드에서, 상기 복수의 그라운드 선택 라인의 일측과 상기 복수의 그라운드 선택 라인의 타측 중 어느 하나, 및 상기 복수의 스트링 선택 라인의 일측과 상기 복수의 스트링 선택 라인의 타측 중 어느 하나에 상기 제2 동작 전압을 인가하고,
상기 제2 모드에서, 상기 복수의 그라운드 선택 라인의 일측, 상기 복수의 그라운드 선택 라인의 타측, 상기 복수의 스트링 선택 라인의 일측 및 상기 복수의 스트링 선택 라인의 타측에 상기 제2 동작 전압을 인가하는 비휘발성 메모리 장치.According to claim 14,
The memory cell array,
a plurality of ground select transistors connected to a plurality of ground select lines;
Further comprising a plurality of string select transistors connected to the plurality of string select lines;
The voltage generator further generates a second operating voltage applied to each of the plurality of ground selection lines and each of the string selection lines,
The switch circuit,
In the first mode, either one of one side of the plurality of ground selection lines and the other side of the plurality of ground selection lines, and one side of one side of the plurality of string selection lines and the other side of the plurality of string selection lines. Applying a second operating voltage;
In the second mode, the second operating voltage is applied to one side of the plurality of ground selection lines, the other side of the plurality of ground selection lines, one side of the plurality of string selection lines, and the other side of the plurality of string selection lines Non-volatile memory device. 기판과 복수의 비트 라인 사이에 연결된 복수의 낸드 스트링을 포함하는 메모리 셀 어레이를 포함하는 비휘발성 메모리 장치의 구동 방법에 있어서,
상기 복수의 낸드 스트링 중 선택된 셀 스트링에 대응하는 비트 라인을 프리차하고,
상기 선택된 낸드 스트링에 대응하는 그라운드 선택 라인의 일측과 타측 및 상기 선택된 낸드 스트링에 대응하는 스트링 선택 라인의 일측과 타측에 각각 그라운드 선택 전압 및 스트링 선택 전압을 제공하고,
제1 모드에서 상기 선택된 낸드 스트링의 복수의 워드 라인의 일측과 타측 중 어느 하나에 상기 워드 라인 전압을 제공하고, 제2 모드에서 상기 선택된 낸드 스트링의 복수의 워드 라인의 일측과 타측에 각각 워드 라인 전압을 제공하는 것을 포함하는 비휘발성 메모리 장치의 구동 방법.A method of driving a non-volatile memory device including a memory cell array including a plurality of NAND strings connected between a substrate and a plurality of bit lines,
Preloading a bit line corresponding to a cell string selected from among the plurality of NAND strings;
providing a ground selection voltage and a string selection voltage to one side and the other side of a ground selection line corresponding to the selected NAND string and one side and the other side of the string selection line corresponding to the selected NAND string, respectively;
In the first mode, the word line voltage is provided to one of one side and the other side of a plurality of word lines of the selected NAND string, and in the second mode, word lines are provided to one side and the other side of the plurality of word lines of the selected NAND string, respectively A method of driving a non-volatile memory device comprising providing a voltage. 제 17항에 있어서,
상기 제1 모드에서 상기 복수의 워드 라인의 일측과 타측 중 상기 워드 라인 전압이 제공되지 않은 측의 전압이 일정 전압이 되는 시간을 측정하는 것을 더 포함하는 비휘발성 메모리 장치의 구동 방법.According to claim 17,
The method of driving the nonvolatile memory device further comprising measuring a time when a voltage of one side and the other side of the plurality of word lines to which the word line voltage is not supplied becomes a constant voltage in the first mode. 제 17항에 있어서,
상기 제1 모드에서 일정 시간 뒤 상기 복수의 워드 라인의 일측과 타측 중 상기 워드 라인 전압이 제공되지 않은 측의 전압을 측정하는 것을 더 포함하는 비휘발성 메모리 장치의 구동 방법.According to claim 17,
The method of driving the nonvolatile memory device further comprising measuring a voltage of one side and the other side of the plurality of word lines to which the word line voltage is not supplied after a predetermined time in the first mode. 제 17항에 있어서,
상기 선택된 낸드 스트링의 상기 복수의 워드 라인은 제1 워드 라인을 포함하고,
상기 제2 모드에서 상기 제1 워드 라인이 프로그램되는 프로그램 루프 횟수를 측정하는 것을 더 포함하는 비휘발성 메모리 장치의 구동 방법.According to claim 17,
the plurality of word lines of the selected NAND string include a first word line;
The method of driving the nonvolatile memory device further comprising measuring the number of program loops in which the first word line is programmed in the second mode.

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