KR20230068252A - Nonvolatile memory device including multi-stack memory block and method for operating thereof - Google Patents
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Abstract
Description
본 개시의 기술적 사상은 멀티 스택 메모리 블록을 포함하는 비휘발성 메모리 장치 및 그의 동작 방법에 관한 것으로서, 더욱 상세하게는 더미 워드라인들의 문턱 전압을 모니터링하고, 블록 리셋 동작을 수행함으로써 더미 워드라인들의 문턱 전압을 일정하게 유지하는 비휘발성 메모리 장치 및 그의 동작 방법에 관한 것이다.The technical idea of the present disclosure relates to a non-volatile memory device including a multi-stack memory block and an operating method thereof, and more particularly, to a threshold voltage of dummy word lines by monitoring threshold voltages of dummy word lines and performing a block reset operation. It relates to a non-volatile memory device that maintains a constant voltage and an operating method thereof.
반도체 칩들을 사용하는 시스템은, 호스트에 의해 사용되는 데이터나 인스트럭션들을 저장하거나 컴퓨터 동작(computational operation)을 수행하기 위해, 동작 메모리 또는 메인 메모리로서 DRAM(Dynamic Random Access Memory)을 사용하고, 저장 매체로서 비휘발성 메모리를 포함하는 스토리지 장치를 사용하고 있다. 큰 용량을 갖는 스토리지 장치가 요구됨에 따라 비휘발성 메모리의 기판에 적층되는 메모리 셀들 및 워드라인들의 개수가 증가하고 있고, 최근에는 메모리의 저장 용량 및 집적도를 향상시키기 위해 메모리 셀들을 3차원 구조로 적층하는 비휘발성 메모리 장치, 예컨대 3D 낸드 플래시 메모리 장치의 연구가 활발하게 진행되고 있다.A system using semiconductor chips uses DRAM (Dynamic Random Access Memory) as a working memory or main memory to store data or instructions used by a host or to perform a computational operation, and as a storage medium. A storage device containing non-volatile memory is being used. As a storage device having a large capacity is required, the number of memory cells and word lines stacked on a substrate of a nonvolatile memory is increasing, and recently, memory cells are stacked in a three-dimensional structure to improve storage capacity and integration. Research on a non-volatile memory device, for example, a 3D NAND flash memory device, is being actively conducted.
본 개시의 기술적 사상이 해결하려는 과제는, 더미 워드라인의 문턱 전압을 모니터링하고, 모니터링 결과에 기초하여 블록 리셋 동작을 수행함으로써 신뢰성이 높은 비휘발성 메모리 장치를 제공하는 데 있다.An object to be solved by the technical idea of the present disclosure is to provide a highly reliable nonvolatile memory device by monitoring a threshold voltage of a dummy word line and performing a block reset operation based on the monitoring result.
본 발명의 기술적 과제들은 이상에서 언급한 기술적 과제들로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재들로부터 당업자에게 명확하게 이해될 수 있을 것이다.The technical problems of the present invention are not limited to the technical problems mentioned above, and other technical problems not mentioned will be clearly understood by those skilled in the art from the description below.
상기와 같은 목적을 달성하기 위하여, 본 개시의 일측면에 따라 본 개시의 기술적 사상의 일측면에 따른 메모리 컨트롤러 및 메모리 컨트롤러의 제어에 기초하여 동작하고, 제1 메모리 블록 및 제2 메모리 블록을 포함하는 비휘발성 메모리 장치를 포함하는 메모리 시스템의 동작 방법은, 메모리 컨트롤러가 제1 메모리 블록이 블록 리셋 조건을 만족하는지 판단하는 단계, 제1 메모리 블록이 블록 리셋 조건을 만족할 때, 제1 메모리 블록을 구성하는 더미 셀들의 워드라인에 턴-온 전압을 인가하는 단계, 제1 메모리 블록에 기 프로그램된 데이터를 제2 메모리 블록으로 이전하는 단계, 제1 메모리 블록을 소거하는 단계 및 제1 메모리 블록의 더미 셀들을 리-프로그램하는 단계를 포함한다. In order to achieve the above object, according to one aspect of the present disclosure, a memory controller according to one aspect of the technical idea of the present disclosure and operating based on the control of the memory controller include a first memory block and a second memory block. A method of operating a memory system including a non-volatile memory device comprising: determining, by a memory controller, whether a first memory block satisfies a block reset condition; when the first memory block satisfies the block reset condition, the first memory block is Applying a turn-on voltage to word lines of dummy cells constituting the constituting dummy cells, transferring pre-programmed data in a first memory block to a second memory block, erasing the first memory block, and Re-programming the dummy cells.
상기와 같은 목적을 달성하기 위하여, 본 개시의 일측면에 따라 제1 내지 제3 메모리 블록을 포함하고, 제1 내지 제3 메모리 블록은 각각 복수의 메모리 셀들을 포함하는 제1 서브 블록, 복수의 메모리 셀들을 포함하고 제1 서브 블록 상부에 배치되는 제2 서브 블록, 및 복수의 더미 셀들을 포함하고 제1 서브 블록과 제2 서브 블록 사이에 배치되는 더미 블록을 포함하는 비휘발성 메모리 장치의 동작 방법에 있어서, 제1 메모리 블록의 동작을 명령하는 커맨드를 수신하는 단계, 제1 메모리 블록이 블록 리셋 조건을 불만족할 때, 제1 메모리 블록이 커맨드에 기초하여 동작을 수행하는 단계, 및 제1 메모리 블록이 블록 리셋 조건을 만족할 때, 제1 메모리 블록이 블록 리셋 동작을 수행하는 단계를 포함하고, 블록 리셋 동작을 수행하는 단계는, 제1 메모리 블록의 더미 블록에 포함된 워드라인들에 턴-온 전압을 인가하는 단계, 제1 메모리 블록의 제1 서브 블록 또는 제2 서브 블록에 이미 프로그램 되어있는 데이터를 제2 메모리 블록으로 이전하는 단계, 제1 메모리 블록 전체에 대하여 소거 동작을 수행하는 단계 및 제1 메모리 블록의 더미 셀들을 리-프로그램하는 단계를 포함한다.In order to achieve the above object, according to an aspect of the present disclosure, a first sub-block including first to third memory blocks, wherein the first to third memory blocks each include a plurality of memory cells; Operation of a non-volatile memory device including a second sub-block including memory cells disposed over the first sub-block and a dummy block including a plurality of dummy cells disposed between the first sub-block and the second sub-block A method comprising: receiving a command instructing an operation of a first memory block, performing an operation based on the command by the first memory block when the first memory block does not satisfy a block reset condition, and performing a first memory block operation based on the command. When the memory block satisfies the block reset condition, the first memory block may perform a block reset operation, and the performing of the block reset operation may include turning word lines included in dummy blocks of the first memory block. - Applying an on voltage, transferring data already programmed in the first sub-block or the second sub-block of the first memory block to the second memory block, and performing an erase operation on the entire first memory block and reprogramming dummy cells of the first memory block.
상기와 같은 목적을 달성하기 위하여, 본 개시의 일측면에 따른 반도체 장치는, 프로그램 커맨드, 독출 커맨드 및 소거 커맨드 중 어느 하나를 생성하는 메모리 컨트롤러 및 메모리 컨트롤러의 제어에 기초하여 동작하고, 제1 메모리 블록 및 제2 메모리 블록을 포함하는 비휘발성 메모리 장치를 포함하고, 메모리 컨트롤러는 제1 메모리 블록이 블록 리셋 조건을 만족하는지 판단하도록 구성되고, 비휘발성 메모리 장치는, 블록 리셋 조건을 만족할 때 제1 메모리 블록을 구성하는 더미 셀들의 워드라인에 턴-온 전압을 인가하고, 제1 메모리 블록에 기 프로그램된 데이터를 제2 메모리 블록으로 이전한 후, 제1 메모리 블록을 소거하고, 제1 메모리 블록의 더미 셀들을 리-프로그램하도록 구성된다.In order to achieve the above object, a semiconductor device according to an aspect of the present disclosure operates based on a memory controller generating any one of a program command, a read command, and an erase command and under control of the memory controller, and the first memory A nonvolatile memory device including a block and a second memory block, wherein the memory controller is configured to determine whether the first memory block satisfies a block reset condition, wherein the nonvolatile memory device includes a first memory block when the block reset condition is satisfied. A turn-on voltage is applied to word lines of dummy cells constituting a memory block, data pre-programmed in the first memory block is transferred to the second memory block, the first memory block is erased, and the first memory block is erased. It is configured to re-program dummy cells of
본 개시의 기술적 사상의 비휘발성 메모리 장치에 따르면, 더미 워드라인의 문턱 전압을 일정한 레벨로 유지함으로써 비휘발성 메모리 장치의 신뢰성을 개선할 수 있고, 메모리 블록에 기 프로그램된 데이터를 정상 메모리 블록으로 이전함으로써 불량 메모리 블록의 데이터를 복구할 수 있다. According to the nonvolatile memory device of the present disclosure, the reliability of the nonvolatile memory device may be improved by maintaining the threshold voltage of a dummy word line at a constant level, and data previously programmed in a memory block may be transferred to a normal memory block. By doing so, the data of the bad memory block can be recovered.
본 개시의 예시적 실시예들에서 얻을 수 있는 효과는 이상에서 언급한 효과들로 제한되지 아니하며, 언급되지 아니한 다른 효과들은 이하의 기재로부터 본 개시의 예시적 실시예들이 속하는 기술분야에서 통상의 지식을 가진 자에게 명확하게 도출되고 이해될 수 있다. 즉, 본 개시의 예시적 실시예들을 실시함에 따른 의도하지 아니한 효과들 역시 본 개시의 예시적 실시예들로부터 당해 기술분야의 통상의 지식을 가진 자에 의해 도출될 수 있다.Effects obtainable in the exemplary embodiments of the present disclosure are not limited to the effects mentioned above, and other effects not mentioned are common knowledge in the art to which exemplary embodiments of the present disclosure belong from the following description. can be clearly derived and understood by those who have That is, unintended effects according to the implementation of the exemplary embodiments of the present disclosure may also be derived by those skilled in the art from the exemplary embodiments of the present disclosure.
도 1은 본 발명의 예시적인 실시 예들에 따른 비휘발성 메모리 장치의 블록 리셋 방법을 나타내는 순서도이다.
도 2는 본 발명의 예시적인 실시 예들에 따른 메모리 시스템을 개념적으로 설명하는 블록도이다.
도 3은 본 발명의 예시적인 실시 예들에 따른 비휘발성 메모리 장치를 나타내는 블록도이다.
도 4는 본 발명의 예시적인 실시 예들에 따른 메모리 블록(BLK1)을 나타내는 사시도이다.
도 5는 본 발명의 예시적인 실시 예들에 따른 비휘발성 메모리 장치의 등가 회로도이다.
도 6은 본 발명의 예시적인 실시 예들에 따른 비휘발성 메모리 장치의 소거 방법을 나타내는 순서도이다.
도 7은 본 발명의 예시적인 실시 예들에 따른 비휘발성 메모리 장치의 프로그램 방법을 나타내는 순서도이다.
도 8은 본 발명의 예시적인 실시 예들에 따른 비휘발성 메모리 장치의 프로그램 방법을 나타내는 순서도이다.
도 9는 본 발명의 예시적인 실시 예들에 따라 프로그램된 메모리 셀들의 문턱 전압 산포를 설명하기 위한 도면이다.
도 10은 본 발명의 예시적인 실시 예들에 따른 독출 에러 발생시 비휘발성 메모리 장치의 데이터 복구 방법을 나타내는 순서도이다.
도 11은 본 발명의 예시적인 실시 예들에 따른 비휘발성 메모리 장치의 구조를 나타내는 단면도이다.
도 12는 본 발명의 예시적인 실시 예들에 따른 컴퓨팅 시스템을 나타내는 블록도이다.
도 13은 본 발명의 예시적인 실시 예들에 따른 SSD 시스템을 나타내는 블록도이다.1 is a flowchart illustrating a block reset method of a nonvolatile memory device according to example embodiments of the inventive concepts.
2 is a block diagram conceptually illustrating a memory system according to example embodiments of inventive concepts.
3 is a block diagram illustrating a nonvolatile memory device according to example embodiments of the inventive concepts.
4 is a perspective view illustrating a memory block BLK1 according to exemplary embodiments of the present disclosure.
5 is an equivalent circuit diagram of a nonvolatile memory device according to example embodiments of the inventive concept.
6 is a flowchart illustrating a method of erasing a nonvolatile memory device according to example embodiments of the inventive concepts.
7 is a flowchart illustrating a method of programming a nonvolatile memory device according to example embodiments of the inventive concepts.
8 is a flowchart illustrating a method of programming a nonvolatile memory device according to example embodiments of the inventive concept.
9 is a diagram for explaining threshold voltage distribution of programmed memory cells according to example embodiments of the inventive concept.
10 is a flowchart illustrating a method of restoring data of a nonvolatile memory device when a read error occurs according to exemplary embodiments of the present disclosure.
11 is a cross-sectional view showing the structure of a nonvolatile memory device according to example embodiments of the inventive concept.
12 is a block diagram illustrating a computing system according to example embodiments of the present invention.
13 is a block diagram illustrating an SSD system according to exemplary embodiments of the present invention.
이하, 첨부한 도면을 참조하여 본 개시의 실시예에 대해 상세히 설명한다. Hereinafter, embodiments of the present disclosure will be described in detail with reference to the accompanying drawings.
도면을 참조하여 설명할 때 동일하거나 대응하는 구성 요소는 동일한 도면 부호를 부여하고 이에 대해 중복되는 설명은 생략한다.When describing with reference to the drawings, the same or corresponding components are assigned the same reference numerals, and overlapping descriptions thereof will be omitted.
도 1은 본 발명의 예시적인 실시 예들에 따른 비휘발성 메모리 장치의 블록 리셋 방법을 나타내는 순서도이다. 1 is a flowchart illustrating a block reset method of a nonvolatile memory device according to example embodiments of the inventive concepts.
도 1을 참조하면, 비휘발성 메모리 장치의 블록 리셋 방법(S100)은 복수의 단계들(S110~S150)을 포함할 수 있다. 복수의 셀 스트링들은 도 5를 참조하여 후술되는 바와 같이 2개의 서브 블록들로 분할될 수도 있고, 3개 이상의 서브 블록들로 분할될 수도 있다. 복수의 셀 스트링들은 도 5를 참조하여 후술되는 바와 같이 서브 블록들 사이에 배치된 더미 블록을 포함할 수 있다.Referring to FIG. 1 , a method of resetting a block of a nonvolatile memory device ( S100 ) may include a plurality of steps ( S110 to S150 ). A plurality of cell strings may be divided into two sub-blocks or three or more sub-blocks as will be described later with reference to FIG. 5 . As will be described later with reference to FIG. 5 , the plurality of cell strings may include dummy blocks disposed between sub blocks.
단계(S110)에서, 제1 메모리 블록(도 3의 BLK1)에 대하여 블록 리셋 조건을 만족하는지 여부가 판단될 수 있다. 블록 리셋 조건을 만족하는지 여부를 판단하기 위해 더미 블록(도 4 및 도 5의 DB)에 포함된 더미 셀들의 문턱 전압(Vth,DC)이 모니터링될 수 있다. 더미 셀들의 문턱 전압(Vth,DC)은 제1 기준 전압(V1)과 비교될 수 있다. 더미 셀들의 문턱 전압(Vth,DC)의 전압 레벨이 제1 기준 전압(V1)의 전압 레벨보다 높을 때, 독출 동작시 에러가 발생할 수 있다. 즉, 제1 기준 전압(V1)의 전압 레벨은 제1 메모리 블록(도 3의 BLK1)이 정상적으로 독출 동작을 수행할 수 있는 임계 값일 수 있다. 그에 따라, 제1 기준 전압(V1)의 전압 레벨은 블록 리셋 동작의 필요 여부를 판단하는 기준 값일 수 있다. 제1 기준 전압(V1)의 전압 레벨은 기 설정된 값일 수 있고, 사용자에 의해 입력되는 값일 수도 있다. 제1 기준 전압(V1)의 전압 레벨에 대하여는 후술되는 도 9를 참조하여 보다 상세하게 설명한다.In step S110, it may be determined whether a block reset condition is satisfied for the first memory block (BLK1 in FIG. 3). Threshold voltages Vth and DC of dummy cells included in the dummy block (DB of FIGS. 4 and 5 ) may be monitored to determine whether a block reset condition is satisfied. Threshold voltages (Vth, DC ) of dummy cells may be compared with a first reference voltage (V1). When the voltage level of the threshold voltages Vth and DC of the dummy cells is higher than the voltage level of the first reference voltage V1 , an error may occur during a read operation. That is, the voltage level of the first reference voltage V1 may be a threshold value at which the first memory block (BLK1 in FIG. 3 ) may normally perform a read operation. Accordingly, the voltage level of the first reference voltage V1 may be a reference value for determining whether a block reset operation is necessary. The voltage level of the first reference voltage V1 may be a preset value or a value input by a user. The voltage level of the first reference voltage V1 will be described in detail with reference to FIG. 9 to be described later.
더미 셀들의 문턱 전압(Vth,DC)의 전압 레벨이 0V보다 높고 제1 기준 전압(V1)의 전압 레벨보다 낮은 경우, 제1 메모리 블록(도 3의 BLK1)이 블록 리셋 조건을 불만족할 수 있다. 그에 따라, 단계(S110)는 종료될 수 있다. 즉, 더미 셀들의 문턱 전압(Vth,DC)의 전압 레벨이 0V보다 높고 제1 기준 전압(V1)의 전압 레벨보다 낮은 경우, 블록 리셋 동작이 불필요한 것으로 판단될 수 있다.When the voltage level of the threshold voltage (Vth, DC ) of the dummy cells is higher than 0V and lower than the voltage level of the first reference voltage V1, the first memory block (BLK1 in FIG. 3 ) may not satisfy the block reset condition. . Accordingly, step S110 may end. That is, when the voltage level of the threshold voltage (Vth, DC ) of the dummy cells is higher than 0V and lower than the voltage level of the first reference voltage V1, it may be determined that the block reset operation is unnecessary.
더미 셀들의 문턱 전압(Vth,DC)의 전압 레벨이 0V보다 낮거나 제1 기준 전압(V1)의 전압 레벨보다 높은 경우, 제1 메모리 블록(도 3의 BLK1)이 블록 리셋 조건을 만족할 수 있다. 그에 따라, 단계(S120)가 수행될 수 있다. 즉, 더미 셀들의 문턱 전압(Vth,DC)의 전압 레벨이 0V보다 낮거나 제1 기준 전압(V1)의 전압 레벨보다 높은 경우, 블록 리셋 동작이 필요한 것으로 판단될 수 있다.When the voltage level of the threshold voltage (Vth, DC ) of the dummy cells is lower than 0V or higher than the voltage level of the first reference voltage V1, the first memory block (BLK1 in FIG. 3 ) may satisfy the block reset condition. . Accordingly, step S120 may be performed. That is, when the voltage level of the threshold voltage (Vth, DC ) of the dummy cells is lower than 0V or higher than the voltage level of the first reference voltage V1, it may be determined that a block reset operation is required.
단계(S120)에서, 더미 셀들의 워드라인에 턴-온 전압이 인가될 수 있다. 턴-온 전압의 전압 레벨은 더미 셀들의 문턱 전압(Vth,DC)의 전압 레벨보다 높을 수 있다. 턴-온 전압의 전압 레벨은, 더미 셀들의 문턱 전압(Vth,DC)의 전압 레벨이 0V보다 높고 제1 기준 전압(V1)의 전압 레벨보다 낮을 때 더미 셀들을 턴-온 시키기 위해 더미 셀들의 워드라인에 인가되는 전압의 전압 레벨보다 높을 수 있다. 예를 들어, 턴-온 전압의 전압 레벨은 독출 전압이 가질 수 있는 최대 전압 레벨보다 높을 수 있다. 독출 전압은 독출 동작 시 서브 블록을 구성하는 메모리 셀의 워드라인에 인가되는 전압일 수 있다. 예를 들어, 턴-온 전압의 전압 레벨은 제1 기준 전압(V1)의 전압 레벨보다 높을 수 있다. 그에 따라, 더미 셀에 채널이 형성될 수 있다.In operation S120 , turn-on voltages may be applied to word lines of dummy cells. A voltage level of the turn-on voltage may be higher than a voltage level of the threshold voltages (Vth, DC ) of the dummy cells. The voltage level of the turn-on voltage is the voltage level of the dummy cells to turn on the dummy cells when the voltage level of the threshold voltage (Vth, DC ) of the dummy cells is higher than 0V and lower than the voltage level of the first reference voltage (V1). It may be higher than the voltage level of the voltage applied to the word line. For example, the voltage level of the turn-on voltage may be higher than the maximum voltage level that the read voltage can have. The read voltage may be a voltage applied to a word line of a memory cell constituting a sub block during a read operation. For example, the voltage level of the turn-on voltage may be higher than that of the first reference voltage V1. Accordingly, a channel may be formed in the dummy cell.
단계(S130)에서, 제1 메모리 블록(도 3의 BLK1)을 구성하는 서브 블록에 이미 프로그램된 데이터를 제2 메모리 블록(도 3의 BLK2)으로 이전할 수 있다. 예를 들어, 제1 서브 블록(도 5의 SB1)과 상기 제1 서브 블록(도 5의 SB1) 상단에 위치하는 제2 서브 블록(도 5의 SB2)이 제1 메모리 블록(도 5의 BLK1)을 구성하고, 제1 서브 블록(도 5의 SB1)이 이미 프로그램 되어 있는 경우, 제1 서브 블록(도 5의 SB1)에 기 프로그램된 데이터를 제2 메모리 블록(도 3의 BLK2)으로 이전할 수 있다. 제2 메모리 블록(도 3의 BLK2)은 정상 메모리 블록일 수 있다. 정상 메모리 블록은, 메모리 블록에 포함된 더미 셀들의 문턱 전압(Vth,DC)의 전압 레벨이 0V보다 높고 제1 기준 전압(V1)의 전압 레벨보다 낮은 메모리 블록을 의미할 수 있다. In step S130, data already programmed in a subblock constituting the first memory block (BLK1 in FIG. 3) may be transferred to the second memory block (BLK2 in FIG. 3). For example, a first sub-block (SB1 in FIG. 5) and a second sub-block (SB2 in FIG. 5) positioned above the first sub-block (SB1 in FIG. 5) are formed in a first memory block (BLK1 in FIG. 5). ) is configured, and if the first sub-block (SB1 in FIG. 5) is already programmed, the data pre-programmed in the first sub-block (SB1 in FIG. 5) is transferred to the second memory block (BLK2 in FIG. 3). can do. The second memory block (BLK2 in FIG. 3) may be a normal memory block. A normal memory block may refer to a memory block in which the voltage level of the threshold voltage (Vth, DC ) of the dummy cells included in the memory block is higher than 0V and lower than the voltage level of the first reference voltage V1 .
단계(S140)에서, 제1 메모리 블록 전체(도 5의 BLK1)에 대하여 소거 동작을 수행할 수 있다. 그에 따라, 제1 메모리 블록(도 5의 BLK1)을 구성하는 제1 서브 블록(도 5의 SB1), 제2 서브 블록(도 5의 SB2) 및 더미 블록(도 4 및 도 5의 DB)에 프로그램된 데이터가 모두 소거될 수 있다. 즉, 제1 메모리 블록이 리셋될 수 있다.In step S140, an erase operation may be performed on the entire first memory block (BLK1 in FIG. 5). Accordingly, the first sub-block (SB1 in FIG. 5), the second sub-block (SB2 in FIG. 5) and the dummy block (DB in FIGS. 4 and 5) constituting the first memory block (BLK1 in FIG. 5) All programmed data can be erased. That is, the first memory block may be reset.
단계(S150)에서, 더미 블록(도 4 및 도 5의 DB)을 구성하는 더미 셀들을 리-프로그램할 수 있다. 리-프로그램된 더미 셀들의 문턱 전압(Vth,DC)의 전압 레벨은 제1 기준 전압(V1)의 전압 레벨보다 낮을 수 있다. 더미 셀들을 리-프로그램함으로써 더미 셀들의 문턱 전압(Vth,DC)의 전압 레벨이 일정한 범위에서 유지되도록 제어할 수 있다. In step S150, dummy cells constituting the dummy block (DB of FIGS. 4 and 5) may be reprogrammed. The voltage level of the threshold voltage (Vth, DC ) of the re-programmed dummy cells may be lower than the voltage level of the first reference voltage (V1). By reprogramming the dummy cells, the voltage level of the threshold voltage (Vth, DC ) of the dummy cells may be controlled to be maintained within a predetermined range.
본 개시에 따르면, 더미 셀들의 문턱 전압(Vth,DC)의 전압 레벨이 제1 기준 전압(V1)의 전압 레벨보다 높아 메모리 블록이 정상적인 독출 동작을 수행할 수 없더라도, 단계 S120에서 턴-온된 더미 셀들을 통해 기 프로그램된 데이터가 다른 메모리 블록으로 이전되도록 함으로써 데이터의 손실을 방지할 수 있다. 아울러, 정상적인 독출 동작을 수행할 수 없는 메모리 블록 전체에 대하여 소거 동작이 진행됨으로써 불량 메모리 블록을 복구할 수 있고, 그에 따라 비휘발성 메모리 장치의 생산성이 향상될 수 있다. 뿐만 아니라, 더미 셀들의 문턱 전압(Vth,DC)의 전압 레벨이 일정한 범위에서 유지될 수 있으므로 비휘발성 메모리 장치의 동작에 대한 신뢰성이 향상될 수 있다.According to the present disclosure, even if the memory block cannot perform a normal read operation because the voltage level of the threshold voltage (Vth, DC ) of the dummy cells is higher than the voltage level of the first reference voltage (V1), the dummy turned on in step S120. Data loss may be prevented by transferring pre-programmed data through the cells to another memory block. In addition, by performing an erase operation on all memory blocks incapable of performing a normal read operation, a defective memory block may be restored, and thus productivity of the nonvolatile memory device may be improved. In addition, since the voltage level of the threshold voltage (Vth, DC ) of the dummy cells may be maintained within a certain range, reliability of the operation of the nonvolatile memory device may be improved.
복수의 단계들(S110~S150)을 포함하는 블록 리셋 방법(S100)은 비휘발성 메모리 장치의 프로그램, 소거 및 독출 동작 각각에서 적용될 수 있다. 구체적인 비휘발성 메모리 장치의 동작에 대하여는, 후술되는 도 7 내지 10을 참조하여 보다 상세하게 설명한다.The block reset method S100 including a plurality of steps S110 to S150 may be applied to program, erase, and read operations of a nonvolatile memory device, respectively. A specific operation of the non-volatile memory device will be described in detail with reference to FIGS. 7 to 10 to be described later.
도 2는 본 발명의 예시적인 실시 예들에 따른 메모리 시스템을 개념적으로 설명하는 블록도이다. 2 is a block diagram conceptually illustrating a memory system according to example embodiments of inventive concepts.
도 2를 참조하면, 메모리 시스템(100)은 메모리 컨트롤러(110) 및 적어도 하나의 비휘발성 메모리 장치(120)를 포함할 수 있다. 도 2에는 메모리 시스템(100)에 하나의 비휘발성 메모리 장치(120)가 포함되는 것으로 도시되나 이에 제한되지 않으며, 메모리 시스템(100)은 복수의 비휘발성 메모리 장치들을 포함할 수 있다. 비휘발성 메모리 장치(120)는 낸드 플래시 메모리를 포함할 수 있다. Referring to FIG. 2 , the
일부 실시예들에서, 메모리 시스템(100)은 전자 장치에 내장되는(embedded) 내장(internal) 메모리일 수 있다. 예를 들어, 메모리 시스템(100)은 임베디드 UFS(Universal Flash Storage) 메모리 장치, eMMC(embedded Multi-Media Card), 또는 SSD(Solid State Drive)일 수 있다. 일부 실시예들에서, 메모리 시스템(100)은 전자 장치에 착탈 가능한 외장(external) 메모리일 수 있다. 예를 들어, 메모리 시스템(100)은 UFS 메모리 카드, CF(Compact Flash), SD(Secure Digital), Micro-SD(Micro Secure Digital), Mini-SD(Mini Secure Digital), xD(extreme Digital) 및 Memory Stick 중 적어도 하나를 포함할 수 있다.In some embodiments, the
메모리 컨트롤러(110)는 호스트의 요청을 처리할 수 있다. 메모리 컨트롤러(110)는 호스트의 요청에 따라, 비휘발성 메모리 장치(120)의 동작을 제어할 수 있다. 메모리 컨트롤러(110)는 비휘발성 메모리 장치(120)가 프로그램 동작, 독출 동작 및 소거 동작 중 어느 하나를 수행하도록 비휘발성 메모리 장치(120)를 제어할 수 있다. 또한, 메모리 컨트롤러(110)는, 호스트의 요청과 무관하게, 스토리지 장치(120)의 내부 관리 동작 또는 백그라운드 동작을 수행하기 위해 비휘발성 메모리 장치(120)를 제어할 수도 있다. The
메모리 컨트롤러(110)는 펌웨어(firmware)를 실행할 수 있다. 예를 들어, 비휘발성 메모리 장치(120)가 낸드 플래시 메모리 장치인 경우, 메모리 컨트롤러(110)는 호스트와 비휘발성 메모리 장치(120) 간의 통신을 제어하기 위해 플래시 변환 레이어(Flash Translation Layer)와 같은 펌웨어를 실행할 수 있다. 메모리 컨트롤러(110)는 SoC(System on Chip), ASIC(Application Specific Integrated Circuit), FPGA(Field Progammable Gate Array) 등을 이용하여 구현될 수 있다.The
도시하지 않았으나, 메모리 컨트롤러(110)는 ECC 유닛(Error Correction Code Unit)을 더 포함할 수 있다. ECC 유닛은 호스트로부터 입력되는 데이터나 비휘발성 메모리 장치(120)에서 출력되는 데이터의 오류를 검출하고 정정하여 정확한 데이터를 제공할 수 있다.Although not shown, the
비휘발성 메모리 장치(120)는 메모리 컨트롤러(110)의 제어에 따라 프로그램 동작, 독출 동작 및 소거 동작을 수행할 수 있다. 비휘발성 메모리 장치(120)는 메모리 컨트롤러(110)로부터 기입 커맨드(CMD), 어드레스(ADDR), 제어신호(CTRL) 및 데이터(DATA)를 수신할 수 있고, 어드레스(ADDR)에 대응하는 메모리 셀들에 대하여 데이터를 기입할 수 있다. 비휘발성 메모리 장치(120)는 메모리 컨트롤러(110)로부터 독출 커맨드(CMD) 및 어드레스(ADDR)를 수신할 수 있고, 어드레스(ADDR)에 대응하는 메모리 셀들로부터 독출한 데이터(DATA)를 메모리 컨트롤러(110)로 출력할 수 있다. 비휘발성 메모리 장치(120)는 메모리 컨트롤러(110)로부터 소거 커맨드(CMD) 및 어드레스(ADDR)를 수신하고, 어드레스(ADDR)에 대응하는 메모리 셀들에 대하여 데이터를 소거할 수 있다. The
비휘발성 메모리 장치(120)는 메모리 셀 어레이(121) 및 제어 회로(122)를 포함할 수 있다. 메모리 셀 어레이(121)는 복수의 메모리 블록들(BLK1~BLKn)을 포함할 수 있다. 복수의 메모리 블록들(BLK1~BLKn) 각각은 복수의 메모리 셀이 2차원 또는 3차원 어레이 구조를 갖는 메모리 셀 어레이로 구현될 수 있다. 메모리 셀은 낸드(NAND) 플래쉬 메모리 셀일 수 있으나 이에 제한되는 것은 아니며, 메모리 셀은 ReRAM(resistive RAM), PRAM(phase change RAM), MRAM(magnetic RAM)과 같은 저항형 메모리 셀들일 수 있다. 복수의 메모리 블록들(BLK1~BLKn) 각각은 소거 동작의 단위일 수 있고, 실시 예에 따라 복수의 메모리 블록들 각각에 포함된 서브 블록 단위로 소거 동작이 수행될 수 있다.The
복수의 메모리 블록들(BLK1~BLKn) 각각은, 도 4를 참조하여 후술되는 바와 같이, 기판에 대하여 수직 방향으로 적층된 제1 서브 블록(도 4의 SB1) 및 제2 서브 블록(도 4의 SB2)을 포함할 수 있다. 또한, 복수의 메모리 블록들(BLK1~BLKn) 각각은 제1 서브 블록(도 4의 SB1) 및 제2 서브 블록(도 4의 SB2)의 사이에 위치하는 더미 블록(도 4의 DB)를 포함할 수 있다. 더미 블록(도 4의 DB)은 공정상 정의되는 제1 스택 및 제2 스택의 경계면(또는 접합 부분) 및 상기 경계면에 인접한 더미 셀들을 포함할 수 있다. 그러나 이에 제한되지 않으며 실시 예에 따라, 복수의 메모리 블록들(BLK1~BLKn) 각각은 n개(n은 3 이상의 자연수)의 서브 블록들과 서브 블록들의 경계에 배치된 n-1개의 더미 블록들을 포함할 수도 있다.As will be described later with reference to FIG. 4 , each of the plurality of memory blocks BLK1 to BLKn is a first sub-block (SB1 in FIG. 4) and a second sub-block (SB1 in FIG. 4) stacked in a vertical direction with respect to the substrate. SB2) may be included. In addition, each of the plurality of memory blocks BLK1 to BLKn includes a dummy block (DB in FIG. 4 ) positioned between the first sub-block (SB1 in FIG. 4 ) and the second sub-block (SB2 in FIG. 4 ). can do. The dummy block (DB in FIG. 4 ) may include interfaces (or junctions) of the first stack and the second stack defined in a process and dummy cells adjacent to the interface. However, the present invention is not limited thereto and according to an exemplary embodiment, each of the plurality of memory blocks BLK1 to BLKn includes n subblocks (where n is a natural number equal to or greater than 3) and n−1 dummy blocks arranged on the boundary of the subblocks. may also include
제어 회로(122)는 메모리 컨트롤러(110)로부터 제공되는 프로그램 커맨드에 기초하여 메모리 셀 어레이(121)의 메모리 셀들의 문턱 전압들이 목표 상태들을 갖도록 프로그램 동작을 수행할 수 있다. 프로그램 동작은 프로그램 전압의 전압 증가분을 기반으로 프로그램 루프들에 의해 수행될 수 있고, 프로그램 루프들 각각은 프로그램 구간과 검증 구간을 포함할 수 있다. 제어 회로(122)는 메모리 컨트롤러(110)로부터 제공되는 독출 커맨드에 기초하여 메모리 셀 어레이(121)에 포함된 메모리 셀들 중 선택된 메모리 셀에 대하여 독출 동작을 수행할 수 있다. 제어 회로(122)는 메모리 컨트롤러(110)로부터 제공되는 소거 커맨드에 기초하여 메모리 셀 어레이(121)에 포함된 메모리 셀들 중 선택된 메모리 셀에 대하여 소거 동작을 수행할 수 있다.The
제어 회로(122)는 메모리 셀 어레이(121)에 포함된 메모리 셀들 중 서브 블록의 경계에 위치한 더미 셀들의 문턱 전압을 모니터링할 수 있다. 제어 회로(122)는 더미 셀들의 문턱 전압의 모니터링 결과를 메모리 컨트롤러(110)로 전송할 수 있다. 메모리 컨트롤러(110)는 더미 셀들의 문턱 전압의 모니터링 결과에 기초하여, 도 1을 참조하여 전술된 블록 리셋 동작(S100)의 수행 여부를 판단할 수 있다. The
예를 들어, 메모리 컨트롤러(110)는 더미 셀들의 문턱 전압의 전압 레벨이 제1 기준 전압(V1)의 전압 레벨보다 높을 때, 블록 리셋 커맨드(CMD)를 생성할 수 있고, 생성된 블록 리셋 커맨드(CMD)를 제어 회로(122)로 전송할 수 있다. 제어 회로(122)는 수신한 블록 리셋 커맨드(CMD)에 기초하여 메모리 셀 어레이(121)에 포함된 메모리 블록들 중 선택된 메모리 블록에 대하여 블록 리셋 동작을 수행할 수 있다. 이하에서는, 비휘발성 메모리 장치(120)의 구성에 대하여 보다 상세하게 설명한다. For example, the
도 3은 본 발명의 예시적인 실시 예들에 따른 비휘발성 메모리 장치를 나타내는 블록도이다. 상세하게는, 도 3은 도 2의 비휘발성 메모리 장치(120)를 예시적으로 설명하는 블록도이다. 3 is a block diagram illustrating a nonvolatile memory device according to example embodiments of the inventive concepts. In detail, FIG. 3 is a block diagram illustrating the
도 3을 참조하면, 비휘발성 메모리 장치(120)는 메모리 셀 어레이(121), 제어 회로(122), 전압 생성부(123), 로우 디코더(124), 페이지 버퍼부(125) 및 입출력 회로부(126)를 포함할 수 있다. 도시되지 않았으나, 비휘발성 메모리 장치(120)는 입출력 인터페이스를 더 포함할 수 있다.Referring to FIG. 3 , the
메모리 셀 어레이(121)는 워드라인들(WL), 스트링 선택 라인들(SSL), 접지 선택 라인들(GSL) 및 비트라인들(BL)에 연결될 수 있다. 메모리 셀 어레이(121)는 워드라인들(WL), 스트링 선택 라인들(SSL) 및 접지 선택 라인들(GSL)을 통해 로우 디코더(124)에 연결되고, 비트라인들(BL)을 통해 페이지 버퍼부(125)에 연결될 수 있다. The
메모리 셀 어레이(121)는 3차원(3D) 메모리 셀 어레이일 수 있다. 3차원 메모리 셀 어레이는 실리콘 기판 위에 배치되는 활성 영역과, 메모리 셀들의 동작과 관련된 회로로서 상기 기판 상에 또는 상기 기판 내에 형성된 회로를 가지는 메모리 셀 어레이들의 적어도 하나의 물리적 레벨에 모놀리식으로 형성될 수 있다. 상기 용어 "모놀리식"은 상기 어레이를 구성하는 각 레벨의 층들이 상기 어레이 중 각 하부 레벨의 층들의 바로 위에 적층되어 있음을 의미할 수 있다. 상기 3D 메모리 셀 어레이는 적어도 하나의 메모리 셀이 다른 메모리 셀의 위에 위치하도록 수직 방향으로 배치된 낸드 스트링들을 포함할 수 있다. 상기 적어도 하나의 메모리 셀은 전하 트랩층을 포함할 수 있다. 그러나, 이에 제한되는 것은 아니며, 다른 실시 예에서, 메모리 셀 어레이(121)는 2차원 메모리 셀 어레이일 수 있다. The
메모리 셀 어레이(121)는 복수의 메모리 블록들(BLK1~BLKn)을 포함할 수 있다. 복수의 메모리 블록들(BLK1~BLKn)은 각각 복수의 메모리 셀들 및 복수의 선택 트랜지스터들을 포함할 수 있다. 상기 복수의 메모리 셀들은 워드라인들(WL)에 연결되고, 상기 복수의 선택 트랜지스터들은 스트링 선택 라인들(SSL) 또는 접지 선택 라인들(GSL)에 연결될 수 있다. 복수의 메모리 셀들은 낸드 플래시 메모리 셀(NAND flash memory cell)일 수 있으나, 이에 제한되지 않는다. The
복수의 메모리 블록들(BLK1~BLKn) 각각은 3차원 구조(또는 수직 구조)를 가질 수 있다. 구체적으로, 복수의 메모리 블록들(BLK1~BLKn) 각각은 기판에 대하여 수직한 방향으로 신장된 복수의 낸드 스트링들을 포함할 수 있다. 그러나, 이에 제한되는 것은 아니며, 복수의 메모리 블록들(BLK1~BLKn) 각각은 2차원 구조를 가질 수도 있다. 복수의 메모리 블록들(BLK1~BLKn) 각각은 복수의 서브 블록들로 구성될 수 있다. 예를 들어, 복수의 메모리 블록들(BLK1~BLKn) 각각은 두 개 또는 두 개 이상의 서브 블록들로 구성될 수 있다.Each of the plurality of memory blocks BLK1 to BLKn may have a 3D structure (or vertical structure). Specifically, each of the plurality of memory blocks BLK1 to BLKn may include a plurality of NAND strings extending in a direction perpendicular to the substrate. However, it is not limited thereto, and each of the plurality of memory blocks BLK1 to BLKn may have a two-dimensional structure. Each of the plurality of memory blocks BLK1 to BLKn may include a plurality of sub-blocks. For example, each of the plurality of memory blocks BLK1 to BLKn may include two or more sub blocks.
메모리 셀 어레이(121)에 포함되는 메모리 셀들은 각각 2 비트 이상의 데이터를 저장하는 멀티 레벨 셀(Multi Level Cell, MLC), 3 비트 데이터를 저장하는 트리플 레벨 셀(Triple Level Cell, TLC) 또는 4 비트 데이터를 저장하는 쿼드 레벨 셀(Quad Level Cell, QLC)일 수 있다. 그에 따라, 복수의 메모리 블록들(BLK1~BLKn)은 멀티 레벨 셀(MLC)들을 포함하는 멀티 레벨 셀 블록, 트리플 레벨 셀(TLC)들을 포함하는 트리플 레벨 셀 블록 및 쿼드 레벨 셀(QLC)들을 포함하는 쿼드 레벨 셀 블록 중 적어도 하나를 포함할 수 있다. The memory cells included in the
메모리 셀 어레이(121)에 프로그램 전압이 인가되면 복수의 메모리 셀들은 프로그램 상태가 되고, 메모리 셀 어레이(121)에 소거 전압이 인가되면 복수의 메모리 셀들은 소거 상태가 될 수 있다. 메모리 셀들은 각각 문턱 전압(threshold voltage, Vth)에 따라 구분되는 소거 상태 또는 적어도 하나의 프로그램 상태를 가질 수 있다. 예를 들어, 메모리 셀이 멀티 레벨 셀(MLC)인 경우, 메모리 셀은 소거 상태 또는 적어도 세 개의 프로그램 상태를 가질 수 있다. When a program voltage is applied to the
제어 회로(122)는 메모리 컨트롤러(도 2의 110)에서 전송되는 커맨드(CMD), 어드레스(ADDR) 및 제어 신호(CTRL)에 기초하여, 메모리 셀 어레이(121)에 대한 프로그램, 독출, 소거 및 블록 리셋 동작을 수행하기 위한 각종 내부 제어 신호를 출력할 수 있다. 제어 회로(122)는 로우 디코더(124)에 로우 어드레스(R_ADDR)를 제공할 수 있고, 입출력 회로부(126)에 칼럼 어드레스를 제공할 수 있고, 전압 생성부(123)에 전압 제어 신호(CTRL_VOL)를 제공할 수 있다. 제어 회로(122)는 메모리 셀 어레이(121)에 포함된 더미 셀들의 문턱 전압을 모니터링할 수 있고, 모니터링 결과를 메모리 컨트롤러(도 2의 110)로 전송할 수 있다.The
전압 생성부(123)는 제어 회로(122)로부터 전송되는 전압 제어 신호(CTRL_VOL)에 기초하여, 메모리 셀 어레이(121)가 프로그램, 블록 프로그램, 독출 및 소거 동작을 수행하기 위한 다양한 종류의 전압들을 생성할 수 있다. 구체적으로, 전압 생성부(123)는 워드라인 전압(VWL), 예를 들어, 프로그램 전압, 독출 전압, 패스 전압, 소거 전압, 소거 검증 전압, 턴-온 전압 등을 생성할 수 있다.The
로우 디코더(124)는 복수의 스트링 선택 라인(SSL), 복수의 워드라인들(WL) 및 복수의 접지 선택 라인(GSL)을 통해 메모리 셀 어레이(121)와 연결될 수 있다. 로우 디코더(124)는 로우 어드레스(R-ARRD)에 응답하여 메모리 셀 어레이(121)의 복수의 메모리 블록들(BLK1~BLKn) 중 어느 하나를 선택할 수 있고, 선택된 메모리 블록의 워드라인들(WL) 중 어느 하나를 선택할 수 있다. 예를 들어, 프로그램 동작시, 로우 디코더(124)는 선택된 워드라인(Selected WL)에 프로그램 전압과 검증 전압을 인가할 수 있고, 비선택된 워드 라인(Unselected WL)에는 패스 전압을 인가할 수 있다. 또한, 로우 디코더(124)는 로우 어드레스(R-ARRD)에 응답하여 스트링 선택 라인들(SSL) 중 일부 스트링 선택 라인 또는 접지 선택 라인들(GSL) 중 일부 접지 선택 라인을 선택할 수 있다.The
페이지 버퍼부(125)는 동작 모드에 따라 기입 드라이버 또는 감지 증폭기로써 동작할 수 있다. 독출 동작시, 페이지 버퍼부(125)는 제어 회로(122)의 제어에 따라 선택된 메모리 셀의 비트라인(BL)을 센싱할 수 있다. 센싱된 데이터는 페이지 버퍼부(125) 내부에 구비되는 래치에 저장될 수 있다. 또한, 페이지 버퍼부(125)는 제어 회로(122)의 제어에 따라 래치에 저장된 데이터를 데이터 라인(DL)을 통해 입출력 회로부(126)로 덤핑할 수 있다.The
입출력 회로부(126)는 비휘발성 메모리 장치(120)의 외부로부터 입출력 라인(I/O)을 통해서 제공되는 커맨드(CMD), 어드레스(ADDR) 및 데이터(DATA)를 일시적으로 저장할 수 있다. 입출력 회로부(126)는 비휘발성 메모리 장치(120)의 독출 데이터를 일시적으로 저장할 수 있고, 지정된 시점에 입출력 라인(I/O)을 통해서 상기 독출 데이터를 외부로 출력할 수 있다.The input/
도 4는 본 발명의 예시적인 실시 예들에 따른 메모리 블록(BLK1)을 나타내는 사시도이다. 상세하게는, 도 4는 도 3의 복수의 메모리 블록들(BLK1 ~ BLKn) 중에서 대표적으로 제1 메모리 블록(BLK1)을 도시한다. 제1 메모리 블록(BLK1)은 3차원 구조 또는 수직 구조로 형성되는 낸드 스트링들 또는 셀 스트링들을 포함할 수 있고, 제1 메모리 블록(BLK1)은 복수의 방향들(X, Y, Z)을 따라 신장된 구조물들을 포함할 수 있다. 이하에서는 도 1 및 도 2를 참조하여 설명한다.4 is a perspective view illustrating a memory block BLK1 according to exemplary embodiments of the present disclosure. In detail, FIG. 4 representatively shows a first memory block BLK1 among the plurality of memory blocks BLK1 to BLKn of FIG. 3 . The first memory block BLK1 may include NAND strings or cell strings formed in a three-dimensional structure or a vertical structure, and the first memory block BLK1 may be formed along a plurality of directions X, Y, and Z. May include elongated structures. Hereinafter, it will be described with reference to FIGS. 1 and 2 .
도 4를 참조하면, 제1 메모리 블록(BLK1)은 기판(SUB)에 대해 수직 방향(Z)으로 형성될 수 있 있다. 기판(SUB)은 제1 도전형(예를 들어, p 타입)을 가질 수 있고, 기판(SUB)에 제2 도전형(예를 들어, n 타입)의 불순물들이 도핑된 공통 소스 라인(CSL)이 형성될 수 있다.Referring to FIG. 4 , the first memory block BLK1 may be formed in a direction Z perpendicular to the substrate SUB. The substrate SUB may have a first conductivity type (eg, p-type), and a common source line CSL doped with impurities of a second conductivity type (eg, n-type) on the substrate SUB. can be formed.
공통 소스 라인(CSL)들 사이의 기판(SUB)의 영역 상에, 제2 수평 방향(Y)을 따라 신장되는 복수의 절연 물질들(IL)이 수직 방향(Z)을 따라 순차적으로 제공될 수 있다. 복수의 절연 물질들(IL)은 제1 수평 방향(X)을 따라 특정 거리만큼 이격되어 형성될 수 있다. 절연 물질들(IL)은 실리콘 산화물(Silicon Oxide)과 같은 절연 물질을 포함할 수 있다.On the area of the substrate SUB between the common source lines CSL, a plurality of insulating materials IL extending along the second horizontal direction Y may be sequentially provided along the vertical direction Z. there is. The plurality of insulating materials IL may be formed to be spaced apart by a specific distance along the first horizontal direction X. The insulating materials IL may include an insulating material such as silicon oxide.
공통 소스 라인(CSL)들 사이의 기판(SUB) 상부에, 제2 수평 방향(Y)을 따라 순차적으로 배치되며 수직 방향(Z)을 따라 절연 물질들(IL)을 관통하는 채널 구조체(CH)가 형성될 수 있다. 채널 구조체(CH)는 절연 물질들(IL)을 관통하여 기판(SUB)과 연결될 수 있다. 채널 구조체(CH)는 복수의 물질들로 구성될 수 있다. 예를 들어, 채널 구조체(CH)는 표면층(S, surface layer) 및 내부층(I)으로 구성될 수 있다. 표면층(S)은 제1 도전형을 갖는 실리콘 물질을 포함할 수 있고, 채널 영역으로 기능할 수 있다. 일부 실시예들에서, 채널 구조체(CH)는 수직 채널 구조물 또는 필라(pilla)로 지칭될 수 있다. 내부층(I)은 실리콘 산화물과 같은 절연 물질 또는 에어 갭(air gap)을 포함할 수 있다.Channel structures CH are sequentially disposed on the substrate SUB between the common source lines CSL along the second horizontal direction Y and pass through the insulating materials IL along the vertical direction Z. can be formed. The channel structure CH may be connected to the substrate SUB by penetrating the insulating materials IL. The channel structure CH may be composed of a plurality of materials. For example, the channel structure CH may include a surface layer (S) and an inner layer (I). The surface layer S may include a silicon material having a first conductivity type and may function as a channel region. In some embodiments, the channel structure (CH) may be referred to as a vertical channel structure or a pillar. The inner layer (I) may include an insulating material such as silicon oxide or an air gap.
절연 물질들(IL), 채널 구조체(CH) 및 기판(SUB)의 노출된 표면을 따라 전하 저장층(CS, charge storage layer)이 제공될 수 있다. 전하 저장층(CS)은 게이트 절연층(또는 '터널링 절연층'이라고 지칭함), 전하 트랩층 및 블로킹 절연층을 포함할 수 있다. 예를 들어, 전하 저장층(CS)은 ONO(oxide-nitride-oxide) 구조를 가질 수 있다. 또한, 전하 저장층(CS)의 노출된 표면 상에, 접지 선택 라인(GSL), 스트링 선택 라인(SSL) 및 워드라인들(WL1 ~ WL8)과 같은 게이트 전극(GE)이 제공될 수 있다.A charge storage layer (CS) may be provided along the insulating materials IL, the channel structure CH, and the exposed surface of the substrate SUB. The charge storage layer CS may include a gate insulating layer (or referred to as 'tunneling insulating layer'), a charge trap layer, and a blocking insulating layer. For example, the charge storage layer CS may have an oxide-nitride-oxide (ONO) structure. Also, a gate electrode GE such as a ground select line GSL, a string select line SSL, and word lines WL1 to WL8 may be provided on an exposed surface of the charge storage layer CS.
채널 구조체(CH) 상에는 드레인 컨택 또는 드레인 전극(DR)이 제공될 수 있다. 예를 들어, 드레인 전극(DR)은 제2 도전형을 갖는 불순물들이 도핑된 실리콘 물질을 포함할 수 있다. 드레인 전극(DR) 상에, 제1 수평 방향(X)으로 신장되고 제2 수평 방향(Y)을 따라 특정 거리만큼 이격하여 배치되는 비트라인들(BL1 ~ BL3)이 제공될 수 있다.A drain contact or a drain electrode DR may be provided on the channel structure CH. For example, the drain electrode DR may include a silicon material doped with impurities of the second conductivity type. Bit lines BL1 to BL3 extending in the first horizontal direction X and spaced apart from each other by a specific distance along the second horizontal direction Y may be provided on the drain electrode DR.
제1 메모리 블록(BLK1)은 수직 방향(Z)으로 적층된 제1 서브 블록(SB1) 및 제2 서브 블록(SB2)을 포함할 수 있다. 제1 서브 블록(SB1)은 제1 내지 제3 워드라인들(WL1~WL3)을 포함할 수 있고, 제2 서브 블록(SB2)은 제5 내지 제8 워드라인들(WL5~WL8)을 포함할 수 있다. 도 4에서 각 서브 블록은 세 개의 워드라인들만을 포함하도록 도시되나 이는 설명의 편의를 위한 것으로서 각 서브 블록이 세개 이상의 워드라인들을 포함할 수도 있다.The first memory block BLK1 may include a first sub-block SB1 and a second sub-block SB2 stacked in the vertical direction (Z). The first sub-block SB1 may include first to third word lines WL1 to WL3, and the second sub-block SB2 may include fifth to eighth word lines WL5 to WL8. can do. In FIG. 4 , each sub-block is shown to include only three word lines, but this is for convenience of explanation, and each sub-block may include three or more word lines.
제1 메모리 블록(BLK1)은 제1 서브 블록(SB1)과 제2 서브 블록(SB2)의 사이에 배치된 더미 블록(DB)을 포함할 수 있다. 더미 블록(DB)은 비휘발성 메모리 장치(도 3의 120)의 제조 공정 단계에서 정의되는 스택간 영역(INT-ST) 및 스택간 영역(INT-ST)에 인접한 더미 셀들(도 5의 DC1, DC2)을 포함할 수 있다. 스택간 영역(INT-ST)의 상부면은 제조 공정 단계에서 정의되는 제1 메모리 블록(BLK1)의 제1 스택과 제2 스택의 경계면(또는 접합 부분)을 의미할 수 있다. The first memory block BLK1 may include a dummy block DB disposed between the first sub-block SB1 and the second sub-block SB2. The dummy block DB includes an inter-stack area INT-ST defined in the manufacturing process step of the nonvolatile memory device ( 120 in FIG. 3 ) and dummy cells adjacent to the inter-stack area INT-ST (DC1 in FIG. 5 , DC2) may be included. An upper surface of the inter-stack region INT-ST may refer to a boundary (or junction) between the first stack and the second stack of the first memory block BLK1 defined in a manufacturing process step.
더미 블록(DB)은 제4 및 제5 워드라인들(WL4, WL5)을 포함할 수 있고, 제4 및 제5 워드라인들(WL4, WL5)은 '더미 워드라인'으로 지칭될 수 있다. 제4 및 제5 워드라인들(WL4, WL5)은 스택간 영역(INT-ST)에 인접한 워드라인일 수 있다. 다시 말하면, 더미 워드라인들(예를 들어, 제4 및 제5 워드라인들(WL4, WL5))은 제1 메모리 블록(BLK1)의 제1 스택과 제2 스택의 접합부에 인접한 워드라인들일 수 있다. 도 4에서 더미 블록(DB)은 두 개의 더미 워드라인들을 포함하도록 도시되나 이는 설명의 편의를 위한 것으로서 더미 블록은 두개 이상의 더미 워드라인들을 포함할 수도 있다.The dummy block DB may include fourth and fifth word lines WL4 and WL5 , and the fourth and fifth word lines WL4 and WL5 may be referred to as 'dummy word lines'. The fourth and fifth word lines WL4 and WL5 may be word lines adjacent to the inter-stack region INT-ST. In other words, the dummy word lines (eg, the fourth and fifth word lines WL4 and WL5 ) may be word lines adjacent to junctions of the first stack and the second stack of the first memory block BLK1 . there is. In FIG. 4 , the dummy block DB is shown to include two dummy word lines, but this is for convenience of explanation, and the dummy block may include two or more dummy word lines.
도 5는 본 발명의 예시적인 실시 예들에 따른 비휘발성 메모리 장치의 등가 회로도이다. 상세하게는, 도 5는 도 4의 제1 메모리 블록(BLK1)의 등가 회로도이다.5 is an equivalent circuit diagram of a nonvolatile memory device according to example embodiments of the inventive concept. In detail, FIG. 5 is an equivalent circuit diagram of the first memory block BLK1 of FIG. 4 .
도 5를 참조하면, 제1 메모리 블록(BLK1)은 낸드 스트링들(NS11~NS33), 워드라인들(WL1~WL8), 비트라인들(BL1~BL3), 접지 선택 라인들(GSL1~ GSL3), 스트링 선택 라인들(SSL1~SSL3) 및 공통 소스 라인(CSL)을 포함할 수 있다. 도 5에는 셀 스트링들(NS11~NS33) 각각이 8개의 워드라인들(WL1~WL8)에 연결되는 6개의 메모리 셀들(MC1~MC6) 및 2개의 더미 셀들(DC1, DC2)을 포함하는 것으로 도시되어 있으나, 본 발명이 이에 한정되는 것은 아니다.Referring to FIG. 5 , the first memory block BLK1 includes NAND strings NS11 to NS33, word lines WL1 to WL8, bit lines BL1 to BL3, and ground select lines GSL1 to GSL3. , string select lines SSL1 to SSL3 and a common source line CSL. 5 shows that each of the cell strings NS11 to NS33 includes six memory cells MC1 to MC6 and two dummy cells DC1 and DC2 connected to eight word lines WL1 to WL8. However, the present invention is not limited thereto.
예를 들어, 각 셀 스트링에서, 스트링 선택 트랜지스터(SST)와 제6 메모리 셀(MC6) 사이에 하나 또는 그보다 많은 더미 셀들이 제공될 수 있다. 실시 예에 따라, 각 셀 스트링에서, 접지 선택 트랜지스터(GST)와 제1 메모리 셀(MC1) 사이에 하나 또는 그보다 많은 더미 셀들이 제공될 수 있다. For example, in each cell string, one or more dummy cells may be provided between the string select transistor SST and the sixth memory cell MC6. Depending on the embodiment, in each cell string, one or more dummy cells may be provided between the ground select transistor GST and the first memory cell MC1.
더미 셀들(DC1, DC2)은 메모리 셀들(MC1~MC6)과 동일한 구조를 가질 수 있고, 프로그램되지 않거나(예를 들어, 프로그램이 금지되거나) 메모리 셀들(MC1~MC6)과 다르게 프로그램될 수 있다. 예를 들어, 메모리 셀들(MC1~MC6)이 둘 또는 그보다 많은 개수의 문턱 전압 산포를 갖도록 프로그램될 때, 더미 셀들(DC1, DC2)은 하나의 문턱 전압 산포 범위나 메모리 셀들(MC) 보다 적은 개수의 문턱 전압 산포를 갖도록 프로그램될 수 있다.The dummy cells DC1 and DC2 may have the same structure as the memory cells MC1 to MC6, and may be unprogrammed (eg, program prohibited) or programmed differently from the memory cells MC1 to MC6. For example, when the memory cells MC1 to MC6 are programmed to have two or more threshold voltage distributions, the dummy cells DC1 and DC2 have one threshold voltage distribution range or less than the number of memory cells MC. It can be programmed to have a threshold voltage distribution of
각 셀 스트링(예를 들어, NS11)은 직렬로 연결된 스트링 선택 트랜지스터(SST), 복수의 메모리 셀들(MC1~MC6), 복수의 더미 셀들(DC1~DC2) 및 접지 선택 트랜지스터(GST)를 포함할 수 있다. 복수의 메모리 셀들(MC1~MC6) 및 복수의 더미 셀들(DC1~DC2) 각각은 대응하는 워드라인(WL1~WL8)에 연결될 수 있다. 접지 선택 트랜지스터(GST)는 대응하는 접지 선택 라인(예를 들어, GSL1)에 연결될 수 있다. 스트링 선택 트랜지스터(SST)는 대응하는 스트링 선택 라인(예를 들어, SSL1)에 연결될 수 있고, 대응하는 비트라인(BL1~BL3)에 연결될 수 있다. 접지 선택 트랜지스터(GST)는 공통 소스 라인(CSL)에 연결될 수 있다.Each cell string (eg, NS11) may include a string select transistor SST, a plurality of memory cells MC1 to MC6, a plurality of dummy cells DC1 to DC2, and a ground select transistor GST connected in series. can Each of the plurality of memory cells MC1 to MC6 and the plurality of dummy cells DC1 to DC2 may be connected to corresponding word lines WL1 to WL8. The ground select transistor GST may be connected to a corresponding ground select line (eg, GSL1). The string select transistor SST may be connected to a corresponding string select line (eg, SSL1) and may be connected to corresponding bit lines BL1 to BL3. The ground select transistor GST may be connected to the common source line CSL.
도 6은 본 발명의 예시적인 실시 예들에 따른 비휘발성 메모리 장치의 소거 방법을 나타내는 순서도이다. 상세하게는, 메모리 블록을 구성하는 서브 블록의 소거 방법을 설명하기 위한 도면이다. 이하에서는, 도 1 내지 도 5를 참조하여 설명하고, 중복되는 설명은 생략한다.6 is a flowchart illustrating a method of erasing a nonvolatile memory device according to example embodiments of the inventive concepts. In detail, it is a diagram for explaining a method of erasing a sub-block constituting a memory block. Hereinafter, description will be made with reference to FIGS. 1 to 5, and overlapping descriptions will be omitted.
도 6을 참조하면, 서브 블록의 소거 방법(S200)은 복수의 단계들(S210~S240)을 포함할 수 있다.Referring to FIG. 6 , a method of erasing a sub block ( S200 ) may include a plurality of steps ( S210 to S240 ).
단계(S210)에서, 메모리 컨트롤러(도 2의 110)는 호스트로부터 제1 서브 블록(도 4의 SB1) 또는 제2 서브 블록(도 4의 SB2)의 소거 커맨드를 수신할 수 있다. 예를 들어, 상기 소거 커맨드는 제1 서브 블록(도 4의 SB1) 및 제2 서브 블록(도 4의 SB2)은 프로그램된 상태일 수 있고, 제1 서브 블록(도 4의 SB1) 및 제2 서브 블록(도 4의 SB2) 중 어느 하나의 서브 블록에 대하여만 소거할 것을 명령하는 커맨드일 수 있다. 이하에서는 설명의 편의를 위해 제2 서브 블록(도 4의 SB2)의 소거 동작을 중심으로 설명하나 본 개시가 이에 제한되는 것은 아니다.In operation S210 , the memory controller ( 110 of FIG. 2 ) may receive an erase command of the first subblock (SB1 of FIG. 4 ) or the second subblock (SB2 of FIG. 4 ) from the host. For example, in the erase command, the first subblock (SB1 in FIG. 4) and the second subblock (SB2 in FIG. 4) may be in a programmed state, and the first subblock (SB1 in FIG. 4) and the second subblock (SB1 in FIG. 4) may be in a programmed state. It may be a command for instructing to erase only one subblock among subblocks (SB2 in FIG. 4). Hereinafter, for convenience of description, an erase operation of the second sub-block (SB2 in FIG. 4) will be mainly described, but the present disclosure is not limited thereto.
단계(S220)에서, 메모리 컨트롤러(도 2의 110)는 제1 메모리 블록(도 4의 BLK1)이 블록 리셋 조건을 만족하는지를 판단할 수 있다.In step S220, the memory controller (110 of FIG. 2) may determine whether the first memory block (BLK1 of FIG. 4) satisfies the block reset condition.
메모리 컨트롤러(도 2의 110)는 제어 회로(도 3의 122)로부터 더미 블록(도 4의 DB)의 문턱 전압 모니터링 정보를 수신할 수 있다. 메모리 컨트롤러(도 2의 110)는 더미 블록(도 4의 DB)에 포함된 더미 셀들의 문턱 전압(Vth,DC)의 전압 레벨과 제1 기준 전압(V1)의 전압 레벨을 비교할 수 있다. 제1 기준 전압(V1)의 전압 레벨은, 도 1의 단계(S110)를 참조하여 전술한 바와 같이, 제1 메모리 블록(도 4의 BLK1)이 정상적으로 독출 동작을 수행할 수 있는 임계 값일 수 있고, 블록 리셋 동작의 필요 여부를 판단하는 기준 값일 수 있다.The memory controller ( 110 in FIG. 2 ) may receive threshold voltage monitoring information of the dummy block (DB in FIG. 4 ) from the control circuit ( 122 in FIG. 3 ). The memory controller ( 110 of FIG. 2 ) may compare the voltage level of the threshold voltage (Vth, DC ) of the dummy cells included in the dummy block (DB of FIG. 4 ) with the voltage level of the first reference voltage (V1). As described above with reference to step S110 of FIG. 1 , the voltage level of the first reference voltage V1 may be a threshold value at which the first memory block (BLK1 of FIG. 4 ) can normally perform a read operation, , may be a reference value for determining whether a block reset operation is necessary.
메모리 컨트롤러(도 2의 110)는 더미 셀들의 문턱 전압(Vth,DC)의 전압 레벨이 0V보다 높고, 제1 기준 전압(V1)의 전압 레벨보다 낮을 때, 제1 메모리 블록(도 4의 BLK1)이 블록 리셋 조건을 불만족하는 것으로 판단할 수 있다. 그에 따라, 단계(S230)를 수행하도록 비휘발성 메모리 장치(도 2의 120)를 제어할 수 있다. The memory controller (110 in FIG. 2 ) operates the first memory block (BLK1 in FIG. 4 ) when the voltage level of the threshold voltage (Vth, DC ) of the dummy cells is higher than 0V and lower than the voltage level of the first reference voltage (V1). ) may determine that the block reset condition is not satisfied. Accordingly, the non-volatile memory device ( 120 of FIG. 2 ) may be controlled to perform step S230 .
메모리 컨트롤러(도 2의 110)는 더미 셀들의 문턱 전압(Vth,DC)의 전압 레벨이 0V보다 낮거나, 제1 기준 전압(V1)의 전압 레벨보다 높을 때, 제1 메모리 블록(도 4의 BLK1)이 블록 리셋 조건을 만족하는 것으로 판단할 수 있다. 그에 따라, 단계(S240)를 수행하도록 비휘발성 메모리 장치(도 2의 120)를 제어할 수 있다.The memory controller ( 110 in FIG. 2 ) operates the first memory block (see FIG. 4 ) when the voltage level of the threshold voltage (Vth, DC ) of the dummy cells is lower than 0V or higher than the voltage level of the first reference voltage (V1). It can be determined that BLK1) satisfies the block reset condition. Accordingly, the non-volatile memory device ( 120 of FIG. 2 ) may be controlled to perform step S240 .
단계(S230)에서, 더미 셀들의 문턱 전압(Vth,DC)의 전압 레벨이 0V보다 높고제1 기준 전압(V1)의 전압 레벨보다 작을 때, 비휘발성 메모리 장치(도 2의 120)는 메모리 컨트롤러(도 2의 110)의 제어에 따라 제2 서브 블록(도 4의 SB2)에 대한 소거 동작을 수행할 수 있다. In step S230, when the voltage level of the threshold voltages (Vth, DC ) of the dummy cells is higher than 0V and lower than the voltage level of the first reference voltage (V1), the nonvolatile memory device (120 in FIG. 2) operates the memory controller Under the control of (110 in FIG. 2), an erase operation may be performed on the second sub-block (SB2 in FIG. 4).
예를 들어, 소거 바디 전압이 기판(도 4의 SUB)에 인가되고, 제2 서브 블록(도 4의 SB2)의 제6 내지 제8 워드라인들(도 4의 WL6~WL8)에 소거 전압이 인가될 수 있다. 소거 바디 전압은 소거 전압보다 상대적으로 높은 전압 레벨을 가질 수 있고, 소거 전압은 접지 전압일 수 있다. 이 때, 더미 블록(도 4의 DB)의 제4 및 제5 워드라인(WL5, WL6)에는 제1 서브 블록(도 4의 SB1)에 홀을 주입하지 않기 위한 전압이 인가될 수 있고, 제1 서브 블록(도 4의 SB1)의 제1 내지 제3 워드라인들(WL1~WL3)에는 전압이 인가되지 않을 수 있다.For example, an erase body voltage is applied to the substrate (SUB in FIG. 4 ), and an erase voltage is applied to sixth to eighth word lines (WL6 to WL8 in FIG. 4 ) of the second sub-block (SB2 in FIG. 4 ). may be authorized. The erase body voltage may have a relatively higher voltage level than the erase voltage, and the erase voltage may be a ground voltage. In this case, a voltage for not injecting holes into the first sub-block (SB1 of FIG. 4 ) may be applied to the fourth and fifth word lines WL5 and WL6 of the dummy block (DB of FIG. 4 ). Voltage may not be applied to the first to third word lines WL1 to WL3 of the first sub-block (SB1 in FIG. 4 ).
단계(S240)에서, 더미 셀들의 문턱 전압(Vth,DC)의 전압 레벨이 0V보다 낮거나 제1 기준 전압(V1)의 전압 레벨보다 높을 때, 비휘발성 메모리 장치(도 2의 120)는 메모리 컨트롤러(도 2의 110)의 제어에 따라 블록 리셋 동작을 수행할 수 있다. 블록 리셋 동작은 도 1을 참조하여 전술된 단계들(S120~S150)을 의미할 수 있다. In step S240, when the voltage level of the threshold voltage (Vth, DC ) of the dummy cells is lower than 0V or higher than the voltage level of the first reference voltage V1, the non-volatile memory device ( 120 in FIG. 2 ) stores the memory A block reset operation may be performed under the control of the controller ( 110 in FIG. 2 ). The block reset operation may mean steps S120 to S150 described above with reference to FIG. 1 .
그에 따라, 비휘발성 메모리 장치(도 2의 120)는 더미 블록(도 4의 DB)에 포함된 더미 셀들의 워드 라인에 턴-온 전압을 인가하여 더미 셀들을 턴-온시킨 후(도 1의 S120), 제1 서브 블록(도 4의 SB1)에 프로그램된 데이터를 제2 메모리 블록(도 2의 BLK2)으로 이전할 수 있다(도 1의 S130). 이 때, 제2 메모리 블록은 문턱 전압(Vth,DC)의 전압 레벨이 0V보다 높고 제1 기준 전압(V1)의 전압 레벨보다 낮은 더미 셀들을 포함하는 정상 메모리 블록일 수 있다. 후속하여, 제1 메모리 블록(도 4의 BLK1) 전체에 대하여 소거 동작이 수행될 수 있고(도 1의 S140), 제1 메모리 블록(도 4의 BLK1)에 포함된 더미 셀들을 리-프로그램할 수 있다(도 1의 S150).Accordingly, the nonvolatile memory device ( 120 of FIG. 2 ) turns on the dummy cells by applying a turn-on voltage to word lines of the dummy cells included in the dummy block (DB of FIG. 4 ), and then turns on the dummy cells (see DB of FIG. 1 ). S120), data programmed in the first sub-block (SB1 in FIG. 4) may be transferred to the second memory block (BLK2 in FIG. 2) (S130 in FIG. 1). In this case, the second memory block may be a normal memory block including dummy cells having a voltage level of the threshold voltage (Vth, DC ) higher than 0V and lower than a voltage level of the first reference voltage V1 . Subsequently, an erase operation may be performed on the entire first memory block (BLK1 in FIG. 4 ) (S140 in FIG. 1 ), and dummy cells included in the first memory block (BLK1 in FIG. 4 ) may be reprogrammed. It can be (S150 in FIG. 1).
즉, 제1 메모리 블록(BLK1)이 제2 서브 블록(도 4의 SB2)에 대한 소거 커맨드를 수신하더라도, 제1 메모리 블록(BLK1)이 블록 리셋 조건을 만족하는 경우 제1 서브 블록(도 4의 SB1)을 포함한 제1 메모리 블록(BLK1) 전체에 대하여 소거 동작이 수행될 수 있다. 이 경우, 제1 서브 블록(도 4의 SB1)에 기 프로그램된 데이터는 제2 메모리 블록(도 2의 BLK2)로 이전되므로 데이터가 복구될 수 있다. 따라서, 비휘발성 메모리 장치(도 2의 120)의 신뢰성을 높일 수 있다.That is, even if the first memory block BLK1 receives an erase command for the second sub-block (SB2 in FIG. 4 ), when the first memory block BLK1 satisfies the block reset condition, the first sub-block ( FIG. 4 ) An erase operation may be performed on the entire first memory block BLK1 including SB1 of . In this case, the data pre-programmed in the first sub-block (SB1 in FIG. 4) is transferred to the second memory block (BLK2 in FIG. 2), so the data can be restored. Accordingly, reliability of the non-volatile memory device ( 120 in FIG. 2 ) can be improved.
도 7은 본 발명의 예시적인 실시 예들에 따른 비휘발성 메모리 장치의 프로그램 방법을 나타내는 순서도이다. 상세하게는, 도 4의 제2 서브 블록(SB2)에 프로그램이 되어있는 상태에서, 제1 서브 블록(SB1)을 구성하는 메모리 셀에 프로그램하는 방법을 설명하기 위한 도면이다. 이하에서는, 도 3 내지 도 6을 참조하여 설명하고, 중복되는 설명은 생략한다.7 is a flowchart illustrating a method of programming a nonvolatile memory device according to example embodiments of the inventive concepts. In detail, it is a diagram for explaining a method of programming memory cells constituting the first sub-block SB1 in a state in which the second sub-block SB2 of FIG. 4 is programmed. Hereinafter, description will be made with reference to FIGS. 3 to 6, and overlapping descriptions will be omitted.
도 7을 참조하면, 제1 서브 블록의 프로그램 방법(S300)은 복수의 단계들(S310~S350)을 포함할 수 있다.Referring to FIG. 7 , the method S300 of programming the first sub-block may include a plurality of steps S310 to S350.
단계(S310)에서, 메모리 컨트롤러(도 2의 110)는 호스트로부터 제1 서브 블록(도 4의 SB1)을 구성하는 메모리 셀에 대한 프로그램 커맨드를 수신할 수 있다.In step S310, the memory controller (110 of FIG. 2) may receive a program command for the memory cells constituting the first sub-block (SB1 of FIG. 4) from the host.
단계(S320)에서, 메모리 컨트롤러(도 2의 110)는 제1 메모리 블록(도 4의 BLK1)의 블록 리셋 조건 만족 여부를 판단할 수 있다.In step S320, the memory controller (110 of FIG. 2) may determine whether or not the block reset condition of the first memory block (BLK1 of FIG. 4) is satisfied.
메모리 컨트롤러(도 2의 110)는 제어 회로(도 3의 122)로부터 더미 블록(도 4의 DB)을 구성하는 더미 셀들의 문턱 전압(Vth,DC) 모니터링 정보를 수신할 수 있다. 메모리 컨트롤러(도 2의 110)는 더미 셀들의 문턱 전압(Vth,DC)의 전압 레벨을 제1 기준 전압(LV1)의 전압 레벨과 비교할 수 있다. 제1 기준 전압(V1)의 전압 레벨은, 도 1의 단계(S110)를 참조하여 전술한 바와 같이, 제1 메모리 블록(도 4의 BLK1)이 정상적으로 독출 동작을 수행할 수 있는 임계 값일 수 있고, 블록 리셋 동작의 필요 여부를 판단하는 기준 값일 수 있다.The memory controller ( 110 in FIG. 2 ) may receive threshold voltage (Vth, DC ) monitoring information of dummy cells constituting the dummy block (DB in FIG. 4 ) from the control circuit ( 122 in FIG. 3 ). The memory controller ( 110 of FIG. 2 ) may compare the voltage level of the threshold voltage (Vth, DC ) of the dummy cells with the voltage level of the first reference voltage LV1 . As described above with reference to step S110 of FIG. 1 , the voltage level of the first reference voltage V1 may be a threshold value at which the first memory block (BLK1 of FIG. 4 ) can normally perform a read operation, , may be a reference value for determining whether a block reset operation is necessary.
메모리 컨트롤러(도 2의 110)는 더미 셀들의 문턱 전압(Vth,DC)의 전압 레벨이 0V보다 높고, 제1 기준 전압(V1)의 전압 레벨보다 낮을 때, 제1 메모리 블록(도 4의 BLK1)이 블록 리셋 조건을 불만족하는 것으로 판단할 수 있다. 그에 따라, 단계(S330)를 수행하도록 비휘발성 메모리 장치(도 2의 120)를 제어할 수 있다. 메모리 컨트롤러(도 2의 110)는 더미 셀들의 문턱 전압(Vth,DC)의 전압 레벨이 0V보다 낮거나, 제1 기준 전압(V1)의 전압 레벨보다 높을 때, 제1 메모리 블록(도 4의 BLK1)이 블록 리셋 조건을 만족하는 것으로 판단할 수 있다. 그에 따라, 단계(S340)를 수행하도록 비휘발성 메모리 장치(도 2의 120)를 제어할 수 있다.The memory controller (110 in FIG. 2 ) operates the first memory block (BLK1 in FIG. 4 ) when the voltage level of the threshold voltage (Vth, DC ) of the dummy cells is higher than 0V and lower than the voltage level of the first reference voltage (V1). ) may determine that the block reset condition is not satisfied. Accordingly, the non-volatile memory device ( 120 of FIG. 2 ) may be controlled to perform step S330 . The memory controller ( 110 in FIG. 2 ) operates the first memory block (see FIG. 4 ) when the voltage level of the threshold voltage (Vth, DC ) of the dummy cells is lower than 0V or higher than the voltage level of the first reference voltage (V1). It can be determined that BLK1) satisfies the block reset condition. Accordingly, the non-volatile memory device ( 120 of FIG. 2 ) may be controlled to perform step S340 .
단계(S330)에서, 더미 셀들의 문턱 전압(Vth,DC)의 전압 레벨이 0V보다 높고 제1 기준 전압(V1)의 전압 레벨보다 낮을 때, 비휘발성 메모리 장치(도 2의 120)는 메모리 컨트롤러(도 2의 110)의 제어에 따라 제1 서브 블록(도 4의 SB1)에 대한 프로그램 동작을 수행할 수 있다.In step S330, when the voltage level of the threshold voltage (Vth, DC ) of the dummy cells is higher than 0V and lower than the voltage level of the first reference voltage (V1), the nonvolatile memory device (120 in FIG. 2) operates the memory controller Under the control of (110 in FIG. 2), a program operation may be performed on the first sub-block (SB1 in FIG. 4).
예를 들어, 제2 서브 블록(도 4의 SB2)의 제6 내지 제8 워드라인들(도 4의 WL6~WL8) 및 더미 블록(도 4의 DB)의 제4 및 제5 워드라인(WL5, WL6)에 블록 패스 전압이 인가될 수 있다. 블록 패스 전압의 전압 레벨은 프로그램된 메모리 셀의 문턱 전압이 가질 수 있는 전압 레벨 중 가장 높은 전압 레벨보다 높을 수 있다. 그에 따라, 제2 서브 블록(도 4의 SB2)의 메모리 셀들 및 더미 블록(도 4의 DB)의 더미 셀들의 프로그램 여부에 관계없이, 제2 서브 블록(도 4의 SB2) 및 더미 블록(도 4의 DB)에 채널이 형성될 수 있다. 상기 블록 패스 전압의 전압 레벨은 상기 턴-온 전압의 전압 레벨과 같을 수 있다.For example, the sixth to eighth word lines (WL6 to WL8 of FIG. 4 ) of the second sub-block (SB2 of FIG. 4 ) and the fourth and fifth word lines WL5 of the dummy block (DB of FIG. 4 ) , WL6) may be applied with a block pass voltage. A voltage level of the block pass voltage may be higher than the highest voltage level among voltage levels that a threshold voltage of a programmed memory cell may have. Accordingly, regardless of whether the memory cells of the second sub-block (SB2 of FIG. 4) and the dummy cells of the dummy block (DB of FIG. 4) are programmed or not, the second sub-block (SB2 of FIG. 4) and the dummy block ( FIG. A channel may be formed in the DB of 4). A voltage level of the block pass voltage may be the same as a voltage level of the turn-on voltage.
제1 서브 블록(도 4의 SB1)의 선택 워드라인에는 프로그램 전압이 인가되고, 비선택 워드라인들에는 패스 전압이 인가될 수 있다. 증가형 스텝 펄스 프로그래밍(ISPP, incremental step pulse programming)에 의해 프로그램 루프들이 진행될 수 있고, 제1 서브 블록(도 4의 SB1)의 선택 워드라인에 인가되는 프로그램 전압의 전압 레벨은 점차적으로 증가할 수 있다. 제1 서브 블록(도 4의 SB1)의 비선택 워드라인들에 인가되는 패스 전압은 상기 블록 패스 전압의 전압 레벨과 같거나 다를 수 있다.A program voltage may be applied to the selected word line of the first sub-block (SB1 in FIG. 4 ), and a pass voltage may be applied to unselected word lines. Program loops may be performed by incremental step pulse programming (ISPP), and the voltage level of the program voltage applied to the selected word line of the first sub-block (SB1 in FIG. 4) may gradually increase. there is. The pass voltage applied to the unselected word lines of the first sub-block (SB1 in FIG. 4 ) may be the same as or different from the voltage level of the block pass voltage.
단계(S340)에서, 더미 셀들의 문턱 전압(Vth,DC)의 전압 레벨이 0V보다 낮거나, 제1 기준 전압(V1)의 전압 레벨보다 높을 때, 비휘발성 메모리 장치(도 2의 120)는 메모리 컨트롤러(도 2의 110)의 제어에 따라 제2 메모리 블록(도 2의 BLK2)에 프로그램할 수 있다. 제2 메모리 블록(도 2의 BLK2)은 문턱 전압의 전압 레벨이 0V보다 높고 제1 기준 전압(V1)의 전압 레벨보다 낮은 더미 셀들을 포함하는 정상 메모리 블록일 수 있다. In step S340, when the voltage level of the threshold voltage (Vth, DC ) of the dummy cells is lower than 0V or higher than the voltage level of the first reference voltage V1, the nonvolatile memory device (120 in FIG. 2) Under the control of the memory controller (110 in FIG. 2), the second memory block (BLK2 in FIG. 2) can be programmed. The second memory block (BLK2 in FIG. 2 ) may be a normal memory block including dummy cells having a threshold voltage higher than 0V and lower than a voltage level of the first reference voltage V1 .
단계(S350)에서, 비휘발성 메모리 장치(도 2의 120)는 메모리 컨트롤러(도 2의 110)의 제어에 따라 제1 메모리 블록(도 4의 BLK1)에 대하여 블록 리셋 동작을 수행할 수 있다. 블록 리셋 동작은 도 1을 참조하여 전술된 단계들(S120~S150)을 의미할 수 있다.In operation S350, the nonvolatile memory device (120 of FIG. 2) may perform a block reset operation on the first memory block (BLK1 of FIG. 4) under the control of the memory controller (110 of FIG. 2). The block reset operation may mean steps S120 to S150 described above with reference to FIG. 1 .
그에 따라, 비휘발성 메모리 장치(도 2의 120)는 더미 블록(도 4의 DB)에 포함된 더미 셀들의 워드 라인에 턴-온 전압을 인가한 후(도 1의 S120), 제2 서브 블록(도 4의 SB2)에 기 프로그램된 데이터를 제2 메모리 블록(도 2의 BLK2)의 프로그램되지 않은 서브 블록 또는 제n 메모리 블록(도 2의 BLKn)으로 이전할 수 있다(도 1의 S130). 후속하여, 비휘발성 메모리 장치(도 2의 120)는 제1 메모리 블록(도 4의 BLK1) 전체에 대하여 소거 동작을 수행할 수 있고(도 1의 S140), 더미 블록(도 4의 DB)을 구성하는 더미 셀들을 리-프로그램할 수 있다(도 1의 S150).Accordingly, the nonvolatile memory device ( 120 of FIG. 2 ) applies a turn-on voltage to the word lines of the dummy cells included in the dummy block (DB of FIG. 4 ) (S120 of FIG. 1 ), and then the second sub-block Data previously programmed in (SB2 in FIG. 4) may be transferred to an unprogrammed subblock of the second memory block (BLK2 in FIG. 2) or the nth memory block (BLKn in FIG. 2) (S130 in FIG. 1) . Subsequently, the non-volatile memory device (120 of FIG. 2) may perform an erase operation on the entire first memory block (BLK1 of FIG. 4) (S140 of FIG. 1) and erase the dummy block (DB of FIG. 4). Constituting dummy cells may be reprogrammed (S150 of FIG. 1).
도 8은 본 발명의 예시적인 실시 예들에 따른 비휘발성 메모리 장치의 프로그램 방법을 나타내는 순서도이다. 상세하게는, 도 4의 제1 서브 블록(SB1)에 프로그램이 되어있는 상태에서, 제2 서브 블록(SB2)의 메모리 셀에 대하여 프로그램하는 방법을 설명하기 위한 도면이다. 이하에서는, 도 3 내지 도 6을 참조하여 설명하고, 중복되는 설명은 생략한다.8 is a flowchart illustrating a method of programming a nonvolatile memory device according to example embodiments of the inventive concept. In detail, it is a diagram for explaining a method of programming the memory cells of the second sub-block SB2 in a state in which the first sub-block SB1 of FIG. 4 is programmed. Hereinafter, description will be made with reference to FIGS. 3 to 6, and overlapping descriptions will be omitted.
도 8을 참조하면, 제2 서브 블록의 프로그램 방법(S400)은 복수의 단계들(S410~S480)을 포함할 수 있다.Referring to FIG. 8 , the method S400 of programming the second sub-block may include a plurality of steps S410 to S480.
단계(S410)에서, 메모리 컨트롤러(도 2의 110)는 호스트로부터 제2 서브 블록(도 4의 SB2)에 포함된 메모리 셀에 대한 프로그램 커맨드를 수신할 수 있다.In operation S410, the memory controller (110 of FIG. 2) may receive a program command for a memory cell included in the second sub-block (SB2 of FIG. 4) from the host.
단계(S420)에서, 메모리 컨트롤러(도 2의 110)는 제1 메모리 블록(도 4의 BLK1)이 더미 블록 턴-오프 조건을 만족하는지 여부를 판단할 수 있다. 메모리 컨트롤러(도 2의 110)는 제어 회로(도 3의 122)로부터 더미 블록(도 4의 DB)의 문턱 전압 모니터링 정보를 수신할 수 있다. 메모리 컨트롤러(도 2의 110)는 더미 블록(도 4의 DB)에 포함된 더미 셀들의 문턱 전압(Vth,DC)의 전압 레벨을 제2 기준 전압(V2)의 전압 레벨과 비교할 수 있다. In step S420, the memory controller (110 of FIG. 2) may determine whether the first memory block (BLK1 of FIG. 4) satisfies the dummy block turn-off condition. The memory controller ( 110 in FIG. 2 ) may receive threshold voltage monitoring information of the dummy block (DB in FIG. 4 ) from the control circuit ( 122 in FIG. 3 ). The memory controller ( 110 of FIG. 2 ) may compare the voltage levels of the threshold voltages (Vth, DC ) of the dummy cells included in the dummy block (DB of FIG. 4 ) with the voltage level of the second reference voltage (V2).
더미 셀들의 문턱 전압(Vth,DC)의 전압 레벨이 제2 기준 전압(V2)의 전압 레벨보다 높을 때, 더미 셀들은 정상적으로 턴-오프되지 않을 수 있다. 즉, 제2 기준 전압(V2)의 전압 레벨은 더미 셀들이 제1 서브 블록(도 4의 SB1)과 제2 서브 블록(도 4의 SB2)을 전기적으로 차단할 수 있는 임계 값일 수 있다. 그에 따라, 제2 기준 전압(V2)의 전압 레벨은 서브 블록 단위로 동작 가능한지 여부를 판단하는 기준 값일 수 있다. 제2 기준 전압(V2)의 전압 레벨은 기 설정된 값일 수 있고, 사용자에 의해 입력되는 값일 수도 있다. 제2 기준 전압(V2)의 전압 레벨에 대하여는 후술되는 도 9를 참조하여 보다 상세하게 설명한다.When the voltage level of the threshold voltage (Vth, DC ) of the dummy cells is higher than the voltage level of the second reference voltage (V2), the dummy cells may not be turned off normally. That is, the voltage level of the second reference voltage V2 may be a threshold value at which the dummy cells electrically cut off the first sub-block (SB1 in FIG. 4 ) and the second sub-block (SB2 in FIG. 4 ). Accordingly, the voltage level of the second reference voltage V2 may be a reference value for determining whether operation is possible in units of sub-blocks. The voltage level of the second reference voltage V2 may be a preset value or a value input by a user. The voltage level of the second reference voltage V2 will be described in detail with reference to FIG. 9 to be described later.
메모리 컨트롤러(도 2의 110)는 더미 셀들의 문턱 전압(Vth,DC)의 전압 레벨이 0V보다 높고, 제2 기준 전압(V2)의 전압 레벨보다 낮을 때, 제1 메모리 블록(도 4의 BLK1)이 더미 블록 턴-오프 조건을 만족하는 것으로 판단할 수 있다. 그에 따라, 단계(S430)를 수행하도록 비휘발성 메모리 장치(도 2의 120)를 제어할 수 있다. 메모리 컨트롤러(도 2의 110)는 더미 셀들의 문턱 전압(Vth,DC)의 전압 레벨이 0V보다 낮거나, 제2 기준 전압(V2)의 전압 레벨보다 높을 때, 제1 메모리 블록(도 4의 BLK1)이 더미 블록 턴-오프 조건을 불만족하는 것으로 판단할 수 있다. 그에 따라, 단계(S450)를 수행하도록 비휘발성 메모리 장치(도 2의 120)를 제어할 수 있다.The memory controller ( 110 in FIG. 2 ) operates the first memory block (BLK1 in FIG. 4 ) when the voltage level of the threshold voltage (Vth, DC ) of the dummy cells is higher than 0V and lower than the voltage level of the second reference voltage (V2). ) satisfies the dummy block turn-off condition. Accordingly, the non-volatile memory device ( 120 of FIG. 2 ) may be controlled to perform step S430 . The memory controller ( 110 in FIG. 2 ) controls the first memory block (refer to FIG. 4 ) when the voltage level of the threshold voltage (Vth, DC ) of the dummy cells is lower than 0V or higher than the voltage level of the second reference voltage (V2). It may be determined that BLK1) does not satisfy the dummy block turn-off condition. Accordingly, the non-volatile memory device ( 120 of FIG. 2 ) may be controlled to perform step S450 .
단계(S430)에서, 더미 셀들의 문턱 전압(Vth,DC)의 전압 레벨이 0V보다 높고 제2 기준 전압(V2)의 전압 레벨보다 낮을 때, 비휘발성 메모리 장치(도 2의 120)는 메모리 컨트롤러(도 2의 110)의 제어에 따라 더미 블록(도 4의 DB)을 구성하는 더미 셀들을 턴-오프할 수 있다. 더미 워드라인들(도 4의 WL4, WL5)에 턴-오프 전압이 인가될 수 있다. 예를 들어, 턴-오프 전압은 접지 전압일 수 있다. 그에 따라, 제1 서브 블록(도 4의 SB1)과 제2 서브 블록(도 4의 SB2)이 전기적으로 분리될 수 있다.In step S430, when the voltage level of the threshold voltage (Vth, DC ) of the dummy cells is higher than 0V and lower than the voltage level of the second reference voltage (V2), the nonvolatile memory device ( 120 in FIG. 2 ) operates the memory controller Dummy cells constituting the dummy block (DB in FIG. 4 ) may be turned off according to the control of 110 in FIG. 2 . A turn-off voltage may be applied to the dummy word lines (WL4 and WL5 in FIG. 4 ). For example, the turn-off voltage may be a ground voltage. Accordingly, the first sub-block (SB1 in FIG. 4) and the second sub-block (SB2 in FIG. 4) may be electrically separated.
단계(S440)에서, 비휘발성 메모리 장치(도 2의 120)는 제2 서브 블록(도 4의 SB2)에 대한 프로그램 동작을 수행할 수 있다. 예를 들어, 제2 서브 블록(도 4의 SB2)의 선택 워드 라인에는 프로그램 전압이 인가되고, 비선택 워드라인에는 패스 전압이 인가될 수 있다. 이 경우, 단계(S430)에서 더미 블록(도 4의 DB)의 더미 셀들이 턴-오프 됨에 따라 제1 서브 블록(도 4의 SB1)과 제2 서브 블록(도 4의 SB2)이 전기적으로 분리될 수 있다. 따라서, 제1 서브 블록의 워드라인들에(도 4의 WL1~WL3)는 접지 전압이 인가되거나, 전압이 인가되지 않을 수 있다.In step S440, the non-volatile memory device (120 of FIG. 2) may perform a program operation on the second sub-block (SB2 of FIG. 4). For example, a program voltage may be applied to a selected word line of the second sub-block (SB2 in FIG. 4 ), and a pass voltage may be applied to an unselected word line. In this case, as the dummy cells of the dummy block (DB in FIG. 4) are turned off in step S430, the first sub-block (SB1 in FIG. 4) and the second sub-block (SB2 in FIG. 4) are electrically separated. It can be. Accordingly, the ground voltage may or may not be applied to the word lines (WL1 to WL3 of FIG. 4 ) of the first sub-block.
단계(S450)에서, 메모리 컨트롤러(도 2의 110)는 제1 메모리 블록(도 4의 BLK1)이 블록 리셋 조건을 만족하는지 여부를 판단할 수 있다. 더미 셀들의 문턱 전압(Vth,DC)의 전압 레벨이 0V보다 낮거나 제2 기준 전압(V2)의 전압 레벨보다 높을 때, 메모리 컨트롤러(도 2의 110)는 제1 메모리 블록(도 4의 BLK1)이 블록 리셋 조건을 만족하는지 여부를 판단할 수 있다. 메모리 컨트롤러(도 2의 110)는 더미 셀들의 문턱 전압(Vth,DC)의 전압 레벨을 제1 기준 전압(LV1)의 전압 레벨과 비교할 수 있다. 제1 기준 전압(V1)의 전압 레벨은, 도 1의 단계(S110)를 참조하여 전술한 바와 같이, 제1 메모리 블록(도 4의 BLK1)이 정상적으로 독출 동작을 수행할 수 있는 임계 값일 수 있다.In step S450, the memory controller (110 of FIG. 2) may determine whether the first memory block (BLK1 of FIG. 4) satisfies the block reset condition. When the voltage level of the threshold voltage (Vth, DC ) of the dummy cells is lower than 0V or higher than the voltage level of the second reference voltage (V2), the memory controller (110 in FIG. 2) operates the first memory block (BLK1 in FIG. 4). ) satisfies the block reset condition. The memory controller ( 110 of FIG. 2 ) may compare the voltage level of the threshold voltage (Vth, DC ) of the dummy cells with the voltage level of the first reference voltage LV1 . As described above with reference to step S110 of FIG. 1 , the voltage level of the first reference voltage V1 may be a threshold value at which the first memory block (BLK1 of FIG. 4 ) can normally perform a read operation. .
메모리 컨트롤러(도 2의 110)는 더미 셀들의 문턱 전압(Vth,DC)의 전압 레벨이 0V보다 높고, 제1 기준 전압(V1)의 전압 레벨보다 낮을 때, 제1 메모리 블록(도 4의 BLK1)이 블록 리셋 조건을 불만족하는 것으로 판단할 수 있다. 그에 따라, 단계(S460)를 수행하도록 비휘발성 메모리 장치(도 2의 120)를 제어할 수 있다. 더미 셀들의 문턱 전압(Vth,DC)의 전압 레벨이 0V보다 낮거나, 제1 기준 전압(V1)의 전압 레벨보다 높을 때, 제1 메모리 블록(도 4의 BLK1)이 블록 리셋 조건을 만족하는 것으로 판단할 수 있다. 그에 따라, 단계(S470)를 수행하도록 비휘발성 메모리 장치(도 2의 120)를 제어할 수 있다.The memory controller (110 in FIG. 2 ) operates the first memory block (BLK1 in FIG. 4 ) when the voltage level of the threshold voltage (Vth, DC ) of the dummy cells is higher than 0V and lower than the voltage level of the first reference voltage (V1). ) may determine that the block reset condition is not satisfied. Accordingly, the non-volatile memory device ( 120 of FIG. 2 ) may be controlled to perform step S460 . When the voltage level of the threshold voltage (Vth, DC ) of the dummy cells is lower than 0V or higher than the voltage level of the first reference voltage V1, the first memory block (BLK1 in FIG. 4) satisfies the block reset condition. can be judged to be Accordingly, the non-volatile memory device ( 120 of FIG. 2 ) may be controlled to perform step S470 .
단계(S460)에서, 더미 셀들의 문턱 전압(Vth,DC)의 전압 레벨이 0V보다 높고 제1 기준 전압(V1)의 전압 레벨보다 낮을 때, 비휘발성 메모리 장치(도 2의 120)는 메모리 컨트롤러(도 2의 110)의 제어에 따라 더미 블록(도 4의 DB)을 턴-온시킬 수 있다. 더미 블록(도 4의 DB)을 턴-온시키기 위해 더미 워드라인들(도 4의 WL4, WL5)에 턴-온 전압이 인가될 수 있다. In step S460, when the voltage levels of the threshold voltages (Vth, DC ) of the dummy cells are higher than 0V and lower than the voltage level of the first reference voltage (V1), the nonvolatile memory device (120 in FIG. 2) operates the memory controller The dummy block (DB in FIG. 4 ) may be turned on according to the control of ( 110 in FIG. 2 ). A turn-on voltage may be applied to the dummy word lines (WL4 and WL5 of FIG. 4 ) to turn on the dummy block (DB of FIG. 4 ).
턴-온 전압의 전압 레벨은 더미 셀들의 문턱 전압(Vth,DC)의 전압 레벨보다 높을 수 있다. 턴-온 전압의 전압 레벨은, 더미 셀들의 문턱 전압(Vth,DC)의 전압 레벨이 0V보다 높고 제1 기준 전압(V1)의 전압 레벨보다 낮을 때 더미 셀들을 턴-온 시키기 위해 더미 셀들의 워드라인에 인가되는 전압의 전압 레벨보다 높을 수 있다. 예를 들어, 턴-온 전압의 전압 레벨은 독출 전압이 가질 수 있는 최대 전압 레벨보다 높을 수 있다. 독출 전압은 독출 동작 시 서브 블록을 구성하는 메모리 셀의 워드라인에 인가되는 전압일 수 있다. 예를 들어, 턴-온 전압의 전압 레벨은 제1 기준 전압(V1)의 전압 레벨보다 높을 수 있다. 그에 따라, 더미 셀에 채널이 형성될 수 있다. 제1 서브 블록(도 4의 SB1)과 제2 서브 블록(도 4의 SB2)이 전기적으로 연결될 수 있다.A voltage level of the turn-on voltage may be higher than a voltage level of the threshold voltages (Vth, DC ) of the dummy cells. The voltage level of the turn-on voltage is the voltage level of the dummy cells to turn on the dummy cells when the voltage level of the threshold voltage (Vth, DC ) of the dummy cells is higher than 0V and lower than the voltage level of the first reference voltage (V1). It may be higher than the voltage level of the voltage applied to the word line. For example, the voltage level of the turn-on voltage may be higher than the maximum voltage level that the read voltage can have. The read voltage may be a voltage applied to a word line of a memory cell constituting a sub block during a read operation. For example, the voltage level of the turn-on voltage may be higher than that of the first reference voltage V1. Accordingly, a channel may be formed in the dummy cell. The first sub-block (SB1 in FIG. 4) and the second sub-block (SB2 in FIG. 4) may be electrically connected.
단계(S440)에서, 비휘발성 메모리 장치(도 2의 120)는 제2 서브 블록(도 4의 SB2)에 대한 프로그램 동작을 수행할 수 있다. 예를 들어, 제2 서브 블록(도 4의 SB2)의 선택 워드 라인에는 프로그램 전압을 인가하고, 비선택 워드라인에는 패스 전압을 인가할 수 있다. 이 경우, 단계(S450)에서 더미 블록(도 4의 DB)이 턴-온됨에 따라 제1 서브 블록(도 4의 SB1)과 제2 서브 블록(도 4의 SB2)이 전기적으로 연결되어 있으므로, 제1 서브 블록(도 4의 SB1)의 워드라인들에는 패스 전압을 인가할 수 있다. 제1 서브 블록(도 4의 SB1)의 워드라인들에 인가되는 패스 전압은 더미 셀에 인가되는 턴-온 전압과 같거나 다른 전압 레벨을 가질 수 있다. In step S440, the non-volatile memory device (120 of FIG. 2) may perform a program operation on the second sub-block (SB2 of FIG. 4). For example, a program voltage may be applied to a selected word line of the second sub-block (SB2 in FIG. 4 ), and a pass voltage may be applied to an unselected word line. In this case, since the first sub-block (SB1 in FIG. 4) and the second sub-block (SB2 in FIG. 4) are electrically connected as the dummy block (DB in FIG. 4) is turned on in step S450, A pass voltage may be applied to word lines of the first sub-block (SB1 in FIG. 4 ). The pass voltage applied to the word lines of the first sub-block (SB1 in FIG. 4 ) may have the same voltage level as or a different voltage level from the turn-on voltage applied to the dummy cells.
단계(S470)에서, 메모리 컨트롤러(도 2의 110)는, 더미 셀들의 문턱 전압(Vth,DC)의 전압 레벨이 0V보다 낮거나 제1 기준 전압(V1)의 전압 레벨보다 높을 때, 프로그램할 데이터를 제2 메모리 블록(도 2의 BLK2)에 프로그램할 수 있다. 제2 메모리 블록(도 2의 BLK2)은 문턱 전압(Vth,DC)의 전압 레벨이 0V보다 높고 제1 기준 전압(V1)의 전압 레벨보다 낮은 더미 셀들을 포함하는 정상 메모리 블록일 수 있다. In step S470, the memory controller (110 of FIG. 2) performs programming when the voltage level of the threshold voltage (Vth, DC ) of the dummy cells is lower than 0V or higher than the voltage level of the first reference voltage V1. Data can be programmed into the second memory block (BLK2 in FIG. 2). The second memory block (BLK2 in FIG. 2 ) may be a normal memory block including dummy cells having a threshold voltage Vth ( DC ) higher than 0V and lower than a first reference voltage V1 .
단계(S480)에서, 비휘발성 메모리 장치(도 2의 120)는 메모리 컨트롤러(도 2의 110)의 제어에 따라 제1 메모리 블록(도 4의 BLK1)에 대하여 블록 리셋 동작을 수행할 수 있다. 블록 리셋 동작은 도 1을 참조하여 전술된 단계들(S120~S150)을 의미할 수 있다. In operation S480, the nonvolatile memory device (120 of FIG. 2) may perform a block reset operation on the first memory block (BLK1 of FIG. 4) under the control of the memory controller (110 of FIG. 2). The block reset operation may mean steps S120 to S150 described above with reference to FIG. 1 .
그에 따라, 더미 블록(도 4의 DB)에 포함된 더미 워드 라인들(도 5의 WL4, WL5)에 턴-온 전압이 인가될 수 있다(도 1의 S120). 후속하여, 제1 서브 블록(도 4의 SB1)에 프로그램되어 있는 데이터가 제2 메모리 블록(도 2의 BLK2)의 프로그램되지 않은 서브 블록 또는 제n 메모리 블록(도 2의 BLKn)으로 이전될 수 있다(도 1의 S130). 그 후, 제1 메모리 블록(도 4의 BLK1) 전체에 대하여 소거 동작이 수행될 수 있고(도 1의 S140), 더미 블록(도 4의 DB)을 구성하는 더미 셀들을 리-프로그램할 수 있다(도 1의 S150).Accordingly, turn-on voltages may be applied to the dummy word lines (WL4 and WL5 of FIG. 5) included in the dummy block (DB of FIG. 4) (S120 of FIG. 1). Subsequently, data programmed in the first sub-block (SB1 in FIG. 4) may be transferred to an unprogrammed sub-block of the second memory block (BLK2 in FIG. 2) or an n-th memory block (BLKn in FIG. 2). Yes (S130 in FIG. 1). Thereafter, an erase operation may be performed on the entire first memory block (BLK1 in FIG. 4) (S140 in FIG. 1), and dummy cells constituting the dummy block (DB in FIG. 4) may be reprogrammed. (S150 in FIG. 1).
도 9는 본 발명의 예시적인 실시 예들에 따라 프로그램된 메모리 셀들의 문턱 전압 산포를 설명하기 위한 도면이다. 상세하게는 제1 기준 전압(도 1의 V1) 및 제2 기준 전압(도 8의 V2)을 설명하기 위한 도면이며, 도 1 내지 도 8을 참조하여 설명한다.9 is a diagram for explaining threshold voltage distribution of programmed memory cells according to example embodiments of the inventive concept. In detail, it is a diagram for explaining a first reference voltage (V1 in FIG. 1) and a second reference voltage (V2 in FIG. 8), which will be described with reference to FIGS. 1 to 8.
도 9를 참조하면, 가로 축은 메모리 셀들의 문턱 전압들을 나타내고, 세로 축은 셀 카운트들, 즉 메모리 셀들의 개수를 나타낼 수 있다. 메모리 셀(도 5의 MC1~MC6)은 메모리 셀(도 5의 MC1~MC6)에 저장되는 비트들의 개수에 따라 SLC, MLC, TLC 또는 QLC로 분류될 수 있다. 도 10에서는 설명의 편의를 위해 메모리 셀(도 5의 MC1~MC6)이 TLC인 경우에 대하여 설명하나 이에 제한되는 것은 아니다.Referring to FIG. 9 , a horizontal axis may represent threshold voltages of memory cells, and a vertical axis may represent cell counts, that is, the number of memory cells. Memory cells (MC1 to MC6 in FIG. 5 ) may be classified as SLC, MLC, TLC, or QLC according to the number of bits stored in the memory cells (MC1 to MC6 in FIG. 5 ). In FIG. 10, for convenience of description, a case in which the memory cells (MC1 to MC6 in FIG. 5) are TLC is described, but is not limited thereto.
메모리 셀(도 5의 MC1~MC6)은 소거 상태 또는 하나 이상의 비트들이 프로그램된 상태일 수 있다. 메모리 셀(도 5의 MC1~MC6)은 제1 내지 제8 상태(S1~S8) 중 어느 하나로 프로그램될 수 있고, 제1 내지 제8 상태들(S1~S8)은 메모리 셀(도 5의 MC1~MC6)의 문턱 전압(Vth)의 범위로 정의될 수 있다. 제1 상태(S1)는 소거 상태를 의미할 수 있고, 제8 상태(S8)는 가장 많은 데이터가 프로그램된 상태를 의미할 수 있다.The memory cells (MC1 to MC6 in FIG. 5 ) may be in an erased state or in a state in which one or more bits are programmed. The memory cells (MC1 to MC6 in FIG. 5 ) can be programmed to one of the first to eighth states ( S1 to S8 ), and the first to eighth states ( S1 to S8 ) are the memory cells (MC1 in FIG. 5 ). It can be defined as the range of the threshold voltage (Vth) of ~MC6). The first state S1 may mean an erase state, and the eighth state S8 may mean a state in which the most data is programmed.
제1 기준 전압(V1)의 전압 레벨은 메모리 셀(도 5의 MC1~MC6)이 제8 상태(S8)로 프로그램됐을 때 메모리 셀(도 5의 MC1~MC6)의 문턱 전압이 가질 수 있는 전압 레벨의 최댓값(Vth8max)과 같을 수 있다. The voltage level of the first reference voltage V1 is the voltage that the threshold voltages of the memory cells (MC1 to MC6 in FIG. 5 ) can have when the memory cells (MC1 to MC6 in FIG. 5 ) are programmed to the eighth state S8. It may be equal to the maximum value (Vth8max) of the level.
제2 기준 전압(V2)의 전압 레벨은 메모리 셀(도 5의 MC1~MC6)이 제8 상태(S8)로 프로그램됐을 때 메모리 셀(도 5의 MC1~MC6)의 문턱 전압이 가질 수 있는 전압 레벨의 최댓값(Vth8max)에서 독출 동작이 수행된 이후 채널의 전압 레벨을 뺀 값과 같을 수 있다. 제2 기준 전압(V2)은 워드라인에 접지 전압을 인가했을 때 네거티브 부스팅(Negative boosting)이 발생하는 전압일 수 있고, 채널 포텐셜(Channel potential)이 유지되기 위한 전압을 의미할 수 있다. 제2 기준 전압(V2)의 전압 레벨은 제1 기준 전압(V1)의 전압 레벨보다 낮을 수 있다. The voltage level of the second reference voltage V2 is the voltage that the threshold voltages of the memory cells (MC1 to MC6 of FIG. 5 ) can have when the memory cells (MC1 to MC6 of FIG. 5 ) are programmed to the eighth state S8. It may be equal to the value obtained by subtracting the voltage level of the channel after the read operation is performed from the maximum value (Vth8max) of the level. The second reference voltage V2 may be a voltage at which negative boosting occurs when a ground voltage is applied to the word line, and may mean a voltage for maintaining channel potential. The voltage level of the second reference voltage V2 may be lower than that of the first reference voltage V1.
도 10은 본 발명의 예시적인 실시 예들에 따른 독출 에러 발생시 비휘발성 메모리 장치의 데이터 복구 방법을 나타내는 순서도이다. 이하에서는, 도 3 내지 도 6을 참조하여 설명하고, 중복되는 설명은 생략한다.10 is a flowchart illustrating a method of restoring data of a nonvolatile memory device when a read error occurs according to exemplary embodiments of the present disclosure. Hereinafter, description will be made with reference to FIGS. 3 to 6, and overlapping descriptions will be omitted.
도 10을 참조하면, 비휘발성 메모리 장치의 데이터 복구 방법(S500)은 복수의 단계들(S510~S540)을 포함할 수 있다.Referring to FIG. 10 , a data recovery method (S500) of a non-volatile memory device may include a plurality of steps (S510 to S540).
단계(S510)에서, 비휘발성 메모리 장치(도 2의 120)가 독출 커맨드에 기초하여 독출 동작을 수행할 때, ECC 에러가 발생할 수 있다. 비휘발성 메모리 장치(도 2의 120)는 ECC 에러를 감지할 수 있다. ECC 에러는 메모리 셀에 프로그램된 데이터를 잘못 독출하거나, 에러가 포함된 데이터를 정확하게 감지 및 정정하지 못하는 경우를 포함할 수 있다. ECC 에러는 독출 사이클이 증가함에 따라 발생할 수 있다.In step S510, when the nonvolatile memory device (120 of FIG. 2) performs a read operation based on the read command, an ECC error may occur. The non-volatile memory device ( 120 in FIG. 2 ) may detect an ECC error. An ECC error may include a case in which data programmed in a memory cell is incorrectly read or data including an error is not accurately detected and corrected. ECC errors may occur as read cycles increase.
단계(S520)에서, 메모리 컨트롤러(도 2의 110)는 제1 메모리 블록(도 4의 BLK1)이 블록 리셋 조건을 만족하는지 여부를 판단할 수 있다. 메모리 컨트롤러(도 2의 110)는 제어 회로(도 3의 122)로부터 더미 블록(도 4의 DB)을 구성하는 더미 셀들의 문턱 전압(Vth,DC) 모니터링 정보를 수신할 수 있다. 메모리 컨트롤러(도 2의 110)는 더미 셀들의 문턱 전압(Vth,DC)의 전압 레벨을 제1 기준 전압(LV1)의 전압 레벨과 비교할 수 있다. 제1 기준 전압(V1)의 전압 레벨은, 도 1의 단계(S110)를 참조하여 전술한 바와 같이, 제1 메모리 블록(도 4의 BLK1)이 정상적으로 독출 동작을 수행할 수 있는 임계 값일 수 있고, 블록 리셋 동작의 필요 여부를 판단하는 기준 값일 수 있다.In step S520, the memory controller (110 of FIG. 2) may determine whether the first memory block (BLK1 of FIG. 4) satisfies the block reset condition. The memory controller ( 110 in FIG. 2 ) may receive threshold voltage (Vth, DC ) monitoring information of dummy cells constituting the dummy block (DB in FIG. 4 ) from the control circuit ( 122 in FIG. 3 ). The memory controller ( 110 of FIG. 2 ) may compare the voltage level of the threshold voltage (Vth, DC ) of the dummy cells with the voltage level of the first reference voltage LV1 . As described above with reference to step S110 of FIG. 1 , the voltage level of the first reference voltage V1 may be a threshold value at which the first memory block (BLK1 of FIG. 4 ) can normally perform a read operation, , may be a reference value for determining whether a block reset operation is necessary.
메모리 컨트롤러(도 2의 110)는 더미 셀들의 문턱 전압(Vth,DC)의 전압 레벨이 0V보다 높고, 제1 기준 전압(V1)의 전압 레벨보다 낮을 때, 제1 메모리 블록(도 4의 BLK1)이 블록 리셋 조건을 불만족하는 것으로 판단할 수 있다. 그에 따라, 단계(S530)를 수행하도록 비휘발성 메모리 장치(도 2의 120)를 제어할 수 있다. 더미 셀들의 문턱 전압(Vth,DC)의 전압 레벨이 0V보다 낮거나, 제1 기준 전압(V1)의 전압 레벨보다 높을 때, 제1 메모리 블록(도 4의 BLK1)이 블록 리셋 조건을 만족하는 것으로 판단할 수 있다. 그에 따라, 단계(S540)를 수행하도록 비휘발성 메모리 장치(도 2의 120)를 제어할 수 있다.The memory controller (110 in FIG. 2 ) operates the first memory block (BLK1 in FIG. 4 ) when the voltage level of the threshold voltage (Vth, DC ) of the dummy cells is higher than 0V and lower than the voltage level of the first reference voltage (V1). ) may determine that the block reset condition is not satisfied. Accordingly, the non-volatile memory device ( 120 of FIG. 2 ) may be controlled to perform step S530 . When the voltage level of the threshold voltage (Vth, DC ) of the dummy cells is lower than 0V or higher than the voltage level of the first reference voltage V1, the first memory block (BLK1 in FIG. 4) satisfies the block reset condition. can be judged to be Accordingly, the non-volatile memory device ( 120 of FIG. 2 ) may be controlled to perform step S540 .
단계(S530)에서, 더미 셀들의 문턱 전압(Vth,DC)의 전압 레벨이 0V보다 높고 제1 기준 전압(V1)의 전압 레벨보다 낮을 때, 비휘발성 메모리 장치(도 2의 120)는 메모리 컨트롤러(도 2의 110)의 제어에 따라 제1 메모리 블록(도 2의 BLK1)에 저장된 데이터를 제2 메모리 블록(도 2의 BLK2)으로 이전할 수 있다. 제2 메모리 블록(도 2의 BLK2)은 독출 사이클이 기준 값보다 낮은 메모리 블록일 수 있다. 그에 따라, 제2 메모리 블록(도 2의 BLK2)으로 이전된 데이터들에 대하여 다시 독출 동작이 수행될 수 있다.In step S530, when the voltage level of the threshold voltage (Vth, DC ) of the dummy cells is higher than 0V and lower than the voltage level of the first reference voltage (V1), the nonvolatile memory device ( 120 in FIG. 2 ) operates the memory controller Data stored in the first memory block (BLK1 in FIG. 2 ) may be transferred to the second memory block (BLK2 in FIG. 2 ) under the control of ( 110 in FIG. 2 ). The second memory block (BLK2 in FIG. 2 ) may be a memory block whose read cycle is lower than the reference value. Accordingly, a read operation may be performed again on the data transferred to the second memory block (BLK2 in FIG. 2 ).
단계(S540)에서, 더미 셀들의 문턱 전압(Vth,DC)의 전압 레벨이 0V보다 낮거나, 제1 기준 전압(V1)의 전압 레벨보다 높을 때, 비휘발성 메모리 장치(도 2의 120)는 메모리 컨트롤러(도 2의 110)의 제어에 따라 블록 리셋 동작을 수행할 수 있다. 블록 리셋 동작은 도 1을 참조하여 전술된 단계들(S120~S150)을 의미할 수 있다. In step S540, when the voltage level of the threshold voltage (Vth, DC ) of the dummy cells is lower than 0V or higher than the voltage level of the first reference voltage V1, the nonvolatile memory device (120 in FIG. 2) A block reset operation may be performed under the control of the memory controller ( 110 in FIG. 2 ). The block reset operation may mean steps S120 to S150 described above with reference to FIG. 1 .
그에 따라, 비휘발성 메모리 장치(도 2의 120)는 더미 블록(도 4의 DB)에 포함된 더미 셀들의 워드 라인에 턴-온 전압을 인가하여 더미 셀들을 턴-온시킨 후(도 1의 S120), 제1 메모리 블록(도 2의 BLK1)에 프로그램된 데이터를 제2 메모리 블록(도 2의 BLK2)으로 이전할 수 있다(도 1의 S130). 이 때, 제2 메모리 블록은 문턱 전압(Vth,DC)의 전압 레벨이 0V보다 높고 제1 기준 전압(V1)의 전압 레벨보다 낮은 더미 셀들을 포함하는 정상 메모리 블록일 수 있다. 또한, 제2 메모리 블록(도 2의 BLK2)은 독출 사이클이 기준 값보다 낮은 메모리 블록일 수 있다. 후속하여, 제1 메모리 블록(도 4의 BLK1) 전체에 대하여 소거 동작이 수행될 수 있고(도 1의 S140), 제1 메모리 블록(도 4의 BLK1)에 포함된 더미 셀들을 리-프로그램할 수 있다(도 1의 S150).Accordingly, the nonvolatile memory device ( 120 of FIG. 2 ) turns on the dummy cells by applying a turn-on voltage to word lines of the dummy cells included in the dummy block (DB of FIG. 4 ), and then turns on the dummy cells (see DB of FIG. 1 ). S120), data programmed in the first memory block (BLK1 in FIG. 2) may be transferred to the second memory block (BLK2 in FIG. 2) (S130 in FIG. 1). In this case, the second memory block may be a normal memory block including dummy cells having a voltage level of the threshold voltage (Vth, DC ) higher than 0V and lower than a voltage level of the first reference voltage V1 . Also, the second memory block (BLK2 in FIG. 2 ) may be a memory block whose read cycle is lower than the reference value. Subsequently, an erase operation may be performed on the entire first memory block (BLK1 in FIG. 4 ) (S140 in FIG. 1 ), and dummy cells included in the first memory block (BLK1 in FIG. 4 ) may be reprogrammed. It can be (S150 in FIG. 1).
도 11은 본 발명의 예시적인 실시 예들에 따른 비휘발성 메모리 장치의 구조를 나타내는 단면도이다. 상세하게는, 도 2 및 도 3의 비휘발성 메모리 장치(120)의 구조를 설명하기 위한 도면이다. 이하에서, 도 1 및 도 2를 참조하여 설명한다.11 is a cross-sectional view showing the structure of a nonvolatile memory device according to example embodiments of the inventive concept. In detail, it is a diagram for explaining the structure of the
도 11을 참조하면, 비휘발성 메모리 장치(120)는 주변 회로 영역(PERI) 및 셀 영역(CELL)을 포함할 수 있다. 주변 회로 영역(PERI) 및 셀 영역(CELL)은 각각 외부 패드 본딩 영역(PA), 워드라인 본딩 영역(WLBA), 및 비트라인 본딩 영역(BLBA)을 포함할 수 있다.Referring to FIG. 11 , the
비휘발성 메모리 장치(120)는 C2C(chip to chip) 구조일 수 있다. C2C 구조는 제1 웨이퍼 상에 셀 영역(CELL)을 포함하는 상부 칩을 제작하고, 제1 웨이퍼와 다른 제2 웨이퍼 상에 주변 회로 영역(PERI)을 포함하는 하부 칩을 제작한 후, 상부 칩과 하부 칩을 본딩(bondng) 방식에 의해 서로 연결하는 것을 의미할 수 있다. 예를 들어로, 본딩 방식은 상부 칩의 최상부 메탈층에 형성된 본딩 메탈과 하부 칩의 최상부 메탈층에 형성된 본딩 메탈을 서로 전기적으로 연결하는 방식을 의미할 수 있다. 예를 들어, 본딩 메탈이 구리(Cu)로 형성되는 경우, 본딩 방식은 Cu-Cu 본딩 방식일 수 있다. 다른 실시 예에서, 본딩 메탈은 구리(Cu)뿐만 아니라, 알루미늄(Al) 또는 텅스텐(W) 등으로도 형성될 수 있다.The
주변 회로 영역(PERI)은 제1 기판(210), 층간 절연층(215), 제1 기판(210)에 형성되는 복수의 회로 소자들(220a, 220b, 220c), 복수의 회로 소자들(220a, 220b, 220c) 각각과 연결되는 제1 메탈층(230a, 230b, 230c), 제1 메탈층(230a, 230b, 230c) 상에 형성되는 제2 메탈층(240a, 240b, 240c)을 포함할 수 있다. 일 실시예에서, 제1 메탈층(230a, 230b, 230c)은 상대적으로 전기적 비저항이 높은 텅스텐으로 형성될 수 있고, 제2 메탈층(240a, 240b, 240c)은 상대적으로 전기적 비저항이 낮은 구리로 형성될 수 있다.The peripheral circuit region PERI includes a
도 11에는 제1 메탈층(230a, 230b, 230c)과 제2 메탈층(240a, 240b, 240c)만 도시되나 이에 제한되는 것은 아니며, 제2 메탈층(240a, 240b, 240c) 상에 적어도 하나 이상의 메탈층이 더 형성될 수도 있다. 제2 메탈층(240a, 240b, 240c)의 상부에 형성되는 하나 이상의 메탈층 중 적어도 일부는, 제2 메탈층(240a, 240b, 240c)을 형성하는 구리보다 낮은 전기적 비저항을 갖는 알루미늄 등으로 형성될 수 있다. 11 shows only the
층간 절연층(215)은 복수의 회로 소자들(220a, 220b, 220c), 제1 메탈층(230a, 230b, 230c), 및 제2 메탈층(240a, 240b, 240c)을 커버하도록 제1 기판(210) 상에 배치되며, 실리콘 산화물, 실리콘 질화물 등과 같은 절연 물질을 포함할 수 있다.The interlayer insulating
워드라인 본딩 영역(WLBA)의 제2 메탈층(240b) 상에 하부 본딩 메탈(271b, 272b)이 형성될 수 있다. 워드라인 본딩 영역(WLBA)에서, 주변 회로 영역(PERI)의 하부 본딩 메탈(271b, 272b)은 셀 영역(CELL)의 상부 본딩 메탈(371b, 372b)과 본딩 방식에 의해 서로 전기적으로 연결될 수 있으며, 하부 본딩 메탈(271b, 272b)과 상부 본딩 메탈(371b, 372b)은 알루미늄, 구리, 혹은 텅스텐 등으로 형성될 수 있다.
셀 영역(CELL)은 적어도 하나의 메모리 블록을 제공할 수 있다. 셀 영역(CELL)은 제2 기판(310)과 공통 소스 라인(320)을 포함할 수 있다. 제2 기판(310) 상에는, 제2 기판(310)의 상면에 수직하는 방향(Z축 방향)을 따라 워드라인들(330)이 적층될 수 있다. 워드라인들(330)의 상부 및 하부에는 각각 스트링 선택 라인들과 접지 선택 라인이 배치될 수 있고, 스트링 선택 라인들과 접지 선택 라인 사이에 복수의 워드라인들(330)이 배치될 수 있다.The cell area CELL may provide at least one memory block. The cell region CELL may include the
비트라인 본딩 영역(BLBA)에서, 채널 구조체(CHS)는 제2 기판(310)의 상면에 수직하는 방향(Z축 방향)으로 연장되어 워드라인들(330), 스트링 선택 라인들, 및 접지 선택 라인을 관통할 수 있다. 채널 구조체(CH)는 데이터 저장층, 채널층, 및 매립 절연층 등을 포함할 수 있다. 상기 채널층은 제1 메탈층(350c) 및 제2 메탈층(360c)과 전기적으로 연결될 수 있다. 예컨대, 제1 메탈층(350c)은 비트라인 컨택일 수 있고, 제2 메탈층(360c)은 비트라인일 수 있다. 비트라인(360c)은 제2 기판(310)의 상면에 평행한 방향(Y축 방향)을 따라 연장될 수 있다. In the bit line bonding area BLBA, the channel structure CHS extends in a direction (Z-axis direction) perpendicular to the top surface of the
채널 구조체(CH) 및 비트라인(360c)이 배치되는 영역은 비트라인 본딩 영역(BLBA)으로 정의될 수 있다. 비트라인(360c)은 페이지 버퍼(393)를 구성하는 회로 소자들(220c)과 전기적으로 연결될 수 있다. 예를 들어, 비트라인(360c)은 주변 회로 영역(PERI)의 상부 본딩 메탈(371c, 372c)과 연결될 수 있고, 상부 본딩 메탈(371c, 372c)은 페이지 버퍼(393)의 회로 소자들(220c)에 연결되는 하부 본딩 메탈(271c, 272c)과 연결될 수 있다. 페이지 버퍼(393)는 도 3에서 전술된 페이지 버퍼부(125)에 대응될 수 있다.An area where the channel structure CH and the
워드라인 본딩 영역(WLBA)에서, 워드라인들(330)은 제1 방향(Y축 방향)에 수직하면서 제2 기판(310)의 상면에 평행한 제2 방향(X축 방향)을 따라 연장될 수 있고, 복수의 셀 컨택 플러그들(340)과 연결될 수 있다. 워드라인들(330)과 셀 컨택 플러그들(340)은, 워드라인들(330) 중 적어도 일부가 제2 방향을 따라 서로 다른 길이로 연장됨으로써 제공하는 패드들을 통해 서로 연결될 수 있다. 워드라인들(330)에 연결되는 셀 컨택 플러그들(340)의 상부에는 제1 메탈층(350b)과 제2 메탈층(360b)이 차례로 연결될 수 있다. 셀 컨택 플러그들(340)은 워드라인 본딩 영역(WLBA)에서 셀 영역(CELL)의 상부 본딩 메탈(371b, 372b)과 주변 회로 영역(PERI)의 하부 본딩 메탈(271b, 272b)을 통해 주변 회로 영역(PERI)과 연결될 수 있다. In the word line bonding area WLBA, the word lines 330 extend along a second direction (X-axis direction) perpendicular to the first direction (Y-axis direction) and parallel to the upper surface of the
셀 컨택 플러그들(340)은 로우 디코더(124)를 구성하는 회로 소자들(220b)과 전기적으로 연결될 수 있다. 회로 소자들(220b)의 동작 전압은, 페이지 버퍼(393)를 구성하는 회로 소자들(220c)의 동작 전압과 다를 수 있다. 예를 들어, 회로 소자들(220b)의 동작 전압이 회로 소자들(220c)의 동작 전압보다 작을 수 있다. 로우 디코더(124)는 도 2의 로우 디코더(124)에 대응될 수 있다.The cell contact plugs 340 may be electrically connected to the
외부 패드 본딩 영역(PA)에는 공통 소스 라인 컨택 플러그(380)가 배치될 수 있다. 공통 소스 라인 컨택 플러그(380)는 도전성 물질(예를 들어, 금속, 금속 화합물, 폴리실리콘 등)로 형성되며, 공통 소스 라인(320)과 전기적으로 연결될 수 있다. 공통 소스 라인 컨택 플러그(380) 상부에는 제1 메탈층(350a)과 제2 메탈층(360a)이 차례로 적층될 수 있다. 공통 소스 라인 컨택 플러그(380), 제1 메탈층(350a), 및 제2 메탈층(360a)이 배치되는 영역은 외부 패드 본딩 영역(PA)으로 정의될 수 있다.A common source
외부 패드 본딩 영역(PA)은 입출력 패드들(205, 305)을 포함할 수 있다. 제1 기판(210)의 하부에는 제1 기판(210)의 하면을 덮는 하부 절연막(201)이 형성될 수 있고, 하부 절연막(201) 상에 제1 입출력 패드(205)가 형성될 수 있다. 제1 입출력 패드(205)는 제1 입출력 컨택 플러그(203)를 통해 주변 회로 영역(PERI)에 배치되는 복수의 회로 소자들(220a, 220b, 220c) 중 적어도 하나와 연결되며, 하부 절연막(201)에 의해 제1 기판(210)과 분리될 수 있다. 또한, 제1 입출력 컨택 플러그(203)와 제1 기판(210) 사이에는 측면 절연막이 배치되어 제1 입출력 컨택 플러그(203)와 제1 기판(210)을 전기적으로 분리할 수 있다.The external pad bonding area PA may include input/
제2 기판(310)의 상부에는 제2 기판(310)의 상면을 덮는 상부 절연막(301)이 형성될 수 있고, 상부 절연막(301) 상에 제2 입출력 패드(305)가 배치될 수 있다. 제2 입출력 패드(305)는 제2 입출력 컨택 플러그(303)를 통해 주변 회로 영역(PERI)에 배치되는 복수의 회로 소자들(220a, 220b, 220c) 중 적어도 하나와 연결될 수 있다. 일 실시예에서, 제 2 입출력 패드(305)는 회로 소자(220a)와 전기적으로 연결될 수 있다.An upper insulating
제2 입출력 컨택 플러그(303)가 배치되는 영역에는 제2 기판(310) 및 공통 소스 라인(320) 등이 배치되지 않을 수 있다. 또한, 제2 입출력 패드(305)는 제3 방향(Z축 방향)에서 워드라인들(330)과 오버랩되지 않을 수 있다. 제2 입출력 컨택 플러그(303)는 제2 기판(310)의 상면에 평행한 방향에서 제2 기판(310)과 분리되며, 셀 영역(CELL)의 층간 절연층(315)을 관통하여 제2 입출력 패드(305)에 연결될 수 있다. The
실시 예에 따라, 제1 입출력 패드(205)와 제2 입출력 패드(305)는 선택적으로 형성될 수 있다. 예를 들어, 비휘발성 메모리 장치(120)는 제1 기판(210)의 상부에 배치되는 제1 입출력 패드(205)만 포함하거나, 제2 기판(310)의 상부에 배치되는 제2 입출력 패드(305)만 포함할 수 있다. 또는, 비휘발성 메모리 장치(120)가 제1 입출력 패드(205)와 제2 입출력 패드(305)를 모두 포함할 수도 있다.Depending on the embodiment, the first input/
셀 영역(CELL)과 주변 회로 영역(PERI) 각각에 포함되는 외부 패드 본딩 영역(PA)과 비트라인 본딩 영역(BLBA) 각각에는 최상부 메탈층의 메탈 패턴이 더미 패턴(dummy pattern)으로 존재하거나, 최상부 메탈층이 비어있을 수 있다.In each of the external pad bonding area PA and the bit line bonding area BLBA included in the cell area CELL and the peripheral circuit area PERI, the metal pattern of the uppermost metal layer exists in a dummy pattern, or The top metal layer may be empty.
비휘발성 메모리 장치(120)는 외부 패드 본딩 영역(PA)에서, 셀 영역(CELL)의 최상부 메탈층에 형성된 상부 메탈 패턴(372a)에 대응하여 주변 회로 영역(PERI)의 최상부 메탈층에 셀 영역(CELL)의 상부 메탈 패턴(372a)과 동일한 형태의 하부 메탈 패턴(273a)을 형성할 수 있다. 주변 회로 영역(PERI)의 최상부 메탈층에 형성된 하부 메탈 패턴(273a)은 주변 회로 영역(PERI)에서 별도의 콘택과 연결되지 않을 수 있다. 이와 유사하게, 외부 패드 본딩 영역(PA)에서 주변 회로 영역(PERI)의 최상부 메탈층에 형성된 하부 메탈 패턴(273a)에 대응하여 셀 영역(CELL)의 상부 메탈층에 주변 회로 영역(PERI)의 하부 메탈 패턴(273a)과 동일한 형태의 상부 메탈 패턴(372a)을 형성할 수도 있다. In the
워드라인 본딩 영역(WLBA)의 제2 메탈층(240b) 상에는 하부 본딩 메탈(271b, 272b)이 형성될 수 있다. 워드라인 본딩 영역(WLBA)에서, 주변 회로 영역(PERI)의 하부 본딩 메탈(271b, 272b)은 셀 영역(CELL)의 상부 본딩 메탈(371b, 372b)과 본딩 방식에 의해 서로 전기적으로 연결될 수 있다.
또한, 비트라인 본딩 영역(BLBA)에서, 주변 회로 영역(PERI)의 최상부 메탈층에 형성된 하부 메탈 패턴(252)에 대응하여 셀 영역(CELL)의 최상부 메탈층에 주변 회로 영역(PERI)의 하부 메탈 패턴(252)과 동일한 형태의 상부 메탈 패턴(392)을 형성할 수 있다. 셀 영역(CELL)의 최상부 메탈층에 형성된 상부 메탈 패턴(392) 상에는 콘택을 형성하지 않을 수 있다.In addition, in the bit line bonding area BLBA, the uppermost metal layer of the cell area CELL corresponds to the
도 12는 본 발명의 예시적인 실시 예들에 따른 컴퓨팅 시스템을를 나타내는 블록도이다. 12 is a block diagram illustrating a computing system according to example embodiments of the present invention.
도 12를 참조하면, 컴퓨팅 시스템(200)은 메모리 시스템(210), 프로세서(220), RAM(230), 입출력 장치(240), 및 전원 장치(250) 포함할 수 있다. 한편, 도 12에는 도시되지 않았으나, 컴퓨팅 시스템(200)은 비디오 카드, 사운드 카드, 메모리 카드, USB 장치 등과 통신하거나, 또는 다른 전자 기기들과 통신할 수 있는 포트(port)들을 더 포함할 수 있다. 컴퓨팅 시스템(200)은 퍼스널 컴퓨터로 구현되거나, 노트북 컴퓨터, 휴대폰, PDA(personal digital assistant) 및 카메라 등과 같은 휴대용 전자 장치로 구현될 수 있다.Referring to FIG. 12 , a
프로세서(220)는 특정 계산들 또는 태스크(task)들을 수행할 수 있다. 실시예에 따라, 프로세서(220)는 마이크로프로세서(micro-processor), 중앙 처리 장치(Central Processing Unit; CPU)일수 있다. 프로세서(220)는 어드레스 버스(address bus), 제어 버스(control bus) 및 데이터 버스(data bus) 등과 같은 버스(260)를 통하여 RAM(230), 입출력 장치(240) 및 메모리 시스템(210)과 통신을 수행할 수 있다. 실시예에 따라, 프로세서(220)는 주변 구성요소 상호연결(Peripheral Component Interconnect; PCI) 버스와 같은 확장 버스에도 연결될 수 있다.
메모리 시스템(210)은 버스(260)를 통하여 프로세서(220), RAM(230) 및 입출력 장치(240)와 통신할 수 있다. 메모리 시스템(210)은 프로세서(220)의 요청에 따라, 수신되는 데이터를 저장하거나 저장된 데이터를 프로세서(220), RAM(230) 또는 입출력 장치(240)에 제공할 수 있다. The
한편, 메모리 시스템(210)은 도 2를 참조하여 설명한 메모리 시스템(100)일 수 있다. 메모리 시스템(210)은 메모리(211) 및 메모리 컨트롤러(212)를 포함할 수 있다. 메모리(211)는 도 1 내지 도 10을 참조하여 설명한 비휘발성 메모리 장치(120)에 대응될 수 있다. 즉, 메모리 시스템(210)은 도 2 내지 도 10을 참조하여 설명한 비휘발성 메모리 장치(120)를 포함할 수 있다. Meanwhile, the
메모리(211)는 도 1 및 도 6 내지 도 10을 참조하여 설명한 본 개시의 실시 예에 따른 동작 방법에 따라, 메모리 컨트롤러(212)의 제어에 기초하여 동작할 수 있다. 예를 들어, 메모리(211)는 더미 셀들의 문턱 전압 레벨에 기초하여, 블록 리셋 동작을 수행할 수 있다. 메모리 컨트롤러(212)는 더미 셀들의 문턱 전압 레벨이 블록 리셋 동작 수행 조건을 만족하는지 판단할 수 있고, 이에 기초하여 메모리(211)의 블록 리셋 동작을 제어할 수 있다. The
RAM(230)은 컴퓨팅 시스템(200)의 동작에 필요한 데이터를 저장할 수 있다. 예를 들어, RAM(230)은 디램(DRAM), 모바일 디램, 에스램(SRAM), 피램(PRAM), 에프램(FRAM), 알램(RRAM) 및/또는 엠램(MRAM)으로 구현될 수 있다. The
입출력 장치(240)는 키보드, 키패드, 마우스 등과 같은 입력 수단 및 프린터, 디스플레이 등과 같은 출력 수단을 포함할 수 있다. 전원 장치(250)는 컴퓨팅 시스템(2000)의 동작에 필요한 동작 전압을 공급할 수 있다.The input/
도 13은 본 발명의 예시적인 실시 예들에 따른 SSD 시스템을 나타내는 블록도이다. 13 is a block diagram illustrating an SSD system according to exemplary embodiments of the present invention.
도 13을 참조하면, SSD 시스템(300)은 호스트(310) 및 SSD(320)를 포함할 수 있다. SSD(320)는 신호 커넥터(signal connector)를 통해 호스트(310)와 신호를 주고 받으며, 전원 커넥터(power connector)를 통해 전원을 입력 받을 수 있다.Referring to FIG. 13 , an
SSD(320)는 SSD 컨트롤러(321), 보조 전원 장치(322) 및 복수의 메모리 장치들(323, 324, 325)을 포함할 수 있다. 복수의 메모리 장치들(323, 324, 325)은 수직 적층형 NAND 플래시 메모리 장치일 수 있다. 복수의 메모리 장치들(323, 324, 325) 중 적어도 하나는 도 1 내지 도 10을 참조하여 설명한 비휘발성 메모리 장치(120)를 포함할 수 있다. 구체적으로, 복수의 메모리 장치들(323, 324, 325) 중 적어도 하나는, 도 6 내지 도 10을 참조하여 설명한 본 개시의 실시예에 따른 동작 방법에 따라 SSD 컨트롤러(321)의 제어에 기초하여 블록 리셋 동작을 수행할 수 있다. The
이상에서와 같이 도면과 명세서에서 예시적인 실시예들이 개시되었다. 본 명세서에서 특정한 용어를 사용하여 실시예들을 설명되었으나, 이는 단지 본 개시의 기술적 사상을 설명하기 위한 목적에서 사용된 것이지 의미 한정이나 청구범위에 기재된 본 개시의 범위를 제한하기 위하여 사용된 것은 아니다. 그러므로 본 기술분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 개시의 진정한 기술적 보호범위는 첨부된 청구범위의 기술적 사상에 의해 정해져야 할 것이다.As above, exemplary embodiments have been disclosed in the drawings and specifications. Embodiments have been described using specific terms in this specification, but they are only used for the purpose of explaining the technical spirit of the present disclosure, and are not used to limit the scope of the present disclosure described in the meaning or claims. Therefore, those of ordinary skill in the art will understand that various modifications and equivalent other embodiments are possible therefrom. Therefore, the true technical scope of protection of the present disclosure should be determined by the technical spirit of the appended claims.
Claims (10)
상기 메모리 컨트롤러가 상기 제1 메모리 블록이 블록 리셋 조건을 만족하는지 판단하는 단계;
상기 제1 메모리 블록이 상기 블록 리셋 조건을 만족할 때, 상기 제1 메모리 블록을 구성하는 더미 셀들의 워드라인에 턴-온 전압을 인가하는 단계;
상기 제1 메모리 블록에 기 프로그램된 데이터를 상기 제2 메모리 블록으로 이전하는 단계;
상기 제1 메모리 블록을 소거하는 단계; 및
상기 제1 메모리 블록의 더미 셀들을 리-프로그램하는 단계를 포함하는 메모리 시스템의 동작 방법.A method of operating a memory system including a memory controller and a non-volatile memory device operating under control of the memory controller and including a first memory block and a second memory block, the method comprising:
determining, by the memory controller, whether the first memory block satisfies a block reset condition;
applying a turn-on voltage to word lines of dummy cells constituting the first memory block when the first memory block satisfies the block reset condition;
transferring data previously programmed in the first memory block to the second memory block;
erasing the first memory block; and
and reprogramming dummy cells of the first memory block.
상기 메모리 컨트롤러가 상기 제1 메모리 블록이 블록 리셋 조건을 만족하는지 판단하는 단계는,
상기 메모리 컨트롤러가 상기 제1 메모리 블록을 구성하는 더미 셀들의 문턱 전압의 전압 레벨을 제1 기준 전압의 전압 레벨과 비교하는 단계; 및
상기 메모리 컨트롤러가, 상기 제1 메모리 블록을 구성하는 더미 셀들의 문턱 전압의 전압 레벨이 0보다 낮거나 제1 기준 전압의 전압 레벨보다 높을 때, 상기 블록 리셋 조건을 만족하는 것으로 결정하는 단계를 포함하고,
상기 제1 기준 전압의 전압 레벨은 상기 제1 메모리 블록이 정상적으로 독출 동작을 수행할 수 있는 임계 값인 것을 특징으로 하는 메모리 시스템의 동작 방법.According to claim 1,
The step of determining, by the memory controller, whether the first memory block satisfies a block reset condition,
comparing, by the memory controller, voltage levels of threshold voltages of dummy cells constituting the first memory block with voltage levels of a first reference voltage; and
and determining, by the memory controller, that the block reset condition is satisfied when threshold voltage voltage levels of dummy cells constituting the first memory block are lower than 0 or higher than a voltage level of a first reference voltage. do,
A voltage level of the first reference voltage is a threshold value at which the first memory block can normally perform a read operation.
상기 제1 기준 전압의 전압 레벨은
상기 제1 메모리 블록을 구성하는 메모리 셀에 가장 많은 데이터가 프로그램됐을 때 상기 메모리 셀의 문턱 전압이 가질 수 있는 최대 전압 레벨과 같은 것을 특징으로 하는 메모리 시스템의 동작 방법.According to claim 2,
The voltage level of the first reference voltage is
The operating method of a memory system according to claim 1 , wherein a threshold voltage of a memory cell is equal to a maximum voltage level that a memory cell constituting the first memory block can have when the largest amount of data is programmed.
상기 제1 메모리 블록의 동작을 명령하는 커맨드를 수신하는 단계;
상기 제1 메모리 블록이 블록 리셋 조건을 불만족할 때, 상기 제1 메모리 블록이 상기 커맨드에 기초하여 동작을 수행하는 단계; 및
상기 제1 메모리 블록이 블록 리셋 조건을 만족할 때, 상기 제1 메모리 블록이 블록 리셋 동작을 수행하는 단계를 포함하고,
상기 블록 리셋 동작을 수행하는 단계는,
상기 제1 메모리 블록의 상기 더미 블록에 포함된 더미 워드라인들에 턴-온 전압을 인가하는 단계;
상기 제1 메모리 블록의 상기 제1 서브 블록 또는 상기 제2 서브 블록에 이미 프로그램 되어있는 데이터를 상기 제2 메모리 블록으로 이전하는 단계;
상기 제1 메모리 블록 전체에 대하여 소거 동작을 수행하는 단계; 및
상기 제1 메모리 블록의 더미 셀들을 리-프로그램하는 단계를 포함하는 비휘발성 메모리 장치의 동작 방법.It includes first to third memory blocks, wherein each of the first to third memory blocks includes a first sub-block including a plurality of memory cells, and a first sub-block including a plurality of memory cells and disposed above the first sub-block. A method of operating a nonvolatile memory device including two sub-blocks and a dummy block including a plurality of dummy cells and disposed between the first sub-block and the second sub-block, the method comprising:
receiving a command instructing an operation of the first memory block;
performing, by the first memory block, an operation based on the command when the first memory block does not satisfy a block reset condition; and
performing a block reset operation on the first memory block when the first memory block satisfies a block reset condition;
The step of performing the block reset operation,
applying a turn-on voltage to dummy word lines included in the dummy block of the first memory block;
transferring data already programmed in the first sub-block or the second sub-block of the first memory block to the second memory block;
performing an erase operation on the entire first memory block; and
and reprogramming dummy cells of the first memory block.
상기 블록 리셋 조건은,
상기 제1 메모리 블록의 상기 더미 셀들의 문턱 전압의 전압 레벨이 0보다 낮거나 제1 기준 전압의 전압 레벨보다 높을 때 만족하고,
상기 제1 기준 전압의 전압 레벨은 상기 제1 메모리 블록이 정상적으로 독출 동작을 수행할 수 있는 임계 값인 것을 특징으로 하는 비휘발성 메모리 장치의 동작 방법.According to claim 4,
The block reset condition is,
Satisfied when the voltage level of the threshold voltage of the dummy cells of the first memory block is lower than 0 or higher than the voltage level of the first reference voltage;
A voltage level of the first reference voltage is a threshold value at which the first memory block can normally perform a read operation.
상기 커맨드는,
상기 제1 메모리 블록의 소거 대상 서브 블록인 상기 제1 서브 블록 또는 상기 제2 서브 블록에 대한 소거 커맨드이고,
상기 제1 메모리 블록이 상기 블록 리셋 조건을 불만족할 때, 상기 제1 메모리 블록이 상기 커맨드에 기초하여 동작을 수행하는 단계는,
상기 제1 메모리 블록의 상기 더미 워드라인들에 상기 제1 메모리 블록의 비소거 대상 서브 블록인 제2 서브 블록 또는 상기 제1 서브 블록에 홀을 주입하지 않기 위한 전압을 인가하는 단계를 포함하는 것을 특징으로 하는 비휘발성 메모리 장치의 동작 방법.According to claim 4,
The command is
An erase command for the first sub-block or the second sub-block that is a sub-block to be erased of the first memory block;
The step of performing, by the first memory block, an operation based on the command when the first memory block does not satisfy the block reset condition,
and applying a voltage to the dummy word lines of the first memory block so as not to inject holes into a second sub-block that is a non-erasable sub-block of the first memory block or the first sub-block. A method of operating a non-volatile memory device characterized by
상기 제1 메모리 블록의 제2 서브 블록은, 데이터가 이미 프로그램된 서브 블록이고,
상기 커맨드는 상기 제1 메모리 블록의 제1 서브 블록에 대한 프로그램 커맨드이고,
상기 제1 메모리 블록이 상기 블록 리셋 조건을 불만족할 때, 상기 제1 메모리 블록이 상기 커맨드에 기초하여 동작을 수행하는 단계는,
상기 제1 메모리 블록의 상기 제2 서브 블록에 포함된 워드라인들 및 상기 제1 메모리 블록의 상기 더미 워드라인들에 블록 패스 전압을 인가하는 단계를 더 포함하고,
상기 블록 패스 전압의 전압 레벨은, 상기 턴-온 전압의 전압 레벨과 같은 것을 특징으로 하는 비휘발성 메모리 장치의 동작 방법.According to claim 4,
A second sub-block of the first memory block is a sub-block in which data has already been programmed;
the command is a program command for a first sub-block of the first memory block;
The step of performing, by the first memory block, an operation based on the command when the first memory block does not satisfy the block reset condition,
applying a block pass voltage to word lines included in the second sub-block of the first memory block and the dummy word lines of the first memory block;
A voltage level of the block pass voltage is equal to a voltage level of the turn-on voltage.
상기 제1 메모리 블록의 제1 서브 블록은 데이터가 이미 프로그램된 서브 블록이고,
상기 커맨드는 상기 제1 메모리 블록의 제2 서브 블록에 대한 프로그램 커맨드이고,
상기 제1 메모리 블록이 더미 블록 턴-오프 조건을 만족할 때, 상기 제1 메모리 블록의 상기 더미 워드라인들에 턴-오프 전압을 인가하는 단계; 및
상기 제1 메모리 블록이 더미 블록 턴-오프 조건을 불만족할 때, 상기 제1 메모리 블록이 상기 블록 리셋 조건을 만족하는지 판단되는 단계를 더 포함하는 것을 특징으로 하는 비휘발성 메모리 장치의 동작 방법.According to claim 4,
A first sub-block of the first memory block is a sub-block in which data has already been programmed;
the command is a program command for a second sub-block of the first memory block;
applying a turn-off voltage to the dummy word lines of the first memory block when the first memory block satisfies a dummy block turn-off condition; and
and determining whether the first memory block satisfies the block reset condition when the first memory block does not satisfy a dummy block turn-off condition.
상기 더미 블록 턴-오프 조건은,
상기 제1 메모리 블록의 더미 셀들의 문턱 전압의 전압 레벨이 0보다 낮거나 제2 기준 전압의 전압 레벨보다 높을 때 만족하고,
상기 제2 기준 전압의 전압 레벨은 상기 제1 메모리 블록의 더미 셀들이 상기 제1 메모리 블록의 제1 서브 블록과 상기 제1 메모리 블록의 제2 서브 블록을 전기적으로 차단할 수 있는 임계 값인 것을 특징으로 하는 비휘발성 메모리 장치의 동작 방법.According to claim 8,
The dummy block turn-off condition is,
Satisfied when the voltage level of the threshold voltage of the dummy cells of the first memory block is lower than 0 or higher than the voltage level of the second reference voltage;
The voltage level of the second reference voltage is a threshold value at which dummy cells of the first memory block electrically disconnect the first sub-block and the second sub-block of the first memory block. A method of operating a non-volatile memory device that
상기 제1 메모리 블록이 블록 리셋 조건을 불만족할 때, 상기 제1 메모리 블록이 상기 커맨드에 기초하여 동작을 수행하기 이전에, 상기 제1 메모리 블록의 상기 더미 워드라인들에 턴-온 전압을 인가하는 단계를 더 포함하고,
상기 제1 메모리 블록이 상기 블록 리셋 조건을 만족할 때, 상기 제1 메모리 블록이 상기 블록 리셋 동작을 수행하기 이전에, 상기 제1 메모리 블록의 상기 제2 서브 블록에 프로그램 하려고 했던 데이터를 상기 제2 메모리 블록에 프로그램하는 단계를 더 포함하고,
상기 제1 메모리 블록에 이미 프로그램 되어있는 데이터를 상기 제2 메모리 블록으로 이전하는 단계는,
상기 제1 메모리 블록의 상기 제1 서브 블록에 이미 프로그램된 데이터를 상기 제2 메모리 블록의 프로그램되지 않은 서브 블록 또는 상기 제3 메모리 블록으로 이전하는 단계를 포함하는 것을 특징으로 하는 비휘발성 메모리 장치의 동작 방법.
According to claim 8,
When the first memory block does not satisfy a block reset condition, a turn-on voltage is applied to the dummy word lines of the first memory block before the first memory block performs an operation based on the command. Including more steps to do,
When the first memory block satisfies the block reset condition, before the first memory block performs the block reset operation, data intended to be programmed into the second sub-block of the first memory block is stored in the second sub-block. Further comprising programming the memory block,
The step of transferring the data already programmed in the first memory block to the second memory block,
and transferring data already programmed in the first sub-block of the first memory block to an unprogrammed sub-block of the second memory block or the third memory block. how it works.
Priority Applications (2)
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|---|---|---|---|
| CN202211381624.3A CN116110463A (en) | 2021-11-10 | 2022-11-03 | Nonvolatile memory device including multi-stack memory block and method of operating the same |
| US18/052,428 US20230146041A1 (en) | 2021-11-10 | 2022-11-03 | Non-volatile memory device including multi-stack memory block and operating method thereof |
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
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Publications (1)
| Publication Number | Publication Date |
|---|---|
| KR20230068252A true KR20230068252A (en) | 2023-05-17 |
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Family Applications (1)
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Country Status (1)
| Country | Link |
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| KR (1) | KR20230068252A (en) |
-
2022
- 2022-03-30 KR KR1020220039874A patent/KR20230068252A/en unknown
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