KR20230059494A - 반도체 장치 및 그 제조방법 - Google Patents

반도체 장치 및 그 제조방법 Download PDF

Info

Publication number
KR20230059494A
KR20230059494A KR1020210143733A KR20210143733A KR20230059494A KR 20230059494 A KR20230059494 A KR 20230059494A KR 1020210143733 A KR1020210143733 A KR 1020210143733A KR 20210143733 A KR20210143733 A KR 20210143733A KR 20230059494 A KR20230059494 A KR 20230059494A
Authority
KR
South Korea
Prior art keywords
hydrogen
containing layer
layer
metal wires
semiconductor device
Prior art date
Application number
KR1020210143733A
Other languages
English (en)
Inventor
황세라
김준식
Original Assignee
에스케이하이닉스 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 에스케이하이닉스 주식회사 filed Critical 에스케이하이닉스 주식회사
Priority to KR1020210143733A priority Critical patent/KR20230059494A/ko
Priority to US17/729,119 priority patent/US20230130684A1/en
Priority to CN202210691876.XA priority patent/CN116031237A/zh
Priority to TW111133681A priority patent/TW202341348A/zh
Priority to JP2022169693A priority patent/JP2023064729A/ja
Publication of KR20230059494A publication Critical patent/KR20230059494A/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76829—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers
    • H01L21/76834—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers formation of thin insulating films on the sidewalls or on top of conductors
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/50—Peripheral circuit region structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/7682—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing the dielectric comprising air gaps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/764—Air gaps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76829—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers
    • H01L21/76832—Multiple layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76837—Filling up the space between adjacent conductive structures; Gap-filling properties of dielectrics
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823475—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type interconnection or wiring or contact manufacturing related aspects
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/5226—Via connections in a multilevel interconnection structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/532—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
    • H01L23/5329—Insulating materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76822—Modification of the material of dielectric layers, e.g. grading, after-treatment to improve the stability of the layers, to increase their density etc.
    • H01L21/76826—Modification of the material of dielectric layers, e.g. grading, after-treatment to improve the stability of the layers, to increase their density etc. by contacting the layer with gases, liquids or plasmas
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/5222—Capacitive arrangements or effects of, or between wiring layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/532—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
    • H01L23/5329—Insulating materials
    • H01L23/53295—Stacked insulating layers
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H10B12/31—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor
    • H10B12/315—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor with the capacitor higher than a bit line
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H10B12/34—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells the transistor being at least partially in a trench in the substrate

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Semiconductor Memories (AREA)

Abstract

본 발명의 실시예들은 개선된 누설전류 특성을 가지는 반도체 장치 및 제조 방법을 제공하는데 있다. 본 실시예에 따른 반도체 장치는 하부구조물을 포함하는 기판 상부에 서로 이격된 복수의 금속배선들; 상기 금속배선들을 커버링하는 제1수소함유층; 상기 제1수소함유층 상에 형성되고 상기 이웃하는 금속배선들 사이에 에어갭을 포함하는 절연층; 및 상기 절연층 상에 형성된 제2수소함유층을 포함할 수 있다.

Description

반도체 장치 및 그 제조방법 {SEMICONDUCTOR DEVICE AND METHOD FOR FABRICATING THE SAME}
본 발명은 반도체 장치 제조 방법에 관한 것으로, 상세하게는 금속배선을 포함하는 반도체 장치 제조 방법에 관한 것이다.
반도체 제조 과정은 식각 공정 등을 필요로 하며, 이러한 공정은 반도체 기판의 표면에 손상을 야기한다. 반도체 장치의 고집적화 추세에 따라, 패턴들 간의 간격도 작아지게 되며, 기판의 표면 손상도 증가할 수 있다. 이로써, 반도체 기판을 이루는 실리콘의 댕글링 본드(dangling bond)가 증가하게 되며, 이는 전자의 누설전류의 소스가 되어 트랜지스터에서 누설전류 발생의 원인이 될 수 있다.
본 발명의 실시예들은 개선된 누설전류 특성을 가지는 반도체 장치 및 제조 방법을 제공하는데 있다.
본 실시예에 따른 반도체 장치는 하부구조물을 포함하는 기판 상부에 서로 이격된 복수의 금속배선들; 상기 금속배선들을 커버링하는 제1수소함유층; 상기 제1수소함유층 상에 형성되고 상기 이웃하는 금속배선들 사이에 에어갭을 포함하는 절연층; 및 상기 절연층 상에 형성된 제2수소함유층을 포함할 수 있다.
본 실시예에 따른 반도체 장치는 하부구조물을 포함하는 기판 상부에 서로 이격된 복수의 금속배선들; 상기 금속배선들을 커버링하는 제1수소함유층; 상기 금속배선들 사이의 상기 제1수소함유층 상에 형성되며, 에어갭을 포함하는 절연층; 및 상기 절연층 및 금속배선들 상부의 제1수소함유층 상에 형성된 제2수소함유층을 포함할 수 있다.
본 실시예에 따른 반도체 장치 제조 방법은 하부구조물을 포함하는 기판 상부에 서로 이격된 복수의 금속배선들을 형성하는 단계; 상기 금속배선들을 커버링하는 제1수소함유층을 형성하는 단계; 상기 제1수소함유층 상에 에어갭을 포함하는 절연층을 형성하는 단계; 및 상기 절연층 상에 제2수소함유층을 형성하는 단계를 포함할 수 있다.
본 기술은 금속배선 사이에 에어갭을 적용하여 소자의 스피드(speed) 특성 및 파워(power) 경쟁력을 확보할 수 있다.
본 기술은 수소 패시베이션의 효율을 증가시켜 소자의 누설전류 특성을 개선하므로써 신뢰성을 확보할 수 있다.
도 1은 본 실시예에 따른 반도체 장치를 도시한 도면이다.
도 2 내지 도 5는 다른 실시예들에 따른 반도체 장치들을 도시한 도면들이다.
도 6a 내지 도 6d는 본 실시예에 따른 반도체 장치 제조 방법을 도시한 도면들이다.
도 7a 내지 도 7c는 본 실시예에 따른 반도체 장치 제조 방법의 다른 예를 도시한 도면들이다.
본 명세서에서 기재하는 실시예들은 본 발명의 이상적인 개략도인 단면도, 평면도 및 블록도를 참고하여 설명될 것이다. 따라서, 제조 기술 및/또는 허용 오차 등에 의해 예시도의 형태가 변형될 수 있다. 따라서, 본 발명의 실시예들은 도시된 특정 형태로 제한되는 것이 아니라 제조 공정에 따라 생성되는 형태의 변화도 포함하는 것이다. 따라서, 도면에서 예시된 영역들은 개략적인 속성을 가지며, 도면에서 예시된 영역들의 모양은 소자의 영역의 특정 형태를 예시하기 위한 것이고, 발명의 범주를 제한하기 위한 것은 아니다. 도면에서 표시된 구성요소의 크기 및 상대적인 크기는 설명의 명료성을 위해 과장된 것일 수 있다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭하며, "및/또는"은 언급된 아이템들의 각각 및 하나 이상의 모든 조합을 포함한다.
소자(elements) 또는 층이 다른 소자 또는 층의 "위(on)" 또는 "상(on)"으로 지칭되는 것은 다른 소자 또는 층의 바로 위뿐만 아니라 중간에 다른 층 또는 다른 소자를 개재한 경우를 모두 포함한다. 본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다.
반도체 소자의 패턴의 미세화 및 배선들의 적층에 따라 암전류(dark current) 문제가 심화될 수 있다. 암전류는 전압 인가에 의하지 않고 축적된 전하로서, 기판에 존재하는 결함들이나 댕글링 본드(dangling bond)에 의해 발생할 수 있다. 댕글링 본드란, 산화 공정 또는 식각 공정 등으로 기판을 가공할 때 기판의 표면에 발생할 수 있는 결함으로, 기판의 표면에 있는 원자들의 최외각 전자가 완벽하게 결합을 이루지 못해 절단된 결합 상태를 가리킨다. 기판 표면에 발생한 댕글링 본드로부터 전자가 발생하여 소자 영역으로 확산되며, 소자 영역은 전압의 인가가 없어도 전하가 발생하기 쉬운 상태에 노이게 된다. 기판에 댕글링 본드가 다량 존재하면 전압 인가가 없더라도 다량의 전하가 발생하게 되며, 전압이 인가된 것과 같이 반응하여 노이즈 또는 암전류와 같은 비정상적인 거동을 보인다. 따라서, 기판의 댕글링 본드 결합을 제거하는 것이 필요하다. 이때, 댕글링 본드 결함은 수소와 결합함으로써 해소될 수 있다. 따라서, 기판 표면의 댕글링 본드 결함을 제거하기 위하여 기판 내에 수소가 충분히 공급되는 것이 필요하다.
이를 위해, 본 실시예에서는 수소 패스(hydrogen path)가 되는 금속배선들에 직접 접촉하는 수소공급원을 추가로 형성하므로써, 수소 패시베이션 효과를 극대화 할 수 있다.
도 1은 본 실시예에 따른 반도체 장치를 도시한 도면이다.
도 1에 도시된 바와 같이, 반도체 장치는 기판(101), 기판(101) 상에 형성된 하부구조물(102), 하부구조물(102) 상부에 형성된 금속배선들(103), 금속배선들(103) 사이의 에어갭(106), 금속배선들(102)을 커버링하는 제1수소함유층(104), 제1수소함유층(104) 상의 절연층(105) 및 절연층(105) 상의 제2수소함유층(107)을 포함할 수 있다.
기판(101)은 반도체 프로세싱에 적합한 물질일 수 있다. 기판(101)은 반도체 기판을 포함할 수 있다. 기판(101)은 실리콘을 함유하는 물질로 이루어질 수 있다. 기판(101)은 실리콘, 단결정 실리콘, 폴리실리콘, 비정질 실리콘, 실리콘 저마늄, 단결정 실리콘저마늄, 다결정 실리콘저마늄, 탄소 도핑된 실리콘, 그들의 조합 또는 그들의 다층을 포함할 수 있다. 기판(101)은 저마늄과 같은 다른 반도체 물질을 포함할 수도 있다. 기판(101)은 Ⅲ/Ⅴ족 반도체 기판, 예컨대 GaAs와 같은 화합물 기판을 포함할 수도 있다. 기판(101)은 SOI(Silicon On Insulator) 기판을 포함할 수도 있다.
하부구조물(102)은 기판(101) 상에 형성되고, 예를 들어, 게이트절연층 및 게이트전극을 갖는 트랜지스터를 포함할 수 있다. 또한, 하부구조물(102)은 금속배선들(103)을 기판(101)으로 연결하기 위한 하부 배선 및 하부 층간절연층 등을 포함할 수 있다.
금속배선들(103)은 멀티레벨 금속배선의 최상위층 금속배선일 수 있다. 금속배선들(103)은 예를 들어, 알루미늄(Al)을 포함할 수 있다. 금속배선들(103)은 RDL(ReDistrubution Layer)일 수도 있다.
금속배선들(103)은 서로 이격되어 배치될 수 있다.
제1수소함유층(104)은 금속배선들(103)을 포함하는 전체 표면을 커버링할 수 있다. 제1수소함유층(104)은 금속배선들(103)에 직접 접촉할 수 있다. 제1수소함유층(104)은 라이너(liner) 형태를 포함할 수 있다. 제1수소함유층(104)은 스텝커버리지가 좋은 물질을 포함할 수 있다. 제1수소함유층(104)은 금속배선들(103)의 양측벽과 상부면, 및 금속배선들(103) 사이의 하부 구조물(102) 상부면을 따라 리니어하게 형성할 수 있다. 제1수소함유층(104)은 수소 패시베이션 공정시 수소 패스(hydrogen path) 역할을 하는 금속배선들(103)에 직접적으로 수소를 공급할 수 있는 수소공급층 역할을 할 수 있다. 즉, 수소 패시베이션 공정시 제1수소함유층(104) 내의 수소는 기판(101)과 전기적으로 연결되는 금속배선들(103)을 통해 기판(101) 표면으로 확산될 수 있다. 예를 들어, 수소가 도달하는 기판(101)의 표면은 게이트절연층(미도시)의 계면일 수 있다. 따라서, 게이트절연층(미도시)의 계면 트랩 사이트들(interface trap sites)은 확산된 수소들로 채워져 계면 트랩 밀도를 현저히 감소시킨다. 따라서, 트랜지스터의 누설 전류 특성을 향상시킬 수 있다.
제1수소함유층(104)은 수소를 함유하는 절연물질을 포함할 수 있다. 제1수소함유층(104)은 수소를 함유하는 산화물질을 포함할 수 있다. 예를 들어, 제1수소함유층(104)은 HDP(high Density Plasma) 산화물을 포함할 수 있다. HDP 산화물은 고밀도 플라즈마를 이용하여 증착하는 산화물로 공정 진행 중에 여기된 수소가 다량 발생하여, 금속배선들(103)을 통해 기판(101)으로 확산되는 수소량을 향상시킬수 있다.
절연층(105)은 금속배선들(103) 상에 형성되고, 이웃하는 금속배선들(103) 사이의 상부를 갭필하도록 형성될 수 있다. 절연층(105)은 이웃하는 금속배선들(103) 사이에 에어갭(106, air gap)을 형성시킬 수 있다. 절연층(105)은 제1수소함유층(104)보다 낮은 스텝커버리지 특성을 가지도록 형성할 수 있다. 절연층(105)은 제1수소함유층(104)을 커버링할 수 있다. 절연층(105)은 실리콘산화물을 포함할 수 있다. 예를 들어, 절연층(105)은 TEOS(tetraethylortho silicate) 산화물을 포함할 수 있다.
제2수소함유층(107)은 절연층(105) 상에 형성될 수 있다. 제2수소함유층(107)은 절연층(105)에 비하여 상대적으로 수소의 공급 능력이 높은 절연물질을 포함할 수 있다. 제2수소함유층(107)은 수소 공급원(hydrogen source)으로 작용할 수 있는 절연물질을 포함할 수 있다. 제2수소함유층(107)은 제1수소함유층(104)과 동일한 물질을 포함할 수 있다. 예를 들어, 제2수소함유층(107)은 HDP 산화물을 포함할 수 있다. 다른 실시예에서, 제2수소함유층(107)은 제1수소함유층(104)보다 막 내에 수소의 함량이 더 많은 물질을 포함할 수도 있다. 제2수소함유층(107)은 '수소 패시베이션층(hydrogen passivation layer)' 또는 '수소 공급층'이라고 지칭될 수 있다. 수소 공급층을 통해 수소를 공급하는 경우, 수소 가스 분위기에서 어닐링을 진행하는 것에 비하여 수소의 확산을 차단하는 막들에 영향을 덜 받을 수 있다.
도시되지 않았으나, 제2수소함유층(107) 상에 패시베이션층(미도시)이 더 형성될 수 있다. 패시베이션층은 기판(101)으로부터 수직한 방향으로 적층된 구조물들을 보호하는 역할과 동시에 제1 및 제2수소함유층(104, 107)과 함께 수소 공급원으로 작용할 수 있다. 패시베이션층은 실리콘질화물을 포함할 수 있다.
비교예로서, 금속배선들(103) 상에 절연층(105)을 바로 형성하는 경우, 제2수소함유층(107)에서 공급된 수소가 절연층(105) 및 에어갭(106)에 포획(capture)되거나, 에어갭(106)을 통해 외확산(out diffusion) 됨에 따라 기판(101)까지 확산되는 수소가 감소하여, 트랜지스터의 리프레시 특성이 열화될 수 있다.
이에 반해, 본 실시예는 금속배선들(103)에 직접 접촉하고, 금속배선들(103)의 측면 및 상부면을 커버링하는 제1수소함유층(104)을 형성하므로써, 금속배선들(103)에 직접 공급되는 수소의 양을 증가시키고, 제2수소함유층(107)에서 공급된 수소를 기판(101)으로 확산시키는 패스(path)의 형성을 용이하게할 수 있다.
특히, 본 실시예에서는 금속배선들(103) 사이에 에어갭(106)을 적용하면서, 동시에 금속배선들(103)에 직접 접촉하는 제1수소함유층(104)을 형성하므로써 소자의 스피드 특성 및 리프레시 특성을 모두 개선할 수 있다.
도 2 내지 도 5는 다른 실시예들에 따른 반도체 장치들을 도시한 도면들이다. 도 2 내지 도 5에서 도 1과 동일하게 기재된 도면부호는 동일한 부분을 가리킨다. 설명의 편의를 위해 동일한 부분은 간략하게 설명하거나, 생략하기로 한다.
도 2를 참조하면, 제2수소함유층(107) 상에 제3수소함유층(108)을 더 포함할 수 있다. 제3수소함유층(108)은 절연층(105)의 두께와 유사한 두께로 형성될 수 있으나 이에 한정되는 것은 아니다. 제3수소함유층(108)은 에어갭(Air gap)을 형성하기 위해 필수적으로 적용되는 절연층(105)으로 인해, 필연적으로 낮아지는 수소 공급층의 두께를 확보하기 위해 적용될 수 있다. 제3수소함유층(108)은 제2수소함유층(107)과 동일한 물질을 포함할 수 있다. 제3수소함유층(108)은 HDP 산화물을 포함할 수 있다.
도시되지 않았으나, 제3수소함유층(107) 상에 패시베이션층(미도시)이 더 형성될 수 있다. 패시베이션층은 기판(101)으로부터 수직한 방향으로 적층된 구조물들을 보호하는 역할과 동시에 제1 내지 제3수소함유층(104, 107, 108)과 함께 수소 공급원으로 작용할 수 있다. 패시베이션층은 실리콘질화물을 포함할 수 있다.
도 3을 참조하면, 반도체 장치는 기판(101), 기판(101) 상에 형성된 하부구조물(102), 하부구조물(102) 상부에 형성된 금속배선들(103), 금속배선들(103) 사이의 에어갭(106), 금속배선들(102)을 커버링하는 제1수소함유층(104), 제1수소함유층(104) 상의 절연층(205) 및 절연층(205) 상의 제2수소함유층(107)을 포함할 수 있다.
제1수소함유층(104)은 금속배선들(103)을 포함하는 전체 표면을 커버링할 수 있다. 제1수소함유층(104)은 금속배선들(103)에 직접 접촉할 수 있다. 제1수소함유층(104)은 라이너(liner) 형태를 포함할 수 있다. 제1수소함유층(104)은 스텝커버리지가 좋은 물질을 포함할 수 있다. 제1수소함유층(104)은 금속배선들(103)의 양측벽과 상부면, 및 금속배선들(103) 사이의 하부 구조물(102) 상부면을 따라 리니어하게 형성할 수 있다. 제1수소함유층(104)은 수소 패시베이션 공정시 수소 패스(hydrogen path) 역할을 하는 금속배선들(103)에 직접적으로 수소를 공급할 수 있는 수소공급층 역할을 할 수 있다. 즉, 수소 패시베이션 공정시 제1수소함유층(104) 내의 수소는 기판(101)과 전기적으로 연결되는 금속배선들(103)을 통해 기판(101) 표면으로 확산될 수 있다. 예를 들어, 수소가 도달하는 기판(101)의 표면은 게이트절연층(미도시)의 계면일 수 있다. 따라서, 게이트절연층(미도시)의 계면 트랩 사이트들(interface trap sites)은 확산된 수소들로 채워져 계면 트랩 밀도를 현저히 감소시킨다. 따라서, 트랜지스터의 누설 전류 특성을 향상시킬 수 있다.
제1수소함유층(104)은 수소를 함유하는 절연물질을 포함할 수 있다. 제1수소함유층(104)은 수소를 함유하는 산화물질을 포함할 수 있다. 예를 들어, 제1수소함유층(104)은 HDP(high Density Plasma) 산화물을 포함할 수 있다. HDP 산화물은 고밀도 플라즈마를 이용하여 증착하는 산화물로 공정 진행 중에 여기된 수소가 다량 발생하여, 금속배선들(103)을 통해 기판(101)으로 확산되는 수소량을 향상시킬 수 있다.
절연층(205)은 이웃하는 금속배선들(103) 사이의 상부를 갭필하도록 형성될 수 있다. 절연층(205)은 금속배선들(103) 사이의 제1수소함유층(104) 상에 위치할 수 있다. 절연층(205)은 이웃하는 금속배선들(103) 사이에 에어갭(106, air gap)을 형성시킬 수 있다. 에어갭(106)의 높이는 금속배선들(103)의 높이보다 낮을 수 있다. 즉, 에어갭(106)은 금속배선들(103)의 상부면보다 낮은 레벨에 위치할 수 있다. 절연층(205)의 상부면은 금속배선들(103) 상에 형성된 제1수소함유층(104)의 상부면과 동일 레벨에 위치할 수 있다. 절연층(205)은 금속배선들(103) 사이의 제1수소함유층(104)을 커버링할 수 있다. 즉, 절연층(205)은 금속배선들(103)의 측벽에 형성된 제1수소함유층(104) 상부 및 이웃하는 금속배선들(103) 사이의 하부구조물(102) 상에 형성된 제1수소함유층(104) 상부를 커버링하고, 이웃하는 금속배선들(103) 사이의 상부를 실링(sealing)하여, 금속배선들(103) 사이에 에어갭(106)을 형성할 수 있다.
절연층(205)은 제1수소함유층(104)보다 낮은 스텝커버리지 특성을 가지도록 형성할 수 있다. 절연층(205)은 제1수소함유층(104)을 커버링할 수 있다. 절연층(205)은 실리콘산화물을 포함할 수 있다. 예를 들어, 절연층(205)은 TEOS(tetraethylortho silicate) 산화물을 포함할 수 있다.
제2수소함유층(107)은 절연층(105) 및 제1수소함유층(104) 상에 형성될 수 있다. 제2수소함유층(107)은 금속배선들(103) 상에 형성된 제1수소함유층(104)에 직접 접촉할 수 있다. 금속배선들(103)을 커버링하여 수소의 공급이 가능한 제1수소함유층(104)에 제2수소함유층(107)을 직접 접촉하도록 형성하므로써, 제2수소함유층(107)에서 공급된 수소들이 손실없이 금속배선들(103)에 직접 전달되므로, 수소 패스(hydrogen path)의 효율성을 향상시킬 수 있다.
제2수소함유층(107)은 절연층(105)에 비하여 상대적으로 수소의 공급 능력이 높은 절연물질을 포함할 수 있다. 제2수소함유층(107)은 수소 공급원(hydrogen source)으로 작용할 수 있는 절연물질을 포함할 수 있다. 제2수소함유층(107)은 제1수소함유층(104)과 동일한 물질을 포함할 수 있다. 예를 들어, 제2수소함유층(107)은 HDP 산화물을 포함할 수 있다. 다른 실시예에서, 제2수소함유층(107)은 제1수소함유층(104)보다 막 내에 수소의 함량이 더 많은 물질을 포함할 수도 있다. 제2수소함유층(107)은 '수소 패시베이션층(hydrogen passivation layer)' 또는 '수소 공급층'이라고 지칭될 수 있다. 수소 공급층을 통해 수소를 공급하는 경우, 수소 가스 분위기에서 어닐링을 진행하는 것에 비하여 수소의 확산을 차단하는 막들에 영향을 덜 받을 수 있다.
도시되지 않았으나, 제2수소함유층(107) 상에 패시베이션층(미도시)이 더 형성될 수 있다. 패시베이션층은 기판(101)으로부터 수직한 방향으로 적층된 구조물들을 보호하는 역할과 동시에 제1 및 제2수소함유층(104, 107)과 함께 수소 공급원으로 작용할 수 있다. 패시베이션층은 실리콘질화물을 포함할 수 있다.
다른 실시예로서, 제2수소함유층(107)과 패시베이션층(미도시) 사이에 제3수소함유층(108, 도 2 참조)을 추가로 형성할 수도 있다. 제3수소함유층은 제2수소함유층(107)과 동일한 물질을 포함할 수 있다. 제3수소함유층은 HDP 산화물을 포함할 수 있다.
도 4를 참조하면, 반도체 장치는 기판(101) 상에 형성된 하부구조물(102)로서 게이트절연층(121) 및 게이트전극(122)을 갖는 트랜지스터 및 하부 배선들(151, 152)을 포함할 수 있다.
기판(101)은 활성영역(112)을 정의하는 소자분리층(111)을 포함할 수 있다. 활성영역(112) 상에는 게이트절연층(121), 게이트전극(122) 및 게이트하드마스크(123)의 적층구조 및 적층구조의 측벽에 형성된 게이트스페이서(124)를 포함하는 트랜지스터가 형성될 수 있다. 트랜지스터의 양측 기판(101)에는 불순물영역(125)이 형성될 수 있다. 불순물영역(125)은 '소스/드레인 영역'이라고 지칭될 수 있다.
기판(101) 및 트랜지스터 상에는 복수의 층간절연층들(131, 132, 133, 134)이 적층될 수 있다. 층간절연층들(131, 132, 133, 134)의 적층구조는 하부구조물(102) 내에 형성된 하부 배선들(151, 152)의 수에 따라 가감될 수 있다. 층간절연층들(131, 132, 133, 134)은 동일 물질 또는 서로 상이한 물질들을 포함할 수 있다. 층간절연층들(131, 132, 133, 134)은 실리콘산화물, 실리콘질화물 또는 실리콘 카본 및 보론을 포함하는 저유전 물질 중 하나로 형성될 수 있다. 특히, 하부배선들(151, 152) 사이의 층간절연층들(131, 132, 133, 134)은 저유전 상수를 갖는 절연물질(low-k dielectric)을 포함할 수 있다.
본 실시예는 2레벨의 하부 배선들(151, 152)을 도시하고 있으나, 이에 한정되지 않으며, 필요에 따라 배선의 수는 가감될 수 있다. 하부 배선들(151, 152)은 도전물질을 포함할 수 있다. 하부 배선들(151, 152)은 예를 들어, 텅스텐 또는 구리 등의 금속물질을 포함할 수 있다.
본 실시예의 금속배선(103)은 하부 배선들(151, 152)을 통해 기판(101)에 전기적으로 연결될 수 있다. 금속배선(103), 하부 배선들(151, 152) 및 기판(101)은 하부 콘택들(141, 142, 143)에 의해 전기적으로 연결될 수 있다. 하부 콘택들(141, 142, 143)은 하부 배선들(151, 152)의 수에 따라 가감될 수 있다. 하부 콘택들(141, 142, 143) 중 일부는 하부 배선들(151, 152) 중 일부와 다마신 공정을 통해 동시에 형성될 수도 있다. 하부 콘택들(141, 142, 143)은 도전물질을 포함할 수 있다. 하부 콘택들(141, 142, 143)은 폴리실리콘 또는 텅스텐 및 구리와 같은 금속물질을 포함할 수 있다.
하부구조물(102) 상부에 형성된 금속배선들(103), 금속배선들(103) 사이의 에어갭(106), 금속배선들(102)을 커버링하는 제1수소함유층(104), 제1수소함유층(104) 상의 절연층(105) 및 절연층(105) 상의 제2수소함유층(107) 및 제2수소함유층(107) 상의 제3수소함유층(108)은 도 1과 동일한 구조를 포함할 수 있다. 본 실시예는 이에 한정되지 않으며, 도 2 또는 도 3과 동일한 구조를 포함할 수도 있다.
금속배선들(103)은 멀티레벨 금속배선의 최상위층 금속배선일 수 있다. 금속배선들(103)은 예를 들어, 알루미늄(Al)을 포함할 수 있다. 금속배선들(103)은 RDL(ReDistrubution Layer)일 수도 있다.
금속배선들(103)은 서로 이격되어 배치될 수 있다.
제1수소함유층(104)은 금속배선들(103)을 포함하는 전체 표면을 커버링할 수 있다. 제1수소함유층(104)은 금속배선들(103)에 직접 접촉할 수 있다. 제1수소함유층(104)은 라이너(liner) 형태를 포함할 수 있다. 제1수소함유층(104)은 스텝커버리지가 좋은 물질을 포함할 수 있다. 제1수소함유층(104)은 금속배선들(103)의 양측벽과 상부면, 및 금속배선들(103) 사이의 하부 구조물(102) 상부면을 따라 리니어하게 형성할 수 있다. 제1수소함유층(104)은 수소 패시베이션 공정시 수소 패스(hydrogen path) 역할을 하는 금속배선들(103)에 직접적으로 수소를 공급할 수 있는 수소공급층 역할을 할 수 있다. 즉, 수소 패시베이션 공정시 제1수소함유층(104) 내의 수소는 기판(101)과 전기적으로 연결되는 금속배선들(103)을 통해 기판(101) 표면으로 확산될 수 있다. 수소가 도달하는 기판(101)의 표면은 게이트절연층(121)의 계면(100)일 수 있다. 따라서, 게이트절연층(121)의 계면 트랩 사이트들(interface trap sites)은 확산된 수소들로 채워져 계면 트랩 밀도를 현저히 감소시킨다. 따라서, 트랜지스터의 누설 전류 특성을 향상시킬 수 있다.
제1수소함유층(104)은 수소를 함유하는 절연물질을 포함할 수 있다. 제1수소함유층(104)은 수소를 함유하는 산화물질을 포함할 수 있다. 예를 들어, 제1수소함유층(104)은 HDP(high Density Plasma) 산화물을 포함할 수 있다. HDP 산화물은 고밀도 플라즈마를 이용하여 증착하는 산화물로 공정 진행 중에 여기된 수소가 다량 발생하여, 금속배선들(103)을 통해 기판(101)으로 확산되는 수소량을 향상시킬수 있다.
절연층(105)은 금속배선들(103) 상에 형성되고, 이웃하는 금속배선들(103) 사이의 상부를 갭필하도록 형성될 수 있다. 절연층(105)은 이웃하는 금속배선들(103) 사이에 에어갭(106, air gap)을 형성시킬 수 있다. 절연층(105)은 제1수소함유층(104)보다 낮은 스텝커버리지 특성을 가지도록 형성할 수 있다. 절연층(105)은 제1수소함유층(104)을 커버링할 수 있다. 절연층(105)은 실리콘산화물을 포함할 수 있다. 예를 들어, 절연층(105)은 TEOS(tetraethylortho silicate) 산화물을 포함할 수 있다.
제2수소함유층(107)은 절연층(105) 상에 형성될 수 있다. 제2수소함유층(107)은 절연층(105)에 비하여 상대적으로 수소의 공급 능력이 높은 절연물질을 포함할 수 있다. 제2수소함유층(107)은 수소 공급원(hydrogen source)으로 작용할 수 있는 절연물질을 포함할 수 있다. 제2수소함유층(107)은 제1수소함유층(104)과 동일한 물질을 포함할 수 있다. 예를 들어, 제2수소함유층(107)은 HDP 산화물을 포함할 수 있다. 다른 실시예에서, 제2수소함유층(107)은 제1수소함유층(104)보다 막 내에 수소의 함량이 더 많은 물질을 포함할 수도 있다. 제2수소함유층(107)은 '수소 패시베이션층(hydrogen passivation layer)' 또는 '수소 공급층'이라고 지칭될 수 있다. 수소 공급층을 통해 수소를 공급하는 경우, 수소 가스 분위기에서 어닐링을 진행하는 것에 비하여 수소의 확산을 차단하는 막들에 영향을 덜 받을 수 있다.
도시되지 않았으나, 제2수소함유층(107) 상에 패시베이션층(미도시)이 더 형성될 수 있다. 패시베이션층은 기판(101)으로부터 수직한 방향으로 적층된 구조물들을 보호하는 역할과 동시에 제1 및 제2수소함유층(104, 107)과 함께 수소 공급원으로 작용할 수 있다. 패시베이션층은 실리콘질화물을 포함할 수 있다.
다른 실시예로서, 제2수소함유층(107)과 패시베이션층(미도시) 사이에 제3수소함유층(108, 도 2 참조)을 추가로 형성할 수도 있다. 제3수소함유층은 제2수소함유층(107)과 동일한 물질을 포함할 수 있다. 제3수소함유층은 HDP 산화물을 포함할 수 있다.
비교예로서, 금속배선들(103) 상에 절연층(105)을 바로 형성하는 경우, 제2수소함유층(107)에서 공급된 수소가 절연층(105) 및 에어갭(106)에 포획(capture)되거나, 에어갭(106)을 통해 외확산(out diffusion) 됨에 따라 기판(101)까지 확산되는 수소가 감소하여, 트랜지스터의 리프레시 특성이 열화될 수 있다.
이에 반해, 본 실시예는 금속배선들(103)에 직접 접촉하고, 금속배선들(103)의 측면 및 상부면을 커버링하는 제1수소함유층(104)을 형성하므로써, 금속배선들(103)에 직접 공급되는 수소의 양을 증가시키고, 제2수소함유층(107)에서 공급된 수소를 기판(101)으로 확산시키는 패스(path)의 형성을 용이하게 할 수 있다.
특히, 본 실시예에서는 금속배선들(103) 사이에 에어갭(106)을 적용하면서, 동시에 금속배선들(103)에 직접 접촉하는 제1수소함유층(104)을 형성하므로써 소자의 스피드 특성 및 리프레시 특성을 모두 개선할 수 있다.
도 5를 참조하면, 반도체 장치는 소자영역(DR)과 배선영역(LR)을 포함할 수 있다. 소자영역(DR)은 기판(101) 및 이에 형성된 복수의 트랜지스터들을 포함하는 영역일 수 있다. 본 발명의 반도체 장치가 메모리 장치인 경우, 소자영역(DR)은 셀 어레이 영역(R1) 및 셀 어레이 영역(R1)을 구동하기 위한 주변회로 영역(R2)을 포함할 수 있다. 셀 어레이 영역(R1)은 메모리 셀들이 배치되는 영역일 수 있다. 주변회로 영역(R2)은 워드라인 드라이버(driver), 센스 앰프(sense amplifier), 로우(row) 및 칼럼(column) 디코더들 및 제어 회로들이 배치되는 영역일 수 있다. 본 발명의 반도체 장치가 비메모리 장치인 경우, 소자영역(DR)은 셀 어레이 영역(R1)을 포함하지 않을 수도 있다.
반도체 장치는 기판(101) 상에 형성된 하부구조물(102)로서 셀 어레이 영역(R1)에 형성된 소자영역(DR), 주변회로 영역(R2)에 형성된 주변 트랜지스터 영역(PS), 소자영역(DR)과 주변 트랜지스터 영역(PS)을 덮는 층간절연층들(311, 312, 313, 314) 및 층간절연층들(311, 312, 313, 314)을 관통하여 금속배선(103) 기판(101)을 전기적으로 연결하는 하부 배선들(331)을 포함할 수 있다.
셀 어레이 영역(R1)은 셀 트랜지스터 영역(CS) 및 셀 트랜지스터 영역(CS) 상의 정보 저장 구조체(MS)를 포함할 수 있다. 본 발명의 반도체 메모리 장치가 디램(DRAM) 장치인 경우, 정보 저장 구조체(MS)는 캐패시터들을 포함할 수 있다. 캐패시터들은 하부전극, 유전층 및 상부전극의 적층구조를 포함할 수 있다.
셀 트랜지스터 영역(CS)은 소자분리층(111)에 의해 정의되는 활성영역(112), 활성영역(112) 내에 형성된 워드라인들(WL) 및 활성영역(112) 상부에 형성된 비트라인(BL)들로 구성되는 단위 메모리 셀들을 포함할 수 있다. 활성영역(112)에는 워드라인들(WL)에 의해 서로 분리된 복수의 불순물 영역들이 제공될 수 있다. 평면상에서, 비트라인들(BL)은 워드라인들(WL)과 교차하는 방향으로 연장될 수 있다. 비트라인들(BL)은 비트라인콘택을 통해 기판(101)에 전기적으로 연결될 수 있다. 캐패시터들은 스토리지노드콘택을 통해 기판(101)에 전기적으로 연결될 수 있다. 본 실시예는 디램을 기준으로 설명하였으나, 본 발명의 반도체 메모리 장치는 디램에 한정되지 않으며, 상변화 물질과 같은 가변 저항체를 포함하는 메모리 장치일 수도 있다.
주변회로 영역(R2)은 주변 트랜지스터 영역(PS)을 포함할 수 있다. 주변 트랜지스터 영역(PS)는 소자분리층(111)에 의해 정의되는 활성영역(112) 및 활성영역(112) 상에 형성된 트랜지스터를 포함할 수 있다.
셀 어레이 영역(R1) 및 주변회로 영역(R2)의 기판(101), 셀 트랜지스터 영역(CS) 및 주변 트랜지스터 영역(PS) 상에는 복수의 층간절연층들(311, 312, 313, 314)이 적층될 수 있다. 층간절연층들(311, 312, 313, 314)의 적층구조는 하부구조물(102) 내에 형성된 하부 배선들(331)의 수에 따라 가감될 수 있다. 층간절연층들(311, 312, 313, 314)은 동일 물질 또는 서로 상이한 물질들을 포함할 수 있다. 층간절연층들(311, 312, 313, 314)은 실리콘산화물, 실리콘질화물 또는 실리콘 카본 및 보론을 포함하는 저유전 물질 중 하나로 형성될 수 있다. 특히, 하부배선(331)과 금속배선들(103) 사이의 층간절연층(314)은 저유전 상수를 갖는 절연물질(low-k dielectric)을 포함할 수 있다.
본 실시예는 1레벨의 하부 배선(331)을 도시하고 있으나, 이에 한정되지 않으며, 필요에 따라 배선의 수는 가감될 수 있다. 하부 배선(311)은 도전물질을 포함할 수 있다. 하부 배선(311)은 예를 들어, 텅스텐 또는 구리 등의 금속물질을 포함할 수 있다.
본 실시예의 금속배선(103)은 하부 배선(311)을 통해 기판(101)에 전기적으로 연결될 수 있다. 금속배선(103), 하부 배선(311) 및 기판(101)은 하부 콘택들(321, 322)에 의해 전기적으로 연결될 수 있다. 하부 콘택들(321, 322)은 하부 배선(311)의 수에 따라 가감될 수 있다. 하부 콘택들(321, 322)은 도전물질을 포함할 수 있다. 하부 콘택들(321, 322)은 폴리실리콘 또는 텅스텐 및 구리와 같은 금속물질을 포함할 수 있다.
하부구조물(102) 상부에 형성된 금속배선들(103), 금속배선들(103) 사이의 에어갭(106), 금속배선들(102)을 커버링하는 제1수소함유층(104), 제1수소함유층(104) 상의 절연층(105) 및 절연층(105) 상의 제2수소함유층(107) 및 제2수소함유층(107) 상의 제3수소함유층(108)은 도 1과 동일한 구조를 포함할 수 있다. 본 실시예는 이에 한정되지 않으며, 도 2 또는 도 3과 동일한 구조를 포함할 수도 있다.
본 실시예에서는 셀 어레이 영역(R1)과 주변회로 영역(R2) 각각에 금속배선(103)을 포함하고 있으나, 다른 실시예로서, 셀 어레이 영역(R1) 또는 주변회로 영역(R2) 중 한 영역의 금속배선(103)에만 적용할 수도 있다. 또 다른 실시예로서, 셀 여레이 영역(R1) 및 주변회로 영역(R2) 각각에 형성된 금속배선(103)은 다른 레벨에 위치할 수도 있다.
금속배선들(103)은 멀티레벨 금속배선의 최상위층 금속배선일 수 있다. 금속배선들(103)은 예를 들어, 알루미늄(Al)을 포함할 수 있다. 금속배선들(103)은 RDL(ReDistrubution Layer)일 수도 있다.
금속배선들(103)은 서로 이격되어 배치될 수 있다.
제1수소함유층(104)은 금속배선들(103)을 포함하는 전체 표면을 커버링할 수 있다. 제1수소함유층(104)은 금속배선들(103)에 직접 접촉할 수 있다. 제1수소함유층(104)은 라이너(liner) 형태를 포함할 수 있다. 제1수소함유층(104)은 스텝커버리지가 좋은 물질을 포함할 수 있다. 제1수소함유층(104)은 금속배선들(103)의 양측벽과 상부면, 및 금속배선들(103) 사이의 하부 구조물(102) 상부면을 따라 리니어하게 형성할 수 있다. 제1수소함유층(104)은 수소 패시베이션 공정시 수소 패스(hydrogen path) 역할을 하는 금속배선들(103)에 직접적으로 수소를 공급할 수 있는 수소공급층 역할을 할 수 있다. 즉, 수소 패시베이션 공정시 제1수소함유층(104) 내의 수소는 기판(101)과 전기적으로 연결되는 금속배선들(103)을 통해 기판(101) 표면으로 확산될 수 있다. 수소가 도달하는 기판(101)의 표면은 셀 어레이 영역(R1)에서 워드라인(WL)을 구성하는 게이트절연층의 계면(D1) 및 주변회로 영역(R2)에서 주변 트랜지스터 영역(PS)과 기판(101) 사이의 계면(D2) 일 수 있다. 따라서, 각 계면(D1, D2)의 트랩 사이트들(trap sites)은 확산된 수소들로 채워져 계면 트랩 밀도를 현저히 감소시킨다. 따라서, 트랜지스터의 누설 전류 특성을 향상시킬 수 있다.
제1수소함유층(104)은 수소를 함유하는 절연물질을 포함할 수 있다. 제1수소함유층(104)은 수소를 함유하는 산화물질을 포함할 수 있다. 예를 들어, 제1수소함유층(104)은 HDP(high Density Plasma) 산화물을 포함할 수 있다. HDP 산화물은 고밀도 플라즈마를 이용하여 증착하는 산화물로 공정 진행 중에 여기된 수소가 다량 발생하여, 금속배선들(103)을 통해 기판(101)으로 확산되는 수소량을 향상시킬수 있다.
절연층(105)은 금속배선들(103) 상에 형성되고, 이웃하는 금속배선들(103) 사이의 상부를 갭필하도록 형성될 수 있다. 절연층(105)은 이웃하는 금속배선들(103) 사이에 에어갭(106, air gap)을 형성시킬 수 있다. 절연층(105)은 제1수소함유층(104)보다 낮은 스텝커버리지 특성을 가지도록 형성할 수 있다. 절연층(105)은 제1수소함유층(104)을 커버링할 수 있다. 절연층(105)은 실리콘산화물을 포함할 수 있다. 예를 들어, 절연층(105)은 TEOS(tetraethylortho silicate) 산화물을 포함할 수 있다.
제2수소함유층(107)은 절연층(105) 상에 형성될 수 있다. 제2수소함유층(107)은 절연층(105)에 비하여 상대적으로 수소의 공급 능력이 높은 절연물질을 포함할 수 있다. 제2수소함유층(107)은 수소 공급원(hydrogen source)으로 작용할 수 있는 절연물질을 포함할 수 있다. 제2수소함유층(107)은 제1수소함유층(104)과 동일한 물질을 포함할 수 있다. 예를 들어, 제2수소함유층(107)은 HDP 산화물을 포함할 수 있다. 다른 실시예에서, 제2수소함유층(107)은 제1수소함유층(104)보다 막 내에 수소의 함량이 더 많은 물질을 포함할 수도 있다. 제2수소함유층(107)은 '수소 패시베이션층(hydrogen passivation layer)' 또는 '수소 공급층'이라고 지칭될 수 있다. 수소 공급층을 통해 수소를 공급하는 경우, 수소 가스 분위기에서 어닐링을 진행하는 것에 비하여 수소의 확산을 차단하는 막들에 영향을 덜 받을 수 있다.
도시되지 않았으나, 제2수소함유층(107) 상에 패시베이션층(미도시)이 더 형성될 수 있다. 패시베이션층은 기판(101)으로부터 수직한 방향으로 적층된 구조물들을 보호하는 역할과 동시에 제1 및 제2수소함유층(104, 107)과 함께 수소 공급원으로 작용할 수 있다. 패시베이션층은 실리콘질화물을 포함할 수 있다.
다른 실시예로서, 제2수소함유층(107)과 패시베이션층(미도시) 사이에 제3수소함유층(108, 도 2 참조)을 추가로 형성할 수도 있다. 제3수소함유층은 제2수소함유층(107)과 동일한 물질을 포함할 수 있다. 제3수소함유층은 HDP 산화물을 포함할 수 있다.
비교예로서, 금속배선들(103) 상에 절연층(105)을 바로 형성하는 경우, 제2수소함유층(107)에서 공급된 수소가 절연층(105) 및 에어갭(106)에 포획(capture)되거나, 에어갭(106)을 통해 외확산(out diffusion) 됨에 따라 기판(101)까지 확산되는 수소가 감소하여, 트랜지스터의 리프레시 특성이 열화될 수 있다.
이에 반해, 본 실시예는 금속배선들(103)에 직접 접촉하고, 금속배선들(103)의 측면 및 상부면을 커버링하는 제1수소함유층(104)을 형성하므로써, 금속배선들(103)에 직접 공급되는 수소의 양을 증가시키고, 제2수소함유층(107)에서 공급된 수소를 기판(101)으로 확산시키는 패스(path)의 형성을 용이하게 할 수 있다.
특히, 본 실시예에서는 금속배선들(103) 사이에 에어갭(106)을 적용하면서, 동시에 금속배선들(103)에 직접 접촉하는 제1수소함유층(104)을 형성하므로써 소자의 스피드 특성 및 리프레시 특성을 모두 개선할 수 있다.
도 6a 내지 도 6d는 본 실시예에 따른 반도체 장치 제조 방법을 도시한 도면이다.
도 6a에 도시된 바와 같이, 기판(11) 상에 하부구조물(12)을 형성할 수 있다.
기판(11)은 반도체 프로세싱에 적합한 물질일 수 있다. 기판(11)은 반도체 기판을 포함할 수 있다. 기판(11)은 실리콘을 함유하는 물질로 이루어질 수 있다. 기판(11)은 실리콘, 단결정 실리콘, 폴리실리콘, 비정질 실리콘, 실리콘 저마늄, 단결정 실리콘저마늄, 다결정 실리콘저마늄, 탄소 도핑된 실리콘, 그들의 조합 또는 그들의 다층을 포함할 수 있다. 기판(11)은 저마늄과 같은 다른 반도체 물질을 포함할 수도 있다. 기판(11)은 Ⅲ/Ⅴ족 반도체 기판, 예컨대 GaAs와 같은 화합물 기판을 포함할 수도 있다. 기판(11)은 SOI(Silicon On Insulator) 기판을 포함할 수도 있다.
하부구조물(12)은 기판(11) 상에 형성되고, 예를 들어, 트랜지스터, 캐패시터, 하부 배선 및 하부 층간절연층 등을 포함할 수 있다. 하부구조물(12)은 도 4 또는 도 5에 도시된 하부구조물(102)을 포함할 수 있다.
금속배선들(13)은 멀티레벨 금속배선의 최상위층 금속배선일 수 있다. 예를 들어, 멀티레벨 금속배선이 3층으로 형성되는 경우, 제1 및 제2금속배선은 하부 구조물(12)에 포함될 수 있고, 본 실시예의 금속배선들(13)은 최상층인 제3금속배선을 가리킬 수 있다. 금속배선들(13)은 예를 들어, 알루미늄(Al)을 포함할 수 있다. 금속배선들(13)의 형성은 도전층의 형성 및 패터닝 공정을 포함할 수 있다. 금속배선들(13) 각각은 일정 간격으로 이격되어 배치될 수 있다.
도 6b에 도시된 바와 같이, 금속배선들(13)을 포함하는 전체 표면을 따라 제1수소함유층(14)이 형성될 수 있다.
제1수소함유층(14)은 금속배선들(13)을 포함하는 전체 표면을 커버링할 수 있다. 제1수소함유층(14)은 금속배선들(13)에 직접 접촉할 수 있다. 제1수소함유층(14)은 라이너(liner) 형태를 포함할 수 있다. 제1수소함유층(14)은 스텝커버리지가 좋은 물질을 포함할 수 있다. 제1수소함유층(14)은 금속배선들(13)의 양측벽과 상부면, 및 금속배선들(13) 사이의 하부 구조물(12) 상부면을 따라 리니어하게 형성할 수 있다. 제1수소함유층(14)은 수소 패시베이션 공정시 수소 패스(hydrogen path) 역할을 하는 금속배선들(13)에 직접적으로 수소를 공급할 수 있는 수소공급층 역할을 할 수 있다. 즉, 수소 패시베이션 공정시 제1수소함유층(14) 내의 수소는 기판(11)과 전기적으로 연결되는 금속배선들(13)을 통해 기판(11) 표면으로 확산될 수 있다. 예를 들어, 수소가 도달하는 기판(11)의 표면은 게이트절연층(미도시)의 계면일 수 있다. 따라서, 게이트절연층(미도시)의 계면 트랩 사이트들(interface trap sites)은 확산된 수소들로 채워져 계면 트랩 밀도를 현저히 감소시킨다. 따라서, 트랜지스터의 누설 전류 특성을 향상시킬 수 있다.
제1수소함유층(14)은 수소를 함유하는 절연물질을 포함할 수 있다. 제1수소함유층(14)은 수소를 함유하는 산화물질을 포함할 수 있다. 예를 들어, 제1수소함유층(14)은 HDP(high Density Plasma) 산화물을 포함할 수 있다. HDP 산화물은 고밀도 플라즈마를 이용하여 증착하는 산화물로 공정 진행 중에 여기된 수소가 다량 발생하여, 금속배선들(13)을 통해 기판(11)으로 확산되는 수소량을 향상시킬수 있다.
도 6c에 도시된 바와 같이, 제1수소함유층(14) 상에 절연층(15)을 형성할 수 있다.
절연층(15)은 이웃하는 금속배선들(13) 사이의 상부를 갭필하여 금속배선들(13) 사이에 에어갭(16)을 제공할 수 있다. 절연층(15)은 제1수소함유층(14)보다 낮은 스텝커버리지 특성을 가지도록 형성할 수 있다. 절연층(15)은 제1수소함유층(14)을 커버링할 수 있다. 절연층(15)은 실리콘산화물을 포함할 수 있다. 예를 들어, 절연층(15)은 TEOS(tetraethylortho silicate) 산화물을 포함할 수 있다.
절연층(15)의 상부면은 금속배선들(13) 상의 제1수소함유층(14)의 상부면보다 높은 레벨에 위치할 수 있다.
도 6d에 도시된 바와 같이, 절연층(15) 상에 제2수소함유층(17)을 형성할 수 있다.
제2수소함유층(17)은 절연층(15)에 비하여 상대적으로 수소의 공급 능력이 높은 절연물질을 포함할 수 있다. 제2수소함유층(17)은 수소 공급원(hydrogen source)으로 작용할 수 있는 절연물질을 포함할 수 있다. 제2수소함유층(17)은 제1수소함유층(14)과 동일한 물질을 포함할 수 있다. 예를 들어, 제2수소함유층(17)은 HDP 산화물을 포함할 수 있다. 다른 실시예에서, 제2수소함유층(17)은 제1수소함유층(14)보다 막 내에 수소의 함량이 더 많은 물질을 포함할 수도 있다. 제2수소함유층(17)은 '수소 패시베이션층(hydrogen passivation layer)' 또는 '수소 공급층'이라고 지칭될 수 있다.
이어서, 제2수소함유층(17) 상에 패시베이션층(미도시)이 더 형성될 수 있다. 패시베이션층은 기판(11)으로부터 수직한 방향으로 적층된 구조물들을 보호하는 역할과 동시에 제1 및 제2수소함유층(14, 17)과 함께 수소 공급원으로 작용할 수 있다. 패시베이션층은 실리콘질화물을 포함할 수 있다.
다른 실시예로서, 제2수소함유층(17)과 패시베이션층(미도시) 사이에 제3수소함유층(108, 도 2 참조)이 추가로 형성될 수도 있다. 제3수소함유층은 절연층(15)의 두께와 유사한 두께로 형성될 수 있으나 이에 한정되는 것은 아니다. 제3수소함유층은 에어갭(Air gap)을 형성하기 위해 필수적으로 적용되는 절연층(15)으로 인해, 필연적으로 낮아지는 수소 공급층의 두께를 확보하기 위해 적용될 수 있다. 제3수소함유층은 제2수소함유층(17)과 동일한 물질을 포함할 수 있다. 제3수소함유층은 HDP 산화물을 포함할 수 있다.
이어서, 얼로이 공정(미도시)이 수행될 수 있다. 얼로이 공정은 제1 및 제2수소함유층(14, 17) 등을 포함하는 수소 공급층 내의 수소들을 기판(101) 표면으로 공급하기 위한 열처리 공정을 가리킨다. 얼로이 공정에 의해 제1 및 제2수소함유층(14, 17)으로부터 기판(101)과 트랜지스터의 계면에 수소가 공급될 수 있다. 얼로이 공정은 수소 또는 중수소 분위기에서 진행될 수 있다.
위와 같이, 본 실시예는 수소 패시베이션 공정시 수소 패스(hydrogen path) 역할을 하는 금속배선들(103)에 직접적으로 수소를 공급할 수 있는 제1수소함유층(104)을 추가로 형성하므로써, 수소 패시베이션 효과를 향상시킬 수 있다. 또한, 본 실시예는 금속배선들(13) 사이에 에어갭(16)을 적용하면서, 동시에 수소 패스(hydrogen path)를 형성하므로써 소자의 스피드 특성 및 리프레시 특성을 모두 개선할 수 있다.
도 7a 내지 도 7c는 본 실시예에 따른 반도체 장치 제조 방법의 다른 예를 도시한 도면들이다. 도 7a는 도 6c와 동일한 구조를 가리킨다. 도 7a를 형성하는 공정은 도 6a 및 도 6b와 동일한 공정으로 진행된다.
도 7a 및 7b에 도시된 바와 같이, 제1수소함유층(14) 상에 절연층(15)을 형성할 수 있다.
절연층(15)은 이웃하는 금속배선들(13) 사이의 상부를 갭필하여 금속배선들(13) 사이에 에어갭(16)을 제공할 수 있다. 절연층(15)은 제1수소함유층(14)보다 낮은 스텝커버리지 특성을 가지도록 형성할 수 있다. 절연층(15)은 제1수소함유층(14)을 커버링할 수 있다. 절연층(15)은 실리콘산화물을 포함할 수 있다. 예를 들어, 절연층(15)은 TEOS(tetraethylortho silicate) 산화물을 포함할 수 있다.
절연층(15)에 의해 정의된 에어갭(16)의 높이는 금속배선들(13)의 높이보다 낮을 수 있다. 즉, 에어갭(16)은 금속배선들(13)의 상부면보다 낮은 레벨에 위치할 수 있다.
이어서, 금속배선들(13) 상의 제1수소함유층(14)을 노출시킬 수 있다. 이를 위해, 절연층(15)에 평탄화 공정을 진행할 수 있다. 평탄화 공정은 에치백(etch back) 공정 또는 화학적기계적연마(Chemical Mechanical Polishing, CMP) 공정을 포함할 수 있다.
식각된 절연층은 절연패턴(25)으로 지칭될 수 있다. 절연패턴(25)의 상부면은 금속배선들(13) 상의 제1수소함유층(14)의 상부면과 동일레벨일 수 있다.
도 7c에 도시된 바와 같이, 절연패턴(25) 상에 제2수소함유층(17)을 형성할 수 있다. 제2수소함유층(17)은 금속배선들(13) 상에 형성된 제1수소함유층(14)에 직접 접촉할 수 있다.
제2수소함유층(17)은 절연패턴(25)에 비하여 상대적으로 수소의 공급 능력이 높은 절연물질을 포함할 수 있다. 제2수소함유층(17)은 수소 공급원(hydrogen source)으로 작용할 수 있는 절연물질을 포함할 수 있다. 제2수소함유층(17)은 제1수소함유층(14)과 동일한 물질을 포함할 수 있다. 예를 들어, 제2수소함유층(17)은 HDP 산화물을 포함할 수 있다. 다른 실시예에서, 제2수소함유층(17)은 제1수소함유층(14)보다 막 내에 수소의 함량이 더 많은 물질을 포함할 수도 있다. 제2수소함유층(17)은 '수소 패시베이션층(hydrogen passivation layer)' 또는 '수소 공급층'이라고 지칭될 수 있다.
이어서, 제2수소함유층(17) 상에 패시베이션층(미도시)이 더 형성될 수 있다. 패시베이션층은 기판(11)으로부터 수직한 방향으로 적층된 구조물들을 보호하는 역할과 동시에 제1 및 제2수소함유층(14, 17)과 함께 수소 공급원으로 작용할 수 있다. 패시베이션층은 실리콘질화물을 포함할 수 있다.
다른 실시예로서, 제2수소함유층(17)과 패시베이션층(미도시) 사이에 제3수소함유층(108, 도 2 참조)이 추가로 형성될 수도 있다. 제3수소함유층은 절연층(15)의 두께와 유사한 두께로 형성될 수 있으나 이에 한정되는 것은 아니다. 제3수소함유층은 에어갭(Air gap)을 형성하기 위해 필수적으로 적용되는 절연층(15)으로 인해, 필연적으로 낮아지는 수소 공급층의 두께를 확보하기 위해 적용될 수 있다. 제3수소함유층은 제2수소함유층(17)과 동일한 물질을 포함할 수 있다. 제3수소함유층은 HDP 산화물을 포함할 수 있다.
이어서, 얼로이 공정(미도시)이 수행될 수 있다. 얼로이 공정은 제1 및 제2수소함유층(14, 17) 등을 포함하는 수소 공급층 내의 수소들을 기판(101) 표면으로 공급하기 위한 열처리 공정을 가리킨다. 얼로이 공정에 의해 제1 및 제2수소함유층(14, 17)으로부터 기판(101)과 트랜지스터의 계면에 수소가 공급될 수 있다. 얼로이 공정은 수소 또는 중수소 분위기에서 진행될 수 있다.
위와 같이, 본 실시예는 수소 패시베이션 공정시 수소 패스(hydrogen path) 역할을 하는 금속배선들(103)에 직접적으로 수소를 공급할 수 있는 제1수소함유층(104)을 추가로 형성하고, 제1수소함유층(14)에 제2수소함유층(17)이 직접 접촉하도록 형성하므로써, 제2수소함유층(17)에서 공급된 수소들이 손실없이 금속배선들(13)에 직접 전달되므로, 수소 패스(hydrogen path)의 효율성을 향상시킬 수 있다. 또한, 본 실시예는 금속배선들(13) 사이에 에어갭(16)을 적용하면서, 동시에 수소 패스(hydrogen path)를 형성하므로써 소자의 스피드 특성 및 리프레시 특성을 모두 개선할 수 있다.
이상으로 해결하고자 하는 과제를 위한 다양한 실시예들이 기재되었으나, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자진 자라면 본 발명의 기술사상의 범위 내에서 다양한 변경 및 수정이 이루어질 수 있음은 명백하다.
101 : 기판 102 : 하부구조물
103 : 금속배선들 104 : 제1수소함유층
105 : 절연층 106 : 에어갭
107 : 제2수소함유층

Claims (36)

  1. 하부구조물을 포함하는 기판 상부에 서로 이격된 복수의 금속배선들;
    상기 금속배선들을 커버링하는 제1수소함유층;
    상기 제1수소함유층 상에 형성되고 상기 이웃하는 금속배선들 사이에 에어갭을 포함하는 절연층; 및
    상기 절연층 상에 형성된 제2수소함유층
    을 포함하는 반도체 장치.
  2. 제1항에 있어서,
    상기 제1수소함유층은 상기 금속배선들 각각의 양측벽 및 상부면에 직접 접촉하는 반도체 장치.
  3. 제1항에 있어서,
    상기 제1수소함유층은 상기 금속배선들을 따라 리니어하게 형성되는 반도체 장치.
  4. 제1항에 있어서,
    상기 제1수소함유층 및 제2수소함유층은 수소를 포함하는 절연물질인 반도체 장치.
  5. 제1항에 있어서,
    상기 제1 및 제2수소함유층은 HDP(High Density Plasma) 산화물을 포함하는 반도체 장치.
  6. 제1항에 있어서,
    상기 절연층의 상부면은 상기 금속배선들 상에 형성된 상기 제1수소함유층의 상부면보다 높은 레벨에 위치하는 반도체 장치.
  7. 제1항에 있어서,
    상기 절연층은 상기 제1수소함유층보다 낮은 스텝커버리지 특성을 가지도록 형성되는 반도체 장치.
  8. 제1항에 있어서,
    상기 절연층은 TEOS 산화물을 포함하는 반도체 장치.
  9. 제1항에 있어서,
    상기 제2수소함유층 상에 패시베이션층을 더 포함하는 반도체 장치.
  10. 제9항에 있어서,
    상기 패시베이션층은 실리콘질화물을 포함하는 반도체 장치.
  11. 제1항에 있어서,
    상기 하부구조물은 트랜지스터를 포함하고, 상기 트랜지스터는 상기 금속배선과 전기적으로 연결되는 반도체 장치.
  12. 하부구조물을 포함하는 기판 상부에 서로 이격된 복수의 금속배선들;
    상기 금속배선들을 커버링하는 제1수소함유층;
    상기 금속배선들 사이의 상기 제1수소함유층 상에 형성되며, 에어갭을 포함하는 절연층; 및
    상기 절연층 및 금속배선들 상부의 제1수소함유층 상에 형성된 제2수소함유층
    을 포함하는 반도체 장치.
  13. 제12항에 있어서,
    상기 에어갭은 상기 금속배선의 상부면보다 낮은레벨에 위치하는 반도체 장치.
  14. 제12항에 있어서,
    상기 제1수소함유층은 상기 금속배선들을 따라 리니어하게 형성되는 반도체 장치.
  15. 제12항에 있어서,
    상기 제1수소함유층 및 제2수소함유층은 수소를 포함하는 절연물질인 반도체 장치.
  16. 제12항에 있어서,
    상기 제1 및 제2수소함유층은 HDP(High Density Plasma) 산화물을 포함하는 반도체 장치.
  17. 제12항에 있어서,
    상기 절연층은 상기 제1수소함유층보다 낮은 스텝커버리지 특성을 가지도록 형성되는 반도체 장치.
  18. 제12항에 있어서,
    상기 절연층은 TEOS 산화물을 포함하는 반도체 장치.
  19. 제12항에 있어서,
    상기 제2수소함유층 상에 패시베이션층을 더 포함하는 반도체 장치.
  20. 제19항에 있어서,
    상기 패시베이션층은 실리콘질화물을 포함하는 반도체 장치.
  21. 제12항에 있어서,
    상기 하부구조물은 트랜지스터를 포함하고, 상기 트랜지스터는 상기 금속배선과 전기적으로 연결되는 반도체 장치.
  22. 하부구조물을 포함하는 기판 상부에 서로 이격된 복수의 금속배선들을 형성하는 단계;
    상기 금속배선들을 커버링하는 제1수소함유층을 형성하는 단계;
    상기 제1수소함유층 상에 에어갭을 포함하는 절연층을 형성하는 단계; 및
    상기 절연층 상에 제2수소함유층을 형성하는 단계
    를 포함하는 반도체 장치 제조 방법.
  23. 제22항에 있어서,
    상기 제2수소함유층을 형성하는 단계 이후에,
    상기 기판 표면에 수소를 공급하기 위한 열처리 공정을 진행하는 단계를 더 포함하는 반도체 장치 제조 방법.
  24. 제22항에 있어서,
    상기 제1수소함유층은 상기 금속배선들을 따라 리니어하게 형성되는 반도체 장치 제조 방법.
  25. 제22항에 있어서,
    상기 절연층을 형성하는 단계 후에,
    상기 금속배선들 상부면을 커버링하는 제1수소함유층이 노출되도록 상기 절연물질을 식각하는 단계를 더 포함하는 반도체 장치 제조 방법.
  26. 제22항에 있어서,
    상기 절연층은 상기 제1수소함유층보다 낮은 스텝커버리지 특성을 가지도록 형성되는 반도체 장치 제조 방법.
  27. 제22항에 있어서,
    상기 절연층은 TEOS 산화물을 포함하는 반도체 장치 제조 방법.
  28. 제22항에 있어서,
    상기 제1 및 제2수소함유층은 HDP(high density plasma) 산화물을 포함하는 반도체 장치 제조 방법.
  29. 제23항에 있어서,
    상기 열처리 공정은 수소 또는 중수소 분위기에서 진행하는 반도체 장치 제조 방법.
  30. 제22항에 있어서,
    상기 제2수소함유층을 형성하는 단계 후에,
    상기 제2수소함유층 상에 상기 제3수소함유층을 형성하는 단계; 및
    상기 기판 표면에 수소를 공급하기 위한 열처리 공정을 진행하는 단계를 더 포함하는 반도체 장치 제조 방법.
  31. 제30항에 있어서,
    상기 제3수소함유층은 상기 제2수소함유층과 동일 물질을 포함하는 반도체 장치 제조 방법.
  32. 제30항에 있어서,
    상기 제3수소함유층은 HDP 산화물을 포함하는 반도체 장치 제조 방법.
  33. 제22항에 있어서,
    상기 제2수소함유층을 형성하는 단계 후에,
    상기 제2수소함유층 상에 패시베이션층을 형성하는 단계; 및
    상기 기판 표면에 수소를 공급하기 위한 열처리 공정을 진행하는 단계를 더 포함하는 반도체 장치 제조 방법.
  34. 제33항에 있어서,
    상기 패시베이션층은 실리콘질화물을 포함하는 반도체 장치 제조 방법.
  35. 제22항에 있어서,
    상기 제2수소함유층을 형성하는 단계 후에,
    상기 제2수소함유층 상에 제3수소함유층을 형성하는 단계;
    상기 제3수소함유층 상에 패시베이션층을 형성하는 단계; 및
    상기 기판 표면에 수소를 공급하기 위한 열처리 공정을 진행하는 단계를 더 포함하는 반도체 장치 제조 방법.
  36. 제35항에 있어서,
    상기 하부구조물은 트랜지스터를 포함하고, 상기 트랜지스터는 상기 금속배선과 전기적으로 연결되는 반도체 장치 제조 방법.
KR1020210143733A 2021-10-26 2021-10-26 반도체 장치 및 그 제조방법 KR20230059494A (ko)

Priority Applications (5)

Application Number Priority Date Filing Date Title
KR1020210143733A KR20230059494A (ko) 2021-10-26 2021-10-26 반도체 장치 및 그 제조방법
US17/729,119 US20230130684A1 (en) 2021-10-26 2022-04-26 Semiconductor device and method for fabricating the same
CN202210691876.XA CN116031237A (zh) 2021-10-26 2022-06-17 半导体器件及其制造方法
TW111133681A TW202341348A (zh) 2021-10-26 2022-09-06 半導體裝置及製造其之方法
JP2022169693A JP2023064729A (ja) 2021-10-26 2022-10-24 半導体装置及びその製造方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020210143733A KR20230059494A (ko) 2021-10-26 2021-10-26 반도체 장치 및 그 제조방법

Publications (1)

Publication Number Publication Date
KR20230059494A true KR20230059494A (ko) 2023-05-03

Family

ID=86055718

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020210143733A KR20230059494A (ko) 2021-10-26 2021-10-26 반도체 장치 및 그 제조방법

Country Status (5)

Country Link
US (1) US20230130684A1 (ko)
JP (1) JP2023064729A (ko)
KR (1) KR20230059494A (ko)
CN (1) CN116031237A (ko)
TW (1) TW202341348A (ko)

Also Published As

Publication number Publication date
US20230130684A1 (en) 2023-04-27
JP2023064729A (ja) 2023-05-11
TW202341348A (zh) 2023-10-16
CN116031237A (zh) 2023-04-28

Similar Documents

Publication Publication Date Title
US10825818B2 (en) Method of forming semiconductor device
US8673714B2 (en) Semiconductor device and method of forming the same
TWI773243B (zh) 記憶體元件結構
CN110061001B (zh) 半导体元件及其制作方法
JPH04342164A (ja) 半導体集積回路装置の形成方法
US20190013321A1 (en) Method of forming semiconductor memory device
KR20210022979A (ko) 집적회로 소자 및 그 제조 방법
CN113745225A (zh) 半导体装置
JP2001308181A (ja) 半導体装置とその製造方法
US20230290846A1 (en) Semiconductor device and method for fabricating of the same
US5796167A (en) Semiconductor device with buried wiring layer and fabrication process thereof
TWI795992B (zh) 半導體元件
US20220208687A1 (en) Semiconductor device and method for fabricating the same
KR20000020577A (ko) 머지드 디램 앤 로직 및 그 제조방법
KR20230059494A (ko) 반도체 장치 및 그 제조방법
CN114256181A (zh) 半导体器件及其制造方法
US20230187212A1 (en) Semiconductor device and method for fabricating the same
US10910386B2 (en) Semiconductor device and method for fabricating the same
TWI836753B (zh) 半導體裝置
WO2024040698A1 (zh) 一种半导体结构的制作方法及其结构
KR100270961B1 (ko) 반도체 소자 제조방법
US12016174B2 (en) Semiconductor device and method for forming the same
US20240244835A1 (en) Semiconductor device
US20230403848A1 (en) Semiconductor memory device and method of fabricating the same
KR20230078196A (ko) 반도체 장치 및 그 제조방법