KR20230040444A - 반도체 장치 - Google Patents

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KR20230040444A
KR20230040444A KR1020210123574A KR20210123574A KR20230040444A KR 20230040444 A KR20230040444 A KR 20230040444A KR 1020210123574 A KR1020210123574 A KR 1020210123574A KR 20210123574 A KR20210123574 A KR 20210123574A KR 20230040444 A KR20230040444 A KR 20230040444A
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recess
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semiconductor device
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허자영
김영길
이우진
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삼성전자주식회사
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Abstract

반도체 장치가 제공된다. 반도체 장치는, 제1 절연막 내에 서로 이격 배치되는 제1 내지 제3 도전 패턴을 포함하는 하부 금속층, 상기 제1 절연막 상에서, 상기 제1 및 제2 도전 패턴 사이 및 상기 제2 및 제3 도전 패턴 사이에 각각 이격 배치되는 제1 및 제2 층간 절연막, 상기 하부 금속층 상에 형성된 리세스의 내부에 배치되고, 상기 하부 금속층과 전기적으로 연결되는 비아 금속층, 및 상기 비아 금속층의 측면을 감싸고, 상기 제1 및 제2 층간 절연막 사이의 오목부 상에 형성된 제1 부분 및 상기 제1 부분 상에 형성된 제2 부분을 가지는 제2 절연막을 포함하되, 상기 제1 부분의 탄소 농도는 상기 제2 부분의 탄소 농도보다 높다.

Description

반도체 장치{SEMICONDUCTOR DEVICE}
본 발명은 반도체 장치에 관한 것이다.
전자기술의 발달로 인해, 최근 반도체 소자의 다운-스케일링(down-scaling)이 급속도로 진행됨에 따라, 반도체 칩의 고집적화 및 저전력화가 요구되고 있다.
반도체 소자의 고집적화 및 저전력화의 요구에 대응하기 위해, 반도체 소자의 피쳐 크기(feature size)는 계속해서 감소되고, BEOL(Back end-of-line) 공정에서 금속간 절연막의 유전 상수(k)는 계속하여 감소된다.
한편, 피쳐 크기가 줄어듦에 따라서, 배선 사이에 배치되는 유전막의 저항성 정전 용량(capacitance)과 신뢰성의 개선은 중요한 과제가 될 수 있다.
본 발명이 해결하고자 하는 과제는, 비아 금속층과 하부 금속층 사이의 전기적 연결의 신뢰성을 향상시킨 반도체 장치를 제공하는 것이다.
본 발명이 해결하고자 하는 다른 과제는, 저유전율(low-k) 절연 물질 상에 층간 절연막을 선택적으로 형성함으로 인해 발생하는 요철 구조의 공극을 최소화하기 위한 것이다.
본 발명이 해결하고자 하는 또 다른 과제는, 저유전율(low-k) 절연 물질 상에 비아 금속층을 패터닝함으로 인해 발생하는 비아 금속층의 쓰러짐(wiggling) 현상을 방지하기 위한 것이다.
본 발명이 해결하려는 과제들은 이상에서 언급한 과제들로 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 과제를 해결하기 위한 본 발명의 기술적 사상에 따른 반도체 장치의 몇몇 실시예는, 제1 절연막 내에 서로 이격 배치되는 제1 내지 제3 도전 패턴을 포함하는 하부 금속층, 상기 제1 절연막 상에서, 상기 제1 및 제2 도전 패턴 사이 및 상기 제2 및 제3 도전 패턴 사이에 각각 이격 배치되는 제1 및 제2 층간 절연막, 상기 하부 금속층 상에 형성된 리세스의 내부에 배치되고, 상기 하부 금속층과 전기적으로 연결되는 비아 금속층, 및 상기 비아 금속층의 측면을 감싸고, 상기 제1 및 제2 층간 절연막 사이의 오목부 상에 형성된 제1 부분 및 상기 제1 부분 상에 형성된 제2 부분을 가지는 제2 절연막을 포함하되, 상기 제1 부분의 탄소 농도는 상기 제2 부분의 탄소 농도보다 높다.
상기 과제를 해결하기 위한 본 발명의 기술적 사상에 따른 반도체 장치의 다른 몇몇 실시예는, 제1 절연막 내에 배치되는 하부 금속층, 상기 하부 금속층이 형성되지 않은 상기 제1 절연막 상에 선택적으로 형성된 층간 절연막, 상기 하부 금속층 상에 배치되고, 상기 하부 금속층과 전기적으로 연결되는 비아 금속층, 및 상기 비아 금속층의 측면을 감싸고, 상기 층간 절연막 상에 제1 탄소 농도를 갖도록 형성된 제1 부분 및 상기 제1 부분 상에 상기 제1 탄소 농도보다 낮은 제2 탄소 농도를 갖도록 형성된 제2 부분을 포함하는 제2 절연막을 포함한다.
상기 과제를 해결하기 위한 본 발명의 기술적 사상에 따른 반도체 장치의 또 다른 몇몇 실시예는, 제1 절연막 내에 서로 이격 배치되는 제1 내지 제3 도전 패턴을 포함하는 하부 금속층, 상기 제1 절연막 상에서, 상기 제1 및 제2 도전 패턴 사이 및 상기 제2 및 제3 도전 패턴 사이에 각각 이격 배치되는 제1 및 제2 층간 절연막, 상기 하부 금속층 상에 형성된 리세스의 내부에 배치되고, 상기 하부 금속층과 전기적으로 연결되는 비아 금속층, 및 상기 비아 금속층의 측면을 감싸고, 상기 제1 및 제2 층간 절연막 사이의 오목부 상에 형성된 제1 부분 및 상기 제1 부분 상에 형성된 제2 부분을 가지는 제2 절연막을 포함하되, 상기 리세스는 상기 제1 및 제2 층간 절연막 상의 상기 오목부의 프로파일을 따라 형성된 제1 리세스, 상기 제1 리세스에 연장되고 상기 제1 부분을 관통하는 제2 리세스 및 상기 제2 리세스에 연장되고 상기 제2 부분을 관통하는 제3 리세스를 포함하고, 상기 제1 부분의 탄소 농도는 상기 제2 부분의 탄소 농도보다 높다.
본 발명의 기타 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
도 1은 본 발명의 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 레이아웃도이다.
도 2는 도 1의 A-A 선을 따라 절단한 단면도이다.
도 3은 도 1의 C 부분을 확대하여 도시한 도면이다.
도 4는 도 1의 B-B 선을 따라 절단한 단면도이다.
도 5 내지 도 9는 본 발명의 몇몇 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 도면들이다.
도 10은 본 발명의 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 도면으로, 도 1의 A-A 선을 따라 절단한 단면도에 대응되는 도면이다.
도 11은 본 발명의 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 도면으로, 도 1의 A-A 선을 따라 절단한 단면도에 대응되는 도면이다.
도 12는 본 발명의 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 도면으로, 도 1의 A-A 선을 따라 절단한 단면도에 대응되는 도면이다.
도 13은 본 발명의 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 도면으로, 도 1의 A-A 선을 따라 절단한 단면도에 대응되는 도면이다.
도 14는 본 발명의 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 도면으로, 도 1의 A-A 선을 따라 절단한 단면도에 대응되는 도면이다.
도 15는 본 발명의 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 도면으로, 도 1의 A-A 선을 따라 절단한 단면도에 대응되는 도면이다.
도 16은 본 발명의 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 도면으로, 도 1의 A-A 선을 따라 절단한 단면도에 대응되는 도면이다.
도 17은 본 발명의 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 도면으로, 도 1의 A-A 선을 따라 절단한 단면도에 대응되는 도면이다.
도 18은 본 발명의 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 도면으로, 도 1의 A-A 선을 따라 절단한 단면도에 대응되는 도면이다.
도 19는 본 발명의 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 도면으로, 도 1의 A-A 선을 따라 절단한 단면도에 대응되는 도면이다.
이하에서, 도 1 내지 도 4를 참조하여 본 발명의 몇몇 실시예에 따른 반도체 장치를 설명한다.
도 1은 본 발명의 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 레이아웃도이다. 도 2는 도 1의 A-A 선을 따라 절단한 단면도이다. 도 3은 도 1의 C 부분을 확대하여 도시한 도면이다. 도 4는 도 1의 B-B 선을 따라 절단한 단면도이다.
도 1 내지 도 4를 참조하면, 본 발명의 몇몇 실시예에 따른 반도체 장치는 제1 하부 도전 패턴(111), 제2 하부 도전 패턴(112) 및 제3 하부 도전 패턴(113)을 포함하는 하부 금속층(110), 제1 및 제2 층간 절연막(161, 162)을 포함하는 층간 절연막(160), 비아 금속층(160), 제2 절연막(170), 배리어 유전막(180) 및 식각 정지막(190)을 포함한다.
하부 절연막(100)은 베이스 기판과 에피층이 적층된 구조일 수 있지만, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다. 다른 몇몇 실시예에서, 하부 절연막(100)은 실리콘 기판, 갈륨 비소 기판, 실리콘 게르마늄 기판, 세라믹 기판, 석영 기판, 또는 디스플레이용 유리 기판 등일 수도 있고, SOI(Semiconductor On Insulator) 기판일 수도 있다.
예를 들어, 하부 절연막(100)이 실리콘 기판을 포함할 경우, 하부 절연막(100)은 실리콘 기판 상에 형성된 절연막을 포함하는 형태일 수도 있다.
또한, 도시되지 않았지만, 하부 절연막(100)은 도전성 패턴을 포함할 수 있다. 도전성 패턴은 금속 배선 또는 컨택 등일 수도 있고, 트랜지스터의 게이트 전극, 트랜지스터의 소오스/드레인, 또는 다이오드 등일 수도 있지만, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다.
하부 절연막(100)은 FEOL 공정에서 형성된 것일 수 있다. 다만, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다.
제1 절연막(150)은 하부 절연막(100) 상에 배치될 수 있다. 제1 절연막(150)은 예를 들어, 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물 및 저유전율 물질 중 적어도 하나를 포함할 수 있다.
예를 들어, 제1 절연막(150)은 배선 사이의 커플링 현상을 경감시키기 위해 저유전율 물질을 포함할 수 있다. 저유전율 물질은 예를 들어, 적당히 높은 탄소와 수소를 갖는 실리콘 산화물일 수 있고, SiCOH와 같은 물질일 수 있다.
한편, 탄소가 절연 물질에 포함됨으로써, 절연 물질의 유전 상수는 낮아질 수 있다. 하지만, 절연 물질의 유전 상수를 더 낮추기 위해, 절연 물질은 절연 물질 내에 가스가 채워지거나 공기가 채워진 캐비티와 같은 공극(pore)을 포함할 수 있다.
저유전 물질은 예를 들어, 저유전 물질은 예를 들어, Fluorinated TetraEthylOrthoSilicate (FTEOS), Hydrogen SilsesQuioxane (HSQ), Bis-benzoCycloButene (BCB), TetraMethylOrthoSilicate (TMOS), OctaMethyleyCloTetraSiloxane (OMCTS), HexaMethylDiSiloxane (HMDS), TriMethylSilyl Borate (TMSB), DiAcetoxyDitertiaryButoSiloxane (DADBS), TriMethylSilil Phosphate (TMSP), PolyTetraFluoroEthylene (PTFE), TOSZ(Tonen SilaZen), FSG(Fluoride Silicate Glass), polypropylene oxide와 같은 polyimide nanofoams, CDO(Carbon Doped silicon Oxide), OSG(Organo Silicate Glass), SiLK, Amorphous Fluorinated Carbon, silica aerogels, silica xerogels, mesoporous silica 또는 이들의 조합을 포함할 수 있지만, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다.
본 발명의 몇몇 실시예들에 따른 반도체 장치에서, 제1 절연막(150)은 실리콘 산화물보다 유전 상수가 작은 저유전율(low-k) 절연 물질을 포함할 수 있다.
제1 내지 제3 하부 도전 패턴(111, 112, 113) 각각은 하부 절연막(100) 상에 배치될 수 있다. 제1 내지 제3 하부 도전 패턴(111, 112, 113) 각각은 제1 절연막(150) 내에 제1 절연막(150)을 관통하여 배치될 수 있다.
제1 절연막(150)은 제1 하부 도전 패턴(111)과 제2 하부 도전 패턴(112) 사이 및 제1 하부 도전 패턴(111)과 제3 하부 도전 패턴(113) 사이에 배치될 수 있다. 구체적으로, 제1 절연막(150)은 제1 하부 도전 패턴(111)과 마주보는 제2 하부 도전 패턴(112)의 제1 측 및 제1 하부 도전 패턴(111)과 마주보는 제3 하부 도전 패턴(113)의 제1 측에 배치될 수 있다.
제1 내지 제3 하부 도전 패턴(111, 112, 113) 각각은 제1 방향(X)으로 길게 연장될 수 있다. 제2 하부 도전 패턴(112), 제1 하부 도전 패턴(111) 및 제3 하부 도전 패턴(113)은 순차적으로 서로 제2 방향(Y)으로 이격될 수 있다.
예를 들어, 제1 하부 도전 패턴(111)의 상면(111a)의 제2 방향(Y)의 폭(W1)은 15㎚ 이하일 수 있다. 다만, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다.
다만, 제1 내지 제3 하부 도전 패턴(111, 112, 113) 각각의 배치는 설명의 편의를 위한 것으로 다른 몇몇 실시예에서, 제1 내지 제3 하부 도전 패턴(111, 112, 113) 각각의 배치는 달라질 수 있다.
제1 내지 제3 하부 도전 패턴(111, 112, 113) 각각은 예를 들어, 구리(Cu)를 포함할 수 있다. 다만, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다.
제1 내지 제3 하부 도전 패턴(111, 112, 113) 각각이 구리를 포함할 경우, 제1 내지 제3 하부 도전 패턴(111, 112, 113) 각각에 포함된 구리는 예를 들어, 탄소(C), 은(Ag), 텅스텐(W), 코발트(Co), 탄탈륨(Ta), 인듐(In), 주석(Sn), 아연(Zn), 망간(Mn), 티타늄(Ti), 마그네슘(Mg), 크롬(Cr), 게르마늄(Ge), 스트론튬(Sr), 백금(Pt), 마그네슘(Mg), 알루미늄(Al), 망간(Mn), 몰리브덴(Mo), 루테륨(Ru) 또는 지르코늄(Zr) 중의 적어도 하나를 포함할 수도 있다.
도 2에서, 제1 내지 제3 하부 도전 패턴(111, 112, 113) 각각의 상면이 평면인 것으로 도시하였지만, 이는 설명의 편의를 위한 것일 뿐, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다. 즉, 다른 몇몇 실시예에서, 제1 내지 제3 하부 도전 패턴(111, 112, 113) 각각의 상면은 위로 볼록할 수도 있고, 아래로 볼록할 수도 있다.
하부 배리어막(101)은 제1 내지 제3 하부 도전 패턴(111, 112, 113) 각각과 제1 절연막(150) 사이에 배치될 수 있다. 하부 배리어막(101)은 제1 절연막(150)의 하면(150b)과 접촉할 수 있다.
구체적으로, 하부 배리어막(101)은 제1 하부 도전 패턴(111)의 바닥면 및 측벽을 따라 배치될 수 있다. 하부 배리어막(101)은 제2 하부 도전 패턴(112)의 바닥면 및 측벽을 따라 배치될 수 있다. 하부 배리어막(101)은 제3 하부 도전 패턴(113)의 바닥면 및 측벽을 따라 배치될 수 있다.
하부 배리어막(101)은 예를 들어, 탄탈륨(Ta), 탄탈륨 질화물(TaN), 티타늄(Ti), 티타늄 질화물(TiN), 루테늄(Ru), 코발트(Co), 니켈(Ni), 니켈 보론(NiB), 텅스텐(W), 텅스텐 질화물(WN), 텅스텐 탄질화물(WCN), 지르코늄(Zr), 지르코늄 질화물(ZrN), 바나듐(V), 바나듐 질화물(VN), 니오븀(Nb), 니오븀 질화물(NbN), 백금(Pt), 이리듐(Ir) 및 로듐(Rh) 중 적어도 하나를 포함할 수 있다.
제1 내지 제3 하부 도전 패턴(111, 112, 113) 각각의 상면(111a)은 제1 절연막(150)의 상면(150a)과 동일한 높이로 형성될 수 있다.
층간 절연막(160)은 제1 절연막(150) 상에 배치될 수 있다. 층간 절연막(160)은 하부 금속층(110)과 전기적으로 연결된 후술하는 비아 전극층(120)의 측면의 적어도 일부를 감싸도록 배치될 수 있다.
층간 절연막(160)은 제1 절연막(150) 상에서 하부 금속층(110)이 배치되는 영역 이외의 영역에 배치될 수 있다. 층간 절연막(160)은 제1 절연막(150) 상에서 제1 및 제2 하부 도전 패턴(111, 112) 사이 및 제1 및 제3 하부 도전 패턴(111, 113) 사이에 선택적으로 배치될 수 있다. 층간 절연막(160)은 제1 내지 제3 하부 도전 패턴(111, 112, 113) 각각의 상면(111a) 상에는 형성되지 않을 수 있다.
층간 절연막(160)의 상면(160a)은 제3 방향(Z)으로 볼록한 형상을 가질 수 있다. 구체적으로, 층간 절연막(160)의 상면(160a)은 하부 절연막(100)이 위치하는 방향과 반대 방향인 제3 방향(Z)으로 볼록하게 형성될 수 있다.
층간 절연막(160)의 하면(160b)은 제1 절연막(150)의 상면(150a)과 동일한 높이로 형성될 수 있다. 예를 들어, 층간 절연막(160)의 두께(D1)는 10㎚ 이하일 수 있다. 다만, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다.
층간 절연막(160)은 금속 산화물을 포함할 수 있다. 예를 들어, 층간 절연막(160)은 알루미늄 산화물(AlOx), 지르코늄 산화물(ZrOx) 및 하프늄 산화물(HfOx) 중 적어도 하나를 포함할 수 있다. 다만, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다.
캡핑막(140)은 제1 내지 제3 하부 도전 패턴(111, 112, 113) 각각의 상면(111a)에 배치될 수 있다. 캡핑막(140)은 제1 내지 제3 하부 도전 패턴(111, 112, 113) 각각의 상면(111a)을 따라 제1 방향(X)으로 연장될 수 있다.
캡핑막(140)은 도 2 및 도 4에서 보는 바와 같이, 제1 하부 도전 패턴(111)의 상면(111a)에서 비아 금속층(120)이 형성되는 부분에 형성되지 않을 수 있다. 즉, 캡핑막(140)은 제1 하부 도전 패턴(111)과 비아 금속층(120) 사이에는 형성되지 않을 수 있다.
다만, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다. 즉, 다른 몇몇 실시예에서, 캡핑막(140)은 제1 하부 도전 패턴(111)과 비아 금속층(120) 사이에 형성될 수도 있다.
캡핑막(140)은 예를 들어, 코발트(Co), 텅스텐(W), 알루미늄(Al), 탄탈륨(Ta), 티타늄(Ti), 니켈(Ni), 루테늄(Ru) 또는 알루미늄 질화물(AlN) 중 적어도 하나를 포함할 수 있다.
배리어 유전막(180)은 제1 내지 제3 하부 도전 패턴(111, 112, 113), 층간 절연막(160) 및 캡핑막(140) 상에 배치될 수 있다. 이 경우, 배리어 유전막(180)은 층간 절연막(160)의 프로파일을 따라 형성될 수 있다. 또한, 배리어 유전막(180)은 컨포말하게 형성될 수 있지만, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다.
배리어 유전막(180)은 제1 하부 도전 패턴(111)의 상면(111a)에서 비아 금속층(120)이 형성되는 부분에 형성되지 않을 수 있다. 즉, 배리어 유전막(180)은 제1 하부 도전 패턴(111)과 비아 금속층(120) 사이에는 형성되지 않을 수 있다.
배리어 유전막(180)은 비아 금속층(120)의 적어도 일부를 감싸도록 배치될 수 있다. 구체적으로, 배리어 유전막(180)은 리세스(R) 중 최하부에 배치된 제1 리세스(R1)의 측벽(R1_S)으로 노출될 수 있고, 제1 리세스(R1)의 측벽(R1_S) 상에 배치된 비아 금속층(120)을 감싸도록 배치될 수 있다.
배리어 유전막(180)은 예를 들어, 알루미늄 질화물(AlN) 또는 실리콘 산탄화물(SiOC)을 포함할 수 있다. 다만, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다.
도 3에서 보는 바와 같이, 산화 방지막(181)은 배리어 유전막(180) 상에 배치될 수 있다. 산화 방지막(181)은 제1 하부 도전 패턴(111)과 비아 금속층(120) 사이에는 형성되지 않을 수 있다.
산화 방지막(181)은 예를 들어, 실리콘 산화막, 실리콘 질화막, 탄소 도핑막 또는 이들의 조합으로 형성된 막일 수 있다. 다만, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다.
제2 절연막(170)은 식각 정지막(190) 상에 배치될 수 있다. 구체적으로, 제2 절연막(170)은 식각 정지막(190) 상에 배치되고, 비아 금속층(120)의 측벽의 적어도 일부를 감싸도록 배치될 수 있다.
제2 절연막(170)은 상술한 제1 절연막(150)과 유사한 저유전율 물질을 포함할 수 있다.
제2 절연막(170)은 층간 절연막(160) 상에 형성된 제1 부분(171) 및 제1 부분(171) 상에 형성된 제2 부분(172)을 포함할 수 있다. 제2 부분(172)의 두께(T2)는 제1 부분(171)의 두께(T1)보다 두꺼울 수 있다. 예를 들어, 제2 부분(172)의 두께(T2)는 제1 부분(171)의 두께(T1)의 약 7배 이하일 수 있다. 다만, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다.
제2 절연막(170)의 제1 부분(171)은 배리어 유전막(180) 상에 배치될 수 있다. 제1 부분(171)에는 공극이 형성되지 않을 수 있다.
제1 부분(171) 및 제2 부분(172)의 탄소 농도는 서로 다를 수 있다. 구체적으로, 제1 부분(171)의 탄소 농도는 제2 부분(172)의 탄소 농도보다 높을 수 있다. 예를 들어, 층간 절연막(160)의 탄소 농도는 XPS(X-ray Photoelectron Spectroscopy) 등의 측정 장비를 사용하여 측정될 수 있다. 다만, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다.
예를 들어, 제1 부분(171)의 탄소 농도는 20 내지 30 at%일 수 있고, 제2 부분(172)의 탄소 농도는 10 내지 20 at%일 수 있다. 다만, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다.
리세스(R)는 제1 하부 도전 패턴(111) 상에 형성될 수 있다. 구체적으로, 리세스(R)는 제2 절연막(170)을 관통하도록 형성되어 제1 하부 도전 패턴(111)의 상면(111a)을 노출시킬 수 있다. 배리어 유전막(180)의 적어도 일부 및 층간 절연막(160)의 적어도 일부는 리세스(R)의 내측을 향하여 만입되도록 형성될 수 있다.
리세스(R)의 측벽은 하부 절연막(100)으로부터 멀어질수록 제2 방향(Y)의 폭이 증가하는 경사 프로파일을 가질 수 있다. 다만, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다.
리세스(R)는 층간 절연막(160)의 프로파일을 따라 형성된 제1 리세스(R1), 제1 리세스(R1)에 연장되고 제2 절연막(170)의 제1 부분(171)을 관통하는 제2 리세스(R2) 및 제2 리세스(R2)에 연장되고 제2 절연막(170)의 제2 부분(172)을 관통하는 제3 리세스(R3)를 가질 수 있다.
구체적으로, 제1 리세스(R1)는 제1 및 제2 층간 절연막(161, 162) 상의 오목부(CN)의 프로파일을 따라 형성될 수 있다. 예를 들어, 제2 및 제3 리세스(R2, R3)의 측벽(R2_S, R3_S)은 직선의 경사 프로파일을 가질 수 있고, 제1 리세스(R1)의 측벽(R1_S)은 곡선의 경사 프로파일을 가질 수 있다.
다만, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다. 즉, 다른 몇몇 실시예에서, 리세스(R)의 상부 측벽 및 하부 측벽의 경사 프로파일은 동일하게 형성될 수도 있다.
제1 리세스(R1)의 측벽(R1_S)은 리세스(R)의 내측을 향하여 만입된 배리어 유전막(180)의 일부 및 층간 절연막(160)의 일부에 의해 곡선의 경사 프로파일을 가질 수 있다.
비아 금속층(120)은 리세스(R)의 내부에 배치될 수 있다. 비아 금속층(120)은 제1 하부 도전 패턴(111)과 전기적으로 연결될 수 있다.
비아 금속층(120)은 예를 들어, 알루미늄(Al), 구리(Cu), 텅스텐(W), 코발트(Co) 중 적어도 하나를 포함할 수 있다.
비아 금속층(120)의 하면(120a)의 제2 방향(Y)의 폭(W2)은 제1 하부 도전 패턴(111)의 상면(111a)의 제2 방향(Y)의 폭(W1)보다 작게 형성될 수 있다. 다만, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다.
비아 금속층(120)의 상면의 제2 방향(Y)의 폭(W3)은 제1 하부 도전 패턴(111)의 상면(111a)의 제2 방향(Y)의 폭(W1) 및 비아 금속층(120)의 하면(120a)의 제2 방향(Y)의 폭(W2)보다 크게 형성될 수 있다. 다만, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다.
비아 금속층(120)은 제2 절연막(170)의 제1 부분(171)과 접하는 하부 비아 금속층 및 하부 비아 금속층 상에 형성되고 제2 절연막(170)의 제2 부분(172)과 접하는 상부 비아 금속층을 포함할 수 있다. 상부 비아 금속층과 하부 비아 금속층을 감싸는 제2 절연막(170)의 탄소 농도는 서로 다를 수 있다.
제1 상부 도전 패턴(131)은 제2 절연막(170) 및 비아 금속층(120) 상에 제2 방향(Y)으로 연장되도록 배치될 수 있다. 제1 상부 도전 패턴(131)은 비아 금속층(120)을 통해 제1 하부 도전 패턴(111)과 전기적으로 연결될 수 있다.
제2 상부 도전 패턴(132)은 제2 절연막(170) 상에서, 제1 상부 도전 패턴(131)과 제1 방향(X)으로 이격되고, 제2 방향(Y)으로 연장되도록 배치될 수 있다.
도면에는 제1 상부 도전 패턴(131)만이 비아 금속층(120)을 통해 제1 하부 도전 패턴(111)과 연결되는 것으로 도시하였지만, 이는 설명의 편의를 위한 것이고, 제2 상부 도전 패턴(132) 역시 다른 하부 금속층과 전기적으로 연결될 수도 있다.
상부 배리어막(102)은 리세스(R)의 바닥면 및 측벽(R1_S, R2_S, R3_S)을 따라 배치될 수 있다. 또한, 상부 배리어막(102)은 제1 및 제2 상부 금속층(131)과 제2 절연막(170) 사이에 배치될 수 있다.
본 발명의 몇몇 실시예에 따른 반도체 장치는, 제1 절연막(150) 상에만 층간 절연막(160)을 선택적으로 성장시켜 하부 금속층(111, 112, 113) 상에 층간 절연막(160)이 형성되는 것을 방지함으로써, 비아 금속층(120)과 하부 금속층(111) 사이의 전기적 연결의 신뢰성을 향상시킬 수 있다.
본 발명의 몇몇 실시예에 따른 반도체 장치는, 층간 절연막(160) 및 배리어 유전막(180)을 하부 절연막(100)이 위치하는 방향과 반대 방향으로 볼록하게 형성함으로써, 비아 금속층(120)과 전기적으로 연결되는 하부 금속층(111) 이외의 다른 하부 금속층(112, 113)과 비아 금속층(120) 사이에서 쇼트(short)가 발행하는 것을 감소시켜 반도체 장치의 신뢰성을 향상시킬 수 있다.
이하에서, 도 5 내지 도 9를 참조하여 본 발명의 몇몇 실시예에 따른 반도체 장치의 제조 방법을 설명한다.
도 5 내지 도 9는 본 발명의 몇몇 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 도면들이다.
도 5을 참조하면, 하부 절연막(100) 상에 제1 절연막(150)을 형성한다. 제1 절연막(150)을 관통하도록 복수의 리세스가 형성될 수 있다. 각각의 리세스는 제1 방향(X)으로 연장되고, 서로 제2 방향(Y)으로 이격되도록 형성될 수 있다.
각각의 리세스의 바닥면 및 측벽을 따라 하부 배리어막(101)이 형성될 수 있다. 각각의 리세스를 채우도록 제1 내지 제3 하부 도전 패턴(111, 112, 113)이 형성될 수 있다.
제1 내지 제3 하부 도전 패턴(111, 112, 113)의 각각의 상면(111a)에 캡핑막(140)이 형성될 수 있다. 이 경우, 캡핑막(140)은 제1 내지 제3 하부 도전 패턴(111, 112, 113)의 각각의 상면(111a)에 선택적으로 형성될 수 있다. 다만, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다.
도 6을 참조하면, 제1 절연막(150)의 상면(150a) 상에 층간 절연막(160)이 형성될 수 있다.
층간 절연막(160)은 제1 절연막(150) 상에서만 선택적으로 성장하여 형성될 수 있다.
층간 절연막(160)은 제1 내지 제3 하부 도전 패턴(111, 112, 113) 각각의 상면(111a) 상에는 형성되지 않을 수 있다. 즉, 층간 절연막(160)은 제1 내지 제3 하부 도전 패턴(111, 112, 113) 각각과 오버랩되지 않도록 형성될 수 있다.
층간 절연막(160)은 하부 절연막(100)이 위치하는 방향과 반대 방향으로 볼록하게 형성될 수 있다. 또한, 서로 인접한 제1 및 제2 층간 절연막(161, 162) 사이에는 제1 내지 제3 하부 도전 패턴(111, 112, 113)과 각각 대응되는 오목부(CN)가 형성될 수 있다.
배리어 유전막(180)은 하부 배리어막(101)의 상면, 캡핑막(140) 및 층간 절연막(160) 상에 형성될 수 있다. 이 경우, 배리어 유전막(180)은 컨포말하게 형성될 수 있지만, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다.
도 3에 도시된 바와 같이, 배리어 유전막(180) 상에 산화 방지막(181)이 형성될 수도 있다.
도 7을 참조하면, 배리어 유전막(180) 상에 식각 정지막(190)이 형성될 수 있다. 이 경우, 식각 정지막(190)은 컨포말하게 형성될 수 있지만, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다. 예를 들어, 식각 정지막(190)은 제2 절연막(170)과의 관계에서 식각 선택비를 갖는 물질을 포함할 수 있다.
이어서, 식각 정지막(190) 상에 제2 절연막(170)이 형성될 수 있다. 구체적으로, 층간 절연막(160) 상에 제1 부분(171)을 형성하고, 제1 부분(171) 상에 제2 부분(172)을 순차적으로 형성할 수 있다.
예를 들어, 제1 부분(171) 및 제2 부분(172)은 탄소 전구체와 산소 가스(O2)를 반응 물질로 이용한 라디칼 반응에 의해 형성될 수 있다. 라디칼 반응은 무선 주파수 전력(Radio Frequency Power)을 이용한 플라즈마 장치에 의해 수행될 수 있다.
몇몇 실시예에 따르면, 탄소 전구체는 실리콘-메틸(Si-CH3) 결합을 포함할 수 있다. 예를 들어, 탄소 전구체는 OMCTs(Octa-methyl-cyclotetrasiloxane)일 수 있다. 다만, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다.
도 7 및 도 9를 함께 참조하면, 제1 부분(171)은 Pulsed RF plasma를 이용하여 형성되고, 제2 부분(172)은 CW(Continuous Wave) RF plasma를 이용하여 형성될 수 있다. 구체적으로, 제1 부분(171)을 형성하는 과정에서, RF 전력이 on 상태일 경우의 RF 전력은 제1 RF 전력(P1)일 수 있다. 제2 부분(172)을 형성하기 위한 RF 전력은 제2 RF 전력(P2)일 수 있다.
제1 부분(171)을 형성하는 과정에서, 소정의 시간(t1) 동안 제1 RF 전력(P1)을 유지한다.
RF 전력이 off 상태일 경우, 전자와 양이온의 밀도 및/또는 이동도가 감소함으로써 제1 부분(171)의 증착이 유리하게 일어날 수 있다. 이 경우, 층간 절연막(160) 사이의 오목부(CN)에 제1 부분(171)이 채워짐으로써 제1 부분(171)에 형성될 수 있는 공극을 최소화할 수 있다. 한편, 채워야 할 제1 부분(171)의 두께에 따라 압력, 가스량, 진동수 등 Pulsed plasma의 형성 조건을 달리할 수 있다.
제1 부분(171)을 증착한 후 제2 부분(172)을 증착하기 전, 공정 환경을 안정화하기 위해 소정의 시간(t2) 동안 RF 전력을 off 상태로 유지할 수 있다.
이후, 제1 부분(171) 형성 시와 비교하여, 제2 부분(172) 형성 시 RF 전력의 크기, 반응 물질의 비율 및/또는 유량 등을 달리할 수 있다. 이로써 제1 부분(171)과 상이한 막질을 가지는 제2 부분(172)을 형성할 수 있다.
예를 들어, 제1 부분(171) 형성 시보다 오랜 시간(t3) 동안 제1 RF 전력(P1)보다 센 제2 RF 전력(P2)을 가할 수 있다. 이 경우, 제1 부분(171)보다 단단한 막질을 가지는 제2 부분(172)을 형성할 수 있다. 결과, 비아 금속층(120)을 형성하기 위해 제2 부분(172)을 패터닝(patterning)하는 과정에서, 제2 부분(172)의 쓰러짐(wiggling) 현상을 최소화할 수 있다.
이와 같이 제1 부분(171)과 제2 부분(172)을 형성하는 일련의 과정에서, 제2 부분(172)의 탄소 농도는 제1 부분(171)의 탄소 농도와 다르게 형성될 수 있다. 제1 부분(171)의 탄소 농도는 제2 부분(172)의 탄소 농도보다 높을 수 있다. 예를 들어, 제1 부분(171)의 탄소 농도는 20 내지 30 at%일 수 있고, 제2 부분(172)의 탄소 농도는 10 내지 20 at%일 수 있다. 또한, 이와 같이 제1 부분(171)과 제2 부분(172)을 형성하는 일련의 과정에서, 제2 부분(172)의 두께(T2)는 제1 부분(171)의 두께(T1)보다 두껍게 형성될 수 있다.
즉, 제1 부분(171) 형성 시, 전자와 양이온의 밀도 및/또는 이동도를 Pulsed plasma를 이용해 제어함으로써 오목부(CN)에 용이하게 채워질 수 있는 막질을 갖도록 제1 부분(171)을 형성할 수 있다.
제2 부분(172) 형성 시, CW(Continuous Wave) RF plasma를 이용함으로써 제1 부분(171)보다 단단한 막질을 가지는 제2 부분(172)을 형성할 수 있다.
한편, 제1 부분(171)과 제2 부분(172)을 형성하는 과정은 인-시츄(in-situ)로 수행될 수 있다. 결과, 동일한 반응 공간 내에서 서로 막질이 다른 제1 부분(171)과 제2 부분(172)을 형성할 수 있어, 공정 수를 보다 간소화할 수 있다.
도 8을 참조하면, 제2 절연막(170)을 식각하여 제2 절연막(170)을 관통하는 리세스(R)가 형성될 수 있다. 이 경우, 제1 하부 도전 패턴(111) 상에 형성된 식각 정지막(190), 배리어 유전막(180) 및 캡핑막(140)이 순차적으로 식각됨으로써 제1 하부 도전 패턴(111)의 상면(111a)이 노출될 수 있다.
또한, 식각 정지막(190)의 측면의 일부 및 배리어 유전막(180)의 일부가 리세스(R)에 노출될 수 있다.
도 8에는 리세스(R)의 측벽에 노출된 배리어 유전막(180)이 식각되지 않는 것으로 도시하였지만, 리세스(R)의 측벽에 노출된 배리어 유전막(180)은 리세스(R) 형성 과정에서 일부가 식각될 수 있다.
또한, 도 8에는 제1 하부 도전 패턴(111) 상에 형성된 캡핑막(140)이 리세스(R) 형성 공정에서 식각되는 것으로 도시되어 있지만, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다. 즉, 다른 몇몇 실시예에서, 캡핑막(140)은 리세스(R) 형성 공정에서 식각되지 않을 수도 있다.
이어서, 도 2를 참조하면, 리세스(R)의 바닥면, 측벽(R1_S, R2_S, R3_S) 및 제2 절연막(170)의 상면 상에 상부 배리어막(102)이 형성될 수 있다. 상부 배리어막(102)은 컨포말하게 형성될 수 있지만, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다.
리세스(R)를 채우도록 상부 배리어막(102) 상에 비아 금속층(120)이 형성될 수 있다. 또한, 제2 절연막(170)의 상면 상에 형성된 상부 배리어막(102) 및 비아 금속층(120) 상에 제1 상부 도전 패턴(131)이 형성될 수 있다.
비아 금속층(120) 및 제1 상부 도전 패턴(131)은 동일한 공정에 의해 형성될 수 있다. 다만, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다. 즉, 다른 몇몇 실시예에서, 비아 금속층(120) 및 제1 상부 도전 패턴(131)은 서로 다른 공정에 의해 형성될 수도 있다.
상술한 제조 방법을 통해 도 2에 도시된 반도체 장치가 제조될 수 있다.
이하에서, 도 10을 참조하여 본 발명의 다른 몇몇 실시예에 따른 반도체 장치를 설명한다. 도 2에 도시된 반도체 장치와의 차이점을 중심으로 설명한다.
도 10은 본 발명의 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 도면으로, 도 1의 A-A 선을 따라 절단한 단면도에 대응되는 도면이다.
도 10을 참조하면, 본 발명의 몇몇 실시예에 따른 반도체 장치의 제2 및 제3 리세스(R2, R3)의 측벽(R2_S, R3_S)의 경사 프로파일은 서로 다를 수 있다. 예를 들어, 제2 리세스(R2)의 측벽(R2_S)이 제1 절연막(150)의 상면과 나란한 면과 이루는 기울기(a)는 제3 리세스(R3)의 측벽(R3_S)이 제1 절연막(150)의 상면과 나란한 면과 이루는 기울기(b)보다 클 수 있다. 다만, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다.
비아 금속층(120)의 상면의 제2 방향(Y)의 폭(W4)은 도 2에 도시된 비아 금속층(120)의 상면의 제2 방향(Y)의 폭(W3)보다 크게 형성될 수 있다. 리세스(R)의 측벽(R3_S)의 경사 프로파일의 연장선은 제1 하부 도전 패턴(111)의 측벽의 경사 프로파일의 연장선과 일치하지 않을 수 있다.
이하에서, 도 11을 참조하여 본 발명의 다른 몇몇 실시예에 따른 반도체 장치를 설명한다. 도 2에 도시된 반도체 장치와의 차이점을 중심으로 설명한다.
도 11은 본 발명의 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 도면으로, 도 1의 A-A 선을 따라 절단한 단면도에 대응되는 도면이다.
도 11을 참조하면, 본 발명의 다른 몇몇 실시예에 따른 반도체 장치는 제1 하부 도전 패턴(111)의 상면(111a)과 비아 금속층(220)의 하면(120a) 사이에 캡핑막(140)이 배치될 수 있다. 즉, 캡핑막(140)은 리세스(R)의 바닥면에 의해 노출될 수 있다.
리세스(R)의 바닥면, 측벽(R1_S, R2_S, R3_S) 및 제2 절연막(170)의 상면을 따라 상부 배리어막(102)이 배치될 수 있다. 상부 배리어막(102) 상에 리세스(R)를 채우도록 비아 금속층(120)이 배치될 수 있다. 또한, 제2 절연막(170)의 상면 상에 형성된 상부 배리어막(102) 및 비아 금속층(120) 상에 제1 상부 금속층(131)이 형성될 수 있다.
이하에서, 도 12를 참조하여 본 발명의 또 다른 몇몇 실시예에 따른 반도체 장치를 설명한다. 도 2에 도시된 반도체 장치와의 차이점을 중심으로 설명한다.
도 12는 본 발명의 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 도면으로, 도 1의 A-A 선을 따라 절단한 단면도에 대응되는 도면이다.
도 12를 참조하면, 본 발명의 또 다른 몇몇 실시예에 따른 반도체 장치는 리세스(R) 형성 공정에서 배리어 유전막(180)이 식각됨으로써 상부 배리어막(102)이 층간 절연막(160)과 직접 접할 수 있다.
층간 절연막(160)의 일부는 리세스(R)의 내측을 향하여 만입되도록 배치될 수 있다. 리세스(R)의 측벽(R1_S, R2_S)에 층간 절연막(160) 및 배리어 유전막(180)의 측면이 노출될 수 있다.
제1 하부 도전 패턴(111)의 상면(111a)의 제2 방향(Y)의 폭(W1)은 비아 금속층(120)의 하면(220a)의 제2 방향(Y)의 폭(W5)과 동일하게 형성될 수 있다. 다만, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다.
제2 절연막(170)의 상면 상에 형성된 상부 배리어막(102) 및 비아 금속층(120) 상에 제1 상부 금속층(131)이 형성될 수 있다.
이하에서, 도 13을 참조하여 본 발명의 또 다른 몇몇 실시예에 따른 반도체 장치를 설명한다. 도 2에 도시된 반도체 장치와의 차이점을 중심으로 설명한다.
도 13은 본 발명의 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 도면으로, 도 1의 A-A 선을 따라 절단한 단면도에 대응되는 도면이다.
도 13을 참조하면, 본 발명의 또 다른 몇몇 실시예에 따른 반도체 장치는 리세스(R) 형성 공정에서 배리어 유전막(180) 및 층간 절연막(160)의 일부가 식각될 수 있다. 이로 인해, 리세스(R)의 측벽(R1_S, R2_S, R3_S)은 서로 동일한 경사 프로파일을 가질 수 있다.
리세스(R)의 바닥면, 측벽(R1_S, R2_S, R3_S) 및 제2 절연막(170)의 상면을 따라 상부 배리어막(102)이 배치될 수 있다. 상부 배리어막(102) 상에 리세스(R)를 채우도록 비아 금속층(120)이 배치될 수 있다. 또한, 제2 절연막(170)의 상면 상에 형성된 상부 배리어막(102) 및 비아 금속층(120) 상에 제1 상부 금속층(131)이 형성될 수 있다.
비아 금속층(120)의 하면(120a)은 도 2에 도시된 비아 금속층(120)의 하면(120a)의 제2 방향(Y)의 폭보다 크게 형성될 수 있다.
이하에서, 도 14를 참조하여 본 발명의 다른 몇몇 실시예에 따른 반도체 장치를 설명한다. 도 2에 도시된 반도체 장치와의 차이점을 중심으로 설명한다.
도 14는 본 발명의 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 도면으로, 도 1의 A-A 선을 따라 절단한 단면도에 대응되는 도면이다.
도 14를 참조하면, 층간 절연막(160)은 비아 금속층(120)과 인접한 제1 영역(161, 162) 및 제1 영역(161, 162)이 배치된 영역 이외에 배치되는 제2 영역(163, 164)을 포함할 수 있다.
제1 내지 제3 하부 도전 패턴(111, 112, 113) 각각의 상면(111a)은 층간 절연막(160)의 상면(160a)보다 하부 절연막(100)에 가깝게 형성될 수 있다.
구체적으로, 하부 절연막(100)으로부터 층간 절연막(160)의 제1 영역(161, 162)의 상면까지의 높이(h2)는 하부 절연막(100)으로부터 제1 내지 제3 하부 도전 패턴(111, 112, 113) 각각의 상면(111a)까지의 높이(h1)보다 크게 형성될 수 있다. 하부 절연막(100)으로부터 층간 절연막(160)의 제2 영역(163, 164)의 상면까지의 높이(h3)는 하부 절연막(100)으로부터 제1 내지 제3 하부 도전 패턴(111, 112, 113) 각각의 상면(111a)까지의 높이(h1)보다 크게 형성될 수 있다.
이 경우, 층간 절연막(160)은 제1 내지 제3 하부 도전 패턴(111, 112, 113) 각각의 측면의 적어도 일부를 감싸도록 형성될 수 있다.
구체적으로 도시되지는 않았으나, 도 5의 제1 절연막(150) 상부의 일부가 식각될 수 있다. 이로 인해, 제1 절연막(150)의 상면은 제1 내지 제3 하부 도전 패턴(111, 112, 113)의 각각의 상면(111a)보다 하부 절연막(100)에 가깝게 형성될 수 있다.
층간 절연막(160)의 제2 영역(163, 164)의 상면은 층간 절연막(160)의 제1 영역(161, 162)의 상면보다 하부 절연막(100)에 가깝게 형성될 수 있다.
구체적으로, 하부 절연막(100)으로부터 층간 절연막(160)의 제1 영역(161, 162)의 상면까지의 높이(h2)는 하부 절연막(100)으로부터 층간 절연막(160)의 제2 영역(163, 164)의 상면까지의 높이(h3)보다 크게 형성될 수 있다.
이하에서, 도 15 내지 도 19를 참조하여 본 발명의 또 다른 몇몇 실시예에 따른 반도체 장치를 설명한다. 도 2 및 도 10 내지 도 14에 도시된 반도체 장치와의 차이점을 중심으로 설명한다.
도 14는 본 발명의 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 도면으로, 도 1의 A-A 선을 따라 절단한 단면도에 대응되는 도면이다. 도 15는 본 발명의 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 도면으로, 도 1의 A-A 선을 따라 절단한 단면도에 대응되는 도면이다. 도 16은 본 발명의 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 도면으로, 도 1의 A-A 선을 따라 절단한 단면도에 대응되는 도면이다. 도 17은 본 발명의 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 도면으로, 도 1의 A-A 선을 따라 절단한 단면도에 대응되는 도면이다. 도 18은 본 발명의 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 도면으로, 도 1의 A-A 선을 따라 절단한 단면도에 대응되는 도면이다. 도 19는 본 발명의 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 도면으로, 도 1의 A-A 선을 따라 절단한 단면도에 대응되는 도면이다.
도 14 내지 도 19를 참조하면, 본 발명의 몇몇 실시예에 따른 반도체 장치의 하부 도전 패턴(111, 112, 113)은 하부 금속층(110)을 식각하는 방식에 의해 형성될 수 있다.
이 경우, 구리(Cu) 이외의 금속을 하부 절연막(100) 상에 형성하여 하부 금속층(110)을 형성할 수 있다. 제1 내지 제3 하부 도전 패턴(111, 112, 113) 각각은 예를 들어, 은(Ag), 텅스텐(W), 코발트(Co), 탄탈륨(Ta), 인듐(In), 주석(Sn), 아연(Zn), 망간(Mn), 티타늄(Ti), 마그네슘(Mg), 크롬(Cr), 게르마늄(Ge), 스트론튬(Sr), 백금(Pt), 마그네슘(Mg), 알루미늄(Al), 망간(Mn), 몰리브덴(Mo), 루테륨(Ru) 또는 지르코늄(Zr) 중의 적어도 하나를 포함할 수도 있다. 다만, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다.
구체적으로, 도시되지는 않았으나, 하부 절연막(100) 상의 하부 금속층(110)을 식각하여 리세스를 형성한다. 이후, 리세스 내에 제1 절연막(150)을 형성한다. 이에 따라, 하부 금속층(110)의 각각의 도전 패턴(111, 112, 113)의 상면의 폭은 하면의 폭보다 작을 수 있다.
이상 첨부된 도면을 참조하여 본 발명의 기술적 사상에 따른 실시예들을 설명하였으나, 본 발명은 상기 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 제조될 수 있으며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명의 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
100: 하부 절연막 110: 제1 하부 금속층
120: 비아 금속층 131: 제1 상부 금속층
140: 캡핑막 150: 제1 절연막
160: 층간 절연막 170: 제2 절연막
171: 제1 부분 172: 제2 부분
180: 배리어 유전막 190: 식각 정지막
R: 리세스

Claims (10)

  1. 제1 절연막 내에 서로 이격 배치되는 제1 내지 제3 도전 패턴을 포함하는 하부 금속층;
    상기 제1 절연막 상에서, 상기 제1 및 제2 도전 패턴 사이 및 상기 제2 및 제3 도전 패턴 사이에 각각 이격 배치되는 제1 및 제2 층간 절연막;
    상기 하부 금속층 상에 형성된 리세스의 내부에 배치되고, 상기 하부 금속층과 전기적으로 연결되는 비아 금속층; 및
    상기 비아 금속층의 측면을 감싸고, 상기 제1 및 제2 층간 절연막 사이의 오목부 상에 형성된 제1 부분 및 상기 제1 부분 상에 형성된 제2 부분을 가지는 제2 절연막을 포함하되,
    상기 제1 부분의 탄소 농도는 상기 제2 부분의 탄소 농도보다 높은 반도체 장치.
  2. 제 1항에 있어서,
    상기 리세스는 상기 제1 및 제2 층간 절연막의 프로파일을 따라 형성된 제1 리세스, 상기 제1 리세스에 연장되고 상기 제1 부분을 관통하는 제2 리세스 및 상기 제2 리세스에 연장되고 상기 제2 부분을 관통하는 제3 리세스를 포함하는 반도체 장치.
  3. 제 2항에 있어서,
    상기 제1 및 제2 리세스의 측벽의 프로파일은 서로 다른 반도체 장치.
  4. 제 2항에 있어서,
    상기 제2 및 제3 리세스의 측벽의 프로파일은 서로 다른 반도체 장치.
  5. 제 1항에 있어서,
    상기 제2 부분의 두께는 상기 제1 부분의 두께보다 두꺼운 반도체 장치.
  6. 제 1항에 있어서,
    상기 제1 및 제2 층간 절연막 상에 배치되는 배리어 유전막을 더 포함하고,
    상기 제2 절연막의 제1 부분은 상기 배리어 유전막 상에 배치되는 반도체 장치.
  7. 제 1항에 있어서,
    상기 층간 절연막은 상기 제1 절연막이 위치하는 방향과 반대 방향으로 볼록하게 형성되는 반도체 장치.
  8. 제 1항에 있어서,
    상기 제1 부분에는 공극이 형성되지 않는 반도체 장치.
  9. 제1 절연막 내에 배치되는 하부 금속층;
    상기 하부 금속층이 형성되지 않은 상기 제1 절연막 상에 선택적으로 형성된 층간 절연막;
    상기 하부 금속층 상에 배치되고, 상기 하부 금속층과 전기적으로 연결되는 비아 금속층; 및
    상기 비아 금속층의 측면을 감싸고, 상기 층간 절연막 상에 제1 탄소 농도를 갖도록 형성된 제1 부분 및 상기 제1 부분 상에 상기 제1 탄소 농도보다 낮은 제2 탄소 농도를 갖도록 형성된 제2 부분을 포함하는 제2 절연막을 포함하는 반도체 장치.
  10. 제 9항에 있어서,
    상기 비아 금속층은 상기 하부 금속층 상에 형성된 리세스의 내부에 배치되고,
    상기 리세스는 상기 층간 절연막의 프로파일을 따라 형성된 제1 리세스, 상기 제1 리세스에 연장되고 상기 제1 부분을 관통하는 제2 리세스 및 상기 제2 리세스에 연장되고 상기 제2 부분을 관통하는 제3 리세스를 포함하고,
    상기 제1 및 제2 리세스의 측벽의 프로파일은 서로 다른 반도체 장치.
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