KR20230034702A - Display device - Google Patents

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KR20230034702A
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권회용
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Abstract

A display device, according to one embodiment of the present invention, comprises: a lower substrate which is divided into a display area and a non-display area and comprises a transparent conductive oxide or oxide semiconductor; a plurality of transistors and a plurality of light emitting elements which are placed on a plurality of sub pixels on the lower substrate; and a metallic layer which is placed between the lower substrate and the plurality of transistors. Herein, the lower substrate is overlapped with the metallic layer and may contain a plurality of first patterns in contact with the metallic layer. Accordingly, the display device of the present invention uses a transparent conductive oxide layer and an oxide semiconductor layer as a substrate to easily control vapor permeance and improve the flexibility of the display device. In addition, by forming a pattern on the lower substrate, the display device may minimize parasitic capacitance compared to a case of using a transparent conductive oxide layer as a front surface.

Description

표시 장치{DISPLAY DEVICE}Display device {DISPLAY DEVICE}

본 발명은 표시 장치에 관한 것으로서, 보다 상세하게는 플라스틱 기판을 사용하지 않아 투습 특성이 개선되고, 기생 커패시턴스가 감소된 표시 장치에 관한 것이다.The present invention relates to a display device, and more particularly, to a display device in which moisture permeability is improved and parasitic capacitance is reduced because a plastic substrate is not used.

컴퓨터의 모니터나 TV, 핸드폰 등에 사용되는 표시 장치에는 스스로 광을 발광하는 유기 발광 표시 장치(Organic Light Emitting Display; OLED) 등과 별도의 광원을 필요로 하는 액정 표시 장치(Liquid Crystal Display; LCD)등이 있다.Display devices used in computer monitors, TVs, mobile phones, etc. include Organic Light Emitting Displays (OLEDs) that emit light by themselves, and Liquid Crystal Displays (LCDs) that require a separate light source. there is.

표시 장치는 컴퓨터의 모니터 및 TV 뿐만 아니라 개인 휴대 기기까지 그 적용 범위가 다양해지고 있으며, 넓은 표시 면적을 가지면서도 감소된 부피 및 무게를 갖는 표시 장치에 대한 연구가 진행되고 있다.The range of applications of display devices is diversifying from computer monitors and TVs to personal portable devices, and research into display devices having a reduced volume and weight while having a large display area is being conducted.

또한, 최근에는 플렉서블(flexible) 소재인 플라스틱 등과 같이 유연성 있는 기판에 표시 소자, 배선 등을 형성하여, 접거나 돌돌 말아도 화상 표시가 가능하게 제조되는 플렉서블 표시 장치가 차세대 표시 장치로 주목받고 있다. In addition, recently, a flexible display device capable of displaying an image even when folded or rolled by forming display elements and wires on a flexible substrate such as plastic, which is a flexible material, is attracting attention as a next-generation display device.

본 발명이 해결하고자 하는 과제는 플라스틱 기판 대신 투명 전도성 산화물층과 산화물 반도체층 중 하나를 사용하여 매우 얇은 두께의 기판을 가지는 표시 장치를 제공하는 것이다.An object to be solved by the present invention is to provide a display device having a very thin substrate using one of a transparent conductive oxide layer and an oxide semiconductor layer instead of a plastic substrate.

본 발명이 해결하고자 하는 다른 과제는 수분 및 산소의 투습을 최소화한 표시 장치를 제공하는 것이다.Another problem to be solved by the present invention is to provide a display device that minimizes the permeation of moisture and oxygen.

본 발명이 해결하고자 하는 또 다른 과제는 플라스틱 기판을 제거하여 공정을 단순화하고, 제조 비용 절감이 가능한 표시 장치를 제공하는 것이다.Another problem to be solved by the present invention is to provide a display device capable of simplifying a process by removing a plastic substrate and reducing manufacturing costs.

본 발명이 해결하고자 하는 또 다른 과제는 투명 전도성 산화물층을 기판으로 이용함에 따라 발생하는 기생 커패시턴스를 최소화하는 표시 장치를 제공하는 것이다. Another problem to be solved by the present invention is to provide a display device that minimizes parasitic capacitance generated by using a transparent conductive oxide layer as a substrate.

본 발명의 과제들은 이상에서 언급한 과제들로 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.The tasks of the present invention are not limited to the tasks mentioned above, and other tasks not mentioned will be clearly understood by those skilled in the art from the following description.

전술한 바와 같은 과제를 해결하기 위하여 본 발명의 일 실시예에 따른 표시 장치는 복수의 서브 화소를 포함하는 표시 영역 및 비표시 영역을 포함하고, 투명 전도성 산화물 또는 산화물 반도체로 이루어진 하부 기판, 하부 기판 상에서 복수의 서브 화소에 배치된 복수의 트랜지스터, 복수의 발광 소자 및 하부 기판과 복수의 트랜지스터 사이에 배치된 금속층을 포함하며, 금속층은 복수의 트랜지스터의 액티브층과 중첩하도록 배치된다. 이때, 하부 기판이 금속층과 중첩하면서 접하는 복수의 제1 패턴을 포함하도록 패터닝하여 플렉서빌리티를 확보함과 동시에 하부 기판과 다른 도전성 구성요소 간의 기생 커패시턴스를 저감할 수 있다.In order to solve the above problems, a display device according to an exemplary embodiment includes a display area including a plurality of sub-pixels and a non-display area, a lower substrate made of a transparent conductive oxide or an oxide semiconductor, and a lower substrate. It includes a plurality of transistors disposed in a plurality of sub-pixels, a plurality of light emitting elements, and a metal layer disposed between a lower substrate and the plurality of transistors, wherein the metal layer is disposed to overlap the active layer of the plurality of transistors. In this case, the lower substrate may be patterned to include a plurality of first patterns overlapping and contacting the metal layer to secure flexibility and reduce parasitic capacitance between the lower substrate and other conductive components.

전술한 바와 같은 과제를 해결하기 위하여 본 발명의 다른 실시예에 따른 표시 장치는 금속층이 금속층과 동일 층상에 배치되는 신호 배선을 더 포함하고, 하부 기판이 복수의 제1 패턴에 신호 배선과 중첩하면서 접하는 복수의 제2 패턴을 더 포함한다. 따라서, 하부 기판의 면적을 보다 증가시킬 수 있어, LLO 공정이 보다 용이해짐과 동시에 하부 기판과 다른 도전성 구성요소 간의 기생 커패시턴스 발생을 저감할 수 있다.In order to solve the above problems, the display device according to another embodiment of the present invention further includes signal wires disposed on the same layer as the metal layer, and the lower substrate overlaps the signal wires on the plurality of first patterns. It further includes a plurality of second patterns in contact. Therefore, the area of the lower substrate can be further increased, making the LLO process easier and at the same time reducing parasitic capacitance between the lower substrate and other conductive components.

기타 실시예의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.Other embodiment specifics are included in the detailed description and drawings.

본 발명은 투명 전도성 산화물층 및 산화물 반도체층을 표시 장치의 기판으로 사용하여 투습도를 용이하게 제어할 수 있다. According to the present invention, moisture permeability can be easily controlled by using the transparent conductive oxide layer and the oxide semiconductor layer as substrates of a display device.

본 발명은 박막의 투명 전도성 산화물층 및 산화물 반도체층을 표시 장치의 기판으로 사용하여 표시 장치의 플렉서빌리티를 향상시킬 수 있다. According to the present invention, flexibility of a display device may be improved by using a thin transparent conductive oxide layer and an oxide semiconductor layer as a substrate of the display device.

본 발명은 박막의 투명 전도성 산화물층 및 산화물 반도체층을 표시 장치의 기판으로 사용하여 표시 장치를 구부리거나 돌돌 말 때 발생하는 응력을 완화하고, 표시 장치의 크랙을 저감할 수 있다. The present invention uses the thin transparent conductive oxide layer and the oxide semiconductor layer as substrates of a display device to relieve stress generated when the display device is bent or rolled, and to reduce cracks in the display device.

본 발명은 투명 전도성 산화물층 및 산화물 반도체층을 표시 장치의 기판으로 사용하여 표시 장치의 구조를 간소화하고, 제조 비용을 절감할 수 있다.According to the present invention, the structure of the display device can be simplified and the manufacturing cost can be reduced by using the transparent conductive oxide layer and the oxide semiconductor layer as substrates of the display device.

본 발명은 투명 전도성 산화물층 및 산화물 반도체층을 표시 장치의 기판으로 사용하여 기판에서 정전기 발생을 저감할 수 있고, 표시 품질을 향상시킬 수 있다.According to the present invention, generation of static electricity can be reduced and display quality can be improved by using the transparent conductive oxide layer and the oxide semiconductor layer as substrates of a display device.

본 발명은 표시 장치의 기판을 진공 환경에서 증착 공정으로 제조할 수 있어, 기판 제조 시간을 단축할 수 있고, 기판에 이물이 형성되는 것 및 이로 인한 불량을 최소화할 수 있다. According to the present invention, a substrate of a display device can be manufactured by a deposition process in a vacuum environment, thereby reducing a substrate manufacturing time and minimizing the formation of foreign substances on the substrate and resulting defects.

본 발명은 투명 전도성 산화물층 및 산화물 반도체층을 표시 장치의 기판에 패턴을 형성함으로써, 투명 전도성 산화물층을 전면으로 사용하는 경우와 비교하여 기생 커패시턴스를 최소화할 수 있다. According to the present invention, parasitic capacitance can be minimized compared to the case where the transparent conductive oxide layer is used as the entire surface by forming a pattern on the substrate of the display device with the transparent conductive oxide layer and the oxide semiconductor layer.

본 발명은 복수의 패드와 중첩하게 상부 기판을 배치함에 따라 강건 구조를 획득하고 링크 배선이 배치되는 영역의 크랙을 개선할 수 있다.According to the present invention, by arranging the upper substrate to overlap a plurality of pads, a robust structure can be obtained and cracks can be reduced in an area where link wires are disposed.

본 발명에 따른 효과는 이상에서 예시된 내용에 의해 제한되지 않으며, 더욱 다양한 효과들이 본 발명 내에 포함되어 있다.Effects according to the present invention are not limited by the contents exemplified above, and more various effects are included in the present invention.

도 1은 본 발명의 일 실시예에 따른 표시 장치의 평면도이다.
도 2는 본 발명의 일 실시예에 따른 표시 장치의 서브 화소의 회로도이다.
도 3은 본 발명의 일 실시예에 따른 표시 장치의 확대 평면도이다.
도 4는 도 3의 IV-IV'에 따른 단면도이다.
도 5는 도 3의 적색 서브 화소의 하부 기판에 대한 확대 평면도이다.
도 6은 본 발명의 다른 실시예에 따른 표시 장치의 확대 평면도이다.
도 7은 도 6의 VII-VII'에 따른 단면도이다.
도 8은 도 6의 적색 서브 화소의 하부 기판에 대한 확대 평면도이다.
도 9는 본 발명의 또 다른 실시예에 따른 표시 장치의 확대 평면도이다.
도 10은 도 9의 X-X'에 따른 단면도이다.
도 11은 도 9의 적색 서브 화소의 하부 기판에 대한 확대 평면도이다.
도 12는 본 발명의 또 다른 실시예에 따른 표시 장치의 확대 평면도이다.
도 13은 도 12의 XIII-XIII'에 따른 단면도이다.
도 14는 도 12의 적색 서브 화소의 하부 기판에 대한 확대 평면도이다.
도 15는 본 발명의 또 다른 실시예에 따른 표시 장치의 패드 및 링크 배선의 평면도이다.
도 16은 본 발명의 또 다른 실시예에 따른 표시 장치의 개략적인 단면도이다.
도 17a 내지 도 17c는 본 발명의 또 다른 실시예에 따른 표시 장치 게이트 구동부의 평면도이다.
도 18은 도 17c의 XVIII-XVIII'에 따른 단면도이다.1 is a plan view of a display device according to an exemplary embodiment of the present invention.
2 is a circuit diagram of a sub-pixel of a display device according to an exemplary embodiment of the present invention.
3 is an enlarged plan view of a display device according to an exemplary embodiment of the present invention.
FIG. 4 is a cross-sectional view taken along IV-IV′ of FIG. 3 .
FIG. 5 is an enlarged plan view of a lower substrate of the red sub-pixel of FIG. 3 .
6 is an enlarged plan view of a display device according to another exemplary embodiment of the present invention.
FIG. 7 is a cross-sectional view along line VII-VII' of FIG. 6;
8 is an enlarged plan view of a lower substrate of the red sub-pixel of FIG. 6 .
9 is an enlarged plan view of a display device according to another exemplary embodiment of the present invention.
10 is a cross-sectional view along XX' of FIG. 9;
FIG. 11 is an enlarged plan view of a lower substrate of a red sub-pixel of FIG. 9 .
12 is an enlarged plan view of a display device according to another exemplary embodiment of the present invention.
Fig. 13 is a cross-sectional view taken along line XIII-XIII' in Fig. 12;
FIG. 14 is an enlarged plan view of a lower substrate of the red sub-pixel of FIG. 12 .
15 is a plan view of pads and link wires of a display device according to another exemplary embodiment of the present invention.
16 is a schematic cross-sectional view of a display device according to another exemplary embodiment of the present invention.
17A to 17C are plan views of a gate driver of a display device according to another exemplary embodiment of the present invention.
Fig. 18 is a sectional view along XVIII-XVIII' in Fig. 17c;

본 발명의 이점 및 특징, 그리고, 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나, 본 발명은 이하에서 개시되는 실시예들에 제한되는 것이 아니라 서로 다른 다양한 형상으로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다.The advantages and features of the present invention, and how to achieve them, will become clear with reference to the embodiments described below in detail in conjunction with the accompanying drawings. However, the present invention is not limited to the embodiments disclosed below, but will be implemented in a variety of different shapes, only these embodiments make the disclosure of the present invention complete, and common knowledge in the art to which the present invention pertains. It is provided to completely inform the person who has the scope of the invention, and the present invention is only defined by the scope of the claims.

본 발명의 실시예를 설명하기 위한 도면에 개시된 형상, 면적, 비율, 각도, 개수 등은 예시적인 것이므로 본 발명이 도시된 사항에 제한되는 것은 아니다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다. 또한, 본 발명을 설명함에 있어서, 관련된 공지 기술에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우 그 상세한 설명은 생략한다. 본 발명 상에서 언급된 '포함한다', '갖는다', '이루어진다' 등이 사용되는 경우 '~만'이 사용되지 않는 이상 다른 부분이 추가될 수 있다. 구성 요소를 단수로 표현한 경우에 특별히 명시적인 기재 사항이 없는 한 복수를 포함하는 경우를 포함한다.The shapes, areas, ratios, angles, numbers, etc. disclosed in the drawings for explaining the embodiments of the present invention are illustrative, and the present invention is not limited thereto. Like reference numbers designate like elements throughout the specification. In addition, in describing the present invention, if it is determined that a detailed description of related known technologies may unnecessarily obscure the subject matter of the present invention, the detailed description will be omitted. When 'includes', 'has', 'consists', etc. mentioned in the present invention is used, other parts may be added unless 'only' is used. In the case where a component is expressed in the singular, the case including the plural is included unless otherwise explicitly stated.

구성 요소를 해석함에 있어서, 별도의 명시적 기재가 없더라도 오차 범위를 포함하는 것으로 해석한다. In interpreting the components, even if there is no separate explicit description, it is interpreted as including the error range.

위치 관계에 대한 설명일 경우, 예를 들어, '~상에', '~상부에', '~하부에', '~옆에' 등으로 두 부분의 위치 관계가 설명되는 경우, '바로' 또는 '직접'이 사용되지 않는 이상 두 부분 사이에 하나 이상의 다른 부분이 위치할 수도 있다.In the case of a description of a positional relationship, for example, 'on top of', 'on top of', 'at the bottom of', 'next to', etc. Or, unless 'directly' is used, one or more other parts may be located between the two parts.

소자 또는 층이 다른 소자 또는 층 "위 (on)"로 지칭되는 것은 다른 소자 바로 위에 또는 중간에 다른 층 또는 다른 소자를 개재한 경우를 모두 포함한다.When an element or layer is referred to as “on” another element or layer, it includes all cases where another element or layer is directly on top of another element or another layer or other element intervenes therebetween.

또한 제 1, 제 2 등이 다양한 구성 요소들을 서술하기 위해서 사용되나, 이들 구성 요소들은 이들 용어에 의해 제한되지 않는다. 이들 용어들은 단지 하나의 구성 요소를 다른 구성 요소와 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제 1 구성 요소는 본 발명의 기술적 사상 내에서 제 2 구성 요소일 수도 있다.In addition, although first, second, etc. are used to describe various components, these components are not limited by these terms. These terms are only used to distinguish one component from another. Therefore, the first component mentioned below may also be the second component within the technical spirit of the present invention.

명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.Like reference numbers designate like elements throughout the specification.

도면에서 나타난 각 구성의 면적 및 두께는 설명의 편의를 위해 도시된 것이며, 본 발명이 도시된 구성의 면적 및 두께에 반드시 한정되는 것은 아니다.The area and thickness of each component shown in the drawings is shown for convenience of description, and the present invention is not necessarily limited to the area and thickness of the illustrated component.

본 발명의 여러 실시예들의 각각 특징들이 부분적으로 또는 전체적으로 서로 결합 또는 조합 가능하고, 기술적으로 다양한 연동 및 구동이 가능하며, 각 실시예들이 서로에 대하여 독립적으로 실시 가능할 수도 있고 연관 관계로 함께 실시할 수도 있다.Each feature of the various embodiments of the present invention can be partially or entirely combined or combined with each other, technically various interlocking and driving are possible, and each embodiment can be implemented independently of each other or can be implemented together in a related relationship. may be

이하에서는 첨부된 도면을 참조하여 본 발명의 다양한 실시예들을 상세히 설명한다.Hereinafter, various embodiments of the present invention will be described in detail with reference to the accompanying drawings.

도 1은 본 발명의 일 실시예에 따른 표시 장치의 평면도이다. 도 1에서는 설명의 편의를 위해 표시 장치(100)의 다양한 구성 요소 중 하부 기판(110), 복수의 플렉서블 필름(160) 및 복수의 인쇄 회로 기판(170)만을 도시하였다. 1 is a plan view of a display device according to an exemplary embodiment of the present invention. In FIG. 1 , only the lower substrate 110 , the plurality of flexible films 160 , and the plurality of printed circuit boards 170 among various components of the display device 100 are illustrated for convenience of description.

도 1을 참조하면, 하부 기판(110)은 표시 장치(100)의 다른 구성 요소를 지지하기 위한 지지 부재이다. 도 1에서는 하부 기판(110)이 단일 패턴인 것으로 도시되었으나, 이는 설명의 편의를 위한 것이며, 하부 기판(110)은 복수의 패턴으로 이루어진다. 즉, 서로 이격된 복수의 패턴이 표시 장치(100)의 다른 구성요소를 지지하도록 배치될 수 있다. 복수의 패턴에 대한 보다 상세한 설명은 도 3 및 도 4를 참조하여 상세히 설명한다.Referring to FIG. 1 , the lower substrate 110 is a support member for supporting other components of the display device 100 . In FIG. 1 , the lower substrate 110 is illustrated as having a single pattern, but this is for convenience of explanation, and the lower substrate 110 includes a plurality of patterns. That is, a plurality of patterns spaced apart from each other may be arranged to support other components of the display device 100 . A more detailed description of the plurality of patterns will be described in detail with reference to FIGS. 3 and 4 .

하부 기판(110)은 투명 전도성 산화물과 산화물 반도체 중 어느 하나로 이루어질 수 있다. 예를 들어, 하부 기판(110)은 인듐 주석 산화물(Indium Tin Oxide; ITO), 인듐 아연 산화물(Indium Zinc Oxide; IZO), 인듐 주석 아연 산화물(Indium Zinc Tin Oxide; ITZO) 등과 같은 투명 전도성 산화물(Transparent Conducting Oxide; TCO)로 이루어질 수 있다.The lower substrate 110 may be formed of any one of a transparent conductive oxide and an oxide semiconductor. For example, the lower substrate 110 may include a transparent conductive oxide (such as indium tin oxide (ITO), indium zinc oxide (IZO), or indium tin zinc oxide (ITZO)). Transparent Conducting Oxide; TCO).

또한, 하부 기판(110)은 인듐(In) 및 갈륨(Ga)으로 이루어진 산화물 반도체 물질, 예를 들어, 인듐 갈륨 아연 산화물(Indium Gallium Zinc Oxide; IGZO, 인듐 갈륨 산화물(Indium Gallium Oxide; IGO), 인듐 주석 아연 산화물(Indium Tin Zin Oxide; ITZO) 등의 투명한 산화물 반도체로 이루어질 수 있다. 다만, 투명 전도성 산화물 및 산화물 반도체의 물질 종류는 예시적인 것으로, 본 명세서에 기재되지 않은 다른 투명 전도성 산화물 및 산화물 반도체 물질로 제1 기판(110)을 형성할 수 있으며, 이에 제한되지 않는다. In addition, the lower substrate 110 may be an oxide semiconductor material made of indium (In) and gallium (Ga), for example, indium gallium zinc oxide (IGZO), indium gallium oxide (IGO), It may be made of a transparent oxide semiconductor such as indium tin zinc oxide (ITZO), etc. However, the types of materials of the transparent conductive oxide and oxide semiconductor are exemplary, and other transparent conductive oxides and oxides not described herein. The first substrate 110 may be formed of a semiconductor material, but is not limited thereto.

한편, 하부 기판(110)은 투명 전도성 산화물 또는 산화물 반도체를 매우 얇은 두께로 증착하여 형성할 수 있다. 이에, 하부 기판(110)은 매우 얇은 두께로 형성됨에 따라 플렉서빌리티(flexibility)를 가질 수 있다. 그리고 플렉서빌리티를 갖는 하부 기판(110)을 포함하는 표시 장치(100)의 경우, 접거나 돌돌 말아도 화상 표시를 할 수 있는 플렉서블한 표시 장치(100)로 구현될 수 있다. 예를 들어, 표시 장치(100)가 폴더블 표시 장치인 경우, 폴딩 축을 중심으로 하부 기판(110)을 접거나 펼칠 수 있다. 다른 예를 들어, 표시 장치(100)가 롤러블 표시 장치인 경우, 표시 장치를 롤러에 돌돌 말아 보관할 수 있다. 따라서, 본 발명의 일 실시예에 따른 표시 장치(100)는 플렉서빌리티를 갖는 하부 기판(110)을 사용하여 폴더블 표시 장치 또는 롤러블 표시 장치와 같이 플렉서블한 표시 장치(100)로 구현될 수 있다. Meanwhile, the lower substrate 110 may be formed by depositing a transparent conductive oxide or oxide semiconductor to a very thin thickness. Accordingly, since the lower substrate 110 is formed to have a very thin thickness, it may have flexibility. In the case of the display device 100 including the lower substrate 110 having flexibility, it can be implemented as a flexible display device 100 capable of displaying images even when folded or rolled. For example, when the display device 100 is a foldable display device, the lower substrate 110 may be folded or unfolded around a folding axis. For another example, when the display device 100 is a rollable display device, the display device may be rolled around a roller and stored. Accordingly, the display device 100 according to an exemplary embodiment of the present invention may be implemented as a flexible display device 100 such as a foldable display device or a rollable display device by using the lower substrate 110 having flexibility. can

또한, 본 발명의 일 실시예에 따른 표시 장치(100)는 투명 전도성 산화물 또는 산화물 반도체로 형성된 하부 기판(110)을 사용하여, LLO(Laser Lift Off) 공정을 수행할 수 있다. LLO 공정은 표시 장치(100)의 제조 과정에서 하부 기판(110) 아래의 임시 기판과 하부 기판(110)을 레이저를 사용하여 분리하는 공정을 의미한다. 이에, 하부 기판(110)은 보다 용이한 LLO 공정을 위한 층이라는 점에서, 기능성 박막, 기능성 박막층, 기능성 기판 등으로 지칭될 수도 있다. LLO 공정에 대한 보다 상세한 설명은 후술하기로 한다. In addition, the display device 100 according to an embodiment of the present invention may perform a laser lift off (LLO) process using the lower substrate 110 formed of a transparent conductive oxide or oxide semiconductor. The LLO process refers to a process of separating a temporary substrate under the lower substrate 110 and the lower substrate 110 using a laser during the manufacturing process of the display device 100 . Accordingly, since the lower substrate 110 is a layer for an easier LLO process, it may be referred to as a functional thin film, a functional thin film layer, or a functional substrate. A more detailed description of the LLO process will be described later.

표시 장치(100)는 표시 영역(AA) 및 비표시 영역(NA)을 포함한다. The display device 100 includes a display area AA and a non-display area NA.

표시 영역(AA)은 영상을 표시하는 영역이다. 표시 영역(AA)에는 영상을 표시하기 위해, 복수의 서브 화소로 이루어진 화소부가 배치될 수 있다. 예를 들어, 화소부는 발광 소자 및 구동 회로를 포함하는 복수의 서브 화소로 이루어져 영상을 표시할 수 있다. The display area AA is an area for displaying an image. A pixel unit including a plurality of sub-pixels may be disposed in the display area AA to display an image. For example, the pixel unit may display an image by including a plurality of sub-pixels including a light emitting element and a driving circuit.

비표시 영역(NA)은 영상이 표시되지 않는 영역으로, 표시 영역(AA)에 배치된 서브 화소를 구동하기 위한 다양한 배선, 구동 IC 등이 배치되는 영역이다. 예를 들어, 비표시 영역(NA)에는 게이트 드라이버 IC, 데이터 드라이버 IC와 같은 다양한 구동 IC 등이 배치될 수 있다.The non-display area NA is an area in which an image is not displayed, and is an area where various wirings, driving ICs, and the like for driving sub-pixels disposed in the display area AA are disposed. For example, various driving ICs such as gate driver ICs and data driver ICs may be disposed in the non-display area NA.

하부 기판(110)의 일단에 복수의 플렉서블 필름(160)이 배치된다. 하부 기판(110)의 일단에 복수의 플렉서블 필름(160)이 전기적으로 연결된다. 복수의 플렉서블 필름(160)은 연성을 가진 베이스 필름에 각종 부품이 배치되어 표시 영역(AA)의 복수의 서브 화소로 신호를 공급하기 위한 필름이다. 복수의 플렉서블 필름(160)은 비표시 영역(NA)에 일단이 배치되어 데이터 전압 등을 표시 영역(AA)의 복수의 서브 화소로 공급할 수 있다. 한편, 도 1에서는 복수의 플렉서블 필름(160)이 4개인 것으로 도시하였으나, 복수의 플렉서블 필름(160)의 개수는 설계에 따라 다양하게 변경될 수 있으며, 이에 제한되는 것은 아니다.A plurality of flexible films 160 are disposed on one end of the lower substrate 110 . A plurality of flexible films 160 are electrically connected to one end of the lower substrate 110 . The plurality of flexible films 160 is a film for supplying signals to a plurality of sub-pixels of the display area AA by disposing various components on a flexible base film. The plurality of flexible films 160 may have one end disposed in the non-display area NA to supply data voltages and the like to the plurality of sub-pixels in the display area AA. Meanwhile, although FIG. 1 shows four flexible films 160, the number of flexible films 160 may be variously changed according to design, but is not limited thereto.

한편, 복수의 플렉서블 필름(160)에는 게이트 드라이버 IC, 데이터 드라이버 IC와 같은 구동 IC가 배치될 수 있다. 구동 IC는 영상을 표시하기 위한 데이터와 이를 처리하기 위한 구동 신호를 처리하는 부품이다. 구동 IC는 실장되는 방식에 따라 칩 온 글래스(Chip On Glass; COG), 칩 온 필름(Chip On Film; COF), 테이프 캐리어 패키지(Tape Carrier Package; TCP) 등의 방식으로 배치될 수 있다. 본 명세서에서는 설명의 편의를 위해 구동 IC가 복수의 플렉서블 필름(160) 상에 실장된 칩 온 필름 방식인 것으로 설명하였으나, 이에 제한되는 것은 아니다.Meanwhile, driving ICs such as gate driver ICs and data driver ICs may be disposed on the plurality of flexible films 160 . The driving IC is a component that processes data for displaying an image and a driving signal for processing the data. The driving IC may be disposed in a manner such as a chip on glass (COG), a chip on film (COF), or a tape carrier package (TCP) depending on a mounting method. In this specification, for convenience of description, it has been described that the driving IC is a chip-on-film type mounted on a plurality of flexible films 160, but is not limited thereto.

인쇄 회로 기판(170)은 복수의 플렉서블 필름(160)과 연결된다. 인쇄 회로 기판(170)은 구동 IC에 신호를 공급하는 부품이다. 인쇄 회로 기판(170)에는 구동 신호, 데이터 전압 등과 같은 다양한 구동 신호를 구동 IC로 공급하기 위한 각종 부품이 배치될 수 있다. 한편, 도 1에서는 인쇄 회로 기판(170)이 2개인 것으로 도시하였으나, 인쇄 회로 기판(170)의 개수는 설계에 따라 다양하게 변경될 수 있으며, 이에 제한되지 않는다.The printed circuit board 170 is connected to the plurality of flexible films 160 . The printed circuit board 170 is a component that supplies signals to the driving IC. Various parts for supplying various driving signals, such as driving signals and data voltages, to the driving IC may be disposed on the printed circuit board 170 . Meanwhile, although FIG. 1 shows two printed circuit boards 170, the number of printed circuit boards 170 may be variously changed according to design, but is not limited thereto.

표시 영역(AA)에는 앞서 언급하였듯이, 화소부가 배치될 수 있다. 화소부는 복수의 서브 화소를 포함하여 영상을 표시하는 구성이다. 화소부의 복수의 서브 화소는 표시 영역(AA)을 구성하는 최소 단위로, 복수의 서브 화소 각각에는 발광 소자 및 구동 회로가 배치될 수 있다. 예를 들어, 복수의 서브 화소 각각의 발광 소자는 애노드, 유기 발광층 및 캐소드를 포함하는 유기 발광 소자나 N형 및 P형 반도체층과 발광층을 포함하는 LED 등을 포함할 수 있으나, 이에 제한되는 것은 아니다. 그리고 복수의 서브 화소를 구동하기 위한 구동 회로는 박막 트랜지스터, 스토리지 커패시터와 같은 구동 소자 등을 포함할 수 있으나, 이에 제한되지 않는다. 이하에서는 설명의 편의를 위해, 복수의 서브 화소 각각의 발광 소자가 유기 발광 소자인 것으로 가정하여 설명하기로 하나, 이에 제한되지 않는다. As mentioned above, a pixel unit may be disposed in the display area AA. The pixel unit includes a plurality of sub-pixels to display an image. A plurality of sub-pixels of the pixel unit are a minimum unit constituting the display area AA, and a light emitting element and a driving circuit may be disposed in each of the plurality of sub-pixels. For example, the light emitting device of each of the plurality of sub-pixels may include an organic light emitting device including an anode, an organic light emitting layer, and a cathode, or an LED including an N-type and P-type semiconductor layer and a light emitting layer, but is not limited thereto. no. A driving circuit for driving a plurality of sub-pixels may include driving elements such as thin film transistors and storage capacitors, but is not limited thereto. Hereinafter, for convenience of description, it is assumed that the light emitting element of each of the plurality of sub-pixels is an organic light emitting element, but is not limited thereto.

한편, 표시 장치(100)는 발광 소자에서 발광된 빛이 방출되는 방향에 따라 탑 에미션 (top emission) 또는 바텀 에미션(bottom emission) 방식으로 구성될 수 있다. Meanwhile, the display device 100 may be configured in a top emission or bottom emission method according to a direction in which light emitted from a light emitting device is emitted.

탑 에미션 방식은 발광 소자에서 발광된 빛이 발광 소자가 배치된 하부 기판(110)의 상부로 발광되는 방식이다. 탑 에미션 방식인 경우, 발광 소자에서 발광된 빛을 하부 기판(110)의 상부로, 즉, 캐소드 측으로 진행시키기 위해, 애노드 하부에 반사층이 형성될 수 있다. The top emission method is a method in which light emitted from the light emitting device is emitted to the top of the lower substrate 110 on which the light emitting device is disposed. In the case of the top emission method, a reflective layer may be formed under the anode to propagate light emitted from the light emitting device to the upper portion of the lower substrate 110, that is, to the cathode side.

바텀 에미션 방식은 발광 소자에서 발광된 빛이 발광 소자가 배치된 하부 기판(110)의 하부로 발광되는 방식이다. 바텀 에미션 방식인 경우, 발광 소자에서 발광된 빛을 하부 기판(110)의 하부로 진행시키기 위해, 애노드는 투명 도전성 물질로만 이루어질 수 있고, 캐소드가 반사율이 높은 금속 물질로 이루어질 수 있다. The bottom emission method is a method in which light emitted from a light emitting device is emitted to a lower portion of the lower substrate 110 on which the light emitting device is disposed. In the case of the bottom emission method, the anode may be made of only a transparent conductive material, and the cathode may be made of a metal material having high reflectivity in order to propagate the light emitted from the light emitting device to the lower portion of the lower substrate 110 .

이하에서는 설명의 편의를 위해, 본 발명의 일 실시예에 따른 표시 장치(100)가 바텀 에미션 방식인 것으로 가정하여 설명하기로 하지만 이에 제한되는 것은 아니다.Hereinafter, for convenience of explanation, description will be made on the assumption that the display device 100 according to an embodiment of the present invention is of a bottom emission type, but is not limited thereto.

화소부를 덮도록 봉지층이 배치될 수 있다. 봉지층은 화소부를 밀봉하여, 외부의 습기, 산소, 충격 등으로부터 화소부의 발광 소자를 보호할 수 있다. 봉지층은 복수의 무기물층과 복수의 유기물층이 교대로 적층되어 형성된 박막 봉지(Thin Film Encapsulation; TFE)로 구성될 수 있다. 예를 들어, 무기물층은 실리콘 질화물(SiNx), 실리콘 산화물(SiOx), 알루미늄 산화물(AlOx) 등과 같은 무기물로 이루어질 수 있고, 유기물층은 에폭시(Epoxy) 계열 또는 아크릴(Acryl) 계열의 폴리머가 사용될 수 있으나, 이에 제한되는 것은 아니다. 또한, 봉지층은 페이스 씰(Face Seal) 방식으로 구성될 수도 있다. 예를 들어, 자외선 또는 열경화성 실런트를 화소부 전면에 형성하여 봉지층을 형성할 수 있다. 다만, 봉지층의 구조는 다양한 방식 및 물질로 형성할 수 있으며, 이에 제한되지 않는다. An encapsulation layer may be disposed to cover the pixel unit. The encapsulation layer may seal the pixel unit and protect the light emitting element of the pixel unit from external moisture, oxygen, impact, and the like. The encapsulation layer may be composed of a thin film encapsulation (TFE) formed by alternately stacking a plurality of inorganic material layers and a plurality of organic material layers. For example, the inorganic material layer may be made of an inorganic material such as silicon nitride (SiNx), silicon oxide (SiOx), or aluminum oxide (AlOx), and the organic material layer may use an epoxy-based or acrylic-based polymer. However, it is not limited thereto. In addition, the encapsulation layer may be configured in a face seal method. For example, an encapsulation layer may be formed by forming an ultraviolet or thermosetting sealant on the entire surface of the pixel unit. However, the structure of the encapsulation layer may be formed in various ways and materials, but is not limited thereto.

한편, 봉지층 상에 높은 모듈러스를 갖고, 내부식성이 강한 금속 재질로 이루어진 봉지 기판이 더 배치될 수 있다. 예를 들어, 봉지 기판은 약 200 내지 900MPa의 높은 모듈러스를 갖는 물질로 이루어질 수 있고, 내부식성이 강하고, 호일(foil) 혹은 박막 형태로 가공이 용이한 알루미늄(Al), 니켈(Ni), 크롬(Cr), 철(Fe)과 니켈의 합금 재질 등의 금속 재질로 이루어질 수 있다. 이에, 봉지 기판을 금속 재질로 형성함에 따라 초박막 형태로 봉지 기판 구현이 가능하고, 외부의 충격 및 긁힘에 강한 내보호성이 제공될 수 있다. Meanwhile, an encapsulation substrate made of a metal material having high modulus and strong corrosion resistance may be further disposed on the encapsulation layer. For example, the encapsulation substrate may be made of a material having a high modulus of about 200 to 900 MPa, has strong corrosion resistance, and is easy to process in the form of a foil or thin film, such as aluminum (Al), nickel (Ni), or chromium. (Cr), may be made of a metal material such as an alloy of iron (Fe) and nickel. Thus, as the encapsulation substrate is formed of a metal material, it is possible to implement the encapsulation substrate in the form of an ultra-thin film, and it is possible to provide protection against external impact and scratches.

화소부 및 봉지층의 측면을 둘러싸도록 씰 부재가 배치될 수 있다. 씰 부재는 비표시 영역(NA)에 배치되고, 표시 영역(AA)에 배치된 화소부를 둘러싸도록 배치될 수 있다. 씰 부재는 화소부의 측면 및 봉지층의 측면을 둘러싸도록 배치되어 화소부로의 투습을 최소화할 수 있다. A sealing member may be disposed to surround side surfaces of the pixel unit and the encapsulation layer. The seal member may be disposed in the non-display area NA and may be disposed to surround the pixel unit disposed in the display area AA. The sealing member may be disposed to surround the side surface of the pixel unit and the side surface of the encapsulation layer to minimize permeation of moisture into the pixel unit.

씰 부재는 화소부의 측면을 밀봉하는 동시에 표시 장치(100) 측면의 강성을 보완할 수 있도록 탄성을 갖는 비전도성 물질로 이루어질 수 있다. 또한, 씰 부재는 접착성을 갖는 물질로 이루어질 수도 있다. 그리고 씰 부재는 외부로부터 수분 및 산소 등을 흡수하여 표시 장치(100)의 측부를 통한 투습을 최소화하도록 흡습제를 더 포함할 수 있다. 예를 들어, 씰 부재는 폴리이미드(PI), 폴리우레탄(Poly Urethane), 에폭시(Epoxy), 아크릴(Acryl) 계열의 물질로 이루어질 수 있으나, 이에 제한되지 않는다.The seal member may be made of a non-conductive material having elasticity so as to seal the side surface of the pixel unit and at the same time supplement the rigidity of the side surface of the display device 100 . Also, the seal member may be made of an adhesive material. The seal member may further include a moisture absorbent to absorb moisture and oxygen from the outside to minimize moisture permeation through the side of the display device 100 . For example, the seal member may be made of polyimide (PI), polyurethane, epoxy, or acrylic-based materials, but is not limited thereto.

이하에서는 화소부의 복수의 서브 화소에 대한 보다 상세한 설명을 위해 도 2를 함께 참조한다.Hereinafter, FIG. 2 will be referred to together for a more detailed description of a plurality of sub-pixels of the pixel unit.

도 2는 본 발명의 일 실시예에 따른 표시 장치의 서브 화소의 회로도이다. 2 is a circuit diagram of a sub-pixel of a display device according to an exemplary embodiment of the present invention.

도 2를 참조하면, 복수의 서브 화소(SP)의 발광 소자(OLED)를 구동하기 위한 구동 회로는 제1 트랜지스터(TR1), 제2 트랜지스터(TR2), 제3 트랜지스터(TR3) 및 스토리지 커패시터(SC)를 포함한다. 그리고 이러한 구동 회로를 구동시키기 위해 하부 기판(110) 상에 게이트 배선(GL), 데이터 배선(DL), 고전위 전원 배선(VDD), 센싱 배선(SL) 및 기준 배선(RL)을 포함하는 복수의 배선이 배치된다. Referring to FIG. 2 , a driving circuit for driving the light emitting elements OLED of the plurality of sub-pixels SP includes a first transistor TR1 , a second transistor TR2 , a third transistor TR3 , and a storage capacitor ( SC) included. In addition, a plurality of gate lines GL, data lines DL, high potential power lines VDD, sensing lines SL, and reference lines RL are provided on the lower substrate 110 to drive the driving circuit. wiring is placed.

하나의 서브 화소(SP)의 구동 회로에 포함된 제1 트랜지스터(TR1), 제2 트랜지스터(TR2) 및 제3 트랜지스터(TR3) 각각은 게이트 전극, 소스 전극 및 드레인 전극을 포함한다. Each of the first transistor TR1 , the second transistor TR2 , and the third transistor TR3 included in the driving circuit of one sub-pixel SP includes a gate electrode, a source electrode, and a drain electrode.

그리고 제1 트랜지스터(TR1), 제2 트랜지스터(TR2) 및 제3 트랜지스터(TR3)는 P 타입 박막 트랜지스터 또는 N 타입 박막 트랜지스터일 수 있다. 예를 들어, P 타입 박막 트랜지스터는 소스 전극에서 드레인 전극으로 정공(Hole)이 흐르므로, 소스 전극에서 드레인 전극으로 전류가 흐를 수 있다. N 타입 박막 트랜지스터는 소스 전극에서 드레인 전극으로 전자(Electron)가 흐르므로, 드레인 전극에서 소스 전극으로 전류가 흐를 수 있다. 이하에서는 제1 트랜지스터(TR1), 제2 트랜지스터(TR2) 및 제3 트랜지스터(TR3)가 드레인 전극에서 소스 전극으로 전류가 흐르는 N 타입 박막 트랜지스터인 것으로 가정하여 설명하기로 하나, 이에 제한되지 않는다.Also, the first transistor TR1 , the second transistor TR2 , and the third transistor TR3 may be P-type thin film transistors or N-type thin film transistors. For example, since a hole flows from a source electrode to a drain electrode in a P-type thin film transistor, current may flow from the source electrode to the drain electrode. Since electrons flow from the source electrode to the drain electrode of the N-type thin film transistor, current may flow from the drain electrode to the source electrode. In the following description, it is assumed that the first transistor TR1 , the second transistor TR2 , and the third transistor TR3 are N-type thin film transistors through which current flows from the drain electrode to the source electrode, but is not limited thereto.

제1 트랜지스터(TR1)는 제1 액티브층, 제1 게이트 전극, 제1 소스 전극 및 제1 드레인 전극을 포함한다. 제1 게이트 전극은 제1 노드(N1)에 연결되고, 제1 소스 전극은 발광 소자(OLED)의 애노드에 연결되며, 제1 드레인 전극은 고전위 전원 배선(VDD)에 연결된다. 제1 트랜지스터(TR1)는 제1 노드(N1)의 전압이 문턱 전압(Threshold voltage) 보다 높은 경우 턴 온(Turn-on) 되고, 제1 노드(N1)의 전압이 문턱 전압보다 낮은 경우, 턴 오프(Turn-off) 될 수 있다. 그리고 제1 트랜지스터(TR1)가 턴 온 된 경우, 제1 트랜지스터(TR1)를 통해 발광 소자(OLED)로 구동 전류가 전달될 수 있다. 이에, 발광 소자(OLED)로 전달되는 구동 전류를 제어하는 제1 트랜지스터(TR1)는 구동 트랜지스터로 지칭될 수도 있다.The first transistor TR1 includes a first active layer, a first gate electrode, a first source electrode, and a first drain electrode. The first gate electrode is connected to the first node N1, the first source electrode is connected to the anode of the light emitting device OLED, and the first drain electrode is connected to the high potential power line VDD. The first transistor TR1 is turned on when the voltage at the first node N1 is higher than the threshold voltage, and turned on when the voltage at the first node N1 is lower than the threshold voltage. It can be turned off. Also, when the first transistor TR1 is turned on, a driving current may be transferred to the light emitting device OLED through the first transistor TR1. Accordingly, the first transistor TR1 that controls the driving current delivered to the light emitting element OLED may be referred to as a driving transistor.

제2 트랜지스터(TR2)는 제2 액티브층, 제2 게이트 전극, 제2 소스 전극 및 제2 드레인 전극을 포함한다. 제2 게이트 전극은 게이트 배선(GL)에 연결되고, 제2 소스 전극은 제1 노드(N1)에 연결되며, 제2 드레인 전극은 데이터 배선(DL)에 연결된다. 제2 트랜지스터(TR2)는 게이트 배선(GL)으로부터의 게이트 전압에 기초하여 턴 온 또는 턴 오프 될 수 있다. 제2 트랜지스터(TR2)가 턴 온 된 경우, 데이터 배선(DL)으로부터의 데이터 전압을 제1 노드(N1)에 충전할 수 있다. 이에, 게이트 배선(GL)에 의해 턴 온 또는 턴 오프 되는 제2 트랜지스터(TR2)는 스위칭 트랜지스터로 지칭될 수도 있다.The second transistor TR2 includes a second active layer, a second gate electrode, a second source electrode, and a second drain electrode. The second gate electrode is connected to the gate line GL, the second source electrode is connected to the first node N1, and the second drain electrode is connected to the data line DL. The second transistor TR2 may be turned on or off based on a gate voltage from the gate line GL. When the second transistor TR2 is turned on, the first node N1 may be charged with the data voltage from the data line DL. Accordingly, the second transistor TR2 turned on or off by the gate line GL may be referred to as a switching transistor.

제3 트랜지스터(TR3)는 제3 액티브층, 제3 게이트 전극, 제3 소스 전극 및 제3 드레인 전극을 포함한다. 제3 게이트 전극은 센싱 배선(SL)에 연결되고, 제3 소스 전극은 제2 노드(N2)에 연결되며, 제3 드레인 전극은 기준 배선(RL)에 연결된다. 제3 트랜지스터(TR3)는 센싱 배선(SL)으로부터의 센싱 전압에 기초하여 턴 온 또는 턴 오프 될 수 있다. 그리고 제3 트랜지스터(TR3)가 턴 온 된 경우, 기준 배선(RL)으로부터의 기준 전압을 제2 노드(N2) 및 스토리지 커패시터(SC)로 전달할 수 있다. 이에, 제3 트랜지스터(TR3)는 센싱 트랜지스터로 지칭될 수도 있다. The third transistor TR3 includes a third active layer, a third gate electrode, a third source electrode, and a third drain electrode. The third gate electrode is connected to the sensing line SL, the third source electrode is connected to the second node N2, and the third drain electrode is connected to the reference line RL. The third transistor TR3 may be turned on or off based on the sensing voltage from the sensing line SL. Also, when the third transistor TR3 is turned on, the reference voltage from the reference line RL may be transferred to the second node N2 and the storage capacitor SC. Accordingly, the third transistor TR3 may also be referred to as a sensing transistor.

한편, 도 2에서는 게이트 배선(GL)과 센싱 배선(SL)이 별도의 배선인 것으로 도시되었으나, 게이트 배선(GL)과 센싱 배선(SL)은 하나의 배선으로 구현될 수도 있으며, 이에 제한되지 않는다.Meanwhile, although the gate line GL and the sensing line SL are shown as separate lines in FIG. 2 , the gate line GL and the sensing line SL may be implemented as one line, but is not limited thereto. .

스토리지 커패시터(SC)는 제1 트랜지스터(TR1)의 제1 게이트 전극과 제1 소스 전극 사이에 연결된다. 즉, 스토리지 커패시터(SC)는 제1 노드(N1)와 제2 노드(N2) 사이에 연결될 수 있다. 스토리지 커패시터(SC)는 발광 소자(OLED)가 발광하는 동안, 제1 트랜지스터(TR1)의 제1 게이트 전극과 제1 소스 전극 사이의 전위차를 유지시켜, 발광 소자(OLED)에 일정한 구동 전류가 공급되도록 할 수 있다. 스토리지 커패시터(SC)는 복수의 커패시터 전극을 포함하고, 예를 들어, 복수의 커패시터 전극 중 하나는 제1 노드(N1)에 연결되고, 다른 하나는 제2 노드(N2)에 연결될 수 있다. The storage capacitor SC is connected between the first gate electrode and the first source electrode of the first transistor TR1. That is, the storage capacitor SC may be connected between the first node N1 and the second node N2. The storage capacitor SC maintains a potential difference between the first gate electrode and the first source electrode of the first transistor TR1 while the light emitting element OLED emits light, and supplies a constant driving current to the light emitting element OLED. can be made The storage capacitor SC includes a plurality of capacitor electrodes. For example, one of the plurality of capacitor electrodes may be connected to the first node N1 and the other may be connected to the second node N2.

발광 소자(OLED)는 애노드, 발광층 및 캐소드를 포함한다. 발광 소자(OLED)의 애노드는 제2 노드(N2)에 연결되고, 캐소드는 저전위 전원 배선(VSS)에 연결된다. 발광 소자(OLED)는 제1 트랜지스터(TR1)로부터 구동 전류를 공급받아 발광할 수 있다. The light emitting device OLED includes an anode, a light emitting layer, and a cathode. The anode of the light emitting element OLED is connected to the second node N2, and the cathode is connected to the low potential power line VSS. The light emitting element OLED may emit light by receiving a driving current from the first transistor TR1.

한편, 도 2에서는 본 발명의 일 실시예에 따른 표시 장치(100)의 서브 화소(SP)의 구동 회로가 3개의 트랜지스터 및 1개의 스토리지 커패시터(SC)를 포함하는 3T1C 구조인 것으로 설명하였으나, 트랜지스터 및 스토리지 커패시터(SC)의 개수 및 연결 관계는 설계에 따라 다양하게 변경될 수 있으며, 이에 제한되지 않는다.Meanwhile, in FIG. 2 , the driving circuit of the sub-pixel SP of the display device 100 according to an exemplary embodiment of the present invention has been described as having a 3T1C structure including three transistors and one storage capacitor SC, but the transistor The number and connection relationship of the storage capacitors SC may be variously changed according to design, but are not limited thereto.

도 3은 본 발명의 일 실시예에 따른 표시 장치의 확대 평면도이다. 도 4는 도 3의 IV-IV'에 따른 단면도이다. 도 5는 도 3의 적색 서브 화소의 하부 기판에 대한 확대 평면도이다. 도 3은 하나의 화소를 구성하는 적색 서브 화소(SPR), 백색 서브 화소(SPW), 청색 서브 화소(SPB) 및 녹색 서브 화소(SPG)에 대한 확대 평면도이다. 도 3에서는 설명의 편의를 위해, 뱅크(115)의 도시는 생략하였고, 복수의 컬러 필터(CF)는 굵은 실선으로 도시하였다. 도 3 및 도 4를 참조하면, 본 발명의 일 실시예에 따른 표시 장치(100)는, 하부 기판(110), 버퍼층(111), 게이트 절연층(112), 패시베이션층(113), 평탄화층(114), 뱅크(115), 제1 트랜지스터(TR1), 제2 트랜지스터(TR2), 제3 트랜지스터(TR3), 스토리지 커패시터(SC), 발광 소자(OLED), 게이트 배선(GL), 센싱 배선(SL), 데이터 배선(DL), 기준 배선(RL), 고전위 전원 배선(VDD) 및 복수의 컬러 필터(CF)를 포함한다. 3 is an enlarged plan view of a display device according to an exemplary embodiment of the present invention. FIG. 4 is a cross-sectional view taken along IV-IV′ of FIG. 3 . FIG. 5 is an enlarged plan view of a lower substrate of the red sub-pixel of FIG. 3 . 3 is an enlarged plan view of a red sub-pixel SPR, a white sub-pixel SPW, a blue sub-pixel SPB, and a green sub-pixel SPG constituting one pixel. In FIG. 3 , for convenience of description, the bank 115 is omitted, and the plurality of color filters CF are shown as thick solid lines. 3 and 4 , the display device 100 according to an exemplary embodiment includes a lower substrate 110, a buffer layer 111, a gate insulating layer 112, a passivation layer 113, and a planarization layer. 114, bank 115, first transistor TR1, second transistor TR2, third transistor TR3, storage capacitor SC, light emitting element OLED, gate wiring GL, sensing wiring (SL), a data line (DL), a reference line (RL), a high potential power line (VDD), and a plurality of color filters (CF).

도 3을 참조하면, 복수의 서브 화소(SP)는 적색 서브 화소(SPR), 녹색 서브 화소(SPG), 청색 서브 화소(SPB) 및 백색 서브 화소(SPW)를 포함한다. 예를 들어, 행 방향을 따라 적색 서브 화소(SPR), 백색 서브 화소(SPW), 청색 서브 화소(SPB) 및 녹색 서브 화소(SPG)가 순차적으로 배치될 수 있다. 다만, 복수의 서브 화소(SP)의 배치 순서는 이에 제한되지 않는다.Referring to FIG. 3 , the plurality of sub-pixels SP includes a red sub-pixel SPR, a green sub-pixel SPG, a blue sub-pixel SPB, and a white sub-pixel SPW. For example, a red sub-pixel SPR, a white sub-pixel SPW, a blue sub-pixel SPB, and a green sub-pixel SPG may be sequentially disposed along a row direction. However, the arrangement order of the plurality of sub-pixels SP is not limited thereto.

복수의 서브 화소(SP) 각각은 발광 영역(EA) 및 회로 영역(CA)을 포함한다. 발광 영역(EA)은 독립적으로 한가지 색상의 광을 발광할 수 있는 영역으로, 발광 소자(OLED)가 배치될 수 있다. 구체적으로, 복수의 컬러 필터(CF)와 애노드(AN)가 서로 중첩하는 영역 중 뱅크(115)로부터 노출되어, 발광 소자(OLED)로부터 발광된 광이 외부로 진행할 수 있는 영역을 발광 영역(EA)으로 정의할 수 있다. 예를 들어, 도 3 및 도 4를 함께 참조하면, 적색 서브 화소(SPR)의 발광 영역(EA)은 적색 컬러 필터(CFR)과 애노드(AN)가 중첩하는 영역 중 뱅크(115)로부터 노출된 영역이 될 수 있고, 녹색 서브 화소(SPG)의 발광 영역(EA)은 녹색 컬러 필터(CFG)와 애노드(AN)가 중첩하는 영역 중 뱅크(115)로부터 노출된 영역이 될 수 있으며, 청색 서브 화소(SPB)의 발광 영역(EA)은 청색 컬러 필터(CFB)와 애노드(AN)가 중첩하는 영역 중 뱅크(115)로부터 노출된 영역이 될 수 있다.이때, 별도의 컬러 필터(CF)가 배치되지 않은 백색 서브 화소(SPW)의 발광 영역(EA)은 뱅크(115)로부터 노출된 애노드(AN) 일부분과 중첩하는 영역이 일 수 있다.Each of the plurality of sub-pixels SP includes an emission area EA and a circuit area CA. The light emitting area EA is an area capable of independently emitting light of one color, and a light emitting element OLED may be disposed thereon. Specifically, among the regions where the plurality of color filters CF and the anode AN overlap each other, the region exposed from the bank 115 and through which the light emitted from the light emitting element OLED can travel to the outside is called the light emitting region EA. ) can be defined. For example, referring to FIGS. 3 and 4 together, the emission area EA of the red sub-pixel SPR is exposed from the bank 115 among the areas where the red color filter CFR and the anode AN overlap. The light emitting area EA of the green sub-pixel SPG may be an area exposed from the bank 115 among areas where the green color filter CFG and the anode AN overlap, and the blue sub-pixel The emission area EA of the pixel SPB may be an area exposed from the bank 115 among areas where the blue color filter CFB and the anode AN overlap. At this time, a separate color filter CF is The emission area EA of the undisposed white sub-pixel SPW may overlap a portion of the anode AN exposed from the bank 115 .

회로 영역(CA)은 발광 영역(EA)을 제외한 나머지 영역으로, 복수의 발광 소자(OLED)를 구동하기 위한 구동 회로(DP)와 구동 회로(DP)로 각종 신호를 전달하는 복수의 배선이 배치될 수 있다. 그리고, 구동회로(DP), 복수의 배선 및 뱅크(115) 등이 배치된 회로 영역(CA)은 비발광 영역일 수 있다. 예를 들어, 회로 영역(CA)에는 제1 트랜지스터(TR1), 제2 트랜지스터(TR2), 제3 트랜지스터(TR3) 및 스토리지 커패시터(SC)를 포함하는 구동 회로(DP) 및 복수의 고전위 전원 배선(VDD), 복수의 데이터 배선(DL), 복수의 기준 배선(RL), 복수의 게이트 배선(GL), 센싱 배선(SL) 및 뱅크(115) 등이 배치될 수 있다.The circuit area CA is an area other than the light emitting area EA, and a driving circuit DP for driving a plurality of light emitting elements OLED and a plurality of wires for transmitting various signals to the driving circuit DP are disposed. It can be. Also, the circuit area CA in which the driving circuit DP, the plurality of wires, and the bank 115 are disposed may be a non-emission area. For example, in the circuit area CA, the driving circuit DP including the first transistor TR1 , the second transistor TR2 , the third transistor TR3 , and the storage capacitor SC and a plurality of high-potential power supplies are provided. A wiring VDD, a plurality of data lines DL, a plurality of reference lines RL, a plurality of gate lines GL, a sensing line SL, and a bank 115 may be disposed.

도 3 내지 도 5를 함께 참조하면, 편광판(150) 상에 하부 기판(110)이 배치된다. 하부 기판(110)은 복수의 제1 패턴(PTN1)을 포함할 수 있다. 이때, 제1 패턴(PTN1)은 하부 기판(110)의 바로 상부에 배치되는 차광층(LS)과 중첩하면서 접촉하는 영역을 지칭한다. 이때, 평면 상에서 제1 패턴(PTN1)의 형상 및 크기는 차광층(LS)의 형상 및 크기와 실질적으로 동일할 수 있다. 이에, 제1 패턴(PTN1)은 차광층(LS)과 동일하게 트랜지스터의 액티브층과 중첩하도록 배치될 수 있다.Referring to FIGS. 3 to 5 together, the lower substrate 110 is disposed on the polarizer 150 . The lower substrate 110 may include a plurality of first patterns PTN1 . In this case, the first pattern PTN1 refers to a region overlapping and contacting the light blocking layer LS disposed directly above the lower substrate 110 . In this case, the shape and size of the first pattern PTN1 on a plane may be substantially the same as the shape and size of the light blocking layer LS. Accordingly, the first pattern PTN1 may be disposed to overlap the active layer of the transistor in the same manner as the light blocking layer LS.

하부 기판(110) 상에 복수의 고전위 전원 배선(VDD), 복수의 데이터 배선(DL), 복수의 기준 배선(RL) 및 차광층(LS)이 배치된다. 복수의 고전위 전원 배선(VDD), 복수의 데이터 배선(DL), 복수의 기준 배선(RL) 및 차광층(LS)은 하부 기판(110) 상에서 동일 층에 배치되어, 동일한 도전성 물질로 이루어질 수 있다. 예를 들어, 복수의 고전위 전원 배선(VDD), 복수의 데이터 배선(DL), 복수의 기준 배선(RL) 및 차광층(LS)은 구리(Cu), 알루미늄(Al), 몰리브덴(Mo), 니켈(Ni), 티타늄(Ti), 크롬(Cr) 또는 이에 대한 합금과 같은 금속 물질로 구성될 수 있으나, 이에 제한되지 않는다.A plurality of high potential power lines VDD, a plurality of data lines DL, a plurality of reference lines RL, and a light blocking layer LS are disposed on the lower substrate 110 . The plurality of high potential power lines VDD, the plurality of data lines DL, the plurality of reference lines RL, and the light blocking layer LS may be disposed on the same layer on the lower substrate 110 and made of the same conductive material. there is. For example, the plurality of high potential power lines (VDD), the plurality of data lines (DL), the plurality of reference lines (RL), and the light blocking layer (LS) are made of copper (Cu), aluminum (Al), or molybdenum (Mo). , Nickel (Ni), titanium (Ti), chromium (Cr), or may be made of a metal material such as an alloy thereof, but is not limited thereto.

복수의 고전위 전원 배선(VDD)은 복수의 서브 화소(SP) 각각으로 고전원 전원 전압을 전달하는 배선이다. 복수의 고전위 전원 배선(VDD)은 복수의 서브 화소(SP) 사이에 열 방향으로 연장될 수 있고, 행 방향에서 서로 이웃한 두 개의 서브 화소(SP)는 복수의 고전위 전원 배선(VDD) 중 하나의 고전위 전원 배선(VDD)을 공유할 수 있다. 예를 들어, 하나의 고전위 전원 배선(VDD)은 적색 서브 화소(SPR)의 좌측에 배치되어, 적색 서브 화소(SPR) 및 백색 서브 화소(SPW) 각각의 제1 트랜지스터(TR1)로 고전위 전원 전압을 공급할 수 있다. 다른 고전위 전원 배선(VDD)은 녹색 서브 화소(SPG)의 우측에 배치되어, 청색 서브 화소(SPB) 및 녹색 서브 화소(SPG) 각각의 제1 트랜지스터(TR1)로 고전위 전원 전압을 공급할 수 있다. The plurality of high-potential power supply wires VDD are wires for transferring high-potential power supply voltages to each of the plurality of sub-pixels SP. The plurality of high-potential power supply wires VDD may extend in a column direction between the plurality of sub-pixels SP, and two sub-pixels SP adjacent to each other in the row direction may form a plurality of high-potential power supply wires VDD. One of the high potential power lines (VDD) can be shared. For example, one high-potential power supply line VDD is disposed on the left side of the red sub-pixel SPR, and the first transistor TR1 of each of the red sub-pixel SPR and the white sub-pixel SPW has a high potential. power supply voltage can be supplied. Another high-potential power line VDD is disposed on the right side of the green sub-pixel SPG to supply a high-potential power voltage to the first transistor TR1 of each of the blue sub-pixel SPB and the green sub-pixel SPG. there is.

복수의 데이터 배선(DL)은 복수의 서브 화소(SP) 사이에 열 방향으로 연장되어 복수의 서브 화소(SP) 각각으로 데이터 전압을 전달하는 배선으로, 제1 데이터 배선(DL1), 제2 데이터 배선(DL2), 제3 데이터 배선(DL3) 및 제4 데이터 배선(DL4)을 포함한다. 제1 데이터 배선(DL1)은 적색 서브 화소(SPR)와 백색 서브 화소(SPW) 사이에 배치되어, 적색 서브 화소(SPR)의 제2 트랜지스터(TR2)로 데이터 전압을 전달할 수 있다. 제2 데이터 배선(DL2)은 제1 데이터 배선(DL1)과 백색 서브 화소(SPW) 사이에 배치되어, 백색 서브 화소(SPW)의 제2 트랜지스터(TR2)로 데이터 전압을 전달할 수 있다. 제3 데이터 배선(DL3)은 청색 서브 화소(SPB)와 녹색 서브 화소(SPG) 사이에 배치되어, 청색 서브 화소(SPB)의 제2 트랜지스터(TR2)로 데이터 전압을 전달할 수 있다. 제4 데이터 배선(DL4)은 제3 데이터 배선(DL3)과 녹색 서브 화소(SPG) 사이에 배치되어, 녹색 서브 화소(SPG)의 제2 트랜지스터(TR2)로 데이터 전압을 전달할 수 있다. The plurality of data lines DL are wires extending in a column direction between the plurality of sub-pixels SP to transfer data voltages to each of the plurality of sub-pixels SP, and include first data lines DL1 and second data lines DL1. A wire DL2, a third data wire DL3, and a fourth data wire DL4 are included. The first data line DL1 is disposed between the red sub-pixel SPR and the white sub-pixel SPW, and may transmit a data voltage to the second transistor TR2 of the red sub-pixel SPR. The second data line DL2 is disposed between the first data line DL1 and the white sub-pixel SPW, and may transmit a data voltage to the second transistor TR2 of the white sub-pixel SPW. The third data line DL3 may be disposed between the blue sub-pixel SPB and the green sub-pixel SPG to transmit data voltages to the second transistor TR2 of the blue sub-pixel SPB. The fourth data line DL4 is disposed between the third data line DL3 and the green sub-pixel SPG, and transfers a data voltage to the second transistor TR2 of the green sub-pixel SPG.

복수의 기준 배선(RL)은 복수의 서브 화소(SP) 사이에 열 방향으로 연장되어 복수의 서브 화소(SP) 각각으로 기준 전압을 전달하는 배선이다. 하나의 화소를 이루는 복수의 서브 화소(SP)는 하나의 기준 배선(RL)을 공유할 수 있다. 예를 들어, 하나의 기준 배선(RL)은 백색 서브 화소(SPW)와 청색 서브 화소(SPB) 사이에 배치되어, 적색 서브 화소(SPR), 백색 서브 화소(SPW), 청색 서브 화소(SPB) 및 녹색 서브 화소(SPG) 각각의 제3 트랜지스터(TR3)로 기준 전압을 전달할 수 있다. The plurality of reference wires RL are wires that extend in a column direction between the plurality of sub-pixels SP and transmit a reference voltage to each of the plurality of sub-pixels SP. A plurality of sub-pixels SP constituting one pixel may share one reference line RL. For example, one reference line RL is disposed between the white sub-pixel SPW and the blue sub-pixel SPB, so that the red sub-pixel SPR, the white sub-pixel SPW, and the blue sub-pixel SPB The reference voltage may be transmitted to the third transistor TR3 of each green sub-pixel SPG.

도 3 및 도 4를 함께 참조하면, 하부 기판(110) 상에 차광층(LS)이 배치된다. 차광층(LS)은 복수의 트랜지스터(TR1, TR2, TR3) 중 적어도 제1 트랜지스터(TR1)의 제1 액티브층(ACT1)과 중첩하도록 배치되어, 제1 액티브층(ACT1)으로 입사되는 광을 차단할 수 있다. 만약, 제1 액티브층(ACT1)에 광이 조사되면 누설 전류가 발생하므로, 구동 트랜지스터인 제1 트랜지스터(TR1)의 신뢰성이 저하될 수 있다. 이때, 구리(Cu), 알루미늄(Al), 몰리브덴(Mo), 니켈(Ni), 티타늄(Ti), 크롬(Cr) 또는 이에 대한 합금과 같은 불투명한 도전성 물질로 구성된 차광층(LS)을 제1 액티브층(ACT1)에 중첩하게 배치한다면 제1 기판(110)의 하부에서 제1 액티브층(ACT1)으로 입사하는 광을 차단할 수 있으므로, 제1 트랜지스터(TR1)의 신뢰성을 향상시킬 수 있다. 다만, 이에 제한되지 않고, 차광층(LS)은 제2 트랜지스터(TR2)의 제2 액티브층(ACT2) 및 제3 트랜지스터(TR3)의 제3 액티브층(ACT3)과도 중첩하도록 배치될 수도 있다.Referring to FIGS. 3 and 4 together, a light blocking layer LS is disposed on the lower substrate 110 . The light blocking layer LS is disposed to overlap the first active layer ACT1 of at least the first transistor TR1 among the plurality of transistors TR1 , TR2 , and TR3 to block light incident on the first active layer ACT1 . can block If the first active layer ACT1 is irradiated with light, leakage current is generated, and thus reliability of the first transistor TR1 serving as a driving transistor may be deteriorated. At this time, the light blocking layer LS made of an opaque conductive material such as copper (Cu), aluminum (Al), molybdenum (Mo), nickel (Ni), titanium (Ti), chromium (Cr) or an alloy thereof is provided. When disposed overlapping the first active layer ACT1, light incident from the lower portion of the first substrate 110 to the first active layer ACT1 can be blocked, thereby improving reliability of the first transistor TR1. However, it is not limited thereto, and the light blocking layer LS may also be disposed to overlap the second active layer ACT2 of the second transistor TR2 and the third active layer ACT3 of the third transistor TR3.

한편, 도면에서는 차광층(LS)이 단층인 것으로 도시하였으나, 차광층(LS)은 복수의 층으로 형성될 수도 있다. 예를 들어, 차광층(LS)은 하부 기판(110), 버퍼층(111), 게이트 절연층(112), 패시베이션층(113) 중 적어도 어느 하나를 사이에 두고 중첩하도록 배치된 복수의 층으로 이루어질 수 있다.Meanwhile, although the light blocking layer LS is illustrated as being a single layer in the drawings, the light blocking layer LS may be formed of a plurality of layers. For example, the light blocking layer LS is formed of a plurality of layers disposed to overlap with at least one of the lower substrate 110, the buffer layer 111, the gate insulating layer 112, and the passivation layer 113 interposed therebetween. can

복수의 고전위 전원 배선(VDD), 복수의 데이터 배선(DL), 복수의 기준 배선(RL) 및 차광층(LS) 상에 버퍼층(111)이 배치된다. 버퍼층(111)은 제1 기판(110)을 통한 수분 또는 불순물의 침투를 저감할 수 있다. 예를 들어, 버퍼층(111)은 실리콘 산화물(SiOx) 또는 실리콘 질화물(SiNx)의 단일층 또는 복층으로 구성될 수 있으나, 이에 제한되지 않는다. 또한, 버퍼층(111)은 제1 기판(110)의 종류나 트랜지스터의 종류에 따라 생략될 수도 있으며, 이에 제한되지 않는다.A buffer layer 111 is disposed on the plurality of high potential power lines VDD, the plurality of data lines DL, the plurality of reference lines RL, and the light blocking layer LS. The buffer layer 111 may reduce penetration of moisture or impurities through the first substrate 110 . For example, the buffer layer 111 may be formed of a single layer or multiple layers of silicon oxide (SiOx) or silicon nitride (SiNx), but is not limited thereto. In addition, the buffer layer 111 may be omitted depending on the type of the first substrate 110 or the type of transistor, but is not limited thereto.

복수의 서브 화소(SP) 각각에서 버퍼층(111) 상에 제1 트랜지스터(TR1), 제2 트랜지스터(TR2), 제3 트랜지스터(TR3) 및 스토리지 커패시터(SC)가 배치된다.A first transistor TR1 , a second transistor TR2 , a third transistor TR3 , and a storage capacitor SC are disposed on the buffer layer 111 in each of the plurality of sub-pixels SP.

먼저, 제1 트랜지스터(TR1)는 제1 액티브층(ACT1), 제1 게이트 전극(GE1), 제1 소스 전극(SE1) 및 제1 드레인 전극(DE1)을 포함한다. First, the first transistor TR1 includes a first active layer ACT1, a first gate electrode GE1, a first source electrode SE1, and a first drain electrode DE1.

버퍼층(111) 상에 제1 액티브층(ACT1)이 배치된다. 제1 액티브층(ACT1)은 산화물 반도체, 비정질 실리콘 또는 폴리 실리콘 등과 같은 반도체 물질로 이루어질 수 있으나, 이에 제한되지 않는다. 예를 들어, 제1 액티브층(ACT1)이 산화물 반도체로 형성된 경우, 제1 액티브층(ACT1)은 채널 영역, 소스 영역 및 드레인 영역으로 이루어지고, 소스 영역 및 드레인 영역은 도체화된 영역일 수 있으나, 이에 제한되지 않는다.A first active layer ACT1 is disposed on the buffer layer 111 . The first active layer ACT1 may be made of a semiconductor material such as an oxide semiconductor, amorphous silicon, or polysilicon, but is not limited thereto. For example, when the first active layer ACT1 is formed of an oxide semiconductor, the first active layer ACT1 includes a channel region, a source region, and a drain region, and the source region and the drain region may be conductive regions. However, it is not limited thereto.

제1 액티브층(ACT1) 상에 게이트 절연층(112)이 배치된다. 게이트 절연층(112)은 제1 게이트 전극(GE1)과 제1 액티브층(ACT1)을 절연시키기 위한 층으로, 절연 물질로 이루어질 수 있다. 예를 들어, 게이트 절연층(112)은 실리콘 산화물(SiOx) 또는 실리콘 질화물(SiNx)의 단일층 또는 복층으로 구성될 수 있으나, 이에 제한되지 않는다. A gate insulating layer 112 is disposed on the first active layer ACT1. The gate insulating layer 112 is a layer for insulating the first gate electrode GE1 and the first active layer ACT1 and may be made of an insulating material. For example, the gate insulating layer 112 may be formed of a single layer or multiple layers of silicon oxide (SiOx) or silicon nitride (SiNx), but is not limited thereto.

게이트 절연층(112) 상에서 제1 액티브층(ACT1)에 중첩하도록 제1 게이트 전극(GE1)이 배치된다. 제1 게이트 전극(GE1)은 도전성 물질, 예를 들어, 구리(Cu), 알루미늄(Al), 몰리브덴(Mo), 니켈(Ni), 티타늄(Ti), 크롬(Cr) 또는 이에 대한 합금으로 구성될 수 있으나, 이에 제한되지 않는다.A first gate electrode GE1 is disposed on the gate insulating layer 112 to overlap the first active layer ACT1. The first gate electrode GE1 is made of a conductive material such as copper (Cu), aluminum (Al), molybdenum (Mo), nickel (Ni), titanium (Ti), chromium (Cr), or an alloy thereof. It may be, but is not limited thereto.

게이트 절연층(112) 상에서 서로 이격된 제1 소스 전극(SE1) 및 제1 드레인 전극(DE1)이 배치된다. 제1 소스 전극(SE1) 및 제1 드레인 전극(DE1)은 게이트 절연층(112)에 형성된 컨택홀을 통해 제1 액티브층(ACT1)과 전기적으로 연결될 수 있다. 제1 소스 전극(SE1) 및 제1 드레인 전극(DE1)은 제1 게이트 전극(GE1)과 동일 층에 배치되어, 동일한 도전성 물질로 형성될 수 있으나, 이에 제한되는 것은 아니다. 예를 들어, 제1 소스 전극(SE1) 및 제1 드레인 전극(DE1)은 구리(Cu), 알루미늄(Al), 몰리브덴(Mo), 니켈(Ni), 티타늄(Ti), 크롬(Cr) 또는 이에 대한 합금으로 구성될 수 있으나, 이에 제한되지 않는다.A first source electrode SE1 and a first drain electrode DE1 spaced apart from each other are disposed on the gate insulating layer 112 . The first source electrode SE1 and the first drain electrode DE1 may be electrically connected to the first active layer ACT1 through a contact hole formed in the gate insulating layer 112 . The first source electrode SE1 and the first drain electrode DE1 may be disposed on the same layer as the first gate electrode GE1 and formed of the same conductive material, but are not limited thereto. For example, the first source electrode SE1 and the first drain electrode DE1 may be made of copper (Cu), aluminum (Al), molybdenum (Mo), nickel (Ni), titanium (Ti), chromium (Cr), or It may be composed of an alloy for this, but is not limited thereto.

제1 드레인 전극(DE1)은 고전위 전원 배선(VDD)과 전기적으로 연결된다. 예를 들어, 적색 서브 화소(SPR) 및 백색 서브 화소(SPW)의 제1 드레인 전극(DE1)은 적색 서브 화소(SPR) 좌측의 고전위 전원 배선(VDD)과 전기적으로 연결될 수 있다. 청색 서브 화소(SPB) 및 녹색 서브 화소(SPG)의 제1 드레인 전극(DE1)은 녹색 서브 화소(SPG) 우측의 고전위 전원 배선(VDD)과 전기적으로 연결될 수 있다. The first drain electrode DE1 is electrically connected to the high potential power line VDD. For example, the first drain electrode DE1 of the red sub-pixel SPR and the white sub-pixel SPW may be electrically connected to the high potential power line VDD on the left side of the red sub-pixel SPR. The first drain electrode DE1 of the blue sub-pixel SPB and the green sub-pixel SPG may be electrically connected to the high-potential power line VDD on the right side of the green sub-pixel SPG.

이때, 제1 드레인 전극(DE1)을 고전위 전원 배선(VDD)과 전기적으로 연결하기 위해, 보조 고전위 전원 배선(VDDa)이 더 배치될 수 있다. 보조 고전위 전원 배선(VDDa)은 일단이 고전위 전원 배선(VDD)에 전기적으로 연결되고, 타단이 복수의 서브 화소(SP) 각각의 제1 드레인 전극(DE1)에 전기적으로 연결될 수 있다. 예를 들어, 보조 고전위 전원 배선(VDDa)이 제1 드레인 전극(DE1)과 동일 층에서 동일 물질로 이루어진 경우, 보조 고전위 전원 배선(VDDa)의 일단은 게이트 절연층(112) 및 버퍼층(111)에 형성된 컨택홀을 통해 고전위 전원 배선(VDD)에 전기적으로 연결되고, 보조 고전위 전원 배선(VDDa)의 타단은 제1 드레인 전극(DE1) 측으로 연장되어 제1 드레인 전극(DE1)과 일체로 이루어질 수 있다. In this case, an auxiliary high potential power line VDDa may be further disposed to electrically connect the first drain electrode DE1 to the high potential power line VDD. The auxiliary high potential power line VDDa has one end electrically connected to the high potential power line VDD and the other end electrically connected to the first drain electrode DE1 of each of the plurality of sub-pixels SP. For example, when the auxiliary high potential power line VDDa is made of the same material as the first drain electrode DE1 on the same layer, one end of the auxiliary high potential power line VDDa is formed by the gate insulating layer 112 and the buffer layer ( 111) is electrically connected to the high-potential power line VDD, and the other end of the auxiliary high-potential power line VDDa extends toward the first drain electrode DE1 to can be made integrally.

이때, 동일한 고전위 전원 배선(VDD)에 전기적으로 연결되는 적색 서브 화소(SPR)의 제1 드레인 전극(DE1) 및 백색 서브 화소(SPW)의 제1 드레인 전극(DE1)은 동일한 보조 고전위 전원 배선(VDDa)에 연결될 수 있고, 청색 서브 화소(SPB)의 제1 드레인 전극(DE1)과 녹색 서브 화소(SPG)의 제1 드레인 전극(DE1) 역시 동일한 보조 고전위 전원 배선(VDDa)에 연결될 수 있다. 다만, 제1 드레인 전극(DE1)과 고전위 전원 배선(VDD)은 다른 방식을 통해 전기적으로 연결될 수도 있으며, 이에 제한되지 않는다. At this time, the first drain electrode DE1 of the red sub-pixel SPR and the first drain electrode DE1 of the white sub-pixel SPW electrically connected to the same high-potential power line VDD are the same auxiliary high-potential power supply. The first drain electrode DE1 of the blue sub-pixel SPB and the first drain electrode DE1 of the green sub-pixel SPG are also connected to the same auxiliary high-potential power supply line VDDa. can However, the first drain electrode DE1 and the high potential power line VDD may be electrically connected through another method, but is not limited thereto.

제1 소스 전극(SE1)은 게이트 절연층(112) 및 버퍼층(111)에 형성된 컨택홀을 통해 차광층(LS)과 전기적으로 연결될 수 있다. 또한, 제1 소스 전극(SE1)과 연결된 제1 액티브층(ACT1)의 일부분은 버퍼층(111)에 형성된 컨택홀을 통해 차광층(LS)과 전기적으로 연결될 수 있다. 만약, 차광층(LS)이 플로팅(floating)된 경우, 제1 트랜지스터(TR1)의 문턱 전압 등이 변동되어 표시 장치(100)의 구동에 영향을 줄 수 있다. 이에, 차광층(LS)을 제1 소스 전극(SE1)과 전기적으로 연결하여 차광층(LS)에 전압을 인가할 수 있고, 제1 트랜지스터(TR1)의 구동에 영향을 주지 않을 수 있다. 다만, 본 명세서에서는 제1 액티브층(ACT1) 및 제1 소스 전극(SE1) 둘 다 차광층(LS)에 컨택하는 것으로 설명하였으나, 제1 소스 전극(SE1) 및 제1 액티브층(ACT1) 중 어느 하나만이 차광층(LS)에 직접적으로 컨택할 수도 있으며, 이에 제한되지 않는다.The first source electrode SE1 may be electrically connected to the light blocking layer LS through contact holes formed in the gate insulating layer 112 and the buffer layer 111 . In addition, a portion of the first active layer ACT1 connected to the first source electrode SE1 may be electrically connected to the light blocking layer LS through a contact hole formed in the buffer layer 111 . If the light-blocking layer LS is floating, the threshold voltage of the first transistor TR1 may vary, which may affect driving of the display device 100 . Accordingly, a voltage may be applied to the light blocking layer LS by electrically connecting the light blocking layer LS to the first source electrode SE1, and driving of the first transistor TR1 may not be affected. However, in this specification, it has been described that both the first active layer ACT1 and the first source electrode SE1 contact the light blocking layer LS, but among the first source electrode SE1 and the first active layer ACT1 Any one of them may directly contact the light blocking layer LS, but is not limited thereto.

한편, 도 4에서는 게이트 절연층(112)이 제1 게이트 전극(GE1), 제1 소스 전극(SE1) 및 제1 드레인 전극(DE1)에 중첩하도록 패터닝된 것으로 도시하였으나, 게이트 절연층(112)이 하부 기판(110) 전면에 형성될 수 있으며, 이에 제한되지 않는다. Meanwhile, in FIG. 4 , the gate insulating layer 112 is patterned to overlap the first gate electrode GE1 , the first source electrode SE1 , and the first drain electrode DE1 , but the gate insulating layer 112 This may be formed on the entire surface of the lower substrate 110, but is not limited thereto.

제2 트랜지스터(TR2)는 제2 액티브층(ACT2), 제2 게이트 전극(GE2), 제2 소스 전극(SE2) 및 제2 드레인 전극(DE2)을 포함한다. The second transistor TR2 includes a second active layer ACT2, a second gate electrode GE2, a second source electrode SE2, and a second drain electrode DE2.

버퍼층(111) 상에 제2 액티브층(ACT2)이 배치된다. 제2 액티브층(ACT2)은 산화물 반도체, 비정질 실리콘 또는 폴리 실리콘 등과 같은 반도체 물질로 이루어질 수 있으나, 이에 제한되지 않는다. 예를 들어, 제2 액티브층(ACT2)이 산화물 반도체로 형성된 경우, 제2 액티브층(ACT2)은 채널 영역, 소스 영역 및 드레인 영역으로 이루어지고, 소스 영역 및 드레인 영역은 도체화된 영역일 수 있으나, 이에 제한되지 않는다.A second active layer ACT2 is disposed on the buffer layer 111 . The second active layer ACT2 may be made of a semiconductor material such as an oxide semiconductor, amorphous silicon, or polysilicon, but is not limited thereto. For example, when the second active layer ACT2 is formed of an oxide semiconductor, the second active layer ACT2 includes a channel region, a source region, and a drain region, and the source region and the drain region may be conductive regions. However, it is not limited thereto.

버퍼층(111) 상에 제2 소스 전극(SE2)이 배치된다. 제2 소스 전극(SE2)은 제2 액티브층(ACT2)과 일체로 이루어져 서로 전기적으로 연결될 수 있다. 예를 들어, 버퍼층(111) 상에 반도체 물질을 형성하고, 반도체 물질의 일부분을 도체화하여 제2 소스 전극(SE2)을 형성할 수 있다. 이에, 반도체 물질 중 도체화되지 않은 부분은 제2 액티브층(ACT2)이 될 수 있고, 도체화된 부분은 제2 소스 전극(SE2)이 될 수 있다. 다만, 제2 액티브층(ACT2)과 제2 소스 전극(SE2)을 별도로 형성할 수 있으며, 이에 제한되지 않는다. A second source electrode SE2 is disposed on the buffer layer 111 . The second source electrode SE2 may be integrally formed with the second active layer ACT2 and may be electrically connected to each other. For example, the second source electrode SE2 may be formed by forming a semiconductor material on the buffer layer 111 and making a portion of the semiconductor material a conductor. Accordingly, the non-conductive portion of the semiconductor material may become the second active layer ACT2, and the conductive portion may become the second source electrode SE2. However, the second active layer ACT2 and the second source electrode SE2 may be formed separately, but is not limited thereto.

제2 소스 전극(SE2)은 제1 트랜지스터(TR1)의 제1 게이트 전극(GE1)과 전기적으로 연결된다. 제1 게이트 전극(GE1)은 게이트 절연층(112) 상에 형성된 컨택홀을 통해 제2 소스 전극(SE2)과 전기적으로 연결될 수 있다. 따라서, 제1 트랜지스터(TR1)는 제2 트랜지스터(TR2)로부터의 신호에 의해 턴 온 또는 턴 오프 될 수 있다. The second source electrode SE2 is electrically connected to the first gate electrode GE1 of the first transistor TR1. The first gate electrode GE1 may be electrically connected to the second source electrode SE2 through a contact hole formed on the gate insulating layer 112 . Accordingly, the first transistor TR1 may be turned on or off by a signal from the second transistor TR2.

제2 액티브층(ACT2) 및 제2 소스 전극(SE2) 상에 게이트 절연층(112)이 배치되고, 게이트 절연층(112) 상에 제2 드레인 전극(DE2) 및 제2 게이트 전극(GE2)이 배치된다. A gate insulating layer 112 is disposed on the second active layer ACT2 and the second source electrode SE2, and the second drain electrode DE2 and the second gate electrode GE2 are formed on the gate insulating layer 112. this is placed

게이트 절연층(112) 상에서 제2 액티브층(ACT2)에 중첩하도록 제2 게이트 전극(GE2)이 배치된다. 제2 게이트 전극(GE2)은 게이트 배선(GL)과 전기적으로 연결될 수 있고, 제2 트랜지스터(TR2)는 제2 게이트 전극(GE2)으로 전달된 게이트 전압에 기초하여 턴 온 또는 턴 오프 될 수 있다. 제2 게이트 전극(GE2)은 도전성 물질, 예를 들어, 구리(Cu), 알루미늄(Al), 몰리브덴(Mo), 니켈(Ni), 티타늄(Ti), 크롬(Cr) 또는 이에 대한 합금으로 구성될 수 있으나, 이에 제한되지 않는다.A second gate electrode GE2 is disposed on the gate insulating layer 112 to overlap the second active layer ACT2. The second gate electrode GE2 may be electrically connected to the gate line GL, and the second transistor TR2 may be turned on or off based on a gate voltage transmitted to the second gate electrode GE2. . The second gate electrode GE2 is made of a conductive material such as copper (Cu), aluminum (Al), molybdenum (Mo), nickel (Ni), titanium (Ti), chromium (Cr), or an alloy thereof. It may be, but is not limited thereto.

한편, 제2 게이트 전극(GE2)은 게이트 배선(GL)으로부터 연장될 수 있다. 즉, 제2 게이트 전극(GE2)은 게이트 배선(GL)과 일체로 이루어질 수 있고, 제2 게이트 전극(GE2)과 게이트 배선(GL)은 동일한 도전성 물질로 형성될 수 있다. 예를 들어, 게이트 배선(GL)은 구리(Cu), 알루미늄(Al), 몰리브덴(Mo), 니켈(Ni), 티타늄(Ti), 크롬(Cr) 또는 이에 대한 합금으로 구성될 수 있으나, 이에 제한되지 않는다.Meanwhile, the second gate electrode GE2 may extend from the gate line GL. That is, the second gate electrode GE2 may be integrally formed with the gate line GL, and the second gate electrode GE2 and the gate line GL may be formed of the same conductive material. For example, the gate line GL may be made of copper (Cu), aluminum (Al), molybdenum (Mo), nickel (Ni), titanium (Ti), chromium (Cr), or an alloy thereof. Not limited.

게이트 배선(GL)은 복수의 서브 화소(SP) 각각으로 게이트 전압을 전달하는 배선으로, 복수의 서브 화소(SP)의 회로 영역(CA)을 가로지르며 행 방향으로 연장될 수 있다. 게이트 배선(GL)은 행 방향으로 연장 배치되어, 열 방향으로 연장된 복수의 고전위 전원 배선(VDD), 복수의 데이터 배선(DL) 및 복수의 기준 배선(RL)과 교차할 수 있다. The gate line GL is a line that transmits a gate voltage to each of the plurality of sub-pixels SP, and may extend in a row direction while crossing the circuit area CA of the plurality of sub-pixels SP. The gate line GL may extend in the row direction and cross the plurality of high potential power lines VDD, the plurality of data lines DL, and the plurality of reference lines RL, which extend in the column direction.

게이트 절연층(112) 상에 제2 드레인 전극(DE2)이 배치된다. 제2 드레인 전극(DE2)은 게이트 절연층(112)에 형성된 컨택홀을 통해 제2 액티브층(ACT2)과 전기적으로 연결되는 동시에, 게이트 절연층(112) 및 버퍼층(111)에 형성된 컨택홀을 통해 복수의 데이터 배선(DL) 중 하나의 데이터 배선(DL)과 전기적으로 연결될 수 있다. 예를 들어, 적색 서브 화소(SPR)의 제2 드레인 전극(DE2)은 제1 데이터 배선(DL1)과 전기적으로 연결되고, 백색 서브 화소(SPW)의 제2 드레인 전극(DE2)은 제2 데이터 배선(DL2)과 전기적으로 연결될 수 있다. 예를 들어, 청색 서브 화소(SPB)의 제2 드레인 전극(DE2)은 제3 데이터 배선(DL3)과 전기적으로 연결되고, 녹색 서브 화소(SPG)의 제2 드레인 전극(DE2)은 제4 데이터 배선(DL4)과 전기적으로 연결될 수 있다. 제2 드레인 전극(DE2)은 도전성 물질, 예를 들어, 구리(Cu), 알루미늄(Al), 몰리브덴(Mo), 니켈(Ni), 티타늄(Ti), 크롬(Cr) 또는 이에 대한 합금으로 구성될 수 있으나, 이에 제한되지 않는다. A second drain electrode DE2 is disposed on the gate insulating layer 112 . The second drain electrode DE2 is electrically connected to the second active layer ACT2 through a contact hole formed in the gate insulating layer 112 and at the same time is connected to the contact hole formed in the gate insulating layer 112 and the buffer layer 111. It may be electrically connected to one data line DL among the plurality of data lines DL. For example, the second drain electrode DE2 of the red sub-pixel SPR is electrically connected to the first data line DL1, and the second drain electrode DE2 of the white sub-pixel SPW is electrically connected to the second data line DL1. It may be electrically connected to the wiring DL2. For example, the second drain electrode DE2 of the blue sub-pixel SPB is electrically connected to the third data line DL3, and the second drain electrode DE2 of the green sub-pixel SPG is electrically connected to the fourth data line DL3. It may be electrically connected to the wiring DL4. The second drain electrode DE2 is made of a conductive material such as copper (Cu), aluminum (Al), molybdenum (Mo), nickel (Ni), titanium (Ti), chromium (Cr), or an alloy thereof. It may be, but is not limited thereto.

제3 트랜지스터(TR3)는 제3 액티브층(ACT3), 제3 게이트 전극(GE3), 제3 소스 전극(SE3) 및 제3 드레인 전극(DE3)을 포함한다. The third transistor TR3 includes a third active layer ACT3, a third gate electrode GE3, a third source electrode SE3, and a third drain electrode DE3.

버퍼층(111) 상에 제3 액티브층(ACT3)이 배치된다. 제3 액티브층(ACT3)은 산화물 반도체, 비정질 실리콘 또는 폴리 실리콘 등과 같은 반도체 물질로 이루어질 수 있으나, 이에 제한되지 않는다. 예를 들어, 제3 액티브층(ACT3)이 산화물 반도체로 형성된 경우, 제3 액티브층(ACT3)은 채널 영역, 소스 영역 및 드레인 영역으로 이루어지고, 소스 영역 및 드레인 영역은 도체화된 영역일 수 있으나, 이에 제한되지 않는다.A third active layer ACT3 is disposed on the buffer layer 111 . The third active layer ACT3 may be made of a semiconductor material such as an oxide semiconductor, amorphous silicon, or polysilicon, but is not limited thereto. For example, when the third active layer ACT3 is formed of an oxide semiconductor, the third active layer ACT3 includes a channel region, a source region, and a drain region, and the source region and the drain region may be conductive regions. However, it is not limited thereto.

제3 액티브층(ACT3) 상에 게이트 절연층(112)이 배치되고, 게이트 절연층(112) 상에 제3 게이트 전극(GE3), 제3 소스 전극(SE3) 및 제3 드레인 전극(DE3)이 배치된다. A gate insulating layer 112 is disposed on the third active layer ACT3, and a third gate electrode GE3, a third source electrode SE3, and a third drain electrode DE3 are formed on the gate insulating layer 112. this is placed

게이트 절연층(112) 상에서 제3 액티브층(ACT3)에 중첩하도록 제3 게이트 전극(GE3)이 배치된다. 제3 게이트 전극(GE3)은 센싱 배선(SL)과 전기적으로 연결될 수 있고, 제3 트랜지스터(TR3)는 제3 트랜지스터(TR3)로 전달된 센싱 전압에 기초하여 턴 온 또는 턴 오프 될 수 있다. 제3 게이트 전극(GE3)은 도전성 물질, 예를 들어, 구리(Cu), 알루미늄(Al), 몰리브덴(Mo), 니켈(Ni), 티타늄(Ti), 크롬(Cr) 또는 이에 대한 합금으로 구성될 수 있으나, 이에 제한되지 않는다.A third gate electrode GE3 is disposed on the gate insulating layer 112 to overlap the third active layer ACT3. The third gate electrode GE3 may be electrically connected to the sensing line SL, and the third transistor TR3 may be turned on or off based on the sensing voltage transmitted to the third transistor TR3. The third gate electrode GE3 is made of a conductive material such as copper (Cu), aluminum (Al), molybdenum (Mo), nickel (Ni), titanium (Ti), chromium (Cr), or an alloy thereof. It may be, but is not limited thereto.

한편, 제3 게이트 전극(GE3)은 센싱 배선(SL)으로부터 연장될 수 있다. 즉, 제3 게이트 전극(GE3)은 센싱 배선(SL)과 일체로 이루어질 수 있고, 제3 게이트 전극(GE3)과 센싱 배선(SL)은 동일한 도전성 물질로 형성될 수 있다. 예를 들어, 센싱 배선(SL)은 구리(Cu), 알루미늄(Al), 몰리브덴(Mo), 니켈(Ni), 티타늄(Ti), 크롬(Cr) 또는 이에 대한 합금으로 구성될 수 있으나, 이에 제한되지 않는다.Meanwhile, the third gate electrode GE3 may extend from the sensing line SL. That is, the third gate electrode GE3 may be integrally formed with the sensing line SL, and the third gate electrode GE3 and the sensing line SL may be formed of the same conductive material. For example, the sensing wire SL may be made of copper (Cu), aluminum (Al), molybdenum (Mo), nickel (Ni), titanium (Ti), chromium (Cr), or an alloy thereof. Not limited.

센싱 배선(SL)은 복수의 서브 화소(SP) 각각으로 센싱 전압을 전달하는 배선으로, 복수의 서브 화소(SP) 사이에서 행 방향으로 연장된다. 예를 들어, 센싱 배선(SL)은 복수의 서브 화소(SP) 간의 경계에서 행 방향으로 연장 배치되어, 열 방향으로 연장된 복수의 고전위 전원 배선(VDD), 복수의 데이터 배선(DL) 및 복수의 기준 배선(RL)과 교차할 수 있다.The sensing line SL is a line that transmits a sensing voltage to each of the plurality of sub-pixels SP and extends between the plurality of sub-pixels SP in a row direction. For example, the sensing line SL is disposed extending in a row direction at a boundary between a plurality of sub-pixels SP, and includes a plurality of high-potential power supply lines VDD, a plurality of data lines DL, and a plurality of data lines DL. It may intersect with a plurality of reference lines RL.

제3 소스 전극(SE3)은 게이트 절연층(112)에 형성된 컨택홀을 통해 제3 액티브층(ACT3)과 전기적으로 연결될 수 있다. 제3 소스 전극(SE3)은 도전성 물질, 예를 들어, 구리(Cu), 알루미늄(Al), 몰리브덴(Mo), 니켈(Ni), 티타늄(Ti), 크롬(Cr) 또는 이에 대한 합금으로 구성될 수 있으나, 이에 제한되지 않는다. The third source electrode SE3 may be electrically connected to the third active layer ACT3 through a contact hole formed in the gate insulating layer 112 . The third source electrode SE3 is made of a conductive material such as copper (Cu), aluminum (Al), molybdenum (Mo), nickel (Ni), titanium (Ti), chromium (Cr), or an alloy thereof. It may be, but is not limited thereto.

한편, 제3 소스 전극(SE3)과 컨택하는 제3 액티브층(ACT3)의 일부분은 버퍼층(111)에 형성된 컨택홀을 통해 차광층(LS)에 전기적으로 연결될 수 있다. 즉, 제3 소스 전극(SE3)은 제3 액티브층(ACT3)을 사이에 두고 차광층(LS)과 전기적으로 연결될 수 있다. 그러므로, 제3 소스 전극(SE3) 및 제1 소스 전극(SE1)은 차광층(LS)을 통해 서로 전기적으로 연결될 수 있다. Meanwhile, a portion of the third active layer ACT3 that contacts the third source electrode SE3 may be electrically connected to the light blocking layer LS through a contact hole formed in the buffer layer 111 . That is, the third source electrode SE3 may be electrically connected to the light blocking layer LS with the third active layer ACT3 interposed therebetween. Therefore, the third source electrode SE3 and the first source electrode SE1 may be electrically connected to each other through the light blocking layer LS.

제3 드레인 전극(DE3)은 게이트 절연층(112)에 형성된 컨택홀을 통해 제3 액티브층(ACT3)과 전기적으로 연결될 수 있다. 제3 드레인 전극(DE3)은 도전성 물질, 예를 들어, 구리(Cu), 알루미늄(Al), 몰리브덴(Mo), 니켈(Ni), 티타늄(Ti), 크롬(Cr) 또는 이에 대한 합금으로 구성될 수 있으나, 이에 제한되지 않는다.The third drain electrode DE3 may be electrically connected to the third active layer ACT3 through a contact hole formed in the gate insulating layer 112 . The third drain electrode DE3 is made of a conductive material such as copper (Cu), aluminum (Al), molybdenum (Mo), nickel (Ni), titanium (Ti), chromium (Cr), or an alloy thereof. It may be, but is not limited thereto.

제3 드레인 전극(DE3)은 기준 배선(RL)과 전기적으로 연결될 수 있다. 예를 들어, 하나의 화소를 이루는 적색 서브 화소(SPR), 백색 서브 화소(SPW), 청색 서브 화소(SPB) 및 녹색 서브 화소(SPG) 각각의 제3 드레인 전극(DE3)은 동일한 기준 배선(RL)에 전기적으로 연결될 수 있다. 즉, 하나의 화소를 이루는 복수의 서브 화소(SP)는 하나의 기준 배선(RL)을 공유할 수 있다. The third drain electrode DE3 may be electrically connected to the reference line RL. For example, the third drain electrode DE3 of each of the red sub-pixel SPR, white sub-pixel SPW, blue sub-pixel SPB, and green sub-pixel SPG constituting one pixel has the same reference line ( RL) can be electrically connected to That is, a plurality of sub-pixels SP constituting one pixel may share one reference line RL.

이때, 열 방향으로 연장된 기준 배선(RL)을 행 방향을 따라 나란히 배치된 복수의 서브 화소(SP)로 전달하기 위해, 보조 기준 배선(RLa)이 배치될 수 있다. 보조 기준 배선(RLa)은 행 방향으로 연장되어 기준 배선(RL)과 복수의 서브 화소(SP) 각각의 제3 드레인 전극(DE3)을 전기적으로 연결할 수 있다. 보조 기준 배선(RLa)의 일단은 버퍼층(111) 및 게이트 절연층(112)에 형성된 컨택홀을 통해 기준 배선(RL)과 전기적으로 연결될 수 있다. 그리고 보조 기준 배선(RLa)의 타단은 복수의 서브 화소(SP) 각각의 제3 드레인 전극(DE3)과 전기적으로 연결될 수 있다. 이 경우, 보조 기준 배선(RLa)은 복수의 서브 화소(SP) 각각의 제3 드레인 전극(DE3)과 일체로 이루어질 수 있고, 기준 배선(RL)으로부터의 기준 전압은 보조 기준 배선(RLa)을 통해 제3 드레인 전극(DE3)으로 전달될 수 있다. 다만, 보조 기준 배선(RLa)은 제3 드레인 전극(DE3)과 별도로 형성될 수 있으며, 이에 제한되지 않는다. In this case, an auxiliary reference line RLa may be disposed to transfer the reference line RL extending in the column direction to the plurality of sub-pixels SP arranged side by side along the row direction. The auxiliary reference line RLa extends in a row direction to electrically connect the reference line RL and the third drain electrode DE3 of each of the plurality of sub-pixels SP. One end of the auxiliary reference line RLa may be electrically connected to the reference line RL through a contact hole formed in the buffer layer 111 and the gate insulating layer 112 . Also, the other end of the auxiliary reference line RLa may be electrically connected to the third drain electrode DE3 of each of the plurality of sub-pixels SP. In this case, the auxiliary reference line RLa may be integrally formed with the third drain electrode DE3 of each of the plurality of sub-pixels SP, and the reference voltage from the reference line RL is applied to the auxiliary reference line RLa. through the third drain electrode DE3. However, the auxiliary reference line RLa may be formed separately from the third drain electrode DE3, but is not limited thereto.

복수의 서브 화소(SP)의 회로 영역(CA)에 스토리지 커패시터(SC)가 배치된다. 스토리지 커패시터(SC)는 한 프레임 동안 발광 소자(OLED)가 계속해서 동일한 상태를 유지하도록 제1 트랜지스터(TR1)의 제1 게이트 전극(GE1)과 제1 소스 전극(SE1) 사이의 전압을 저장할 수 있다. 스토리지 커패시터(SC)는 제1 커패시터 전극(SC1), 제2 커패시터 전극(SC2) 및 제3 커패시터 전극(SC3)을 포함한다. The storage capacitor SC is disposed in the circuit area CA of the plurality of sub-pixels SP. The storage capacitor SC may store a voltage between the first gate electrode GE1 and the first source electrode SE1 of the first transistor TR1 so that the light emitting element OLED continues to maintain the same state during one frame. there is. The storage capacitor SC includes a first capacitor electrode SC1 , a second capacitor electrode SC2 , and a third capacitor electrode SC3 .

복수의 서브 화소(SP) 각각에서 버퍼층(111) 아래에 제1 커패시터 전극(SC1)이 배치된다. 제1 커패시터 전극(SC1)은 제1 기판(110) 상에 배치된 도전성 구성요소 중 제1 기판(110)에 가장 가깝게 배치될 수 있다. 제1 커패시터 전극(SC1)은 차광층(LS)과 일체로 이루어질 수 있고, 차광층(LS)을 통해 제1 소스 전극(SE1)과 전기적으로 연결될 수 있다.A first capacitor electrode SC1 is disposed below the buffer layer 111 in each of the plurality of sub-pixels SP. The first capacitor electrode SC1 may be disposed closest to the first substrate 110 among conductive components disposed on the first substrate 110 . The first capacitor electrode SC1 may be integrally formed with the light blocking layer LS and may be electrically connected to the first source electrode SE1 through the light blocking layer LS.

제1 커패시터 전극(SC1) 상에 버퍼층(111)이 배치되고, 버퍼층(111) 상에 제2 커패시터 전극(SC2)이 배치된다. 제2 커패시터 전극(SC2)은 제1 커패시터 전극(SC1)과 중첩하도록 배치될 수 있다. 제2 커패시터 전극(SC2)은 제2 소스 전극(SE2)과 일체로 이루어져, 제2 소스 전극(SE2)이자 제1 게이트 전극(GE1)에 전기적으로 연결될 수 있다. 예를 들어, 버퍼층(111) 상에 반도체 물질을 형성하고, 반도체 물질의 일부분을 도체화하여 제2 소스 전극(SE2) 및 제2 커패시터 전극(SC2)을 형성할 수 있다. 그러므로, 반도체 물질 중 도체화되지 않은 부분은 제2 액티브층(ACT2)으로 기능하고, 도체화된 부분은 제2 소스 전극(SE2)이자 제2 커패시터 전극(SC2)으로 기능할 수 있다. 그리고 상술한 바와 같이 제1 게이트 전극(GE1)은 게이트 절연층(112)에 형성된 컨택홀을 통해 제2 소스 전극(SE2)과 전기적으로 연결된다. 따라서, 제2 커패시터 전극(SC2)은 제2 소스 전극(SE2)과 일체로 이루어져 제2 소스 전극(SE2) 및 제1 게이트 전극(GE1)과 전기적으로 연결될 수 있다. A buffer layer 111 is disposed on the first capacitor electrode SC1 , and a second capacitor electrode SC2 is disposed on the buffer layer 111 . The second capacitor electrode SC2 may be disposed to overlap the first capacitor electrode SC1. The second capacitor electrode SC2 is integrally formed with the second source electrode SE2 and may be electrically connected to the second source electrode SE2 and the first gate electrode GE1. For example, the second source electrode SE2 and the second capacitor electrode SC2 may be formed by forming a semiconductor material on the buffer layer 111 and making a portion of the semiconductor material a conductor. Therefore, the non-conductive portion of the semiconductor material may function as the second active layer ACT2, and the conductive portion may function as the second source electrode SE2 and the second capacitor electrode SC2. As described above, the first gate electrode GE1 is electrically connected to the second source electrode SE2 through a contact hole formed in the gate insulating layer 112 . Accordingly, the second capacitor electrode SC2 may be integrally formed with the second source electrode SE2 and electrically connected to the second source electrode SE2 and the first gate electrode GE1.

제2 커패시터 전극(SC2) 상에 패시베이션층(113)이 배치되고, 패시베이션층(113) 상에 제3 커패시터 전극(SC3)이 배치된다. 제3 커패시터 전극(SC3)은 제1 커패시터 전극(SC1) 및 제2 커패시터 전극(SC3)과 중첩하도록 배치될 수 있다. 제3 커패시터 전극(SC3)은 애노드(AN)와 일체로 이루어질 수 있고, 제1 소스 전극(SE1)에 전기적으로 연결될 수 있다. A passivation layer 113 is disposed on the second capacitor electrode SC2 , and a third capacitor electrode SC3 is disposed on the passivation layer 113 . The third capacitor electrode SC3 may be disposed to overlap the first capacitor electrode SC1 and the second capacitor electrode SC3. The third capacitor electrode SC3 may be integrally formed with the anode AN and may be electrically connected to the first source electrode SE1.

정리하면, 스토리지 커패시터(SC)의 제1 커패시터 전극(SC1)은 차광층(LS)과 일체로 이루어져, 차광층(LS), 제1 소스 전극(SE1) 및 제3 소스 전극(SE3)과 전기적으로 연결될 수 있다. 그리고 제2 커패시터 전극(SC2)은 제2 소스 전극(SE2)이자 제2 액티브층(ACT2)과 일체로 이루어져, 제2 소스 전극(SE2) 및 제1 게이트 전극(GE1)과 전기적으로 연결될 수 있다. 또한, 제3 커패시터 전극(SC3)은 애노드(AN)와 일체로 이루어져, 제1 소스 전극(SE1) 및 제3 소스 전극(SE3)과 전기적으로 연결될 수 있다. 따라서, 버퍼층(111)을 사이에 두고 중첩하는 제1 커패시터 전극(SC1) 및 제2 커패시터 전극(SC2)과 패시베이션층(113)을 사이에 두고 중첩하는 제2 커패시터 전극(SC2) 및 제3 커패시터 전극(SC3)은 발광 소자(OLED)가 발광하는 동안 제1 트랜지스터(TR1)의 제1 게이트 전극(GE1) 및 제1 소스 전극(SE1)의 전압을 일정하게 유지하여 발광 소자(OLED)를 동일한 상태로 유지시킬 수 있다. In summary, the first capacitor electrode SC1 of the storage capacitor SC is integrally formed with the light blocking layer LS, and is electrically electrically connected to the light blocking layer LS, the first source electrode SE1 and the third source electrode SE3. can be connected to Also, the second capacitor electrode SC2 is the second source electrode SE2 and integrally formed with the second active layer ACT2, and may be electrically connected to the second source electrode SE2 and the first gate electrode GE1. . In addition, the third capacitor electrode SC3 is integrally formed with the anode AN and may be electrically connected to the first source electrode SE1 and the third source electrode SE3. Therefore, the first capacitor electrode SC1 and the second capacitor electrode SC2 overlap with the buffer layer 111 interposed therebetween and the second capacitor electrode SC2 and the third capacitor overlap with the passivation layer 113 interposed therebetween. The electrode SC3 maintains the voltage of the first gate electrode GE1 and the first source electrode SE1 of the first transistor TR1 constant while the light emitting element OLED emits light, so that the light emitting element OLED is the same. state can be maintained.

도 3 및 도 4를 참조하면, 제1 트랜지스터(TR1), 제2 트랜지스터(TR2), 제3 트랜지스터(TR3) 및 스토리지 커패시터(SC) 상에 패시베이션층(113)이 배치된다. 패시베이션층(113)은 패시베이션층(113) 하부의 구성을 보호하기 위한 절연층이다. 예를 들어, 패시베이션층(113)은 실리콘 산화물(SiOx) 또는 실리콘 질화물(SiNx)의 단일층 또는 복층으로 구성될 수 있으나, 이에 제한되지 않는다. 또한, 패시베이션층(113)은 실시예에 따라 생략될 수도 있다.Referring to FIGS. 3 and 4 , a passivation layer 113 is disposed on the first transistor TR1 , the second transistor TR2 , the third transistor TR3 , and the storage capacitor SC. The passivation layer 113 is an insulating layer for protecting components under the passivation layer 113 . For example, the passivation layer 113 may be formed of a single layer or multiple layers of silicon oxide (SiOx) or silicon nitride (SiNx), but is not limited thereto. Also, the passivation layer 113 may be omitted according to embodiments.

패시베이션층(113) 상에서 복수의 서브 화소(SP) 각각의 발광 영역(EA)에 복수의 컬러 필터(CF)가 배치된다. 상술한 바와 같이 본 발명의 일 실시예에 따른 표시 장치(100)는 발광 소자(OLED)에서 발광된 광이 발광 소자(OLED) 및 제1 기판(110)의 하부로 향하는 바텀 에미션 방식이므로, 발광 소자(OLED) 아래에 복수의 컬러 필터(CF)가 배치될 수 있다. 발광 소자(OLED)에서 발광된 광은 복수의 컬러 필터(CF)를 통과하며 다양한 색상의 광으로 구현될 수 있다. A plurality of color filters CF are disposed in the emission area EA of each of the plurality of sub-pixels SP on the passivation layer 113 . As described above, since the display device 100 according to an embodiment of the present invention is a bottom emission method in which light emitted from the light emitting element OLED is directed toward the lower part of the light emitting element OLED and the first substrate 110, A plurality of color filters CF may be disposed under the light emitting element OLED. Light emitted from the light emitting element OLED passes through a plurality of color filters CF and may be implemented as light of various colors.

복수의 컬러 필터(CF)는 적색 컬러 필터(CFR), 청색 컬러 필터(CFB) 및 녹색 컬러 필터(CFG)를 포함한다. 적색 컬러 필터(CFR)는 복수의 서브 화소(SP) 중 적색 서브 화소(SPR)의 발광 영역(EA)에 배치될 수 있고, 청색 컬러 필터(CFB)는 청색 서브 화소(SPB)의 발광 영역(EA)에 배치될 수 있으며, 녹색 컬러 필터(CFG)는 녹색 서브 화소(SPG)의 발광 영역(EA)에 배치될 수 있다. The plurality of color filters CF include a red color filter CFR, a blue color filter CFB, and a green color filter CFG. The red color filter CFR may be disposed in the emission area EA of the red sub-pixel SPR among the plurality of sub-pixels SP, and the blue color filter CFB may be disposed in the emission area EA of the blue sub-pixel SPB. EA), and the green color filter CFG may be disposed in the emission area EA of the green sub-pixel SPG.

패시베이션층(113) 및 복수의 컬러 필터(CF) 상에 평탄화층(114)이 배치된다. 평탄화층(114)은 제1 트랜지스터(TR1), 제2 트랜지스터(TR2), 제3 트랜지스터(TR3), 스토리지 커패시터(SC), 복수의 고전위 전원 배선(VDD), 복수의 데이터 배선(DL), 복수의 기준 배선(RL), 복수의 게이트 배선(GL) 및 복수의 센싱 배선(SL)이 배치된 제1 기판(110)의 상부를 평탄화하는 절연층이다. 평탄화층(114)은 유기 물질로 이루어질 수 있고, 예를 들어, 폴리이미드(Polyimide) 또는 포토아크릴(Photo Acryl)의 단일층 또는 복층으로 구성될 수 있으나, 이에 제한되지 않는다.A planarization layer 114 is disposed on the passivation layer 113 and the plurality of color filters CF. The planarization layer 114 includes a first transistor TR1 , a second transistor TR2 , a third transistor TR3 , a storage capacitor SC, a plurality of high potential power lines VDD, and a plurality of data lines DL. , is an insulating layer planarizing an upper portion of the first substrate 110 on which the plurality of reference lines RL, the plurality of gate lines GL, and the plurality of sensing lines SL are disposed. The planarization layer 114 may be made of an organic material, and may include, for example, a single layer or a multi-layer of polyimide or photoacrylic, but is not limited thereto.

복수의 서브 화소(SP) 각각에서 발광 영역(EA)에 발광 소자(OLED)가 배치된다. 복수의 서브 화소(SP) 각각에서 평탄화층(114) 상에 발광 소자(OLED)가 배치된다. 발광 소자(OLED)는 애노드(AN), 발광층(EL) 및 캐소드(CA)를 포함한다.The light emitting element OLED is disposed in the light emitting area EA in each of the plurality of sub pixels SP. A light emitting element OLED is disposed on the planarization layer 114 in each of the plurality of sub-pixels SP. The light emitting element OLED includes an anode AN, a light emitting layer EL, and a cathode CA.

발광 영역(EA)에서 평탄화층(114) 상에 애노드(AN)가 배치된다. 애노드(AN)는 발광층(EL)에 정공을 공급하므로, 일함수가 높은 도전성 물질로 이루어지며, 애노드(AN)로 지칭될 수도 있다. 애노드(AN)는 예를 들어, 인듐 주석 산화물(Indium Tin Oxide, ITO), 인듐 아연 산화물(Indium Zin Oxide, IZO) 등과 같은 투명 도전성 물질로 형성될 수 있으나, 이에 제한되지 않는다. An anode AN is disposed on the planarization layer 114 in the emission area EA. Since the anode AN supplies holes to the light emitting layer EL, it is made of a conductive material having a high work function and may be referred to as an anode AN. The anode AN may be formed of a transparent conductive material such as, for example, indium tin oxide (ITO) or indium zinc oxide (IZO), but is not limited thereto.

한편, 애노드(AN)는 회로 영역(CA)을 향해 연장될 수 있다. 애노드(AN)의 일부분은 발광 영역(EA)으로부터 회로 영역(CA)의 제1 소스 전극(SE1)을 향해 연장될 수 있고, 평탄화층(114) 및 패시베이션층(113)에 형성된 컨택홀을 통해 제1 소스 전극(SE1)과 전기적으로 연결될 수 있다. 따라서, 발광 소자(OLED)의 애노드(AN)는 회로 영역(CA)으로 연장되어 제1 트랜지스터(TR1)의 제1 소스 전극(SE1)이자 스토리지 커패시터(SC)의 제2 커패시터 전극(SC2)과 전기적으로 연결될 수 있다. Meanwhile, the anode AN may extend toward the circuit area CA. A portion of the anode AN may extend from the light emitting area EA toward the first source electrode SE1 of the circuit area CA through a contact hole formed in the planarization layer 114 and the passivation layer 113. It may be electrically connected to the first source electrode SE1. Accordingly, the anode AN of the light emitting element OLED extends into the circuit area CA to be the first source electrode SE1 of the first transistor TR1 and the second capacitor electrode SC2 of the storage capacitor SC. can be electrically connected.

발광 영역(EA) 및 회로 영역(CA)에서 애노드(AN) 상에 발광층(EL)이 배치된다. 발광층(EL)은 복수의 서브 화소(SP)에 걸쳐 하나의 층으로 형성될 수 있다. 즉, 복수의 서브 화소(SP)의 각각의 발광층(EL)은 서로 연결되어 일체로 이루어질 수 있다. 발광층(EL)은 하나의 발광층으로 구성될 수도 있고, 서로 다른 색의 광을 발광하는 복수의 발광층이 적층된 구조일 수 있다. 발광층(EL)은 정공 주입층, 정공 수송층, 전자 수송층, 전자 주입층 등의 유기층을 더 포함할 수 있다. The light emitting layer EL is disposed on the anode AN in the light emitting area EA and the circuit area CA. The light emitting layer EL may be formed as a single layer over a plurality of sub-pixels SP. That is, each light emitting layer EL of the plurality of sub-pixels SP may be integrally connected to each other. The light emitting layer EL may be composed of one light emitting layer or may have a structure in which a plurality of light emitting layers emitting light of different colors are stacked. The emission layer EL may further include organic layers such as a hole injection layer, a hole transport layer, an electron transport layer, and an electron injection layer.

발광 영역(EA) 및 회로 영역(CA)에서 발광층(EL) 상에 캐소드(CA)가 배치된다. 캐소드(CA)는 발광층(EL)에 전자를 공급하므로, 일함수가 낮은 도전성 물질로 이루질 수 있다. 캐소드(CA)는 복수의 서브 화소(SP)에 걸쳐 하나의 층으로 형성될 수 있다. 즉, 복수의 서브 화소(SP) 각각의 캐소드(CA)는 서로 연결되어 일체로 이루어질 수 있다. 캐소드(CA)는 예를 들어, 인듐 주석 산화물(Indium Tin Oxide, ITO), 인듐 아연 산화물(Indium Zin Oxide, IZO) 등과 같은 투명 도전성 물질 또는 이테르븀(Yb) 합금으로 형성될 수 있고, 금속 도핑층이 더 포함될 수도 있으며, 이에 제한되지 않는다. 한편, 도 4 및 도 5에 도시되지는 않았으나, 발광 소자(OLED)의 캐소드(CA)는 저전위 전원 배선(VSS)과 전기적으로 연결되어, 저전위 전원 전압을 공급받을 수 있다. A cathode CA is disposed on the light emitting layer EL in the light emitting area EA and the circuit area CA. Since the cathode CA supplies electrons to the light emitting layer EL, it may be made of a conductive material having a low work function. The cathode CA may be formed as a single layer over the plurality of sub-pixels SP. That is, the cathodes CA of each of the plurality of sub-pixels SP may be integrally connected to each other. The cathode CA may be formed of, for example, a transparent conductive material such as indium tin oxide (ITO) or indium zinc oxide (IZO) or a ytterbium (Yb) alloy, and a metal doped layer. This may be further included, but is not limited thereto. Meanwhile, although not shown in FIGS. 4 and 5 , the cathode CA of the light emitting element OLED may be electrically connected to the low potential power line VSS to receive a low potential power voltage.

애노드(AN)와 발광층(EL) 사이에 뱅크(115)가 배치된다. 뱅크(115)는 표시 영역(AA)에 중첩하도록 배치되고, 애노드(AN)의 엣지를 덮도록 배치된다. 뱅크(115)는 서로 인접한 서브 화소(SP) 간의 경계에 배치되어, 복수의 서브 화소(SP) 각각의 발광 소자(OLED)로부터 발광된 광의 혼색을 저감할 수 있다. 뱅크(115)는 절연 물질로 이루어질 수 있고, 예를 들어, 뱅크(115)는 폴리이미드(polyimide), 아크릴(acryl) 또는 벤조사이클로부텐(benzocyclobutene: BCB)계 수지로 이루어질 수 있으나, 이에 제한되는 것은 아니다.A bank 115 is disposed between the anode AN and the light emitting layer EL. The bank 115 is disposed to overlap the display area AA, and is disposed to cover the edge of the anode AN. The bank 115 may be disposed at a boundary between adjacent sub-pixels SP to reduce color mixing of light emitted from the light emitting device OLED of each of the plurality of sub-pixels SP. The bank 115 may be made of an insulating material, for example, the bank 115 may be made of polyimide, acryl, or benzocyclobutene (BCB)-based resin, but is limited thereto It is not.

또한, 도 4를 참조하면, 하부 기판(110) 하부에는 편광판(150)이 배치된다. 편광판(150)은 선택적으로 광을 투과시켜, 하부 기판(110)으로 입사하는 외부 광의 반사를 저감시킬 수 있다. 구체적으로, 표시 장치(100)는 반도체 소자, 배선, 발광 소자 등에 적용되는 다양한 금속 물질이 하부 기판(110) 상에 형성된다. 이에, 하부 기판(110) 측으로 입사된 외광은 금속 물질로부터 반사될 수 있고, 외광의 반사로 인해 표시 장치(100)의 시인성이 저감될 수 있다. 이때, 외광의 반사를 방지하는 편광판(150)을 하부 기판(110) 아래에 배치하여, 표시 장치(100)의 야외 시인성을 높일 수 있다. 다만, 편광판(150)은 표시 장치(100)의 구현 예에 따라 생략될 수도 있다. Also, referring to FIG. 4 , a polarizer 150 is disposed below the lower substrate 110 . The polarizer 150 may selectively transmit light and reduce reflection of external light incident on the lower substrate 110 . In detail, in the display device 100 , various metal materials applied to semiconductor elements, wires, light emitting elements, and the like are formed on the lower substrate 110 . Accordingly, external light incident toward the lower substrate 110 may be reflected from the metal material, and visibility of the display device 100 may be reduced due to the reflection of the external light. At this time, the outdoor visibility of the display device 100 may be improved by disposing the polarizer 150 to prevent reflection of external light under the lower substrate 110 . However, the polarizer 150 may be omitted depending on the implementation example of the display device 100 .

한편, 도면에 도시되지는 않았으나, 하부 기판(110) 아래에서 편광판(150)과 함께 배리어 필름이 배치될 수 있다. 배리어 필름은 하부 기판(110) 외측의 수분, 산소가 하부 기판(110)으로 침투하는 것을 최소화하여, 발광 소자를 포함하는 화소부를 보호할 수 있다. 다만, 배리어 필름은 표시 장치(100)의 구현 예에 따라 생략될 수도 있으며, 이에 제한되지 않는다.Meanwhile, although not shown in the drawing, a barrier film may be disposed under the lower substrate 110 together with the polarizer 150 . The barrier film may minimize penetration of moisture and oxygen from the outside of the lower substrate 110 into the lower substrate 110 to protect a pixel portion including a light emitting device. However, the barrier film may be omitted according to the implementation example of the display device 100, but is not limited thereto.

본 발명의 일 실시예에 따른 표시 장치(100)에서는 하부 기판(110)을 투명 전도성 산화물 및 산화물 반도체 중 어느 하나로 형성하여 표시 장치(100)의 두께를 줄일 수 있다. 기존에는 표시 장치의 기판으로 플라스틱 기판을 주로 사용하였으나, 플라스틱 기판은 고온에서 기판 물질을 코팅 및 경화하는 방식으로 형성되므로, 시간이 오래 걸리고, 두께를 일정 수준 이하로 얇게 형성하기 어려운 문제점이 있다. 이와 달리, 투명 전도성 산화물 및 산화물 반도체는 스퍼터링(Sputtering) 등의 증착 공정을 통해 매우 얇은 두께로 형성이 가능하다. 이에, 본 발명의 일 실시예에 따른 표시 장치(100)에서는 표시 장치(100)의 여러 구성을 지지하는 하부 기판(110)을 투명 전도성 산화물층 또는 산화물 반도체층으로 구성하여, 표시 장치(100)의 두께를 줄일 수 있고, 슬림한 디자인을 구현할 수 있다.In the display device 100 according to an exemplary embodiment of the present invention, the thickness of the display device 100 may be reduced by forming the lower substrate 110 with one of a transparent conductive oxide and an oxide semiconductor. In the past, plastic substrates have been mainly used as substrates for display devices, but since plastic substrates are formed by coating and curing substrate materials at high temperatures, there are problems in that it takes a long time and it is difficult to form the substrate thin to a certain level or less. In contrast, transparent conductive oxides and oxide semiconductors can be formed to a very thin thickness through a deposition process such as sputtering. Accordingly, in the display device 100 according to an exemplary embodiment of the present invention, the lower substrate 110 supporting various components of the display device 100 is formed of a transparent conductive oxide layer or an oxide semiconductor layer, and the display device 100 can be reduced in thickness, and a slim design can be realized.

한편, 유리 기판보다 상대적으로 플렉서블한 플라스틱 기판에 발광 소자 및 구동 회로를 형성하여 플렉서블한 표시 장치를 형성하였다. 다만, 표시 장치를 과도하게 변형하는 경우, 변형 시 발생한 응력에 의해 표시 장치가 손상될 수도 있다. 이에, 표시 장치의 응력을 완화하도록 플렉서빌리티를 더 향상시키기 위해서는 표시 장치의 두께를 줄이는 것이 더 유리하나, 상술한 바와 같이 플라스틱 기판을 일정 수준 이하의 두께로 형성하는 것이 어려운 문제점이 있다. Meanwhile, a flexible display device has been formed by forming a light emitting element and a driving circuit on a plastic substrate that is relatively more flexible than a glass substrate. However, when the display device is excessively deformed, the display device may be damaged due to stress generated during deformation. Accordingly, in order to further improve flexibility to relieve stress of the display device, it is more advantageous to reduce the thickness of the display device, but as described above, it is difficult to form the plastic substrate to a thickness less than a certain level.

이에, 본 발명의 일 실시예에 따른 표시 장치(100)에서는 하부 기판(110)을 투명 전도성 산화물 또는 산화물 반도체로 형성하여 표시 장치(100)의 플렉서빌리티를 향상시키고, 표시 장치(100) 변형 시 발생하는 스트레스를 저감할 수 있다. 구체적으로, 하부 기판(110)을 투명 전도성 산화물이나 산화물 반도체로 구성하는 경우, 하부 기판(110)을 매우 얇은 박막으로 형성 가능하다. 이 경우, 하부 기판(110)을 제1 투명 박막층으로도 지칭할 수 있다. 이에, 하부 기판(110)을 포함하는 표시 장치(100)는 높은 플렉서빌리티를 가질 수 있고, 표시 장치(100)를 용이하게 구부리거나 돌돌 말 수 있다. 이에, 본 발명의 일 실시예에 따른 표시 장치(100)에서는 하부 기판(110)을 투명 전도성 산화물층과 산화물 반도체층 중 어느 하나로 형성하여, 표시 장치(100)의 플렉서빌리티가 향상되어 표시 장치(100)의 변형 시 발생하는 응력 또한 완화될 수 있으므로, 표시 장치(100)에 크랙 등이 발생하는 것을 최소화할 수 있다. Accordingly, in the display device 100 according to an exemplary embodiment of the present invention, the lower substrate 110 is formed of a transparent conductive oxide or oxide semiconductor to improve the flexibility of the display device 100 and to prevent deformation of the display device 100. stress can be reduced. Specifically, when the lower substrate 110 is formed of a transparent conductive oxide or an oxide semiconductor, the lower substrate 110 can be formed as a very thin film. In this case, the lower substrate 110 may also be referred to as a first transparent thin film layer. Accordingly, the display device 100 including the lower substrate 110 may have high flexibility, and the display device 100 may be easily bent or rolled. Therefore, in the display device 100 according to an exemplary embodiment of the present invention, the lower substrate 110 is formed of one of a transparent conductive oxide layer and an oxide semiconductor layer, so that the flexibility of the display device 100 is improved and the display device Since stress generated when deformation of 100 is also relieved, occurrence of cracks or the like in the display device 100 can be minimized.

한편, 유리 기판 대신 플라스틱 기판을 사용하여 플렉서블한 표시 장치를 구현하였으나, 플라스틱 기판은 유리 기판보다 정전기 발생 가능성이 높다. 이러한 정전기는 플라스틱 기판 상의 각종 배선과 구동 소자에 영향을 미쳐, 일부 구성이 손상되거나, 표시 장치의 표시 품질이 저하될 수 있다. 그러므로, 플라스틱 기판을 사용하는 표시 장치에서는 정전기 차단 및 배출을 위해 별도의 구성이 더 필요하였다.Meanwhile, a flexible display device is implemented by using a plastic substrate instead of a glass substrate, but the plastic substrate has a higher possibility of generating static electricity than the glass substrate. Such static electricity may affect various wires and driving elements on the plastic substrate, so that some components may be damaged or the display quality of the display device may deteriorate. Therefore, in a display device using a plastic substrate, a separate configuration for blocking and discharging static electricity is further required.

본 발명의 일 실시예에 따른 표시 장치(100)에서는 하부 기판(110)을 투명 전도성 산화물층 및 산화물 반도체층 중 어느 하나로 형성하여, 하부 기판(110)에서 정전기 발생 가능성을 낮출 수 있다. 만약, 하부 기판(110)이 플라스틱으로 이루어져 정전기가 발생하는 경우, 정전기로 인해 하부 기판(110) 상의 각종 배선 및 구동 소자가 손상되거나, 구동에 영향을 주어 표시 품질이 저하될 수 있다. 대신 하부 기판(110)이 투명 전도성 산화물층이나 산화물 반도체층으로 형성되는 경우, 하부 기판(110)에서 정전기가 발생하는 것을 최소화할 수 있고, 정전기 차단 및 배출을 위한 구성을 간소화할 수 있다. 따라서, 본 발명의 일 실시예에 따른 표시 장치(100)에서는 하부 기판(110)을 정전기 발생 가능성이 낮은 투명 전도성 산화물층이나 산화물 반도체층 중 어느 하나로 형성하여, 정전기로 인한 손상이나 표시 품질 저하를 최소화할 수 있다. In the display device 100 according to an exemplary embodiment of the present invention, the lower substrate 110 may be formed of one of a transparent conductive oxide layer and an oxide semiconductor layer, thereby reducing the possibility of static electricity generation in the lower substrate 110 . If the lower substrate 110 is made of plastic and static electricity is generated, various wires and driving elements on the lower substrate 110 may be damaged or driving may be affected by the static electricity, thereby deteriorating display quality. Instead, when the lower substrate 110 is formed of a transparent conductive oxide layer or an oxide semiconductor layer, generation of static electricity in the lower substrate 110 can be minimized, and a configuration for blocking and discharging static electricity can be simplified. Therefore, in the display device 100 according to an embodiment of the present invention, the lower substrate 110 is formed of either a transparent conductive oxide layer or an oxide semiconductor layer having a low possibility of generating static electricity, thereby preventing damage due to static electricity or deterioration of display quality. can be minimized.

한편, 표시 장치의 기판으로 플라스틱 기판을 사용하는 경우, 플라스틱 기판의 형성 과정에서 이물이 발생할 수 있다. 예를 들어, 플라스틱 기판을 형성하기 위해, 기판 물질을 코팅 및 경화 시 이물이 발생할 수 있다. 그리고 이러한 이물로 인해 표시 장치 내부로 수분 및 산소가 보다 용이하게 침투할 수도 있고, 이물 자체에 의해 기판 상의 여러 구성들이 불균일하게 형성될 수도 있다. 따라서, 코팅 및 경화 방식으로 형성되는 플라스틱 기판에서는 이물로 인해 표시 장치 내부의 발광 소자가 열화되거나 트랜지스터의 특성이 저하될 수 있다. Meanwhile, when a plastic substrate is used as a substrate of a display device, foreign matter may occur during the formation of the plastic substrate. For example, foreign matter may occur during coating and curing of a substrate material to form a plastic substrate. Moisture and oxygen may more easily penetrate into the display device due to these foreign substances, and various components on the substrate may be non-uniformly formed by the foreign substances themselves. Therefore, in the plastic substrate formed by the coating and curing method, the light emitting element inside the display device may be deteriorated or the characteristics of the transistor may be deteriorated due to foreign matter.

이와 달리, 본 발명의 일 실시예에 따른 표시 장치(100)에서는 하부 기판(110)을 투명 전도성 산화물과 산화물 반도체 중 하나로 형성하여, 하부 기판(110)을 통해 외부의 수분이나 산소 등이 표시 장치(100) 내부로 침투하는 것을 최소화할 수 있다. 투명 전도성 산화물층이나 산화물 반도체로 하부 기판(110)을 형성하는 경우, 하부 기판(110)을 진공 환경에서 형성하므로 이물 발생 가능성이 현저하게 낮다. 또한, 이물이 발생하더라도 이물 크기가 매우 작기 때문에 표시 장치(100) 내부로 수분 및 산소가 침투하는 것을 최소화할 수 있다. 따라서, 본 발명의 일 실시예에 따른 표시 장치(100)에서는 제1 기판(110)을 이물 발생 가능성이 낮고, 투습 성능이 우수한 투명 전도성 산화물이나 산화물 반도체로 형성하여, 유기층을 포함하는 발광 소자(OLED) 및 표시 장치(100)의 신뢰성을 향상시킬 수 있다. Unlike this, in the display device 100 according to an exemplary embodiment of the present invention, the lower substrate 110 is formed of one of a transparent conductive oxide and an oxide semiconductor, so that moisture or oxygen from the outside passes through the lower substrate 110 to the display device. (100) It can minimize penetration into the inside. When the lower substrate 110 is formed of a transparent conductive oxide layer or an oxide semiconductor, since the lower substrate 110 is formed in a vacuum environment, the possibility of generating foreign substances is remarkably low. In addition, even if a foreign material is generated, since the size of the foreign material is very small, penetration of moisture and oxygen into the display device 100 may be minimized. Therefore, in the display device 100 according to an embodiment of the present invention, the first substrate 110 is formed of a transparent conductive oxide or oxide semiconductor having a low possibility of generating foreign matter and excellent moisture permeability, and a light emitting element including an organic layer ( OLED) and the reliability of the display device 100 may be improved.

그리고 본 발명의 일 실시예에 따른 표시 장치(100)에서는 하부 기판(110)을 투명 전도성 산화물이나 산화물 반도체 중 어느 하나로 형성하여, 하부 기판(110) 하부에 얇고, 저렴한 배리어 필름을 부착하여 사용할 수 있다. 하부 기판(110)이 투습 성능이 낮은 물질, 예를 들어, 플라스틱 등으로 이루어진 경우, 두껍고 비싼 고성능의 배리어 필름을 부착하여 투습 성능을 보완할 수 있다. 그러나, 본 발명의 일 실시예에 따른 표시 장치(100)에서는 하부 기판(110)을 투습 성능이 우수한 투명 전도성 산화물 또는 산화물 반도체로 형성하기 때문에, 하부 기판(110) 하부에 두께가 얇고 저렴한 배리어 필름 부착이 가능하다. 따라서, 본 발명의 일 실시예에 따른 표시 장치(100)에서는 하부 기판(110)을 투습 성능이 우수한 투명 전도성 산화물이나 산화물 반도체 중 어느 하나로 구성하여, 표시 장치의 제조 비용을 절감할 수 있다. In addition, in the display device 100 according to an exemplary embodiment of the present invention, the lower substrate 110 may be formed of either a transparent conductive oxide or an oxide semiconductor, and a thin and inexpensive barrier film may be attached to the lower portion of the lower substrate 110 to be used. there is. When the lower substrate 110 is made of a material having low moisture permeability, such as plastic, the moisture permeability may be supplemented by attaching a thick and expensive high-performance barrier film. However, in the display device 100 according to an embodiment of the present invention, since the lower substrate 110 is formed of a transparent conductive oxide or oxide semiconductor having excellent moisture permeability, a thin and inexpensive barrier film is placed under the lower substrate 110 . attachment is possible. Therefore, in the display device 100 according to an embodiment of the present invention, since the lower substrate 110 is formed of either a transparent conductive oxide or an oxide semiconductor having excellent moisture permeability, manufacturing cost of the display device can be reduced.

본 발명의 일 실시예에 따른 표시 장치(100)에서는 하부 기판(110)을 투명 전도성 산화물이나 산화물 반도체 중 어느 하나로 형성하여, LLO(Laser Lift Off) 공정을 수행할 수 있다. 표시 장치(100)의 제조 시, 하부 기판(110) 아래에 희생층이 형성된 임시 기판을 부착한 후 하부 기판(110) 상에 화소부를 형성할 수 있다. 희생층은 예를 들어, 수소화된 비정질 실리콘 또는 수소화 처리되고 불순물이 도핑된 비정질 실리콘 등이 사용될 수 있다. 그리고 표시 장치(100)의 제조가 완료된 후, 임시 기판의 하부에서 레이저를 조사하면 희생층의 수소가 탈수소화되며 희생층 및 임시 기판이 하부 기판(110)으로부터 분리될 수 있다. 이때, 투명 전도성 산화물 및 산화물 반도체는 희생층 및 임시 기판과의 LLO 공정이 가능한 물질이므로, 하부 기판(110)을 투명 전도성 산화물이나 산화물 반도체 중 어느 하나로 형성하더라도 하부 기판(110)과 임시 기판을 용이하게 분리할 수 있다. 따라서, 본 발명의 일 실시예에 따른 표시 장치(100)에서는 하부 기판(110)이 LLO 공정이 가능한 투명 전도성 산화물층 또는 산화물 반도체 중 하나로 구성되기 때문에, 기존 공정 및 장비로도 표시 장치(100)를 용이하게 제조할 수 있다. In the display device 100 according to an exemplary embodiment of the present invention, a laser lift off (LLO) process may be performed by forming the lower substrate 110 with either a transparent conductive oxide or an oxide semiconductor. When manufacturing the display device 100 , a temporary substrate having a sacrificial layer formed thereon may be attached under the lower substrate 110 , and then the pixel unit may be formed on the lower substrate 110 . For the sacrificial layer, for example, hydrogenated amorphous silicon or hydrogenated and impurity-doped amorphous silicon may be used. After manufacturing of the display device 100 is completed, when laser is irradiated from the lower portion of the temporary substrate, hydrogen in the sacrificial layer is dehydrogenated, and the sacrificial layer and the temporary substrate may be separated from the lower substrate 110 . At this time, since the transparent conductive oxide and the oxide semiconductor are materials capable of LLO process with the sacrificial layer and the temporary substrate, even if the lower substrate 110 is formed of either a transparent conductive oxide or an oxide semiconductor, the lower substrate 110 and the temporary substrate can be easily separated. can be separated. Therefore, in the display device 100 according to an exemplary embodiment of the present invention, since the lower substrate 110 is composed of either a transparent conductive oxide layer or an oxide semiconductor capable of LLO processing, the display device 100 can be performed even with existing processes and equipment. can be easily manufactured.

한편, 최근 표시 장치의 해상도가 높아지는 등 표시 장치의 구성요소의 집적화가 고도화됨에 따라, 구동 회로의 배선들 간의 간격이 좁아지고, 트랜지스터들 간의 간격이 좁아지는 등 도전성 구성요소들 간의 간격이 좁아지게 되었다. 이에 따라, 구동 회로의 배선들 간이나 트랜지스터들 간에 기생 커패시턴스가 발생될 수 있다. 이와 같이 기생 커패시턴스가 발생하는 경우, 트랜지스터의 특성이 변화할 수도 있고, 배선에 인가되는 신호들이 서로 커플링되어 RC 지연(RC delay) 등과 같은 간섭이 발생할 수도 있다.On the other hand, as the integration of components of the display device is advanced, such as the recent increase in resolution of the display device, the distance between conductive components such as the distance between wirings of the driving circuit and the distance between transistors is narrowed. It became. Accordingly, parasitic capacitance may be generated between wires of the driving circuit or between transistors. When parasitic capacitance occurs in this way, the characteristics of the transistor may change, and signals applied to the wiring may be coupled to each other, causing interference such as RC delay.

이에, 본 발명의 일 실시예에 따른 표시 장치(100)에서는 플라스틱 기판이 아닌 투명 전도성 산화물이나 산화물 반도체로 구성된 하부 기판(110)이 차광층(LS)과 중첩하면서 접하는 복수의 제1 패턴(PTN1)을 포함한다. 차광층(LS)과 중첩하는 복수의 제1 패턴(PTN1)이 상부에 위치하는 차광층(LS)과 이격되는 경우, 차광층(LS)과 복수의 제1 패턴(PTN1) 사이에 기생 커패시턴스가 발생할 수 있다. 이때, 차광층(LS)은 제1 트랜지스터(TR1)의 제1 소스 전극(SE1)과 전기적으로 연결되므로, 차광층(LS)에 기생 커패시턴스가 발생하는 경우, 제1 트랜지스터(TR1)의 특성에 영향을 줄 수 있고, 표시 장치(100)의 구동에 영향을 줄 수 있다. 따라서, 본 발명의 일 실시예에 따른 표시 장치(100)에서는 하부 기판(110)이 차광층(LS)과 중첩하면서 접하는 복수의 제1 패턴(PTN1)을 사용하여, LLO 공정을 가능하게 함과 동시에 하부 기판(110)과 다른 도전성 구성요소 간의 기생 커패시턴스 발생을 저감할 수 있다. Accordingly, in the display device 100 according to an exemplary embodiment of the present invention, the lower substrate 110 made of a transparent conductive oxide or oxide semiconductor instead of a plastic substrate overlaps with the light blocking layer LS and contacts the plurality of first patterns PTN1 . ). When the plurality of first patterns PTN1 overlapping the light blocking layer LS are spaced apart from the light blocking layer LS located thereon, a parasitic capacitance occurs between the light blocking layer LS and the plurality of first patterns PTN1. can happen At this time, since the light blocking layer LS is electrically connected to the first source electrode SE1 of the first transistor TR1, when parasitic capacitance is generated in the light blocking layer LS, the characteristics of the first transistor TR1 are affected. This may affect the driving of the display device 100 . Therefore, in the display device 100 according to an exemplary embodiment of the present invention, the lower substrate 110 uses the plurality of first patterns PTN1 overlapping and contacting the light blocking layer LS, enabling the LLO process. At the same time, parasitic capacitance between the lower substrate 110 and other conductive elements can be reduced.

도 6은 본 발명의 다른 실시예에 따른 표시 장치의 확대 평면도이다. 도 7은 도 6의 VII-VII'에 따른 단면도이다. 도 8은 도 6의 적색 서브 화소의 하부 기판에 대한 확대 평면도이다. 도 6 내지 도 8의 표시 장치(200)는 도 1 내지 도 5의 표시 장치(100)와 비교하여 하부 기판(210)이 제2 패턴(PTN2)을 더 포함하는 점을 제외하면 다른 구성은 실질적으로 동일하므로 중복 설명은 생략한다. 6 is an enlarged plan view of a display device according to another exemplary embodiment of the present invention. FIG. 7 is a cross-sectional view along line VII-VII' of FIG. 6; 8 is an enlarged plan view of a lower substrate of the red sub-pixel of FIG. 6 . Compared to the display device 100 of FIGS. 1 to 5 , the display device 200 of FIGS. 6 to 8 is substantially different from the display device 100 of FIGS. 1 to 5 except that the lower substrate 210 further includes the second pattern PTN2 . are the same, so duplicate descriptions are omitted.

도 6 내지 도 8을 참조하면, 투명 전도성 산화물 또는 산화물 반도체로 이루어지는 하부 기판(210)은 복수의 제1 패턴(PTN1) 및 복수의 제2 패턴(PTN2)을 포함한다. 복수의 제1 패턴(PTN1)은 차광층(LS)과 중첩하고, 차광층(LS)과 접하도록 배치된다. 복수의 제1 패턴(PTN1)은 도 1 내지 도 5에서 설명한 복수의 제1 패턴(PTN1)과 실질적으로 동일하다.Referring to FIGS. 6 to 8 , the lower substrate 210 made of a transparent conductive oxide or oxide semiconductor includes a plurality of first patterns PTN1 and a plurality of second patterns PTN2 . The plurality of first patterns PTN1 overlap the light blocking layer LS and are disposed to be in contact with the light blocking layer LS. The plurality of first patterns PTN1 are substantially the same as the plurality of first patterns PTN1 described in FIGS. 1 to 5 .

복수의 제2 패턴(PTN2)은 신호 배선과 중첩하고, 신호 배선과 접할 수 있다. 여기서, 신호 배선은 표시 영역(AA)에 배치되고, 차광층(LS)과 동일 물질로 이루어지고, 동일 층 상에 배치되는 배선이다. 이때, 신호 배선은 고전위 전원 배선(VDD), 복수의 데이터 배선(DL) 및 복수의 기준 배선(RL)일 수 있으나, 이에 제한되는 것은 아니다. 이에, 복수의 제2 패턴(PTN2)은 고전위 전원 배선(VDD), 복수의 데이터 배선(DL) 및 복수의 기준 배선(RL)의 하면과 접하도록 배치될 수 있다. 이때, 평면 상에서 제2 패턴(PTN2)의 형상 및 크기는 고전위 전원 배선(VDD), 복수의 데이터 배선(DL) 및 복수의 기준 배선(RL)의 형상 및 크기와 실질적으로 동일할 수 있다.The plurality of second patterns PTN2 may overlap and contact the signal wires. Here, the signal wiring is a wiring disposed in the display area AA, made of the same material as the light blocking layer LS, and disposed on the same layer. In this case, the signal line may be a high potential power line (VDD), a plurality of data lines (DL), and a plurality of reference lines (RL), but is not limited thereto. Accordingly, the plurality of second patterns PTN2 may be disposed to contact lower surfaces of the high potential power supply line VDD, the plurality of data lines DL, and the plurality of reference lines RL. In this case, the shape and size of the second pattern PTN2 on the plane may be substantially the same as those of the high potential power supply line VDD, the plurality of data lines DL, and the plurality of reference lines RL.

본 발명의 다른 실시예에 따른 표시 장치(200)에서는 하부 기판(210)을 투명 전도성 산화물이나 산화물 반도체 중 어느 하나로 형성하여, LLO 공정을 수행할 수 있다. 특히, 본 발명의 다른 실시예에 따른 표시 장치(200)에서는 하부 기판(110)이 복수의 제1 패턴(PTN1) 및 복수의 제2 패턴(PTN2)을 포함하여, 하부 기판(110)의 면적을 보다 증가시킬 수 있고, 이에 따라, 하부 기판(210)과 임시 기판을 용이하게 분리할 수 있다. In the display device 200 according to another embodiment of the present invention, the LLO process may be performed by forming the lower substrate 210 with either a transparent conductive oxide or an oxide semiconductor. In particular, in the display device 200 according to another embodiment of the present invention, the lower substrate 110 includes a plurality of first patterns PTN1 and a plurality of second patterns PTN2, and the area of the lower substrate 110 is can be further increased, and accordingly, the lower substrate 210 and the temporary substrate can be easily separated.

또한, 본 발명의 다른 실시예에 따른 표시 장치(200)에서는 플라스틱 기판이 아닌 투명 전도성 산화물이나 산화물 반도체로 구성된 하부 기판(210)이 차광층(LS)과 중첩하면서 접하는 복수의 제1 패턴(PTN1) 및 신호 배선과 중첩하면서 접하는 복수의 제2 패턴(PTN2)을 포함한다. 특히, 고전위 전원 배선(VDD), 복수의 데이터 배선(DL) 및 복수의 기준 배선(RL)과 같은 신호 배선과 중첩하는 복수의 제2 패턴(PTN2)이 상부에 위치하는 고전위 전원 배선(VDD), 복수의 데이터 배선(DL) 및 복수의 기준 배선(RL)과 이격되는 경우, 신호 배선과 복수의 제2 패턴(PTN2) 사이에 기생 커패시턴스가 발생할 수 있다. 이때, 신호 배선에 기생 커패시턴스가 발생하는 경우, 신호 배선에 의해 전달되는 신호에 RC 지연 등과 같은 간섭이 발생할 수 있다. 따라서, 본 발명의 다른 실시예에 따른 표시 장치(200)에서는 하부 기판(110)이 차광층(LS)과 중첩하면서 접하는 복수의 제1 패턴(PTN1) 및 신호 배선과 중첩하면서 접하는 복수의 제2 패턴(PTN2)을 사용하여, LLO 공정을 가능하게 함과 동시에 하부 기판(210)과 다른 도전성 구성요소 간의 기생 커패시턴스 발생을 저감할 수 있다. In addition, in the display device 200 according to another embodiment of the present invention, the lower substrate 210 made of a transparent conductive oxide or an oxide semiconductor instead of a plastic substrate overlaps with the light blocking layer LS and contacts the plurality of first patterns PTN1 . ) and a plurality of second patterns PTN2 overlapping and contacting the signal wires. In particular, a plurality of second patterns PTN2 overlapping signal wires such as a high potential power supply wire VDD, a plurality of data wires DL, and a plurality of reference wires RL are disposed on the high potential power wire ( VDD), the plurality of data lines DL, and the plurality of reference lines RL, parasitic capacitance may occur between the signal lines and the plurality of second patterns PTN2. In this case, when parasitic capacitance is generated in the signal line, interference such as RC delay may occur in a signal transmitted through the signal line. Therefore, in the display device 200 according to another embodiment of the present invention, the lower substrate 110 overlaps the plurality of first patterns PTN1 in contact with the light blocking layer LS and the plurality of second patterns PTN1 overlaps and contacts the signal wires. By using the pattern PTN2 , the LLO process can be performed and parasitic capacitance between the lower substrate 210 and other conductive components can be reduced.

도 9는 본 발명의 또 다른 실시예에 따른 표시 장치의 확대 평면도이다. 도 10은 도 9의 X-X'에 따른 단면도이다. 도 11은 도 9의 적색 서브 화소의 하부 기판에 대한 확대 평면도이다. 도 9 내지 도 11의 표시 장치(300)는 도 6 내지 도 8의 표시 장치(200)와 비교하여 하부 기판(310)이 제3 패턴(PTN3)을 더 포함한다는 점을 제외하면 다른 구성은 실질적으로 동일하므로 중복 설명은 생략한다. 9 is an enlarged plan view of a display device according to another exemplary embodiment of the present invention. 10 is a cross-sectional view along XX' of FIG. 9; FIG. 11 is an enlarged plan view of a lower substrate of a red sub-pixel of FIG. 9 . Compared to the display device 200 of FIGS. 6 to 8 , the display device 300 of FIGS. 9 to 11 has substantially different configurations except that the lower substrate 310 further includes the third pattern PTN3 . are the same, so duplicate descriptions are omitted.

도 9 내지 도 11을 참조하면, 투명 전도성 산화물 또는 산화물 반도체로 이루어지는 하부 기판(310)은 복수의 제1 패턴(PTN1), 복수의 제2 패턴(PTN2) 및 복수의 제3 패턴(PTN3)을 포함한다. 복수의 제1 패턴(PTN1)은 차광층(LS)과 중첩하고, 차광층(LS)과 접하도록 배치된다. 복수의 제2 패턴(PTN2)은 신호 배선과 중첩하고, 신호 배선과 접할 수 있다. 복수의 제1 패턴(PTN1)은 도 1 내지 도 5에서 설명한 복수의 제1 패턴(PTN1)과 실질적으로 동일하고, 복수의 제2 패턴(PTN2)은 도 6 내지 도 8에서 설명한 복수의 제2 패턴(PTN2)과 실질적으로 동일하다.9 to 11, the lower substrate 310 made of a transparent conductive oxide or oxide semiconductor includes a plurality of first patterns PTN1, a plurality of second patterns PTN2, and a plurality of third patterns PTN3. include The plurality of first patterns PTN1 overlap the light blocking layer LS and are disposed to be in contact with the light blocking layer LS. The plurality of second patterns PTN2 may overlap and contact the signal wires. The plurality of first patterns PTN1 are substantially the same as the plurality of first patterns PTN1 described in FIGS. 1 to 5 , and the plurality of second patterns PTN2 are the plurality of second patterns PTN2 described in FIGS. 6 to 8 . It is substantially the same as the pattern PTN2.

복수의 제3 패턴(PTN3)은 발광 영역(EA)과 중첩한다. 즉, 복수의 제3 패턴(PTN3)은 복수의 서브 화소(SP) 각각에서 발광 영역(EA) 및 회로 영역(CA) 중 발광 영역(EA)에만 배치될 수 있다. 이에, 복수의 제3 패턴(PTN3)은 복수의 컬러 필터(CF)와 애노드(AN)가 서로 중첩하는 영역 중 뱅크(115)로부터 노출된 영역에 배치될 수 있다. 이때, 평면 상에서 제3 패턴(PTN3)의 형상 및 크기는 발광 영역(EA)의 형상 및 크기와 실질적으로 동일할 수 있다.The plurality of third patterns PTN3 overlap the emission area EA. That is, the plurality of third patterns PTN3 may be disposed only in the light emitting area EA among the light emitting area EA and circuit area CA in each of the plurality of sub pixels SP. Accordingly, the plurality of third patterns PTN3 may be disposed in an area exposed from the bank 115 among areas where the plurality of color filters CF and the anode AN overlap each other. In this case, the shape and size of the third pattern PTN3 on a plane may be substantially the same as the shape and size of the emission area EA.

본 발명의 또 다른 실시예에 따른 표시 장치(300)에서는 하부 기판(310)을 투명 전도성 산화물이나 산화물 반도체 중 어느 하나로 형성하여, LLO 공정을 수행할 수 있다. 특히, 본 발명의 또 다른 실시예에 따른 표시 장치(300)에서는 하부 기판(310)이 복수의 제1 패턴(PTN1), 복수의 제2 패턴(PTN2) 및 복수의 제3 패턴(PTN3)을 포함하여, 하부 기판(310)의 면적을 보다 증가시킬 수 있고, 이에 따라, 하부 기판(310)과 임시 기판을 용이하게 분리할 수 있다. In the display device 300 according to another embodiment of the present invention, the LLO process may be performed by forming the lower substrate 310 with either a transparent conductive oxide or an oxide semiconductor. In particular, in the display device 300 according to another embodiment of the present invention, the lower substrate 310 includes a plurality of first patterns PTN1 , a plurality of second patterns PTN2 , and a plurality of third patterns PTN3 . Including, the area of the lower substrate 310 can be further increased, and accordingly, the lower substrate 310 and the temporary substrate can be easily separated.

또한, 본 발명의 또 다른 실시예에 따른 표시 장치(300)에서는 플라스틱 기판이 아닌 투명 전도성 산화물이나 산화물 반도체로 구성된 하부 기판(310)이 차광층(LS)과 중첩하면서 접하는 복수의 제1 패턴(PTN1), 신호 배선과 중첩하면서 접하는 복수의 제2 패턴(PTN2) 및 발광 영역(EA)과 중첩하는 복수의 제3 패턴(PTN3)을 포함한다. 특히, 복수의 제3 패턴(PTN3)은 애노드(AN) 하부에 도전성 구성요소가 배치되지 않는 발광 영역(EA)에 배치된다. 이에, 본 발명의 또 다른 실시예에 따른 표시 장치(300)에서는 복수의 제3 패턴(PTN3)을 추가하여 LLO 공정을 보다 용이하게 함과 동시에 복수의 제3 패턴(PTN3)과 다른 도전성 구성요소 간의 기생 커패시턴스 발생을 최소화할 수 있다. 즉, 복수의 제3 패턴(PTN3)과 애노드(AN) 사이에는 배선이나 트랜지스터 등과 같은 도전성 구성요소가 배치되지 않으므로, 복수의 제3 패턴(PTN3)과 배선이나 트랜지스터 간의 기생 커패시턴스가 발생하지 않을 수 있다. 따라서, 본 발명의 또 다른 실시예에 따른 표시 장치(300)에서는 하부 기판(310)이 차광층(LS)과 중첩하면서 접하는 복수의 제1 패턴(PTN1), 신호 배선과 중첩하면서 접하는 복수의 제2 패턴(PTN2) 및 발광 영역(EA)과 중첩하는 복수의 제3 패턴(PTN3)을 사용하여, LLO 공정을 가능하게 함과 동시에 하부 기판(310)과 다른 도전성 구성요소 간의 기생 커패시턴스 발생을 저감할 수 있다.In addition, in the display device 300 according to another exemplary embodiment of the present invention, a plurality of first patterns ( PTN1), a plurality of second patterns PTN2 overlapping and in contact with the signal line, and a plurality of third patterns PTN3 overlapping the emission area EA. In particular, the plurality of third patterns PTN3 are disposed in the light emitting area EA where no conductive component is disposed under the anode AN. Accordingly, in the display device 300 according to another exemplary embodiment of the present invention, a plurality of third patterns PTN3 are added to facilitate the LLO process, and at the same time, a conductive component different from the plurality of third patterns PTN3 is added. It is possible to minimize parasitic capacitance generation between the liver. That is, since a conductive component such as a wiring or a transistor is not disposed between the plurality of third patterns PTN3 and the anode AN, parasitic capacitance between the plurality of third patterns PTN3 and the wiring or transistor may not occur. there is. Therefore, in the display device 300 according to another exemplary embodiment of the present invention, the lower substrate 310 overlaps the plurality of first patterns PTN1 in contact with the light blocking layer LS and the plurality of first patterns PTN1 overlaps and contacts the signal wires. By using a plurality of third patterns (PTN3) overlapping the second pattern (PTN2) and the light emitting area (EA), the LLO process is enabled and parasitic capacitance between the lower substrate 310 and other conductive components is reduced. can do.

도 12는 본 발명의 또 다른 실시예에 따른 표시 장치의 확대 평면도이다. 도 13은 도 12의 XIII-XIII'에 따른 단면도이다. 도 14는 도 12의 적색 서브 화소의 하부 기판에 대한 확대 평면도이다. 도 12 내지 도 14의 표시 장치(400)는 도 9 내지 도 11의 표시 장치(300)와 비교하여 하부 기판(410)이 복수의 제4 패턴(PTN4)을 더 포함한다는 점을 제외하면 다른 구성은 실질적으로 동일하므로 중복 설명은 생략한다. 12 is an enlarged plan view of a display device according to another exemplary embodiment of the present invention. Fig. 13 is a cross-sectional view taken along line XIII-XIII' in Fig. 12; FIG. 14 is an enlarged plan view of a lower substrate of the red sub-pixel of FIG. 12 . The display device 400 of FIGS. 12 to 14 has a different configuration from the display device 300 of FIGS. 9 to 11 except that the lower substrate 410 further includes a plurality of fourth patterns PTN4. Since is substantially the same, redundant description is omitted.

도 12 내지 도 14를 참조하면, 투명 전도성 산화물 또는 산화물 반도체로 이루어지는 하부 기판(410)은 복수의 제1 패턴(PTN1), 복수의 제2 패턴(PTN2), 복수의 제3 패턴(PTN3) 및 복수의 제4 패턴(PTN4)을 포함한다. 복수의 제1 패턴(PTN1)은 차광층(LS)과 중첩하고, 차광층(LS)과 접하도록 배치된다. 복수의 제2 패턴(PTN2)은 신호 배선과 중첩하고, 신호 배선과 접할 수 있다. 복수의 제3 패턴(PTN3)은 발광 영역(EA)과 중첩할 수 있다. 복수의 제1 패턴(PTN1)은 도 1 내지 도 5에서 설명한 복수의 제1 패턴(PTN1)과 실질적으로 동일하고, 복수의 제2 패턴(PTN2)은 도 6 내지 도 8에서 설명한 복수의 제2 패턴(PTN2)과 실질적으로 동일하고, 복수의 제3 패턴(PTN3)은 도 9 내지 도 11에서 설명한 복수의 제3 패턴(PTN3)과 실질적으로 동일하다.12 to 14, the lower substrate 410 made of a transparent conductive oxide or oxide semiconductor includes a plurality of first patterns PTN1, a plurality of second patterns PTN2, a plurality of third patterns PTN3, and a plurality of third patterns PTN3. A plurality of fourth patterns PTN4 are included. The plurality of first patterns PTN1 overlap the light blocking layer LS and are disposed to be in contact with the light blocking layer LS. The plurality of second patterns PTN2 may overlap and contact the signal wires. The plurality of third patterns PTN3 may overlap the emission area EA. The plurality of first patterns PTN1 are substantially the same as the plurality of first patterns PTN1 described in FIGS. 1 to 5 , and the plurality of second patterns PTN2 are the plurality of second patterns PTN2 described in FIGS. 6 to 8 . The pattern PTN2 is substantially the same, and the plurality of third patterns PTN3 are substantially the same as the plurality of third patterns PTN3 described with reference to FIGS. 9 to 11 .

복수의 제4 패턴(PTN4)은 회로 영역(CA)에서 차광층(LS)과 중첩하지 않는 도전층의 부분과 중첩하고, 도전층의 부분과 접한다. 여기서, 도전층은 회로 영역(CA)에 배치되고, 게이트 전극(GE1, GE2, GE3)과 동일 물질로 이루어지되, 차광층(LS)과 중첩하지 않는 영역이다. 이때, 도전층의 부분은 차광층(LS)과 중첩하지 않는 보조 고전위 전원 배선(VDDa), 차광층(LS)과 중첩하지 않는 복수의 게이트 전극(GE1, GE2, GE3), 차광층(LS)과 중첩하지 않는 게이트 배선(GL), 차광층(LS)과 중첩하지 않는 센싱 배선(SL)일 수 있으나, 이에 제한되는 것은 아니다. 이에, 복수의 제4 패턴(PTN4)는 보조 고전위 전원 배선(VDDa), 복수의 게이트 전극(GE1, GE2, GE3), 게이트 배선(GL), 센싱 배선(SL)의 하면과 접하도록 배치될 수 있다. 이때, 평면 상에서 제4 패턴(PTN4)의 형상 및 크기는 보조 고전위 전원 배선(VDDa), 복수의 게이트 전극(GE1, GE2, GE3), 게이트 배선(GL), 센싱 배선(SL) 중 차광층(LS)과 중첩하지 않는 부분의 형상 및 크기와 실질적으로 동일할 수 있다. The plurality of fourth patterns PTN4 overlap the portion of the conductive layer that does not overlap with the light blocking layer LS in the circuit area CA and contact the portion of the conductive layer. Here, the conductive layer is disposed in the circuit area CA and is made of the same material as the gate electrodes GE1 , GE2 , and GE3 but does not overlap the light blocking layer LS. At this time, the portion of the conductive layer includes an auxiliary high-potential power line VDDa that does not overlap with the light blocking layer LS, a plurality of gate electrodes GE1, GE2, and GE3 that do not overlap with the light blocking layer LS, and the light blocking layer LS. ) and a gate line GL that does not overlap and a sensing line SL that does not overlap with the light blocking layer LS, but is not limited thereto. Accordingly, the plurality of fourth patterns PTN4 are arranged to be in contact with the lower surfaces of the auxiliary high-potential power line VDDa, the plurality of gate electrodes GE1, GE2, and GE3, the gate line GL, and the sensing line SL. can At this time, the shape and size of the fourth pattern PTN4 on a plane is determined by the light blocking layer among the auxiliary high-potential power line VDDa, the plurality of gate electrodes GE1, GE2, and GE3, the gate line GL, and the sensing line SL. It may be substantially the same as the shape and size of the portion that does not overlap with (LS).

본 발명의 또 다른 실시예에 따른 표시 장치(400)에서는 하부 기판(410)을 투명 전도성 산화물이나 산화물 반도체 중 어느 하나로 형성하여, LLO 공정을 수행할 수 있다. 특히, 본 발명의 또 다른 실시예에 따른 표시 장치(400)에서는 하부 기판(410)이 복수의 제1 패턴(PTN1), 복수의 제2 패턴(PTN2), 복수의 제3 패턴(PTN3) 및 복수의 제4 패턴(PTN4)을 포함하여, 하부 기판(410)의 면적을 보다 증가시킬 수 있고, 이에 따라, 하부 기판(410)과 임시 기판을 용이하게 분리할 수 있다. In the display device 400 according to another embodiment of the present invention, the LLO process may be performed by forming the lower substrate 410 with either a transparent conductive oxide or an oxide semiconductor. In particular, in the display device 400 according to another embodiment of the present invention, the lower substrate 410 includes a plurality of first patterns PTN1 , a plurality of second patterns PTN2 , a plurality of third patterns PTN3 , and a plurality of third patterns PTN3 . By including the plurality of fourth patterns PTN4 , the area of the lower substrate 410 can be further increased, and thus the lower substrate 410 and the temporary substrate can be easily separated.

또한, 본 발명의 또 다른 실시예에 따른 표시 장치(400)에서는 플라스틱 기판이 아닌 투명 전도성 산화물이나 산화물 반도체로 구성된 하부 기판(410)이 차광층(LS)과 중첩하면서 접하는 복수의 제1 패턴(PTN1), 신호 배선과 중첩하면서 접하는 복수의 제2 패턴(PTN2), 발광 영역(EA)과 중첩하는 복수의 제3 패턴(PTN3) 및 회로 영역(CA)에서 차광층(LS)과 중첩하지 않는 도전층의 부분과 중첩하면서 접하는 복수의 제4 패턴(PTN4)을 포함한다. 특히, 차광층(LS)과 중첩하지 않는 보조 고전위 전원 배선(VDDa), 복수의 게이트 전극(GE1, GE2, GE3), 게이트 배선(GL) 및 센싱 배선(SL)과 중첩하는 복수의 제4 패턴(PTN4)이 상부에 위치하는 보조 고전위 전원 배선(VDDa), 복수의 게이트 전극(GE1, GE2, GE3), 게이트 배선(GL) 및 센싱 배선(SL)과 이격되는 경우, 도전층의 부분과 복수의 제4 패턴(PTN4) 사이에 기생 커패시턴스가 발생할 수 있다. 이때, 도전층에 기생 커패시턴스가 발생하는 경우, 도전층에 간섭이 발생하여 트랜지스터(TR)의 특성에 영향을 줄 수 있고, 표시 장치(400)의 구동에 영향을 줄 수 있다. 따라서, 본 발명의 또 다른 실시예에 따른 표시 장치(400)에서는 하부 기판(410)이 차광층(LS)과 중첩하면서 접하는 복수의 제1 패턴(PTN1), 신호 배선과 중첩하면서 접하는 복수의 제2 패턴(PTN2), 발광 영역과 중첩하는 복수의 제3 패턴(PTN3) 및 차광층(LS)과 중첩하지 않는 도전층의 부분과 중첩하면서 접하는 복수의 제4 패턴(PTN4)을 사용하여, LLO 공정을 가능하게 함과 동시에 하부 기판(410)과 다른 도전성 구성요소 간의 기생 커패시턴스 발생을 저감할 수 있다.In addition, in the display device 400 according to another exemplary embodiment of the present invention, a plurality of first patterns ( PTN1), a plurality of second patterns PTN2 overlapping and contacting the signal wiring, a plurality of third patterns PTN3 overlapping the emission area EA, and a plurality of third patterns PTN3 overlapping the light-blocking layer LS in the circuit area CA. A plurality of fourth patterns PTN4 overlapping and contacting portions of the conductive layer are included. In particular, the auxiliary high potential power line VDDa that does not overlap the light blocking layer LS, the plurality of gate electrodes GE1, GE2, and GE3, the gate line GL, and the plurality of fourth overlapping sensing lines SL. Part of the conductive layer when the pattern PTN4 is spaced apart from the auxiliary high-potential power line VDDa, the plurality of gate electrodes GE1, GE2, and GE3, the gate line GL, and the sensing line SL located thereon Parasitic capacitance may occur between the PTN and the plurality of fourth patterns PTN4 . In this case, when parasitic capacitance is generated in the conductive layer, interference may occur in the conductive layer, which may affect characteristics of the transistor TR and driving of the display device 400 . Therefore, in the display device 400 according to another embodiment of the present invention, the lower substrate 410 overlaps the plurality of first patterns PTN1 in contact with the light blocking layer LS and the plurality of first patterns PTN1 overlaps and contacts the signal wires. By using the second pattern PTN2, the plurality of third patterns PTN3 overlapping the light emitting region, and the plurality of fourth patterns PTN4 overlapping and contacting the portion of the conductive layer that does not overlap the light blocking layer LS, LLO While enabling the process, parasitic capacitance between the lower substrate 410 and other conductive components may be reduced.

도 15는 본 발명의 또 다른 실시예에 따른 표시 장치의 패드 및 링크 배선의 평면도이다. 도 16은 본 발명의 또 다른 실시예에 따른 표시 장치의 개략적인 단면도이다. 도 15 및 도 16의 표시 장치(500)는 도 1 내지 도 14의 다양한 표시 장치(100, 200, 300, 400)와 비교하여 하부 기판(510)이 복수의 제5 패턴(PTN5) 및 복수의 제6 패턴(PTN6)을 더 포함한다는 점을 제외하면 다른 구성은 실질적으로 동일하므로 중복 설명은 생략한다. 15 is a plan view of pads and link wires of a display device according to another exemplary embodiment of the present invention. 16 is a schematic cross-sectional view of a display device according to another exemplary embodiment of the present invention. Compared to the various display devices 100, 200, 300, and 400 of FIGS. 15 and 16, the display device 500 of FIGS. 15 and 16 has a plurality of fifth patterns PTN5 and a plurality of Except for the fact that the sixth pattern PTN6 is further included, other configurations are substantially the same, so duplicate descriptions are omitted.

비표시 영역(NA)은 표시 영역(AA)을 둘러싸는 영역으로, 링크 영역 및 패드 영역을 포함한다. The non-display area NA is an area surrounding the display area AA and includes a link area and a pad area.

링크 영역은 표시 영역(AA)의 일측으로부터 연장된다. 링크 영역은 표시 영역(AA)에 배치된 배선들로 신호를 전달하기 위한 복수의 링크 배선(520, 530)이 배치되는 영역으로, 다양한 링크 배선(520, 530)이 배치될 수 있다. 예를 들어, 데이터 링크 배선, 게이트 링크 배선, 고전위 전압 공급 링크 배선 등이 링크 영역에 배치될 수 있다. 또한, 복수의 링크 배선(520, 530)은 별도의 플렉서블 필름(160)에 배치될 수 있는 게이트 드라이버 IC, 데이터 드라이버 IC 등으로부터의 신호를 표시 영역(AA)에 배치된 신호 배선으로 전달한다. 즉, 복수의 링크 배선(520, 530)은 링크 영역 및 패드 영역에 배치되어 복수의 패드(PE)와 표시 영역(AA)에 배치된 신호 배선을 연결한다.The link area extends from one side of the display area AA. The link area is an area where a plurality of link wires 520 and 530 are disposed to transmit signals to the wires disposed in the display area AA, and various link wires 520 and 530 may be disposed. For example, data link wiring, gate link wiring, high potential voltage supply link wiring, and the like may be disposed in the link area. In addition, the plurality of link wires 520 and 530 transfer signals from gate driver ICs and data driver ICs that may be disposed on a separate flexible film 160 to signal wires disposed in the display area AA. That is, the plurality of link wires 520 and 530 are disposed in the link area and the pad area to connect the plurality of pads PE and the signal wires disposed in the display area AA.

복수의 링크 배선(520, 530)은 도전성 물질로 형성될 수 있다. 복수의 링크 배선(520, 530)은 표시 영역(AA)의 발광 소자의 애노드(AN) 및 캐소드(CA), 트랜지스터(TR1, TR2, TR3)의 게이트 전극(GE1, GE2, GE3), 소스 전극(SE1, SE2, SE3) 및 드레인 전극(DE1, DE2, DE3), 차광층(LS) 중 적어도 하나와 동일한 물질로 형성될 수 있다. 예를 들어, 복수의 링크 배선(520, 530)은 몰리브덴(Mo), 크롬(Cr), 티타늄 (Ti), 니켈(Ni), 네오디뮴(Nd), 구리(Cu), 및 은(Ag)과 마그네슘(Mg)의 합금 등으로 형성될 수 있다. The plurality of link wires 520 and 530 may be formed of a conductive material. The plurality of link wires 520 and 530 include anodes AN and cathodes CA of the light emitting elements of the display area AA, gate electrodes GE1 , GE2 and GE3 of the transistors TR1 , TR2 and TR3 , and source electrodes. (SE1, SE2, SE3), the drain electrodes (DE1, DE2, DE3), at least one of the light blocking layer (LS) may be formed of the same material. For example, the plurality of link wires 520 and 530 are made of molybdenum (Mo), chromium (Cr), titanium (Ti), nickel (Ni), neodymium (Nd), copper (Cu), and silver (Ag). It may be formed of an alloy of magnesium (Mg) or the like.

복수의 링크 배선(520, 530)은 제1 부분(530) 및 제2 부분(520)을 포함한다. 복수의 링크 배선(520, 530)의 제1 부분(530)은 복수의 패드(PE)와 연결된다. 제1 부분(530)은 복수의 패드(PE)로부터 표시 영역(AA) 방향으로 연장된 부분이다. 복수의 링크 배선(520, 530)의 제2 부분(520)은 표시 영역(AA)의 신호 배선과 연결될 수 있다. 제2 부분(520)은 표시 영역(AA)의 신호 배선과 제1 부분(530)을 연결하는 부분이다. 이때, 복수의 링크 배선(520, 530)의 제1 부분(530)은 트랜지스터(TR1, TR2, TR3)의 게이트 전극(GE1, GE2, GE3)과 동일한 물질로 형성될 수 있고, 복수의 링크 배선(520, 530)의 제2 부분(520)은 차광층(LS)과 동일한 물질로 형성될 수 있다. 다만, 이에 제한되지는 않는다. The plurality of link wires 520 and 530 include a first part 530 and a second part 520 . The first portion 530 of the plurality of link wires 520 and 530 is connected to the plurality of pads PE. The first portion 530 is a portion extending from the plurality of pads PE in the direction of the display area AA. The second part 520 of the plurality of link wires 520 and 530 may be connected to the signal wires of the display area AA. The second portion 520 is a portion connecting the signal wire of the display area AA and the first portion 530 . At this time, the first portion 530 of the plurality of link wires 520 and 530 may be formed of the same material as the gate electrodes GE1 , GE2 and GE3 of the transistors TR1 , TR2 and TR3 , and the plurality of link wires The second part 520 of 520 and 530 may be formed of the same material as the light blocking layer LS. However, it is not limited thereto.

패드 영역은 복수의 패드(PE)가 배치되는 영역이다. 패드 영역은 복수의 패드(PE)와 플렉서블 필름(160)이 본딩되는 영역이다. 복수의 패드(PE)는 복수의 링크 배선(520, 530)의 제1 부분(530)과 동일 층 상에서 동일한 물질로 이루어질 수 있다. 특히, 복수의 패드(PE)는 제1 부분(530)과 일체로 이루어질 수 있다. The pad area is an area where a plurality of pads PE are disposed. The pad area is an area where the plurality of pads PE and the flexible film 160 are bonded. The plurality of pads PE may be formed of the same material on the same layer as the first portion 530 of the plurality of link wires 520 and 530 . In particular, the plurality of pads PE may be integrally formed with the first portion 530 .

도 16을 참조하면, 투명 전도성 산화물 또는 산화물 반도체로 이루어지는 하부 기판(510)은 복수의 제1 패턴(PTN1), 복수의 제2 패턴(PTN2), 복수의 제3 패턴(PTN3), 복수의 제4 패턴(PTN4), 복수의 제5 패턴(PTN5) 및 복수의 제6 패턴(PTN6)을 포함한다. 복수의 제1 패턴(PTN1)은 차광층(LS)과 중첩하고, 차광층(LS)과 접하도록 배치된다. 복수의 제2 패턴(PTN2)는 신호 배선과 중첩하고, 신호 배선과 접할 수 있다. 복수의 제3 패턴(PTN3)은 발광 영역(EA)과 중첩할 수 있다. 복수의 제4 패턴(PTN4)은 차광층(LS)과 중첩하지 않는 도전층의 부분과 중첩하면서 접할 수 있다. 복수의 제1 패턴(PTN1)은 도1 내지 도 5에서 설명한 복수의 제1 패턴(PTN1)과 실질적으로 동일하고, 복수의 제2 패턴(PTN2)은 도 6 내지 도 8에서 설명한 복수의 제2 패턴(PTN2)과 실질적으로 동일하고, 복수의 제3 패턴(PTN3)은 도 9 내지 도 11에서 설명한 복수의 제3 패턴(PTN3)과 실질적으로 동일하며, 복수의 제4 패턴(PTN4)은 도 12 내지 도 14에서 설명한 복수의 제4 패턴(PTN4)과 실질적으로 동일하다. Referring to FIG. 16 , a lower substrate 510 made of a transparent conductive oxide or oxide semiconductor includes a plurality of first patterns PTN1 , a plurality of second patterns PTN2 , a plurality of third patterns PTN3 , and a plurality of second patterns PTN3 . It includes 4 patterns PTN4 , a plurality of fifth patterns PTN5 , and a plurality of sixth patterns PTN6 . The plurality of first patterns PTN1 overlap the light blocking layer LS and are disposed to be in contact with the light blocking layer LS. The plurality of second patterns PTN2 may overlap and contact the signal wires. The plurality of third patterns PTN3 may overlap the emission area EA. The plurality of fourth patterns PTN4 may overlap and contact portions of the conductive layer that do not overlap with the light blocking layer LS. The plurality of first patterns PTN1 are substantially the same as the plurality of first patterns PTN1 described in FIGS. 1 to 5 , and the plurality of second patterns PTN2 are the plurality of second patterns PTN2 described in FIGS. 6 to 8 . The plurality of third patterns PTN3 are substantially the same as the pattern PTN2, the plurality of third patterns PTN3 are substantially the same as the plurality of third patterns PTN3 described in FIGS. 9 to 11, and the plurality of fourth patterns PTN4 are shown in FIGS. It is substantially the same as the plurality of fourth patterns PTN4 described in FIGS. 12 to 14 .

복수의 제5 패턴(PTN5)은 복수의 패드(PE)와 중첩하고, 복수의 패드(PE)와 접할 수 있다. 여기서, 복수의 패드(PE)는 비표시 영역(NA)에 배치되고, 트랜지스터(TR1, TR2, TR3)의 게이트 전극(GE1, GE2, GE3)과 동일한 물질로 형성될 수 있으나, 이에 제한되는 것은 아니다. 복수의 제5 패턴(PTN5)은 복수의 패드(PE)의 하면에 배치될 수 있으며, 이때 평면 상에서 제5 패턴(PTN5)의 형상 및 크기는 복수의 패드(PE)의 형상 및 크기와 실질적으로 동일할 수 있다. The plurality of fifth patterns PTN5 may overlap the plurality of pads PE and contact the plurality of pads PE. Here, the plurality of pads PE may be disposed in the non-display area NA and formed of the same material as the gate electrodes GE1, GE2, and GE3 of the transistors TR1, TR2, and TR3, but are limited thereto no. The plurality of fifth patterns PTN5 may be disposed on lower surfaces of the plurality of pads PE, and in this case, the shape and size of the fifth pattern PTN5 on a plane are substantially the same as the shape and size of the plurality of pads PE. can be the same

복수의 제6 패턴(PTN6)은 복수의 신호 배선과 복수의 패드(PE)를 연결하는 복수의 링크 배선(520, 530)과 중첩하고, 복수의 링크 배선(520, 530)과 접할 수 있다. 여기서, 복수의 링크 배선(520, 530)은 비표시 영역(NA)에 배치되고, 복수의 링크 배선(520, 530)의 제1 부분(530)은 트랜지스터(TR1, TR2, TR3)의 게이트 전극(GE1, GE2, GE3)과 동일한 물질로 형성될 수 있고, 복수의 링크 배선(520, 530)의 제2 부분(520)은 차광층(LS)과 동일한 물질로 형성될 수 있으나, 이에 제한되는 것은 아니다. 복수의 제6 패턴(PNT6)은 복수의 링크 배선(520, 530)의 하면에 배치될 수 있으며, 이때 평면 상에서 제6 패턴(PTN6)의 형상 및 크기는 복수의 링크 배선(520, 530)의 형상 및 크기와 실질적으로 동일할 수 있다. The plurality of sixth patterns PTN6 overlap the plurality of link wires 520 and 530 connecting the plurality of signal wires and the plurality of pads PE, and may contact the plurality of link wires 520 and 530 . Here, the plurality of link wires 520 and 530 are disposed in the non-display area NA, and the first portion 530 of the plurality of link wires 520 and 530 is the gate electrode of the transistors TR1 , TR2 and TR3 . (GE1, GE2, GE3) may be formed of the same material, and the plurality of link wires 520 and 530 may be formed of the same material as the second portion 520 of the light blocking layer LS, but are limited thereto It is not. The plurality of sixth patterns PNT6 may be disposed on lower surfaces of the plurality of link wires 520 and 530, and the shape and size of the sixth pattern PTN6 on a plane may be may be substantially the same in shape and size.

하부 기판(510)의 하부에는 플렉서블 필름(160) 및 편광판(150)이 배치될 수 있다. 플렉서블 필름(160)은 이방성 도전 필름(Anisotropic Conductive Film; ACF)(190)를 통해 패드(PE)에 부착될 수 있다. 이방성 도전 필름(190)은 플렉서블 필름(160)과 복수의 패드(PE)를 전기적으로 연결시킬 수 있다. 이방성 도전 필름(190)은 접착 수지와 접착 수지의 내부에 분산되어 있는 도전볼을 포함할 수 있다. 플렉서블 필름(160)과 복수의 패드(PE)는 이방성 도전 필름(190)의 도전볼에 의해 전기적인 접촉이 이루어진다.A flexible film 160 and a polarizer 150 may be disposed under the lower substrate 510 . The flexible film 160 may be attached to the pad PE through an anisotropic conductive film (ACF) 190 . The anisotropic conductive film 190 may electrically connect the flexible film 160 and the plurality of pads PE. The anisotropic conductive film 190 may include an adhesive resin and conductive balls dispersed inside the adhesive resin. The flexible film 160 and the plurality of pads PE are electrically contacted by conductive balls of the anisotropic conductive film 190 .

도 16을 참조하면, 복수의 패드(PE) 상부를 덮도록 패시베이션층(113) 이 패드(PE) 및 링크 배선(520, 530)을 보호하기 위해 적층될 수 있다. 링크 배선(520, 530) 및 패널(PE) 상에 배치된 패시베이션층(113)은 표시 장치가 충격을 받았을 때 그 충격을 완화해주는 완충재의 역할도 할 수 있다.Referring to FIG. 16 , a passivation layer 113 may be stacked to cover upper portions of the plurality of pads PE and to protect the pads PE and the link wires 520 and 530 . The passivation layer 113 disposed on the link wires 520 and 530 and the panel PE may also serve as a shock absorbing material that alleviates the impact when the display device receives an impact.

또한, 복수의 패드(PE) 상부를 덮도록 패시베이션층(113) 상에 평탄화층(114), 뱅크(115), 상부 기판(180)이 배치될 수 있다. 종래의 비표시 영역 설계에 따라서는 패널 내부의 발광 소자를 보호하기 위해 형성되는 패시베이션층(113), 평탄화층(114), 뱅크(115) 및 상부 기판(180)를 패드(PE) 상부에 형성하지 않는 경우가 있었다. 여기서, 상부 기판(180)은 구체적으로 FSM (Face Seal Metal)일 수 있다. 본 발명의 또 다른 실시예에 따른 표시 장치(500)에서는 상부 기판(180)이 복수의 패드(PE) 상부를 덮는 영역까지 확장될할 수 있다. 또한, 이러한 상부 기판(180)과 패드(PE)사이에는 패시베이션층(113), 평탄화층(114) 및 뱅크(115)가 더 배치될 수 있으며, 도 16에 도시되지는 않았으나 뱅크(115)상에 배치되는 접착층(FSP)에 의해 패널과 상부 기판(180)이 서로 접착하여 고정될 수도 있다. In addition, a planarization layer 114 , a bank 115 , and an upper substrate 180 may be disposed on the passivation layer 113 to cover upper portions of the plurality of pads PE. According to the conventional non-display area design, a passivation layer 113, a planarization layer 114, a bank 115, and an upper substrate 180 formed to protect light emitting elements inside the panel are formed on the pad PE. There were times when it didn't. Here, the upper substrate 180 may be specifically FSM (Face Seal Metal). In the display device 500 according to another embodiment of the present invention, the upper substrate 180 may extend to an area covering upper portions of the plurality of pads PE. In addition, a passivation layer 113, a planarization layer 114, and a bank 115 may be further disposed between the upper substrate 180 and the pad PE. Although not shown in FIG. 16, on the bank 115 The panel and the upper substrate 180 may be bonded and fixed to each other by the adhesive layer FSP disposed thereon.

본 발명의 또 다른 실시예에 따른 표시 장치(500)에서는 하부 기판(510)을 투명 전도성 산화물이나 산화물 반도체 중 어느 하나로 형성하여, LLO 공정을 수행할 수 있다. 특히, 본 발명의 또 다른 실시예에 따른 표시 장치(500)에서는 하부 기판(510)이 복수의 제1 패턴(PTN1), 복수의 제2 패턴(PTN2), 복수의 제3 패턴(PTN3), 복수의 제4 패턴(PTN4), 복수의 제5 패턴(PTN5) 및 복수의 제6 패턴(PTN6)을 포함하여, 하부 기판(510)의 면적을 보다 증가시킬 수 있고, 이에 따라, 하부 기판(510)과 임시 기판을 용이하게 분리할 수 있다. In the display device 500 according to another embodiment of the present invention, the LLO process may be performed by forming the lower substrate 510 with either a transparent conductive oxide or an oxide semiconductor. In particular, in the display device 500 according to another embodiment of the present invention, the lower substrate 510 includes a plurality of first patterns PTN1 , a plurality of second patterns PTN2 , a plurality of third patterns PTN3 , The area of the lower substrate 510 may be further increased by including the plurality of fourth patterns PTN4 , the plurality of fifth patterns PTN5 , and the plurality of sixth patterns PTN6 , and accordingly, the lower substrate ( 510) and the temporary substrate can be easily separated.

또한, 본 발명의 또 다른 실시예에 따른 표시 장치(500)에서는 플라스틱 기판이 아닌 투명 전도성 산화물이나 산화물 반도체로 구성된 하부 기판(510)이 차광층(LS)과 중첩하면서 접하는 복수의 제1 패턴(PTN1), 신호 배선과 중첩하면서 접하는 복수의 제2 패턴(PTN2), 발광 영역(EA)과 중첩하는 복수의 제3 패턴(PTN3), 차광층(LS)과 중첩하지 않는 도전층의 부분과 중첩하면서 접하는 복수의 제4 패턴(PTN4), 복수의 패드(PE)와 중첩하면서 접하는 복수의 제5 패턴(PTN5) 및 복수의 링크 배선(520, 530)과 중첩하면서 접하는 복수의 제6 패턴(PTN6)을 포함한다. 복수의 패드(PE) 및 복수의 링크 배선 중 제1 부분(530)은 트랜지스터(TR)의 게이트 전극과 동일한 믈질로 형성될 수 있고, 복수의 링크 배선 중 제2 부분(520)은 차광층(LS)과 동일한 물질로 형성될 수 있다. 이에, 복수의 제5 패턴 및 복수의 제6 패턴이 각각 복수의 패드(PE)와 복수의 링크 배선(520, 530)과 이격되는 경우, 복수의 패드(PE) 및 복수의 링크 배선(520, 530)과 복수의 제5 및 제6 패턴(PTN5, PTN6) 사이에 기생 커패시턴스가 발생할 수 있다. 이때, 복수의 패드(PE) 및 복수의 링크 배선(520, 530)에 기생 커패시턴스가 발생하는 경우, 링크 배선(520, 530)에 의해 전달되는 신호에 간섭이 발생할 수 있고, 표시 장치(500)의 구동에 영향을 줄 수 있다. 따라서, 본 발명의 또 다른 실시예에 따른 표시 장치(500)에서는 하부 기판(510)이 차광층(LS)과 중첩하면서 접하는 복수의 제1 패턴(PTN1), 신호 배선과 중첩하면서 접하는 복수의 제2 패턴(PTN2), 발광 영역과 중첩하는 복수의 제3 패턴(PTN3), 차광층(LS)과 중첩하지 않는 도전층의 부분과 중첩하면서 접하는 복수의 제4 패턴(PTN4), 복수의 패드(PE)와 중첩하면서 접하는 복수의 제5 패턴(PTN5) 및 복수의 링크 배선(520, 530)과 중첩하면서 접하는 복수의 제6 패턴(PTN6)을 사용하여, LLO 공정을 가능하게 함과 동시에 하부 기판(510)과 다른 도전성 구성요소 간의 기생 커패시턴스 발생을 저감할 수 있다.In addition, in the display device 500 according to another exemplary embodiment of the present invention, a plurality of first patterns ( PTN1), a plurality of second patterns PTN2 overlapping and contacting the signal wiring, a plurality of third patterns PTN3 overlapping the emission area EA, and a portion of the conductive layer that does not overlap the light blocking layer LS. The plurality of fourth patterns PTN4 overlapping and contacting the plurality of pads PE, the plurality of fifth patterns PTN5 overlapping and contacting the plurality of pads PE, and the plurality of sixth patterns PTN6 overlapping and contacting the plurality of link wires 520 and 530 ). The first part 530 of the plurality of pads PE and the plurality of link wires may be formed of the same material as the gate electrode of the transistor TR, and the second part 520 of the plurality of link wires may be formed of a light blocking layer ( LS) may be formed of the same material. Accordingly, when the plurality of fifth patterns and the plurality of sixth patterns are spaced apart from the plurality of pads PE and the plurality of link wires 520 and 530, respectively, the plurality of pads PE and the plurality of link wires 520, 530) and the plurality of fifth and sixth patterns PTN5 and PTN6, parasitic capacitance may occur. At this time, when parasitic capacitance is generated in the plurality of pads PE and the plurality of link wires 520 and 530, interference may occur in signals transmitted by the link wires 520 and 530, and the display device 500 can affect the operation of Therefore, in the display device 500 according to another exemplary embodiment of the present invention, the lower substrate 510 overlaps the plurality of first patterns PTN1 in contact with the light blocking layer LS and the plurality of first patterns PTN1 overlaps with and contacts the signal wires. 2 patterns PTN2, a plurality of third patterns PTN3 overlapping the light emitting region, a plurality of fourth patterns PTN4 overlapping and contacting portions of the conductive layer that do not overlap the light blocking layer LS, and a plurality of pads ( PE) and the plurality of sixth patterns PTN6 overlapping and contacting the plurality of link wires 520 and 530, enabling the LLO process and simultaneously lower substrate Parasitic capacitance between 510 and other conductive components can be reduced.

뿐만 아니라, 본 발명의 또 다른 실시예에 따른 표시 장치(500)에서는 복수의 패드(PE) 상부를 덮도록 상부 기판(180)이 배치되고, 패시베이션층(113), 평탄화층(114) 및 뱅크(115)가 복수의 패드(PE)와 상부 기판(180)사이에 배치된다. 따라서, 본 발명의 또 다른 실시예에 따른 표시 장치(500)에서는 패드(PE) 상부에 상대적으로 강성을 갖는 상부 기판(180) 및 충격을 흡수할 수 있는 패시베이션층(113), 평탄화층(114) 및 뱅크(115)이 배치됨에 따라, 패드가 배치된 영역에 대해 강건한 구조를 가질 수 있고, 패드가 배치된 영역에서의 크랙 불량이 개선될 수 있다. In addition, in the display device 500 according to another embodiment of the present invention, the upper substrate 180 is disposed to cover the upper portions of the plurality of pads PE, and the passivation layer 113, the planarization layer 114, and the bank 115 is disposed between the plurality of pads PE and the upper substrate 180 . Therefore, in the display device 500 according to another embodiment of the present invention, the upper substrate 180 having a relatively rigid upper part of the pad PE, the passivation layer 113 capable of absorbing impact, and the planarization layer 114 ) and the bank 115 are disposed, the structure may be robust to the region where the pad is disposed, and crack defects in the region where the pad is disposed may be improved.

도 17a 내지 도 17c는 본 발명의 또 다른 실시예에 따른 표시 장치 게이트 구동부의 평면도이다. 도 18은 도 17c의 XVIII-XVIII'에 따른 단면도이다. 도 17a 내지 도 18의 표시 장치(600)는 도 1 내지 도 16의 다양한 표시 장치(100, 200, 300, 400, 500)와 비교하여 하부 기판(610)이 복수의 제7 패턴(PTN7) 및 복수의 제8 패턴(PTN8)을 더 포함한다는 점을 제외하면 다른 구성은 실질적으로 동일하므로 중복 설명은 생략한다. 도 17a는 게이트 구동부의 차광층(620)의 평면도이고, 도 17b는 게이트 구동부의 게이트 배선(630)의 평면도이고, 도 17c는 도 17a의 차광층(620)과 도 17b의 게이트 배선(630)이 중첩되어 있는 평면도이다. 17A to 17C are plan views of a gate driver of a display device according to another exemplary embodiment of the present invention. Fig. 18 is a sectional view along XVIII-XVIII' in Fig. 17c; Compared to the various display devices 100, 200, 300, 400, and 500 of FIGS. 1 to 16, the display device 600 of FIGS. 17A to 18 includes a plurality of seventh patterns PTN7 and Except for further including a plurality of eighth patterns PTN8, other configurations are substantially the same, so duplicate descriptions are omitted. 17A is a plan view of the light blocking layer 620 of the gate driver, FIG. 17B is a plan view of the gate wiring 630 of the gate driver, and FIG. 17C is a plan view of the light blocking layer 620 of FIG. 17A and the gate wiring 630 of FIG. 17B This is an overlapping plan view.

게이트 구동부는 비표시 영역(NA)에 배치될 수 있다. 예를 들어, 게이트 구동부는 표시 영역(AA)의 양 측부에 위치하는 비표시 영역(NA)에 배치될 수 있다. 게이트 구동부는 복수의 게이트 구동 트랜지스터를 포함할 수 있다. 또한, 게이트 구동부는 복수의 게이트 구동 트랜지스터뿐만 아니라 다양한 배선 및 커패시터 등을 포함할 수도 있다. 게이트 구동부 내에서 복수의 게이트 구동 트랜지스터, 배선, 커패시터 등의 배치는 설계에 따라 다양할 수 있으며, 도 17a 내지 도 17c에 도시된 실시예에 제한되지 않는다.The gate driver may be disposed in the non-display area NA. For example, the gate driver may be disposed in the non-display area NA located on both sides of the display area AA. The gate driver may include a plurality of gate driving transistors. In addition, the gate driver may include not only a plurality of gate driving transistors, but also various wires and capacitors. Arrangement of a plurality of gate driving transistors, wires, capacitors, etc. in the gate driver may vary according to design, and is not limited to the exemplary embodiment illustrated in FIGS. 17A to 17C .

게이트 구동부의 복수의 게이트 구동 트랜지스터의 액티브층 하부에는 차광층(LS)이 배치될 수 있다. 차광층(LS)은 게이트 구동 트랜지스터의 액티브층과 중첩하도록 배치되어, 액티브층으로 입사되는 광을 차단할 수 있다. 또한, 게이트 구동부의 구동 회로를 구동시키기 위해서, 게이트 배선(630)을 포함하는 다양한 배선이 배치될 수 있다. 게이트 구동 트랜지스터의 게이트 전극은 게이트 배선(630)에 연결될 수 있다.A light blocking layer LS may be disposed below the active layer of the plurality of gate driving transistors of the gate driver. The light blocking layer LS may be disposed to overlap the active layer of the gate driving transistor to block light incident to the active layer. In addition, in order to drive the driving circuit of the gate driver, various wires including the gate wire 630 may be disposed. A gate electrode of the gate driving transistor may be connected to the gate line 630 .

도 18을 참조하면, 투명 전도성 산화물 또는 산화물 반도체로 이루어지는 하부 기판(610)은 게이트 구동부에서 복수의 제7 패턴(PTN7) 및 복수의 제8 패턴(PTN8)을 더 포함한다. 복수의 제1 패턴(PTN1)은 차광층(LS)과 중첩하고, 차광층(LS)과 접하도록 배치된다. 복수의 제2 패턴(PTN2)는 신호 배선과 중첩하고, 신호 배선과 접할 수 있다. 복수의 제3 패턴(PTN3)은 발광 영역(EA)과 중첩할 수 있다. 복수의 제4 패턴(PTN4)은 차광층(LS)과 중첩하지 않는 도전층의 부분과 중첩하면서 접할 수 있다. 복수의 제5 패턴(PTN5)은 복수의 패드(PE)와 중첩하면서 접할 수 있고, 복수의 제6 패턴(PTN6)은 복수의 링크 배선(520, 530)과 중첩하면서 접할 수 있다. 복수의 제1 패턴(PTN1)은 도1 내지 도 5에서 설명한 복수의 제1 패턴(PTN1)과 실질적으로 동일하고, 복수의 제2 패턴(PTN2)은 도 6 내지 도 8에서 설명한 복수의 제2 패턴(PTN2)과 실질적으로 동일하고, 복수의 제3 패턴(PTN3)은 도 9 내지 도 11에서 설명한 복수의 제3 패턴(PTN3)과 실질적으로 동일하며, 복수의 제4 패턴(PTN4)은 도 12 내지 도 14에서 설명한 복수의 제4 패턴(PTN4)과 실질적으로 동일하다. 복수의 제5 패턴(PTN5) 및 복수의 제6 패턴(PTN6)은 도 15 및 도 16에서 설명한 복수의 제5 패턴(PTN5) 및 복수의 제6 패턴(PTN6)과 실질적으로 동일하다. Referring to FIG. 18 , the lower substrate 610 made of a transparent conductive oxide or oxide semiconductor further includes a plurality of seventh patterns PTN7 and a plurality of eighth patterns PTN8 in the gate driver. The plurality of first patterns PTN1 overlap the light blocking layer LS and are disposed to be in contact with the light blocking layer LS. The plurality of second patterns PTN2 may overlap and contact the signal wires. The plurality of third patterns PTN3 may overlap the emission area EA. The plurality of fourth patterns PTN4 may overlap and contact portions of the conductive layer that do not overlap with the light blocking layer LS. The plurality of fifth patterns PTN5 overlap and contact the plurality of pads PE, and the plurality of sixth patterns PTN6 overlap and contact the plurality of link wires 520 and 530 . The plurality of first patterns PTN1 are substantially the same as the plurality of first patterns PTN1 described in FIGS. 1 to 5 , and the plurality of second patterns PTN2 are the plurality of second patterns PTN2 described in FIGS. 6 to 8 . The plurality of third patterns PTN3 are substantially the same as the pattern PTN2, the plurality of third patterns PTN3 are substantially the same as the plurality of third patterns PTN3 described in FIGS. 9 to 11, and the plurality of fourth patterns PTN4 are shown in FIGS. It is substantially the same as the plurality of fourth patterns PTN4 described in FIGS. 12 to 14 . The plurality of fifth patterns PTN5 and the plurality of sixth patterns PTN6 are substantially the same as the plurality of fifth patterns PTN5 and the plurality of sixth patterns PTN6 described in FIGS. 15 and 16 .

복수의 제7 패턴(PTN7)은 게이트 구동부에서 게이트 구동 트랜지스터의 하부에 배치되는 차광층(LS)과 중첩하고, 차광층(LS)과 접하도록 배치될 수 있다. 복수의 제8 패턴은(PTN8)은 게이트 구동부에서 차광층(LS)과 중첩하지 않는 도전층의 부분과 중첩하면서 접하도록 배치될 수 있다. 이때, 게이트 구동부에서 차광층(LS)과 중첩하지 않는 도전층의 부분은 게이트 배선(GL)일 수 있으나, 이에 제한되는 것은 아니다. 복수의 제7 패턴(PTN7)은 게이트 구동부의 차광층(LS)의 하면과 접하도록, 복수의 제8 패턴(PTN8)은 게이트 구동부의 게이트 배선(GL)의 하면과 접하도록 배치될 수 있다. 이때, 평면 상에서 제7 패턴(PTN7) 및 제8 패턴(PTN8)의 형상 및 크기는 각각 게이트 구동부의 차광층(LS) 및 게이트 배선(GL)의 형상 및 크기와 실질적으로 동일할 수 있다.The plurality of seventh patterns PTN7 may overlap the light blocking layer LS disposed below the gate driving transistor in the gate driver and may be disposed to contact the light blocking layer LS. The plurality of eighth patterns PTN8 may be disposed to overlap and contact a portion of the conductive layer that does not overlap with the light blocking layer LS in the gate driver. In this case, the portion of the conductive layer that does not overlap with the light blocking layer LS in the gate driver may be the gate line GL, but is not limited thereto. The plurality of seventh patterns PTN7 may contact the lower surface of the light blocking layer LS of the gate driver, and the plurality of eighth patterns PTN8 may contact the lower surface of the gate line GL of the gate driver. In this case, the shape and size of the seventh pattern PTN7 and the eighth pattern PTN8 on a plane may be substantially the same as those of the light blocking layer LS and the gate line GL of the gate driver, respectively.

본 발명의 또 다른 실시예에 따른 표시 장치(600)에서는 하부 기판(610)을 투명 전도성 산화물이나 산화물 반도체 중 어느 하나로 형성하여, LLO 공정을 수행할 수 있다. 특히, 본 발명의 또 다른 실시예에 따른 표시 장치(600)에서는 하부 기판(610)이 복수의 제1 패턴(PTN1), 복수의 제2 패턴(PTN2), 복수의 제3 패턴(PTN3), 복수의 제4 패턴(PTN4), 복수의 제5 패턴(PTN5), 복수의 제6 패턴(PTN6), 복수의 제7 패턴(PTN7) 및 복수의 제8 패턴(PTN8)을 포함하여, 하부 기판(610)의 면적을 보다 증가시킬 수 있고, 이에 따라 하부 기판(610)과 임시 기판을 용이하게 분리할 수 있다.In the display device 600 according to another embodiment of the present invention, the LLO process may be performed by forming the lower substrate 610 with either a transparent conductive oxide or an oxide semiconductor. In particular, in the display device 600 according to another embodiment of the present invention, the lower substrate 610 includes a plurality of first patterns PTN1 , a plurality of second patterns PTN2 , a plurality of third patterns PTN3 , The lower substrate includes a plurality of fourth patterns PTN4 , a plurality of fifth patterns PTN5 , a plurality of sixth patterns PTN6 , a plurality of seventh patterns PTN7 , and a plurality of eighth patterns PTN8 . The area of 610 can be further increased, and accordingly, the lower substrate 610 and the temporary substrate can be easily separated.

또한, 본 발명의 또 다른 실시예에 따른 표시 장치(600)에서는 플라스틱 기판이 아닌 투명 전도성 산화물이나 산화물 반도체로 구성된 하부 기판(610)이 복수의 제1 내지 제6 패턴(PTN1, PTN2, PTN3, PTN4, PTN5, PTN6) 외에도 게이트 구동부에서 차광층(LS)과 중첩하면서 접하는 복수의 제7 패턴(PTN7) 및 게이트 구동부에서 차광층(LS)과 중첩하지 않는 도전층의 부분과 중첩하면서 접하는 복수의 제8 패턴(PTN8)을 포함할 수 있다. 특히, 게이트 구동부에서 차광층(LS)과 중첩하는 복수의 제7 패턴(PTN7)이 상부에 위치하는 차광층(LS)과 이격되는 경우, 차광층(LS)과 복수의 제7 패턴(PTN7) 사이에 기생 커패시턴스가 발생할 수 있다. 게이트 구동부에서 차광층(LS)과 중첩하지 않는 도전층의 부분과 중첩하는 복수의 제8 패턴(PTN8)이 상부에 위치하는 도전층의 부분과 이격되는 경우, 도전층의 부분과 복수의 제8 패턴(PTN8) 사이에도 기생 커패시턴스가 발생할 수 있다. 이때, 차광층(LS) 및 도전층에 기생 커패시턴스가 발생하는 경우, 간섭 현상이 발생하여, 게이트 구동부의 구동에 영향을 줄 수 있다. 따라서 본 발명의 또 다른 실시예에 따른 표시 장치(600)에서는 게이트 구동부에서 하부 기판(610)이 차광층(LS)과 중첩하면서 접하는 복수의 제7 패턴(PTN7), 차광층(LS)과 중첩하지 않는 도전층의 부분과 중첩하면서 접하는 복수의 제8 패턴(PTN8)을 사용하여, LLO 공정을 가능하게 함과 동시에 하부 기판(610)의 다른 도전성 구성요소 간의 기생 커패시턴스 발생을 저감할 수 있다.In addition, in the display device 600 according to another embodiment of the present invention, the lower substrate 610 made of a transparent conductive oxide or oxide semiconductor instead of a plastic substrate includes a plurality of first to sixth patterns PTN1 , PTN2 , PTN3 , PTN4, PTN5, and PTN6), a plurality of seventh patterns PTN7 overlapping and in contact with the light blocking layer LS in the gate driver, and a plurality of seventh patterns overlapping and contacting the portion of the conductive layer that does not overlap with the light blocking layer LS in the gate driver. An eighth pattern PTN8 may be included. In particular, when the plurality of seventh patterns PTN7 overlapping the light blocking layer LS in the gate driver are spaced apart from the light blocking layer LS located thereon, the light blocking layer LS and the plurality of seventh patterns PTN7 Parasitic capacitance may occur between them. When the plurality of eighth patterns PTN8 overlapping the portion of the conductive layer that does not overlap with the light blocking layer LS in the gate driver is spaced apart from the portion of the conductive layer located thereon, the portion of the conductive layer and the plurality of eighth patterns PTN8 are spaced apart from each other. Parasitic capacitance may also occur between the patterns PTN8. In this case, when parasitic capacitance is generated in the light blocking layer LS and the conductive layer, an interference phenomenon may occur, which may affect driving of the gate driver. Therefore, in the display device 600 according to another exemplary embodiment of the present invention, the lower substrate 610 overlaps and contacts the light blocking layer LS in the gate driver, and overlaps the plurality of seventh patterns PTN7 and the light blocking layer LS. By using the plurality of eighth patterns PTN8 overlapping and contacting portions of the conductive layer that are not exposed, the LLO process can be performed and parasitic capacitance between other conductive components of the lower substrate 610 can be reduced.

본 발명의 실시예들에 따른 표시 장치는 다음과 같이 설명될 수 있다. A display device according to embodiments of the present invention can be described as follows.

본 발명의 일 실시예에 따른 표시 장치는 복수의 서브 화소를 포함하는 표시 영역 및 비표시 영역을 포함하고, 투명 전도성 산화물 또는 산화물 반도체로 이루어진 하부 기판, 하부 기판 상에서 복수의 서브 화소에 배치된 복수의 트랜지스터, 복수의 발광 소자, 하부 기판과 복수의 트랜지스터 사이에 배치된 금속층을 더 포함할 수 있으며, 하부 기판은 금속층과 중첩하면서 접하는 복수의 제1 패턴을 포함할 수 있다.A display device according to an exemplary embodiment includes a display area including a plurality of sub-pixels and a non-display area, a lower substrate made of a transparent conductive oxide or an oxide semiconductor, and a plurality of sub-pixels disposed on the lower substrate. It may further include a transistor, a plurality of light emitting elements, and a metal layer disposed between the lower substrate and the plurality of transistors, and the lower substrate may include a plurality of first patterns overlapping and contacting the metal layer.

본 발명의 다른 특징에 따르면, 금속층은 복수의 트랜지스터의 액티브층과 중첩하도록 배치될 수 있다.According to another feature of the present invention, the metal layer may be disposed to overlap the active layers of the plurality of transistors.

본 발명의 또 다른 특징에 따르면, 금속층은 표시 영역에 배치되고, 금속층과 동일 층상에 배치되는 신호 배선을 더 포함할 수 있으며, 하부 기판은 신호 배선과 중첩하면서 접하는 복수의 제2 패턴을 더 포함할 수 있다.According to another feature of the present invention, the metal layer is disposed in the display area and may further include signal wires disposed on the same layer as the metal layer, and the lower substrate further includes a plurality of second patterns overlapping and contacting the signal wires. can do.

본 발명의 또 다른 특징에 따르면, 복수의 서브 화소 각각은 발광 영역 및 회로 영역을 포함하고, 하부 기판은 발광 영역과 중첩하는 복수의 제3 패턴을 더 포함할 수 있다.According to another feature of the present invention, each of the plurality of sub-pixels may include a light emitting region and a circuit region, and the lower substrate may further include a plurality of third patterns overlapping the light emitting region.

본 발명의 또 다른 특징에 따르면, 하부 기판은 회로 영역에서 금속층과 중첩하지 않는 도전층의 부분과 중첩하고, 도전층의 부분과 접하는 복수의 제4 패턴을 더 포함할 수 있다.According to another feature of the present invention, the lower substrate may further include a plurality of fourth patterns overlapping a portion of the conductive layer that does not overlap with the metal layer in the circuit area and contacting the portion of the conductive layer.

본 발명의 또 다른 특징에 따르면, 비표시 영역에 배치된 복수의 패드를 더 포함하고, 하부 기판은 복수의 패드와 중첩하면서 접하는 복수의 제5 패턴을 더 포함할 수 있다.According to another feature of the present invention, a plurality of pads disposed in the non-display area may be further included, and the lower substrate may further include a plurality of fifth patterns overlapping and contacting the plurality of pads.

본 발명의 또 다른 특징에 따르면, 복수의 발광 소자 상에 배치된 상부 기판, 복수의 패드와 전기적으로 연결되는 복수의 플렉서블 필름을 더 포함하고, 상부 기판은 복수의 패드 상부를 덮도록 배치되고, 복수의 플렉서블 필름은 하부 기판을 기준으로 상부 기판의 반대편에 배치되어 복수의 제5 패턴을 통해 복수의 패드와 전기적으로 연결될 수 있다.According to another feature of the present invention, the upper substrate disposed on the plurality of light emitting elements, further comprising a plurality of flexible films electrically connected to the plurality of pads, the upper substrate is disposed to cover the upper portion of the plurality of pads, The plurality of flexible films may be disposed on an opposite side of the upper substrate relative to the lower substrate and electrically connected to the plurality of pads through the plurality of fifth patterns.

본 발명의 또 다른 특징에 따르면, 복수의 트랜지스터 상에 배치되는 하나 이상의 절연층을 더 포함할 수 있고, 하나 이상의 절연층은 복수의 패드와 상부 기판 사이에 배치될 수 있다.According to another feature of the present invention, one or more insulating layers disposed on the plurality of transistors may be further included, and the one or more insulating layers may be disposed between the plurality of pads and the upper substrate.

본 발명의 또 다른 특징에 따르면, 표시 영역에 배치되는 복수의 신호 배선 및 비표시 영역에 배치되고 복수의 신호 배선과 복수의 패드를 연결하는 복수의 링크 배선을 더 포함할 수 있고, 하부 기판은 복수의 링크 배선과 중첩하고 복수의 링크 배선과 접하는 복수의 제6 패턴을 더 포함할 수 있다.According to another feature of the present invention, it may further include a plurality of signal wires disposed in the display area and a plurality of link wires disposed in the non-display area and connecting the plurality of signal wires and the plurality of pads, the lower substrate A plurality of sixth patterns overlapping the plurality of link wires and contacting the plurality of link wires may be further included.

본 발명의 또 다른 특징에 따르면, 비표시 영역에 배치되고, 복수의 게이트 구동 트랜지스터를 포함하는 게이트 구동부를 더 포함할 수 있고. 금속층은 복수의 게이트 구동 트랜지스터 아래에 배치될 수 있으며, 하부 기판은 상기 금속층과 중첩하고 상기 금속층과 접하는 복수의 제7 패턴을 더 포함할 수 있다.According to another feature of the present invention, a gate driver disposed in the non-display area and including a plurality of gate driving transistors may be further included. A metal layer may be disposed below the plurality of gate driving transistors, and the lower substrate may further include a plurality of seventh patterns overlapping and contacting the metal layer.

본 발명의 또 다른 특징에 따르면, 하부 기판은 게이트 구동부에서 금속층과 중첩하지 않는 도전층의 부분과 중첩하고, 도전층의 부분과 접하는 복수의 제8 패턴을 더 포함할 수 있다.According to another feature of the present invention, the lower substrate may further include a plurality of eighth patterns overlapping a portion of the conductive layer that does not overlap with the metal layer in the gate driver and contacting the portion of the conductive layer.

본 발명의 다른 실시예에 따른 표시 장치는, 표시 영역에 배치되고, 복수의 트랜지스터 및 복수의 발광 소자를 포함하는 화소부, 복수의 트랜지스터의 액티브층과 중첩하도록 배치되고 액티브 층과 중첩하는 차광층 및 A display device according to another embodiment of the present invention is disposed in a display area and includes a pixel unit including a plurality of transistors and a plurality of light emitting elements, and a light blocking layer disposed to overlap the active layer of the plurality of transistors and overlap the active layer. and

차광층 아래에 배치되고 투명 전도성 산화물 또는 산화물 반도체로 이루어지는 기능성 박막층을 포함할 수 있고, 기능성 박막층은 차광층과 대응하는 형상을 갖고, 상기 차광층의 하면에 접하는 복수의 제1 패턴을 포함할 수 있다. It may include a functional thin film layer disposed below the light blocking layer and made of a transparent conductive oxide or oxide semiconductor, and the functional thin film layer may have a shape corresponding to that of the light blocking layer and include a plurality of first patterns in contact with a lower surface of the light blocking layer. there is.

본 발명의 다른 특징에 따르면, 표시 영역에 배치되고 상기 차광층과 동일 물질로 이루어지는 신호 배선을 더 포함할 수 있고, 기능성 박막층은 신호 배선과 대응하는 형상을 갖고, 신호 배선의 하면에 접하는 복수의 제2 패턴을 더 포함할 수 있다.According to another feature of the present invention, it may further include a signal wire disposed in the display area and made of the same material as the light blocking layer, wherein the functional thin film layer has a shape corresponding to the signal wire and is in contact with a lower surface of the signal wire. A second pattern may be further included.

본 발명의 또 다른 특징에 따르면, 화소부는 발광 영역 및 회로 영역을 포함하고, 기능성 박막층은 발광 영역과 대응하는 위치에 배치되는 복수의 제3 패턴을 더 포함할 수 있다.According to another feature of the present invention, the pixel unit may include a light emitting area and a circuit area, and the functional thin film layer may further include a plurality of third patterns disposed at positions corresponding to the light emitting area.

본 발명의 또 다른 특징에 따르면, 기능성 박막층은 회로 영역에서 차광층이 배치된 영역 이외의 영역에 배치된 도전층의 부분과 대응하는 형상을 갖고, 도전층의 부분의 하면과 접하는 복수의 제4 패턴을 더 포함할 수 있다.According to another feature of the present invention, the functional thin film layer has a shape corresponding to a portion of the conductive layer disposed in an area other than the area where the light blocking layer is disposed in the circuit area, and a plurality of fourth portions in contact with the lower surface of the portion of the conductive layer. It may contain more patterns.

본 발명의 또 다른 특징에 따르면, 비표시 영역에 배치된 복수의 패드를 더 포함하고, 기능성 박막층은 복수의 패드와 대응하는 형상을 갖고, 복수의 패드의 하면과 접하는 복수의 제5 패턴을 더 포함할 수 있다.According to another feature of the present invention, the functional thin film layer further includes a plurality of pads disposed in the non-display area, the functional thin film layer has a shape corresponding to the plurality of pads, and further includes a plurality of fifth patterns in contact with lower surfaces of the plurality of pads. can include

본 발명의 또 다른 특징에 따르면, 복수의 발광 소자 상에 배치되고, 복수의 패드와 중첩하도록 배치되는 금속 기판 및 복수의 패드와 전기적으로 연결되는 복수의 플렉서블 필름을 더 포함할 수 있고, 복수의 플렉서블 필름은 복수의 제5 패턴을 통해 상기 복수의 패드와 전기적으로 연결될 수 있다.According to another feature of the present invention, a plurality of flexible films disposed on a plurality of light emitting elements and electrically connected to a plurality of pads and a metal substrate disposed to overlap a plurality of pads may be further included, and a plurality of The flexible film may be electrically connected to the plurality of pads through a plurality of fifth patterns.

본 발명의 또 다른 특징에 따르면, 표시 영역에 배치되는 복수의 신호 배선 및 비표시 영역에 배치되고, 복수의 신호 배선과 상기 복수의 패드를 연결하는 복수의 링크 배선을 더 포함할 수 있고, 기능성 박막층은, 복수의 링크 배선과 동일 형상을 갖고, 복수의 링크 배선의 하면과 접하는 복수의 제6 패턴을 더 포함할 수 있다.According to another feature of the present invention, a plurality of signal wires disposed in the display area and a plurality of link wires disposed in the non-display area and connecting the plurality of signal wires and the plurality of pads may be further included. The thin film layer may further include a plurality of sixth patterns having the same shape as the plurality of link wires and contacting lower surfaces of the plurality of link wires.

100, 200, 300, 400, 500, 600: 표시 장치
110, 210, 310, 410, 510, 610: 하부 기판
111: 버퍼층
112: 게이트 절연층
113: 패시베이션층
114: 평탄화층
115: 뱅크
150: 편광판
160: 플렉서블 필름
170: 인쇄 회로 기판
180: 상부 기판
190: ACF
520: 링크배선의 제2 부분
530: 링크배선의 제1 부분
620: GIP 영역의 차광층
630: GIP 영역의 게이트 배선
AA: 표시 영역
NA: 비표시 영역
SP: 서브 화소
SPR: 적색 서브 화소
SPG: 녹색 서브 화소
SPB: 청색 서브 화소
SPW: 백색 서브 화소
EA: 발광 영역
CA: 회로 영역
OLED: 발광 소자
AN: 애노드
EL: 발광층
CA: 캐소드
DP: 구동 회로
TR: 트랜지스터
GE: 게이트 전극
SE: 소스 전극
DE: 드레인 전극
TR1: 제1 트랜지스터
ACT1: 제1 액티브층
GE1: 제1 게이트 전극
SE1: 제1 소스 전극
DE1: 제1 드레인 전극
TR2: 제2 트랜지스터
ACT2: 제2 액티브층
GE2: 제2 게이트 전극
SE2: 제2 소스 전극
DE2: 제2 드레인 전극
TR3: 제3 트랜지스터
ACT3: 제3 액티브층
GE3: 제3 게이트 전극
SE3: 제3 소스 전극
DE3: 제3 드레인 전극
SC: 스토리지 커패시터
SC1: 제1 커패시터 전극
SC2: 제2 커패시터 전극
SC3: 제3 커패시터 전극
GL: 게이트 배선
DL: 데이터 배선
DL1: 제1 데이터 배선
DL2: 제2 데이터 배선
DL3: 제3 데이터 배선
DL4: 제4 데이터 배선
SL: 센싱 배선
RL: 기준 배선
RLa: 보조 기준 배선
VDD: 고전위 전원 배선
VDDa: 보조 고전위 전원 배선
VSS: 저전위 전원 배선
LS: 차광층
N1: 제1 노드
N2: 제2 노드
CF: 컬러 필터
CFR: 적색 컬러 필터
CFG: 녹색 컬러 필터
CFB: 청색 컬러 필터
PE: 패드 전극
PTN1: 제1 패턴
PTN2: 제2 패턴
PTN3: 제3 패턴
PTN4: 제4 패턴100, 200, 300, 400, 500, 600: display device
110, 210, 310, 410, 510, 610: lower substrate
111: buffer layer
112: gate insulating layer
113: passivation layer
114: planarization layer
115: bank
150: polarizer
160: flexible film
170: printed circuit board
180: upper board
190 ACF
520: second part of link wiring
530: first part of link wiring
620: light blocking layer of GIP area
630: gate wiring of GIP area
AA: display area
NA: non-display area
SP: sub pixel
SPR: red sub-pixel
SPG: green sub-pixel
SPB: blue sub-pixel
SPW: white sub-pixel
EA: Emissive area
CA: circuit area
OLED: light emitting element
AN: anode
EL: light emitting layer
CA: cathode
DP: drive circuit
TR: transistor
GE: gate electrode
SE: source electrode
DE: drain electrode
TR1: first transistor
ACT1: first active layer
GE1: first gate electrode
SE1: first source electrode
DE1: first drain electrode
TR2: second transistor
ACT2: second active layer
GE2: second gate electrode
SE2: second source electrode
DE2: second drain electrode
TR3: third transistor
ACT3: third active layer
GE3: third gate electrode
SE3: third source electrode
DE3: third drain electrode
SC: storage capacitor
SC1: first capacitor electrode
SC2: second capacitor electrode
SC3: third capacitor electrode
GL: gate wiring
DL: data wire
DL1: first data wire
DL2: 2nd data line
DL3: 3rd data line
DL4: 4th data wire
SL: sensing wiring
RL: reference wire
RLa: Secondary Reference Wire
VDD: high potential power wiring
VDDa: Auxiliary high-potential power wiring
VSS: Low Potential Power Wiring
LS: light blocking layer
N1: first node
N2: second node
CF: color filter
CFR: red color filter
CFG: green color filter
CFB: blue color filter
PE: pad electrode
PTN1: first pattern
PTN2: second pattern
PTN3: third pattern
PTN4: 4th pattern

Claims (18)

복수의 서브 화소를 포함하는 표시 영역 및 비표시 영역을 포함하는 표시 장치에 있어서,
투명 전도성 산화물 또는 산화물 반도체로 이루어진 하부 기판;
상기 하부 기판 상에서 상기 복수의 서브 화소에 배치된 복수의 트랜지스터 및 복수의 발광 소자; 및
상기 하부 기판과 상기 복수의 트랜지스터 사이에 배치된 금속층을 포함하고,
상기 하부 기판은 상기 금속층과 중첩하고, 상기 금속층과 접하는 복수의 제1 패턴을 포함하는, 표시 장치.A display device including a display area including a plurality of sub-pixels and a non-display area,
a lower substrate made of a transparent conductive oxide or oxide semiconductor;
a plurality of transistors and a plurality of light emitting elements disposed in the plurality of sub-pixels on the lower substrate; and
A metal layer disposed between the lower substrate and the plurality of transistors;
The lower substrate includes a plurality of first patterns overlapping the metal layer and contacting the metal layer. 제1 항에 있어서,
상기 금속층은 상기 복수의 트랜지스터의 액티브층과 중첩하도록 배치되는, 표시 장치.According to claim 1,
The display device, wherein the metal layer is disposed to overlap the active layers of the plurality of transistors. 제2 항에 있어서,
상기 금속층은,
상기 표시 영역에 배치되고, 상기 금속층과 동일 층상에 배치되는 신호 배선을 더 포함하고,
상기 하부 기판은,
상기 신호 배선과 중첩하고, 상기 신호 배선과 접하는 복수의 제2 패턴을 더 포함하는, 표시 장치.According to claim 2,
The metal layer,
a signal wire disposed in the display area and disposed on the same layer as the metal layer;
The lower substrate,
The display device further includes a plurality of second patterns overlapping the signal wires and contacting the signal wires. 제1 항에 있어서,
상기 복수의 서브 화소 각각은 발광 영역 및 회로 영역을 포함하고,
상기 하부 기판은 상기 발광 영역과 중첩하는 복수의 제3 패턴을 더 포함하는, 표시 장치.According to claim 1,
Each of the plurality of sub-pixels includes a light emitting region and a circuit region,
The lower substrate further includes a plurality of third patterns overlapping the light emitting region. 제4 항에 있어서,
상기 하부 기판은,
상기 회로 영역에서 상기 금속층과 중첩하지 않는 도전층의 부분과 중첩하고, 상기 도전층의 부분과 접하는 복수의 제4 패턴을 더 포함하는, 표시 장치.According to claim 4,
The lower substrate,
and a plurality of fourth patterns overlapping a portion of the conductive layer that does not overlap with the metal layer in the circuit region and contacting the portion of the conductive layer. 제4 항에 있어서,
상기 비표시 영역에 배치된 복수의 패드를 더 포함하고,
상기 하부 기판은 상기 복수의 패드와 중첩하고, 상기 복수의 패드와 접하는 복수의 제5 패턴을 더 포함하는, 표시 장치.According to claim 4,
Further comprising a plurality of pads disposed in the non-display area,
The lower substrate further includes a plurality of fifth patterns overlapping the plurality of pads and contacting the plurality of pads. 제6 항에 있어서,
상기 복수의 발광 소자 상에 배치된 상부 기판; 및
상기 복수의 패드와 전기적으로 연결되는 복수의 플렉서블 필름을 더 포함하고,
상기 상부 기판은 상기 복수의 패드 상부를 덮도록 배치되고,
상기 복수의 플렉서블 필름은 상기 하부 기판을 기준으로 상기 상부 기판의 반대편에 배치되어 상기 복수의 제5 패턴을 통해 상기 복수의 패드와 전기적으로 연결되는, 표시 장치.According to claim 6,
an upper substrate disposed on the plurality of light emitting devices; and
Further comprising a plurality of flexible films electrically connected to the plurality of pads,
The upper substrate is disposed to cover upper portions of the plurality of pads,
The plurality of flexible films are disposed on an opposite side of the upper substrate with respect to the lower substrate and are electrically connected to the plurality of pads through the plurality of fifth patterns. 제7 항에 있어서,
상기 복수의 트랜지스터 상에 배치되는 하나 이상의 절연층을 더 포함하고,
상기 하나 이상의 절연층은 상기 복수의 패드와 상기 상부 기판 사이에 배치되는, 표시 장치.According to claim 7,
Further comprising one or more insulating layers disposed on the plurality of transistors,
The one or more insulating layers are disposed between the plurality of pads and the upper substrate. 제6 항에 있어서,
상기 표시 영역에 배치되는 복수의 신호 배선; 및
상기 비표시 영역에 배치되고, 복수의 신호 배선과 상기 복수의 패드를 연결하는 복수의 링크 배선을 더 포함하고,
상기 하부 기판은, 상기 복수의 링크 배선과 중첩하고, 상기 복수의 링크 배선과 접하는 복수의 제6 패턴을 더 포함하는, 표시 장치.According to claim 6,
a plurality of signal wires disposed in the display area; and
Further comprising a plurality of link wires disposed in the non-display area and connecting a plurality of signal wires and the plurality of pads;
The lower substrate further includes a plurality of sixth patterns overlapping the plurality of link wires and contacting the plurality of link wires. 제1 항에 있어서,
상기 비표시 영역에 배치되고, 복수의 게이트 구동 트랜지스터를 포함하는 게이트 구동부를 더 포함하고,
상기 금속층은 상기 복수의 게이트 구동 트랜지스터 아래에 배치되고,
상기 하부 기판은 상기 금속층과 중첩하고 상기 금속층과 접하는 복수의 제7 패턴을 더 포함하는, 표시 장치.According to claim 1,
a gate driver disposed in the non-display area and including a plurality of gate driving transistors;
the metal layer is disposed under the plurality of gate driving transistors;
The lower substrate further includes a plurality of seventh patterns overlapping and contacting the metal layer. 제10 항에 있어서,
상기 하부 기판은, 상기 게이트 구동부에서 상기 금속층과 중첩하지 않는 도전층의 부분과 중첩하고, 상기 도전층의 부분과 접하는 복수의 제8 패턴을 더 포함하는, 표시 장치.According to claim 10,
The lower substrate further includes a plurality of eighth patterns overlapping a portion of the conductive layer that does not overlap with the metal layer in the gate driver and contacting a portion of the conductive layer. 표시 영역에 배치되고, 복수의 트랜지스터 및 복수의 발광 소자를 포함하는 화소부;
상기 복수의 트랜지스터의 액티브층과 중첩하도록 배치되고, 상기 액티브 층과 접하는 차광층; 및
상기 차광층 아래에 배치되고 투명 전도성 산화물 또는 산화물 반도체로 이루어지는 기능성 박막층을 포함하고,
상기 기능성 박막층은 상기 차광층과 대응하는 형상을 갖고, 상기 차광층의 하면에 접하는 복수의 제1 패턴을 포함하는, 표시 장치.a pixel unit disposed in the display area and including a plurality of transistors and a plurality of light emitting elements;
a light blocking layer disposed to overlap the active layer of the plurality of transistors and in contact with the active layer; and
A functional thin film layer disposed under the light blocking layer and made of a transparent conductive oxide or oxide semiconductor,
The functional thin film layer has a shape corresponding to the light blocking layer and includes a plurality of first patterns in contact with a lower surface of the light blocking layer. 제12 항에 있어서,
상기 표시 영역에 배치되고, 상기 차광층과 동일 물질로 이루어지는 신호 배선을 더 포함하고,
상기 기능성 박막층은,
상기 신호 배선과 대응하는 형상을 갖고, 상기 신호 배선의 하면에 접하는 복수의 제2 패턴을 더 포함하는, 표시 장치.According to claim 12,
a signal line disposed in the display area and made of the same material as the light blocking layer;
The functional thin film layer,
The display device further comprises a plurality of second patterns having a shape corresponding to the signal wiring and contacting a lower surface of the signal wiring. 제12 항에 있어서,
상기 화소부는 발광 영역 및 회로 영역을 포함하고,
상기 기능성 박막층은 상기 발광 영역과 대응하는 위치에 배치되는 복수의 제3 패턴을 더 포함하는, 표시 장치.According to claim 12,
The pixel unit includes a light emitting area and a circuit area,
The functional thin film layer further comprises a plurality of third patterns disposed at positions corresponding to the light emitting region, the display device. 제14 항에 있어서,
상기 기능성 박막층은,
상기 회로 영역에서 상기 차광층이 배치된 영역 이외의 영역에 배치된 도전층의 부분과 대응하는 형상을 갖고, 상기 도전층의 부분의 하면과 접하는 복수의 제4 패턴을 더 포함하는, 표시 장치.According to claim 14,
The functional thin film layer,
and a plurality of fourth patterns having a shape corresponding to a portion of the conductive layer disposed in an area other than an area where the light blocking layer is disposed in the circuit area and contacting a lower surface of the portion of the conductive layer. 제14 항에 있어서,
비표시 영역에 배치된 복수의 패드를 더 포함하고,
상기 기능성 박막층은 상기 복수의 패드와 대응하는 형상을 갖고, 상기 복수의 패드의 하면과 접하는 복수의 제5 패턴을 더 포함하는, 표시 장치.According to claim 14,
Further comprising a plurality of pads disposed in the non-display area,
The functional thin film layer further includes a plurality of fifth patterns having a shape corresponding to the plurality of pads and contacting lower surfaces of the plurality of pads. 제16 항에 있어서,
상기 복수의 발광 소자 상에 배치되고, 상기 복수의 패드와 중첩하도록 배치되는 금속 기판; 및
상기 복수의 패드와 전기적으로 연결되는 복수의 플렉서블 필름을 더 포함하고,
상기 복수의 플렉서블 필름은 상기 복수의 제5 패턴을 통해 상기 복수의 패드와 전기적으로 연결되는, 표시 장치.According to claim 16,
a metal substrate disposed on the plurality of light emitting devices and overlapping the plurality of pads; and
Further comprising a plurality of flexible films electrically connected to the plurality of pads,
The plurality of flexible films are electrically connected to the plurality of pads through the plurality of fifth patterns. 제16 항에 있어서,
상기 표시 영역에 배치되는 복수의 신호 배선; 및
상기 비표시 영역에 배치되고, 복수의 신호 배선과 상기 복수의 패드를 연결하는 복수의 링크 배선을 더 포함하고,
상기 기능성 박막층은, 상기 복수의 링크 배선과 동일 형상을 갖고, 상기 복수의 링크 배선의 하면과 접하는 복수의 제6 패턴을 더 포함하는, 표시 장치.

According to claim 16,
a plurality of signal wires disposed in the display area; and
Further comprising a plurality of link wires disposed in the non-display area and connecting a plurality of signal wires and the plurality of pads;
The functional thin film layer further includes a plurality of sixth patterns having the same shape as the plurality of link wires and contacting lower surfaces of the plurality of link wires.
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