KR20230033990A - Voltage current converter, voltage controlled oscillator and CDR PLL system - Google Patents

Voltage current converter, voltage controlled oscillator and CDR PLL system Download PDF

Info

Publication number
KR20230033990A
KR20230033990A KR1020210117040A KR20210117040A KR20230033990A KR 20230033990 A KR20230033990 A KR 20230033990A KR 1020210117040 A KR1020210117040 A KR 1020210117040A KR 20210117040 A KR20210117040 A KR 20210117040A KR 20230033990 A KR20230033990 A KR 20230033990A
Authority
KR
South Korea
Prior art keywords
voltage
stage
range setting
transistors
gain compensation
Prior art date
Application number
KR1020210117040A
Other languages
Korean (ko)
Inventor
이포
박도우
김도연
황영주
백승하
Original Assignee
주식회사 디비하이텍
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 주식회사 디비하이텍 filed Critical 주식회사 디비하이텍
Priority to KR1020210117040A priority Critical patent/KR20230033990A/en
Publication of KR20230033990A publication Critical patent/KR20230033990A/en

Links

Images

Classifications

    • G—PHYSICS
    • G05—CONTROLLING; REGULATING
    • G05F—SYSTEMS FOR REGULATING ELECTRIC OR MAGNETIC VARIABLES
    • G05F1/00—Automatic systems in which deviations of an electric quantity from one or more predetermined values are detected at the output of the system and fed back to a device within the system to restore the detected quantity to its predetermined value or values, i.e. retroactive systems
    • G05F1/10—Regulating voltage or current
    • G05F1/46—Regulating voltage or current wherein the variable actually regulated by the final control device is dc
    • G05F1/56—Regulating voltage or current wherein the variable actually regulated by the final control device is dc using semiconductor devices in series with the load as final control devices
    • G05F1/561—Voltage to current converters
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/08—Details of the phase-locked loop
    • H03L7/085—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/08—Details of the phase-locked loop
    • H03L7/099—Details of the phase-locked loop concerning mainly the controlled oscillator of the loop

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Electromagnetism (AREA)
  • General Physics & Mathematics (AREA)
  • Radar, Positioning & Navigation (AREA)
  • Automation & Control Theory (AREA)
  • Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)

Abstract

The present invention provides a voltage-current converter capable of realizing a uniform gain for each band. The voltage-current converter includes a phase frequency detection stage, a range setting stage, a gain compensation stage and a bias stage or includes a phase frequency detection stage, a range setting stage, a gain compensation stage, a bias stage and a bias stage for phase margin compensation.

Description

전압-전류 변환기, 전압제어발진기 및 CDR PLL 시스템 {Voltage current converter, voltage controlled oscillator and CDR PLL system}Voltage-current converter, voltage controlled oscillator and CDR PLL system {Voltage current converter, voltage controlled oscillator and CDR PLL system}

본 발명은 전압-전류 변환기에 관한 것으로, 특히, 밴드별 균등한 이득이 가능하고 안정적인 루프 밴드폭 및 위상 여유를 구현하는 전압-전류 변환기, 상기 전압-전류 변환기를 구비하는 전압제어발진기 및 상기 전압제어발진기를 구비하는 CDR PLL 시스템에 관한 것이다.The present invention relates to a voltage-to-current converter, and more particularly, to a voltage-to-current converter capable of equal gain for each band and realizing stable loop bandwidth and phase margin, a voltage-controlled oscillator having the voltage-to-current converter, and the voltage It relates to a CDR PLL system having a controlled oscillator.

전압제어발진기(Voltage Controlled Oscillator)는 외부로부터 수신한 주파수 제어신호(C_Freq)에 대응하는 발진신호(S_VCO)를 생성한다. 전압제어발진기에 입력되는 주파수 제어신호(C_Freq)는, 자동 주파수 제어부(Automatic Frequency Control unit)에서 생성하며, 생성하고자 하는 목표 주파수(target frequency)와 현재 전압제어발진기에서 생성하고 있는 발진신호(S_VCO)의 주파수를 비교한 결과에 따라 값(weight)이 결정되는 복수의 비트를 포함하는 디지털 신호이다.The voltage controlled oscillator generates an oscillation signal S_VCO corresponding to the frequency control signal C_Freq received from the outside. The frequency control signal (C_Freq) input to the voltage controlled oscillator is generated by the automatic frequency control unit, and the target frequency to be generated and the oscillation signal (S_VCO) currently being generated by the voltage controlled oscillator It is a digital signal including a plurality of bits whose weight is determined according to the result of comparing the frequencies of .

좀 더 구체적으로 설명하면, 전압제어발진기는 일반적으로 전압-전류 변환기와 지연셀을 포함한다. 전압-전류 변환기는 외부에서 인가되는 기준전압(VCTRL) 및 주파수 제어신호(C_Freq)에 응답하여 발진신호(S_VCO)의 주파수를 결정하는 주파수 결정 전류(Iout)를 생성하고, 지연셀은 전압-전류 변환기에서 생성한 전류(Iout)에 대응하는 주파수를 가지는 발진신호(S_VCO)를 생성한다.More specifically, a voltage controlled oscillator generally includes a voltage-to-current converter and a delay cell. The voltage-to-current converter generates a frequency determining current Iout for determining the frequency of the oscillation signal S_VCO in response to a reference voltage VCTRL and a frequency control signal C_Freq applied from the outside, and the delay cell generates a voltage-current An oscillation signal S_VCO having a frequency corresponding to the current Iout generated by the converter is generated.

생성하고자 하는 발진신호(S_VCO)의 주파수가 증가하게 되면 전압-전류 변환기에서 생성한 전류(Iout)의 양이 증가하게 된다.When the frequency of the oscillation signal S_VCO to be generated increases, the amount of current Iout generated by the voltage-to-current converter increases.

부하(load)의 임피던스(impedance)가 변하지 않으면 공급하는 전류와 전압은 서로 비례한다는 오옴의 법칙(Ohm's law)을 적용해 보면, 전압-전류 변환기의 부하 즉 지연셀의 임피던스(impedance)는 변하지 않는데 지연셀에 공급하는 전류(Iout)의 양이 증가하게 되므로 결국 전류(Iout)가 공급되는 노드 즉 전압-전류 변환기와 지연셀의 공통 노드(VPS)의 전압이 증가하게 될 것이 자명하다.Applying Ohm's law that the supplied current and voltage are proportional to each other if the impedance of the load does not change, the load of the voltage-to-current converter, that is, the impedance of the delay cell, does not change. As the amount of current Iout supplied to the delay cell increases, it is obvious that the voltage at the node where the current Iout is supplied, that is, the voltage at the common node VPS of the voltage-to-current converter and the delay cell increases.

전압-전류 변환기에서 생성되는 전류(Iout)의 양은 전원전압(VDD)과 공통 노드(VPS)에 병렬로 연결된 복수의 MOS 트랜지스터(Metal Oxide Silicon Transistor) 중 턴 온 되는 트랜지스터의 개수에 의해 결정된다. 상술한 바와 같이, 공통 노드(VPS)의 전위(Voltage level)가 증가하면 턴 온 되는 트랜지스터의 드레인과 소스 사이의 전위차(VDS)가 감소하고, 이는 해당 트랜지스터에 흐르는 전류의 양을 감소시키게 되므로, 결국 전달하고자 하는 전류의 양보다 적은 양의 전류가 공통 노드(VPS)를 통해 지연셀로 전달될 것이다.The amount of current Iout generated by the voltage-to-current converter is determined by the number of turned-on transistors among a plurality of metal oxide silicon transistors connected in parallel to the power supply voltage VDD and the common node VPS. As described above, when the potential (Voltage level) of the common node (VPS) increases, the potential difference (V DS ) between the drain and source of the turned-on transistor decreases, which reduces the amount of current flowing through the corresponding transistor. , eventually a smaller amount of current than the amount of current to be transferred will be transferred to the delay cell through the common node (VPS).

전압-전류 변환기로부터 수신한 전류(Iout)의 양이 적다는 것은, 지연셀에서 생성하는 발진신호(S_VCO)의 주파수가 목표하는 것보다 낮아지게 되는 부작용을 초래한다.The small amount of current Iout received from the voltage-to-current converter causes a side effect that the frequency of the oscillation signal S_VCO generated by the delay cell becomes lower than a target.

전압제어발진기의 이득(KVCO)은 전압제어발진기에 입력되는 기준전압(VCTRL)의 변화량과 출력신호의 주파수의 변화량의 비로 정의되는데, 출력신호의 주파수의 변화량은 전류(Iout)의 변화량과 동일하다.The gain (K VCO ) of the voltage controlled oscillator is defined as the ratio of the amount of change in the reference voltage (VCTRL) input to the voltage controlled oscillator and the amount of change in the frequency of the output signal. The amount of change in the frequency of the output signal is equal to the amount of change in the current (Iout). do.

주파수 제어신호(C_Freq)의 웨이트가 증가하여 발진신호(S_VCO)의 주파수가 증가하더라도 전압제어발진기의 이득(KVCO)의 편차가 0(zero)인 것이 이상적이지만, 현실적으로는 불가능하고 이들의 편차(ΔKVCO)를 최소로 하는 것이 바람직하다.Even if the frequency of the oscillation signal (S_VCO) increases due to the increase in the weight of the frequency control signal (C_Freq), it is ideal that the deviation of the gain (K VCO ) of the voltage controlled oscillator is 0 (zero), but in reality it is impossible and their deviation ( It is desirable to minimize ΔK VCO ).

도 1은 주파수 제어신호의 변화에 따른 종래의 전압제어발진기의 이득의 변화를 나타낸다.1 shows a change in gain of a conventional voltage controlled oscillator according to a change in a frequency control signal.

도 1을 참조하면, 발진신호의 주파수에 증가함에 따라 이득(KVCO)이 급속히 감소하게 되므로, 발진신호의 주파수가 증가함에 따라 즉 x축의 오른쪽으로 진행함에 따라, 이득의 편차(ΔKVCO)가 커진다는 것을 알 수 있다.Referring to FIG. 1, as the frequency of the oscillation signal increases, the gain (K VCO ) rapidly decreases. As the frequency of the oscillation signal increases, that is, as the x-axis moves to the right, the deviation of the gain (ΔK VCO ) increases. you can see it's getting bigger.

대한민국 등록특허: 10-1868700(2018년06월11일)Korean Registered Patent: 10-1868700 (June 11, 2018)

본 발명이 해결하고자 하는 기술적 과제는, 밴드별로 균등한 이득을 구현할 수 있는 전압-전류 변환기를 제공하는 것에 있다.A technical problem to be solved by the present invention is to provide a voltage-to-current converter capable of realizing equal gain for each band.

본 발명이 해결하고자 하는 다른 기술적 과제는, 밴드별로 균등한 이득을 구현할 수 있는 전압-전류 변환기를 구비하는 전압제어발진기를 제공하는 것에 있다.Another technical problem to be solved by the present invention is to provide a voltage controlled oscillator having a voltage-to-current converter capable of realizing uniform gain for each band.

본 발명이 해결하고자 하는 또 다른 기술적 과제는, 상기 전압제어발진기를 구비하는 CDR PLL 시스템을 제공하는 것에 있다.Another technical problem to be solved by the present invention is to provide a CDR PLL system including the voltage controlled oscillator.

상기 기술적 과제를 달성하기 위한 본 발명의 일 면(one aspect)에 따른 전압-전류 변환기는, 위상 주파수 검출 스테이지, 레인지 세팅 스테이지, 이득보상 스테이지 및 바이어스 스테이지를 포함한다. 상기 위상 주파수 검출 스테이지는 외부에서 인가되며 위상 및 주파수 검출용으로 사용되는 입력 노드 전압에 응답하여 활성화되어 AFC 과정 및 PFD 과정을 수행하도록 하며, 생성하고자 하는 발진신호의 주파수에 대응하는 전류 및 상기 발진신호의 주파수에 대응하는 전류의 양을 결정하는 공통 노드 전압을 생성한다. 상기 레인지 세팅 스테이지는 바이어스 전압 및 외부에서 인가되는 코어스 코드에 응답하여 상기 위상 주파수 검출 스테이지와 함께 상기 발진신호의 주파수에 대응하는 전류의 양을 결정한다. 상기 이득보상 스테이지는 상기 공통 노드의 전압 및 상기 코어스 코드에 응답하여, 상기 위상 주파수 검출 스테이지 및 상기 레인지 세팅 스테이지와 함께 상기 발진신호의 주파수에 대응하는 전류의 양을 보강한다. 상기 바이어스 스테이지는 상기 바이어스 전압을 생성한다.A voltage-current converter according to one aspect of the present invention for achieving the above technical problem includes a phase frequency detection stage, a range setting stage, a gain compensation stage, and a bias stage. The phase frequency detection stage is applied from the outside and is activated in response to an input node voltage used for phase and frequency detection to perform an AFC process and a PFD process, and a current corresponding to the frequency of an oscillation signal to be generated and the oscillation It produces a common node voltage that determines the amount of current corresponding to the frequency of the signal. The range setting stage determines the amount of current corresponding to the frequency of the oscillation signal together with the phase frequency detection stage in response to a bias voltage and an externally applied coarse code. The gain compensation stage reinforces the amount of current corresponding to the frequency of the oscillation signal together with the phase frequency detection stage and the range setting stage in response to the voltage of the common node and the coarse code. The bias stage generates the bias voltage.

상기 기술적 과제를 달성하기 위한 본 발명의 다른 일 면(another aspect)에 따른 전압-전류 변환기는, 위상 주파수 검출 스테이지, 레인지 세팅 스테이지, 이득보상 스테이지, 바이어스 스테이지 및 위상 여유 보상용 바이어스 스테이지를 포함한다. 상기 위상 주파수 검출 스테이지는 외부에서 인가되며 위상 및 주파수 검출용으로 사용되는 입력 노드 전압에 응답하여 활성화되어 AFC 과정 및 PFD 과정을 수행하도록 하며, 생성하고자 하는 발진신호의 주파수에 대응하는 전류 및 상기 발진신호의 주파수에 대응하는 전류의 양을 결정하는 공통 노드 전압을 생성한다. 상기 레인지 세팅 스테이지는 바이어스 전압 및 외부에서 인가되는 코어스 코드에 응답하여 상기 위상 주파수 검출 스테이지와 함께 상기 발진신호의 주파수에 대응하는 전류의 양을 결정한다. 상기 이득보상 스테이지는 제2 공통 노드의 전압 및 상기 코어스 코드에 응답하여, 상기 위상 주파수 검출 스테이지 및 상기 레인지 세팅 스테이지와 함께 상기 발진신호의 주파수에 대응하는 전류의 양을 보강한다. 상기 바이어스 스테이지는 상기 바이어스 전압을 생성한다. 상기 위상 여유 보상용 바이어스 스테이지는 상기 입력 노드 전압을 이용하여 상기 제2 공통 노드의 전압을 생성한다.A voltage-to-current converter according to another aspect of the present invention for achieving the above technical problem includes a phase frequency detection stage, a range setting stage, a gain compensation stage, a bias stage, and a bias stage for phase margin compensation. . The phase frequency detection stage is applied from the outside and is activated in response to an input node voltage used for phase and frequency detection to perform an AFC process and a PFD process, and a current corresponding to the frequency of an oscillation signal to be generated and the oscillation It produces a common node voltage that determines the amount of current corresponding to the frequency of the signal. The range setting stage determines the amount of current corresponding to the frequency of the oscillation signal together with the phase frequency detection stage in response to a bias voltage and an externally applied coarse code. The gain compensation stage reinforces the amount of current corresponding to the frequency of the oscillation signal together with the phase frequency detection stage and the range setting stage in response to the voltage of the second common node and the coarse code. The bias stage generates the bias voltage. The bias stage for phase margin compensation generates a voltage of the second common node using the input node voltage.

본 발명에서 이루고자 하는 기술적 과제들은 이상에서 언급한 기술적 과제들로 제한되지 않으며, 언급하지 않은 또 다른 기술적 과제들은 아래의 기재로부터 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 명확하게 이해될 수 있을 것이다.The technical problems to be achieved in the present invention are not limited to the technical problems mentioned above, and other technical problems not mentioned will be clearly understood by those skilled in the art from the description below. You will be able to.

상술한 바와 같이, 본 발명에 따른 전압-전류 변환기, 전압제어발진기 및 CDR PLL 시스템은 간단한 구조로 Multi-lane VCO의 이득(KVCO)이 보상 가능하고, 이득 보상을 위해 추가된 소자로 인한 부하의 증가로 전압-전류 변환기의 밴드 폭의 감소가 없으며, AFC가 적용된 CDR PLL 시스템의 안정적인 루프 밴드 폭(Loop bandwidth) 및 위상 여유(Phase margin)가 유지 가능하고, 전압제어발진기(Multi-lane VCO)의 밴드별 균등한 이득(KVCO)이 구현 가능하며, 부수적으로 PLL 루프 특성에 다른 영향을 주지 않기 때문에 AFC가 적용된 여러 CDR PLL 시스템에 적용 가능하다는 장점이 있다.As described above, the voltage-to-current converter, the voltage controlled oscillator, and the CDR PLL system according to the present invention can compensate for the gain (K VCO ) of the multi-lane VCO with a simple structure, and the load due to the added element for gain compensation. There is no decrease in the bandwidth of the voltage-to-current converter due to the increase in , and the stable loop bandwidth and phase margin of the CDR PLL system to which AFC is applied can be maintained, and the voltage controlled oscillator (Multi-lane VCO ) of band-by-band uniform gain (K VCO ) can be implemented, and since it does not additionally affect the PLL loop characteristics, it has the advantage of being applicable to various CDR PLL systems to which AFC is applied.

본 발명에서 얻을 수 있는 효과는 이상에서 언급한 효과들로 제한되지 않으며, 언급하지 않은 또 다른 효과들은 아래의 기재로부터 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 명확하게 이해될 수 있을 것이다.The effects obtainable in the present invention are not limited to the effects mentioned above, and other effects not mentioned can be clearly understood by those skilled in the art from the description below. will be.

도 1은 주파수 제어신호의 변화에 따른 종래의 전압제어발진기의 이득의 변화를 나타낸다.
도 2는 본 발명에 따른 CDR PLL 시스템의 일부 구성의 예이다.
도 3은 본 발명에 따른 전압제어발진기를 구성하는 전압-전류 변환기의 일 실시 예이다.
도 4는 본 발명에 따른 전압제어발진기를 구성하는 전압-전류 변환기의 다른 일 실시 예이다.
도 5는 본 발명에 따른 전압-전류 변환기를 포함하는 CDR PLL 시스템의 코어스 코드의 변화에 따른 이득의 변화를 나타낸다.1 shows a change in gain of a conventional voltage controlled oscillator according to a change in a frequency control signal.
2 is an example of some configurations of a CDR PLL system according to the present invention.
3 is an embodiment of a voltage-to-current converter constituting a voltage controlled oscillator according to the present invention.
4 is another embodiment of a voltage-to-current converter constituting the voltage controlled oscillator according to the present invention.
5 shows a change in gain according to a change in a coarse code of a CDR PLL system including a voltage-to-current converter according to the present invention.

본 발명과 본 발명의 동작상의 이점 및 본 발명의 실시에 의하여 달성되는 목적을 충분히 이해하기 위해서는 본 발명의 예시적인 실시 예를 설명하는 첨부 도면 및 첨부 도면에 기재된 내용을 참조하여야만 한다.In order to fully understand the present invention and the advantages in operation of the present invention and the objects achieved by the practice of the present invention, reference should be made to the accompanying drawings describing exemplary embodiments of the present invention and the contents described in the accompanying drawings.

이하 첨부한 도면을 참조하여 본 발명의 바람직한 실시 예를 설명함으로써, 본 발명을 상세히 설명한다. 각 도면에 제시된 동일한 참조부호는 동일한 부재를 나타낸다.Hereinafter, the present invention will be described in detail by describing preferred embodiments of the present invention with reference to the accompanying drawings. Like reference numerals in each figure indicate like members.

도 2는 본 발명에 따른 CDR PLL 시스템의 일부 구성의 예이다.2 is an example of some configurations of a CDR PLL system according to the present invention.

도 2를 참조하면 AFC(Automatic Frequency Control)이 적용된 CDR PLL 시스템(200, Clock Data Recovery PLL system)은, 기준전압 생성부(210), 전하 펌핑 회로(220, Charge Pump), 루프 필터(230), 자동 주파수 제어부(240, AFC), 전압제어발진기(250, Multi-lane VCO) 및 위상 주파수 검출용 제어스위치(SWR)를 포함한다.Referring to FIG. 2, the CDR PLL system (200, Clock Data Recovery PLL system) to which AFC (Automatic Frequency Control) is applied includes a reference voltage generator 210, a charge pumping circuit 220, and a loop filter 230. , an automatic frequency controller (240, AFC), a voltage controlled oscillator (250, Multi-lane VCO), and a control switch (SWR) for phase frequency detection.

기준전압 생성부(210)는 외부에서 입력되는 기준전압(VREF)을 버퍼링(buffering)하여 전압제어발진기(250)의 동작을 제어하는 주파수 검출용 기준전압(VCTRL)을 생성한다.The reference voltage generator 210 buffers the reference voltage VREF input from the outside to generate a frequency detection reference voltage VCTRL that controls the operation of the voltage controlled oscillator 250 .

위상 주파수 검출용 제어스위치(SWR)는 기준전압 스위치 제어신호(미도시)에 응답하여 기준전압 생성부(210)의 출력인 주파수 검출용 기준전압(VCTRL)을 루프 필터(230)로 스위칭한다.The phase frequency detection control switch SWR switches the frequency detection reference voltage VCTRL, which is an output of the reference voltage generator 210, to the loop filter 230 in response to a reference voltage switch control signal (not shown).

전하 펌핑 회로(220)는 전하(charge)를 생성한다.The charge pumping circuit 220 generates a charge.

루프 필터(230)는 전하 펌핑 회로(220)로부터 공급되는 전하를 이용하여 주파수 검출용 기준전압(VCTRL)에 대응하는 전하를 충전한다.The loop filter 230 charges charges corresponding to the reference voltage VCTRL for frequency detection using charges supplied from the charge pumping circuit 220 .

전압제어발진기(250)는 N bit VCO Control Signal(이하 N bit 코어스 코드; Coarse Code)를 자동 주파수 제어부(240)로부터 수신하여 발진신호(S_VCO)를 생성하는 전압전류 변환기(351) 및 지연셀(352)을 포함한다.The voltage controlled oscillator 250 includes a voltage/current converter 351 and a delay cell (which generates an oscillation signal S_VCO) by receiving an N bit VCO Control Signal (hereinafter referred to as N bit coarse code) from the automatic frequency controller 240. 352).

도 3은 도 2에 도시된 전압-전류 변환기의 일 실시 예이다.FIG. 3 is a voltage-to-current converter shown in FIG. 2 according to an embodiment.

도 3을 참조하면, 전압-전류 변환기(251-1)는 위상 주파수 검출 스테이지(310), 이득 보상 스테이지(320), 레인지 세팅 스테이지(330) 및 바이어스 스테이지(340)를 포함한다.Referring to FIG. 3 , the voltage-to-current converter 251-1 includes a phase frequency detection stage 310, a gain compensation stage 320, a range setting stage 330, and a bias stage 340.

위상 주파수 검출 스테이지(310)는 외부에서 인가되며 위상 및 주파수 검출용으로 사용되는 입력 노드(node)의 전압(VCTRL)에 응답하여 활성화됨으로써, AFC(Automatic Frequency Control) 과정 및 PFD(Phase Frequency Detection) 과정을 수행하도록 하도록 하며, 발진신호(S_VCO)의 주파수에 대응하는 전류(Iout)를 생성한다.The phase frequency detection stage 310 is applied from the outside and is activated in response to the voltage (VCTRL) of the input node used for phase and frequency detection, thereby performing AFC (Automatic Frequency Control) process and PFD (Phase Frequency Detection) process, and generates a current Iout corresponding to the frequency of the oscillation signal S_VCO.

즉, AFC 과정 동안에는 자동 주파수 제어부(240)가 전압제어발진기(250)로부터 생성중인 발진신호(S_VCO)의 주파수를 검출하여 발진신호(S_VCO)의 주파수를 목표로 하는 주파수와 근접한 주파수가 되도록 하고, PFD 과정 동안에는 발진신호(S_VCO)의 주파수가 목표로 하는 주파수와 일치하는 주파수가 되도록 한다. 이때 발진신호(S_VCO)의 주파수는 AFC(240)에서 생성되는 복수의 제어 신호(N bit VCO Control Signal)에 의해 결정된다.That is, during the AFC process, the automatic frequency control unit 240 detects the frequency of the oscillation signal S_VCO being generated from the voltage controlled oscillator 250 so that the frequency of the oscillation signal S_VCO is close to the target frequency, During the PFD process, the frequency of the oscillation signal S_VCO is matched to the target frequency. At this time, the frequency of the oscillation signal S_VCO is determined by a plurality of control signals (N bit VCO Control Signal) generated by the AFC 240 .

위상 주파수 검출 스테이지(310)는 제1 트랜지스터(M1), 제2 트랜지스터(M2), 제3 트랜지스터(M3) 및 제1 시리즈 저항(RS1)으로 구현할 수 있다.The phase frequency detection stage 310 may be implemented with a first transistor M1 , a second transistor M2 , a third transistor M3 , and a first series resistor RS1 .

제1 트랜지스터(M1)는 일 단자가 전원 전압(VDD)에 연결되고 다른 일 단자는 게이트 단자에 연결된다. 제2 트랜지스터(M2)는 일 단자가 전원 전압(VDD)에 연결되고 게이트 단자는 제1 트랜지스터의 게이트 단자와 연결된다. 제1 트랜지스터(M1) 및 제2 트랜지스터(M2)는 전류 미러 (Current Mirror)를 형성하며, 제2 트랜지스터(M2)의 다른 일 단자로는 전류 미러에서 생성하는 발진신호 생성용 전류(Iout)가 출력된다.One terminal of the first transistor M1 is connected to the power supply voltage VDD and the other terminal is connected to the gate terminal. The second transistor M2 has one terminal connected to the power supply voltage VDD and a gate terminal connected to the gate terminal of the first transistor. The first transistor M1 and the second transistor M2 form a current mirror, and the other terminal of the second transistor M2 receives a current Iout for generating an oscillation signal generated by the current mirror. output

제3 트랜지스터(M3)는 일 단자가 제1 트랜지스터의 다른 일 단자에 연결되고 게이트에 입력전압(VCTRL)이 인가된다. 제1 시리즈 저항(RS1)은 일 단자가 제3 트랜지스터(M3)의 다른 일 단자에 연결되고 다른 일 단자는 접지 전압(GND)에 연결된다.One terminal of the third transistor M3 is connected to the other terminal of the first transistor, and an input voltage VCTRL is applied to a gate thereof. The first series resistor RS1 has one terminal connected to the other terminal of the third transistor M3 and the other terminal connected to the ground voltage GND.

설명의 편의를 위해 제1 트랜지스터(M1)의 다른 일 단자 및 게이트 단자, 제2 트랜지스터(M2)의 게이트 및 제3 트랜지스터의 일 단자에 공통되는 노드(node)를 공통 노드(NV1)라고 가정하고, 제2 트랜지스터(M2)의 다른 일 단자를 전류 출력 노드(VPS)라고 가정하고 설명한다.For convenience of description, it is assumed that a node common to the other terminal and gate terminal of the first transistor M1, the gate of the second transistor M2, and one terminal of the third transistor is a common node NV1, , and the other terminal of the second transistor M2 is assumed to be the current output node VPS.

이득 보상 스테이지(320)는 복수의 이득보상용 스위치(SWG<0> ~ SWG<N-1>) 및 복수의 이득보상 트랜지스터(MPG<0> ~ MPG<N-1>)를 포함한다. 복수의 이득보상용 트랜지스터(MPG<0> ~ MPG<N-1>)의 각각의 일 단자는 전원전압(VDD)에 연결되고 다른 일 단자는 전류 출력 노드(VPS)에 연결된다. 복수의 이득보상용 스위치(SWC<0> ~ SWC<N-1>)는 AFC(140)에서 출력되는 코어스 코드(Coarse Code <N-1:0>, N은 자연수)에 응답하여 공통 노드(NV1)의 전압을 복수의 이득보상용 트랜지스터(MPG<0> ~ MPG<N-1>)의 게이트 단자에 각각 스위칭한다.The gain compensation stage 320 includes a plurality of gain compensation switches SWG<0> to SWG<N-1> and a plurality of gain compensation transistors MPG<0> to MPG<N-1>. One terminal of each of the plurality of gain compensation transistors MPG<0> to MPG<N-1> is connected to the power supply voltage VDD and the other terminal is connected to the current output node VPS. The plurality of gain compensation switches (SWC<0> to SWC<N-1>) respond to the coarse code output from the AFC (140) (Coarse Code <N-1:0>, N is a natural number) to a common node ( The voltage of NV1) is switched to the gate terminals of the plurality of gain compensation transistors MPG<0> to MPG<N-1>, respectively.

레인지 세팅 스테이지(330)는 복수의 레인지 세팅용 스위치(SWR<0> ~ SWR<N-1>) 및 복수의 레인지 세팅용 트랜지스터(MPR<0> ~ MPR<N-1>)를 포함한다. 복수의 레인지 세팅용 트랜지스터(MPR<0> ~ MPR<N-1>)의 각각의 일 단자는 전원 전압(VDD)에 연결되고 다른 일 단자는 전류 출력 노드(VPS)에 연결된다. 복수의 레인지 세팅용 스위치(SWR<0> ~ SWR<N-1>)는 AFC(140)에서 출력되는 코어스 코드(Coarse Code <N-1:0>, N은 자연수)에 응답하여 복수의 레인지 세팅용 트랜지스터(MPR<0> ~ MPR<N-1>) 중 해당 트랜지스터의 게이트 단자에 바이어스 전압(V_bias)을 스위칭한다. 바이어스 전압(V_bias)은 후술하는 바이어스 스테이지(340)에서 생성된다.The range setting stage 330 includes a plurality of range setting switches SWR<0> to SWR<N-1> and a plurality of range setting transistors MPR<0> to MPR<N-1>. One terminal of each of the plurality of range setting transistors MPR<0> to MPR<N−1> is connected to the power supply voltage VDD and the other terminal is connected to the current output node VPS. Multiple range setting switches (SWR<0> to SWR<N-1>) respond to the coarse code output from the AFC (140) (Coarse Code <N-1:0>, where N is a natural number) to set multiple ranges. Among the setting transistors (MPR<0> to MPR<N-1>), the bias voltage (V_bias) is switched to the gate terminal of the corresponding transistor. The bias voltage V_bias is generated in a bias stage 340 to be described later.

전류 출력 노드(VPS)를 통해 지연 셀(252)에 전송하는 전류(Iout)의 양(또는 크기)은 코어스 코드(Coarse Code)에 응답하여 동작하는 복수의 트랜지스터(MPR<0> ~ MPR<N-1>) 중 턴 온 되는 트랜지스터의 개수에 비례한다. 전류(Iout)의 크기는 위상 주파수 검출용 스테이지(310) 및 레인지 세팅 스테이지(330)에 의해 결정되고, 이때 위상 주파수 검출용 스테이지(310)는 입력 노드(node)의 전압(VCTRL)에 의해서 전류(Iout)에 고정된 전류를 공급한다.The amount (or magnitude) of the current Iout transmitted to the delay cell 252 through the current output node VPS is determined by the plurality of transistors (MPR<0> to MPR<N -1>) is proportional to the number of turned-on transistors. The magnitude of the current Iout is determined by the phase frequency detection stage 310 and the range setting stage 330. At this time, the phase frequency detection stage 310 generates the current by the voltage VCTRL of the input node. Supply a fixed current to (Iout).

바이어스 스테이지(340)는 하나의 트랜지스터(MPLR) 및 전류원(C_S)을 이용하여 레인지 세팅부(330)에 제공하는 바이어스 전압(V_bias)을 생성한다.The bias stage 340 generates a bias voltage V_bias provided to the range setting unit 330 using one transistor MPLR and a current source C_S.

상술한 바와 같이, 일반적이라면 발진신호(S_VCO)의 주파수가 증가하면 전류출력노드(VPS)의 전압준위가 하강하게 되어 계획한 양에 비해 적은 양의 전류가 전류출력노드(VPS)를 경유하여 지연셀(152)로 전달되는 문제가 발생할 수 있지만, 본 발명에서 포함된 이득 보상 스테이지(320)는 상기의 문제가 발생하지 않도록 한다.As described above, in general, when the frequency of the oscillation signal S_VCO increases, the voltage level of the current output node VPS decreases, so that a smaller amount of current than the planned amount is delayed via the current output node VPS. Although problems may occur that are passed to cell 152, the gain compensation stage 320 included in the present invention prevents such problems from occurring.

이득 보상 스테이지(320)를 구성하는 이득보상용 트랜지스터의 개수 및 이득보상용 트랜지스터의 게이트에 공통 노드(NV1)를 스위칭하는 이득보상용 스위치의 개수와 레인지 세팅 스테이지(330)를 구성하는 레인지 세팅용 트랜지스터의 개수 및 레인지 세팅용 트랜지스터의 게이트에 공통 노드(NV1)를 스위칭하는 레인지 세팅용 스위치의 개수를 일치시킴으로써, 동일한 코어스 코드(Coarse Code)를 이용하여 전류출력노드(VPS)에 흐르는 전류의 양을 증가시킬 수 있으므로, 이득 보상 스테이지(320)를 구성하는 복수의 이득보상용 스위치(SWC<0> ~ SWC<N-1>)의 동작을 제어하는 신호를 별도로 생성할 필요가 없다. The number of gain compensation transistors constituting the gain compensation stage 320 and the number of gain compensation switches for switching the common node NV1 to the gate of the gain compensation transistor and the range setting constituting the range setting stage 330 By matching the number of transistors and the number of range setting switches that switch the common node (NV1) to the gate of the range setting transistor, the amount of current flowing through the current output node (VPS) using the same coarse code Since can be increased, there is no need to separately generate a signal for controlling the operation of the plurality of gain compensation switches (SWC<0> to SWC<N-1>) constituting the gain compensation stage 320.

여기서 복수의 레인지 세팅용 트랜지스터(MPR<0> ~ MPR<N-1>)의 각 턴 온 저항은 동일하며, 복수의 이득보상용 트랜지스터(MPG<0> ~ MPG<N-1>)의 각 턴 온 저항도 동일하고, 복수의 레인지 세팅용 스위치(SWR<0> ~ SWR<N-1>)의 각 턴 온 저항도 서로 동일하며, 복수의 이득보상용 스위치(SWC<0> ~ SWC<N-1>)의 각 턴 온 저항도 서로 동일하도록 하는 것이 바람직하다.Here, each turn-on resistance of the plurality of range setting transistors (MPR<0> to MPR<N-1>) is the same, and each of the plurality of gain compensation transistors (MPG<0> to MPG<N-1>) The turn-on resistance is the same, each turn-on resistance of the plurality of range setting switches (SWR<0> ~ SWR<N-1>) is the same, and the plurality of gain compensation switches (SWC<0> ~ SWC< It is desirable to make each turn-on resistance of N-1>) the same as each other.

또한, 이득보상용 스위치(SWC<0> ~ SWC<N-1>)의 턴 온 저항은 레인지 세팅용 스위치(SWR<0> ~ SWR<N-1>)의 턴 온 저항과 일치하도록 하는 것이 바람직하고, 이득보상용 트랜지스터(MPG<0> ~ MPG<N-1>)의 턴 온 저항은 레인지 세팅용 트랜지스터(MPR<0> ~ MPR<N-1>)의 턴 온 저항과 동일하도록 하는 것이 바람직하다.Also, it is recommended that the turn-on resistance of the gain compensation switches (SWC<0> to SWC<N-1>) match the turn-on resistance of the range setting switches (SWR<0> to SWR<N-1>). Preferably, the turn-on resistance of the gain compensation transistors (MPG<0> to MPG<N-1>) is the same as the turn-on resistance of the range setting transistors (MPR<0> to MPR<N-1>). it is desirable

실시 예에 따라서는, 이득보상용 스위치(SWC<0> ~ SWC<N-1>) 및 이득보상용 트랜지스터(MPG<0> ~ MPG<N-1>)의 턴 온 저항이 레인지 세팅용 스위치(SWR<0> ~ SWR<N-1>) 및 레인지 세팅용 트랜지스터(MPR<0> ~ MPR<N-1>)의 턴 온 저항과 다르게 하는 것도 가능하다.Depending on the embodiment, the turn-on resistance of the gain compensation switches (SWC<0> to SWC<N-1>) and the gain compensation transistors (MPG<0> to MPG<N-1>) is the range setting switch (SWR<0> to SWR<N-1>) and range setting transistors (MPR<0> to MPR<N-1>).

도 3에 도시된 전압-전류 변환기(251-1)를 구성하는 이득보상용 트랜지스터(MPG<0> ~ MPG<N-1>)는 코어스 코드가 증가함에 따라 전압-전류 변환기(251-1)의 밴드 폭(Bandwidth)을 결정하는 공통노드(NV1)의 부하(load)를 증가시킨다. 따라서 코어스 코드(Coarse Code)가 증가하게 되면 전압-전류 변환기(251-1)의 밴드 폭이 상당하게 감소하게 될 것이다. 전압-전류 변환기(251-1)의 밴드 폭은 CDR PLL 시스템(200)의 적절한 위상 여유(Phase Margin)의 확보를 어렵게 하여, 결국 CDR PLL 시스템(200)의 안정도를 감소시키는 요인이 된다.The gain compensation transistors (MPG<0> to MPG<N-1>) constituting the voltage-to-current converter 251-1 shown in FIG. The load of the common node NV1 that determines the bandwidth of is increased. Therefore, when the coarse code increases, the bandwidth of the voltage-to-current converter 251-1 will significantly decrease. The bandwidth of the voltage-to-current converter 251-1 makes it difficult to secure an appropriate phase margin of the CDR PLL system 200, and eventually becomes a factor in reducing stability of the CDR PLL system 200.

본 발명에서는 CDR PLL 시스템(200)의 위상 여유(Phase Margin)의 확보를 위해 이득 보상 스테이지(320)를 구성하는 복수의 트랜지스터(MPG<0> ~ MPG<N-1>)의 게이트에 인가되는 전압을, 위상 주파수 검출 스테이지(310)에서 사용하는 입력 노드(node)의 전압(VCTRL) 대신, 별도의 위상 여유 보상용 바이어스 스테이지를 사용하였다.In the present invention, applied to the gates of a plurality of transistors (MPG<0> to MPG<N-1>) constituting the gain compensation stage 320 to secure the phase margin of the CDR PLL system 200 Instead of the voltage (VCTRL) of the input node used in the phase frequency detection stage 310, a separate bias stage for phase margin compensation is used.

도 4는 본 발명에 따른 전압제어발진기를 구성하는 전압-전류 변환기의 다른 일 실시 예이다.4 is another embodiment of a voltage-to-current converter constituting the voltage controlled oscillator according to the present invention.

도 4를 참조하면, 본 발명에 따른 전압-전류 변환기(251-2)는, 위상 주파수 검출 스테이지(410), 이득 보상 스테이지(420), 레인지 세팅 스테이지(430), 바이어스 스테이지(440) 및 위상 여유 보상용 바이어스 스테이지(450)를 포함한다.Referring to FIG. 4, a voltage-to-current converter 251-2 according to the present invention includes a phase frequency detection stage 410, a gain compensation stage 420, a range setting stage 430, a bias stage 440, and a phase A bias stage 450 for margin compensation is included.

도 4에 도시된 위상 주파수 검출 스테이지(410), 이득 보상 스테이지(420), 레인지 세팅 스테이지(430), 및 바이어스 스테이지(440)는 도 3에 도시된 위상 주파수 검출 스테이지(310), 이득 보상 스테이지(320), 레인지 세팅 스테이지(330), 및 바이어스 스테이지(340)와 동일하므로, 이하에서는 도 3에 도시된 부분과 차이가 있는 기술에 대해서만 설명한다.The phase frequency detection stage 410, gain compensation stage 420, range setting stage 430, and bias stage 440 shown in FIG. 4 are the same as the phase frequency detection stage 310 shown in FIG. 320 , the range setting stage 330 , and the bias stage 340 are the same, hereinafter, only a technique different from that shown in FIG. 3 will be described.

도 4를 참조하면, 위상 여유 보상용 바이어스 스테이지(450)는 제4 트랜지스터(M4), 제5 트랜지스터(M5) 및 제2 시리즈 저항(RS2)을 포함한다.Referring to FIG. 4 , the bias stage 450 for phase margin compensation includes a fourth transistor M4, a fifth transistor M5, and a second series resistor RS2.

제4 트랜지스터(M4)는 일 단자가 전원전압(VDD)에 연결되고 다른 일 단자는 게이트 단자에 연결된다. 제5 트랜지스터(M5)는 제4 트랜지스터의 다른 일 단자에 연결되고 게이트 단자에는 입력 노드(node)의 전압(VCTRL)이 인가된다. 제2 시리즈 저항(RS2)은 일 단자가 제5 트랜지스터의 다른 일 단자에 연결되고 다른 일 단자는 접지전압(GND)에 연결된다. 여기서 제4 트랜지스터(M4) 및 제5 트랜지스터(M5)의 공통 노드를, 위상 주파수 검출 스테이지(10)의 공통노드(NV1)와 구분하여, 제2 공통노드(NV11)라고 가정한다.The fourth transistor M4 has one terminal connected to the power supply voltage VDD and the other terminal connected to the gate terminal. The fifth transistor M5 is connected to the other terminal of the fourth transistor, and the voltage VCTRL of the input node is applied to the gate terminal. The second series resistor RS2 has one terminal connected to the other terminal of the fifth transistor and the other terminal connected to the ground voltage GND. Here, it is assumed that the common node of the fourth transistor M4 and the fifth transistor M5 is a second common node NV11, distinguished from the common node NV1 of the phase frequency detection stage 10.

도 3에 도시된 이득 보상 스테이지(420)를 구성하는 이득보상용 트랜지스터(MPG<0> ~ MPG<N-1>)의 게이트에는 위상 주파수 검출 스테이지(10)의 공통노드(NV1)의 전압인데 반해, 도 4에 도시된 이득 보상 스테이지(520)를 구성하는 이득보상용 트랜지스터(MPG<0> ~ MPG<N-1>)의 게이트에는 위상 주파수 검출 스테이지(10)의 공통노드(NV1)의 전압이 아니라 위상 여유 보상용 바이어스 스테이지(550)에서 생성된 제2 공통노드(NV11)이라는 것을 알 수 있다.The voltage of the common node NV1 of the phase frequency detection stage 10 is at the gate of the gain compensation transistors MPG<0> to MPG<N-1> constituting the gain compensation stage 420 shown in FIG. On the other hand, the gates of the gain compensation transistors (MPG<0> to MPG<N-1>) constituting the gain compensation stage 520 shown in FIG. 4 have the common node NV1 of the phase frequency detection stage 10. It can be seen that the voltage is not the second common node NV11 generated in the bias stage 550 for phase margin compensation.

이렇게 함으로써, 입력 노드(node, VCTRL)의 부하를 감소시킴으로써, CDR PLL 시스템(200)의 위상 여유(Phase Margin)의 확보할 수 있다.By doing this, it is possible to secure the phase margin of the CDR PLL system 200 by reducing the load of the input node (node, VCTRL).

도 5는 본 발명에 따른 전압-전류 변환기를 포함하는 CDR PLL 시스템의 코어스 코드의 변화에 따른 이득의 변화를 나타낸다.5 shows a change in gain according to a change in a coarse code of a CDR PLL system including a voltage-to-current converter according to the present invention.

도 5를 참조하면, 코어스 코드가 증가함에 따른 이득의 편차(ΔKVCO)가 종래의 CDR PLL 시스템(점선 참조)에 비해 본 발명에 따른 전압-전류 변환기를 포함하는 CDR PLL 시스템(실선 참조)이 적다는 것을 알 수 있다.Referring to FIG. 5, the CDR PLL system (see solid line) including the voltage-to-current converter according to the present invention has a gain deviation (ΔK VCO ) as the coarse code increases compared to the conventional CDR PLL system (see dotted line). It can be seen that less

이상에서는 본 발명에 대한 기술사상을 첨부 도면과 함께 서술하였지만 이는 본 발명의 바람직한 실시 예를 예시적으로 설명한 것이지 본 발명을 한정하는 것은 아니다. 또한, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 기술자라면 누구나 본 발명의 기술적 사상의 범주를 이탈하지 않는 범위 내에서 다양한 변형 및 모방 가능함은 명백한 사실이다.In the above, the technical idea of the present invention has been described together with the accompanying drawings, but this is an illustrative example of a preferred embodiment of the present invention, but does not limit the present invention. In addition, it is obvious that anyone skilled in the art can make various modifications and imitations without departing from the scope of the technical idea of the present invention.

310, 410: 위상 주파수 검출 스테이지
320, 420: 이득 보상 스테이지
330, 430: 레인지 세팅 스테이지
340, 440: 바이어스 스테이지
450: 위상 여유 보상용 바이어스 스테이지310, 410: phase frequency detection stage
320, 420: gain compensation stage
330, 430: range setting stage
340, 440: bias stage
450: bias stage for phase margin compensation

Claims (11)

외부에서 인가되며 위상 및 주파수 검출용으로 사용되는 입력 노드 전압에 응답하여 활성화되어 AFC 과정 및 PFD 과정을 수행하도록 하며, 생성하고자 하는 발진신호의 주파수에 대응하는 전류 및 상기 발진신호의 주파수에 대응하는 전류의 양을 결정하는 공통 노드 전압을 생성하는 위상 주파수 검출 스테이지;
바이어스 전압 및 외부에서 인가되는 코어스 코드에 응답하여 상기 위상 주파수 검출 스테이지와 함께 상기 발진신호의 주파수에 대응하는 전류의 양을 결정하는 레인지 세팅 스테이지;
상기 공통 노드의 전압 및 상기 코어스 코드에 응답하여, 상기 위상 주파수 검출 스테이지 및 상기 레인지 세팅 스테이지와 함께 상기 발진신호의 주파수에 대응하는 전류의 양을 보강하는 이득보상 스테이지; 및
상기 바이어스 전압을 생성하는 바이어스 스테이지를
포함하는 전압-전류 변환기.It is activated in response to the input node voltage applied from the outside and used for phase and frequency detection to perform the AFC process and the PFD process, and the current corresponding to the frequency of the oscillation signal to be generated and the frequency corresponding to the frequency of the oscillation signal a phase frequency detection stage that generates a common node voltage that determines the amount of current;
a range setting stage configured to determine an amount of current corresponding to the frequency of the oscillation signal together with the phase frequency detection stage in response to a bias voltage and an externally applied coarse code;
a gain compensation stage for reinforcing an amount of current corresponding to the frequency of the oscillation signal together with the phase frequency detection stage and the range setting stage in response to the voltage of the common node and the coarse code; and
A bias stage that generates the bias voltage
A voltage-to-current converter comprising: 제1항에서,
상기 레인지 세팅 스테이지는,
각각의 일 단자는 전원전압에 연결되고 다른 일 단자는 상기 전류 출력 노드에 연결되는 복수의 레인지 세팅용 트랜지스터; 및
상기 코어스 코드에 응답하여 상기 바이어스 전압을 상기 복수의 레인지 세팅용 트랜지스터 중 해당 트랜지스터의 게이트 단자에 각각 스위칭하는 복수의 레인지 세팅용 스위치를 포함하고,
상기 이득보상 스테이지는,
각각의 일 단자는 전원전압에 연결되고 다른 일 단자는 상기 전류 출력 노드에 연결되는 복수의 이득보상용 트랜지스터; 및
상기 코어스 코드에 응답하여 상기 공통 노드의 전압을 상기 복수의 이득보상용 트랜지스터 중 해당 트랜지스터의 게이트 단자에 각각 스위칭하는 복수의 이득보상용 스위치를 포함하며,
상기 복수의 레인지 세팅용 트랜지스터의 각 턴 온 저항은 동일하며,
상기 복수의 이득보상용 트랜지스터의 각 턴 온 저항도 동일하고,
상기 복수의 레인지 세팅용 스위치의 각 턴 온 저항도 서로 동일하며,
상기 복수의 이득보상용 스위치의 각 턴 온 저항도 서로 동일한 전압-전류 변환기.In paragraph 1,
The range setting stage,
a plurality of range setting transistors each having one terminal connected to a power supply voltage and another terminal connected to the current output node; and
a plurality of range setting switches for switching the bias voltage to gate terminals of corresponding transistors among the plurality of range setting transistors in response to the coarse code;
The gain compensation stage,
a plurality of gain compensation transistors each having one terminal connected to a power supply voltage and another terminal connected to the current output node; and
a plurality of gain compensation switches for switching the voltage of the common node to gate terminals of corresponding transistors among the plurality of gain compensation transistors in response to the coarse code;
Each turn-on resistance of the plurality of range setting transistors is the same,
Each turn-on resistance of the plurality of gain compensation transistors is the same,
Each turn-on resistance of the plurality of range setting switches is also the same,
Each turn-on resistance of the plurality of gain compensation switches is also the same voltage-to-current converter. 제2항에서,
상기 복수의 레인지 세팅용 트랜지스터 및 상기 복수의 이득보상용 트랜지스터의 턴 온 저항이 서로 동일하며,
상기 복수의 레인지 세팅용 스위치 및 상기 복수의 이득보상용 스위치의 턴 온 저항이 서로 동일한 전압-전류 변환기.In paragraph 2,
Turn-on resistances of the plurality of range setting transistors and the plurality of gain compensation transistors are equal to each other,
A voltage-to-current converter wherein turn-on resistances of the plurality of range setting switches and the plurality of gain compensation switches are equal to each other. 제3항의 상기 전압-전류 변환기; 및
상기 발진신호의 주파수에 대응하는 전류에 응답하여 상기 발진신호를 생성하는 지연셀을 포함하는 전압제어발진기.The voltage-to-current converter of claim 3; and
and a delay cell configured to generate the oscillation signal in response to a current corresponding to a frequency of the oscillation signal. 제4항의 전압제어발진기를 포함하는 CDR PLL 시스템.A CDR PLL system comprising the voltage controlled oscillator of claim 4. 외부에서 인가되며 위상 및 주파수 검출용으로 사용되는 입력 노드 전압에 응답하여 활성화되어 AFC 과정 및 PFD 과정을 수행하도록 하며, 생성하고자 하는 발진신호의 주파수에 대응하는 전류 및 상기 발진신호의 주파수에 대응하는 전류의 양을 결정하는 공통 노드 전압을 생성하는 위상 주파수 검출 스테이지;
바이어스 전압 및 외부에서 인가되는 코어스 코드에 응답하여 상기 위상 주파수 검출 스테이지와 함께 상기 발진신호의 주파수에 대응하는 전류의 양을 결정하는 레인지 세팅 스테이지;
제2 공통 노드의 전압 및 상기 코어스 코드에 응답하여, 상기 위상 주파수 검출 스테이지 및 상기 레인지 세팅 스테이지와 함께 상기 발진신호의 주파수에 대응하는 전류의 양을 보강하는 이득보상 스테이지;
상기 바이어스 전압을 생성하는 바이어스 스테이지; 및
상기 입력 노드 전압을 이용하여 상기 제2 공통 노드의 전압을 생성하는 위상 여유 보상용 바이어스 스테이지를
포함하는 전압-전류 변환기.It is activated in response to the input node voltage applied from the outside and used for phase and frequency detection to perform the AFC process and the PFD process, and the current corresponding to the frequency of the oscillation signal to be generated and the frequency corresponding to the frequency of the oscillation signal a phase frequency detection stage that generates a common node voltage that determines the amount of current;
a range setting stage configured to determine an amount of current corresponding to the frequency of the oscillation signal together with the phase frequency detection stage in response to a bias voltage and an externally applied coarse code;
a gain compensation stage for reinforcing an amount of current corresponding to the frequency of the oscillation signal together with the phase frequency detection stage and the range setting stage in response to a voltage of a second common node and the coarse code;
a bias stage generating the bias voltage; and
A bias stage for phase margin compensation that generates a voltage of the second common node using the input node voltage
A voltage-to-current converter comprising: 제6항에서,
상기 레인지 세팅 스테이지는,
각각의 일 단자는 전원전압에 연결되고 다른 일 단자는 상기 전류 출력 노드에 연결되는 복수의 레인지 세팅용 트랜지스터; 및
상기 코어스 코드에 응답하여 상기 바이어스 전압을 상기 복수의 레인지 세팅용 트랜지스터 중 해당 트랜지스터의 게이트 단자에 각각 스위칭하는 복수의 레인지 세팅용 스위치를 포함하고,
상기 이득보상 스테이지는,
각각의 일 단자는 전원전압에 연결되고 다른 일 단자는 상기 전류 출력 노드에 연결되는 복수의 이득보상용 트랜지스터; 및
상기 코어스 코드에 응답하여 상기 제2 공통 노드의 전압을 상기 복수의 이득보상용 트랜지스터 중 해당 트랜지스터의 게이트 단자에 각각 스위칭하는 복수의 이득보상용 스위치를 포함하며,
상기 복수의 레인지 세팅용 트랜지스터의 각 턴 온 저항은 동일하며,
상기 복수의 이득보상용 트랜지스터의 각 턴 온 저항도 동일하고,
상기 복수의 레인지 세팅용 스위치의 각 턴 온 저항도 서로 동일하며,
상기 복수의 이득보상용 스위치의 각 턴 온 저항도 서로 동일한
전압-전류 변환기.In paragraph 6,
The range setting stage,
a plurality of range setting transistors each having one terminal connected to a power supply voltage and another terminal connected to the current output node; and
a plurality of range setting switches for switching the bias voltage to gate terminals of corresponding transistors among the plurality of range setting transistors in response to the coarse code;
The gain compensation stage,
a plurality of gain compensation transistors each having one terminal connected to a power supply voltage and another terminal connected to the current output node; and
A plurality of gain compensation switches for switching a voltage of the second common node to gate terminals of corresponding transistors among the plurality of gain compensation transistors in response to the coarse code;
Each turn-on resistance of the plurality of range setting transistors is the same,
Each turn-on resistance of the plurality of gain compensation transistors is the same,
Each turn-on resistance of the plurality of range setting switches is also the same,
Each turn-on resistance of the plurality of gain compensation switches is also the same as each other.
voltage to current converter. 제7항에서,
상기 복수의 레인지 세팅용 트랜지스터 및 상기 복수의 이득보상용 트랜지스터의 턴 온 저항이 서로 동일하며,
상기 복수의 레인지 세팅용 스위치 및 상기 복수의 이득보상용 스위치의 턴 온 저항이 서로 동일한 전압-전류 변환기.In paragraph 7,
Turn-on resistances of the plurality of range setting transistors and the plurality of gain compensation transistors are equal to each other,
A voltage-to-current converter wherein turn-on resistances of the plurality of range setting switches and the plurality of gain compensation switches are equal to each other. 제7항에서, 상기 위상 여유 보상용 바이어스 스테이지는,
일 단자가 전원전압에 연결되고 다른 일 단자는 상기 제2 공통 노드인 게이트 단자에 연결되는 제4 트랜지스터;
일 단자가 상기 제4 트랜지스터의 다른 일 단자에 연결되고 게이트 단자에는 상기 입력 노드 전압이 인가되는 제5 트랜지스터; 및
일 단자가 상기 제5 트랜지스터의 다른 일 단자에 연결되고 다른 일 단자는 접지전압에 연결되는 제2 시리즈 저항을
포함하는 전압-전류 변환기.8. The bias stage of claim 7, wherein the phase margin compensation bias stage comprises:
a fourth transistor having one terminal connected to a power supply voltage and the other terminal connected to a gate terminal that is the second common node;
a fifth transistor having one terminal connected to the other terminal of the fourth transistor and having the input node voltage applied to a gate terminal; and
A second series resistor having one terminal connected to the other terminal of the fifth transistor and the other terminal connected to ground voltage
A voltage-to-current converter comprising: 제9항의 상기 전압-전류 변환기; 및
상기 발진신호의 주파수에 대응하는 전류에 응답하여 상기 발진신호를 생성하는 지연셀을 포함하는 전압제어발진기.The voltage-to-current converter of claim 9; and
and a delay cell configured to generate the oscillation signal in response to a current corresponding to a frequency of the oscillation signal. 제10항의 전압제어발진기를 포함하는 CDR PLL 시스템.A CDR PLL system comprising the voltage controlled oscillator of claim 10.
KR1020210117040A 2021-09-02 2021-09-02 Voltage current converter, voltage controlled oscillator and CDR PLL system KR20230033990A (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020210117040A KR20230033990A (en) 2021-09-02 2021-09-02 Voltage current converter, voltage controlled oscillator and CDR PLL system

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020210117040A KR20230033990A (en) 2021-09-02 2021-09-02 Voltage current converter, voltage controlled oscillator and CDR PLL system

Publications (1)

Publication Number Publication Date
KR20230033990A true KR20230033990A (en) 2023-03-09

Family

ID=85511315

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020210117040A KR20230033990A (en) 2021-09-02 2021-09-02 Voltage current converter, voltage controlled oscillator and CDR PLL system

Country Status (1)

Country Link
KR (1) KR20230033990A (en)

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101868700B1 (en) 2016-07-06 2018-06-18 비아 얼라이언스 세미컨덕터 씨오., 엘티디. Phase detector for clock data recovery circuit

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101868700B1 (en) 2016-07-06 2018-06-18 비아 얼라이언스 세미컨덕터 씨오., 엘티디. Phase detector for clock data recovery circuit

Similar Documents

Publication Publication Date Title
US5068626A (en) Charge pump circuit
EP2399339B1 (en) Symmetric load delay cell oscillator
US6466070B1 (en) Low voltage charge pump
US6765421B2 (en) Duty-cycle correction circuit
US6873214B2 (en) Use of configurable capacitors to tune a self biased phase locked loop
KR100877300B1 (en) VCO generating output signal with wide-range and fine-tuning and Variable delay circuit using therefor
US10623005B2 (en) PLL circuit and CDR apparatus
US7602253B2 (en) Adaptive bandwidth phase locked loop with feedforward divider
US20080218277A1 (en) Apparatus and method for operating a phase-locked loop circuit
US7285995B2 (en) Charge pump
US6526111B1 (en) Method and apparatus for phase locked loop having reduced jitter and/or frequency biasing
US7696831B2 (en) Phase locked loop and method for controlling the same
EP0582390B1 (en) Dual mode phase-locked loop
US20060273835A1 (en) Charge pump bias network
US8248121B2 (en) Phase lock loop and control method thereof
US5081429A (en) Voltage controlled oscillator with controlled load
US6977558B2 (en) Self-adaptive voltage regulator for a phase-locked loop
US20060119404A1 (en) Phase locked loop circuit
CN100461633C (en) Locked loop including varible delay and disperse delay
US6107849A (en) Automatically compensated charge pump
KR20230033990A (en) Voltage current converter, voltage controlled oscillator and CDR PLL system
US20030142774A1 (en) Half-rate clock and data recovery circuit
US6034570A (en) Gallium arsenide voltage-controlled oscillator and oscillator delay cell
US6677789B1 (en) Rail-to-rail linear charge pump
US20080218276A1 (en) Means to control pll phase slew rate