KR20230030605A - Light-emitting device - Google Patents
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Abstract
Description
본 발명은 물건, 방법, 또는 제조 방법에 관한 것이다. 또는, 본 발명은 공정(process), 기계(machine), 제품(manufacture), 또는 조성물(composition of matter)에 관한 것이다. 특히, 본 발명의 일 형태는, 반도체 장치, 표시 장치, 발광 장치, 기억 장치, 정보 처리 장치, 이들의 구동 방법, 또는 이들의 제조 방법에 관한 것이다. 특히, 본 발명의 일 형태는, 반도체 장치, 표시 장치, 발광 장치, 축전 장치, 기억 장치, 이들의 구동 방법, 또는 이들의 제조 방법에 관한 것이다.The present invention relates to an object, method, or method of manufacture. Alternatively, the invention relates to a process, machine, manufacture, or composition of matter. In particular, one embodiment of the present invention relates to a semiconductor device, a display device, a light emitting device, a memory device, an information processing device, a driving method thereof, or a manufacturing method thereof. In particular, one embodiment of the present invention relates to a semiconductor device, a display device, a light emitting device, a power storage device, a memory device, a driving method thereof, or a manufacturing method thereof.
발광 소자가 사용된 액티브 매트릭스형 표시 장치는, 구체적으로 제안되어 있는 구성이 메이커에 따라 다르지만, 일반적으로 적어도 발광 소자와, 화소로의 비디오 신호의 입력을 제어하는 트랜지스터(스위칭용 트랜지스터)와, 상기 발광 소자에 공급되는 전류값을 제어하는 트랜지스터(구동용 트랜지스터)가, 각 화소에 제공되어 있다.Although active matrix display devices using light emitting elements differ in specific configurations from manufacturer to manufacturer, they generally include at least a light emitting element and a transistor (switching transistor) for controlling video signal input to pixels; A transistor (driving transistor) for controlling the value of current supplied to the light emitting element is provided in each pixel.
그리고, 화소에 제공되는 상기 트랜지스터를 모두 같은 극성으로 함으로써 트랜지스터의 제작 공정에서, 반도체막에 하나의 도전성을 부여하는 불순물 원소의 첨가 등의 공정을, 일부 생략할 수 있다. 하기의 특허문헌 1에는, n채널형 트랜지스터만으로 화소가 구성되어 있는 발광 소자형 디스플레이에 대하여 기재되어 있다.Further, by setting all of the transistors provided in the pixels to have the same polarity, a process such as adding an impurity element that imparts a conductivity to the semiconductor film can be partially omitted in the transistor fabrication process.
그런데, 발광 장치에서는, 구동용 트랜지스터의 드레인 전류가 발광 소자에 공급되기 때문에, 화소 사이에서 구동용 트랜지스터의 문턱 전압에 편차가 생기면, 발광 소자의 휘도에도 그 편차가 반영된다. 따라서, 문턱 전압의 편차를 예측하여 구동용 트랜지스터의 전류값을 보정할 수 있는 화소 구성의 제안은, 발광 장치의 화질 향상을 도모하기 위하여 중요한 과제이다.By the way, in a light emitting device, since the drain current of the driving transistor is supplied to the light emitting element, if the threshold voltage of the driving transistor varies between pixels, the variation is reflected in the luminance of the light emitting element. Therefore, the proposal of a pixel structure capable of correcting the current value of a driving transistor by estimating the deviation of the threshold voltage is an important task to improve the image quality of the light emitting device.
상술한 바와 같은 기술적 배경을 바탕으로 하여, 구동용 트랜지스터의 문턱 전압의 편차에 의한 화소 사이의 휘도의 편차를 억제할 수 있는, 발광 장치의 제공을 과제 중 하나로 한다.Based on the technical background as described above, one of the problems is to provide a light emitting device capable of suppressing variation in luminance between pixels due to variations in threshold voltages of driving transistors.
또한, 본 발명의 일 형태는, 신규 반도체 장치 등의 제공을 과제 중 하나로 한다. 또한, 이들의 과제의 기재는, 다른 과제의 존재를 방해하는 것이 아니다. 또한, 본 발명의 일 형태는, 이들의 과제 모두를 반드시 해결할 필요는 없다. 또한, 이들 이외의 과제는, 명세서, 도면, 청구항 등의 기재로부터 저절로 명확해지는 것이며, 명세서, 도면, 청구항 등의 기재로부터 이들 이외의 과제를 추출할 수 있다.Moreover, one aspect of the present invention makes provision of a novel semiconductor device or the like one of the subjects. In addition, the description of these subjects does not obstruct the existence of other subjects. In addition, one embodiment of the present invention does not necessarily have to solve all of these problems. In addition, subjects other than these become clear spontaneously from descriptions, such as specifications, drawings, and claims, and subjects other than these can be extracted from descriptions, such as specifications, drawings, and claims.
본 발명의 일 형태에 따른 발광 장치는, 반도체막을 개재(介在)하여 서로 중첩하는 제 1 게이트 및 제 2 게이트를 갖는 트랜지스터와, 상기 트랜지스터의 소스 및 드레인 중 한쪽과 상기 제 1 게이트 사이의 전위차를 유지하는 제 1 용량 소자와, 상기 트랜지스터의 소스 및 드레인 중 한쪽과 상기 제 2 게이트 사이의 전위차를 유지하는 제 2 용량 소자와, 상기 트랜지스터의 제 2 게이트와 배선 사이의 도통 상태를 제어하는 스위치와, 상기 트랜지스터의 드레인 전류가 공급되는 발광 소자를 구비한다.A light emitting device according to one embodiment of the present invention is a transistor having a first gate and a second gate that overlap each other via a semiconductor film, and a potential difference between one of the source and drain of the transistor and the first gate. A switch for controlling a conduction state between a second gate of the transistor and a wiring; , a light emitting element to which the drain current of the transistor is supplied.
본 발명의 일 형태에 의하여, 트랜지스터의 문턱 전압의 편차에 의한 화소 사이의 휘도의 편차를 억제할 수 있는, 발광 장치를 제공할 수 있다.According to one embodiment of the present invention, it is possible to provide a light emitting device capable of suppressing variations in luminance between pixels due to variations in threshold voltages of transistors.
또한, 본 발명의 일 형태에 의하여, 신규 반도체 장치 등을 제공할 수 있다. 또한, 이들의 효과의 기재는, 다른 효과의 존재를 방해하는 것이 아니다. 또한, 본 발명의 일 형태는, 이들의 효과 모두를 반드시 가질 필요는 없다. 또한, 이들 이외의 효과는, 명세서, 도면, 청구항 등의 기재로부터 저절로 명확해지는 것이며, 명세서, 도면, 청구항 등의 기재로부터 이들 이외의 효과를 추출할 수 있다Furthermore, according to one embodiment of the present invention, a novel semiconductor device and the like can be provided. In addition, the description of these effects does not prevent the existence of other effects. In addition, one embodiment of the present invention does not necessarily have all of these effects. In addition, effects other than these are self-evident from descriptions such as specifications, drawings, and claims, and effects other than these can be extracted from descriptions such as specifications, drawings, and claims.
도 1은 화소의 구성을 도시한 도면.
도 2는 화소의 구성을 도시한 도면.
도 3은 화소의 구성을 도시한 도면.
도 4는 화소의 구성을 도시한 도면.
도 5는 화소의 동작을 나타낸 타이밍 차트.
도 6은 화소의 동작을 도시한 도면.
도 7은 화소의 동작을 도시한 도면.
도 8은 화소의 동작을 나타낸 타이밍 차트.
도 9는 Vbg와 Vth의 관계를 나타낸 그래프.
도 10은 화소부의 구성을 도시한 도면.
도 11은 화소부와 선택 회로의 구성을 도시한 도면.
도 12는 모니터 회로의 회로도.
도 13은 화소의 구성을 도시한 도면.
도 14는 화소의 구성을 도시한 도면.
도 15는 화소의 구성을 도시한 도면.
도 16은 화소의 동작을 나타낸 타이밍 차트.
도 17은 화소의 구성을 도시한 도면.
도 18은 화소의 구성을 도시한 도면.
도 19는 발광 장치의 제작 방법을 설명하기 위한 단면도.
도 20은 발광 장치의 제작 방법을 설명하기 위한 단면도.
도 21은 발광 장치의 제작 방법을 설명하기 위한 단면도.
도 22는 발광 장치의 단면도.
도 23은 패널의 사시도.
도 24는 전자 기기를 도시한 도면.
도 25는 회로 기판의 외관을 도시한 도면.
도 26은 발광 장치를 사용한 정보 처리 장치의 구성을 도시한 도면.
도 27은 트랜지스터의 구조를 도시한 상면도.
도 28은 트랜지스터의 구조를 도시한 단면도.
도 29는 트랜지스터의 구조를 도시한 상면도.
도 30은 트랜지스터의 구조를 도시한 단면도.
도 31은 트랜지스터의 구조를 도시한 상면도.
도 32는 트랜지스터의 구조를 도시한 단면도.
도 33은 화소의 구성을 도시한 도면.
도 34는 트랜지스터의 구조를 도시한 단면도.
도 35는 화소의 구성을 도시한 도면.
도 36은 화소의 구성을 도시한 도면.
도 37은 화소의 구성을 도시한 도면.
도 38은 화소의 구성을 도시한 도면.
도 39는 화소의 구성을 도시한 도면.
도 40은 화소부의 구성을 도시한 도면.
도 41은 화소부의 구성을 도시한 도면.
도 42는 트랜지스터의 특성을 나타내는 도면.
도 43은 화소의 구성 및 동작을 도시한 도면.
도 44는 표시 장치의 구성을 도시한 도면.
도 45는 표시 장치의 표시 사진을 나타낸 도면.
도 46은 트랜지스터의 특성을 나타내는 도면.1 is a diagram showing a configuration of a pixel;
2 is a diagram showing a configuration of a pixel;
3 is a diagram showing a configuration of a pixel;
4 is a diagram showing a configuration of a pixel;
5 is a timing chart showing the operation of pixels;
6 is a diagram illustrating an operation of a pixel;
7 is a diagram illustrating an operation of a pixel;
8 is a timing chart showing the operation of pixels;
9 is a graph showing the relationship between Vbg and Vth.
Fig. 10 is a diagram showing the configuration of a pixel unit;
Fig. 11 is a diagram showing the configuration of a pixel section and a selection circuit;
Fig. 12 is a circuit diagram of a monitor circuit;
Fig. 13 is a diagram showing the configuration of pixels;
Fig. 14 is a diagram showing the configuration of pixels;
Fig. 15 is a diagram showing the configuration of pixels;
Fig. 16 is a timing chart showing the operation of pixels;
Fig. 17 is a diagram showing the configuration of pixels;
Fig. 18 is a diagram showing the configuration of pixels;
19 is a cross-sectional view for explaining a manufacturing method of a light emitting device.
20 is a cross-sectional view for explaining a manufacturing method of a light emitting device.
21 is a cross-sectional view for explaining a manufacturing method of a light emitting device.
Fig. 22 is a sectional view of the light emitting device;
23 is a perspective view of a panel;
24 is a diagram illustrating an electronic device.
Fig. 25 is a diagram showing the appearance of a circuit board;
Fig. 26 is a diagram showing the configuration of an information processing device using a light emitting device;
Fig. 27 is a top view showing the structure of a transistor;
Fig. 28 is a cross-sectional view showing the structure of a transistor;
Fig. 29 is a top view showing the structure of a transistor;
Fig. 30 is a cross-sectional view showing the structure of a transistor;
Fig. 31 is a top view showing the structure of a transistor;
Fig. 32 is a cross-sectional view showing the structure of a transistor;
Fig. 33 is a diagram showing the configuration of pixels;
Fig. 34 is a cross-sectional view showing the structure of a transistor;
Fig. 35 is a diagram showing the configuration of pixels;
Fig. 36 is a diagram showing the configuration of pixels;
Fig. 37 is a diagram showing the configuration of pixels;
Fig. 38 is a diagram showing the configuration of pixels;
Fig. 39 is a diagram showing the configuration of pixels;
Fig. 40 is a diagram showing the configuration of a pixel unit;
Fig. 41 is a diagram showing the configuration of a pixel portion;
Fig. 42 is a diagram showing characteristics of transistors;
Fig. 43 is a diagram showing the configuration and operation of pixels;
Fig. 44 is a diagram showing the configuration of a display device;
Fig. 45 is a diagram showing a display photograph of a display device;
46 is a diagram showing characteristics of transistors;
이하에서는, 본 발명의 실시형태에 대하여 도면을 사용하여 상세하게 설명한다. 다만, 본 발명은 이하의 설명에 한정되지 않고, 본 발명의 취지 및 그 범위에서 벗어남이 없이 그 형태 및 상세한 사항을 다양하게 변경할 수 있는 것은, 당업자라면 용이하게 이해할 수 있다. 따라서, 본 발명은, 이하에 나타내는 실시형태의 기재 내용에 한정하여 해석되는 것이 아니다.EMBODIMENT OF THE INVENTION Below, embodiment of this invention is described in detail using drawing. However, the present invention is not limited to the following description, and it is easily understood by those skilled in the art that the form and details can be changed in various ways without departing from the spirit and scope of the present invention. Therefore, the present invention is not construed as being limited to the description of the embodiments shown below.
또한, 본 명세서에서 발광 장치란, 발광 소자가 각 화소에 형성된 패널과, 구동 회로 또는 컨트롤러가 포함되는 IC 등을 상기 패널에 실장한 상태의 모듈을 그 범주에 포함한다. 또한, 본 발명의 일 형태에 따른 발광 장치는, 이 발광 장치를 제작하는 과정에서의 발광 소자가 완성되기 전의 일 형태에 상당하는 소자 기판을 그 범주에 포함하고, 상기 소자 기판은, 트랜지스터와, 트랜지스터를 통하여 전압이 공급되는 화소 전극을, 복수의 각 화소에 구비한다.Further, in the present specification, a light emitting device includes, in its category, a panel in which a light emitting element is formed in each pixel, and a module in which an IC or the like including a driving circuit or a controller is mounted on the panel. In addition, the light emitting device according to one embodiment of the present invention includes, in its category, an element substrate corresponding to one embodiment before the light emitting element is completed in the process of manufacturing the light emitting device, and the element substrate includes a transistor; A pixel electrode to which a voltage is supplied through a transistor is provided to each of a plurality of pixels.
또한, 트랜지스터의 소스란, 활성층으로서 기능하는 반도체막의 일부인 소스 영역, 또는 상기 반도체막에 전기적으로 접속된 소스 전극을 의미한다. 마찬가지로, 트랜지스터의 드레인이란, 상기 반도체막의 일부인 드레인 영역, 또는 상기 반도체막에 전기적으로 접속된 드레인 전극을 의미한다. 또한, 게이트는 게이트 전극을 의미한다.In addition, the source of a transistor means a source region that is a part of a semiconductor film functioning as an active layer or a source electrode electrically connected to the semiconductor film. Similarly, the drain of a transistor means a drain region that is part of the semiconductor film or a drain electrode electrically connected to the semiconductor film. Also, a gate means a gate electrode.
트랜지스터가 갖는 소스와 드레인은, 트랜지스터의 도전형 및 각 단자에 공급되는 전위의 고저에 따라, 그 호칭이 서로 바뀐다. 일반적으로, n채널형 트랜지스터에서는 낮은 전위가 공급되는 단자가 소스라고 불리고, 높은 전위가 공급되는 단자가 드레인이라고 불린다. 또한, p채널형 트랜지스터에서는 낮은 전위가 공급되는 단자가 드레인이라고 불리고, 높은 전위가 공급되는 단자가 소스라고 불린다. 본 명세서에서는, 편의상, 소스와 드레인이 고정되어 있는 것으로 가정하여 트랜지스터의 접속 관계를 설명하는 경우가 있지만, 실제로는 상기 전위의 관계에 따라 소스와 드레인의 호칭이 서로 바뀐다.The names of the source and drain of a transistor change depending on the conductivity type of the transistor and the level of the potential supplied to each terminal. In general, in an n-channel transistor, a terminal to which a low potential is supplied is called a source, and a terminal to which a high potential is supplied is called a drain. Further, in the p-channel transistor, the terminal to which a low potential is supplied is called a drain, and the terminal to which a high potential is supplied is called a source. In this specification, for convenience, the connection relationship of transistors is sometimes described assuming that the source and drain are fixed, but in reality, the names of the source and drain are interchanged depending on the potential relationship.
또한, 본 명세서 등에서, "X와 Y가 접속되어 있다"라고 명시적으로 기재되어 있는 경우는, X와 Y가 전기적으로 접속되어 있는 경우와, X와 Y가 기능적으로 접속되어 있는 경우와, X와 Y가 직접 접속되어 있는 경우가, 본 명세서 등에 기재되어 있는 것으로 한다. 따라서, 소정의 접속 관계, 예를 들어, 도면 또는 문장에 나타낸 접속 관계에 한정되지 않고, 도면 또는 문장에 나타낸 접속 관계 이외의 것도 도면 또는 문장에 기재되어 있는 것으로 한다.In this specification and the like, the case where it is explicitly stated that "X and Y are connected" is the case where X and Y are electrically connected, the case where X and Y are functionally connected, and the case where X and Y are functionally connected, and X It is assumed that the case where Y and Y are directly connected is described in this specification and the like. Therefore, it is assumed that the connection relationship other than the connection relationship shown in the drawing or text is also described in the drawing or text, not limited to the predetermined connection relationship, for example, the connection relationship shown in the drawing or text.
여기서, X 및 Y는 대상물(예를 들어, 장치, 소자, 회로, 배선, 전극, 단자, 도전막, 층 등)인 것으로 한다.Here, X and Y are assumed to be objects (for example, devices, elements, circuits, wires, electrodes, terminals, conductive films, layers, etc.).
X와 Y가 직접적으로 접속되어 있는 경우의 일례로서는, X와 Y의 전기적인 접속을 가능하게 하는 소자(예를 들어, 스위치, 트랜지스터, 용량 소자, 인덕터, 저항 소자, 다이오드, 표시 소자, 발광 소자, 부하 등)가, X와 Y 사이에 접속되지 않는 경우를 들 수 있고, X와 Y의 전기적인 접속을 가능하게 하는 소자(예를 들어, 스위치, 트랜지스터, 용량 소자, 인덕터, 저항 소자, 다이오드, 표시 소자, 발광 소자, 부하 등)를 통하지 않고, X와 Y가 접속되어 있는 경우를 들 수 있다.As an example of the case where X and Y are directly connected, an element that enables electrical connection between X and Y (e.g., switch, transistor, capacitance element, inductor, resistance element, diode, display element, light emitting element) , load, etc.) is not connected between X and Y, and an element (eg, switch, transistor, capacitance element, inductor, resistance element, diode) that enables electrical connection between X and Y may be mentioned. , a display element, a light emitting element, a load, etc.), and a case in which X and Y are connected.
X와 Y가 전기적으로 접속되어 있는 경우의 일례로서는, X와 Y의 전기적인 접속을 가능하게 하는 소자(예를 들어, 스위치, 트랜지스터, 용량 소자, 인덕터, 저항 소자, 다이오드, 표시 소자, 발광 소자, 부하 등)가, X와 Y 사이에 1개 이상 접속된 경우를 들 수 있다. 또한, 스위치는 온오프가 제어되는 기능을 갖는다. 즉, 스위치는, 도통 상태(온 상태), 또는 비도통 상태(오프 상태)가 되어 전류를 흘릴지 여부를 제어하는 기능을 갖는다. 또는, 스위치는 전류를 흘리는 경로를 선택하여 전환하는 기능을 갖는다. 또한, X와 Y가 전기적으로 접속되어 있는 경우는, X와 Y가 직접적으로 접속되어 있는 경우를 포함하는 것으로 한다.As an example of the case where X and Y are electrically connected, an element that enables electrical connection between X and Y (e.g., a switch, a transistor, a capacitance element, an inductor, a resistance element, a diode, a display element, a light emitting element) , load, etc.) is connected between X and Y at least one. In addition, the switch has a function of controlling on-off. That is, the switch has a function of controlling whether current flows in a conducting state (on state) or a non-conducting state (off state). Alternatively, the switch has a function of selecting and converting a path through which current flows. In addition, the case where X and Y are electrically connected includes the case where X and Y are directly connected.
X와 Y가 기능적으로 접속되어 있는 경우의 일례로서는, X와 Y의 기능적인 접속을 가능하게 하는 회로(예를 들어, 논리 회로(인버터, NAND 회로, NOR 회로 등), 신호 변환 회로(DA 변환 회로, AD 변환 회로, 감마 보정 회로 등), 전위 레벨 변환 회로(전원 회로(승압 회로, 강압 회로 등), 신호의 전위 레벨을 바꾸는 레벨 시프터 회로 등), 전압원, 전류원, 전환 회로, 증폭 회로(신호 진폭 또는 전류량 등을 크게 할 수 있는 회로, 연산 증폭기, 차동 증폭 회로, 소스 폴로어 회로, 버퍼 회로 등), 신호 생성 회로, 기억 회로, 제어 회로 등)가, X와 Y 사이에 1개 이상 접속된 경우를 들 수 있다. 또한, 일례로서, X와 Y 사이에 다른 회로가 개재되더라도 X로부터 출력된 신호가 Y로 전달되는 경우는, X와 Y는 기능적으로 접속되어 있는 것으로 한다. 또한, X와 Y가 기능적으로 접속되어 있는 경우는, X와 Y가 직접적으로 접속되어 있는 경우와, X와 Y가 전기적으로 접속되어 있는 경우를 포함하는 것으로 한다.As an example of the case where X and Y are functionally connected, a circuit that enables functional connection of X and Y (e.g., a logic circuit (inverter, NAND circuit, NOR circuit, etc.), a signal conversion circuit (DA conversion) circuit, AD conversion circuit, gamma correction circuit, etc.), potential level conversion circuit (power supply circuit (step-up circuit, step-down circuit, etc.), level shifter circuit that changes the potential level of a signal, etc.), voltage source, current source, conversion circuit, amplifier circuit ( A circuit that can increase signal amplitude or current amount, an operational amplifier, a differential amplifier circuit, a source follower circuit, a buffer circuit, etc.), a signal generator circuit, a memory circuit, a control circuit, etc.) is at least one between X and Y. case of being connected. Also, as an example, between X and Y Even if another circuit is interposed, if the signal output from X is transmitted to Y, it is assumed that X and Y are functionally connected. In addition, the case where X and Y are functionally connected includes the case where X and Y are directly connected and the case where X and Y are electrically connected.
또한, "X와 Y가 전기적으로 접속되어 있다"라고 명시적으로 기재되어 있는 경우는, X와 Y가 전기적으로 접속되어 있는 경우(즉, 다른 소자 또는 다른 회로를 사이에 개재하여 X와 Y가 접속되어 있는 경우)와, X와 Y가 기능적으로 접속되어 있는 경우(즉, 다른 회로를 사이에 개재하여 X와 Y가 기능적으로 접속되어 있는 경우)와, X와 Y가 직접 접속되어 있는 경우(즉, 다른 소자 또는 다른 회로를 사이에 개재하지 않고 X와 Y가 접속되어 있는 경우)가, 본 명세서 등에 기재되어 있는 것으로 한다. 즉, "전기적으로 접속되어 있다"라고 명시적으로 기재되어 있는 경우는, 단순히, "접속되어 있다"라고만 명시적으로 기재되어 있는 경우와 같은 내용이, 본 명세서 등에 기재되어 있는 것으로 한다.In addition, when it is explicitly stated that "X and Y are electrically connected", when X and Y are electrically connected (ie, X and Y are connected via another element or other circuit therebetween) connected), when X and Y are functionally connected (ie, when X and Y are functionally connected through another circuit), and when X and Y are directly connected ( That is, a case in which X and Y are connected without interposing another element or other circuit) is described in this specification and the like. That is, in the case where it is explicitly described as "electrically connected", the same content as in the case where only "is connected" is explicitly described is assumed to be described in this specification and the like.
<화소의 구성예><Configuration example of pixel>
도 1에, 본 발명의 일 형태에 따른 발광 장치의, 화소(10)의 구성을 일례로서 도시하였다. 도 1에 도시된 화소(10)는, 트랜지스터(11)와, 스위치(16)와, 용량 소자(13)와, 용량 소자(18)와, 발광 소자(14)를 갖는다.1 shows the configuration of the
발광 소자(14)는 LED(Light Emitting Diode)나 OLED(Organic Light Emitting Diode) 등의, 전류 또는 전압에 따라 휘도가 제어되는 소자를 그 범주에 포함한다. 예를 들어, OLED는, EL층과, 양극과, 음극을 적어도 갖는다. EL층은 양극과 음극 사이에 제공된 단층 또는 복수층으로 구성되어 있고, 이들의 층 중에, 발광성의 물질을 포함하는 발광층을 적어도 포함한다. EL층은, 음극과 양극 사이의 전위차가, 발광 소자(14)의 문턱 전압 Vthe 이상이 되었을 때에 공급되는 전류에 의하여, 일렉트로루미네선스가 얻어진다. 일렉트로루미네선스에는, 1중항 여기 상태로부터 기저 상태로 되돌아올 때의 발광(형광)과 3중항 여기 상태로부터 기저 상태로 되돌아올 때의 발광(인광)이 포함된다.The
또한, 발광 소자(14)가 갖는 양극 및 음극은 어느 한쪽이 화소 전극으로서 기능하고, 다른 쪽이 공통 전극으로서 기능한다. 도 1에서는, 발광 소자(14)의 양극을 화소 전극으로서 사용하고, 발광 소자(14)의 음극을 공통 전극으로서 사용한 화소(10)의 구성을 예시하였다.In addition, one of the anode and cathode of the
트랜지스터(11)는, 일반적인 게이트(제 1 게이트)에 더하여, 반도체막을 사이에 개재하여 상기 제 1 게이트와 중첩하는 제 2 게이트를 갖는다. 도 1에서는, 제 1 게이트를 G1로서 도시하고, 제 2 게이트를 G2로서 도시하였다.The
또한, 트랜지스터(11)의 제 1 게이트의 전위는 배선(SL)으로부터 공급되는 화상 신호에 따라 제어된다. 스위치(16)는, 트랜지스터(11)가 갖는 제 2 게이트에 대한 배선(BL)의 전위의 공급을 제어하는 기능을 갖는다.Also, the potential of the first gate of the
또한, 스위치(16)는 트랜지스터를 하나 또는 복수 사용하여, 각각 구성할 수 있다. 또는, 스위치(16)는 하나 또는 복수의 트랜지스터에 더하여, 용량 소자를 사용하여도 좋다.In addition, the
용량 소자(13)는, 트랜지스터(11)의 제 2 게이트와, 트랜지스터(11)의 소스 및 드레인 중 한쪽 사이의 전위차를 유지하는 기능을 갖는다. 용량 소자(18)는, 트랜지스터(11)의 제 1 게이트와, 트랜지스터(11)의 소스 및 드레인 중 한쪽 사이의 전위차를 유지하는 기능을 갖는다.The
도 1에서는, 트랜지스터(11)가 n채널형인 경우를 예시하였지만, 이 경우, 트랜지스터(11)의 소스 및 드레인 중 한쪽은 발광 소자(14)의 양극에 전기적으로 접속되어 있다. 그리고, 트랜지스터(11)의 소스 및 드레인 중 다른 쪽은 배선(VL)에 전기적으로 접속되어 있고, 발광 소자(14)의 음극은 배선(CL)에 전기적으로 접속되어 있다. 또한, 배선(VL)의 전위는, 배선(CL)의 전위에 발광 소자(14)의 문턱 전압 Vthe와, 트랜지스터(11)의 문턱 전압 Vth를 가산한 전위보다 높은 것으로 한다. 따라서, 화상 신호에 따라 트랜지스터(11)의 드레인 전류의 값이 정해지면, 상기 드레인 전류가 발광 소자(14)에 공급되어 발광 소자(14)는 발광의 상태가 된다.In FIG. 1, the case where the
트랜지스터(11)가 p채널형인 경우는, 도 35에 도시된 바와 같이, 트랜지스터(11)의 소스 및 드레인 중 한쪽은 발광 소자(14)의 음극에 전기적으로 접속되어 있다. 그리고, 트랜지스터(11)의 소스 및 드레인 중 다른 쪽은, 배선(VL)에 전기적으로 접속되어 있고, 발광 소자(14)의 양극은 배선(CL)에 전기적으로 접속되어 있다. 또한, 배선(CL)의 전위는, 배선(VL)의 전위에 발광 소자(14)의 문턱 전압 Vthe와, 트랜지스터(11)의 문턱 전압 Vth를 가산한 전위보다 높은 것으로 한다. 그리고, 트랜지스터(11)가 n채널형인 경우와 마찬가지로, 트랜지스터(11)가 p채널형인 경우에서도, 화상 신호에 따라 트랜지스터(11)의 드레인 전류의 값이 정해지면, 상기 드레인 전류가 발광 소자(14)에 공급되어 발광 소자(14)는 발광의 상태가 된다.When the
그리고, 본 발명의 일 형태에서는, 화상 신호에 따라 트랜지스터(11)의 드레인 전류의 값을 정하기 전에, 트랜지스터(11)의 소스 및 드레인 중 한쪽과, 제 2 게이트 사이의 전압 Vbg를 제어함으로써 트랜지스터(11)의 문턱 전압 Vth를 보정하여 화소(10) 사이에서 트랜지스터(11)의 문턱 전압 Vth에 편차가 생기는 것을 방지한다.Then, in one embodiment of the present invention, before determining the value of the drain current of the
구체적으로는, 스위치(16)를 통하여 트랜지스터(11)의 제 2 게이트에 배선(BL)의 전위를 공급함으로써 트랜지스터(11)를 노멀리 온으로 한다. 예를 들어, 트랜지스터(11)가 n채널형인 경우, 전압 Vbg를 높게 하면, 문턱 전압 Vth는 마이너스 방향으로 시프트하여 트랜지스터(11)는 노멀리 온이 된다. 또한, 트랜지스터(11)가 p채널형인 경우, 전압 Vbg를 낮게 하면, 문턱 전압 Vth는 플러스 방향으로 시프트하여 트랜지스터(11)는 노멀리 온이 된다.Specifically, the
도 9에, 트랜지스터(11)가 n채널형인 경우의 전압 Vbg와 문턱 전압 Vth의 관계를 나타냈다. 전압 Vbg가 0일 때의 트랜지스터(11)의 문턱 전압 Vth를 Vth0으로 하였다. 그리고, 전압 Vbg를 0으로부터 플러스 방향으로 시프트시켜 Vbg1로 하면, 문턱 전압 Vth는 Vth0으로부터 마이너스 방향으로 시프트하여, Vth1(Vth1<0)이 된다.9 shows the relationship between the voltage Vbg and the threshold voltage Vth when the
그리고, 트랜지스터(11)가 노멀리 온인 상태에서, 트랜지스터(11)의 제 1 게이트와 소스 및 드레인 중 한쪽의 전위차인 게이트 전압 Vgs를 일정한 값으로 유지하고, 트랜지스터(11)의 드레인 전류가 트랜지스터(11)의 제 2 게이트 및 용량 소자(13)에 흐르는 구성으로 한다.Then, in the normally-on state of the
상기 구성에 의하여, 트랜지스터(11)의 제 2 게이트 및 용량 소자(13)에 축적되어 있는 전하가 이동하여, 트랜지스터(11)의 소스 및 드레인 중 한쪽의 전위가 시프트된다. 그리고, 트랜지스터(11)의 소스 및 드레인 중 한쪽의 전위가 시프트되는 것에 따라, 전압 Vbg가 변화되기 때문에, 트랜지스터(11)의 문턱 전압은 노멀리 온이 되는 방향으로 시프트한다. 예를 들어, 트랜지스터(11)가 n채널형인 경우, 전압 Vbg가 마이너스 방향으로 시프트되기 때문에, 문턱 전압 Vth는 플러스 방향으로 시프트한다. 또한, 트랜지스터(11)가 p채널형인 경우, 전압 Vbg가 플러스 방향으로 시프트되기 때문에, 문턱 전압 Vth는 마이너스 방향으로 시프트한다.With the above configuration, the charge stored in the second gate of the
그리고, 최종적으로, 트랜지스터(11)의 문턱 전압 Vth가 일정한 값으로 유지된 게이트 전압 Vgs에 한없이 가까워지면, 드레인 전류가 0으로 수렴되어 트랜지스터(11)는 오프 상태가 된다. 이 때의 트랜지스터(11)의 문턱 전압 Vth를 Vth2로 한다. 도 9에 나타낸 바와 같이, 전압 Vbg가 Vbg2가 되면, 게이트 전압 Vgs가 일정한 값에 유지된 트랜지스터(11)의 드레인 전류가 0으로 수렴된다. 이로써, 문턱 전압 Vth가 Vth2로 보정된다. 상기 전위차 ΔV0은, 용량 소자(13)에 유지된다.Finally, when the threshold voltage Vth of the
본 발명의 일 형태에서는, 상기 구성에 의하여, 화소(10) 사이에서 생긴 트랜지스터(11)의 문턱 전압의 편차가, 트랜지스터(11)의 드레인 전류의 값에 영향을 미치는 것을 방지할 수 있다. 그 결과, 화소 사이의 휘도의 편차를 억제할 수 있다.In one embodiment of the present invention, it is possible to prevent variations in the threshold voltage of the
또한, 도 1에서는, 트랜지스터(11)의 소스 및 드레인 중 한쪽과, 제 2 게이트 사이의 전압 Vbg를 제어함으로써 트랜지스터(11)의 문턱 전압 Vth를 보정할 수 있는 화소(10)의 구성에 대하여 도시하였지만, 트랜지스터(11)의 소스 및 드레인 중 한쪽과, 제 1 게이트 사이의 전압 Vgs를 제어함으로써 트랜지스터(11)의 문턱 전압 Vth를 보정할 수 있도록 하여도 좋다.1 shows a configuration of a
도 33에, 전압 Vgs를 제어함으로써 트랜지스터(11)의 문턱 전압 Vth를 보정할 수 있는 화소(10)의 구성을, 일례로서 도시하였다. 도 33에 도시된 화소(10)에서는, 트랜지스터(11)의 제 2 게이트의 전위는 배선(SL)으로부터 공급되는 화상 신호에 따라 제어된다. 스위치(16)는, 트랜지스터(11)가 갖는 제 1 게이트에 대한 배선(BL)의 전위의 공급을 제어하는 기능을 갖는다. 용량 소자(13)는, 트랜지스터(11)의 제 1 게이트와, 트랜지스터(11)의 소스 및 드레인 중 한쪽 사이의 전위차를 유지하는 기능을 갖는다. 용량 소자(18)는, 트랜지스터(11)의 제 2 게이트와, 트랜지스터(11)의 소스 및 드레인 중 한쪽 사이의 전위차를 유지하는 기능을 갖는다. 본 발명의 일 형태에서는, 상기 구성에 의하여, 화상 신호에 따라 트랜지스터(11)의 드레인 전류의 값을 정하기 전에, 트랜지스터(11)의 소스 및 드레인 중 한쪽과, 제 1 게이트 사이의 전압 Vbs를 제어함으로써 트랜지스터(11)의 문턱 전압 Vth를 보정하여 화소(10) 사이에서 트랜지스터(11)의 문턱 전압 Vth에 편차가 생기는 것을 방지할 수 있다.33 shows, as an example, the configuration of the
<화소의 구체적인 구성예 1><Specific structural example 1 of pixel>
도 2의 (A)에, 도 1에 도시된 화소(10)의 구체적인 구성을 일례로서 도시하였다.In FIG. 2(A), a specific configuration of the
도 2의 (A)에 도시된 화소(10)는, 트랜지스터(11), 스위치(12), 용량 소자(13), 발광 소자(14), 스위치(15)~스위치(17), 및 용량 소자(18)를 갖는다.The
구체적으로, 도 2의 (A)에 도시된 화소(10)에서는, 배선(SL)은 스위치(15)를 통하여 트랜지스터(11)의 제 1 게이트에 전기적으로 접속되어 있다. 또한, 배선(SL)은, 스위치(15) 및 스위치(12)를 통하여 발광 소자(14)가 갖는 화소 전극에 전기적으로 접속되어 있다. 트랜지스터(11)는, 소스 및 드레인 중 한쪽이 발광 소자(14)의 화소 전극에 전기적으로 접속되어 있고, 소스 및 드레인 중 다른 쪽이 배선(VL)에 전기적으로 접속되어 있다. 트랜지스터(11)의 제 2 게이트는 스위치(16)를 통하여 배선(BL)에 전기적으로 접속되어 있다. 발광 소자(14)가 갖는 화소 전극은 스위치(17)를 통하여 배선(IL)에 전기적으로 접속되어 있다. 용량 소자(13)가 갖는 한 쌍의 전극은 한쪽이 트랜지스터(11)의 제 2 게이트에 전기적으로 접속되어 있고, 다른 쪽이 발광 소자(14)의 화소 전극에 전기적으로 접속되어 있다. 용량 소자(18)가 갖는 한 쌍의 전극은 한쪽이 트랜지스터(11)의 제 1 게이트에 전기적으로 접속되어 있고, 다른 쪽이 발광 소자(14)의 화소 전극에 전기적으로 접속되어 있다. 발광 소자(14)의 공통 전극은 배선(CL)에 전기적으로 접속되어 있다.Specifically, in the
다음에, 도 2의 (B)에, 도 1에 도시된 화소(10)의 다른 구체적인 구성을 일례로서 도시하였다.Next, in FIG. 2(B), another specific configuration of the
도 2의 (B)에 도시된 화소(10)는 스위치(19)를 더 갖는 점에서 도 2의 (A)에 도시된 화소(10)와 구성이 다르다.The
구체적으로, 도 2의 (B)에 도시된 화소(10)에서는, 배선(SL)은 스위치(15)를 통하여 트랜지스터(11)의 제 1 게이트에 전기적으로 접속되어 있다. 또한, 배선(SL)은, 스위치(15), 스위치(12), 및 스위치(19)를 통하여 발광 소자(14)가 갖는 화소 전극에 전기적으로 접속되어 있다. 트랜지스터(11)는 소스 및 드레인 중 한쪽이 스위치(19)를 통하여 발광 소자(14)의 화소 전극에 전기적으로 접속되어 있고, 소스 및 드레인 중 다른 쪽이 배선(VL)에 전기적으로 접속되어 있다. 트랜지스터(11)의 제 2 게이트는 스위치(16)를 통하여 배선(BL)에 전기적으로 접속되어 있다. 발광 소자(14)가 갖는 화소 전극은, 스위치(17) 및 스위치(19)를 통하여 배선(IL)에 전기적으로 접속되어 있다. 용량 소자(13)가 갖는 한 쌍의 전극은 한쪽이 트랜지스터(11)의 제 2 게이트에 전기적으로 접속되어 있고, 다른 쪽이 스위치(19)를 통하여 발광 소자(14)의 화소 전극에 전기적으로 접속되어 있다. 용량 소자(18)가 갖는 한 쌍의 전극은 한쪽이 트랜지스터(11)의 제 1 게이트에 전기적으로 접속되어 있고, 다른 쪽이 스위치(19)를 통하여 발광 소자(14)의 화소 전극에 전기적으로 접속되어 있다. 발광 소자(14)의 공통 전극은 배선(CL)에 전기적으로 접속되어 있다.Specifically, in the
다음에, 도 2의 (A)에 도시된 화소(10)에서, 각 스위치에 트랜지스터가 사용된 경우의 화소의 구성예에 대하여 설명한다. 도 2의 (A)에 도시된 화소(10)의, 스위치(12)와, 스위치(15)~스위치(17)로서 각각 트랜지스터가 사용된 경우의 화소(10)의 구성예를 도 3의 (A)에 도시하였다.Next, in the
도 3의 (A)에 도시된 화소(10)는, 트랜지스터(11)와, 스위치(12)로서의 기능을 갖는 트랜지스터(12t)와, 스위치(15)~스위치(17)로서의 기능을 각각 갖는 트랜지스터(15t)~트랜지스터(17t)와, 용량 소자(13)와, 용량 소자(18)와, 발광 소자(14)를 갖는다.The
구체적으로, 트랜지스터(15t)는, 게이트가 배선(GLa)에, 소스 및 드레인 중 한쪽이 배선(SL)에, 소스 및 드레인 중 다른 쪽이 트랜지스터(11)의 제 1 게이트에, 각각 전기적으로 접속되어 있다. 트랜지스터(12t)는, 게이트가 배선(GLb)에, 소스 및 드레인 중 한쪽이 발광 소자(14)의 화소 전극에, 소스 및 드레인 중 다른 쪽이 트랜지스터(11)의 제 1 게이트에 각각 전기적으로 접속되어 있다. 트랜지스터(11)는, 소스 및 드레인 중 한쪽이 발광 소자(14)의 화소 전극에, 소스 및 드레인 중 다른 쪽이 배선(VL)에 각각 전기적으로 접속되어 있다. 트랜지스터(16t)는, 게이트가 배선(GLb)에, 소스 및 드레인 중 한쪽이 배선(BL)에, 소스 및 드레인 중 다른 쪽이 트랜지스터(11)의 제 2 게이트에 각각 전기적으로 접속되어 있다. 트랜지스터(17t)는, 게이트가 배선(GLd)에, 소스 및 드레인 중 한쪽이 배선(IL)에, 소스 및 드레인 중 다른 쪽이 발광 소자(14)의 화소 전극에 각각 전기적으로 접속되어 있다.Specifically, the
또한, 용량 소자(13)가 갖는 한 쌍의 전극은, 한쪽이 트랜지스터(11)의 제 2 게이트에 전기적으로 접속되어 있고, 다른 쪽이 발광 소자(14)의 화소 전극에 전기적으로 접속되어 있다. 용량 소자(18)가 갖는 한 쌍의 전극은, 한쪽이 트랜지스터(11)의 제 1 게이트에 전기적으로 접속되어 있고, 다른 쪽이 발광 소자(14)의 화소 전극에 전기적으로 접속되어 있다. 발광 소자(14)의 공통 전극은 배선(CL)에 전기적으로 접속되어 있다.As for a pair of electrodes of the
다음에, 도 2의 (B)에 도시된 화소(10)에서, 각 스위치에 트랜지스터가 사용된 경우의 화소의 구성예에 대하여 설명한다. 도 2의 (B)에 도시된 화소(10)의, 스위치(12)와, 스위치(15)~스위치(17)와, 스위치(19)로서 각각 트랜지스터가 사용된 경우의 화소(10)의 구성예를 도 3의 (B)에 도시하였다.Next, in the
도 3의 (B)에 도시된 화소(10)는, 트랜지스터(11)와, 스위치(12)로서의 기능을 갖는 트랜지스터(12t)와, 스위치(15)~스위치(17)로서의 기능을 각각 갖는 트랜지스터(15t)~트랜지스터(17t)와, 스위치(19)로서의 기능을 갖는 트랜지스터(19t)와, 용량 소자(13)와, 용량 소자(18)와, 발광 소자(14)를 갖는다.The
구체적으로, 트랜지스터(15t)는, 게이트가 배선(GLa)에, 소스 및 드레인 중 한쪽이 배선(SL)에, 소스 및 드레인 중 다른 쪽이 트랜지스터(11)의 제 1 게이트에 각각 전기적으로 접속되어 있다. 트랜지스터(12t)는, 게이트가 배선(GLb)에, 소스 및 드레인 중 한쪽이 트랜지스터(19t)의 소스 및 드레인 중 한쪽에, 소스 및 드레인 중 다른 쪽이 트랜지스터(11)의 제 1 게이트에 각각 전기적으로 접속되어 있다. 트랜지스터(11)는, 소스 및 드레인 중 한쪽이 트랜지스터(19t)의 소스 및 드레인 중 한쪽에, 소스 및 드레인 중 다른 쪽이 배선(VL)에 각각 전기적으로 접속되어 있다. 트랜지스터(16t)는, 게이트가 배선(GLb)에, 소스 및 드레인 중 한쪽이 배선(BL)에, 소스 및 드레인 중 다른 쪽이 트랜지스터(11)의 제 2 게이트에 각각 전기적으로 접속되어 있다. 트랜지스터(17t)는, 게이트가 배선(GLd)에, 소스 및 드레인 중 한쪽이 배선(IL)에, 소스 및 드레인 중 다른 쪽이 트랜지스터(19t)의 소스 및 드레인 중 한쪽에 각각 전기적으로 접속되어 있다. 트랜지스터(19t)는, 게이트가 배선(GLc)에, 소스 및 드레인 중 다른 쪽이 발광 소자(14)의 화소 전극에 각각 전기적으로 접속되어 있다.Specifically, the
또한, 용량 소자(13)가 갖는 한 쌍의 전극은, 한쪽이 트랜지스터(11)의 제 2 게이트에 전기적으로 접속되어 있고, 다른 쪽이 트랜지스터(19t)의 소스 및 드레인 중 한쪽에 전기적으로 접속되어 있다. 용량 소자(18)가 갖는 한 쌍의 전극은, 한쪽이 트랜지스터(11)의 제 1 게이트에 전기적으로 접속되어 있고, 다른 쪽이 트랜지스터(19t)의 소스 및 드레인 중 한쪽에 전기적으로 접속되어 있다. 발광 소자(14)의 공통 전극은 배선(CL)에 전기적으로 접속되어 있다.In addition, as for the pair of electrodes of the
다음에, 도 2의 (B)에 도시된 화소(10)의, 스위치(12)와, 스위치(15)~스위치(17)로서 각각 트랜지스터가 사용된 경우의 화소(10)의 다른 구성예를 도 4의 (A)에 도시하였다.Next, another configuration example of the
도 4의 (A)에 도시된 화소(10)는, 트랜지스터(16t)의 소스 및 드레인 중 한쪽이, 배선(BL)이 아니라 배선(VL)에 전기적으로 접속되어 있는 점에서 도 3의 (B)에 도시된 화소(10)와 구성이 다르다.In the
다음에, 도 2의 (B)에 도시된 화소(10)의, 스위치(12)와, 스위치(15)~스위치(17)와, 스위치(19)로서 각각 트랜지스터가 사용된 경우의 화소(10)의 다른 구성예를 도 4의 (B)에 도시하였다.Next, the
도 4의 (B)에 도시된 화소(10)는, 트랜지스터(17t)의 게이트가, 배선(GLd)이 아니라 배선(GLa)에 전기적으로 접속되어 있는 점에서 도 3의 (B)에 도시된 화소(10)와 구성이 다르다.The
<화소의 구체적인 동작예 1><Example of specific operation of a
다음에, 도 3의 (B)에 도시된 화소(10)를 예로 들어, 본 발명의 일 형태에 따른 발광 장치의 화소의 동작에 대하여 설명한다.Next, taking the
도 5에, 배선(GLa)~배선(GLd)에 입력되는 전위의 타이밍 차트와, 배선(SL)에 입력되는 화상 신호(Vdata)의 전위의 타이밍 차트를 나타냈다. 또한, 도 5에 나타낸 타이밍 차트는, 도 3의 (B)에 도시된 화소(10)에 포함되는 트랜지스터가 모두 n채널형인 경우를 예시한 것이다. 또한, 도 6 및 도 7에, 각 기간에서의 화소(10)의 동작을 모식적으로 도시하였다. 다만, 도 6 및 도 7에서는, 화소(10)의 동작을 알기 쉽게 나타내기 위하여, 트랜지스터(11) 이외의 트랜지스터를 스위치로서 도시하였다.5 shows a timing chart of potentials input to the wirings GLa to GLd and a timing chart of the potential of the image signal Vdata input to the wiring SL. Also, the timing chart shown in FIG. 5 illustrates a case where all transistors included in the
우선, 기간 t1에서는, 배선(GLa)에 로 레벨의 전위가 공급되고, 배선(GLb)에 하이 레벨의 전위가 공급되고, 배선(GLc)에 로 레벨의 전위가 공급되고, 배선(GLd)에 하이 레벨의 전위가 공급된다. 따라서, 도 6의 (A)에 도시된 바와 같이, 트랜지스터(12t), 트랜지스터(16t), 및 트랜지스터(17t)가 온 상태가 되고, 트랜지스터(15t) 및 트랜지스터(19t)는 오프 상태가 된다.First, in period t1, a low-level potential is supplied to the wiring GLa, a high-level potential is supplied to the wiring GLb, a low-level potential is supplied to the wiring GLc, and A high level of potential is supplied. Therefore, as shown in Fig. 6(A), the
또한, 배선(VL)에는 전위(Vano)가 공급되고, 배선(BL)에는 전위(V0)가 공급되고, 배선(IL)에는 전위(V1)가 공급되고, 발광 소자(14)의 공통 전극에 전기적으로 접속된 배선(CL)에는 전위(Vcat)가 공급된다. 따라서, 트랜지스터(11)의 제 1 게이트(노드 A라고 표기함)에는 전위(V1)가 공급되고, 트랜지스터(11)의 제 2 게이트(노드 B라고 표기함)에는 전위(V0)가 공급되고, 트랜지스터(11)의 소스 및 드레인 중 한쪽(노드 C라고 표기함)에는 전위(V1)가 공급된다.Further, a potential Vano is supplied to the wiring VL, a potential V0 is supplied to the wiring BL, a potential V1 is supplied to the wiring IL, and a common electrode of the
전위(Vano)는, 전위(Vcat)에 발광 소자(14)의 문턱 전압 Vthe와 트랜지스터(11)의 문턱 전압 Vth를 가산한 전위보다 높게 하는 것이 바람직하다. 그리고, 전위(V0)는, 트랜지스터(11)의 문턱 전압 Vth를 마이너스 방향으로 시프트시킬 정도로, 노드 C에 대하여 충분히 높은 전위인 것이 바람직하다. 구체적으로는, 도 9에 나타낸 바와 같이, 전압 Vbg가 0일 때의 트랜지스터(11)의 문턱 전압 Vth가 Vth0인 것으로 하고, 노드 B와 노드 C의 전위차에 상당하는 전압 Vbg를 Vbg1로 한다. 이로써, 기간 t1에서는, 트랜지스터(11)의 문턱 전압 Vth는 Vth1이 된다. 상기 구성에 의하여, 트랜지스터(11)는 노멀리 온이 되기 때문에, 노드 A와 노드 C의 전위차, 즉, 트랜지스터(11)의 게이트 전압이 0이더라도 트랜지스터(11)를 온 상태로 할 수 있다.The potential Vano is preferably higher than the potential obtained by adding the threshold voltage Vthe of the
또한, 트랜지스터(11)가 p채널형인 경우, 전위(V0)는, 트랜지스터(11)의 문턱 전압 Vth를 플러스 방향으로 시프트시킬 정도로, 노드 C에 대하여 충분히 낮은 전위인 것이 바람직하다. 상기 구성에 의하여, 트랜지스터(11)는 노멀리 온이 되기 때문에, 노드 A와 노드 C의 전위차, 즉, 트랜지스터(11)의 게이트 전압이 0이더라도 트랜지스터(11)를 온 상태로 할 수 있다.Further, when the
다음에, 기간 t2에서는, 배선(GLa)에 로 레벨의 전위가 공급되고, 배선(GLb)에 하이 레벨의 전위가 공급되고, 배선(GLc)에 로 레벨의 전위가 공급되고, 배선(GLd)에 로 레벨의 전위가 공급된다. 따라서, 도 6의 (B)에 도시된 바와 같이, 트랜지스터(12t) 및 트랜지스터(16t)가 온 상태가 되고, 트랜지스터(15t), 트랜지스터(17t), 및 트랜지스터(19t)는 오프 상태가 된다.Next, in period t2, the low-level potential is supplied to the wiring GLa, the high-level potential is supplied to the wiring GLb, the low-level potential is supplied to the wiring GLc, and the wiring GLd A low-level potential is supplied to Therefore, as shown in Fig. 6B, the
또한, 배선(VL)에는 전위(Vano)가 공급되고, 배선(BL)에는 전위(V0)가 공급된다. 따라서, 노드 B에 전위(V0)가 공급된 상태가 유지되고, 기간 t2의 개시 시에는 트랜지스터(11)의 문턱 전압 Vth는 Vth1로 마이너스 방향으로 시프트한 상태이므로, 트랜지스터(11)는 온 상태이다. 그리고, 기간 t2에서는, 배선(VL)과 배선(IL) 사이의 전류의 경로는, 스위치(17)에 의하여 차단되기 때문에, 트랜지스터(11)의 드레인 전류에 의하여 노드 A 및 노드 C의 전위는 상승하기 시작한다. 노드 C의 전위가 상승되면, 노드 B와 노드 C의 전위차에 상당하는 전압 Vbg가 낮아지며, 트랜지스터(11)의 문턱 전압 Vth는 플러스 방향으로 시프트한다. 그리고, 최종적으로, 트랜지스터(11)의 문턱 전압 Vth가 0에 한없이 가까워지면, 트랜지스터(11)는 오프 상태가 된다. 트랜지스터(11)의 문턱 전압 Vth가 0일 때의 노드 B와 노드 C의 전위차는 V0-V2로 한다.In addition, the potential Vano is supplied to the wiring VL, and the potential V0 is supplied to the wiring BL. Therefore, the state where the potential V0 is supplied to the node B is maintained, and the threshold voltage Vth of the
즉, 트랜지스터(11)는, 노드 B와 노드 C의 전위차가 V0-V2일 때에, 게이트 전압 0에 대하여 드레인 전류가 0으로 수렴되도록 그 문턱 전압 Vth가 0으로 보정된다. 노드 B와 노드 C의 전위차 V0-V2는 용량 소자(13)에 인가된다.That is, the threshold voltage Vth of the
다음에, 기간 t3에서는, 배선(GLa)에 하이 레벨의 전위가 공급되고, 배선(GLb)에 로 레벨의 전위가 공급되고, 배선(GLc)에 로 레벨의 전위가 공급되고, 배선(GLd)에 하이 레벨의 전위가 공급된다. 따라서, 도 7의 (A)에 도시된 바와 같이, 트랜지스터(15t) 및 트랜지스터(17t)가 온 상태가 되고, 트랜지스터(12t), 트랜지스터(16t), 및 트랜지스터(19t)는 오프 상태가 된다.Next, in period t3, the high level potential is supplied to the wiring GLa, the low level potential is supplied to the wiring GLb, the low level potential is supplied to the wiring GLc, and the wiring GLd A high-level potential is supplied to Therefore, as shown in Fig. 7A, the
또한, 배선(VL)에는 전위(Vano)가 공급되고, 배선(SL)에는 화상 정보가 포함되는 전위(Vdata)가 공급되고, 배선(IL)에는 전위(V1)가 공급된다. 그리고, 노드 B는 플로팅 상태이기 때문에, 노드 C가 전위(V2)로부터 전위(V1)로 변화됨으로써 용량 소자(13)에 의하여 노드 B는 전위(V0)로부터 전위(V0+V1-V2)로 변화한다. 그리고, 용량 소자(13)에는 전위차(V0-V2)가 유지되기 때문에, 트랜지스터(11)의 문턱 전압 Vth는 0으로 유지된다. 또한, 노드 A에 전위(Vdata)가 공급되어 트랜지스터(11)의 게이트 전압은 Vdata-V1이 된다.Further, the potential Vano is supplied to the wiring VL, the potential Vdata containing image information is supplied to the wiring SL, and the potential V1 is supplied to the wiring IL. Since the node B is in a floating state, the node C changes from the potential V2 to the potential V1, so that the node B changes from the potential V0 to the potential V0+V1-V2 by the
다음에, 기간 t4에서는, 배선(GLa)에 로 레벨의 전위가 공급되고, 배선(GLb)에 로 레벨의 전위가 공급되고, 배선(GLc)에 하이 레벨의 전위가 공급되고, 배선(GLd)에 로 레벨의 전위가 공급된다. 따라서, 도 7의 (B)에 도시된 바와 같이, 트랜지스터(19t)가 온 상태가 되고, 트랜지스터(12t), 트랜지스터(15t), 트랜지스터(16t), 및 트랜지스터(17t)는 오프 상태가 된다.Next, in period t4, the low-level potential is supplied to the wiring GLa, the low-level potential is supplied to the wiring GLb, the high-level potential is supplied to the wiring GLc, and the wiring GLd A low-level potential is supplied to Therefore, as shown in FIG. 7(B), the
또한, 배선(VL)에는 전위(Vano)가 공급되고, 발광 소자(14)의 공통 전극에 전기적으로 접속된 배선(CL)에는 전위(Vcat)가 공급된다. 기간 t4에서는, 트랜지스터(19t)가 온 상태가 됨으로써 노드 C의 전위가 변동되어 전위(V3)가 되면, 노드 A는 전위(Vdata+V3-V1)가 되고, 노드 B는 전위(V0-V2+V3)가 된다. 노드 A, 노드 B, 및 노드 C의 전위가 변화되어도, 용량 소자(13)에는 전위차(V0-V2)가 유지되고, 용량 소자(18)에는 전위차(Vdata-V1)가 유지된다. 그리고, 배선(VL)과 배선(CL) 사이에는, 트랜지스터(11)의 게이트 전압에 대응하는 값의 드레인 전류가 흐른다. 발광 소자(14)의 휘도는 상기 드레인 전류의 값에 따라 정해진다.In addition, the potential Vano is supplied to the wiring VL, and the potential Vcat is supplied to the wiring CL electrically connected to the common electrode of the
또한, 도 3의 (B)에 도시된 화소(10)를 갖는 발광 장치에서는, 트랜지스터(11)의 소스 및 드레인 중 다른 쪽과, 트랜지스터(11)의 제 2 게이트가 전기적으로 분리되어 있기 때문에, 각각의 전위를 개별적으로 제어할 수 있다. 그러므로, 트랜지스터(11)가 노멀리 온인 경우에, 즉 트랜지스터(11)의 원래의 문턱 전압 Vth0이 마이너스의 값을 갖는 경우에, 기간 t2에서 트랜지스터(11)의 소스 및 드레인 중 한쪽의 전위가 제 2 게이트의 전위(V0)보다 높게 될 때까지 용량 소자(13)에 전하를 축적할 수 있다. 따라서, 본 발명의 일 형태에 따른 발광 장치에서는, 트랜지스터(11)가 노멀리 온이어도, 기간 t2에서, 게이트 전압 0에 대하여 드레인 전류가 0으로 수렴되도록 그 문턱 전압 Vth를 0으로 보정할 수 있다.In addition, in the light emitting device having the
따라서, 트랜지스터(11)의 소스 및 드레인 중 다른 쪽과, 트랜지스터(11)의 제 2 게이트가 전기적으로 분리되어 있는, 도 3의 (A), 도 3의 (B), 및 도 4의 (B)에 도시된 화소(10)를 갖는 발광 장치에서는, 예를 들어, 트랜지스터(11)의 반도체막에 산화물 반도체가 사용된 경우 등에, 트랜지스터(11)가 노멀리 온이 되더라도 표시 불균일을 저감할 수 있어 높은 화질로 화상을 표시할 수 있다.Therefore, the other of the source and drain of the
또한, 회로 구성의 예로서, 도 2의 (A) 및 도 2의 (B) 등을 도시하였지만, 본 발명의 일 형태는, 이에 한정되지 않는다. 예를 들어, 스위치는 다양한 개소에 배치할 수 있다. 예를 들어, 도 6의 (A)의 경우에는 도 36의 (A)와 같은 구성이 되면 좋고, 도 6의 (B)의 경우에는 도 36의 (B)와 같은 구성이 되면 좋고, 도 7의 (A)의 경우에는 도 37의 (A)와 같은 구성이 되면 좋고, 도 7의 (B)의 경우에는 도 37의 (B)와 같은 구성이 되면 좋다. 각각의 경우에서 이와 같은 구성이 되도록, 스위치가 적절한 장소에 배치되면 좋다.In addition, although FIG. 2(A) and FIG. 2(B) etc. are shown as an example of a circuit structure, one embodiment of this invention is not limited to this. For example, switches can be placed in various locations. For example, in the case of FIG. 6(A), the configuration as in FIG. 36(A) may be sufficient, and in the case of FIG. 6(B), the configuration as in FIG. 36(B) may be sufficient. In the case of (A), the configuration shown in FIG. 37(A) may be used, and in the case of FIG. 7(B), the configuration shown in FIG. 37(B) may be used. It is good if the switch is arranged in an appropriate place so that such a structure may be obtained in each case.
이상이, 화소(10) 내에서의 문턱 전압의 보정(이하에서, 내부 보정이라고 부름)이 포함된 화소(10)의 동작예에 상당한다. 다음에, 내부 보정에 더하여, 문턱 전압의 편차에 기인하는 화소(10) 사이의 휘도의 편차가 화상 신호의 보정(이하에서, 외부 보정이라고 부름)에 의하여 억제되는 경우의 화소(10)의 동작에 대하여 설명한다.The above corresponds to an operation example of the
도 3의 (B)에 도시된 화소(10)를 예로 들어, 내부 보정에 더하여 외부 보정이 수행되는 경우의 배선(GLa)~배선(GLd)에 입력되는 전위의 타이밍 차트와, 배선(SL)에 입력되는 화상 신호(Vdata)의 전위의 타이밍 차트를 도 8에 나타냈다. 또한, 도 8에 나타낸 타이밍 차트는, 도 3의 (B)에 도시된 화소(10)에 포함되는 트랜지스터가 모두 n채널형인 경우를 예시한 것이다.Taking the
우선, 기간 t1~기간 t4까지는, 화소(10)는 도 5에 나타낸 타이밍 차트와 마찬가지로, 상술한 설명에 따라 동작한다.First, from the period t1 to the period t4, the
다음에, 기간 t5에서는, 배선(GLa)에 로 레벨의 전위가 공급되고, 배선(GLb)에 로 레벨의 전위가 공급되고, 배선(GLc)에 로 레벨의 전위가 공급되고, 배선(GLd)에 하이 레벨의 전위가 공급된다. 따라서, 트랜지스터(17t)가 온 상태가 되고, 트랜지스터(12t), 트랜지스터(15t), 트랜지스터(16t), 및 트랜지스터(19t)는 오프 상태가 된다.Next, in period t5, the low-level potential is supplied to the wiring GLa, the low-level potential is supplied to the wiring GLb, the low-level potential is supplied to the wiring GLc, and the wiring GLd A high-level potential is supplied to Thus, the
또한, 배선(VL)에는 전위(Vano)가 공급되고, 배선(IL)에는 전위(V1)가 공급된다. 또한, 배선(IL)은 모니터 회로에 전기적으로 접속된다.In addition, the potential Vano is supplied to the wiring VL, and the potential V1 is supplied to the wiring IL. Also, the wiring IL is electrically connected to the monitor circuit.
상기 동작에 의하여, 트랜지스터(11)의 드레인 전류는, 트랜지스터(17t) 및 배선(IL)을 통하여 모니터 회로에 공급된다. 모니터 회로는, 배선(IL)에 흐른 드레인 전류를 사용하여 이 드레인 전류의 값이 정보로서 포함되는 신호를 생성한다. 그리고, 본 발명의 일 형태에 따른 발광 장치에서는, 상기 신호를 사용하여 화소(10)에 공급되는 화상 신호의 전위(Vdata)의 값을 보정할 수 있다.By the above operation, the drain current of the
또한, 기간 t5에서 수행되는 외부 보정의 동작은, 기간 t4 후에, 항상 수행할 필요는 없다. 예를 들어, 발광 장치에서, 기간 t1~기간 t4의 동작이 복수 횟수 반복된 후에, 기간 t5의 동작을 수행하도록 하여도 좋다. 또한, 1행의 화소(10)에서 기간 t5의 동작이 수행된 후에, 최소의 계조값 0에 대응하는 화상 신호를 이 동작이 수행된 1행의 화소(10)에 기록함으로써 발광 소자(14)를 비발광의 상태로 하고 나서, 다음 행의 화소(10)에서, 기간 t5의 동작을 수행하도록 하여도 좋다.Also, the external correction operation performed in the period t5 need not always be performed after the period t4. For example, in the light emitting device, the operation in period t5 may be performed after the operation in period t1 to period t4 is repeated a plurality of times. In addition, after the operation of period t5 is performed in the
또한, 내부 보정이 수행되지 않고, 외부 보정이 수행되는 경우에서도, 화소(10) 사이의 트랜지스터(11)의 문턱 전압의 편차뿐만 아니라 이동도 등, 문턱 전압 이외의 트랜지스터(11)의 전기적 특성의 편차도 보정할 수 있다. 다만, 외부 보정에 더하여 내부 보정도 수행되는 경우, 문턱 전압의 마이너스 시프트 또는 플러스 시프트의 보정은, 내부 보정에 의하여 수행된다. 따라서, 외부 보정에서는, 이동도 등, 트랜지스터(11)에서의 문턱 전압 이외의 전기적 특성의 편차를 보정하면 좋다. 따라서, 외부 보정에 더하여 내부 보정도 수행되는 경우, 외부 보정만이 수행되는 경우와 비교하여, 보정 후의 화상 신호의 전위의 진폭을 작게 억제할 수 있다. 따라서, 화상 신호의 전위의 진폭이 지나치게 큰 것에 기인하여, 계조값 사이에서의 화상 신호의 전위차가 커져, 화상 내의 휘도의 변화를 매끄러운 그라데이션으로 표현하기 어려워지는 사태가 발생되는 것을 방지할 수 있어, 화질이 저하되는 것을 방지할 수 있다.In addition, even when internal correction is not performed and external correction is performed, the deviation of the threshold voltage of the
또한, 도 3의 (A)에 도시된 화소(10)의 경우도, 도 5 또는 도 8에 도시된 배선(GLa), 배선(GLb), 배선(GLd), 및 배선(SL)에 공급되는 전위의 타이밍 차트에 따라, 마찬가지로 동작시킬 수 있다. 다만, 도 3의 (A)에 도시된 화소(10)의 경우, 기간 t2에서, 트랜지스터(11)의 드레인 전류가 발광 소자(14)에 흐르지 않도록 전위 (V0)를, 발광 소자(14)의 문턱 전압 Vthe 및 트랜지스터(15t)의 문턱 전압 Vth를 전위(Vcat)에 가산된 전위보다 낮게 하는 것이 바람직하다.Also, in the case of the
또한, 도 4의 (A)에 도시된 화소(10)의 경우도, 도 5 또는 도 8에 도시된 배선(GLa), 배선(GLb), 배선(GLc), 배선(GLd), 및 배선(SL)에 공급되는 전위의 타이밍 차트에 따라, 마찬가지로 동작시킬 수 있다.Also, in the case of the
또한, 도 4의 (B)에 도시된 화소(10)의 경우도, 도 5 또는 도 8에 도시된 배선(GLa), 배선(GLb), 배선(GLc), 및 배선(SL)에 공급되는 전위의 타이밍 차트에 따라, 마찬가지로 동작시킬 수 있다.In addition, in the case of the
또한, 예를 들어, 외부 보정이 수행되지 않는 경우에는, 배선(IL)은 배선(CL)과 접속되어도 좋다. 또는, 배선(IL)과 배선(CL)을 1개로 통합함으로써 배선(IL)을 생략하여도 좋다. 이로써, 배선의 개수를 줄일 수 있다. 일례로서, 도 2의 (A)에서, 배선(IL)이 생략된 경우의 예를 도 38의 (A)에 도시하였다. 마찬가지로, 도 2의 (B)에 적용된 경우의 예를 도 38의 (B)에 도시하였다. 다른 도면에서, 마찬가지로 적용할 수 있다.Further, for example, when external correction is not performed, the wiring IL may be connected to the wiring CL. Alternatively, the wiring IL may be omitted by integrating the wiring IL and the wiring CL into one. In this way, the number of wires can be reduced. As an example, in FIG. 2(A), an example of a case where the wiring IL is omitted is shown in FIG. 38(A). Similarly, an example of the case applied to FIG. 2 (B) is shown in FIG. 38 (B). In other figures, the same applies.
<화소부와 선택 회로의 구성예><Configuration example of pixel section and selection circuit>
다음에 도 10에, 본 발명의 일 형태에 따른 발광 장치의 화소부의 구성을 일례로서 도시하였다. 도 10에서는, 화소부(40)가 매트릭스 형상으로 배열된 복수의 화소(10)를 갖는다. 또한, 화소부(40)는, 배선(GL), 배선(SL), 배선(VL), 배선(BL), 배선(IL), 및 배선(CL(도시하지 않았음))을 적어도 갖는다. 복수의 각 화소(10)는, 배선(GL) 중 적어도 하나와, 배선(SL) 중 적어도 하나와, 배선(VL) 중 적어도 하나와, 배선(BL) 중 적어도 하나와, 배선(IL) 중 적어도 하나와, 배선(CL)에 각각 전기적으로 접속되어 있다.Next, in FIG. 10, the configuration of the pixel portion of the light emitting device according to one embodiment of the present invention is shown as an example. In Fig. 10, the
또한, 상기 배선의 종류 및 그 개수는, 화소(10)의 구성, 개수, 및 배치에 따라 결정할 수 있다. 구체적으로, 도 10에 도시된 화소부(40)의 경우, x열×y행의 화소(10)가 매트릭스 형상으로 전기적으로 접속되어 있다. 그리고, 복수의 배선(GL)(배선(GL1)~배선(GLy))과, 복수의 배선(SL)(배선(SL1)~배선(SLx))과, 복수의 배선(VL)(배선(VL1)~배선(VLx))과, 복수의 배선(BL)(배선(BL1)~배선(BLx))과, 복수의 배선(IL)(배선(IL1)~배선(ILx))과, 하나의 배선(CL)이, 화소부(40) 내에 배치되어 있는 경우를 예시하였다.Also, the type and number of the wires may be determined according to the configuration, number, and arrangement of the
그리고, 도 10에 도시된 각 배선(GL)은, 배선(GLa), 배선(GLb), 배선(GLc), 및 배선(GLd) 모두, 또는 어느 복수를 각각 포함하는 것으로 한다.It is assumed that each wiring GL shown in FIG. 10 includes all or a plurality of wirings GLa, GLb, GLc, and GLd, respectively.
또한 도 10에 도시된 바와 같이, 화소(10)가 매트릭스 형상으로 접속되어 있는 경우, 어느 행에서, 예를 들어 도 6의 (A), 도 6의 (B), 도 7의 (B) 등의 동작이 수행되는 경우, 다른 행에서, 예를 들어 도 7의 (A)의 동작을 수행할 수 있다. 따라서, 도 6의 (A) 및 도 6의 (B) 등의 동작을 충분히 긴 기간에 걸쳐 수행할 수 있다. 그러므로, 정밀하게 보정할 수 있다.Further, as shown in FIG. 10 , when the
또한, 도 6의 (A) 및 도 6의 (B) 등의 동작과, 도 7의 (A) 등의 동작이 다른 행들에서 동시에 수행되지 않는 경우에는, 예를 들어, 배선(BL)은 배선(SL)과 접속하여도 좋다. 또는, 예를 들어, 배선(BL)과 배선(SL)을 1개로 통합함으로써 배선(BL)을 생략하여도 좋다. 이로써, 배선의 개수를 줄일 수 있다. 일례로서, 도 2의 (A)에서, 배선(BL)이 생략된 경우의 예를 도 39의 (A)에 도시하였다. 마찬가지로, 도 2의 (B)에 적용된 경우의 예를 도 39의 (B)에 도시하였다. 다른 도면에서, 마찬가지로 적용할 수 있다.In addition, when the operations of FIGS. 6(A) and 6(B) and the operation of FIG. 7(A) are not simultaneously performed in different rows, for example, the wiring BL is a wiring (SL) may be connected. Alternatively, the wiring BL may be omitted by integrating the wiring BL and the wiring SL into one, for example. In this way, the number of wires can be reduced. As an example, in FIG. 2(A), an example of a case where the wiring BL is omitted is shown in FIG. 39(A). Similarly, an example of the case applied to FIG. 2 (B) is shown in FIG. 39 (B). In other figures, the same applies.
또한, 도 7의 (A) 등에서, 화상 신호의 전위(Vdata)가 입력되는 기간에서, 도 6의 (B)에 도시된 바와 같은 노드(B)와 노드(C)의 전위차(V0-V2)를 용량 소자(13)에 인가하는 동작이 수행되지 않기 때문에, 도 7의 (A) 등에서, 화상 신호의 전위(Vdata)가 점순차로 화소에 입력될 수 있다. 그 경우의 예를 도 40에 도시하였다. 스위치(60A), 스위치(60B), 및 스위치(60C) 등이 회로(61)에 의하여 제어되면서 순차적으로 온 상태가 된다. 이와 같이, 점순차 구동을 수행할 수 있다. 여기서, 회로(61)는, 1개씩 시프트된 파형을 출력할 수 있는 기능을 갖는다. 예를 들어, 회로(61)는, 시프트 레지스터로서의 기능을 갖는다. 따라서, 스위치(60A), 스위치(60B), 스위치(60C), 및 회로(61)는, 소스선 구동 회로로서의 기능을 갖는다고 할 수도 있다.In addition, in the period in which the potential (Vdata) of the image signal is input in (A) of FIG. 7, the potential difference (V0-V2) between the node B and the node C as shown in (B) of FIG. 6 Since the operation of applying to the
또는, 다른 예로서, 복수의 배선(SL)(배선(SL1)~배선(SLx))에서, 그 중의 복수의 배선에서, 어느 하나의 배선을 선택하여 화상 신호의 전위(Vdata)를 입력하여도 좋다. 예를 들어, 배선(SL1)과 배선(SL2)을 스위치(62A)와 스위치(62B)로 선택하고, 배선(SL3)과 배선(SL4)을 스위치(62C)와 스위치(62D)로 선택하는 경우의 예를 도 41에 도시하였다. 도 41에서는, 배선(63A)이 선택됨으로써 스위치(62A)와 스위치(62C)가 온 상태가 되고, 배선(63B)이 선택됨으로써 스위치(62B)와 스위치(62D) 등이 온 상태가 된다. 여기서는, 2개의 배선(SL) 중에서 1개가 선택되는 경우의 예를 도시하였지만, 본 발명의 일 형태는 이에 한정되지 않는다. 더 많은 배선(SL) 중에서 1개를 선택하여도 좋다.Alternatively, as another example, even if any one of the plurality of wires SL (wires SL1 to SLx) is selected from among the plurality of wires and the potential (Vdata) of the image signal is input. good night. For example, when wiring SL1 and SL2 are selected by
다음에, 외부 보정 기능을 갖는 발광 장치의, 화소부(40)와 선택 회로(41)의 접속 구성의 일례를 도 11에 도시하였다. 선택 회로(41)는, 전위(V1)가 공급되는 배선(42)과, 모니터 회로와의 접속 단자(TER) 중 어느 한쪽을 선택하는 기능을 갖는다. 선택된 배선(42) 및 접속 단자(TER) 중 어느 한쪽과 배선(IL)의 사이를 도통 상태로 할 수 있다.Next, an example of a connection configuration between the
구체적으로, 도 11에 도시된 선택 회로(41)는, 하나의 배선(IL)에 대한 배선(42)의 전위(V1)의 공급을 제어하는 스위치(43)와, 상기 하나의 배선(IL)과 접속 단자(TER) 사이의 도통 상태를 제어하는 스위치(44)를 갖는다.Specifically, the
<모니터 회로의 구성예><Configuration example of monitor circuit>
다음에, 모니터 회로(45)의 구성예를 도 12에 도시하였다. 도 12에 도시된 모니터 회로(45)는, 연산 증폭기(46)와, 용량 소자(47)와, 스위치(48)를 갖는다.Next, an example of the configuration of the monitor circuit 45 is shown in FIG. The monitor circuit 45 shown in FIG. 12 includes an
용량 소자(47)가 갖는 한 쌍의 전극의 한쪽은 연산 증폭기(46)의 반전 입력 단자(-)에 접속되고, 용량 소자(47)가 갖는 한 쌍의 전극의 다른 쪽은 연산 증폭기(46)의 출력 단자에 접속되어 있다. 스위치(48)는, 용량 소자(47)에 축적되어 있는 전하를 방출시키는 기능을 갖고, 구체적으로는, 용량 소자(47)가 갖는 한 쌍의 전극 사이의 전기적인 도통 상태를 제어하는 기능을 갖는다. 연산 증폭기(46)의 비반전 입력 단자(+)는 배선(49)에 접속되어 있고, 배선(49)에는 전위(V1)가 공급된다.One of the pair of electrodes of the
본 발명의 일 형태에서는, 내부 보정을 수행하기 위하여, 화소(10)의 배선(IL)에 전위(V1)를 공급할 때에는, 모니터 회로(45)를 전압 폴로어로서 기능시킨다. 구체적으로는, 스위치(48)를 온 상태로 함으로써 배선(49)에 공급되는 전위(V1)를 모니터 회로(45)를 통하여 배선(IL)에 공급할 수 있다.In one embodiment of the present invention, when supplying the potential V1 to the wiring IL of the
또한, 외부 보정을 수행하기 위하여, 화소(10)로부터 배선(IL)을 통하여 전류를 추출할 때에는, 우선, 모니터 회로(45)를 전압 폴로어로서 기능시킴으로써 배선(IL)에 전위(V1)를 공급한 후에, 모니터 회로(45)를 적분 회로로서 기능시킴으로써 화소(10)로부터 추출된 전류를 전압으로 변환한다. 구체적으로는, 스위치(48)를 온 상태로 함으로써 배선(49)에 공급된 전위(V1)를, 모니터 회로(45)를 통하여 배선(IL)에 공급한 후에, 스위치(48)를 오프 상태로 한다. 스위치(48)가 오프 상태일 때에, 화소(10)로부터 추출된 드레인 전류가 배선(TER)에 공급되면, 용량 소자(47)에 전하가 축적되어 용량 소자(47)가 갖는 한 쌍의 전극 사이에 전압이 생긴다. 이 전압은 배선(TER)에 공급된 드레인 전류의 총량에 비례하기 때문에, 연산 증폭기(46)의 출력 단자에 접속된 배선(OUT)에는, 소정의 기간 내에서의 드레인 전류의 총량에 대응한 전위가 공급된다.In addition, when extracting current from the
<화소의 구체적인 구성예 2><Specific structural example 2 of pixel>
도 13의 (A)에, 도 1에 도시된 화소(10)의 구체적인 구성을 일례로서 도시하였다.In FIG. 13(A), a specific configuration of the
도 13의 (A)에 도시된 화소(10)는, 트랜지스터(11), 용량 소자(13), 발광 소자(14), 스위치(15)~스위치(17), 및 용량 소자(18)를 갖는다.A
구체적으로, 도 13의 (A)에 도시된 화소(10)에서는, 배선(SL)은 스위치(15)를 통하여 트랜지스터(11)의 제 1 게이트에 전기적으로 접속되어 있다. 트랜지스터(11)는, 소스 및 드레인 중 한쪽이 발광 소자(14)의 화소 전극에 전기적으로 접속되어 있고, 소스 및 드레인 중 다른 쪽이 배선(VL)에 전기적으로 접속되어 있다. 트랜지스터(11)의 제 2 게이트는 스위치(16)를 통하여 배선(BL)에 전기적으로 접속되어 있다. 발광 소자(14)가 갖는 화소 전극은 스위치(17)를 통하여 배선(IL)에 전기적으로 접속되어 있다. 용량 소자(13)가 갖는 한 쌍의 전극은, 한쪽이 트랜지스터(11)의 제 2 게이트에 전기적으로 접속되어 있고, 다른 쪽이 발광 소자(14)의 화소 전극에 전기적으로 접속되어 있다. 용량 소자(18)가 갖는 한 쌍의 전극은, 한쪽이 트랜지스터(11)의 제 1 게이트에 전기적으로 접속되어 있고, 다른 쪽이 발광 소자(14)의 화소 전극에 전기적으로 접속되어 있다. 발광 소자(14)의 공통 전극은 배선(CL)에 전기적으로 접속되어 있다.Specifically, in the
다음에, 도 13의 (B)에, 도 1에 도시된 화소(10)의 다른 구체적인 구성을 일례로서 도시하였다.Next, in FIG. 13(B), another specific configuration of the
도 13의 (B)에 도시된 화소(10)는 스위치(19)를 더 갖는 점에서 도 13의 (A)에 도시된 화소(10)와 구성이 다르다.The
구체적으로, 도 13의 (B)에 도시된 화소(10)에서는, 배선(SL)은 스위치(15)를 통하여 트랜지스터(11)의 제 1 게이트에 전기적으로 접속되어 있다. 트랜지스터(11)는, 소스 및 드레인 중 한쪽이 스위치(19)를 통하여 발광 소자(14)의 화소 전극에 전기적으로 접속되어 있고, 소스 및 드레인 중 다른 쪽이 배선(VL)에 전기적으로 접속되어 있다. 트랜지스터(11)의 제 2 게이트는 스위치(16)를 통하여 배선(BL)에 전기적으로 접속되어 있다. 발광 소자(14)가 갖는 화소 전극은, 스위치(17) 및 스위치(19)를 통하여 배선(IL)에 전기적으로 접속되어 있다. 용량 소자(13)가 갖는 한 쌍의 전극은, 한쪽이 트랜지스터(11)의 제 2 게이트에 전기적으로 접속되어 있고, 다른 쪽이 스위치(19)를 통하여 발광 소자(14)의 화소 전극에 전기적으로 접속되어 있다. 용량 소자(18)가 갖는 한 쌍의 전극은, 한쪽이 트랜지스터(11)의 제 1 게이트에 전기적으로 접속되어 있고, 다른 쪽이 스위치(19)를 통하여 발광 소자(14)의 화소 전극에 전기적으로 접속되어 있다. 발광 소자(14)의 공통 전극은 배선(CL)에 전기적으로 접속되어 있다.Specifically, in the
다음에, 도 13의 (A)에 도시된 화소(10)에서, 각 스위치로서 트랜지스터가 사용된 경우의 화소의 구성예에 대하여 설명한다. 도 13의 (A)에 도시된 화소(10)의 스위치(15)~스위치(17)로서 각각 트랜지스터가 사용된 경우의 화소(10)의 구성예를 도 14의 (A)에 도시하였다.Next, in the
도 14의 (A)에 도시된 화소(10)는, 트랜지스터(11)와, 스위치(15)~스위치(17)로서의 기능을 각각 갖는 트랜지스터(15t)~트랜지스터(17t)와, 용량 소자(13)와, 용량 소자(18)와, 발광 소자(14)를 갖는다.The
구체적으로, 트랜지스터(15t)는, 게이트가 배선(GLa)에, 소스 및 드레인 중 한쪽이 배선(SL)에, 소스 및 드레인 중 다른 쪽이 트랜지스터(11)의 제 1 게이트에 각각 전기적으로 접속되어 있다. 트랜지스터(11)는, 소스 및 드레인 중 한쪽이 발광 소자(14)의 화소 전극에, 소스 및 드레인 중 다른 쪽이 배선(VL)에 각각 전기적으로 접속되어 있다. 트랜지스터(16t)는, 게이트가 배선(GLb)에, 소스 및 드레인 중 한쪽이 배선(BL)에, 소스 및 드레인 중 다른 쪽이 트랜지스터(11)의 제 2 게이트에 각각 전기적으로 접속되어 있다. 트랜지스터(17t)는, 게이트가 배선(GLd)에, 소스 및 드레인 중 한쪽이 배선(IL)에, 소스 및 드레인 중 다른 쪽이 발광 소자(14)의 화소 전극에 각각 전기적으로 접속되어 있다.Specifically, the
또한, 용량 소자(13)가 갖는 한 쌍의 전극은, 한쪽이 트랜지스터(11)의 제 2 게이트에 전기적으로 접속되어 있고, 다른 쪽이 발광 소자(14)의 화소 전극에 전기적으로 접속되어 있다. 용량 소자(18)가 갖는 한 쌍의 전극은, 한쪽이 트랜지스터(11)의 제 1 게이트에 전기적으로 접속되어 있고, 다른 쪽이 발광 소자(14)의 화소 전극에 전기적으로 접속되어 있다. 발광 소자(14)의 공통 전극은 배선(CL)에 전기적으로 접속되어 있다.As for a pair of electrodes of the
다음에, 도 13의 (B)에 도시된 화소(10)에서, 각 스위치로서 트랜지스터가 사용된 경우의 화소의 구성예에 대하여 설명한다. 도 13의 (B)에 도시된 화소(10)의, 스위치(15)~스위치(17)와, 스위치(19)로서 각각 트랜지스터가 사용된 경우의 화소(10)의 구성예를 도 14의 (B)에 도시하였다.Next, in the
도 14의 (B)에 도시된 화소(10)는, 트랜지스터(11)와, 스위치(15)~스위치(17)로서의 기능을 각각 갖는 트랜지스터(15t)~트랜지스터(17t)와, 스위치(19)로서의 기능을 갖는 트랜지스터(19t)와, 용량 소자(13)와, 용량 소자(18)와, 발광 소자(14)를 갖는다.The
구체적으로, 트랜지스터(15t)는, 게이트가 배선(GLa)에, 소스 및 드레인 중 한쪽이 배선(SL)에, 소스 및 드레인 중 다른 쪽이 트랜지스터(11)의 제 1 게이트에 각각 전기적으로 접속되어 있다. 트랜지스터(11)는, 소스 및 드레인 중 한쪽이 트랜지스터(19t)의 소스 및 드레인 중 한쪽에, 소스 및 드레인 중 다른 쪽이 배선(VL)에 각각 전기적으로 접속되어 있다. 트랜지스터(16t)는, 게이트가 배선(GLb)에, 소스 및 드레인 중 한쪽이 배선(BL)에, 소스 및 드레인 중 다른 쪽이 트랜지스터(11)의 제 2 게이트에 각각 전기적으로 접속되어 있다. 트랜지스터(17t)는, 게이트가 배선(GLd)에, 소스 및 드레인 중 한쪽이 배선(IL)에, 소스 및 드레인 중 다른 쪽이 트랜지스터(19t)의 소스 및 드레인 중 한쪽에 각각 전기적으로 접속되어 있다. 트랜지스터(19t)는, 게이트가 배선(GLc)에, 소스 및 드레인 중 다른 쪽이 발광 소자(14)의 화소 전극에 각각 전기적으로 접속되어 있다.Specifically, the
또한, 용량 소자(13)가 갖는 한 쌍의 전극은, 한쪽이 트랜지스터(11)의 제 2 게이트에 전기적으로 접속되어 있고, 다른 쪽이 트랜지스터(19t)의 소스 및 드레인 중 한쪽에 전기적으로 접속되어 있다. 용량 소자(18)가 갖는 한 쌍의 전극은, 한쪽이 트랜지스터(11)의 제 1 게이트에 전기적으로 접속되어 있고, 다른 쪽이 트랜지스터(19t)의 소스 및 드레인 중 한쪽에 전기적으로 접속되어 있다. 발광 소자(14)의 공통 전극은 배선(CL)에 전기적으로 접속되어 있다.In addition, as for the pair of electrodes of the
다음에, 도 13의 (B)에 도시된 화소(10)의 스위치(15)~스위치(17)로서 각각 트랜지스터가 사용된 경우의 화소(10)의 다른 구성예를 도 15의 (A)에 도시하였다.Next, another configuration example of the
도 15의 (A)에 도시된 화소(10)는, 트랜지스터(16t)의 소스 및 드레인 중 한쪽이, 배선(BL)이 아니라 배선(VL)에 전기적으로 접속되어 있는 점에서 도 14의 (B)에 도시된 화소(10)와 구성이 다르다.In the
다음에, 도 13의 (B)에 도시된 화소(10)의, 스위치(15)~스위치(17)와, 스위치(19)로서 각각 트랜지스터가 사용된 경우의 화소(10)의 다른 구성예를 도 15의 (B)에 도시하였다.Next, another configuration example of the
도 15의 (B)에 도시된 화소(10)는, 트랜지스터(17t)의 게이트가, 배선(GLd)이 아니라 배선(GLa)에 전기적으로 접속되어 있는 점에서 도 14의 (B)에 도시된 화소(10)와 구성이 다르다.The
<화소의 구체적인 동작예 2><Example of specific operation of a
다음에, 도 14의 (B)에 도시된 화소(10)를 예로 들어, 본 발명의 일 형태에 따른 발광 장치의 화소의 동작에 대하여 설명한다.Next, taking the
도 16에, 배선(GLa)~배선(GLd)에 입력되는 전위의 타이밍 차트와, 배선(SL)에 입력되는 화상 신호(Vdata)의 전위의 타이밍 차트를 나타냈다. 또한, 도 16에 나타낸 타이밍 차트는 도 14의 (B)에 도시된 화소(10)에 포함되는 트랜지스터가 모두 n채널형인 경우를 예시한 것이다.16 shows a timing chart of potentials input to the wirings GLa to GLd, and a timing chart of the potential of the image signal Vdata input to the wiring SL. Also, the timing chart shown in FIG. 16 illustrates a case where all transistors included in the
우선, 기간 t1에서는, 배선(GLa)에 하이 레벨의 전위가 공급되고, 배선(GLb)에 하이 레벨의 전위가 공급되고, 배선(GLc)에 로 레벨의 전위가 공급되고, 배선(GLd)에 하이 레벨의 전위가 공급된다. 따라서, 트랜지스터(15t), 트랜지스터(16t), 및 트랜지스터(17t)가 온 상태가 되고, 트랜지스터(19t)는 오프 상태가 된다.First, in period t1, a high-level potential is supplied to the wiring GLa, a high-level potential is supplied to the wiring GLb, a low-level potential is supplied to the wiring GLc, and A high level of potential is supplied. Accordingly, the
또한, 배선(SL)에는 전위(V4)가 공급되고, 배선(VL)에는 전위(Vano)가 공급되고, 배선(BL)에는 전위(V0)가 공급되고, 배선(IL)에는 전위(V1)가 공급되고, 발광 소자(14)의 공통 전극에 전기적으로 접속된 배선(CL)에는 전위(Vcat)가 공급된다. 따라서, 트랜지스터(11)의 제 1 게이트(노드 A로 표기함)에는 전위(V4)가 공급되고, 트랜지스터(11)의 제 2 게이트(노드 B로 표기함)에는 전위(V0)가 공급되고, 트랜지스터(11)의 소스 및 드레인 중 한쪽(노드 C로 표기함)에는 전위(V1)가 공급된다.Further, a potential V4 is supplied to the wiring SL, a potential Vano is supplied to the wiring VL, a potential V0 is supplied to the wiring BL, and a potential V1 is supplied to the wiring IL. is supplied, and a potential Vcat is supplied to the wiring CL electrically connected to the common electrode of the
전위(Vano)는, 전위(Vcat)에 발광 소자(14)의 문턱 전압 Vthe와 트랜지스터(11)의 문턱 전압 Vth를 가산한 전위보다 높게 하는 것이 바람직하다. 그리고, 전위(V0)는, 트랜지스터(11)의 문턱 전압 Vth를 마이너스 방향으로 시프트시킬 정도로, 노드 C에 대하여 충분히 높은 전위인 것이 바람직하다. 구체적으로는, 도 9에 나타낸 바와 같이, 전압 Vbg가 0일 때의 트랜지스터(11)의 문턱 전압 Vth가 Vth0인 것으로 하면, 기간 t1에서는, 노드 B와 노드 C의 전위차에 상당하는 전압 Vbg를 Vbg1로 하여, 트랜지스터(11)의 문턱 전압 Vth를 Vth1로 한다. 상기 구성에 의하여, 트랜지스터(11)는 노멀리 온이 되기 때문에, 노드 A와 노드 C의 전위차, 즉, 트랜지스터(11)의 게이트 전압이 V4-V1이어도 트랜지스터(11)를 온 상태로 할 수 있다.The potential Vano is preferably higher than the potential obtained by adding the threshold voltage Vthe of the
또한, 트랜지스터(11)가 p채널형인 경우, 전위(V0)는, 트랜지스터(11)의 문턱 전압 Vth를 플러스 방향으로 시프트시킬 정도로, 노드 C에 대하여 충분히 낮은 전위인 것이 바람직하다. 상기 구성에 의하여, 트랜지스터(11)는 노멀리 온이 되기 때문에, 노드 A와 노드 C의 전위차, 즉, 트랜지스터(11)의 게이트 전압이 V4-V1이어도 트랜지스터(11)를 온 상태로 할 수 있다.Further, when the
다음에, 기간 t2에서는, 배선(GLa)에 로 레벨의 전위가 공급되고, 배선(GLb)에 하이 레벨의 전위가 공급되고, 배선(GLc)에 로 레벨의 전위가 공급되고, 배선(GLd)에 로 레벨의 전위가 공급된다. 따라서, 트랜지스터(16t)가 온 상태가 되고, 트랜지스터(15t), 트랜지스터(17t), 및 트랜지스터(19t)는 오프 상태가 된다.Next, in period t2, the low-level potential is supplied to the wiring GLa, the high-level potential is supplied to the wiring GLb, the low-level potential is supplied to the wiring GLc, and the wiring GLd A low-level potential is supplied to Thus, the
또한, 배선(VL)에는 전위(Vano)가 공급되고, 배선(BL)에는 전위(V0)가 공급된다. 따라서, 노드 B에 전위(V0)가 공급된 상태가 유지되고, 기간 t2의 개시 시에는 트랜지스터(11)의 문턱 전압 Vth는 Vth1과 마이너스 방향으로 시프트한 상태이므로, 트랜지스터(11)는 온 상태이다. 그리고, 기간 t2에서는, 배선(VL)과 배선(IL) 사이의 전류의 경로는, 스위치(17)에 의하여 차단되기 때문에, 트랜지스터(11)의 드레인 전류에 의하여 노드 A 및 노드 C의 전위는 상승하기 시작한다. 노드 C의 전위가 상승되면, 노드 B와 노드 C의 전위차에 상당하는 전압 Vbg가 낮아지며, 트랜지스터(11)의 문턱 전압 Vth는 플러스 방향으로 시프트한다. 그리고, 최종적으로, 트랜지스터(11)의 문턱 전압 Vth가 트랜지스터(11)의 게이트 전압 V4-V1에 한없이 가까워지면, 트랜지스터(11)는 오프 상태가 된다. 트랜지스터(11)의 문턱 전압 Vth가 V4-V1일 때의 노드 B와 노드 C의 전위차는 V0-V2로 한다.In addition, the potential Vano is supplied to the wiring VL, and the potential V0 is supplied to the wiring BL. Therefore, the state where the potential V0 is supplied to the node B is maintained, and at the start of period t2, the threshold voltage Vth of the
즉, 트랜지스터(11)는, 노드 B와 노드 C의 전위차가 V0-V2일 때에, 게이트 전압 V4-V1에 대하여 드레인 전류가 0으로 수렴되도록 그 문턱 전압 Vth가 V4-V1로 보정된다. 노드 B와 노드 C의 전위차 V0-V2는 용량 소자(13)에 인가된다.That is, the threshold voltage Vth of the
다음에, 기간 t3에서는, 배선(GLa)에 하이 레벨의 전위가 공급되고, 배선(GLb)에 로 레벨의 전위가 공급되고, 배선(GLc)에 로 레벨의 전위가 공급되고, 배선(GLd)에 하이 레벨의 전위가 공급된다. 따라서, 트랜지스터(15t) 및 트랜지스터(17t)가 온 상태가 되고, 트랜지스터(16t) 및 트랜지스터(19t)는 오프 상태가 된다.Next, in period t3, the high level potential is supplied to the wiring GLa, the low level potential is supplied to the wiring GLb, the low level potential is supplied to the wiring GLc, and the wiring GLd A high-level potential is supplied to Accordingly, the
또한, 배선(VL)에는 전위(Vano)가 공급되고, 배선(SL)에는 화상 정보가 포함되는 전위(Vdata)가 공급되고, 배선(IL)에는 전위(V1)가 공급된다. 그리고, 노드 B는 플로팅 상태이기 때문에, 노드 C가 전위(V2)로부터 전위(V1)로 변화됨으로써 용량 소자(13)에 의하여 노드 B는 전위(V0)로부터 전위(V0+V1-V2)로 변화한다. 그리고, 용량 소자(13)에는 전위차(V0-V2)가 유지되기 때문에, 트랜지스터(11)의 문턱 전압 Vth는 V4-V1로 유지된다. 또한, 노드 A에 전위(Vdata)가 공급되어 트랜지스터(11)의 게이트 전압은 Vdata-V1이 된다.Further, the potential Vano is supplied to the wiring VL, the potential Vdata containing image information is supplied to the wiring SL, and the potential V1 is supplied to the wiring IL. Since the node B is in a floating state, the node C changes from the potential V2 to the potential V1, so that the node B changes from the potential V0 to the potential V0+V1-V2 by the
다음에, 기간 t4에서는, 배선(GLa)에 로 레벨의 전위가 공급되고, 배선(GLb)에 로 레벨의 전위가 공급되고, 배선(GLc)에 하이 레벨의 전위가 공급되고, 배선(GLd)에 로 레벨의 전위가 공급된다. 따라서, 트랜지스터(19t)가 온 상태가 되고, 트랜지스터(15t), 트랜지스터(16t), 및 트랜지스터(17t)는 오프 상태가 된다.Next, in period t4, the low-level potential is supplied to the wiring GLa, the low-level potential is supplied to the wiring GLb, the high-level potential is supplied to the wiring GLc, and the wiring GLd A low-level potential is supplied to Thus, the
또한, 배선(VL)에는 전위(Vano)가 공급되고, 발광 소자(14)의 공통 전극에 전기적으로 접속된 배선(CL)에는 전위(Vcat)가 공급된다. 기간 t4에서는, 트랜지스터(19t)가 온 상태가 됨으로써 노드 C의 전위가 변동되어 전위(V3)가 되면, 노드 A는 전위(Vdata+V3-V1)가 되고, 노드 B는 전위(V0-V2+V3)가 된다. 노드 A, 노드 B, 및 노드 C의 전위가 변화되어도, 용량 소자(13)에는 전위차 V0-V2가 유지되고, 용량 소자(18)에는 전위차 Vdata-V1이 유지된다. 그리고, 배선(VL)과 배선(CL) 사이에는, 트랜지스터(11)의 게이트 전압에 대응하는 값의 드레인 전류가 흐른다. 발광 소자(14)의 휘도는 상기 드레인 전류의 값에 따라 정해진다.In addition, the potential Vano is supplied to the wiring VL, and the potential Vcat is supplied to the wiring CL electrically connected to the common electrode of the
또한, 도 14의 (B)에 도시된 화소(10)를 갖는 발광 장치에서는, 트랜지스터(11)의 소스 및 드레인 중 다른 쪽과, 트랜지스터(11)의 제 2 게이트가 전기적으로 분리되기 때문에, 각각의 전위를 개별적으로 제어할 수 있다. 그러므로, 트랜지스터(11)가 노멀리 온인 경우에, 즉 트랜지스터(11)의 원래의 문턱 전압 Vth0이 마이너스의 값을 갖는 경우에, 기간 t2에서 트랜지스터(11)의 소스 및 드레인 중 한쪽의 전위가 제 2 게이트의 전위(V0)보다 높게 될 때까지 용량 소자(13)에 전하를 축적할 수 있다. 따라서, 본 발명의 일 형태에 따른 발광 장치에서는, 트랜지스터(11)가 노멀리 온이어도, 기간 t2에서, 게이트 전압 V4-V1에 대하여 드레인 전류가 0으로 수렴되도록 그 문턱 전압 Vth를 V4-V1로 보정할 수 있다.Further, in the light emitting device having the
따라서, 트랜지스터(11)의 소스 및 드레인 중 다른 쪽과, 트랜지스터(11)의 제 2 게이트가 전기적으로 분리되어 있는, 도 14의 (A), 도 14의 (B), 및 도 15의 (B)에 도시된 화소(10)를 갖는 발광 장치에서는, 예를 들어, 트랜지스터(11)의 반도체막에 산화물 반도체가 사용된 경우 등에, 트랜지스터(11)가 노멀리 온이 되어도 표시 불균일을 저감할 수 있어 높은 화질로 화상을 표시할 수 있다.14(A), 14(B), and 15(B) in which the other of the source and drain of the
이상이, 내부 보정이 포함된 화소(10)의 동작예에 상당한다. 다음에, 내부 보정에 더하여, 문턱 전압의 편차에 기인하는 화소(10) 사이의 휘도의 편차가 외부 보정에 의하여 억제되는 경우의 화소(10)의 동작에 대하여 설명한다.The above corresponds to an operation example of the
도 14의 (B)에 도시된 화소(10)를 예로 들어, 내부 보정에 더하여 외부 보정이 수행되는 경우의 기간 t1~기간 t4까지는, 화소(10)는 도 16에 나타낸 타이밍 차트와 마찬가지로, 상술한 설명에 따라 동작한다.Taking the
다음에, 기간 t4 후의 기간 t5에서는, 배선(GLa)에 로 레벨의 전위가 공급되고, 배선(GLb)에 로 레벨의 전위가 공급되고, 배선(GLc)에 로 레벨의 전위가 공급되고, 배선(GLd)에 하이 레벨의 전위가 공급된다. 따라서, 트랜지스터(17t)가 온 상태가 되고, 트랜지스터(15t), 트랜지스터(16t), 및 트랜지스터(19t)는 오프 상태가 된다.Next, in period t5 after period t4, the low-level potential is supplied to the wiring GLa, the low-level potential is supplied to the wiring GLb, the low-level potential is supplied to the wiring GLc, and A high-level potential is supplied to (GLd). Thus, the
또한, 배선(VL)에는 전위(Vano)가 공급되고, 배선(IL)에는 전위(V1)가 공급된다. 또한, 배선(IL)은 모니터 회로에 전기적으로 접속된다.In addition, the potential Vano is supplied to the wiring VL, and the potential V1 is supplied to the wiring IL. Also, the wiring IL is electrically connected to the monitor circuit.
상기 동작에 의하여, 트랜지스터(11)의 드레인 전류는, 트랜지스터(17t) 및 배선(IL)을 통하여 모니터 회로에 공급된다. 모니터 회로는, 배선(IL)에 흐른 드레인 전류를 사용하여 이 드레인 전류의 값을 정보로서 포함하는 신호를 생성한다. 그리고, 본 발명의 일 형태에 따른 발광 장치에서는, 상기 신호를 사용하여 화소(10)에 공급되는 화상 신호의 전위(Vdata)의 값을 보정할 수 있다.By the above operation, the drain current of the
또한, 기간 t5에서 수행되는 외부 보정의 동작은, 기간 t4 후에, 항상 수행할 필요는 없다. 예를 들어, 발광 장치에서, 기간 t1~기간 t4의 동작이 복수 횟수 반복된 후에, 기간 t5의 동작을 수행하도록 하여도 좋다. 또한, 1행의 화소(10)에서 기간 t5의 동작이 수행된 후에, 최소의 계조값 0에 대응하는 화상 신호를 이 동작이 수행된 1행의 화소(10)에 기록함으로써 발광 소자(14)를 비발광의 상태로 한 후에, 다음 행의 화소(10)에서, 기간 t5의 동작을 수행하도록 하여도 좋다.Also, the external correction operation performed in the period t5 need not always be performed after the period t4. For example, in the light emitting device, the operation in period t5 may be performed after the operation in period t1 to period t4 is repeated a plurality of times. In addition, after the operation of period t5 is performed in the
또한, 도 14의 (A)에 도시된 화소(10)의 경우도, 도 16에 도시된 배선(GLa), 배선(GLb), 배선(GLd), 및 배선(SL)에 공급되는 전위의 타이밍 차트에 따라, 마찬가지로 동작시킬 수 있다. 또한, 외부 보정의 동작도 도 14의 (B)에 도시된 화소와 마찬가지로 수행할 수 있다. 다만, 도 14의 (A)에 도시된 화소(10)의 경우, 기간 t2에서, 트랜지스터(11)의 드레인 전류가 발광 소자(14)에 흐르지 않도록 전위(V0)를, 발광 소자(14)의 문턱 전압 Vthe 및 트랜지스터(15t)의 문턱 전압 Vth가 전위(Vcat)에 가산된 전위보다 낮게 하는 것이 바람직하다.Also in the case of the
또한, 도 15의 (A)에 도시된 화소(10)의 경우도, 도 16에 도시된 배선(GLa), 배선(GLb), 배선(GLc), 배선(GLd), 및 배선(SL)에 공급되는 전위의 타이밍 차트에 따라, 마찬가지로 동작시킬 수 있다. 또한, 외부 보정의 동작도 도 14의 (B)에 도시된 화소와 마찬가지로 수행할 수 있다.Also, in the case of the
또한, 도 15의 (B)에 도시된 화소(10)의 경우도, 도 16에 도시된 배선(GLa), 배선(GLb), 배선(GLc), 및 배선(SL)에 공급되는 전위의 타이밍 차트에 따라, 마찬가지로 동작시킬 수 있다. 또한, 외부 보정의 동작도 도 14의 (B)에 도시된 화소와 마찬가지로 수행할 수 있다.Also in the case of the
<트랜지스터의 구성예 1><Transistor configuration example 1>
다음에, 채널 형성 영역이 산화물 반도체막으로 형성되어 있는 트랜지스터(OS 트랜지스터)에 대하여 설명한다.Next, a transistor (OS transistor) in which a channel formation region is formed of an oxide semiconductor film will be described.
도 27의 (A), 도 27의 (B), 및 도 27의 (C)에, 디바이스 구조가 다른 3개의 트랜지스터(TA1), 트랜지스터(TA2), 및 트랜지스터(TB1)의 상면도(레이아웃 도면)와, 각각의 회로 기호를 도시하였다. 도 28은, 트랜지스터(TA1), 트랜지스터(TA2), 및 트랜지스터(TB1)의 단면도이다. 도 28의 (A) 및 도 28의 (B)에, 트랜지스터(TA1)의 a1-a2선 및 b1-b2선을 따른 단면도, 트랜지스터(TA2)의 a3-a4선 및 b3-b4선을 따른 단면도, 및 트랜지스터(TB1)의 a5-a6선 및 b5-b6선을 따른 단면도를 도시하였다. 도 28의 (A)에, 이들 트랜지스터의 채널 길이 방향의 단면 구조가 도시되고, 도 28의 (B)에, 이들 트랜지스터의 채널 폭 방향의 단면 구조가 도시되었다.27(A), 27(B), and 27(C) are top views (layout diagrams) of three transistors TA1, TA2, and TB1 having different device structures. ) and each circuit symbol is shown. 28 is a cross-sectional view of the transistor TA1, the transistor TA2, and the transistor TB1. 28(A) and 28(B), cross-sectional views of transistor TA1 taken along lines a1-a2 and b1-b2, and cross-sectional views taken along lines a3-a4 and b3-b4 of transistor TA2 , and cross-sectional views along the lines a5-a6 and b5-b6 of the transistor TB1 are shown. Fig. 28(A) shows the cross-sectional structure of these transistors in the channel length direction, and Fig. 28(B) shows the cross-sectional structure of these transistors in the channel width direction.
도 28의 (A) 및 도 28의 (B)에 도시된 바와 같이, 트랜지스터(TA1), 트랜지스터(TA2), 및 트랜지스터(TB1)는, 동일 절연 표면 위에 집적되고, 이들의 트랜지스터는 동일한 제작 공정으로 제작할 수 있다. 또한, 여기서는. 디바이스 구조의 명료화를 위하여, 각 트랜지스터의 게이트(G), 소스(S), 및 드레인(D)에 전위나 전원을 공급하기 위한 배선과의 전기적인 접속은 생략한다.28(A) and 28(B), the transistors TA1, TA2, and TB1 are integrated on the same insulating surface, and these transistors are manufactured in the same manufacturing process. can be made with Also, here. For clarity of the device structure, electrical connections with wires for supplying potential or power to the gate (G), source (S), and drain (D) of each transistor are omitted.
트랜지스터(TA1)(도 27의 (A)), 트랜지스터(TA2)(도 27의 (B))는, 게이트(G)와 백 게이트(BG)를 갖는 트랜지스터이다. 게이트(G) 및 백 게이트(BG)는, 어느 한쪽이 제 1 게이트에 상당하고, 다른 쪽이 제 2 게이트에 상당한다. 트랜지스터(TA1) 및 트랜지스터(TA2)는 백 게이트를 게이트에 접속한 구조로 한다. 트랜지스터(TB1)(도 27의 (C))는, 백 게이트(BG)를 갖지 않는 트랜지스터이다. 도 28에 도시된 바와 같이, 이들의 트랜지스터(TA1), 트랜지스터(TA2), 및 트랜지스터(TB1)는, 기판(30)에 형성되어 있다. 이하에서, 도 27, 도 28을 참조하여 이들의 트랜지스터의 구성을 설명한다.The transistor TA1 (FIG. 27(A)) and the transistor TA2 (FIG. 27(B)) are transistors having a gate G and a back gate BG. One of the gate G and the back gate BG corresponds to the first gate, and the other corresponds to the second gate. The transistors TA1 and TA2 have a structure in which a back gate is connected to a gate. The transistor TB1 ((C) in FIG. 27 ) is a transistor having no back gate BG. As shown in FIG. 28 , these transistors TA1 , transistor TA2 , and transistor TB1 are formed on a
<트랜지스터(TA1)><Transistor (TA1)>
트랜지스터(TA1)는, 게이트 전극(GE1), 소스 전극(SE1), 드레인 전극(DE1), 백 게이트 전극(BGE1), 및 산화물 반도체막(OS1)을 갖는다.The transistor TA1 has a gate electrode GE1, a source electrode SE1, a drain electrode DE1, a back gate electrode BGE1, and an oxide semiconductor film OS1.
이하의 설명에서, 트랜지스터(TA1)를 TA1이라고 부르는 경우, 백 게이트를 BG라고 부르는 경우, 산화물 반도체막(OS1)을 OS1이나 막(OS1)이라고 부르는 경우 등, 소자나 소자의 구성 요소를 생략하여 부르는 경우가 있다. 또한, 신호, 전위, 회로 등에 대해서도 마찬가지로 생략하는 경우가 있다.In the following description, elements and element components are omitted, such as when the transistor TA1 is referred to as TA1, when the back gate is referred to as BG, and when the oxide semiconductor film OS1 is referred to as OS1 or film OS1. sometimes call Also, signals, potentials, circuits, and the like may be similarly omitted.
또한, 본 실시형태에서는, OS 트랜지스터의 채널 길이는 소스 전극과 드레인 전극 사이의 거리로 한다. 또한, OS 트랜지스터의 채널 폭은 산화물 반도체막과 게이트 전극이 중첩되는 영역에서의 소스 전극 또는 드레인 전극의 폭으로 한다. 트랜지스터(TA1)의 채널 길이는 La1이고, 채널 폭은 Wa1이다.In this embodiment, the channel length of the OS transistor is the distance between the source electrode and the drain electrode. The channel width of the OS transistor is the width of the source electrode or drain electrode in the region where the oxide semiconductor film and the gate electrode overlap. The channel length of the transistor TA1 is La1 and the channel width is Wa1.
막(OS1)은, 절연막(34)을 개재하여 전극(GE1)과 중첩한다. 막(OS1)의 상면 및 측면에 접촉하여 한 쌍의 전극((SE1) 및 (DE1))이 형성되어 있다. 도 27의 (A)에 도시된 바와 같이, 막(OS1)은, 한 쌍의 전극((SE1) 및 (DE1)), 전극(GE1)과 중첩하지 않는 부분을 갖는다. 막(OS1)은, 채널 길이 방향의 길이가 채널 길이(La1)보다 길고, 채널 폭 방향의 길이가 채널 폭(Wa1)보다 길다.The film OS1 overlaps the electrode GE1 with the insulating
막(OS1), 전극(GE1), 전극(SE1), 및 전극(DE1)을 덮도록 절연막(35)이 형성되어 있다. 절연막(35) 위에 전극(BGE1)이 형성되어 있다. 전극(BGE1)은, 막(OS1) 및 전극(GE1)과 중첩하도록 제공되어 있다. 여기서는, 일례로서, 전극(GE1)과 같은 형상으로, 같은 위치에 배치되도록 전극(BGE1)을 제공한다. 전극(BGE1)은, 절연막(34), 절연막(35), 및 절연막(36)을 관통하는 개구(CG1)에서, 전극(GE1)에 접촉한다. 이 구조에 의하여, 트랜지스터(TA1)의 게이트와 백 게이트가 전기적으로 접속된다.An insulating
백 게이트 전극(BGE1)을 게이트 전극(GE1)에 접속함으로써 트랜지스터(TA1)의 온 전류를 증가시킬 수 있다. 백 게이트(BGE1)를 제공함으로써 트랜지스터(TA1)의 강도를 향상시킬 수 있다. 기판(30)의 굴곡 등의 변형에 대하여, 전극(BGE1)이 보강 부재가 되어 트랜지스터(TA1)가 파손되기 어렵게 할 수 있다.By connecting the back gate electrode BGE1 to the gate electrode GE1, the on current of the transistor TA1 can be increased. The strength of the transistor TA1 can be improved by providing the back gate BGE1. In response to deformation such as bending of the
채널 형성 영역이 포함되는 막(OS1)은 복수층 구조이고, 여기서는, 일례로서 3개의 산화물 반도체막(31), 산화물 반도체막(32), 산화물 반도체막(33)으로 이루어지는 3층 구조로 한다. 막(OS1)을 구성하는 산화물 반도체막은, 적어도 하나의 같은 금속 원소를 포함하는 금속 산화물막인 것이 바람직하고, In을 포함하는 것이 특히 바람직하다. 트랜지스터의 반도체막을 구성할 수 있는 In이 포함되는 금속 산화물로서는, In-Ga 산화물막, In-M-Zn 산화물막(M은 Al, Ga, Y, Zr, La, Ce, 또는 Nd)이 대표적이다. 또한, 이와 같은 금속 산화물막에 다른 원소나 재료가 첨가된 막을 사용할 수도 있다.The film OS1 including the channel formation region has a multi-layer structure. Here, as an example, a three-layer structure consisting of three
『32』는 트랜지스터(TA1)의 채널 형성 영역을 구성하는 막이다. 또한, 『33』은 후술하는 트랜지스터(TA2) 및 트랜지스터(TB1)의 채널 형성 영역을 구성하는 막이기도 하다. 그러므로, 트랜지스터(TA2) 및 트랜지스터(TB1)에 요구되는 전기적 특성(예를 들어, 전계 효과 이동도, 문턱 전압 등)에 따라 적절한 조성을 갖는 산화물 반도체막을 사용하면 좋다. 예를 들어, 『33』에 채널이 형성되도록 산화물 반도체막(31-32)의 주성분인 금속 원소의 조성을 조절하는 것이 바람직하다."32" is a film constituting a channel formation region of the transistor TA1. Also, "33" is also a film constituting a channel formation region of a transistor TA2 and a transistor TB1 described later. Therefore, an oxide semiconductor film having an appropriate composition according to the electrical characteristics (eg, field effect mobility, threshold voltage, etc.) required for the transistors TA2 and TB1 may be used. For example, it is preferable to adjust the composition of a metal element, which is a main component of the
트랜지스터(TA1)에서, 『32』에 채널이 형성되도록 함으로써 채널 형성 영역이 절연막(34), 절연막(35)에 접촉하지 않도록 할 수 있다. 또한, 산화물 반도체막(31-32)을 적어도 하나의 같은 금속 원소가 포함되는 금속 산화물막으로 함으로써 『32』와 『31』의 계면, 및『32』와 『33』의 계면에서, 계면 산란을 발생하기 어렵게 할 수 있다. 이로써, 트랜지스터(TA1)의 전계 효과 이동도를 트랜지스터(TA2)나 트랜지스터(TB1)보다 높게 할 수 있고, 온 상태에서의 드레인 전류(온 전류)를 증가시킬 수 있다.In the transistor TA1, by forming a channel in "32", it is possible to prevent the channel formation region from contacting the insulating
(트랜지스터(TA2))(transistor (TA2))
트랜지스터(TA2)는, 게이트 전극(GE2), 소스 전극(SE2), 드레인 전극(DE2), 백 게이트 전극(BGE2), 및 산화물 반도체막(OS2)을 갖는다. 전극(BGE2)은, 절연막(34)~절연막(36)을 관통하는 개구(CG2)에서 전극(GE2)에 접촉한다. 트랜지스터(TA2)는 트랜지스터(TA1)의 변형예이며, 막(OS2)이 산화물 반도체막(33)으로 이루어지는 단층 구조인 점에서 트랜지스터(TA1)와 다르고, 그 외에 대해서는 트랜지스터(TA1)와 마찬가지이다. 여기서는, 트랜지스터(TA2)의 채널 길이(La2) 및 채널 폭(Wa2)은, 트랜지스터(TA1)의 채널 길이(La1) 및 채널 폭(Wa1)과 같게 되도록 한다.The transistor TA2 has a gate electrode GE2, a source electrode SE2, a drain electrode DE2, a back gate electrode BGE2, and an oxide semiconductor film OS2. The electrode BGE2 contacts the electrode GE2 at an opening CG2 penetrating the insulating
(트랜지스터(TB1))(transistor (TB1))
트랜지스터(TB1)는, 게이트 전극(GE3), 소스 전극(SE3), 드레인 전극(DE3), 및 산화물 반도체막(OS3)을 갖는다. 트랜지스터(TB1)는 트랜지스터(TA2)의 변형예이다. 트랜지스터(TA2)와 마찬가지로, 막(OS3)은 산화물 반도체막(33)으로 이루어지는 단층 구조이다. 트랜지스터(TA2)와는 백 게이트 전극을 갖지 않는 점에서 다르다. 또한, 막(OS3), 전극(GE3), 전극(SE3), 및 전극(DE3)의 레이아웃이 다르다. 도 27의 (C)에 도시된 바와 같이, 막(OS3)에서 전극(GE3)과 중첩하지 않는 영역은, 전극(SE3) 또는 전극(DE3)의 어느 한쪽과 중첩한다. 그러므로, 트랜지스터(TB1)의 채널 폭(Wb1)은 막(OS3)의 폭으로 결정된다. 채널 길이(Lb1)는, 트랜지스터(TA2)와 마찬가지로, 전극(SE3)과 전극(DE3) 사이의 거리로 결정되고, 여기서는 트랜지스터(TA2)의 채널 길이(La2)보다 길게 한다.Transistor TB1 has a gate electrode GE3, a source electrode SE3, a drain electrode DE3, and an oxide semiconductor film OS3. Transistor TB1 is a modified example of transistor TA2. Like the transistor TA2, the film OS3 has a single-layer structure made of the
[절연막][Insulation film]
절연막(34), 절연막(35), 및 절연막(36)은, 기판(30)에서 트랜지스터(TA1), 트랜지스터(TA2), 및 트랜지스터(TB1)가 형성되는 영역 전체에 형성되는 막이다. 절연막(34), 절연막(35), 및 절연막(36)은, 단층 또는 복수층의 절연막으로 형성된다. 절연막(34)은, 트랜지스터(TA1), 트랜지스터(TA2), 및 트랜지스터(TB1)의 게이트 절연막을 구성하는 막이다. 또한, 절연막(35) 및 절연막(36)은, 트랜지스터(TA1), 트랜지스터(TA2), 및 트랜지스터(TB1)의 백 채널 측의 게이트 절연막을 구성하는 막이다. 또한, 최상면의 절연막(36)은, 기판(30)에 형성되는 트랜지스터의 보호막으로서 기능하는 재료로 형성하는 것이 바람직하다. 절연막(36)은 적절히 제공하면 좋다. 3번째 층의 전극(BGE1)과, 2번째 층의 전극(SE1) 및 전극(DE1)을 절연하기 위하여, 이들의 사이에 적어도 1층의 절연막이 존재하면 좋다.The insulating
절연막(34)~절연막(36)은 단층의 절연막으로 형성할 수 있고, 또는 2층 이상의 다층의 절연막으로 형성할 수 있다. 이들의 절연막(34)~절연막(36)을 구성하는 절연막으로서는, 산화 알루미늄, 산화 마그네슘, 산화 실리콘, 산화질화 실리콘, 질화산화 실리콘, 질화 실리콘, 산화 갈륨, 산화 게르마늄, 산화 이트륨, 산화 지르코늄, 산화 란탄, 산화 네오디뮴, 산화 하프늄, 및 산화 탄탈럼 등으로 이루어지는 막을 들 수 있다. 또한, 이들의 절연막은, 스퍼터링법, CVD법, MBE법, ALD법, 또는 PLD법을 사용하여 형성할 수 있다.The insulating
[산화물 반도체막][Oxide Semiconductor Film]
여기서는, OS 트랜지스터의 반도체막을 구성하는 산화물 반도체막에 대하여 설명한다. 막(OS1)과 같이 반도체막을 다층 구조로 하는 경우, 이들을 구성하는 산화물 반도체막은, 적어도 하나의 같은 금속 원소를 포함하는 금속 산화물막인 것이 바람직하고, In을 포함하는 것이 바람직하다.Here, the oxide semiconductor film constituting the semiconductor film of the OS transistor will be described. When the semiconductor film has a multilayer structure like the film OS1, the oxide semiconductor film constituting them is preferably a metal oxide film containing at least one of the same metal elements, and preferably contains In.
예를 들어, 『31』이 In-Ga 산화물막인 경우, In의 원자수비를 Ga의 원자수비보다 작게 한다. In-M-Zn 산화물막(M은, Al, Ga, Y, Zr, La, Ce, 또는 Nd)의 경우, In의 원자수비를 M의 원자수비보다 작게 한다. 이 경우, Zn의 원자수비가 가장 크게 되도록 할 수 있다.For example, when "31" is an In-Ga oxide film, the atomic number ratio of In is made smaller than the atomic number ratio of Ga. In the case of an In—M—Zn oxide film (M is Al, Ga, Y, Zr, La, Ce, or Nd), the atomic number ratio of In is made smaller than the atomic number ratio of M. In this case, the atomic number ratio of Zn can be made the largest.
예를 들어, 『32』가 In-Ga 산화물막인 경우, In의 원자수비를 Ga의 원자수비보다 크게 한다. In-M-Zn 산화물막의 경우, In의 원자수비를 M의 원자수비보다 크게 한다. In-M-Zn 산화물막에서는, In의 원자수비가 M 및 Zn의 원자수비보다 크게 하는 것이 바람직하다.For example, when "32" is an In-Ga oxide film, the atomic number ratio of In is made larger than the atomic number ratio of Ga. In the case of an In-M-Zn oxide film, the atomic number ratio of In is made larger than the atomic number ratio of M. In the In-M-Zn oxide film, it is preferable that the atomic ratio of In is larger than that of M and Zn.
예를 들어, 『33』이 In-Ga 산화물막인 경우, In의 원자수비를 Ga의 원자수비와 동일하게 하거나, 또는 Ga의 원자수비보다 작게 한다. In-M-Zn 산화물막의 경우, In의 원자수비를 M의 원자수비와 동일하게 한다. 이 경우, Zn의 원자수비를 In 및 M보다 크게 할 수 있다. 여기서는, 『33』은 후술하는 트랜지스터(TA2) 및 트랜지스터(TB1)의 채널 형성 영역을 구성하는 막이기도 하다.For example, when "33" is an In-Ga oxide film, the atomic number ratio of In is made equal to the atomic number ratio of Ga or smaller than the atomic number ratio of Ga. In the case of an In-M-Zn oxide film, the atomic number ratio of In is made equal to the atomic number ratio of M. In this case, the atomic number ratio of Zn can be made larger than that of In and M. Here, "33" is also a film constituting a channel formation region of a transistor TA2 and a transistor TB1 described later.
산화물 반도체막(31)~산화물 반도체막(33)의 원자수비는, 스퍼터링법으로 성막하는 경우는, 타깃의 구성 재료의 원자수비 등에 의하여 조절할 수 있다. 또한, CVD법으로 성막하는 경우는, 원료 가스의 유량비 등에 의하여 조절할 수 있다. 이하에서, 산화물 반도체막(31)~산화물 반도체막(33)으로서, 스퍼터링법으로 In-M-Zn 산화물막이 형성되는 경우를 예로 들어, 성막에 사용되는 타깃에 대하여 설명한다. 이들의 막을 형성하기 위하여, In-M-Zn 산화물로 이루어지는 타깃을 사용한다.The atomic number ratio of the
『31』의 타깃의 금속 원소의 원자수비를 In:M:Zn=x1:y1:z1로 하면, x1/y1은 1/6 이상 1 미만인 것이 바람직하다. 또한, z1/y1은 1/3 이상 6 이하인 것이 바람직하고, 1 이상 6 이하인 것이 더 바람직하다.When the atomic number ratio of the metal elements of the target of "31" is In:M:Zn=x1:y1:z1, x1/y1 is preferably 1/6 or more and less than 1. Moreover, z1/y1 is preferably 1/3 or more and 6 or less, and more preferably 1 or more and 6 or less.
타깃의 금속 원소의 원자수비의 대표적인 예로서는, In:M:Zn=1:3:2, In:M:Zn=1:3:4, In:M:Zn=1:3:6, In:M:Zn=1:3:8, In:M:Zn=1:4:4, In:M:Zn=1:4:5, In:M:Zn=1:4:6, In:M:Zn=1:4:7, In:M:Zn=1:4:8, In:M:Zn=1:5:5, In:M:Zn=1:5:6, In:M:Zn=1:5:7, In:M:Zn=1:5:8, In:M:Zn=1:6:8 등을 들 수 있다.Representative examples of the atomic number ratio of the metal element of the target include In:M:Zn = 1:3:2, In:M:Zn = 1:3:4, In:M:Zn = 1:3:6, and In:M :Zn=1:3:8, In:M:Zn=1:4:4, In:M:Zn=1:4:5, In:M:Zn=1:4:6, In:M:Zn =1:4:7, In:M:Zn=1:4:8, In:M:Zn=1:5:5, In:M:Zn=1:5:6, In:M:Zn=1 :5:7, In:M:Zn = 1:5:8, In:M:Zn = 1:6:8, and the like.
『32』의 타깃의 금속 원소의 원자수비를 In:M:Zn=x2:y2:z2로 하면, x2/y2는 1보다 크고 6 이하인 것이 바람직하다. 또한, z2/y2는 1보다 크고 6 이하인 것이 바람직하다. 타깃의 금속 원소의 원자수비의 대표적인 예로서는, In:M:Zn=2:1:1.5, In:M:Zn=2:1:2.3, In:M:Zn=2:1:3, In:M:Zn=3:1:2, In:M:Zn=3:1:3, In:M:Zn=3:1:4 등을 들 수 있다.When the atomic number ratio of the metal elements of the target of "32" is In:M:Zn=x2:y2:z2, x2/y2 is preferably greater than 1 and equal to or less than 6. Also, z2/y2 is preferably greater than 1 and equal to or less than 6. Representative examples of the atomic number ratio of the metal element of the target include In:M:Zn = 2:1:1.5, In:M:Zn = 2:1:2.3, In:M:Zn = 2:1:3, In:M :Zn=3:1:2, In:M:Zn=3:1:3, In:M:Zn=3:1:4, etc. are mentioned.
『33』의 타깃의 금속 원소의 원자수비를 In:M:Zn=x3:y3:z3으로 하면, x3/y3은 1/6 이상 1 이하인 것이 바람직하다. 또한, z3/y3은 1/3 이상 6 이하인 것이 바람직하고, 1 이상 6 이하인 것이 더 바람직하다. 타깃의 금속 원소의 원자수비의 대표적인 예로서는, In:M:Zn=1:1:1, In:M:Zn=1:1:1.2, In:M:Zn=1:3:2, In:M:Zn=1:3:4, In:M:Zn=1:3:6, In:M:Zn=1:3:8, In:M:Zn=1:4:4, In:M:Zn=1:4:5, In:M:Zn=1:4:6, In:M:Zn=1:4:7, In:M:Zn=1:4:8, In:M:Zn=1:5:5, In:M:Zn=1:5:6, In:M:Zn=1:5:7, In:M:Zn=1:5:8, In:M:Zn=1:6:8 등을 들 수 있다.When the atomic number ratio of the metal elements of the target of "33" is In:M:Zn=x3:y3:z3, x3/y3 is preferably 1/6 or more and 1 or less. Moreover, z3/y3 is preferably 1/3 or more and 6 or less, more preferably 1 or more and 6 or less. Representative examples of the atomic number ratio of the metal element of the target include In:M:Zn = 1:1:1, In:M:Zn = 1:1:1.2, In:M:Zn = 1:3:2, In:M :Zn=1:3:4, In:M:Zn=1:3:6, In:M:Zn=1:3:8, In:M:Zn=1:4:4, In:M:Zn =1:4:5, In:M:Zn=1:4:6, In:M:Zn=1:4:7, In:M:Zn=1:4:8, In:M:Zn=1 :5:5, In:M:Zn=1:5:6, In:M:Zn=1:5:7, In:M:Zn=1:5:8, In:M:Zn=1:6 :8 etc. are mentioned.
In-M-Zn 산화물막의 성막용 타깃에서, 금속 원소의 원자수비를 In:M:Zn=x:y:z로 한 경우, 1≤z/y≤6으로 함으로써 In-M-Zn 산화물막으로서 CAAC-OS막이 형성되기 쉬워지기 때문에 바람직하다. 또한, CAAC-OS막에 대해서는 후술한다.In the target for forming an In-M-Zn oxide film, when the atomic ratio of metal elements is In:M:Zn=x:y:z, 1 ≤ z/y ≤ 6 is used to form an In-M-Zn oxide film. This is preferable because it facilitates the formation of a CAAC-OS film. In addition, the CAAC-OS film will be described later.
산화물 반도체막(31)~산화물 반도체막(33)으로서는, 캐리어 밀도가 낮은 산화물 반도체막을 사용한다. 예를 들어, 산화물 반도체막(31)~산화물 반도체막(33)으로서, 캐리어 밀도가 1×1017개/cm3 이하, 바람직하게는 1×1015개/cm3 이하, 더 바람직하게는 1×1013개/cm3 이하의 산화물 반도체막을 사용한다. 특히, 산화물 반도체막(31)~산화물 반도체막(33)으로서, 캐리어 밀도가 8×1011개/cm3 미만, 바람직하게는 1×1011개/cm3 미만, 더 바람직하게는 1×1010개/cm3 미만이고, 또한 1×10-9개/cm3 이상인 산화물 반도체막을 사용하는 것이 바람직하다.As the
산화물 반도체막(31)~산화물 반도체막(33)으로서, 불순물 농도가 낮으며, 결함 준위 밀도가 낮은 산화물 반도체막을 사용함으로써 더 우수한 전기적 특성을 갖는 트랜지스터를 제작할 수 있다. 여기서는, 불순물 농도가 낮으며, 결함 준위 밀도가 낮은 것(산소 결손이 적은 것)을 고순도 진성 또는 실질적으로 고순도 진성이라고 부른다. 고순도 진성 또는 실질적으로 고순도 진성인 산화물 반도체는 캐리어 발생원이 적기 때문에, 캐리어 밀도를 낮게 할 수 있는 경우가 있다. 따라서, 상기 산화물 반도체막에 채널 영역이 형성되는 트랜지스터는 문턱 전압이 마이너스가 되는 전기적 특성(노멀리 온이라고도 함)이 되는 일이 적다. 또한, 고순도 진성 또는 실질적으로 고순도 진성인 산화물 반도체막은 결함 준위 밀도가 낮기 때문에, 트랩 준위 밀도도 낮게 되는 경우가 있다. 또한, 고순도 진성 또는 실질적으로 고순도 진성인 산화물 반도체막은 오프 전류가 현저하게 작으며, 채널 폭이 1×106μm이고, 채널 길이(L)가 10μm인 소자이어도, 소스 전극과 드레인 전극 사이의 전압(드레인 전압)이 1V에서 10V의 범위에서, 오프 전류가 반도체 파라미터 애널라이저의 측정 한계 이하, 즉 1×10-13A 이하라는 특성을 얻을 수 있다. 따라서, 상기 산화물 반도체막에 채널 영역이 형성되는 트랜지스터는 전기적 특성의 변동이 작으며, 신뢰성이 높은 트랜지스터가 된다. 불순물로서는, 수소, 질소, 알칼리 금속, 또는 알칼리 토금속 등을 들 수 있다.As the
산화물 반도체막에 포함되는 수소는, 금속 원자와 결합하는 산소와 반응하여 물이 되는 동시에, 산소가 이탈된 격자(또는 산소가 이탈된 부분)에 산소 결손이 형성된다. 상기 산소 결손에 수소가 들어감으로써 캐리어인 전자가 생성되는 경우가 있다. 또한, 수소의 일부가, 금속 원자와 결합하는 산소와 결합함으로써 캐리어인 전자가 생성되는 경우가 있다. 따라서, 수소가 포함되어 있는 산화물 반도체가 사용된 트랜지스터는 노멀리 온 특성이 되기 쉽다.Hydrogen contained in the oxide semiconductor film reacts with oxygen bonded to metal atoms to become water, and oxygen vacancies are formed in the lattice from which oxygen is released (or the portion from which oxygen is released). When hydrogen enters the oxygen vacancies, electrons serving as carriers may be generated. In some cases, electrons serving as carriers are generated when a part of hydrogen is bonded to oxygen bonded to a metal atom. Therefore, a transistor using an oxide semiconductor containing hydrogen tends to have a normally-on characteristic.
이 때문에, 산화물 반도체막(31)~산화물 반도체막(33)은, 산소 결손과 함께, 수소가 가능한 한 저감되어 있는 것이 바람직하다. 구체적으로는, 산화물 반도체막(31)~산화물 반도체막(33)에서, 2차 이온 질량 분석법(SIMS: Secondary Ion Mass Spectrometry)에 의하여 얻어지는 수소 농도를, 5×1019atoms/cm3 이하, 더 바람직하게는 1×1019atoms/cm3 이하, 더 바람직하게는 5×1018atoms/cm3 미만, 더 바람직하게는 1×1018atoms/cm3 이하, 더 바람직하게는 5×1017atoms/cm3 이하, 더 바람직하게는 1×1016atoms/cm3 이하로 한다.For this reason, it is preferable that the
산화물 반도체막(31)~산화물 반도체막(33)에 제 14족 원소의 하나인 실리콘이나 탄소가 포함되면, 막 중의 산소 결손이 증가되어 이들의 막이 n형화된다. 이 때문에, 산화물 반도체막(31)~산화물 반도체막(33)에서의 실리콘이나 탄소의 농도(2차 이온 질량 분석법에 의하여 얻어지는 농도)를, 2×1018atoms/cm3 이하, 바람직하게는 2×1017atoms/cm3 이하로 한다.When silicon or carbon, which is one of the
또한, 산화물 반도체막(31)~산화물 반도체막(33)에서, 2차 이온 질량 분석법에 의하여 얻어지는 알칼리 금속 또는 알칼리 토금속의 농도를, 1×1018atoms/cm3 이하, 바람직하게는 2×1016atoms/cm3 이하로 한다. 알칼리 금속 및 알칼리 토금속은 산화물 반도체와 결합하면 캐리어를 생성하는 경우가 있고, 트랜지스터의 오프 전류가 증대되는 경우가 있다. 이 때문에, 산화물 반도체막(31)~산화물 반도체막(33)의 알칼리 금속 또는 알칼리 토금속의 농도를 저감하는 것이 바람직하다.In addition, the concentration of alkali metal or alkaline earth metal obtained by secondary ion mass spectrometry in the
산화물 반도체막(31)~산화물 반도체막(33)에 질소가 포함되어 있으면, 캐리어인 전자가 생겨, 캐리어 밀도가 증가되기 때문에, n형화되기 쉽다. 그러므로, 질소가 포함되어 있는 산화물 반도체가 사용된 트랜지스터는 노멀리 온 특성이 되기 쉽기 때문에, 산화물 반도체막(31)~산화물 반도체막(33)의 질소 함유량이 가능한 한 저감되는 것이 바람직하다. 예를 들어, 2차 이온 질량 분석법에 의하여 얻어지는 질소 농도를 5×1018atoms/cm3 이하로 하는 것이 바람직하다.When nitrogen is contained in the
이상에서, 산화물 반도체막(31)~산화물 반도체막(33)에 대하여 설명하였지만, 이들에 한정되지 않고, 필요로 하는 트랜지스터의 반도체 특성 및 전기적 특성(전계 효과 이동도, 문턱 전압 등)에 따라 적절한 조성을 갖는 산화물 반도체막을 사용하면 좋다. 또한, 필요로 하는 트랜지스터의 반도체 특성 및 전기적 특성을 얻기 위하여, 산화물 반도체막(31)~산화물 반도체막(33)의 캐리어 밀도나 불순물 농도, 결함 밀도, 금속 원소와 산소의 원자수비, 원자간 거리, 밀도 등을 적절한 것으로 하는 것이 바람직하다.In the above, the
트랜지스터(TA1)는 Ga 또는 M(M은 Al, Ga, Y, Zr, La, Ce, 또는 Nd)의 원자수비보다 In의 원자수비가 큰 산화물 반도체막(32)에 채널이 형성되기 때문에, 전계 효과 이동도를 높게 할 수 있다. 대표적으로는, 그 전계 효과 이동도는 10cm2/Vs보다 크고 60cm2/Vs 미만, 바람직하게는 15cm2/Vs 이상 50cm2/Vs 미만이다. 그러므로, 트랜지스터(TA1)는 액티브 매트릭스형 표시 장치의 회로에 고속 동작이 요구되는 구동 회로를 사용하는 것이 적합하다.In the transistor TA1, since the channel is formed in the
또한, 트랜지스터(TA1)는 차광된 영역에 제공하는 것이 바람직하다. 또한, 높은 전계 효과 이동도를 갖는 트랜지스터(TA1)를 구동 회로에 제공함으로써 구동 주파수를 높게 할 수 있기 때문에, 더 해상도가 높은 표시 장치를 실현할 수 있다.Also, the transistor TA1 is preferably provided in a shaded region. In addition, since the driving frequency can be increased by providing the transistor TA1 having high field effect mobility in the driving circuit, a display device with higher resolution can be realized.
채널 형성 영역이 산화물 반도체막(33)으로 형성되는 트랜지스터(TA2) 및 트랜지스터(TB1)는 트랜지스터(TA1)보다 전계 효과 이동도가 낮고, 그 크기는 3cm2/Vs 이상 10cm2/Vs 이하 정도이다. 트랜지스터(TA2) 및 트랜지스터(TB1)는 산화물 반도체막(32)을 갖지 않기 때문에, 트랜지스터(TA1)보다 광에 의하여 열화되기 어려우며, 광 조사에 의한 오프 전류의 증대량이 적다. 그러므로, 채널 형성 영역이 산화물 반도체막(33)에 형성되는 트랜지스터(TA2) 및 트랜지스터(TB1)는 광이 조사되는 화소부에 적합하다.The transistors TA2 and TB1 in which the channel formation region is formed of the
트랜지스터(TA1)는, 산화물 반도체막(32)을 갖지 않는 트랜지스터(TA2)와 비교하여 광이 조사되면 오프 상태에서의 전류가 증대되기 쉽다. 이것은 트랜지스터(TA1)가 충분히 차광할 수 없는 화소부보다 광의 영향이 적은 주변 구동 회로에 적합한 이유의 하나이다. 또한, 물론, 트랜지스터(TA2) 및 트랜지스터(TB1)와 같은 구성의 트랜지스터도 구동 회로에 제공할 수 있다.Compared with the transistor TA2 without the
이상에서, 트랜지스터(TA1), 트랜지스터(TA2), 트랜지스터(TB1), 및 산화물 반도체막(31)~산화물 반도체막(33)에 대하여 설명하였지만, 이들에 한정되지 않고, 필요로 하는 트랜지스터의 반도체 특성 및 전기적 특성에 따라, 트랜지스터의 구성을 변경하면 좋다. 예를 들어, 백 게이트 전극의 유무, 산화물 반도체막의 적층 구조, 산화물 반도체막, 게이트 전극, 소스 전극, 및 드레인 전극의 형상이나 배치 등을 적절히 변경할 수 있다.In the above, the transistor TA1, the transistor TA2, the transistor TB1, and the
(산화물 반도체의 구조)(structure of oxide semiconductor)
다음에, 산화물 반도체의 구조에 대하여 설명한다.Next, the structure of an oxide semiconductor will be described.
또한 본 명세서에서, '평행'이란, 2개의 직선이 -10° 이상 10° 이하의 각도로 배치되어 있는 상태를 말한다. 따라서, -5° 이상 5° 이하의 경우도 그 범주에 포함된다. 또한, '실질적으로 평행'이란, 2개의 직선이 -30° 이상 30° 이하의 각도로 배치되어 있는 상태를 말한다. 또한, '수직'이란, 2개의 직선이 80° 이상 100° 이하의 각도로 배치되어 있는 상태를 말한다. 따라서, 85° 이상 95° 이하의 경우도 그 범주에 포함된다. 또한, '실질적으로 수직'이란, 2개의 직선이 60° 이상 120° 이하의 각도로 배치되어 있는 상태를 말한다.Also, in this specification, 'parallel' refers to a state in which two straight lines are arranged at an angle of -10° or more and 10° or less. Therefore, the case of -5° or more and 5° or less is also included in that category. Also, 'substantially parallel' refers to a state in which two straight lines are arranged at an angle of -30° or more and 30° or less. Also, 'perpendicular' refers to a state in which two straight lines are arranged at an angle of 80° or more and 100° or less. Therefore, the case of 85° or more and 95° or less is also included in that category. Also, 'substantially perpendicular' refers to a state in which two straight lines are arranged at an angle of 60° or more and 120° or less.
또한, 본 명세서에서, 삼방정 및 능면체정(rhombohedral crystal system)은 육방정계에 포함된다.Also, in this specification, trigonal and rhombohedral crystal systems are included in the hexagonal system.
산화물 반도체막은 비단결정 산화물 반도체막과 단결정 산화물 반도체막으로 나뉜다. 또는 산화물 반도체는, 예를 들어, 결정성 산화물 반도체와 비정질 산화물 반도체로 나뉜다.The oxide semiconductor film is divided into a non-single-crystal oxide semiconductor film and a single-crystal oxide semiconductor film. Alternatively, oxide semiconductors are divided into, for example, crystalline oxide semiconductors and amorphous oxide semiconductors.
또한, 비단결정 산화물 반도체로서는, CAAC-OS(C-Axis Aligned Crystalline Oxide Semiconductor), 다결정 산화물 반도체, 미결정 산화물 반도체, 비정질 산화물 반도체 등을 들 수 있다. 또한, 결정성 산화물 반도체로서는, 단결정 산화물 반도체, CAAC-OS, 다결정 산화물 반도체, 미결정 산화물 반도체 등을 들 수 있다.Moreover, as a non-single-crystal oxide semiconductor, CAAC-OS (C-Axis Aligned Crystalline Oxide Semiconductor), a polycrystal oxide semiconductor, a microcrystal oxide semiconductor, an amorphous oxide semiconductor, etc. are mentioned. Moreover, as a crystalline oxide semiconductor, a single-crystal oxide semiconductor, CAAC-OS, a polycrystal oxide semiconductor, a microcrystal oxide semiconductor, etc. are mentioned.
우선, CAAC-OS막에 대하여 설명한다.First, the CAAC-OS film will be described.
CAAC-OS막은 c축 배향된 복수의 결정부를 포함하는 산화물 반도체막의 하나이다.The CAAC-OS film is one of oxide semiconductor films including a plurality of c-axis oriented crystal parts.
투과형 전자 현미경(TEM: Transmission Electron Microscope)에 의하여 CAAC-OS막의 명시야상 및 회절 패턴의 복합 해석상(고분해능 TEM상이라고도 함)을 관찰함으로써 복수의 결정부를 확인할 수 있다. 한편, 고분해능 TEM상을 관찰하여도 명확한 결정부끼리의 경계, 즉 결정 입계(그레인 바운더리(grain boundary)라고도 함)는 확인되지 않는다. 그러므로, CAAC-OS막은 결정 입계에 기인한 전자 이동도 저하가 일어나기 어렵다고 할 수 있다.A plurality of crystal parts can be confirmed by observing a bright field image and a complex analysis image of a diffraction pattern (also referred to as a high-resolution TEM image) of the CAAC-OS film with a transmission electron microscope (TEM). On the other hand, even when a high-resolution TEM image is observed, clear boundaries between crystal parts, that is, crystal grain boundaries (also referred to as grain boundaries) are not confirmed. Therefore, it can be said that the CAAC-OS film is less prone to decrease in electron mobility due to grain boundaries.
시료면에 실질적으로 평행한 방향으로부터, CAAC-OS막의 단면의 고분해능 TEM상을 관찰하면, 결정부에서 금속 원자가 층상으로 배열되어 있는 것을 확인할 수 있다. 금속 원자의 각층은 CAAC-OS막이 형성되는 면(피형성면이라고도 함) 또는 CAAC-OS막의 상면의 요철을 반영한 형상을 갖고, CAAC-OS막의 피형성면 또는 상면에 평행하게 배열한다.When a high-resolution TEM image of the cross section of the CAAC-OS film is observed from a direction substantially parallel to the sample surface, it can be confirmed that metal atoms are arranged in layers in the crystal part. Each layer of metal atoms has a shape reflecting the irregularities of the surface on which the CAAC-OS film is formed (also referred to as formation surface) or the upper surface of the CAAC-OS film, and is arranged parallel to the formation surface or upper surface of the CAAC-OS film.
한편, 시료면에 실질적으로 수직인 방향으로부터, CAAC-OS막의 평면의 고분해능 TEM상을 관찰하면, 결정부에서, 금속 원자가 삼각형 또는 육각형으로 배열되어 있는 것을 확인할 수 있다. 그러나, 다른 결정부들 사이에서 금속 원자의 배열에 규칙성이 보이지 않는다.On the other hand, when a planar high-resolution TEM image of the CAAC-OS film is observed from a direction substantially perpendicular to the sample surface, it can be confirmed that metal atoms are arranged in a triangular or hexagonal pattern in the crystal part. However, there is no regularity in the arrangement of metal atoms between different crystal parts.
CAAC-OS막에 대하여, X선 회절(XRD: X-Ray Diffraction) 장치를 사용하여 구조를 해석하면, 예를 들어, out-of-plane법에 의하여 InGaZnO4의 결정을 포함하는 CAAC-OS막의 구조 해석을 수행하면, 회절각(2θ)이 31° 근방일 때 피크가 나타나는 경우가 있다. 이 피크는 InGaZnO4의 결정의 (009)면에 귀속되기 때문에, CAAC-OS막의 결정이 c축 배향성을 갖고 c축이 CAAC-OS막의 피형성면 또는 상면에 실질적으로 수직인 방향으로 배향되어 있는 것을 확인할 수 있다.If the structure of the CAAC-OS film is analyzed using an X-ray diffraction (XRD) device, for example, the CAAC-OS film containing InGaZnO 4 crystals can be obtained by the out-of-plane method. When structural analysis is performed, a peak may appear when the diffraction angle (2θ) is around 31°. Since this peak belongs to the (009) plane of the crystal of InGaZnO 4 , the crystal of the CAAC-OS film has c-axis orientation and the c-axis is oriented in a direction substantially perpendicular to the formed surface or upper surface of the CAAC-OS film. can confirm that
또한, out-of-plane법에 의하여 InGaZnO4의 결정을 포함하는 CAAC-OS막의 구조 해석을 수행하면, 2θ가 31° 근방일 때 나타나는 피크에 더하여 2θ가 36° 근방일 때도 피크가 나타나는 경우가 있다. 2θ가 36° 근방일 때 나타나는 피크는 CAAC-OS막 중의 일부에, c축 배향성을 갖지 않는 결정이 포함되는 것을 나타낸다. CAAC-OS막은 2θ가 31° 근방일 때 피크가 나타나고 2θ가 36° 근방일 때 피크가 나타나지 않는 것이 바람직하다.In addition, when structural analysis of the CAAC-OS film containing InGaZnO 4 crystals is performed by the out-of-plane method, a peak appears when 2θ is around 36° in addition to the peak when 2θ is around 31°. there is. A peak appearing when 2θ is around 36° indicates that a part of the CAAC-OS film contains crystals having no c-axis orientation. It is preferable that the CAAC-OS film has a peak when 2θ is around 31° and no peak appears when 2θ is around 36°.
CAAC-OS막은 불순물 농도가 낮은 산화물 반도체막이다. 불순물은, 수소, 탄소, 실리콘, 전이 금속 원소 등의 산화물 반도체막의 주성분 이외의 원소이다. 특히, 실리콘 등의 산화물 반도체막을 구성하는 금속 원소보다 산소와의 결합력이 강한 원소는 산화물 반도체막으로부터 산소를 빼앗음으로써 산화물 반도체막의 원자 배열을 흐트러지게 하여 결정성을 저하시키는 요인이 된다. 또한, 철이나 니켈 등의 중금속, 아르곤, 이산화 탄소 등은 원자 반경(또는 분자 반경)이 크기 때문에, 산화물 반도체막 내부에 포함되면, 산화물 반도체막의 원자 배열을 흐트러지게 하여 결정성을 저하시키는 요인이 된다. 또한, 산화물 반도체막에 포함되는 불순물은 캐리어 트랩이나 캐리어 발생원이 되는 경우가 있다.The CAAC-OS film is an oxide semiconductor film with a low impurity concentration. The impurity is an element other than the main component of the oxide semiconductor film, such as hydrogen, carbon, silicon, or a transition metal element. In particular, an element having a stronger bonding force with oxygen than a metal element constituting the oxide semiconductor film, such as silicon, deprives oxygen from the oxide semiconductor film, thereby disturbing the atomic arrangement of the oxide semiconductor film and reducing crystallinity. In addition, since heavy metals such as iron and nickel, argon, and carbon dioxide have large atomic radii (or molecular radii), when included in the oxide semiconductor film, they disturb the atomic arrangement of the oxide semiconductor film and cause deterioration in crystallinity. do. Also, impurities contained in the oxide semiconductor film may serve as carrier traps or carrier generation sources.
또한, CAAC-OS막은 결함 준위 밀도가 낮은 산화물 반도체막이다. 예를 들어, 산화물 반도체막 중의 산소 결손은 캐리어 트랩이 되거나, 수소를 포획하는 것에 의하여 캐리어 발생원이 되는 경우가 있다.Also, the CAAC-OS film is an oxide semiconductor film with a low density of defect states. For example, oxygen vacancies in the oxide semiconductor film may act as carrier traps or serve as carrier generation sources by trapping hydrogen.
불순물 농도가 낮으며, 결함 준위 밀도가 낮은(산소 결손이 적은) 것을 고순도 진성 또는 실질적으로 고순도 진성이라고 부른다. 고순도 진성 또는 실질적으로 고순도 진성인 산화물 반도체막은, 캐리어 발생원이 적기 때문에, 캐리어 밀도를 낮게 할 수 있다. 따라서, 상기 산화물 반도체막이 사용된 트랜지스터는 문턱 전압이 마이너스가 되는 전기적 특성(노멀리 온이라고도 함)이 되는 경우가 적다. 또한, 고순도 진성 또는 실질적으로 고순도 진성인 산화물 반도체막은 캐리어 트랩이 적다. 그러므로, 상기 산화물 반도체막이 사용된 트랜지스터는 전기적 특성의 변동이 작으며, 신뢰성이 높은 트랜지스터가 된다. 또한, 산화물 반도체막의 캐리어 트랩에 포획된 전하는 방출될 때까지 걸리는 시간이 길어, 마치 고정 전하처럼 행동하는 경우가 있다. 따라서, 불순물 농도가 높으며, 결함 준위 밀도가 높은 산화물 반도체막이 사용된 트랜지스터는 전기적 특성이 불안정하게 되는 경우가 있다.A material having a low impurity concentration and a low density of defect states (fewer oxygen vacancies) is called highly purified intrinsic or substantially highly purified intrinsic. Since the highly purified intrinsic or substantially highly purified intrinsic oxide semiconductor film has few carrier generation sources, the carrier density can be reduced. Therefore, the transistor in which the oxide semiconductor film is used rarely has electrical characteristics (also referred to as normally-on) with a negative threshold voltage. Further, a highly purified intrinsic or substantially highly purified intrinsic oxide semiconductor film has few carrier traps. Therefore, the transistor in which the oxide semiconductor film is used has little variation in electrical characteristics and is a highly reliable transistor. Also, charges trapped in carrier traps of the oxide semiconductor film take a long time to be released, and behave like fixed charges in some cases. Therefore, a transistor using an oxide semiconductor film having a high impurity concentration and a high density of defect states may have unstable electrical characteristics.
또한, CAAC-OS막이 사용된 트랜지스터는 가시광이나 자외광의 조사에 기인한 전기적 특성 변동이 작다.Further, the transistor in which the CAAC-OS film is used has little change in electrical characteristics due to irradiation with visible light or ultraviolet light.
다음에, 미결정 산화물 반도체막에 대하여 설명한다.Next, the microcrystalline oxide semiconductor film will be described.
미결정 산화물 반도체막은 고분해능 TEM상에서 결정부를 확인할 수 있는 영역과 결정부가 명확히 확인되지 않는 영역을 갖는다. 미결정 산화물 반도체막에 포함되는 결정부의 크기는 1nm 이상 100nm 이하, 또는 1nm 이상 10nm 이하인 경우가 많다. 특히 1nm 이상 10nm 이하, 또는 1nm 이상 3nm 이하의 미결정인 나노 결정(nc: nanocrystal)을 포함하는 산화물 반도체막을 nc-OS(nanocrystalline Oxide Semiconductor)막이라고 부른다. 또한, nc-OS막은 예를 들어, 고분해능 TEM상에서는 결정 입계가 명확히 확인되지 않는 경우가 있다.The microcrystalline oxide semiconductor film has a region in which crystal parts can be confirmed on a high-resolution TEM image and a region in which crystal parts are not clearly identified. The size of the crystal part included in the microcrystalline oxide semiconductor film is often 1 nm or more and 100 nm or less, or 1 nm or more and 10 nm or less. In particular, an oxide semiconductor film including a microcrystalline nanocrystal (nc) of 1 nm or more and 10 nm or less, or 1 nm or more and 3 nm or less is called a nanocrystalline oxide semiconductor (nc-OS) film. In addition, in the nc-OS film, for example, grain boundaries may not be clearly confirmed on a high-resolution TEM image.
nc-OS막은 미소한 영역(예를 들어 1nm 이상 10nm 이하의 영역, 특히 1nm 이상 3nm 이하의 영역)에서 원자 배열에 주기성을 갖는다. 또한, nc-OS막은 다른 결정부들 사이에서 결정 방위에 규칙성이 보이지 않는다. 따라서, 막 전체에서 배향성이 보이지 않는다. 그러므로, 분석 방법에 따라서는 nc-OS막과 비정질 산화물 반도체막을 구별할 수 없는 경우가 있다. 예를 들어, 결정부보다 직경이 큰 X선이 사용되는 XRD 장치를 사용하여 out-of-plane법에 의하여 nc-OS막의 구조 해석을 수행하면, 결정면을 나타내는 피크가 검출되지 않는다. 또한, nc-OS막에 대하여 결정부보다 프로브 직경이 큰(예를 들어, 50nm 이상) 전자 빔이 사용되는 전자 회절(제한 시야 전자 회절이라고도 함)을 수행하면, 헤일로(halo) 패턴과 같은 회절 패턴이 관측된다. 한편, nc-OS막에 대하여 프로브 직경이 결정부의 크기와 가깝거나 결정부보다 작은 전자 빔을 사용하는 나노빔 전자 회절을 수행하면, 스폿이 관측된다. 또한, nc-OS막에 대하여 나노빔 전자 회절을 수행하면, 휘도가 높은 환상(고리 형상)의 영역이 관측되는 경우가 있다. 또한, nc-OS막에 대하여 나노빔 전자 회절을 수행하면, 고리 형상의 영역 내에 복수의 스폿이 관측되는 경우가 있다.The nc-OS film has periodicity in atomic arrangement in a minute region (for example, a region of 1 nm or more and 10 nm or less, particularly a region of 1 nm or more and 3 nm or less). Also, in the nc-OS film, there is no regularity in crystal orientation between different crystal parts. Therefore, orientation is not seen in the entire film. Therefore, depending on the analysis method, the nc-OS film and the amorphous oxide semiconductor film cannot be distinguished in some cases. For example, when structural analysis of the nc-OS film is performed by the out-of-plane method using an XRD device that uses X-rays having a diameter larger than that of the crystal part, no peak representing the crystal plane is detected. In addition, when electron diffraction (also called limited-field electron diffraction) is performed on the nc-OS film in which an electron beam having a probe diameter larger than that of the crystal part (eg, 50 nm or more) is used, diffraction like a halo pattern is obtained. A pattern is observed. On the other hand, when nanobeam electron diffraction is performed on the nc-OS film using an electron beam whose probe diameter is close to or smaller than the size of the crystal part, a spot is observed. Also, when nanobeam electron diffraction is performed on the nc-OS film, an annular (ring-shaped) region with high luminance may be observed in some cases. Further, when nanobeam electron diffraction is performed on the nc-OS film, a plurality of spots are observed in a ring-shaped region in some cases.
nc-OS막은 비정질 산화물 반도체막보다 규칙성이 높은 산화물 반도체막이다. 따라서, nc-OS막은 비정질 산화물 반도체막보다 결함 준위 밀도가 낮다. 다만, nc-OS막은 다른 결정부들 사이에서 결정 방위에 규칙성이 보이지 않는다. 그러므로, nc-OS막은 CAAC-OS막과 비교하여 결함 준위 밀도가 높다.The nc-OS film is an oxide semiconductor film with higher regularity than an amorphous oxide semiconductor film. Therefore, the nc-OS film has a lower density of defect states than the amorphous oxide semiconductor film. However, in the nc-OS film, there is no regularity in crystal orientation between different crystal parts. Therefore, the nc-OS film has a higher density of defect states than the CAAC-OS film.
다음에, 비정질 산화물 반도체막에 대하여 설명한다.Next, an amorphous oxide semiconductor film will be described.
비정질 산화물 반도체막은 막 중에서의 원자 배열이 불규칙하며 결정부를 포함하지 않는 산화물 반도체막이다. 석영과 같은 무정형 상태를 갖는 산화물 반도체막이 그 일례이다.An amorphous oxide semiconductor film is an oxide semiconductor film in which the arrangement of atoms in the film is irregular and does not contain crystal parts. An example is an oxide semiconductor film having an amorphous state such as quartz.
비정질 산화물 반도체막은 고분해능 TEM상에서 결정부가 확인되지 않는다.In the amorphous oxide semiconductor film, crystal parts are not confirmed on a high-resolution TEM image.
XRD 장치를 사용하여 out-of-plane법에 의하여 비정질 산화물 반도체막의 구조 해석을 수행하면, 결정면을 나타내는 피크가 검출되지 않는다. 또한, 비정질 산화물 반도체막에 대하여 전자 회절을 수행하면, 헤일로 패턴이 관측된다. 또한, 비정질 산화물 반도체막에 대하여 나노빔 전자 회절을 수행하면, 스폿이 관측되지 않고, 헤일로 패턴이 관측된다.When structural analysis of the amorphous oxide semiconductor film is performed by the out-of-plane method using an XRD device, no peak indicating a crystal plane is detected. Further, when electron diffraction is performed on the amorphous oxide semiconductor film, a halo pattern is observed. In addition, when nanobeam electron diffraction is performed on the amorphous oxide semiconductor film, no spot is observed, but a halo pattern is observed.
또한, 산화물 반도체막은 nc-OS막과 비정질 산화물 반도체막의 사이의 물성을 나타내는 구조를 갖는 경우가 있다. 이와 같은 구조를 갖는 산화물 반도체막을 특히 a-like OS(amorphous-like Oxide Semiconductor)막이라고 부른다.In addition, the oxide semiconductor film may have a structure exhibiting physical properties between the nc-OS film and the amorphous oxide semiconductor film. An oxide semiconductor film having such a structure is particularly referred to as an a-like OS (amorphous-like oxide semiconductor) film.
a-like OS막의 고분해능 TEM상에서는 공동(보이드(void)라고도 함)이 관찰되는 경우가 있다. 또한, 고분해능 TEM상을 관찰하면, 결정부를 명확히 확인할 수 있는 영역과, 결정부가 확인되지 않는 영역을 갖는다. a-like OS막은 TEM에 의한 관찰 정도의 미량의 전자 조사에 의하여, 결정화가 일어나 결정부의 성장이 보이는 경우가 있다. 한편, 양질의 nc-OS막이라면, TEM에 의한 관찰 정도의 미량의 전자 조사에 의한 결정화는 거의 보이지 않는다.In a high-resolution TEM image of the a-like OS film, cavities (also referred to as voids) may be observed. In addition, when a high-resolution TEM image is observed, it has a region where crystal parts can be clearly confirmed and a region where crystal parts cannot be confirmed. In the a-like OS film, crystallization occurs by irradiation with a very small amount of electrons at the level observed by TEM, and growth of crystal parts may be observed. On the other hand, if the nc-OS film is of good quality, crystallization by a very small amount of electron irradiation as observed by TEM is hardly seen.
또한, a-like OS막 및 nc-OS막의 결정부의 크기는 고분해능 TEM상을 사용하여 계측할 수 있다. 예를 들어, InGaZnO4의 결정은 층상 구조를 갖고, In-O층들 사이에, Ga-Zn-O층을 2층 갖는다. InGaZnO4의 결정의 단위 격자는 In-O층 3층과 Ga-Zn-O층 6층의 총 9층이 c축 방향으로 층상으로 중첩된 구조를 갖는다. 따라서 이들 근접하는 층들 사이의 간격은 (009)면의 격자면 간격(d값이라고도 함)과 같은 정도이며, 그 값은 결정 구조 해석으로부터 0.29nm로 산출된다. 그러므로, 고분해능 TEM상에서의 격자 줄무늬(lattice fringe)에 착안하여, 격자 줄무늬의 간격이 0.28nm 이상 0.30nm 이하인 부분에서는, 각각의 격자 줄무늬가 InGaZnO4의 결정의 a-b면에 대응한다.In addition, the size of the crystal part of the a-like OS film and the nc-OS film can be measured using a high-resolution TEM image. For example, a crystal of InGaZnO 4 has a layered structure, and has two layers of Ga-Zn-O layers between In-O layers. The crystal unit cell of InGaZnO 4 has a structure in which a total of 9 layers of 3 In-O layers and 6 Ga-Zn-O layers are superimposed in a layered manner in the c-axis direction. Therefore, the spacing between these adjacent layers is about the same as the lattice spacing (also referred to as d value) of the (009) plane, and the value is calculated as 0.29 nm from crystal structure analysis. Therefore, focusing on the lattice fringes in the high-resolution TEM image, each lattice fringe corresponds to the ab plane of the InGaZnO 4 crystal in a portion where the interval between the lattice fringes is 0.28 nm or more and 0.30 nm or less.
또한, 산화물 반도체막은 구조마다 밀도가 다른 경우가 있다. 예를 들어, 어떤 산화물 반도체막의 조성을 알 수 있으면, 이 조성과 같은 조성을 갖는 단결정 산화물 반도체의 밀도와 비교함으로써 그 산화물 반도체막의 구조를 추정할 수 있다. 예를 들어, 단결정 산화물 반도체의 밀도에 대하여, a-like OS막의 밀도는 78.6% 이상 92.3% 미만이 된다. 또한, 예를 들어, 단결정 산화물 반도체의 밀도에 대하여, nc-OS막의 밀도 및 CAAC-OS막의 밀도는 92.3% 이상 100% 미만이 된다. 또한, 단결정 산화물 반도체의 밀도에 대하여 밀도가 78% 미만이 되는 산화물 반도체막은 성막 자체가 어럽다.In addition, an oxide semiconductor film may have a different density for each structure. For example, if the composition of a certain oxide semiconductor film is known, the structure of the oxide semiconductor film can be estimated by comparing it with the density of a single crystal oxide semiconductor having the same composition. For example, the density of the a-like OS film is 78.6% or more and less than 92.3% with respect to the density of the single crystal oxide semiconductor. Further, for example, the density of the nc-OS film and the density of the CAAC-OS film are 92.3% or more and less than 100% with respect to the density of the single crystal oxide semiconductor. In addition, it is difficult to form an oxide semiconductor film whose density is less than 78% of that of a single crystal oxide semiconductor.
상기에 대하여, 구체적인 예를 사용하여 설명한다. 예를 들어, In:Ga:Zn=1:1:1[원자수비]을 만족시키는 산화물 반도체막에서 능면체정 구조를 갖는 단결정 InGaZnO4의 밀도는 6.357g/cm3가 된다. 따라서 예를 들어, In:Ga:Zn=1:1:1[원자수비]을 만족시키는 산화물 반도체막에서, a-like OS막의 밀도는 5.0g/cm3 이상 5.9g/cm3 미만이 된다. 또한, 예를 들어, In:Ga:Zn=1:1:1[원자수비]을 만족시키는 산화물 반도체막에서 nc-OS막의 밀도 및 CAAC-OS막의 밀도는 5.9g/cm3 이상 6.3g/cm3 미만이 된다.The above will be described using specific examples. For example, in an oxide semiconductor film satisfying In:Ga:Zn=1:1:1 [atomic number ratio], the density of single crystal InGaZnO 4 having a rhombohedral structure is 6.357 g/cm 3 . Therefore, in an oxide semiconductor film satisfying, for example, In:Ga:Zn = 1:1:1 [atomic number ratio], the density of the a-like OS film is 5.0 g/cm 3 or more and less than 5.9 g/cm 3 . Further, for example, in an oxide semiconductor film satisfying In:Ga:Zn = 1:1:1 [atomic number ratio], the density of the nc-OS film and the density of the CAAC-OS film are 5.9 g/cm 3 or more and 6.3 g/cm be less than 3 .
또한, 같은 조성을 갖는 단결정 산화물 반도체가 존재하지 않는 경우가 있다. 그 경우에는 조성이 다른 단결정 산화물 반도체를 임의의 비율로 조합함으로써, 원하는 조성을 갖는 단결정 산화물 반도체의 밀도에 상당하는 밀도를 산출할 수 있다. 원하는 조성을 갖는 단결정 산화물 반도체의 밀도에 상당하는 밀도는 조성이 다른 단결정 산화물 반도체를 조합하는 비율에 대하여 가중 평균을 사용하여 산출하면 좋다. 다만, 밀도를 산출할 때는 가능한 한 적은 종류의 단결정 산화물 반도체를 조합하는 것이 바람직하다.In addition, there are cases where single crystal oxide semiconductors having the same composition do not exist. In that case, by combining single crystal oxide semiconductors having different compositions in an arbitrary ratio, a density corresponding to that of a single crystal oxide semiconductor having a desired composition can be calculated. The density corresponding to the density of single crystal oxide semiconductors having a desired composition may be calculated using a weighted average of the ratios of combining single crystal oxide semiconductors having different compositions. However, when calculating the density, it is preferable to combine as few types of single crystal oxide semiconductors as possible.
또한, 산화물 반도체막은, 예를 들어, 비정질 산화물 반도체막, a-like OS막, 미결정 산화물 반도체막, CAAC-OS막 중 2종류 이상을 갖는 적층막이어도 좋다.Further, the oxide semiconductor film may be, for example, a laminated film including two or more of an amorphous oxide semiconductor film, an a-like OS film, a microcrystalline oxide semiconductor film, and a CAAC-OS film.
이상에서 설명한 바와 같이, OS 트랜지스터는 매우 우수한 오프 전류 특성을 실현할 수 있다.As described above, the OS transistor can realize very good off-current characteristics.
[기판(30)][substrate 30]
기판(30)으로서는, 다양한 기판을 사용할 수 있고, 특정한 것에 한정되지 않는다. 기판(30)의 일례로서는, 반도체 기판(예를 들어, 단결정 기판 또는 실리콘 기판), SOI 기판, 유리 기판, 석영 기판, 플라스틱 기판, 금속 기판, 스테인리스·스틸 기판, 스테인리스·스틸·포일을 갖는 기판, 텅스텐 기판, 텅스텐·포일을 갖는 기판, 가요성 기판, 접합 필름, 섬유 형상의 재료가 포함되는 종이, 또는 기재 필름 등을 들 수 있다. 유리 기판의 일례로서는, 바륨보로실리케이트 유리, 알루미노보로실리케이트 유리, 또는 소다라임 유리 등을 들 수 있다. 가요성 기판, 접합 필름, 기재(基材) 필름 등의 일례로서는, 이하와 같은 것을 들 수 있다. 예를 들어, 폴리에틸렌테레프탈레이트(PET), 폴리에틸렌나프탈레이트(PEN), 폴리에터설폰(PES)으로 대표되는 플라스틱이 있다. 또는, 일례로서는, 아크릴 등의 합성 수지 등을 들 수 있다. 또는, 일례로서는, 폴리프로필렌, 폴리에스터, 폴리불화바이닐, 또는 폴리염화바이닐 등을 들 수 있다. 또는, 일례로서는, 폴리아마이드, 폴리이미드, 아라미드, 에폭시, 무기 증착 필름, 또는 종이류 등을 들 수 있다. 특히, 반도체 기판, 단결정 기판, 또는 SOI 기판 등을 사용하여 트랜지스터를 제조함으로써 특성, 크기, 또는 형상 등의 편차가 적고, 전류 능력이 높고, 크기가 작은 트랜지스터를 제조할 수 있다. 이와 같은 트랜지스터에 의하여 회로를 구성하면, 회로의 저소비 전력화, 또는 회로의 고집적화를 도모할 수 있다.As the
게이트 전극(GE1), 게이트 전극(GE2), 및 게이트 전극(GE3)을 형성하기 전에, 기판(30) 위에 하지 절연막을 형성하여도 좋다. 하지 절연막으로서는, 산화 실리콘, 산화질화 실리콘, 질화 실리콘, 질화산화 실리콘, 산화 갈륨, 산화 하프늄, 산화 이트륨, 산화 알루미늄, 산화질화 알루미늄 등을 들 수 있다. 또한, 하지 절연막으로서, 질화 실리콘, 산화 갈륨, 산화 하프늄, 산화 이트륨, 산화 알루미늄 등을 사용함으로써 기판(30)으로부터 불순물(대표적으로는, 알칼리 금속, 물, 수소 등)이 산화물 반도체막(OS1-OS3)으로 확산되는 것을 억제할 수 있다.A base insulating film may be formed on the
[게이트 전극(GE1), 게이트 전극(GE2), 및 게이트 전극(GE3)][Gate electrode GE1, gate electrode GE2, and gate electrode GE3]
게이트 전극(GE1), 게이트 전극(GE2), 및 게이트 전극(GE3)은, 단층의 도전막, 또는 2개 이상의 도전막이 적층된 다층 구조의 막이다. 게이트 전극(GE1), 게이트 전극(GE2), 및 게이트 전극(GE3)으로서 형성되는 도전막은, 알루미늄, 크롬, 구리, 탄탈럼, 타이타늄, 몰리브데넘, 텅스텐으로부터 선택된 금속 원소, 또는 상술한 금속 원소를 성분으로 하는 합금이나, 상술한 금속 원소를 조합한 합금 등을 사용하여 형성할 수 있다. 또한, 망가니즈, 지르코늄 중 어느 하나 또는 복수로부터 선택된 금속 원소를 사용하여도 좋다. 또한, 알루미늄에, 타이타늄, 탄탈럼, 텅스텐, 몰리브데넘, 크롬, 네오디뮴, 스칸듐으로부터 선택된 하나 또는 복수를 조합한 합금막, 또는 질화막을 사용하여도 좋다. 또한, 인듐 주석 산화물, 산화 텅스텐이 포함되는 인듐 산화물, 산화 텅스텐이 포함되는 인듐 아연 산화물, 산화 타이타늄이 포함되는 인듐 산화물, 산화 타이타늄이 포함되는 인듐 주석 산화물, 인듐 아연 산화물, 산화 실리콘이 포함되는 인듐 주석 산화물 등의 투광성을 갖는 도전성 재료를 적용할 수도 있다.The gate electrode GE1, the gate electrode GE2, and the gate electrode GE3 are single-layer conductive films or multi-layer structures in which two or more conductive films are laminated. The conductive films formed as the gate electrode GE1, the gate electrode GE2, and the gate electrode GE3 are a metal element selected from aluminum, chromium, copper, tantalum, titanium, molybdenum, and tungsten, or the above-mentioned metal elements. It can be formed using an alloy containing as a component, an alloy in which the above-mentioned metal elements are combined, or the like. In addition, you may use a metal element selected from any one or multiple of manganese and zirconium. Alternatively, an alloy film or a nitride film obtained by combining aluminum with one or more selected from titanium, tantalum, tungsten, molybdenum, chromium, neodymium, and scandium may be used. In addition, indium tin oxide, indium oxide containing tungsten oxide, indium zinc oxide containing tungsten oxide, indium oxide containing titanium oxide, indium tin oxide containing titanium oxide, indium zinc oxide, indium containing silicon oxide A light-transmitting conductive material such as tin oxide can also be used.
예를 들어, 게이트 전극(GE1), 게이트 전극(GE2), 및 게이트 전극(GE3)으로서, 실리콘이 포함되는 알루미늄막을 형성할 수 있다. 게이트 전극(GE1), 게이트 전극(GE2), 및 게이트 전극(GE3)을 2층 구조로 하는 경우에는, 예를 들어, 알루미늄막 위에 타이타늄막을 형성하거나, 질화 타이타늄막 위에 타이타늄막을 형성하거나, 질화 타이타늄막 위에 텅스텐막을 형성하거나, 질화 탄탈럼막 또는 질화 텅스텐막 위에 텅스텐막을 형성하면 좋다. 또한, 게이트 전극(GE1), 게이트 전극(GE2), 및 게이트 전극(GE3)을 3층 구조로 하는 경우에는, 예를 들어, 타이타늄막 위에 알루미늄막을 적층하고, 그 위에 타이타늄막을 더 형성하면 좋다.For example, an aluminum film containing silicon may be formed as the gate electrode GE1 , the gate electrode GE2 , and the gate electrode GE3 . When the gate electrode GE1, the gate electrode GE2, and the gate electrode GE3 have a two-layer structure, for example, a titanium film is formed over an aluminum film, a titanium film is formed over a titanium nitride film, or a titanium nitride film is formed. A tungsten film may be formed over the film, or a tungsten film may be formed over a tantalum nitride film or a tungsten nitride film. In the case where the gate electrode GE1, the gate electrode GE2, and the gate electrode GE3 have a three-layer structure, for example, an aluminum film may be laminated on a titanium film, and a titanium film may be further formed thereon.
스퍼터링법, 진공 증착법, 펄스 레이저 퇴적(PLD)법, 열 CVD법 등에 의하여 게이트 전극(GE1), 게이트 전극(GE2), 및 게이트 전극(GE3)이 형성된다.Gate electrode GE1, gate electrode GE2, and gate electrode GE3 are formed by a sputtering method, a vacuum deposition method, a pulsed laser deposition (PLD) method, a thermal CVD method, or the like.
또한, 텅스텐막은 ALD를 이용하는 성막 장치에 의하여 성막할 수 있다. 이 경우에는, WF6 가스와 B2H6 가스를 순차적으로 반복 도입하여 초기 텅스텐막을 형성한 후에, WF6 가스와 H2 가스를 동시에 도입하여 텅스텐막을 형성한다. 또한, B2H6 가스 대신에 SiH4 가스를 사용하여도 좋다.In addition, the tungsten film can be formed by a film forming apparatus using ALD. In this case, after the initial tungsten film is formed by sequentially and repeatedly introducing the WF 6 gas and the B 2 H 6 gas, the tungsten film is formed by simultaneously introducing the WF 6 gas and the H 2 gas. Alternatively, SiH 4 gas may be used instead of the B 2 H 6 gas.
게이트 전극(GE1), 게이트 전극(GE2), 및 게이트 전극(GE3)은, 상기 형성 방법 외에, 전해 도금법, 인쇄법, 잉크젯법 등으로 형성할 수 있다.The gate electrode GE1, the gate electrode GE2, and the gate electrode GE3 can be formed by an electrolytic plating method, a printing method, an inkjet method, or the like, in addition to the above formation method.
[절연막(34)(게이트 절연막)][Insulating film 34 (gate insulating film)]
게이트 전극(GE1), 게이트 전극(GE2), 및 게이트 전극(GE3)을 덮도록, 절연막(34)이 형성된다. 절연막(34)은 단층의 절연막 또는 2층 이상의 다층 구조의 절연막이다. 절연막(34)으로서 형성되는 절연막은, 산화물 절연막, 질화물 절연막, 산화질화 절연막, 및 질화산화 절연막 등을 들 수 있다. 또한, 본 명세서에서, 산화질화물은, 질소의 함유량보다 산소의 함유량이 많은 재료를 가리키고, 질화산화물은, 산소의 함유량보다 질소의 함유량이 많은 재료를 가리킨다.An insulating
절연막(34)으로서 형성되는 절연막으로서는, 예를 들어, 산화 실리콘, 산화질화 실리콘, 질화산화 실리콘, 질화 실리콘, 산화 알루미늄, 산화 하프늄, 산화 갈륨, 또는 Ga-Zn계 금속 산화물 등으로 이루어지는 절연막을 형성할 수 있다. 또한, 이와 같은 절연막으로서, 하프늄실리케이트(HfSiOX), 질소가 첨가된 하프늄실리케이트(HfSixOyNz), 질소가 첨가된 하프늄알루미네이트(HfAlxOyNz), 산화 하프늄, 산화 이트륨 등의 high-k 재료로 이루어지는 막을 형성할 수 있다. high-k 재료를 사용함으로써 트랜지스터의 게이트 누설을 저감할 수 있다.As the insulating film formed as the insulating
절연막(34)은 게이트 절연막을 구성하는 막이기 때문에, 게이트 절연막과, 산화물 반도체막(OS1), 산화물 반도체막(OS2), 및 산화물 반도체막(OS3)의 계면 특성을 향상시키기 위하여, 절연막(34)에서 산화물 반도체막(OS1), 산화물 반도체막(OS2), 및 산화물 반도체막(OS3)과 접촉하는 영역은 산화물 절연막 또는 산화질화 절연막으로 형성하는 것이 바람직하다. 예를 들어, 절연막(34)의 최상층의 막은 산화 실리콘막 또는 산화질화 실리콘막으로 하면 좋다.Since the insulating
절연막(34)의 두께는, 예를 들어 5nm 이상 400nm 이하로 하면 좋고, 바람직하게는 10nm 이상 300nm 이하로 하면 좋고, 더 바람직하게는 50nm 이상 250nm 이하로 하면 좋다.The thickness of the insulating
스퍼터링법으로 산화물 반도체막(OS1), 산화물 반도체막(OS2), 및 산화물 반도체막(OS3)을 형성하는 경우, 플라즈마를 발생시키기 위한 전원 장치로서, RF 전원 장치, AC 전원 장치, DC 전원 장치 등을 적절히 사용할 수 있다.When the oxide semiconductor film OS1, the oxide semiconductor film OS2, and the oxide semiconductor film OS3 are formed by the sputtering method, as a power supply device for generating plasma, an RF power supply device, an AC power supply device, a DC power supply device, etc. can be used appropriately.
스퍼터링 가스는, 희가스(대표적으로는 아르곤) 분위기, 산소 분위기, 희가스 및 산소의 혼합 가스를 적절히 사용한다. 또한, 희가스 및 산소의 혼합 가스의 경우, 희가스에 대한 산소의 가스비를 높이는 것이 바람직하다.As the sputtering gas, a rare gas (typically argon) atmosphere, an oxygen atmosphere, and a mixed gas of rare gas and oxygen are appropriately used. In addition, in the case of a mixed gas of rare gas and oxygen, it is preferable to increase the gas ratio of oxygen to rare gas.
또한, 타깃은 형성하는 산화물 반도체막(OS1), 산화물 반도체막(OS2), 및 산화물 반도체막(OS3)의 조성에 맞추어 적절히 선택하면 좋다.In addition, what is necessary is just to select a target suitably according to the composition of the oxide semiconductor film OS1, the oxide semiconductor film OS2, and the oxide semiconductor film OS3 to be formed.
또한, 산화물 반도체막(OS1), 산화물 반도체막(OS2), 및 산화물 반도체막(OS3)의 형성에 스퍼터링법이 사용되는 경우, 기판 온도를 150℃ 이상 750℃ 이하, 바람직하게는 150℃ 이상 450℃ 이하, 더 바람직하게는 200℃ 이상 350℃ 이하로 함으로써 산화물 반도체막(31-32)으로서, CAAC-OS막을 형성할 수 있다.Further, when the sputtering method is used for forming the oxide semiconductor film OS1, the oxide semiconductor film OS2, and the oxide semiconductor film OS3, the substrate temperature is set to 150°C or more and 750°C or less, preferably 150°C or more and 450°C. A CAAC-OS film can be formed as the
또한, CAAC-OS막을 형성하기 위하여, 이하의 조건을 적용하는 것이 바람직하다.In addition, in order to form a CAAC-OS film, it is preferable to apply the following conditions.
성막 시의 불순물 혼입을 억제함으로써 불순물에 의하여 결정 상태가 무너지는 것을 억제할 수 있다. 예를 들어, 성막실 내에 존재하는 불순물(수소, 물, 이산화 탄소, 및 질소 등) 농도를 저감하면 좋다. 또한, 성막 가스 중의 불순물 농도를 저감하면 좋다. 구체적으로는, 노점이 -80℃ 이하인 성막 가스를 사용하고, 바람직하게는 -100℃ 이하인 성막 가스를 사용한다.By suppressing the incorporation of impurities during film formation, it is possible to suppress the collapse of the crystalline state due to impurities. For example, the concentration of impurities (such as hydrogen, water, carbon dioxide, and nitrogen) present in the film formation chamber may be reduced. In addition, the impurity concentration in the film forming gas may be reduced. Specifically, a film-forming gas having a dew point of -80°C or less is used, preferably a film-forming gas having -100°C or less.
또한, 성막 가스 중의 산소 비율을 높여 전력을 최적화함으로써 성막 시의 플라즈마 대미지를 경감하는 것이 바람직하다. 성막 가스 중의 산소 비율은 30vol% 이상이 바람직하고, 100vol%가 더 바람직하다.In addition, it is preferable to reduce plasma damage during film formation by optimizing electric power by increasing the oxygen ratio in the film formation gas. The oxygen ratio in the film forming gas is preferably 30 vol% or more, more preferably 100 vol%.
산화물 반도체막을 가열하면서 성막함으로써 또는 산화물 반도체막을 형성한 후 가열 처리함으로써 산화물 반도체막의 수소 농도를 2×1020atoms/cm3 이하로 하고, 바람직하게는 5×1019atoms/cm3 이하, 더 바람직하게는 1×1019atoms/cm3 이하, 더 바람직하게는 5×1018atoms/cm3 미만, 더 바람직하게는 1×1018atoms/cm3 이하, 더 바람직하게는 5×1017atoms/cm3 이하, 더 바람직하게는 1×1016atoms/cm3 이하로 할 수 있다.The hydrogen concentration of the oxide semiconductor film is set to 2×10 20 atoms/
또한 가열 처리는, 350℃보다 높고 650℃ 이하, 바람직하게는 450℃ 이상 600℃ 이하로 수행함으로써 후술하는 CAAC화율이 70% 이상 100% 미만인 산화물 반도체막, 바람직하게는 80% 이상 100% 미만인 산화물 반도체막, 더 바람직하게는 90% 이상 100% 미만인 산화물 반도체막, 더욱 바람직하게는 95% 이상 98% 이하인 산화물 반도체막을 얻을 수 있다. 또한, 수소, 물 등의 함유량이 저감된 산화물 반도체막을 얻을 수 있다. 즉, 불순물 농도가 낮으며, 결함 준위 밀도가 낮은 산화물 반도체막을 형성할 수 있다.In addition, the heat treatment is performed at a temperature higher than 350°C and lower than 650°C, preferably higher than 450°C and lower than 600°C, so that the oxide semiconductor film has a CAAC conversion rate of 70% or higher and less than 100%, preferably 80% or higher and lower than 100%. A semiconductor film, more preferably an oxide semiconductor film having a content of 90% or more and less than 100%, more preferably an oxide semiconductor film having a content of 95% or more and 98% or less can be obtained. In addition, an oxide semiconductor film having a reduced content of hydrogen, water, and the like can be obtained. That is, an oxide semiconductor film having a low impurity concentration and a low density of defect states can be formed.
ALD를 이용하는 성막 장치에 의하여 산화물 반도체막을 형성할 수 있다. 예를 들어, InGaZnOx(X>0)막이 형성되는 경우에는, In(CH3)3 가스와 O3 가스를 순차적으로 반복 도입하여 InO2층을 형성한 후에, Ga(CH3)3 가스와 O3 가스를 동시에 도입하여 GaO층을 형성하고, 또한 그 후에, Zn(CH3)2 가스와 O3 가스를 동시에 도입하여 ZnO층을 형성한다. 또한, 이들의 층의 순서는 이 예에 한정되지 않는다. 또한, 이들의 가스를 혼합하여 InGaO2층, InZnO2층, GaInO층, ZnInO층, 및 GaZnO층 등의 혼합 화합물층을 형성하여도 좋다. 또한, O3 가스 대신에 Ar 등의 불활성 가스로 버블링된 H2O 가스를 사용하여도 좋지만, H가 포함되지 않는 O3 가스를 사용하는 것이 바람직하다. 또한, In(CH3)3 가스 대신에 In(C2H5)3 가스를 사용하여도 좋다. 또한, Ga(CH3)3 가스 대신에 Ga(C2H5)3 가스를 사용하여도 좋다. 또한, Zn(CH3)2 가스를 사용하여도 좋다.An oxide semiconductor film can be formed by a film forming apparatus using ALD. For example, when an InGaZnO x (X>0) film is formed, an InO 2 layer is formed by sequentially and repeatedly introducing In(CH 3 ) 3 gas and O 3 gas, and then Ga(CH 3 ) 3 gas and O 3 gas is simultaneously introduced to form a GaO layer, and then Zn(CH 3 ) 2 gas and O 3 gas are simultaneously introduced to form a ZnO layer. Also, the order of these layers is not limited to this example. Further, mixed compound layers such as an InGaO 2 layer, an InZnO 2 layer, a GaInO layer, a ZnInO layer, and a GaZnO layer may be formed by mixing these gases. In addition, H 2 O gas bubbled with an inert gas such as Ar may be used instead of O 3 gas, but it is preferable to use O 3 gas that does not contain H. In addition, In(C 2 H 5 ) 3 gas may be used instead of In(CH 3 ) 3 gas. In addition, Ga(C 2 H 5 ) 3 gas may be used instead of Ga(CH 3 ) 3 gas. Alternatively, Zn(CH 3 ) 2 gas may be used.
산화물 반도체막(32) 및 산화물 반도체막(33)은 트랜지스터의 채널이 형성되는 막이고, 그 막 두께를 3nm 이상 200nm 이하로 할 수 있다. 이들의 두께는, 바람직하게는 3nm 이상 100nm 이하이고, 더 바람직하게는 30nm 이상 50nm 이하이다. 산화물 반도체막(31)의 막 두께는 예를 들어, 3nm 이상 100nm 이하이고, 바람직하게는 3nm 이상 30nm 이하이고, 더 바람직하게는 3nm 이상 15nm 이하이다. 산화물 반도체막(31)은, 산화물 반도체막(32) 및 산화물 반도체막(33)보다 얇게 형성하는 것이 바람직하다.The
여기서는, 산화물 반도체막(31), 산화물 반도체막(32), 및 산화물 반도체막(33)으로서, In-Ga-Zn막을 스퍼터링법으로 성막한다. 이들의 성막에 사용되는 타깃의 금속 원소의 원자수비(In:Ga:Zn)는, 예를 들어, 산화물 반도체막(31)은 1:3:6으로 할 수 있고, 산화물 반도체막(32)은 3:1:2로 할 수 있고, 산화물 반도체막(33)은 1:1:1.2 또는 1:1:1로 할 수 있다. 또한, 산화물 반도체막(31)의 두께는 5nm로 할 수 있고, 산화물 반도체막(32)의 두께는 35nm로 할 수 있고, 산화물 반도체막(33)의 두께는 35nm로 할 수 있다.Here, as the
[소스 전극, 드레인 전극][Source electrode, drain electrode]
전극(SE1), 전극(DE1), 전극(SE2), 전극(DE2), 전극(SE3), 및 전극(DE3)은, 게이트 전극(GE1), 게이트 전극(GE2), 및 게이트 전극(GE3)과 마찬가지로 형성할 수 있다.The electrode SE1 , the electrode DE1 , the electrode SE2 , the electrode DE2 , the electrode SE3 , and the electrode DE3 include the gate electrode GE1 , the gate electrode GE2 , and the gate electrode GE3 can be formed similarly.
예를 들어, 두께 50nm의 구리-망가니즈 합금막, 두께 400nm의 구리막, 및 두께 100nm의 구리-망가니즈 합금막의 순서로, 이들의 막을 스퍼터링법에 의하여 적층함으로써 3층 구조의 전극(SE1), 전극(DE1), 전극(SE2), 전극(DE2), 전극(SE3), 및 전극(DE3)을 형성할 수 있다.For example, a copper-manganese alloy film with a thickness of 50 nm, a copper film with a thickness of 400 nm, and a copper-manganese alloy film with a thickness of 100 nm are laminated in this order by the sputtering method to obtain a three-layer structure electrode SE1. , electrode DE1, electrode SE2, electrode DE2, electrode SE3, and electrode DE3 can be formed.
발광 장치의 구동 회로 등에 사용되는 트랜지스터와 같이, 고속으로 동작시키는 트랜지스터는, 트랜지스터(TA1) 및 트랜지스터(TA2), 또는 트랜지스터(TA3), 트랜지스터(TA4), 및 트랜지스터(TC1)와 같이, 채널 길이를 짧게 하는 것이 바람직하다. 이와 같은 트랜지스터의 채널 길이는 2.5μm 미만으로 하는 것이 바람직하다. 예를 들어, 2.2μm 이하로 하면 좋다. 본 실시형태의 트랜지스터에서는, 채널 길이는 소스 전극과 드레인 전극 사이의 거리로 결정되기 때문에, 채널 길이의 최소값은, 전극(SE1), 전극(DE1), 전극(SE2), 전극(DE2), 전극(SE3), 및 전극(DE3)이 되는 도전막을 가공하는 정밀도에 따라 제약을 받는다. 본 실시형태의 트랜지스터에서는, 예를 들어, 채널 길이는 0.5μm 이상, 또는 1.0μm 이상으로 할 수 있다.A transistor that operates at high speed, such as a transistor used in a driving circuit of a light emitting device, has a channel length such as the transistors TA1 and TA2, or the transistors TA3, TA4, and TC1. It is desirable to shorten The channel length of such a transistor is preferably less than 2.5 μm. For example, it may be 2.2 μm or less. In the transistor of this embodiment, since the channel length is determined by the distance between the source electrode and the drain electrode, the minimum value of the channel length is electrode SE1, electrode DE1, electrode SE2, electrode DE2, electrode (SE3) and the precision of processing the conductive film to be the electrode DE3 are restricted. In the transistor of this embodiment, the channel length can be 0.5 μm or more, or 1.0 μm or more, for example.
[절연막(35), 절연막(36)][Insulating
예를 들어, 『35』로서는, 2층 구조의 절연막을 형성할 수 있다. 여기서는, 『35』의 1번째 층의 막을 절연막(35a)이라고 부르기로 하고, 2번째 층의 막을 절연막(35b)이라고 부르기로 한다.For example, as "35", an insulating film having a two-layer structure can be formed. Here, the film of the first layer of "35" will be referred to as the insulating film 35a, and the film of the second layer will be referred to as the insulating film 35b.
절연막(35a)으로서는, 예를 들어 산화 실리콘 등으로 이루어지는 산화물 절연막, 또는 질소가 포함되며, 결함량이 적은 산화물 절연막을 형성할 수 있다. 질소가 포함되며, 결함량이 적은 산화물 절연막의 대표적인 예로서는, 산화질화 실리콘막, 산화질화 알루미늄막 등을 들 수 있다.As the insulating film 35a, for example, an oxide insulating film made of silicon oxide or the like, or an oxide insulating film containing nitrogen and having a small amount of defects can be formed. Representative examples of the oxide insulating film containing nitrogen and having a small amount of defects include a silicon oxynitride film and an aluminum oxynitride film.
결함이 적은 산화물 절연막은, 100K 이하의 ESR로 측정하여 얻어진 스펙트럼에서, g값이 2.037 이상 2.039 이하인 제 1 시그널, g값이 2.001 이상 2.003 이하인 제 2 시그널, 및 g값이 1.964 이상 1.966 이하인 제 3 시그널이 관측된다. 또한, 제 1 시그널 및 제 2 시그널의 스플릿 폭, 및 제 2 시그널 및 제 3 시그널의 스플릿 폭은, X밴드의 ESR 측정에서 약 5mT이다. 또한, g값이 2.037 이상 2.039 이하인 제 1 시그널, g값이 2.001 이상 2.003 이하인 제 2 시그널, 및 g값이 1.964 이상 1.966 이하인 제 3 시그널의 스핀의 밀도의 합계가 1×1018spins/cm3 미만이고, 대표적으로는 1×1017spins/cm3 이상 1×1018spins/cm3 미만이다.In the spectrum obtained by measuring the oxide insulating film with less than 100 K ESR, the first signal has a g value of 2.037 or more and 2.039 or less, the second signal has a g value of 2.001 or more and 2.003 or less, and the third signal has a g value of 1.964 or more and 1.966 or less. signal is observed. Further, the split widths of the first signal and the second signal, and the split width of the second signal and the third signal are about 5 mT in the ESR measurement of the X band. In addition, the sum of the spin densities of the first signal having a g value of 2.037 or more and 2.039 or less, the second signal having a g value of 2.001 or more and 2.003 or less, and the third signal having a g value of 1.964 or more and 1.966 or less is 1×10 18 spins/cm 3 less than, and is typically greater than or equal to 1×10 17 spins/cm 3 and less than 1×10 18 spins/cm 3 .
또한, 100K 이하의 ESR 스펙트럼에서, g값이 2.037 이상 2.039 이하인 제 1 시그널, g값이 2.001 이상 2.003 이하인 제 2 시그널, 및 g값이 1.964 이상 1.966 이하인 제 3 시그널은, 질소 산화물(NOx, x는 0 이상 2 이하, 바람직하게는 1 이상 2 이하)에 기인한 시그널에 상당한다. 질소 산화물의 대표적인 예로서는, 일산화 질소, 이산화 질소 등을 들 수 있다. 즉, g값이 2.037 이상 2.039 이하인 제 1 시그널, g값이 2.001 이상 2.003 이하인 제 2 시그널, 및 g값이 1.964 이상 1.966 이하인 제 3 시그널의 스핀의 밀도의 합계가 적을수록, 산화물 절연막에 포함되는 질소 산화물의 함유량이 적다고 할 수 있다.Further, in the ESR spectrum of 100 K or less, a first signal having a g value of 2.037 or more and 2.039 or less, a second signal having a g value of 2.001 or more and 2.003 or less, and a third signal having a g value of 1.964 or more and 1.966 or less are nitrogen oxides (NOx, x corresponds to a signal due to 0 or more and 2 or less, preferably 1 or more and 2 or less). Representative examples of nitrogen oxides include nitrogen monoxide and nitrogen dioxide. That is, the smaller the sum of the spin densities of the first signal with a g value of 2.037 or more and 2.039 or less, the second signal with a g value of 2.001 or more and 2.003 or less, and the third signal with a g value of 1.964 or more and 1.966 or less, the smaller the amount contained in the oxide insulating film. It can be said that the content of nitrogen oxides is small.
절연막(35a)이 질소 산화물의 함유량이 적은 막이기 때문에, 절연막(35a)과, 층(OS1), 층(OS2), 및 층(OS3)의 계면에서의 캐리어 트랩을 저감할 수 있다. 이 결과, 트랜지스터의 문턱 전압의 시프트를 저감할 수 있어, 트랜지스터의 전기적 특성의 변동을 저감할 수 있다.Since the insulating film 35a is a film having a small nitrogen oxide content, carrier traps at interfaces between the insulating film 35a and the layers OS1, OS2, and OS3 can be reduced. As a result, the shift of the threshold voltage of the transistor can be reduced, and the variation of the electrical characteristics of the transistor can be reduced.
또한, 트랜지스터의 신뢰성을 향상시키기 위하여, 절연막(35a)은 SIMS(Secondary Ion Mass Spectrometry)로 측정되는 질소 농도가 6×1020/cm3 이하인 것이 바람직하다. 이것은 트랜지스터의 제작 공정 중에 절연막(35a)에서, 질소 산화물이 생성되기 어려워지기 때문이다.In addition, in order to improve the reliability of the transistor, the insulating film 35a preferably has a nitrogen concentration of 6×10 20 /cm 3 or less as measured by SIMS (Secondary Ion Mass Spectrometry). This is because nitrogen oxide is difficult to be generated in the insulating film 35a during the manufacturing process of the transistor.
절연막(35a)으로서, 질소가 포함되며, 결함량이 적은 산화물 절연막의 일례로서, CVD법에 의하여 산화질화 실리콘막을 형성할 수 있다. 이 경우, 원료 가스로서는, 실리콘이 포함되는 퇴적성 기체 및 산화성 기체를 사용하는 것이 바람직하다. 실리콘이 포함되는 퇴적성 기체의 대표적인 예로서는, 실레인, 다이실레인, 트라이실레인, 불화 실레인 등을 들 수 있다. 산화성 기체로서는, 일산화 이질소, 이산화 질소 등을 들 수 있다.As an example of an oxide insulating film containing nitrogen and having a small amount of defects as the insulating film 35a, a silicon oxynitride film can be formed by a CVD method. In this case, it is preferable to use a deposition gas containing silicon and an oxidizing gas as the source gas. Typical examples of the depositional substrate containing silicon include silane, disilane, trisilane, and fluorinated silane. As an oxidizing gas, dinitrogen monoxide, nitrogen dioxide, etc. are mentioned.
또한, 퇴적성 기체에 대한 산화성 기체를 20배보다 크고 100배 미만으로 하고, 바람직하게는 40배 이상 80배 이하로 하고, 처리실 내의 압력을 100Pa 미만으로 하고, 바람직하게는 50Pa 이하로 하는 CVD법을 사용함으로써 절연막(35a)으로서, 질소가 포함되며, 결함량이 적은 산화물 절연막을 형성할 수 있다.Further, a CVD method in which the amount of oxidizing gas relative to the depositional gas is greater than 20 times and less than 100 times, preferably 40 times or more and 80 times or less, and the pressure in the processing chamber is less than 100 Pa, preferably 50 Pa or less. By using , an oxide insulating film containing nitrogen and a small amount of defects can be formed as the insulating film 35a.
절연막(35b)으로서, 예를 들어 화학양론적 조성을 만족시키는 산소보다 많은 산소가 포함되는 산화물 절연막을 사용하여 형성할 수 있다. 화학양론적 조성을 만족시키는 산소보다 많은 산소가 포함되는 산화물 절연막은 가열에 의하여 산소의 일부가 이탈된다. 화학양론적 조성을 만족시키는 산소보다 많은 산소가 포함되는 산화물 절연막은, TDS 분석에 의하여, 산소 원자로 환산된 산소의 이탈량이 1.0×1018atoms/cm3 이상인 산화물 절연막이고, 바람직하게는 3.0×1020atoms/cm3 이상인 산화물 절연막이다. 또한, 상기 TDS 분석 시에서의 막의 표면 온도로서는 100℃ 이상 700℃ 이하의 범위, 또는 100℃ 이상 500℃ 이하의 범위가 바람직하다.As the insulating film 35b, it can be formed using, for example, an oxide insulating film containing more oxygen than oxygen satisfying the stoichiometric composition. In the oxide insulating film containing more oxygen than oxygen satisfying the stoichiometric composition, some of the oxygen is released by heating. An oxide insulating film containing more oxygen than oxygen satisfying a stoichiometric composition is an oxide insulating film having a release amount of oxygen in terms of oxygen atoms of 1.0×10 18 atoms/cm 3 or more, preferably 3.0×10 20 by TDS analysis. It is an oxide insulating film of atoms/cm 3 or more. Further, the surface temperature of the film in the TDS analysis is preferably in the range of 100°C or more and 700°C or less, or in the range of 100°C or more and 500°C or less.
절연막(35b)으로서는, 두께가 30nm 이상 500nm 이하, 바람직하게는 50nm 이상 400nm 이하인 산화 실리콘막, 산화질화 실리콘막 등을 사용할 수 있다. 절연막(35b)으로서, 화학양론적 조성을 만족시키는 산소보다 많은 산소가 포함되는 산화물 절연막을 사용하여 형성되는 경우, 화학양론적 조성을 만족시키는 산소보다 많은 산소가 포함되는 산화물 절연막으로서 산화질화 실리콘막을 CVD법을 사용하여 형성할 수 있다.As the insulating film 35b, a silicon oxide film, a silicon oxynitride film or the like having a thickness of 30 nm or more and 500 nm or less, preferably 50 nm or more and 400 nm or less can be used. When the insulating film 35b is formed using an oxide insulating film containing more oxygen than oxygen satisfying the stoichiometric composition, a silicon oxynitride film is used as the oxide insulating film containing more oxygen than oxygen satisfying the stoichiometric composition by the CVD method can be formed using
절연막(35b)으로서, 산화 실리콘막 또는 산화질화 실리콘막이 형성되는 경우, 다음과 같은 조건으로 성막할 수 있다. 플라즈마 CVD 장치의 진공 배기된 처리실 내에 재치(載置)된 기판을 180℃ 이상 280℃ 이하로 유지하고, 바람직하게는 200℃ 이상 240℃ 이하로 유지하고, 처리실 내에 원료 가스를 도입하여 처리실 내에서의 압력을 100Pa 이상 250Pa 이하로 하고, 바람직하게는 100Pa 이상 200Pa 이하로 하고, 처리실 내에 제공되는 전극에 0.17W/cm2 이상 0.5W/cm2 이하인 고주파 전력을 공급하고, 바람직하게는 0.25W/cm2 이상 0.35W/cm2 이하인 고주파 전력을 공급한다.When a silicon oxide film or a silicon oxynitride film is formed as the insulating film 35b, it can be formed under the following conditions. The substrate placed in the vacuum-exhausted processing chamber of the plasma CVD device is maintained at 180°C or more and 280°C or less, preferably 200°C or more and 240°C or less, and source gas is introduced into the processing chamber to The pressure of 100Pa or more and 250Pa or less, preferably 100Pa or more and 200Pa or less, and high-frequency power of 0.17W/cm 2 or more and 0.5W/cm 2 or less is supplied to the electrode provided in the processing chamber, preferably 0.25W/
절연막(36)으로서는, 적어도 수소 및 산소의 블로킹 효과를 갖는 막을 사용한다. 더 바람직하게는, 산소, 수소, 물, 알칼리 금속, 알칼리 토금속 등의 블로킹 효과를 갖는다. 대표적으로는, 질화 실리콘 등의 질화물 절연막을 형성하면 좋다. 질화 실리콘막 외에, 질화산화 실리콘막, 질화 알루미늄막, 질화산화 알루미늄막 등도 사용할 수 있다.As the insulating
또한, 절연막(36)을 구성하는 막으로서 산소, 수소, 물 등에 대하여 블로킹 효과를 갖는 산화물 절연막을 제공하여도 좋다. 이와 같은 산화물 절연막으로서는, 산화 알루미늄, 산화질화 알루미늄, 산화 갈륨, 산화질화 갈륨, 산화 이트륨, 산화질화 이트륨, 산화 하프늄, 산화질화 하프늄 등을 들 수 있다.Further, as a film constituting the insulating
또한, 절연막(36)의 두께는 50nm 이상 300nm 이하로 하면 좋고, 바람직하게는 100nm 이상 200nm 이하로 한다. 산소, 수소, 물 등에 대하여 블로킹 효과를 갖는 절연막(36)을 형성함으로써 산화물 반도체막(31)~산화물 반도체막(33)으로부터 외부로의 산소의 확산을 방지할 수 있고, 또한 외부로부터 산화물 반도체막(31)~산화물 반도체막(33)으로의 수소, 물 등의 침입을 방지할 수 있다.In addition, the thickness of the insulating
절연막(36)으로서 플라즈마 CVD법에 의하여 질화 실리콘막이 형성되는 경우, 실리콘이 포함되는 퇴적성 기체, 질소, 및 암모니아를 원료 가스로서 사용하는 것이 바람직하다. 이들의 원료 가스를 사용함으로써 플라즈마 중에서 암모니아가 해리되어 활성종이 발생된다. 이 활성종이, 실리콘이 포함되는 퇴적성 기체에 포함되는 실리콘 및 수소의 결합, 및 질소의 3중 결합을 절단한다. 이 결과, 실리콘 및 질소의 결합이 촉진되어, 실리콘 및 수소의 결합이 적고, 결함이 적고, 치밀한 질화 실리콘막을 형성할 수 있다. 한편, 원료 가스에서, 질소에 대한 암모니아의 양이 많으면, 실리콘이 포함되는 퇴적성 기체 및 질소 각각의 분해가 진행되지 않아, 실리콘 및 수소 결합이 잔존하므로, 결함이 증대된 또한 거친 질화 실리콘막이 형성된다. 이 때문에, 원료 가스에서, 암모니아에 대한 질소의 유량비를 5 이상 50 이하로 하고, 바람직하게는 10 이상 50 이하로 한다.When a silicon nitride film is formed as the insulating
절연막(35)이 형성된 후에, 가열 처리를 수행하여도 좋다. 이 가열 처리의 온도는, 대표적으로는, 150℃ 이상 기판 변형점 미만으로 하고, 바람직하게는 200℃ 이상 450℃ 이하로 하고, 더 바람직하게는 300℃ 이상 450℃ 이하로 한다. 상기 가열 처리에 의하여, 절연막(35)의 2번째 층이 구성되는 산화물 절연막에 포함되는 산소를, 산화물 반도체막(31)~산화물 반도체막(33)으로 이동시켜 이들에 포함되는 산소 결손을 저감할 수 있다. 가열 처리는, 예를 들어, 질소 및 산소를 포함하는 혼합 가스 분위기에서, 가열 온도를 350℃로 하면 좋고, 가열 시간을 1시간 동안으로 하면 좋다.After the insulating
또한, 절연막(36)이 형성된 후에, 산화물 반도체막(31)~산화물 반도체막(33)으로부터 수소를 방출시키는 것을 목적으로 하여 가열 처리를 수행하여도 좋다. 이 가열 처리는, 예를 들어, 질소 및 산소를 포함하는 혼합 가스 분위기에서, 가열 온도를 350℃로 하면 좋고, 가열 시간을 1시간 동안으로 하면 좋다.Further, after the insulating
[백 게이트 전극][Back gate electrode]
백 게이트 전극(BGE1) 및 백 게이트 전극(BGE2)은 게이트 전극(GE1), 게이트 전극(GE2), 및 게이트 전극(GE3)과 마찬가지로 형성할 수 있다.The back gate electrode BGE1 and the back gate electrode BGE2 may be formed similarly to the gate electrode GE1, the gate electrode GE2, and the gate electrode GE3.
이하에서, 트랜지스터의 몇 개의 다른 구성예를 설명한다.In the following, several other configuration examples of transistors are described.
(트랜지스터(TA3), 트랜지스터(TA4))(transistor (TA3), transistor (TA4))
도 29의 (A) 및 도 29의 (B) 각각에, 트랜지스터(TA3) 및 트랜지스터(TA4)의 상면도(레이아웃 도면)와, 그 회로 기호를 도시하였다. 도 30의 (A) 및 도 30의 (B)에, 트랜지스터(TA3)의 a7-a8선 및 b7-b8선을 따른 단면도, 및 트랜지스터(TA4)의 a9-a10선 및 b9-b10선을 따른 단면도를 도시하였다.29(A) and 29(B) respectively show top views (layout diagrams) of the transistors TA3 and TA4 and their circuit symbols. 30(A) and 30(B) are cross-sectional views taken along lines a7-a8 and b7-b8 of the transistor TA3 and taken along the lines a9-a10 and b9-b10 of the transistor TA4. A cross section is shown.
트랜지스터(TA3)는, 게이트 전극(GE4), 산화물 반도체막(OS4), 소스 전극(SE4), 드레인 전극(DE4), 및 백 게이트 전극(BGE4)을 갖는다. 트랜지스터(TA3)는 트랜지스터(TA1)의 변형예이며, 전극(BGE4)이, 2개의 개구(CG4) 및 개구(CG5)에서, 전극(GE4)과 접촉되는 점 외에는, 트랜지스터(TA1)와 마찬가지이다. 도 30의 (B)에 도시된 바와 같이, 채널 폭 방향으로, 막(OS4)이 전극(GE4)과 전극(BGE4)으로 둘러싸여 트랜지스터(TA3)의 강도를 더 향상시킬 수 있다.The transistor TA3 has a gate electrode GE4, an oxide semiconductor film OS4, a source electrode SE4, a drain electrode DE4, and a back gate electrode BGE4. The transistor TA3 is a modified example of the transistor TA1, and is the same as the transistor TA1 except that the electrode BGE4 contacts the electrode GE4 through the two openings CG4 and CG5. . As shown in FIG. 30(B) , in the channel width direction, the film OS4 is surrounded by the electrode GE4 and the electrode BGE4 to further improve the strength of the transistor TA3.
트랜지스터(TA4)는, 게이트 전극(GE5), 산화물 반도체막(OS5), 소스 전극(SE5), 드레인 전극(DE5), 및 백 게이트 전극(BGE5)을 갖는다. 트랜지스터(TA4)는 트랜지스터(TA2)의 변형예이며, 전극(BGE5)을 전극(GE5)과 접속하지 않고, 전극(BGE5)을 전극(GE5)에 다른 신호나 전위를 입력 가능하게 한다. 예를 들어, 전극(GE5)에 트랜지스터(TA4)의 도통 상태를 제어하는 신호를 입력하여, 전극(BGE5)에 트랜지스터(TA4)의 문턱 전압을 보정하는 신호나 전위를 입력할 수 있다.The transistor TA4 has a gate electrode GE5, an oxide semiconductor film OS5, a source electrode SE5, a drain electrode DE5, and a back gate electrode BGE5. The transistor TA4 is a modified example of the transistor TA2, and allows input of a different signal or potential from the electrode BGE5 to the electrode GE5 without connecting the electrode BGE5 to the electrode GE5. For example, a signal for controlling the conduction state of the transistor TA4 may be input to the electrode GE5, and a signal or potential for correcting the threshold voltage of the transistor TA4 may be input to the electrode BGE5.
(트랜지스터(TC1), 트랜지스터(TB2), 트랜지스터(TD1))(transistor (TC1), transistor (TB2), transistor (TD1))
도 31의 (A), 도 31의 (B), 및 도 31의 (C) 각각에, 트랜지스터(TC1), 트랜지스터(TB2), 및 트랜지스터(TD1)의 상면도(레이아웃 도면)와, 그 회로 기호를 도시하였다. 도 32의 (A) 및 도 32의 (B)에, 트랜지스터(TC1)의 a11-a12선 및 b11-b12선을 따른 단면도, 트랜지스터(TB2)의 a13-a14선 및 b13-b14선을 따른 단면도, 및 트랜지스터(TD1)의 a15-a16선 및 b15-b16선을 따른 단면도를 도시하였다.31(A), 31(B), and 31(C), top views (layout diagrams) of the transistor TC1, the transistor TB2, and the transistor TD1, respectively, and their circuits symbols are shown. 32(A) and 32(B), cross-sectional views of transistor TC1 along lines a11-a12 and b11-b12, and cross-sectional views of transistor TB2 along lines a13-a14 and b13-b14 , and cross-sectional views taken along lines a15-a16 and b15-b16 of the transistor TD1.
트랜지스터(TC1)는, 게이트 전극(GE6), 산화물 반도체막(OS6), 소스 전극(SE6), 드레인 전극(DE6), 및 백 게이트 전극(BGE6)을 갖는다. 전극(BGE6)은 개구(CG6)에서 전극(GE6)에 접촉한다. 트랜지스터(TC1)는 트랜지스터(TA1)의 변형예이며, 막(OS6)을 2층 구조로 한다. 막(OS6)은 『32』와 『33』으로 이루어진다. 트랜지스터(TC1)도 트랜지스터(TA1)와 마찬가지로, 채널 형성 영역이『32』로 구성되는 트랜지스터이다. 그러므로, 트랜지스터(TC1)도, 트랜지스터(TA1)와 같은 정도로 전계 효과 이동도가 높은 트랜지스터이며, 대표적으로는, 전계 효과 이동도가 10cm2/Vs보다 크고 60cm2/Vs 미만인 트랜지스터이고, 바람직하게는 15cm2/Vs 이상 50cm2/Vs 미만인 트랜지스터이다. 따라서, 트랜지스터(TC1)도 트랜지스터(TA1)와 마찬가지로, 구동 회로와 같은 고속 동작시키는 트랜지스터에 적합하다.Transistor TC1 has gate electrode GE6, oxide semiconductor film OS6, source electrode SE6, drain electrode DE6, and back gate electrode BGE6. Electrode BGE6 contacts electrode GE6 at opening CG6. The transistor TC1 is a modified example of the transistor TA1, and the film OS6 has a two-layer structure. Act OS6 consists of "32" and "33". Like the transistor TA1, the transistor TC1 is also a transistor whose channel formation region is constituted by "32". Therefore, the transistor TC1 is also a transistor with a field effect mobility as high as that of the transistor TA1, and is typically a transistor with a field effect mobility greater than 10 cm 2 /Vs and less than 60 cm 2 /Vs, preferably. A transistor with a voltage of 15 cm 2 /Vs or more and less than 50 cm 2 /Vs. Therefore, the transistor TC1, like the transistor TA1, is suitable for a high-speed operating transistor such as a driving circuit.
트랜지스터(TB2)는, 게이트 전극(GE7), 산화물 반도체막(OS7), 소스 전극(SE7), 드레인 전극(DE7), 및 백 게이트 전극(BGE7)을 갖는다. 전극(BGE7)은 개구(CG7)에서 전극(GE7)에 접촉한다. 트랜지스터(TB2)는 트랜지스터(TB1)의 변형예이며, 전극(BGE7)을 갖는 점에서 트랜지스터(TB2)와 다르다. 트랜지스터(TB2)는, 전극(GE7)과 접속된 전극(BGE7)을 갖기 때문에, 트랜지스터(TB1)보다 온 전류가 높으며, 또한 기계적인 강도가 향상되어 있다.Transistor TB2 has gate electrode GE7, oxide semiconductor film OS7, source electrode SE7, drain electrode DE7, and back gate electrode BGE7. Electrode BGE7 contacts electrode GE7 at opening CG7. Transistor TB2 is a modified example of transistor TB1 and differs from transistor TB2 in having an electrode BGE7. Since transistor TB2 has electrode BGE7 connected to electrode GE7, it has a higher on-state current and improved mechanical strength than transistor TB1.
트랜지스터(TD1)는, 게이트 전극(GE8), 산화물 반도체막(OS8), 소스 전극(SE8), 및 드레인 전극(DE8)을 갖는다. 트랜지스터(TD1)는 트랜지스터(TB1)의 변형예이며, 막(OS8) 전체가 전극(GE8)에 중첩되며, 전극(GE8)의 단부의 외측에 있는 부분을 갖지 않는다. 이와 같이, 트랜지스터(TD1)는, 막(OS8)이 트랜지스터(TB1)보다 광에 노출되기 어려운 구조이기 때문에, 화소부의 트랜지스터에 적합하다.The transistor TD1 has a gate electrode GE8, an oxide semiconductor film OS8, a source electrode SE8, and a drain electrode DE8. Transistor TD1 is a modified example of transistor TB1, in which the entire film OS8 overlaps electrode GE8, and does not have a portion outside the end of electrode GE8. In this way, the transistor TD1 has a structure in which the film OS8 is less exposed to light than the transistor TB1, so it is suitable for the transistor of the pixel portion.
또한, 트랜지스터(TA1), 트랜지스터(TA2), 및 트랜지스터(TB1)가 구성되는 막(절연막, 산화물 반도체막, 금속 산화물막, 도전막 등)은, 스퍼터링법, 화학 기상 퇴적(CVD)법, 진공 증착법, 펄스 레이저 퇴적(PLD)법을 사용하여 형성할 수 있다. 또는, 도포법이나 인쇄법으로 형성할 수 있다. 성막 방법으로서는, 스퍼터링법, 플라즈마 화학 기상 퇴적(PECVD)법이 대표적이지만, 열 CVD법이어도 좋다. 열 CVD법의 예로서, MOCVD(유기 금속 화학 퇴적)법이나 ALD(원자층 성막)법을 사용하여도 좋다.Further, the films (insulating film, oxide semiconductor film, metal oxide film, conductive film, etc.) constituting the transistors TA1, TA2, and transistor TB1 are formed by sputtering, chemical vapor deposition (CVD), vacuum It can be formed using a vapor deposition method or a pulsed laser deposition (PLD) method. Alternatively, it can be formed by a coating method or a printing method. As the film forming method, sputtering and plasma chemical vapor deposition (PECVD) are representative methods, but thermal CVD may also be used. As an example of the thermal CVD method, you may use the MOCVD (metal organic chemical deposition) method or the ALD (atomic layer deposition) method.
열 CVD법은 체임버 내를 대기압 또는 감압하로 하고, 원료 가스와 산화제를 동시에 체임버 내에 도입하여, 기판 근방 또는 기판 위에서 반응시켜 기판 위에 퇴적시킴으로써 성막한다. 이와 같이, 열 CVD법은 플라즈마를 발생시키지 않는 성막 방법이기 때문에, 플라즈마 대미지에 의하여 결함이 생성되지 않는다는 이점을 갖는다.In the thermal CVD method, a film is formed by setting the inside of a chamber under atmospheric pressure or reduced pressure, introducing a source gas and an oxidizing agent into the chamber at the same time, reacting in the vicinity of or on the substrate, and depositing it on the substrate. In this way, since the thermal CVD method is a film formation method that does not generate plasma, it has an advantage that defects are not generated due to plasma damage.
또한, ALD법은 체임버 내를 대기압 또는 감압하로 하고, 반응을 위한 원료 가스가 순차적으로 체임버에 도입되어 그 가스 도입의 순서를 반복함으로써 성막한다. 예를 들어, 각각의 스위칭 밸브(고속 밸브라고도 함)를 전환하여 2종류 이상의 원료 가스를 순차적으로 체임버에 공급하고, 복수종의 원료 가스가 섞이지 않도록 제 1 원료 가스와 동시 또는 그 후에 불활성 가스(아르곤, 또는 질소 등) 등을 도입하고, 제 2 원료 가스를 도입한다. 또한, 동시에 불활성 가스가 도입되는 경우에는, 불활성 가스는 캐리어 가스가 되고, 또한 제 2 원료 가스의 도입 시에도 동시에 불활성 가스를 도입하여도 좋다. 또한, 불활성 가스를 도입하는 대신에 진공 배기에 의하여 제 1 원료 가스를 배출한 후에, 제 2 원료 가스를 도입하여도 좋다. 제 1 원료 가스가 기판의 표면에 흡착되어 제 1 단원자층이 성막되고, 나중에 도입되는 제 2 원료 가스와 반응하여, 제 2 단원자층이 제 1 단원자층 위에 적층되어 박막이 형성된다.In the ALD method, a film is formed by setting the inside of a chamber to atmospheric pressure or reduced pressure, sequentially introducing a source gas for reaction into the chamber, and repeating the sequence of gas introduction. For example, each switching valve (also referred to as a high-speed valve) is switched to sequentially supply two or more types of source gases to the chamber, and an inert gas ( argon or nitrogen) and the like, and the second raw material gas is introduced. In the case where an inert gas is introduced simultaneously, the inert gas serves as a carrier gas, and the inert gas may also be introduced simultaneously at the time of introduction of the second source gas. Alternatively, instead of introducing the inert gas, the second source gas may be introduced after the first source gas is exhausted by vacuum evacuation. The first source gas is adsorbed on the surface of the substrate to form a first monoatomic layer, and reacts with the second source gas introduced later to form a thin film by stacking the second monoatomic layer on the first monoatomic layer.
이 가스 도입 순서를 제어하면서 원하는 두께가 될 때까지 복수 횟수 반복함으로써 단차 피복성이 우수한 박막을 형성할 수 있다. 박막의 두께는 가스 도입 순서를 반복하는 횟수에 의하여 조절할 수 있기 때문에, 정밀하게 막 두께를 조절할 수 있어, 미세한 트랜지스터를 제작하는 경우에 적합하다.By repeating this sequence of gas introduction a plurality of times until a desired thickness is achieved while controlling the order, a thin film excellent in step coverage can be formed. Since the thickness of the thin film can be adjusted by the number of repetitions of the gas introduction sequence, the film thickness can be precisely controlled, which is suitable for manufacturing fine transistors.
<화소의 구체적인 구성예 3><Specific Configuration Example 3 of Pixels>
도 17에, 도 1에 도시된 화소(10)의 구체적인 구성을 일례로서 도시하였다. 도 17에 도시된 화소(10)는, 도 4의 (A)에 도시된 화소(10)와, 트랜지스터(19t)의 위치가 다르다. 구체적으로, 도 17에 도시된 화소(10)에서는, 트랜지스터(11)의 소스 및 드레인 중 다른 쪽과, 트랜지스터(16t)의 소스 및 드레인 중 한쪽 사이에서, 트랜지스터(19t)와 배선(VL)이 접속되어 있는 점에서 도 4의 (A)에 도시된 화소(10)와 구성이 다르다.17 shows a specific configuration of the
도 18에, 도 1에 도시된 화소(10)의 구체적인 구성을 일례로서 도시하였다. 도 18에 도시된 화소(10)는, 도 15의 (A)에 도시된 화소(10)와, 트랜지스터(19t)의 위치가 다르다. 구체적으로, 도 18에 도시된 화소(10)에서는, 트랜지스터(11)의 소스 및 드레인 중 다른 쪽과, 트랜지스터(16t)의 소스 및 드레인 중 한쪽 사이에서, 트랜지스터(19t)와 배선(VL)이 접속되어 있는 점에서 도 15의 (A)에 도시된 화소(10)와 구성이 다르다.18 shows a specific configuration of the
또한, 본 발명의 일 형태에 따른 발광 장치의 화소(10)에서는, 트랜지스터(11) 이외의 트랜지스터가 게이트를 반도체막의 한쪽 측에서 적어도 가지면 좋지만, 반도체막을 사이에 개재하여 상기 게이트와 중첩하는 또 하나의 게이트를 더 가져도 좋다. 트랜지스터(11) 이외의 트랜지스터가 한 쌍의 게이트를 갖는 경우, 한 쌍의 게이트의 한쪽을 백 게이트로 하면, 일반적인 게이트 및 백 게이트에 같은 높이의 전위가 공급되어도 좋고, 백 게이트에만 접지 전위 등의 고정 전위가 공급되어도 좋다. 백 게이트에 공급되는 전위의 높이를 제어함으로써 트랜지스터의 문턱 전압을 제어할 수 있다. 또한, 백 게이트를 제공함으로써 채널 형성 영역이 증가되어 드레인 전류가 증가될 수 있다. 또한, 백 게이트를 제공함으로써 반도체막에 공핍층이 생기기 쉽게 되기 때문에, S값의 개선을 도모할 수 있다.Further, in the
<트랜지스터의 구성예 2><Transistor configuration example 2>
본 발명의 일 형태에 따른 발광 장치에 사용되는 트랜지스터는, 비정질, 미결정, 다결정, 또는 단결정인, 실리콘 또는 게르마늄 등의 반도체막 또는 반도체 기판에, 채널 형성 영역을 가져도 좋다. 실리콘의 박막을 사용하여 트랜지스터가 형성되는 경우, 상기 박막에는, 플라즈마 CVD법 등의 기상 성장법 또는 스퍼터링법으로 제작된 비정질 실리콘, 비정질 실리콘을 레이저 어닐 등의 처리에 의하여 결정화시킨 다결정 실리콘, 단결정 실리콘 웨이퍼에 수소 이온 등을 주입하여 표층부를 박리한 단결정 실리콘 등을 사용할 수 있다.A transistor used in a light emitting device according to one embodiment of the present invention may have a channel formation region in an amorphous, microcrystal, polycrystal, or single crystal semiconductor film or semiconductor substrate, such as silicon or germanium. When a transistor is formed using a thin film of silicon, the thin film includes amorphous silicon produced by a vapor phase growth method such as plasma CVD method or sputtering method, polycrystalline silicon obtained by crystallizing amorphous silicon by processing such as laser annealing, and single crystal silicon Single-crystal silicon or the like obtained by exfoliating the surface layer by implanting hydrogen ions or the like into the wafer can be used.
도 34에, 본 발명의 일 형태에 따른 발광 장치에 사용할 수 있는, 얇은 실리콘막이 사용된 트랜지스터의 단면도를 예시하였다. 도 34에서는, n채널형 트랜지스터(70)와, p채널형 트랜지스터(71)를 도시하였다.34 is a cross-sectional view of a transistor using a thin silicon film, which can be used in a light emitting device according to one embodiment of the present invention. In FIG. 34, an n-
트랜지스터(70)는, 절연 표면을 갖는 기판(72) 위에, 게이트로서 기능하는 도전막(73)과, 도전막(73) 위에 있는 절연막(74)과, 절연막(74)을 사이에 개재하여 도전막(73)과 중첩되는 반도체막(75)과, 반도체막(75) 위에 있는 절연막(76)과, 절연막(76)을 사이에 개재하여 반도체막(75)과 중첩되며, 게이트로서 기능하는 도전막(77a) 및 도전막(77b)과, 도전막(77a) 및 도전막(77b) 위에 있는 절연막(78)과, 절연막(78) 위에 있는 절연막(79)과, 절연막(78) 및 절연막(79)에 제공된 개구부에서 반도체막(75)에 전기적으로 접속되며, 소스 또는 드레인으로서 기능하는 도전막(80) 및 도전막(81)을 갖는다.The
도전막(77b)은 채널 길이 방향에서의 폭이 도전막(77a)보다 짧고, 도전막(77a) 및 도전막(77b)은, 절연막(76) 측으로부터 순차적으로 적층된다. 또한, 반도체막(75)은, 도전막(77b)과 중첩하는 위치에 있는 채널 형성 영역(82)과, 채널 형성 영역(82)을 사이에 개재하도록 위치하는 한 쌍의 LDD(Light Doped Drain) 영역(83)과, 채널 형성 영역(82) 및 LDD 영역(83)을 사이에 개재하도록 위치하는 한 쌍의 불순물 영역(84)을 갖는다. 한 쌍의 불순물 영역(84)은 소스 영역 또는 드레인 영역으로서 기능한다. 또한, LDD 영역(83) 및 불순물 영역(84)은, n형의 도전형을 반도체막(75)에 부여하는 불순물 원소, 예를 들어, 보론(B), 알루미늄(Al), 갈륨(Ga) 등이 첨가되어 있다.The
또한, 트랜지스터(71)는, 절연 표면을 갖는 기판(72) 위에, 게이트로서 기능하는 도전막(85)과, 도전막(85) 위에 있는 절연막(74)과, 절연막(74)을 사이에 개재하여 도전막(85)과 중첩되는 반도체막(86)과, 반도체막(86) 위에 있는 절연막(76)과, 절연막(76)을 사이에 개재하여 반도체막(86)과 중첩되며, 게이트로서 기능하는 도전막(87a) 및 도전막(87b)과, 도전막(87a) 및 도전막(87b) 위에 있는 절연막(78)과, 절연막(78) 위에 있는 절연막(79)과, 절연막(78) 및 절연막(79)에 제공된 개구부에서 반도체막(86)에 전기적으로 접속되며, 소스 또는 드레인으로서 기능하는 도전막(88) 및 도전막(89)을 갖는다.In addition, the
도전막(87b)은, 채널 길이 방향에서의 폭이 도전막(87a)보다 짧고, 도전막(87a) 및 도전막(87b)은, 절연막(76) 측으로부터 순차적으로 적층된다. 또한, 반도체막(75)은, 도전막(87b)과 중첩하는 위치에 채널 형성 영역(90)과, 채널 형성 영역(90)을 사이에 개재하도록 위치하는 한 쌍의 불순물 영역(91)을 갖는다. 한 쌍의 불순물 영역(91)은 소스 영역 또는 드레인 영역으로서 기능한다. 또한, 불순물 영역(91)은, p형의 도전형을 반도체막(86)에 부여하는 불순물 원소, 예를 들어, 인(P), 비소(As) 등이 첨가되어 있다.The
또한, 반도체막(75) 또는 반도체막(86)은 다양한 기술에 의하여 결정화하여도 좋다. 다양한 결정화 방법으로서, 레이저 광이 사용된 레이저 결정화법, 촉매 원소가 사용된 결정화법이 있다. 또는, 촉매 원소가 사용된 결정화법과 레이저 결정화법을 조합하여 사용할 수도 있다. 또한, 기판(72)으로서 석영과 같은 내열성이 우수한 기판이 사용되는 경우, 전열로가 사용된 열 결정화 방법, 적외광이 사용된 램프 어닐 결정화법, 촉매 원소가 사용된 결정화법, 950℃ 정도의 고온 어닐을 조합한 결정화법을 사용하여도 좋다.In addition, the
<발광 장치의 제작 방법 1><Method of manufacturing
다음에, 본 발명의 일 형태에 따른 발광 장치(400)의 제작 방법에 대하여, 도 19 및 도 20을 사용하여 설명한다.Next, a method for manufacturing the light emitting device 400 according to one embodiment of the present invention will be described using FIGS. 19 and 20 .
우선, 기판(462) 위에 절연막(420)을 형성하고, 절연막(420) 위에 제 1 소자층(410)을 형성한다(도 19의 (A) 참조). 제 1 소자층(410)에는, 반도체 소자가 제공되어 있다. 또는, 제 1 소자층(410)에는, 반도체 소자에 더하여, 표시 소자, 또는 화소 전극 등의 표시 소자의 일부가 제공되어 있어도 좋다.First, an insulating
기판(462)으로서는, 적어도 나중의 열 처리에 견딜 수 있을 정도의 내열성을 가질 필요가 있다. 예를 들어, 유리 기판, 세라믹 기판, 석영 기판, 사파이어 기판 등을 기판(462)으로서 사용하여도 좋다.The
기판(462)에 유리 기판이 사용되는 경우, 기판(462)과 절연막(420) 사이에, 산화 실리콘막, 산화질화 실리콘막, 질화 실리콘막, 질화산화 실리콘막 등의 절연막이 형성되면, 유리 기판으로부터의 오염을 방지할 수 있기 때문에 바람직하다.When a glass substrate is used for the
절연막(420)에는, 예를 들어, 에폭시 수지, 아라미드 수지, 아크릴 수지, 폴리이미드 수지, 폴리아마이드 수지, 폴리아마이드이미드 수지 등의 유기 수지막을 사용할 수 있다. 그 중에서도 폴리이미드 수지가 사용되면 내열성이 높기 때문에 바람직하다. 절연막(420)으로서, 예를 들어, 폴리이미드 수지가 사용되는 경우, 이 폴리이미드 수지의 막 두께는 3nm 이상 20μm 이하이고, 바람직하게는 500nm 이상 2μm 이하이다. 절연막(420)으로서, 폴리이미드 수지가 사용되는 경우, 스핀 코팅법, 딥 코팅법, 닥터 블레이드법 등에 의하여 형성할 수 있다. 예를 들어, 절연막(420)으로서 폴리이미드 수지가 사용되는 경우, 닥터 블레이드법에 의하여, 이 폴리이미드 수지가 사용된 막의 일부를 제거함으로써 원하는 두께를 갖는 절연막(420)을 얻을 수 있다.An organic resin film such as an epoxy resin, an aramid resin, an acrylic resin, a polyimide resin, a polyamide resin, or a polyamideimide resin can be used for the insulating
또한, 제 1 소자층(410)은 그 제작 공정에서의 온도가 실온 이상 300℃ 이하인 것이 바람직하다. 예를 들어, 제 1 소자층(410)에 포함되는, 무기 재료가 사용된 절연막 또는 도전막은, 성막 온도 150℃ 이상 300℃ 이하로 형성되는 것이 바람직하고, 200℃ 이상 270℃ 이하로 형성되는 것이 더 바람직하다. 또한, 제 1 소자층(410)에 포함되는, 유기 수지 재료가 사용된 절연막 등은 성막 온도 실온 이상 100℃ 이하로 형성되는 것이 바람직하다.In addition, it is preferable that the temperature of the
또한, 제 1 소자층(410)에 포함되는 트랜지스터의 산화물 반도체막에는, 상술한 CAAC-OS를 사용하는 것이 바람직하다. 상기 트랜지스터의 산화물 반도체막에 CAAC-OS가 사용되면, 예를 들어, 발광 장치(400)를 구부릴 때에, 채널 형성 영역에 크랙 등이 생기기 어려워지기 때문에, 굴곡에 대한 내성을 높일 수 있다.In addition, it is preferable to use the above-mentioned CAAC-OS for the oxide semiconductor film of the transistor included in the
또한, 제 1 소자층(410)에 포함되는 도전막으로서, 산화 실리콘이 첨가된 인듐 주석 산화물이 사용되면, 발광 장치(400)를 구부릴 때에, 상기 도전막에 크랙 등이 생기기 어렵게 되기 때문에 바람직하다.Also, when indium tin oxide to which silicon oxide is added is used as the conductive film included in the
다음에, 제 1 소자층(410)과, 임시 지지 기판(466)을, 박리용 접착제(464)를 사용하여 접착하고, 기판(462)으로부터 절연막(420)과 제 1 소자층(410)을 박리한다. 이로써, 절연막(420)과 제 1 소자층(410)은, 임시 지지 기판(466) 측에 제공된다(도 19의 (B) 참조).Next, the
임시 지지 기판(466)으로서는, 유리 기판, 석영 기판, 사파이어 기판, 세라믹 기판, 금속 기판 등을 사용할 수 있다. 또한, 본 실시형태의 처리 온도에 견딜 수 있는 내열성을 갖는 플라스틱 기판을 사용하여도 좋고, 필름과 같은 가요성 기판을 사용하여도 좋다.As the
박리용 접착제(464)로서는, 물이나 용매에 용해할 수 있는 것이나, 자외선 등의 조사에 의하여 가소화시킬 수 있는 것 등, 필요할 때에 임시 지지 기판(466)과 소자층(410)을 화학적 또는 물리적으로 분리할 수 있는 접착제를 사용한다.As the adhesive 464 for peeling, it is possible to dissolve the adhesive 464 in water or a solvent, or to plasticize the adhesive by irradiation with ultraviolet light or the like, and the
또한, 임시 지지 기판(466)으로의 전치(轉置) 공정은 다양한 방법을 적절히 사용할 수 있다. 예를 들어, 기판(462)에서 절연막(420)이 형성되지 않는 측, 즉 도 19의 (B)에 도시된 하방측으로부터 절연막(420)에 레이저 광(468)을 조사함으로써 절연막(420)을 취약화시켜, 기판(462)과 절연막(420)을 박리할 수 있다. 또한, 상기 레이저 광(468)의 조사 에너지 밀도를 조정함으로써 기판(462)과 절연막(420)의 밀착성이 높은 영역과, 기판(462)과 절연막(420)의 밀착성이 낮은 영역을 나누어 제작하고 나서 박리하여도 좋다.In addition, various methods can be appropriately used for the process of transferring to the
또한, 본 실시형태에서는, 기판(462)과 절연막(420)의 계면에서 박리하는 방법에 대하여 예시하였지만, 이에 한정되지 않는다. 예를 들어, 절연막(420)과 제 1 소자층(410)의 계면에서 박리하여도 좋다.In this embodiment, although the method of peeling at the interface between the
또한, 기판(462)과 절연막(420)의 계면에 액체를 침투시켜 기판(462)으로부터 절연막(420)을 박리하여도 좋다. 또는, 절연막(420)과 제 1 소자층(410)의 계면에 액체를 침투시켜 절연막(420)으로부터 제 1 소자층(410)을 박리하여도 좋다. 상기 액체로서는, 예를 들어, 물, 극성 용매 등을 사용할 수 있다. 절연막(420)이 박리되는 계면, 구체적으로는 기판(462)과 절연막(420)의 계면, 또는 절연막(420)과 제 1 소자층(410)의 계면에 액체를 침투시킴으로써 제 1 소자층(410)에 공급되는, 박리에 수반하여 발생하는 정전기 등의 영향을 억제할 수 있다.Alternatively, the interface between the
다음에, 접착층(418)을 사용하여 절연막(420)에 제 1 기판(401)을 접착한다(도 19의 (C) 참조).Next, the
다음에, 박리용 접착제(464)를 용해 또는 가소화시켜 제 1 소자층(410)으로부터 박리용 접착제(464) 및 임시 지지 기판(466)을 떼어낸다(도 19의 (D) 참조).Next, the peeling adhesive 464 is dissolved or plasticized to separate the peeling adhesive 464 and the
또한, 제 1 소자층(410)의 표면이 노출되도록 박리용 접착제(464)를 물이나 용매 등으로 제거하는 것이 바람직하다.In addition, it is preferable to remove the peeling adhesive 464 with water or a solvent so that the surface of the
상술한 바와 같이 하여, 제 1 기판(401) 위에 제 1 소자층(410)을 제작할 수 있다.As described above, the
다음에, 도 19의 (A)~도 19의 (D)에 도시된 공정과 같은 형성 방법에 의하여, 제 2 기판(405)과, 제 2 기판(405) 위에 있는 접착층(412)과, 접착층(412) 위에 있는 절연막(440)과, 제 2 소자층(411)을 형성한다(도 20의 (A) 참조).Next, the
제 2 소자층(411)이 갖는 절연막(440)으로서는, 절연막(420)과 같은 재료를 사용하여 형성할 수 있고, 여기서는 유기 수지를 사용하여 형성할 수 있다.As the insulating
다음에, 제 1 소자층(410)과 제 2 소자층(411) 사이에 밀봉층(432)을 충전하여 제 1 소자층(410)과 제 2 소자층(411)을 접합한다(도 20의 (B) 참조).Next, a
밀봉층(432)에 의하여, 예를 들어, 고체 밀봉(solid sealing)시킬 수 있다. 다만, 밀봉층(432)은 가요성을 갖는 것이 바람직하다. 밀봉층(432)으로서는, 예를 들어, 글라스 프릿 등의 유리 재료나, 2액 혼합형 수지 등의 상온에서 경화되는 경화 수지, 광 경화성의 수지, 열 경화성의 수지 등을 사용할 수 있다.By means of the
상술한 바와 같이 하여, 발광 장치(400)를 제작할 수 있다.As described above, the light emitting device 400 can be manufactured.
<발광 장치의 제작 방법 2><Method of manufacturing
다음에, 본 발명의 일 형태에 따른 발광 장치(400)의 다른 제작 방법에 대하여, 도 21을 사용하여 설명한다. 또한, 도 21에서는, 절연막(420) 및 절연막(440)으로서 무기 절연막을 사용하는 구성에 대하여 설명한다.Next, another manufacturing method of the light emitting device 400 according to one embodiment of the present invention will be described with reference to FIG. 21 . In addition, in FIG. 21, the structure using an inorganic insulating film as the insulating
우선, 기판(462) 위에 박리층(463)을 형성한다. 다음에, 박리층(463) 위에 절연막(420)을 형성하고, 절연막(420) 위에 제 1 소자층(410)를 형성한다(도 21의 (A) 참조).First, a
박리층(463)으로서는, 예를 들어, 텅스텐, 몰리브데넘, 타이타늄, 탄탈럼, 니오븀, 니켈, 코발트, 지르코늄, 아연, 루테늄, 로듐, 팔라듐, 오스뮴, 이리듐, 실리콘으로부터 선택된 원소, 이 원소를 포함하는 합금 재료, 또는 이 원소를 포함하는 화합물 재료를 포함하며, 단층 또는 적층된 구조를 사용할 수 있다. 또한, 실리콘이 포함되는 층의 경우, 상기 실리콘이 포함되는 층의 결정 구조로서는, 비정질, 미결정, 다결정, 단결정 중 어느 것이라도 좋다.As the
박리층(463)은, 스퍼터링법, PECVD법, 도포법, 인쇄법 등에 의하여 형성할 수 있다. 또한 도포법은, 스핀 코팅법, 액적 토출법, 및 디스펜스법을 포함한다.The
박리층(463)이 단층 구조인 경우, 텅스텐, 몰리브데넘, 또는 텅스텐과 몰리브데넘의 혼합물이 포함되는 층을 형성하는 것이 바람직하다. 또한, 텅스텐의 산화물 또는 산화질화물이 포함되는 층, 몰리브데넘의 산화물 또는 산화질화물이 포함되는 층, 또는 텅스텐과 몰리브데넘의 혼합물의 산화물 또는 산화질화물이 포함되는 층을 형성하여도 좋다. 또한, 텅스텐과 몰리브데넘의 혼합물이란, 예를 들어, 텅스텐과 몰리브데넘의 합금에 상당한다.When the
또한, 박리층(463)으로서, 텅스텐이 포함되는 층과 텅스텐의 산화물이 포함되는 층의 적층 구조가 형성되는 경우, 텅스텐이 포함되는 층을 형성하고, 그 위에 산화물로 형성되는 절연층을 형성함으로써 텅스텐층과 절연층의 계면에, 텅스텐의 산화물이 포함되는 층이 형성되는 것을 활용하여도 좋다. 또한, 텅스텐이 포함되는 층의 표면을, 열 산화 처리, 산소 플라즈마 처리, 아산화 질소(N2O) 플라즈마 처리, 오존수 등의 산화력이 강한 용액을 사용한 처리 등을 수행하여 텅스텐의 산화물이 포함되는 층을 형성하여도 좋다. 또한 플라즈마 처리나 가열 처리는, 산소, 질소, 아산화 질소 단독, 또는 이 가스와 그 외의 가스와의 혼합 기체 분위기하에서 수행하여도 좋다. 상기 플라즈마 처리나 가열 처리에 의하여, 박리층(463)의 표면 상태를 변화시킴으로써 박리층(463)과 나중에 형성되는 절연막(420)의 밀착성을 제어할 수 있다.In addition, when a layered structure of a layer containing tungsten and a layer containing an oxide of tungsten is formed as the
절연막(420)에는, 예를 들어, 산화 실리콘막, 질화 실리콘막, 산화질화 실리콘막, 질화산화 실리콘막, 산화 알루미늄막 등의 투습성이 낮은 무기 절연막을 사용할 수 있다. 상기 무기 절연막은, 예를 들어, 스퍼터링법, PECVD법 등을 사용하여 형성할 수 있다.For the insulating
다음에, 제 1 소자층(410)과, 임시 지지 기판(466)을, 박리용 접착제(464)를 사용하여 접착하고, 박리층(463)으로부터 절연막(420)과 제 1 소자층(410)을 박리한다. 이로써, 절연막(420)과 제 1 소자층(410)은 임시 지지 기판(466) 측에 제공된다(도 21의 (B) 참조).Next, the
또한, 임시 지지 기판(466)으로의 전치 공정은 다양한 방법을 적절히 사용할 수 있다. 예를 들어, 박리층(463)과 절연막(420)의 계면에 금속 산화막이 포함되는 층이 형성된 경우에는, 상기 금속 산화막을 결정화에 의하여 취약화하여, 박리층(463)으로부터 절연막(420)을 박리할 수 있다. 또한, 박리층(463)이 텅스텐막으로 형성된 경우에는, 암모니아수와 과산화 수소수의 혼합 용액에 의하여 텅스텐막을 에칭하면서 박리하여도 좋다.In addition, various methods can be appropriately used for the process of transferring to the
또한, 박리층(463)과 절연막(420)의 계면에 액체를 침투시켜 박리층(463)으로부터 절연막(420)을 박리하여도 좋다. 상기 액체로서는, 예를 들어, 물, 극성 용매 등을 사용할 수 있다. 절연막(420)이 박리되는 계면, 구체적으로는 박리층(463)과 절연막(420)의 계면에 액체를 침투시킴으로써 제 1 소자층(410)에 공급되는, 박리에 수반하여 발생하는 정전기 등의 영향을 억제할 수 있다.Alternatively, the insulating
다음에, 접착층(418)을 사용하여 절연막(420)에 제 1 기판(401)을 접착한다(도 21의 (C) 참조).Next, the
다음에, 박리용 접착제(464)를 용해 또는 가소화시켜 제 1 소자층(410)으로부터 박리용 접착제(464) 및 임시 지지 기판(466)을 떼어낸다(도 21의 (D) 참조).Next, the peeling adhesive 464 is dissolved or plasticized to separate the peeling adhesive 464 and the
또한, 제 1 소자층(410)의 표면이 노출되도록 박리용 접착제(464)를 물이나 용매 등으로 제거하는 것이 바람직하다.In addition, it is preferable to remove the peeling adhesive 464 with water or a solvent so that the surface of the
상술한 바와 같이 하여, 제 1 기판(401) 위에 제 1 소자층(410)을 제작할 수 있다.As described above, the
다음에, 도 21의 (A)~도 21의 (D)에 도시된 공정과 같은 형성 방법에 의하여, 제 2 기판(405)과, 제 2 기판(405) 위에 있는 접착층(412)과, 접착층(412) 위에 있는 절연막(440)과, 제 2 소자층(411)을 형성한다. 그 후에, 제 1 소자층(410)과 제 2 소자층(411) 사이에 밀봉층(432)을 충전하여 제 1 소자층(410)과 제 2 소자층(411)을 접합한다.Next, the
마지막으로, 접속 전극(360)에 이방성 도전막(380)과 FPC(408)를 부착시킨다. 필요에 따라, IC칩 등을 실장시켜도 좋다.Finally, the anisotropic conductive film 380 and the FPC 408 are attached to the connection electrode 360 . If necessary, an IC chip or the like may be mounted.
상술한 바와 같이 하여, 발광 장치(400)를 제작할 수 있다.As described above, the light emitting device 400 can be manufactured.
<발광 장치의 단면 구조><Cross-section structure of light emitting device>
도 22에, 본 발명의 일 형태에 따른 발광 장치의, 화소부의 단면 구조를 일례로서 도시하였다. 또한, 도 22에서는, 도 3의 (A)에 도시된 화소(10)가 갖는, 트랜지스터(11), 용량 소자(18), 및 발광 소자(14)의 단면 구조를 예시하였다.22 shows a cross-sectional structure of a pixel portion of a light emitting device according to one embodiment of the present invention as an example. In addition, in FIG. 22, cross-sectional structures of the
구체적으로, 도 22에 도시된 발광 장치는, 기판(500) 위에 트랜지스터(11)와, 용량 소자(18)를 갖는다. 트랜지스터(11)는, 제 1 게이트로서 기능하는 도전막(501)과, 도전막(501) 위에 있는 절연막(502)과, 절연막(502)을 사이에 개재하여 도전막(501)과 중첩되는 반도체막(503)과, 반도체막(503)에 전기적으로 접속된 소스 또는 드레인으로서 기능하는 도전막(504) 및 도전막(505)과, 반도체막(503), 도전막(504), 및 도전막(505) 위에 있는 절연막(550)과, 절연막(550)을 사이에 개재하여 도전막(501)과 중첩되며, 제 2 게이트로서 기능하는 도전막(551)을 갖는다.Specifically, the light emitting device shown in FIG. 22 has a
용량 소자(18)는, 전극으로서 기능하는 도전막(501)과, 도전막(501) 위에 있는 절연막(502)과, 절연막(502)을 사이에 개재하여 도전막(501)과 중첩되며, 전극으로서 기능하는 도전막(504)을 갖는다.The
절연막(502)으로서는, 산화 알루미늄, 산화 마그네슘, 산화 실리콘, 산화질화 실리콘, 질화산화 실리콘, 질화 실리콘, 산화 갈륨, 산화 게르마늄, 산화 이트륨, 산화 지르코늄, 산화 란탄, 산화 네오디뮴, 산화 하프늄, 및 산화 탄탈럼을 1종류 이상 포함하는 절연막을 단층으로 또는 적층으로 사용하면 좋다. 또한, 본 명세서 중에서, 산화질화물은 그 조성으로서, 질소의 함유량보다 산소의 함유량이 많은 재료를 가리키고, 질화산화물은 그 조성으로서, 산소의 함유량보다 질소의 함유량이 많은 재료를 가리킨다.Examples of the insulating
또한, 반도체막(503), 도전막(504), 및 도전막(505) 위에는 절연막(511)이 제공되어 있다. 반도체막(503)으로서 산화물 반도체가 사용되는 경우, 절연막(511)에는, 반도체막(503)에 산소를 공급시킬 수 있는 재료를 사용하는 것이 바람직하다. 상기 재료를 절연막(511)에 사용함으로써 절연막(511)에 포함되는 산소를 반도체막(503)으로 이동시킬 수 있어 반도체막(503)의 산소 결손량을 저감할 수 있다. 절연막(511)에 포함되는 산소의 반도체막(503)으로의 이동은, 절연막(511)을 형성한 후에, 가열 처리를 수행함으로써 효율적으로 수행할 수 있다.In addition, an insulating
절연막(511) 위에는 절연막(520)이 제공되어 있고, 절연막(520) 위에는 도전막(524)이 제공되어 있다. 도전막(524)은, 절연막(511) 및 절연막(520)에 제공된 개구부에서, 도전막(504)에 접속되어 있다.An insulating
절연막(520) 및 도전막(524) 위에는 절연막(525)이 제공되어 있다. 절연막(525)은 도전막(524)과 중첩하는 위치에 개구부를 갖는다. 또한, 절연막(525) 위에서, 절연막(525)의 개구부와 다른 위치에, 절연막(526)이 제공되어 있다. 그리고, 절연막(525) 및 절연막(526) 위에는, EL층(527) 및 도전막(528)이 순차적으로 적층되도록 제공되어 있다. EL층(527)을 사이에 개재하여 도전막(524)과 도전막(528)이 중첩되는 부분은 발광 소자(14)로서 기능한다. 그리고, 도전막(524) 및 도전막(528)은 한쪽이 양극으로서 기능하고, 다른 쪽이 음극으로서 기능한다.An insulating
또한, 발광 장치는, 발광 소자(14)를 사이에 개재하여 기판(500)과 대향하는 기판(530)을 갖는다. 기판(530) 위, 즉 기판(530)의 발광 소자(14)에 가까운 측의 면 위에는, 광을 차폐하는 기능을 갖는 차폐막(531)이 제공되어 있다. 그리고, 차폐막(531)은, 발광 소자(14)와 중첩하는 영역에 개구부를 갖는다. 발광 소자(14)에 중첩되는 개구부에서, 기판(530) 위에는 특정한 파장 범위의 가시광을 투과시키는 착색층(532)이 제공되어 있다.Further, the light emitting device has a
<발광 장치의 외관><Appearance of light emitting device>
도 23의 (A)는, 본 발명의 일 형태에 따른 발광 장치의 외관의 일례가 도시된 사시도이다. 도 23의 (A)에 도시된 발광 장치는, 패널(1601)과, 컨트롤러, 전원 회로, 화상 처리 회로, 화상 메모리, CPU 등이 제공된 회로 기판(1602)과, 접속부(1603)를 갖는다. 패널(1601)은, 화소가 복수로 제공된 화소부(1604)와, 복수의 화소를 행마다 선택하는 구동 회로(1605)와, 선택된 행 내의 화소로의 화상 신호(Sig)의 입력을 제어하는 구동 회로(1606)를 갖는다.Fig. 23(A) is a perspective view showing an example of the appearance of a light emitting device according to one embodiment of the present invention. The light emitting device shown in FIG. 23(A) has a
회로 기판(1602)으로부터, 접속부(1603)를 통하여, 각종 신호와 전원의 전위가 패널(1601)에 입력된다. 접속부(1603)에는, FPC(Flexible Printed Circuit) 등을 사용할 수 있다. FPC에 칩이 실장된 것을 COF 테이프라고 부르고, COF 테이프를 사용하면, 더 작은 면적에 더 높은 밀도로 실장할 수 있다. 또한, 접속부(1603)에 COF 테이프가 사용되는 경우, 회로 기판(1602) 내의 일부의 회로, 또는 패널(1601)이 갖는 구동 회로(1605)나 구동 회로(1606)의 일부 등을 별도로 준비된 칩에 형성하고, COF(Chip On Film)법을 사용하여 상기 칩을 COF 테이프에 접속하여도 좋다.Various signals and power potentials are input to the
또한, COF 테이프(1607)가 사용된 발광 장치의 외관의 일례가 도시된 사시도를 도 23의 (B)에 도시하였다.23(B) is a perspective view showing an example of the appearance of the light emitting device in which the COF tape 1607 is used.
칩(1608)은 범프 등의 단자를 표면에 갖는 반도체 베어 칩(IC, LSI 등)이다. 또한, COF 테이프(1607)에, CR 부품도 실장할 수 있어 회로 기판(1602)의 면적을 감소시킬 수도 있다. 가요성 기판의 배선 패턴은, 실장하는 칩의 단자에 따라 복수 형성된다. 칩(1608)은, 본더 장치 등에 의하여, 배선 패턴을 갖는 가요성 기판 위에 위치를 결정하여 배치하고, 열 압착함으로써 실장된다.The chip 1608 is a bare semiconductor chip (IC, LSI, etc.) having terminals such as bumps on its surface. In addition, CR components can also be mounted on the COF tape 1607, and the area of the
도 23의 (B)에는 1개의 칩(1608)을 실장한 1개의 COF 테이프(1607)의 예를 도시하였지만, 특별히 한정되지 않는다. 1개의 COF 테이프(1607)의 한쪽 면 또는 양쪽 면에 복수의 열의 칩을 실장할 수 있지만, 비용을 삭감하기 위해서는, 실장되는 칩의 개수를 줄이기 위하여 하나의 열로 하는 것이 바람직하고, 실장되는 칩의 개수를 1개로 하는 것이 더 바람직하다.23(B) shows an example of one COF tape 1607 on which one chip 1608 is mounted, but is not particularly limited. A plurality of rows of chips can be mounted on one side or both sides of one COF tape 1607, but in order to reduce cost, it is preferable to use one row in order to reduce the number of mounted chips. It is more preferable to set the number to one.
<회로 기판의 구성예><Configuration example of circuit board>
도 25에, 회로 기판(2003)의 외관도를 도시하였다. 회로 기판(2003)은, 슬릿(2211)을 갖는 FPC(2201) 위에, Bluetooth(등록 상표. IEEE802. 15. 1과 같음) 규격의 통신 장치(2101), 마이크로컴퓨터(2102), 기억 장치(2103), FPGA(2104), DA 컨버터(2105), 충전 제어 IC(2106), 레벨 시프터(2107)를 제공한 구성을 갖는다. 또한, 회로 기판(2003)은 입출력 커넥터(2108)를 통하여 본 발명의 일 형태에 따른 발광 장치와 전기적으로 접속한다. 또한, FPC(2201)에 슬릿(2211)을 제공함으로써 FPC(2201)가 사용된 회로 기판(2003)의 가요성을 높인다.25, an external view of the
본 발명의 일 형태에 따른 발광 장치에 가요성을 갖는 기판을 사용함으로써 회로 기판(2003)과 발광 장치를 만곡시킬 수 있다. 따라서, 가요성을 갖는 기판이 사용된 발광 장치와 회로 기판(2003)은, 장착 부위의 형상에 맞추어 반복하여 변형할 수 있기 때문에, 팔이나 발 등 신체에 장착할 수 있는 전자 기기에 이용하는 것에 적합하다.By using a substrate having flexibility in the light emitting device according to one embodiment of the present invention, the
<정보 처리 장치의 구성예><Configuration Example of Information Processing Device>
도 26의 (A)는 본 발명의 일 형태에 따른 정보 처리 장치(1000)의 외관을 설명한 모식도이고, 도 26의 (B)는, 도 26의 (A)에 도시된 절단선 X1-X2에서의 단면의 구조를 설명한 단면도이다. 또한, 도 26의 (C) 및 도 26의 (D)는 본 발명의 일 형태에 따른 정보 처리 장치(1000)의 외관을 설명한 모식도이고, 도 26의 (E)는, 도 26의 (C) 및 도 26의 (D)에 도시된 절단선 X3-X4에서의 단면의 구조를 설명한 단면도이다. 도 26의 (C)는 정보 처리 장치(1000)의 정면을 설명한 모식도이고, 도 26의 (D)는 정보 처리 장치(1000)의 배면을 설명한 모식도이다.FIG. 26(A) is a schematic diagram for explaining the appearance of the
도 26의 (C) 및 도 26의 (D)에 도시된 바와 같이, 위치 입력부(1001) 또는 표시부(1002)는, 정보 처리 장치(1000)의 정면뿐만 아니라 측면이나 배면에도 제공되어도 좋다. 또한, 위치 입력부(1001) 또는 표시부(1002)는, 정보 처리 장치(1000)의 상면에 제공되어도 좋다. 또한, 위치 입력부(1001) 또는 표시부(1002)는 정보 처리 장치(1000)의 저면에 제공되어도 좋다.As shown in FIG. 26(C) and FIG. 26(D) , the
또한, 하우징(1003)의 표면에는 위치 입력부(1001) 외에, 하드웨어 버튼이나 외부 접속 단자를 가져도 좋다.In addition to the
이와 같은 구성으로 함으로써 종래의 정보 처리 장치와 같이 하우징(1003)의 정면에 평행한 면뿐만 아니라 하우징(1003)의 측면에도 표시를 수행하는 것이 가능하게 된다. 특히, 하우징(1003)의 2개 이상의 측면을 따라 표시 영역을 제공하면, 표시의 다양성이 더 높게 되기 때문에 바람직하다.With such a configuration, it is possible to display not only on the surface parallel to the front of the
정보 처리 장치의 정면을 따라 배치된 표시 영역과, 측면을 따라 배치된 각 표시 영역은, 각각 독립적인 표시 영역으로서 사용하여 다른 화상 등을 표시하여도 좋고, 어느 2개 이상의 표시 영역에 걸쳐 1개의 화상 등을 표시하여도 좋다. 예를 들어, 정보 처리 장치의 정면을 따라 배치된 표시 영역에 표시되는 화상을, 정보 처리 장치의 측면을 따라 배치된 표시 영역 등에 연속적으로 표시하여도 좋다.The display area arranged along the front of the information processing device and each display area arranged along the side surface may be used as independent display areas to display different images, etc. An image or the like may be displayed. For example, an image displayed on a display area arranged along the front of the information processing device may be continuously displayed on a display area arranged along the side surface of the information processing device or the like.
또한, 연산 장치(1005)는, 하우징(1003)의 내부에 제공되어 있다. 도 26의 (B)에서는, 연산 장치(1005)가 표시부(1002)와 격리된 위치에 제공되어 있다. 도 26의 (E)에서는, 연산 장치(1005)가 표시부(1002)와 중첩되는 위치에 제공되어 있다.In addition, the
위치 입력부(1001)는, 일례로서는, 제 1 영역(1001(1))과, 제 1 영역(1001(1))에 대향하는 제 2 영역(1001(2))과, 제 1 영역(1001(1)) 및 제 2 영역(1001(2)) 사이에 있는 제 3 영역(1001(3))이 형성되도록 구부릴 수 있는 가요성을 갖는다(도 26의 (B) 참조). 또한, 다른 일례로서, 제 1 영역(1001(1))과, 제 3 영역(1001(3))과, 제 3 영역(1001(3))에 대향하는 제 4 영역(1001(4))이 형성되도록 구부릴 수 있는 가요성을 갖는다(도 26의 (E) 참조).The
또한, 다른 일례로서, 제 3 영역(1001(3))과, 제 5 영역(1001)(5)과, 제 3 영역(1001(3))에 대향하는 제 4 영역(1001(4))이 형성되도록 구부릴 수 있는 가요성을 가져도 좋다.As another example, the third region 1001(3), the fifth region 1001(5), and the fourth region 1001(4) opposite to the third region 1001(3) It may have flexibility that can be bent to form.
또한, 제 1 영역(1001(1))에 대향하는 제 2 영역(1001(2))의 배치는, 제 1 영역(1001(1))에 정면으로 대향하는 배치에 한정되지 않고, 제 1 영역(1001(1))에 비스듬하게 대향하는 배치도 포함하는 것으로 한다. 또한, 제 3 영역(1001(3))에 대향하는 제 4 영역(1001(4))의 배치는, 제 3 영역(1001(3))에 정면으로 대향하는 배치에 한정되지 않고, 제 3 영역(1001(3))에 비스듬하게 대향하는 배치도 포함하는 것으로 한다.In addition, the arrangement of the second area 1001(2) facing the first area 1001(1) is not limited to the arrangement directly facing the first area 1001(1), and the first area Arrangements obliquely facing (1001(1)) are also included. Further, the arrangement of the fourth area 1001(4) facing the third area 1001(3) is not limited to the arrangement directly facing the third area 1001(3), and the third area Arrangements obliquely facing (1001(3)) are also included.
표시부(1002)는, 적어도 제 1 영역(1001(1)), 제 2 영역(1001(2)), 제 3 영역(1001(3)), 또는 제 4 영역(1001(4))의 일부와 중첩하도록 배치된다.The
정보 처리 장치(1000)는, 근접 또는 접촉하는 것을 검지하는 가요성의 위치 입력부(1001)를 포함하여 구성된다. 그리고, 위치 입력부(1001)는, 예를 들어, 제 1 영역(1001(1))과, 제 1 영역(1001(1))에 대향하는 제 2 영역(1001(2))과, 제 1 영역(1001(1)) 및 제 2 영역(1001(2)) 사이에 있는 표시부(1002)와 중첩되는 제 3 영역(1001(3))이 형성되도록 구부릴 수 있다. 이로써, 예를 들어, 손바닥 또는 손가락이 제 1 영역(1001(1)) 또는 제 2 영역(1001(2)) 등에 근접했는지를 판단할 수 있다. 그 결과, 조작성이 우수한 휴먼 인터페이스를 제공할 수 있다. 또는, 조작성이 우수한 신규 정보 처리 장치를 제공할 수 있다.The
표시부(1002)에 사용되는 기판으로서는, 가요성을 가질 정도의 두께의 수지를 적용할 수 있다. 수지로서는, 예를 들어, 폴리에스터, 폴리올레핀, 폴리아마이드, 폴리이미드, 아라미드, 에폭시, 폴리카보네이트 또는 아크릴 수지 등을 들 수 있다. 또한, 가요성을 갖지 않는 일반적인 기판으로서는, 유리 기판, 석영 기판, 반도체 기판 등을 사용할 수 있다.As a substrate used for the
<전자 기기의 구성예><Configuration example of electronic device>
본 발명의 일 형태에 따른 발광 장치는, 표시 장치, 노트북형 퍼스널 컴퓨터, 기록 매체를 구비한 화상 재생 장치(대표적으로는 DVD: Digital Versatile Disc 등의 기록 매체를 재생하고, 그 화상을 표시할 수 있는 디스플레이를 갖는 장치)에 사용할 수 있다. 그 외에, 본 발명의 일 형태에 따른 발광 장치를 사용할 수 있는 전자 기기로서, 휴대 전화, 휴대형 게임기, 휴대 정보 단말, 전자 서적, 비디오 카메라, 디지털 스틸 카메라 등의 카메라, 고글형 디스플레이(헤드 마운트 디스플레이), 내비게이션 시스템, 음향 재생 장치(카 오디오, 디지털 오디오 플레이어 등), 복사기, 팩시밀리, 프린터, 프린터 복합기, 현금 자동 입출금기(ATM), 자동 판매기 등을 들 수 있다. 도 24에 이들 전자 기기의 구체적인 예를 도시하였다.A light emitting device according to one embodiment of the present invention includes a display device, a notebook type personal computer, and an image reproducing device having a recording medium (typically, a recording medium such as DVD: Digital Versatile Disc can be reproduced and the image can be displayed). device with a display). In addition, as electronic devices that can use the light emitting device according to one embodiment of the present invention, cameras such as mobile phones, portable game machines, portable information terminals, electronic books, video cameras, digital still cameras, goggle-type displays (head mounted displays) ), navigation systems, sound reproducing devices (car audio, digital audio players, etc.), copiers, facsimiles, printers, multi-printer printers, automatic teller machines (ATMs), and vending machines. 24 shows specific examples of these electronic devices.
도 24의 (A)는 표시 장치이며, 하우징(5001), 표시부(5002), 지지대(5003) 등을 갖는다. 본 발명의 일 형태에 따른 발광 장치는, 표시부(5002)에 사용할 수 있다. 또한, 표시 장치에는, 퍼스널 컴퓨터용, TV 방송 수신용, 광고 표시용 등의 모든 정보 표시용 표시 장치가 포함된다.24(A) is a display device, and includes a
도 24의 (B)는 휴대 정보 단말이며, 하우징(5101), 표시부(5102), 조작 키(5103) 등을 갖는다. 본 발명의 일 형태에 따른 발광 장치는 표시부(5102)에 사용할 수 있다.24(B) is a portable information terminal, and has a
도 24의 (C)는 표시 장치이며, 곡면을 갖는 하우징(5701), 표시부(5702) 등을 갖는다. 본 발명의 일 형태에 따른 발광 장치에 가요성을 갖는 기판을 사용함으로써 곡면을 갖는 하우징(5701)에 지지된 표시부(5702)에, 상기 발광 장치를 사용할 수 있기 때문에, 가요성을 가지고, 가볍고, 사용하기에 편리한 표시 장치를 제공할 수 있다.24(C) is a display device, and includes a
도 24의 (D)는 휴대형 게임기이며, 하우징(5301), 하우징(5302), 표시부(5303), 표시부(5304), 마이크로폰(5305), 스피커(5306), 조작 키(5307) 스타일러스(5308) 등을 갖는다. 본 발명의 일 형태에 따른 발광 장치는, 표시부(5303) 또는 표시부(5304)에 사용할 수 있다. 표시부(5303) 또는 표시부(5304)에 본 발명의 일 형태에 따른 발광 장치를 사용함으로써 사용자의 사용감이 우수하고, 품질의 저하가 일어나기 어려운 휴대형 게임기를 제공할 수 있다. 또한, 도 24의 (D)에 도시된 휴대형 게임기는, 2개의 표시부(5303)와 표시부(5304)를 갖지만, 휴대형 게임기가 갖는 표시부의 개수는 이에 한정되지 않는다.24(D) is a portable game machine,
도 24의 (E)는 전자 서적이며, 하우징(5601), 표시부(5602) 등을 갖는다. 본 발명의 일 형태에 따른 발광 장치는 표시부(5602)에 사용할 수 있다. 그리고, 가요성을 갖는 기판을 사용함으로써 발광 장치에 가요성을 갖게 할 수 있기 때문에, 가요성을 가지고, 가볍고, 사용하기에 편리한 전자 서적을 제공할 수 있다.24(E) is an electronic book, and has a
도 24의 (F)는 휴대 전화이며, 하우징(5901)에, 표시부(5902), 마이크로폰(5907), 스피커(5904), 카메라(5903), 외부 접속부(5906), 조작용 버튼(5905)이 제공되어 있다. 표시부(5902)에 본 발명의 일 형태에 따른 발광 장치를 사용할 수 있다. 또한, 본 발명의 일 형태에 따른 발광 장치가 가요성을 갖는 기판에 형성된 경우, 도 24의 (F)에 도시된 바와 같은 곡면을 갖는 표시부(5902)에 상기 발광 장치를 적용할 수 있다.24(F) is a mobile phone, and a
(실시예)(Example)
본 실시예에서는, 상기 실시형태에 나타낸 화소를 사용하여 제작한 표시 장치에 대하여 설명한다.In this embodiment, a display device fabricated using the pixels shown in the above embodiment will be described.
우선, 화소에 사용되는 트랜지스터의 특성을 측정하였다. 화소에 사용되는 트랜지스터는 CAAC-OS막을 사용하여 형성한 OS 트랜지스터로 하고, CAAC-OS막은 In-Ga-Zn 산화물을 사용하여 형성하였다.First, characteristics of transistors used in pixels were measured. A transistor used in the pixel is an OS transistor formed using a CAAC-OS film, and the CAAC-OS film is formed using an In-Ga-Zn oxide.
도 42의 (A)에 OS 트랜지스터의 I-V 특성의 측정 결과를 나타냈다. 여기서는, 소스-드레인 사이의 전압(Vds)을 0.1V로 한 경우와 10V로 한 경우의 측정 결과를 나타냈다. 또한, OS 트랜지스터의 채널 길이 L은 6μm로 하고, 채널 폭 W는 6μm로 하였다. 또한, OS 트랜지스터에는 백 게이트가 제공되고, 백 게이트-소스 사이의 전압(Vbgs)이 0V인 상태에서 측정하였다.42(A) shows measurement results of I-V characteristics of OS transistors. Here, measurement results were shown when the source-drain voltage (Vds) was set to 0.1 V and when set to 10 V. In addition, the channel length L of the OS transistor was 6 μm, and the channel width W was 6 μm. In addition, a back gate was provided to the OS transistor, and the voltage (Vbgs) between the back gate and the source was measured at 0V.
동일 기판 내의 20점에서 측정하였다. 측정에 의하여 얻어진 OS 트랜지스터의 문턱 전압의 중앙값은 4.38V이고, 문턱 전압의 편차는 3σ=0.88V이었다.Measurements were made at 20 points on the same substrate. The median value of the threshold voltage of the OS transistor obtained by the measurement was 4.38V, and the deviation of the threshold voltage was 3σ = 0.88V.
또한 백 게이트를 제공함으로써, DIBL(Drain Induced Barrier Lowering) 효과가 감소된다. 백 게이트가 사용되지 않는 싱글 게이트 구조의 경우, 채널 길이 변조 계수가 약 0.05V-1인 반면, 백 게이트가 사용되는 경우는 약 0.009V-1가 되어 포화성이 향상되었다.In addition, by providing a back gate, the DIBL (Drain Induced Barrier Lowering) effect is reduced. In the case of a single gate structure in which a back gate is not used, the channel length modulation coefficient is about 0.05V -1 , whereas in the case of a back gate in which a back gate is used, it is about 0.009V -1 , improving saturation.
다음에, OS 트랜지스터의 문턱 전압 Vth의 Vbgs 의존성의 측정 결과를 도 42의 (B)에 나타냈다. 도 42의 (B)는 OS 트랜지스터의 소스 전위가 고정된 상태에서, Vbgs를 변화시켜 I-V 특성을 측정하고, 그 측정 결과로부터 문턱 전압을 산출하여 플롯한 그래프이다. 또한, 도 42의 (B)는 Vds=10V의 경우의 측정 결과이다.Next, the measurement result of the Vbgs dependence of the threshold voltage Vth of the OS transistor is shown in FIG. 42(B). 42(B) is a graph in which the I-V characteristics are measured by varying Vbgs while the source potential of the OS transistor is fixed, and the threshold voltage is calculated and plotted from the measurement result. 42(B) is the measurement result in the case of Vds = 10V.
Vbgs가 플러스 측으로 변화되면, 문턱 전압은 마이너스 측으로 시프트하는 것을 알 수 있고, Vbgs가 마이너스 측으로 변화되면, 문턱 전압은 플러스 측으로 시프트하는 것을 알 수 있다. 또한, Vth는 Vbgs에 대하여 선형으로 시프트하는 것을 알 수 있다. 또한 문턱 전압의 시프트량은 채널부와 백 게이트부 사이의 층간막의 두께 및 층간막의 유전율에도 의존한다. 층간막의 두께가 두꺼울수록, 또한 유전율이 낮을수록 Vbgs가 문턱 전압에 미치는 영향은 작아진다.It can be seen that when Vbgs changes to the positive side, the threshold voltage shifts to the minus side, and when Vbgs changes to the minus side, the threshold voltage shifts to the plus side. Also, it can be seen that Vth shifts linearly with respect to Vbgs. Also, the shift amount of the threshold voltage depends on the thickness of the interlayer film between the channel part and the back gate part and the permittivity of the interlayer film. The thicker the thickness of the interlayer and the lower the dielectric constant, the smaller the influence of Vbgs on the threshold voltage.
상기 OS 트랜지스터를 사용하여 화소를 구성하였다. 도 43의 (A)에 화소의 회로 구성을 도시하였다. 또한, 도 43의 (A)에 도시된 화소는, 도 3의 (B) 및 도 4의 (B)에 도시된 화소(10)에 대응한다. 그리고, 도 43의 (A)에 도시된 화소를 도 43의 (B)에 나타낸 타이밍 차트에 따라 구동함으로써, 문턱 전압을 보정하였다. 문턱 전압을 보정하는 동작에 대해서는 상기 실시형태의 기재를 참조할 수 있다. 또한, 기간 I에서, G3은 하이 레벨이고, Tr4는 온 상태이고, 구동 트랜지스터 DrTr의 소스 전위는 CATHODE 전위에 OLED의 문턱 값 VthOLED를 더한 전위가 된다.A pixel was constructed using the OS transistor. 43(A) shows the circuit configuration of the pixel. In addition, the pixel shown in FIG. 43(A) corresponds to the
상기 화소를 사용하여 제작한 표시 장치의 사양을 표 1에 나타낸다. 표시 장치의 해상도는 302ppi이고, 개구율은 61%이었다. 또한, 스캔 드라이버는 유리 위에 제공하고, 소스 드라이버에는 COF를 사용하였다.Table 1 shows the specifications of the display device manufactured using the pixel. The resolution of the display device was 302 ppi, and the aperture ratio was 61%. In addition, a scan driver was provided on glass, and a COF was used for the source driver.
표시 장치는 백색 EL 소자와 컬러 필터(CF)를 사용한 톱 이미션형으로 하였다. 표시 장치의 구조를 도 44의 (A)에 도시하였다.The display device was a top emission type using a white EL element and a color filter (CF). The structure of the display device is shown in FIG. 44(A).
또한, 백색 EL 소자는 도 44의 (B)에 도시된 바와 같은 적층 구조로 하였다. 백색 EL 소자는 청색 형광 재료를 사용한 발광 유닛과, 녹색과 적색 인광 재료를 사용한 발광 유닛을 직렬로 접속한 2층의 탠덤 소자 구조로 하였다.Further, the white EL element has a laminated structure as shown in FIG. 44(B). The white EL element has a two-layer tandem element structure in which a light emitting unit using a blue fluorescent material and a light emitting unit using green and red phosphorescent materials are connected in series.
도 45는 실제로 제작한 표시 장치의 표시 사진이다. 표시 사진에 표시 불균일(display unevenness) 등은 없고, 정상적으로 표시할 수 있는 것을 알 수 있다.45 is a display photograph of a display device actually manufactured. It can be seen that there is no display unevenness in the display picture, and the display can be performed normally.
도 43의 (A)에 도시된 구동 트랜지스터 DrTr의 문턱 전압을 변화시켰을 때의 계산 결과를 도 46에 나타냈다. 여기서, 그래프의 가로축인 ΔVth는 문턱 전압의 보정에 의한 Vth의 시프트량이다. 또한, 그래프의 세로축인 Vgs-Vth는, 도 43의 (B)의 기간 IV의 발광 기간에서의 구동 트랜지스터 DrTr의 Vgs에서, 문턱 전압을 보정한 후의 구동 트랜지스터 DrTr의 문턱 전압을 뺀 값이다. 문턱 전압이 정상적으로 보정되면, Vgs-Vth의 값은 문턱 전압에 의존하지 않기 때문에, 그래프의 기울기는 0이 된다.46 shows calculation results when the threshold voltage of the driving transistor DrTr shown in FIG. 43(A) is changed. Here, ΔVth, which is the horizontal axis of the graph, is the shift amount of Vth due to the correction of the threshold voltage. Vgs-Vth, which is the vertical axis of the graph, is a value obtained by subtracting the threshold voltage of the driving transistor DrTr after correcting the threshold voltage from Vgs of the driving transistor DrTr in the light emission period of period IV in FIG. 43(B). When the threshold voltage is normally corrected, the slope of the graph becomes zero because the value of Vgs-Vth does not depend on the threshold voltage.
도 46에 나타낸 계산 결과로부터, ΔVth가 -1.5V~+1.5V인 범위에서의 Vgs-Vth의 값의 편차가, ΔVth=0에서의 Vgs-Vth의 값의 10% 정도로 억제되어 있는 것을 알 수 있다.From the calculation results shown in Fig. 46, it can be seen that the deviation of the Vgs-Vth value in the ΔVth range of -1.5V to +1.5V is suppressed to about 10% of the Vgs-Vth value at ΔVth = 0. there is.
또한, 도 43의 (A)에 도시된 화소에서, OLED의 문턱 값을 VthOLED로 하면, 구동 트랜지스터 DrTr의 문턱 전압 Vth가 플러스값인 경우에는, Vth=0에서 V0-(Cathode+VthOLED)의 전위만큼 플러스 측으로 시프트된 범위까지의 문턱 전압의 편차를 보정할 수 있고, 구동 트랜지스터 DrTr의 문턱 전압이 마이너스값인 경우에는, Vth=0에서 Anode-V0의 전위만큼 마이너스 측으로 시프트된 범위까지의 문턱 전압의 편차를 보정할 수 있다. 또한, 구동 트랜지스터 DrTr의 문턱 전압의 편차가 플러스값의 범위에 있는 경우에는, V0의 전원을 Anode로 할 수 있다. 이 경우, 화소 내의 전원선 V0을 1개 줄일 수 있다.In addition, in the pixel shown in FIG. 43(A), when the threshold value of OLED is Vth OLED and the threshold voltage Vth of the driving transistor DrTr is a positive value, Vth=0 to V0−(Cathode+Vth OLED ) It is possible to correct the deviation of the threshold voltage up to the range shifted to the positive side by the potential of Vth = 0 to the range shifted to the minus side by the potential of Anode-V0 when the threshold voltage of the driving transistor DrTr is a negative value. The deviation of the threshold voltage can be corrected. In addition, when the deviation of the threshold voltage of the driving transistor DrTr is within a positive value range, the power supply of V0 can be used as an anode. In this case, the power supply line V0 in the pixel can be reduced by one.
이상과 같이, 본 발명을 사용함으로써, 문턱 전압을 보정하고, 표시 불균일을 저감한 표시 장치를 제작할 수 있다.As described above, by using the present invention, it is possible to manufacture a display device in which the threshold voltage is corrected and the display unevenness is reduced.
10: 화소
11: 트랜지스터
12: 스위치
12t: 트랜지스터
13: 용량 소자
14: 발광 소자
15: 스위치
15t: 트랜지스터
16: 스위치
16t: 트랜지스터
17: 스위치
17t: 트랜지스터
18: 용량 소자
19: 스위치
19t: 트랜지스터
30: 기판
31: 산화물 반도체막
31-32: 산화물 반도체막
32: 산화물 반도체막
33: 산화물 반도체막
34: 절연막
35: 절연막
35a: 절연막
35b: 절연막
36: 절연막
40: 화소부
41: 선택 회로
42: 배선
43: 스위치
44: 스위치
45: 모니터 회로
46: 연산 증폭기
47: 용량 소자
48: 스위치
49: 배선
60A: 스위치
60B: 스위치
60C: 스위치
61: 회로
62A: 스위치
62B: 스위치
62C: 스위치
63A: 배선
63B: 배선
70: 트랜지스터
71: 트랜지스터
72: 기판
73: 도전막
74: 절연막
75: 반도체막
76: 절연막
77a: 도전막
77b: 도전막
78: 절연막
79: 절연막
80: 도전막
81: 도전막
82: 채널 형성 영역
83: LDD 영역
84: 불순물 영역
85: 도전막
86: 반도체막
87a: 도전막
87b: 도전막
88: 도전막
89: 도전막
90: 채널 형성 영역
91: 불순물 영역
360: 접속 전극
380: 이방성 도전막
400: 발광 장치
401: 기판
405: 기판
408: FPC
410: 소자층
411: 소자층
412: 접착층
418: 접착층
420: 절연막
432: 밀봉층
440: 절연막
462: 기판
463: 박리층
464: 박리용 접착제
466: 임시 지지 기판
468: 레이저 광
500: 기판
501: 도전막
502: 절연막
503: 반도체막
504: 도전막
505: 도전막
511: 절연막
520: 절연막
524: 도전막
525: 절연막
526: 절연막
527: EL층
528: 도전막
530: 기판
531: 차폐막
532: 착색층
550: 절연막
551: 도전막
802: IEEE
1000: 정보 처리 장치
1001: 위치 입력부
1001(1): 제 1 영역
1001(2): 제 2 영역
1001(3): 제 3 영역
1001(4): 제 4 영역
1002: 표시부
1003: 하우징
1005: 연산 장치
1601: 패널
1602: 회로 기판
1603: 접속부
1604: 화소부
1605: 구동 회로
1606: 구동 회로
1607: COF 테이프
1608: 칩
2003: 회로 기판
2101: 통신 장치
2102: 마이크로컴퓨터
2103: 기억 장치
2104: FPGA
2105: DA 컨버터
2106: 충전 제어 IC
2107: 레벨 시프터
2108: 입출력 커넥터
2201: FPC
2211: 슬릿
5001: 하우징
5002: 표시부
5003: 지지대
5101: 하우징
5102: 표시부
5103: 조작 키
5301: 하우징
5302: 하우징
5303: 표시부
5304: 표시부
5305: 마이크로폰
5306: 스피커
5307: 조작 키
5308: 스타일러스
5601: 하우징
5602: 표시부
5701: 하우징
5702: 표시부
5901: 하우징
5902: 표시부
5903: 카메라
5904: 스피커
5905: 버튼
5906: 외부 접속부
5907: 마이크로폰10: pixel
11: transistor
12: switch
12t: transistor
13: capacitive element
14: light emitting element
15: switch
15t: transistor
16: switch
16t: transistor
17: switch
17t: transistor
18: capacitive element
19: switch
19t: transistor
30: substrate
31: oxide semiconductor film
31-32: oxide semiconductor film
32: oxide semiconductor film
33: oxide semiconductor film
34: insulating film
35: insulating film
35a: insulating film
35b: insulating film
36: insulating film
40: pixel unit
41: selection circuit
42: wiring
43: switch
44: switch
45: monitor circuit
46 operational amplifier
47: capacitive element
48: switch
49: Wiring
60A: switch
60B: switch
60C: switch
61: circuit
62A: switch
62B: switch
62C: switch
63A: Wiring
63B: Wiring
70: transistor
71: transistor
72 Substrate
73: conductive film
74: insulating film
75: semiconductor film
76: insulating film
77a conductive film
77b: conductive film
78: insulating film
79: insulating film
80: conductive film
81: conductive film
82: channel formation area
83: LDD area
84 impurity region
85: conductive film
86: semiconductor film
87a conductive film
87b: conductive film
88: conductive film
89: conductive film
90: channel formation area
91 impurity region
360: connection electrode
380: anisotropic conductive film
400: light emitting device
401 Substrate
405 Substrate
408: FPC
410: element layer
411: element layer
412: adhesive layer
418: adhesive layer
420: insulating film
432: sealing layer
440: insulating film
462 Substrate
463 exfoliation layer
464 peeling adhesive
466 Temporary support substrate
468: laser light
500: substrate
501: conductive film
502 Insulation film
503 semiconductor film
504: conductive film
505: conductive film
511: insulating film
520: insulating film
524: conductive film
525: insulating film
526: insulating film
527 EL layer
528: conductive film
530: substrate
531 shielding film
532: coloring layer
550: insulating film
551: conductive film
802: IEEE
1000: information processing device
1001: location input unit
1001(1): first area
1001(2): Second area
1001(3): Third area
1001(4): 4th area
1002: display unit
1003: housing
1005: arithmetic unit
1601: panel
1602: circuit board
1603: connection part
1604: pixel unit
1605: drive circuit
1606: drive circuit
1607: COF tape
1608: chip
2003: circuit boards
2101: communication device
2102: microcomputer
2103: storage device
2104: FPGA
2105: DA converter
2106: charge control IC
2107: level shifter
2108: I/O connector
2201: FPC
2211: slit
5001: housing
5002: display unit
5003: support
5101: housing
5102: display unit
5103: operation keys
5301: housing
5302: housing
5303: display unit
5304: display unit
5305: microphone
5306: speaker
5307: operation keys
5308: stylus
5601: housing
5602: display unit
5701: housing
5702: display unit
5901: housing
5902: display unit
5903: camera
5904: speaker
5905: button
5906: external connection
5907: microphone
Claims (4)
제 1 트랜지스터, 제 2 트랜지스터, 제 3 트랜지스터, 제 4 트랜지스터, 제 5 트랜지스터, 제 6 트랜지스터, 제 1 용량 소자, 및 발광 소자를 포함하는 화소를 가지고,
상기 제 1 트랜지스터의 소스 및 드레인 중 한쪽은 상기 제 6 트랜지스터의 소스 및 드레인 중 한쪽에 전기적으로 접속되고,
상기 제 1 트랜지스터의 소스 및 드레인 중 다른 한쪽은 제 1 배선에 전기적으로 접속되고,
상기 제 1 트랜지스터의 제 1 게이트는 상기 제 2 트랜지스터의 소스 및 드레인 중 한쪽과, 상기 제 1 용량 소자의 한쪽의 전극에 전기적으로 접속되고,
상기 제 1 트랜지스터의 제 2 게이트는 상기 제 4 트랜지스터의 소스 및 드레인 중 한쪽에 전기적으로 접속되고,
상기 제 2 트랜지스터의 게이트는 제 2 배선에 전기적으로 접속되고,
상기 제 3 트랜지스터의 소스 및 드레인 중 한쪽은 상기 제 1 트랜지스터의 상기 제 1 게이트에 전기적으로 접속되고,
상기 제 3 트랜지스터의 게이트는 제 3 배선에 전기적으로 접속되고,
상기 제 4 트랜지스터의 소스 및 드레인 중 다른 한쪽은 제 4 배선에 전기적으로 접속되고,
상기 제 5 트랜지스터의 소스 및 드레인 중 한쪽은 상기 발광 소자에 전기적으로 접속되고,
상기 제 5 트랜지스터의 소스 및 드레인 중 다른 한쪽은 제 5 배선에 전기적으로 접속되고,
상기 제 6 트랜지스터의 게이트는 제 6 배선에 전기적으로 접속되고,
상기 제 2 트랜지스터는 채널 형성 영역에 산화물 반도체막을 가지고,
상기 제 2 배선 및 상기 제 3 배선은 서로 다른 배선이며,
상기 제 3 배선과 상기 제 6 배선은 각각 하이 레벨의 전위와 로 레벨의 전위가 공급되는 배선인, 발광 장치.
As a light emitting device,
a pixel including a first transistor, a second transistor, a third transistor, a fourth transistor, a fifth transistor, a sixth transistor, a first capacitance element, and a light emitting element;
one of the source and drain of the first transistor is electrically connected to one of the source and drain of the sixth transistor;
the other of the source and drain of the first transistor is electrically connected to a first wiring;
a first gate of the first transistor is electrically connected to one of the source and drain of the second transistor and to one electrode of the first capacitive element;
A second gate of the first transistor is electrically connected to one of the source and drain of the fourth transistor;
A gate of the second transistor is electrically connected to a second wire,
one of the source and drain of the third transistor is electrically connected to the first gate of the first transistor;
A gate of the third transistor is electrically connected to a third wire,
the other of the source and drain of the fourth transistor is electrically connected to a fourth wiring;
one of the source and drain of the fifth transistor is electrically connected to the light emitting element;
the other of the source and drain of the fifth transistor is electrically connected to a fifth wiring;
A gate of the sixth transistor is electrically connected to a sixth wiring;
The second transistor has an oxide semiconductor film in a channel formation region,
The second wire and the third wire are different wires,
The third wiring and the sixth wiring are wirings to which a high-level potential and a low-level potential are supplied, respectively.
제 1 트랜지스터, 제 2 트랜지스터, 제 3 트랜지스터, 제 4 트랜지스터, 제 5 트랜지스터, 제 6 트랜지스터, 제 1 용량 소자, 및 발광 소자를 포함하는 화소를 가지고,
상기 제 1 트랜지스터의 소스 및 드레인 중 한쪽은 상기 제 6 트랜지스터의 소스 및 드레인 중 한쪽에 전기적으로 접속되고,
상기 제 1 트랜지스터의 소스 및 드레인 중 다른 한쪽은 제 1 배선에 전기적으로 접속되고,
상기 제 1 트랜지스터의 제 1 게이트는 상기 제 2 트랜지스터의 소스 및 드레인 중 한쪽과, 상기 제 1 용량 소자의 한쪽의 전극에 전기적으로 접속되고,
상기 제 1 트랜지스터의 제 2 게이트는 상기 제 4 트랜지스터의 소스 및 드레인 중 한쪽에 전기적으로 접속되고,
상기 제 2 트랜지스터의 게이트는 제 2 배선에 전기적으로 접속되고,
상기 제 3 트랜지스터의 소스 및 드레인 중 한쪽은 상기 제 1 트랜지스터의 상기 제 1 게이트에 전기적으로 접속되고,
상기 제 3 트랜지스터의 게이트는 제 3 배선에 전기적으로 접속되고,
상기 제 4 트랜지스터의 소스 및 드레인 중 다른 한쪽은 제 4 배선에 전기적으로 접속되고,
상기 제 5 트랜지스터의 소스 및 드레인 중 한쪽은 상기 발광 소자에 전기적으로 접속되고,
상기 제 5 트랜지스터의 소스 및 드레인 중 다른 한쪽은 제 5 배선에 전기적으로 접속되고,
상기 제 6 트랜지스터의 게이트는 제 6 배선에 전기적으로 접속되고,
상기 제 2 트랜지스터는 채널 형성 영역에 산화물 반도체막을 가지고,
상기 제 4 트랜지스터의 게이트 및 상기 제 5 트랜지스터의 게이트는 각각 다른 배선에 전기적으로 접속되고,
상기 제 3 배선과 상기 제 6 배선은 각각 하이 레벨의 전위와 로 레벨의 전위가 공급되는 배선인, 발광 장치.
As a light emitting device,
a pixel including a first transistor, a second transistor, a third transistor, a fourth transistor, a fifth transistor, a sixth transistor, a first capacitance element, and a light emitting element;
one of the source and drain of the first transistor is electrically connected to one of the source and drain of the sixth transistor;
the other of the source and drain of the first transistor is electrically connected to a first wiring;
a first gate of the first transistor is electrically connected to one of the source and drain of the second transistor and to one electrode of the first capacitive element;
A second gate of the first transistor is electrically connected to one of the source and drain of the fourth transistor;
A gate of the second transistor is electrically connected to a second wire,
one of the source and drain of the third transistor is electrically connected to the first gate of the first transistor;
A gate of the third transistor is electrically connected to a third wire,
the other of the source and drain of the fourth transistor is electrically connected to a fourth wiring;
one of the source and drain of the fifth transistor is electrically connected to the light emitting element;
the other of the source and drain of the fifth transistor is electrically connected to a fifth wiring;
A gate of the sixth transistor is electrically connected to a sixth wiring;
The second transistor has an oxide semiconductor film in a channel formation region,
The gate of the fourth transistor and the gate of the fifth transistor are electrically connected to different wires, respectively;
The third wiring and the sixth wiring are wirings to which a high-level potential and a low-level potential are supplied, respectively.
제 1 트랜지스터, 제 2 트랜지스터, 제 3 트랜지스터, 제 4 트랜지스터, 제 5 트랜지스터, 제 6 트랜지스터, 제 1 용량 소자, 및 발광 소자를 포함하는 화소를 가지고,
상기 제 1 트랜지스터의 소스 및 드레인 중 한쪽은 상기 제 6 트랜지스터의 소스 및 드레인 중 한쪽에 전기적으로 접속되고,
상기 제 1 트랜지스터의 소스 및 드레인 중 다른 한쪽은 제 1 배선에 전기적으로 접속되고,
상기 제 1 트랜지스터의 제 1 게이트는 상기 제 2 트랜지스터의 소스 및 드레인 중 한쪽과, 상기 제 1 용량 소자의 한쪽의 전극에 전기적으로 접속되고,
상기 제 1 트랜지스터의 제 2 게이트는 상기 제 4 트랜지스터의 소스 및 드레인 중 한쪽에 전기적으로 접속되고,
상기 제 2 트랜지스터의 게이트는 제 2 배선에 전기적으로 접속되고,
상기 제 3 트랜지스터의 소스 및 드레인 중 한쪽은 상기 제 1 트랜지스터의 상기 제 1 게이트에 전기적으로 접속되고,
상기 제 3 트랜지스터의 게이트는 제 3 배선에 전기적으로 접속되고,
상기 제 4 트랜지스터의 소스 및 드레인 중 다른 한쪽은 제 4 배선에 전기적으로 접속되고,
상기 제 5 트랜지스터의 소스 및 드레인 중 한쪽은 상기 발광 소자에 전기적으로 접속되고,
상기 제 5 트랜지스터의 소스 및 드레인 중 다른 한쪽은 제 5 배선에 전기적으로 접속되고,
상기 제 6 트랜지스터의 게이트는 제 6 배선에 전기적으로 접속되고,
상기 제 2 트랜지스터는 채널 형성 영역에 산화물 반도체막을 가지고,
상기 제 2 배선 및 상기 제 3 배선은 서로 다른 배선이며,
상기 제 4 트랜지스터의 게이트 및 상기 제 5 트랜지스터의 게이트는 각각 다른 배선에 전기적으로 접속되고,
상기 제 3 배선과 상기 제 6 배선은 각각 하이 레벨의 전위와 로 레벨의 전위가 공급되는 배선인, 발광 장치.
As a light emitting device,
a pixel including a first transistor, a second transistor, a third transistor, a fourth transistor, a fifth transistor, a sixth transistor, a first capacitance element, and a light emitting element;
one of the source and drain of the first transistor is electrically connected to one of the source and drain of the sixth transistor;
the other of the source and drain of the first transistor is electrically connected to a first wiring;
a first gate of the first transistor is electrically connected to one of the source and drain of the second transistor and to one electrode of the first capacitive element;
A second gate of the first transistor is electrically connected to one of the source and drain of the fourth transistor;
A gate of the second transistor is electrically connected to a second wire,
one of the source and drain of the third transistor is electrically connected to the first gate of the first transistor;
A gate of the third transistor is electrically connected to a third wire,
the other of the source and drain of the fourth transistor is electrically connected to a fourth wiring;
one of the source and drain of the fifth transistor is electrically connected to the light emitting element;
the other of the source and drain of the fifth transistor is electrically connected to a fifth wiring;
A gate of the sixth transistor is electrically connected to a sixth wiring;
The second transistor has an oxide semiconductor film in a channel formation region,
The second wire and the third wire are different wires,
The gate of the fourth transistor and the gate of the fifth transistor are electrically connected to different wires, respectively;
The third wiring and the sixth wiring are wirings to which a high-level potential and a low-level potential are supplied, respectively.
상기 화소는 제 2 용량 소자를 더 가지고,
상기 제 2 용량 소자의 한쪽의 전극은 상기 제 1 트랜지스터의 상기 제 2 게이트에 전기적으로 접속되고,
상기 제 1 트랜지스터, 상기 제 3 트랜지스터, 상기 제 4 트랜지스터, 상기 제 5 트랜지스터, 및 상기 제 6 트랜지스터의 각각은 채널 형성 영역에 산화물 반도체막을 가지는, 발광 장치.According to any one of claims 1 to 3,
the pixel further has a second capacitive element;
one electrode of the second capacitive element is electrically connected to the second gate of the first transistor;
wherein each of the first transistor, the third transistor, the fourth transistor, the fifth transistor, and the sixth transistor has an oxide semiconductor film in a channel formation region.
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