KR20230029083A - Tunneling Field Effect Transistor - Google Patents

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Abstract

The present invention provides a tunneling field effect transistor that exhibits high on-current characteristics while having a rather simple manufacturing process. The tunneling field effect transistor comprises a semiconductor layer disposed on a substrate, a gate electrode disposed above or below the semiconductor layer and overlapping the semiconductor layer, and a source electrode and a drain electrode respectively connected to at least both lateral sides of the semiconductor layer. The semiconductor layer includes a first conductivity-type source region induced by generation of first-conductivity-type charge plasma in a region adjacent to the source electrode, a second conductivity-type drain region induced by generation of second-conductivity-type charge plasma in a region adjacent to the drain electrode, and a channel region between the source region and the drain region. Additionally, the semiconductor layer includes impurities that are doped and creates traps in a region adjacent to an interface where the source region and the channel region are in contact.

Description

터널링 전계 효과 트랜지스터 {Tunneling Field Effect Transistor}Tunneling Field Effect Transistor

본 발명은 반도체 소자에 관한 것으로, 보다 상세하게는 터널링 전계 효과 트랜지스터에 관한 것이다.The present invention relates to semiconductor devices, and more particularly to tunneling field effect transistors.

일반적인 전계 효과 트랜지스터와는 달리 터널링 전계 효과 트랜지스터는 채널 영역의 공핍(depletion), 반전(inversion) 등의 동작없이 소오스-채널-드레인 간 터널링을 사용하여 동작하므로, 낮은 임계값 이하 기울기(subthreshold swing)를 구현할 수 있어 저전력소자에 적합한 것으로 알려져 있다.Unlike general field effect transistors, tunneling field effect transistors operate by using source-channel-drain tunneling without depletion or inversion of the channel region, resulting in low subthreshold swing It is known to be suitable for low-power devices because it can implement.

그러나, 터널링 전계 효과 트랜지스터는 소오스와 드레인을 다른 도전형의 도펀트로 도핑해야 함에 따라, 정렬 에러 발생 방지 등 공정이 다소 복잡한 단점이 있을 수 있다. 또한, 터널링 전계 효과 트랜지스터는 터널링에 의해 온-전류가 유도됨에 따라 높은 온-전류 특성을 확보하기 어려운 단점 또한 있을 수 있다.However, since the source and drain of the tunneling field effect transistor must be doped with dopants of different conductivity types, processes such as prevention of alignment errors may be somewhat complicated. In addition, the tunneling field effect transistor may have a disadvantage in that it is difficult to secure a high on-current characteristic as the on-current is induced by tunneling.

본 발명이 해결하고자 하는 과제는, 제조공정이 다소 간단하면서도 높은 온-전류 특성을 나타내는 터널링 전계 효과 트랜지스터를 제공함에 있다.An object to be solved by the present invention is to provide a tunneling field effect transistor having a relatively simple manufacturing process and exhibiting high on-current characteristics.

본 발명의 기술적 과제들은 이상에서 언급한 기술적 과제로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.The technical problems of the present invention are not limited to the technical problems mentioned above, and other technical problems not mentioned will be clearly understood by those skilled in the art from the following description.

상기 기술적 과제를 이루기 위하여 본 발명의 일 측면은 터널링 전계 효과 트랜지스터를 제공한다. 상기 터널링 전계 효과 트랜지스터는 기판 상에 배치된 반도체층, 상기 반도체층의 상부 또는 하부에 배치되고 상기 반도체층에 중첩하는 게이트 전극, 및 상기 반도체층의 적어도 양측 측면들과 각각 접속하는 소오스 전극 및 드레인 전극을 포함한다. 상기 반도체층은 상기 소오스 전극에 인접한 영역에서 제1 도전형의 전하 플라즈마 생성에 의해 유도된 제1 도전형의 소오스 영역, 상기 드레인 전극에 인접한 영역에서 제2 도전형의 전하 플라즈마 생성에 의해 유도된 제2 도전형의 드레인 영역, 및 상기 소오스 영역과 상기 드레인 영역 사이의 채널 영역을 구비한다. 또한, 상기 반도체층은 상기 소오스 영역과 상기 채널 영역이 접하는 계면에 인접한 영역 내에 도핑되고 트랩을 생성하는 불순물을 포함한다.In order to achieve the above technical problem, one aspect of the present invention provides a tunneling field effect transistor. The tunneling field effect transistor includes a semiconductor layer disposed on a substrate, a gate electrode disposed above or below the semiconductor layer and overlapping the semiconductor layer, and a source electrode and a drain respectively connected to at least both sides of the semiconductor layer. contains electrodes. The semiconductor layer has a source region of a first conductivity type induced by the generation of charge plasma of the first conductivity type in a region adjacent to the source electrode, and a source region of the second conductivity type induced by the generation of charge plasma of the second conductivity type in a region adjacent to the drain electrode. A drain region of a second conductivity type and a channel region between the source region and the drain region. In addition, the semiconductor layer includes impurities that are doped in a region adjacent to an interface where the source region and the channel region contact each other and generate traps.

상기 소오스 전극은 이에 접속하는 상기 반도체층의 일함수 대비 일함수가 큰 금속 전극이고, 상기 제1 도전형의 전하 플라즈마는 정공 플라즈마이고, 상기 제1 도전형의 소오스 영역은 p형 소오스 영역일 수 있다. 상기 드레인 전극은 이에 접속하는 상기 반도체층의 일함수 대비 일함수가 작은 금속 전극이고, 상기 제2 도전형의 전하 플라즈마는 전자 플라즈마이고, 상기 제2 도전형의 드레인 영역은 n형 드레인 영역일 수 있다.The source electrode may be a metal electrode having a work function greater than that of the semiconductor layer connected thereto, the charge plasma of the first conductivity type may be a hole plasma, and the source region of the first conductivity type may be a p-type source region. there is. The drain electrode may be a metal electrode having a work function smaller than that of the semiconductor layer connected thereto, the charge plasma of the second conductivity type may be electron plasma, and the drain region of the second conductivity type may be an n-type drain region. there is.

상기 불순물은 제1 도전형을 갖는 불순물 및/또는 제2 도전형을 갖는 불순물일 수 있다. 상기 불순물에 의한 전하 캐리어는 채널 형성에 기여하지 않는 불순물일 수 있다. 이를 위해 상기 불순물은 1010 내지 1014 cm-2의 농도로 도핑될 수 있다.The impurities may be impurities having a first conductivity type and/or impurities having a second conductivity type. Charge carriers by the impurities may be impurities that do not contribute to channel formation. To this end, the impurity may be doped at a concentration of 10 10 to 10 14 cm −2 .

상기 불순물은, 상기 소오스 영역 내의 영역에 도핑되되, 상기 채널 영역에 접하는 계면에 인접하는 영역 내에 도핑된 제1 도전형을 갖는 불순물을 포함할 수 있다. 다른 예에서, 상기 불순물은, 상기 채널 영역 내의 영역에 도핑되되, 상기 소오스 영역에 접하는 계면에 인접하는 영역 내에 도핑된 제2 도전형을 갖는 불순물을 포함할 수 있다. 또 다른 예에서, 상기 불순물은, 상기 소오스 영역 내의 영역에 도핑되되, 상기 채널 영역에 접하는 계면에 인접하는 영역 내에 도핑된 제1 도전형을 갖는 불순물과 상기 채널 영역 내의 영역에 도핑되되, 상기 소오스 영역에 접하는 계면에 인접하는 영역 내에 도핑된 제2 도전형을 갖는 불순물을 포함할 수 있다. 상기 제1 도전형을 갖는 불순물은 보론일 수 있다. 상기 제2 도전형을 갖는 불순물은 질소일 수 있다.The impurities may include impurities having a first conductivity type doped in a region within the source region and doped in a region adjacent to an interface contacting the channel region. In another example, the impurity may include an impurity having a second conductivity type doped in a region within the channel region and doped in a region adjacent to an interface contacting the source region. In another example, the impurity is doped in a region in the source region, and a region in the channel region is doped with an impurity having a first conductivity type doped in a region adjacent to an interface in contact with the channel region. An impurity having a second conductivity type doped in a region adjacent to an interface contacting the region may be included. The impurity having the first conductivity type may be boron. The impurity having the second conductivity type may be nitrogen.

상술한 바와 같이 본 발명의 일 실시예에 따르면, 제조공정이 다소 간단하면서도 높은 온-전류 특성을 나타내는 터널링 전계 효과 트랜지스터를 제공할 수 있다.As described above, according to an embodiment of the present invention, a tunneling field effect transistor having a relatively simple manufacturing process and exhibiting high on-current characteristics can be provided.

그러나, 본 발명의 효과들은 이상에서 언급한 효과로 제한되지 않으며, 언급되지 않은 또 다른 효과들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.However, the effects of the present invention are not limited to the effects mentioned above, and other effects not mentioned will be clearly understood by those skilled in the art from the description below.

도 1은 본 발명의 일 실시예에 따른 터널링 전계 효과 트랜지스터를 나타낸 단면도이다.
도 2는 도 1을 참조하여 설명한 터널링 전계 효과 트랜지스터가 오프 상태일 때 반도체층의 밴드다이어그램이다.
도 3a, 도 3b, 및 도 3c는 도 2에 도시한 밴드다이어그램의 A 영역을 확대하여 나타낸 개략도들이다.
도 4a, 도 4b, 및 도 4c는 도 1 및 도 2를 참조하여 설명한 터널링 전계 효과 트랜지스터가 온 상태일 때 반도체층의 밴드다이어그램들이다.1 is a cross-sectional view showing a tunneling field effect transistor according to an embodiment of the present invention.
FIG. 2 is a band diagram of a semiconductor layer when the tunneling field effect transistor described with reference to FIG. 1 is in an off state.
3A, 3B, and 3C are schematic diagrams illustrating an enlarged region A of the band diagram shown in FIG. 2 .
4A, 4B, and 4C are band diagrams of semiconductor layers when the tunneling field effect transistor described with reference to FIGS. 1 and 2 is in an on state.

이하, 본 발명을 보다 구체적으로 설명하기 위하여 본 발명에 따른 바람직한 실시예를 첨부된 도면을 참조하여 보다 상세하게 설명한다. 그러나, 본 발명은 여기서 설명되어지는 실시예에 한정되지 않고 다른 형태로 구체화될 수도 있다. 도면들에 있어서, 층이 다른 층 또는 기판 "상"에 있다고 언급되어지는 경우에 그것은 다른 층 또는 기판 상에 직접 형성될 수 있거나 또는 그들 사이에 제 3의 층이 개재될 수도 있다. 본 실시예들에서 "제1", "제2", 또는 "제3"는 구성요소들에 어떠한 한정을 가하려는 것은 아니며, 다만 구성요소들을 구별하기 위한 용어로서 이해되어야 할 것이다.Hereinafter, in order to explain the present invention in more detail, preferred embodiments according to the present invention will be described in more detail with reference to the accompanying drawings. However, the present invention is not limited to the embodiments described herein and may be embodied in other forms. In the drawings, when a layer is referred to as being “on” another layer or substrate, it may be formed directly on the other layer or substrate, or a third layer may be interposed therebetween. In the present embodiments, "first", "second", or "third" is not intended to impose any limitations on the components, but should be understood as terms for distinguishing the components.

도 1은 본 발명의 일 실시예에 따른 터널링 전계 효과 트랜지스터를 나타낸 단면도이다.1 is a cross-sectional view showing a tunneling field effect transistor according to an embodiment of the present invention.

도 1을 참조하면, 기판(100)이 제공될 수 있다. 상기 기판은 반도체 기판, 금속 기판, 유리 기판, 또는 플렉시블 기판일 수 있다. 예를 들어, 상기 플렉시블 기판은 고분자 기판, 일 예로서 PET(polyethylene terephthalate) 또는 PI (polyimide) 기판일 수 있다. 상기 기판(100) 상에는 동작회로 등을 위한 소자들이 형성되어 있을 수 있다. 또한, 상기 기판 혹은 상기 소자를 덮는 절연막 등의 보호층(110)이 형성되어 있을 수 있다. 상기 보호층(110)은 실리콘 산화막, 실리콘 질화막, 혹은 이들의 복합층일 수 있다.Referring to FIG. 1 , a substrate 100 may be provided. The substrate may be a semiconductor substrate, a metal substrate, a glass substrate, or a flexible substrate. For example, the flexible substrate may be a polymer substrate, for example a PET (polyethylene terephthalate) or PI (polyimide) substrate. Elements for operation circuits and the like may be formed on the substrate 100 . In addition, a protective layer 110 such as an insulating film covering the substrate or the device may be formed. The protective layer 110 may be a silicon oxide layer, a silicon nitride layer, or a composite layer thereof.

상기 보호층(110) 상에 반도체층(120)을 형성할 수 있다. 상기 반도체층(120)은 실리콘층(silicon layer)일 수 있다. 일 예로서, 단결정질 실리콘층, 다결정질 실리콘층, 또는 비정질 실리콘층일 수 있다. 구체적으로, 에피성장된 단결정 실리콘층일 수 있다.A semiconductor layer 120 may be formed on the protective layer 110 . The semiconductor layer 120 may be a silicon layer. As an example, it may be a monocrystalline silicon layer, a polycrystalline silicon layer, or an amorphous silicon layer. Specifically, it may be an epitaxially grown single crystal silicon layer.

상기 반도체층(120) 상에 게이트 절연막(130)이 배치될 수 있다. 상기 게이트 절연막(130)은 실리콘 산화막, 실리콘 산질화막, 알루미늄 산화막, 알루미늄 산질화막, 또는 이들의 복합막일 수 있다. A gate insulating layer 130 may be disposed on the semiconductor layer 120 . The gate insulating layer 130 may be a silicon oxide layer, a silicon oxynitride layer, an aluminum oxide layer, an aluminum oxynitride layer, or a composite layer thereof.

상기 게이트 절연막(130) 상에 상기 반도체층(120)에 중첩된 게이트 전극(140)을 형성할 수 있다. 상기 게이트 전극(140)은 Al, Cr, Cu, Ta, Ti, Mo, W, 또는 이들의 합금을 사용하여 형성할 수 있다.A gate electrode 140 overlapping the semiconductor layer 120 may be formed on the gate insulating layer 130 . The gate electrode 140 may be formed using Al, Cr, Cu, Ta, Ti, Mo, W, or an alloy thereof.

상기 게이트 전극(140) 상에 층간 절연막(150)을 형성할 수 있다. 상기 층간절연막(150)은 실리콘 산화막, 실리콘 질화막, 혹은 이들의 복합막일 수 있다. 상기 층간절연막(150) 내에 적어도 상기 반도체층(120)의 양측 측면들을 노출시키는 콘택홀들을 형성한 후, 상기 콘택홀들 내에 소오스 전극(163)과 드레인 전극(161)을 각각 형성할 수 있다. 이에 따라, 상기 반도체층(120)의 적어도 양측 측면들과 접속하는 상기 소오스 전극(163)과 상기 드레인 전극(161)을 각각 형성할 수 있다.An interlayer insulating layer 150 may be formed on the gate electrode 140 . The interlayer insulating layer 150 may be a silicon oxide layer, a silicon nitride layer, or a composite layer thereof. After forming contact holes exposing at least both sides of the semiconductor layer 120 in the interlayer insulating layer 150 , a source electrode 163 and a drain electrode 161 may be formed in the contact holes, respectively. Accordingly, the source electrode 163 and the drain electrode 161 connected to at least both side surfaces of the semiconductor layer 120 may be formed.

상기 소오스 전극(163)은 이에 접속하는 상기 반도체층(120)의 일함수 대비 일함수가 큰 금속 전극일 수 있다. 상기 반도체층(120)이 실리콘층인 경우 상기 소오스 전극(163)은 실리콘보다 일함수가 큰, 일 예로서 일함수가 5 eV 이상인 니켈(Ni), 이리듐(Ir), 팔라듐(Pd), 플래티넘(Pt)를 함유할 수 있다. 이와 같이, 상기 반도체층(120)과 상기 소오스 전극(163) 사이의 일함수의 차이로 인해, 상기 반도체층(120) 내의 전자는 상기 소오스 전극(163)으로 이동할 수 있어, 상기 소오스 전극(163)에 인접한 상기 반도체층(120) 내에 제1 도전형의 전하 플라즈마 즉, 정공 플라즈마(hole plasma)가 형성되어, 제1 도전형 다시 말해서 p형의 소오스 영역(123)이 유도될 수 있다. The source electrode 163 may be a metal electrode having a work function greater than that of the semiconductor layer 120 connected thereto. When the semiconductor layer 120 is a silicon layer, the source electrode 163 is made of nickel (Ni), iridium (Ir), palladium (Pd), or platinum having a work function greater than that of silicon, such as 5 eV or more. (Pt). As such, due to the difference in work function between the semiconductor layer 120 and the source electrode 163, electrons in the semiconductor layer 120 can move to the source electrode 163, and thus the source electrode 163 ), charge plasma of the first conductivity type, that is, hole plasma, is formed in the semiconductor layer 120 adjacent to the first conductivity type, that is, the p-type source region 123 may be induced.

상기 드레인 전극(161)은 상기 반도체층(120)의 일함수 대비 일함수가 작은 금속 전극일 수 있다. 상기 반도체층(120)이 실리콘층인 경우 상기 드레인 전극(161)은 실리콘보다 일함수가 작은, 일 예로서 일함수가 4.2 eV 이하인 하프늄(Hf), 인듐(In), 지르코늄(Zr), 탈륨(Tl)을 함유할 수 있다. 이와 같이, 상기 반도체층(120)과 상기 드레인 전극(161) 사이의 일함수의 차이로 인해, 전자는 상기 드레인 전극(161)으로부터 상기 반도체층(120)으로 이동할 수 있어, 상기 드레인 전극(161)에 인접한 상기 반도체층(120) 내에 제2 도전형의 전하 플라즈마 즉, 전자 플라즈마(electron plasma)가 형성되어, 제2 도전형 다시 말해서 n형의 드레인 영역(121)이 유도될 수 있다. The drain electrode 161 may be a metal electrode having a work function smaller than that of the semiconductor layer 120 . When the semiconductor layer 120 is a silicon layer, the drain electrode 161 is formed of hafnium (Hf), indium (In), zirconium (Zr), or thallium having a work function smaller than that of silicon, for example, 4.2 eV or less. (Tl). In this way, due to the difference in work function between the semiconductor layer 120 and the drain electrode 161, electrons can move from the drain electrode 161 to the semiconductor layer 120, so that the drain electrode 161 ), charge plasma of the second conductivity type, that is, electron plasma, is formed in the semiconductor layer 120 adjacent to the second conductivity type, that is, n-type drain region 121 may be induced.

상기 p형의 소오스 영역(123)과 상기 n형의 드레인 영역(121) 사이는 진성 반도체 영역으로 채널 영역(125)으로 정의될 수 있다. 이와 같이, 상기 p형의 소오스 영역(123)과 상기 n형의 드레인 영역(121)은 이온 주입 등을 사용한 불순물 도핑없이 전하 플라즈마 생성을 통해 전도성 영역으로 유도될 수 있다. 위에서 상기 소오스 영역(123)을 p형으로 상기 드레인 영역(121)을 n형으로 설명하였으나, 이에 한정되지 않고 상기 소오스 영역(123)을 n형으로 상기 드레인 영역(121)을 p형으로 형성할 수도 있다. 따라서, 상기 소오스 영역(123)은 제1 도전형을 갖는 영역이고 상기 드레인 영역(121)은 제1 도전형과 반대되는 제2 도전형을 갖는 영역으로 정의될 수 있다.A channel region 125 may be defined as an intrinsic semiconductor region between the p-type source region 123 and the n-type drain region 121 . As such, the p-type source region 123 and the n-type drain region 121 may be induced into a conductive region through charge plasma generation without impurity doping using ion implantation or the like. Although the source region 123 has been described as p-type and the drain region 121 as n-type, it is not limited thereto, and the source region 123 may be formed as n-type and the drain region 121 as p-type. may be Accordingly, the source region 123 may be defined as a region having a first conductivity type and the drain region 121 may be defined as a region having a second conductivity type opposite to the first conductivity type.

이와 같이, 소오스 영역과 드레인 영역을 이온주입 등의 불순물 도핑이 아닌 소오스 전극과 드레인 전극과의 일함수 차이에 의한 전하 플라즈마 형성을 통해 전도성 영역으로 유도하는 것은, 이온주입 등의 불순물 도핑 대비 제조공정이 간단하면서도 결함생성이 억제되는 효과를 가져올 수 있다.In this way, inducing the source region and the drain region to the conductive region through charge plasma formation by the difference in work function between the source and drain electrodes, rather than impurity doping such as ion implantation, is a manufacturing process compared to impurity doping such as ion implantation. Although this is simple, it can bring about the effect of suppressing defect generation.

도 1에서, 상기 게이트 전극(140)은 상기 반도체층(120)의 상부에 위치하면서 상기 반도체층(120)과 중첩된 것으로 도시되었으나, 이에 한정되지 않고 상기 게이트 전극(140)은 상기 반도체층(120)의 하부에 위치하면서 상기 반도체층(120)과 중첩될 수도 있다. 또한, 상기 소오스 전극(163)과 상기 드레인 전극(161)은 상기 상기 반도체층(120)의 상부에 배치된 것으로 도시되었으나, 이에 한정되지 않고 상기 소오스 전극(163)과 상기 드레인 전극(161)은 상기 반도체층(120)의 하부에 배치될 수도 있다.In FIG. 1, the gate electrode 140 is shown as being positioned on top of the semiconductor layer 120 and overlapping the semiconductor layer 120, but is not limited thereto, and the gate electrode 140 is the semiconductor layer ( 120) and may overlap with the semiconductor layer 120. In addition, although the source electrode 163 and the drain electrode 161 are illustrated as being disposed on the semiconductor layer 120, the source electrode 163 and the drain electrode 161 are not limited thereto. It may be disposed under the semiconductor layer 120 .

도 2는 도 1을 참조하여 설명한 터널링 전계 효과 트랜지스터가 오프 상태일 때 반도체층의 밴드다이어그램이다. 도 3a, 도 3b, 및 도 3c는 도 2에 도시한 밴드다이어그램의 A 영역을 확대하여 나타낸 개략도들이다.FIG. 2 is a band diagram of a semiconductor layer when the tunneling field effect transistor described with reference to FIG. 1 is in an off state. 3A, 3B, and 3C are schematic diagrams illustrating an enlarged region A of the band diagram shown in FIG. 2 .

도 1 및 도 2를 동시에 참조하면, 소오스 영역(123)과 채널 영역(125)이 접하는 계면에 인접한 영역 내에 불순물(T)이 도핑될 수 있다. 이 때, 불순물(T)은 이온주입법을 사용하여 도핑될 수 있다. 또한, 상기 불순물(T)이 도핑되는 영역은 소오스 영역(123)과 채널 영역(125)이 접하는 계면에 인접한 영역 내로 한정될 수 있다.Referring to FIGS. 1 and 2 simultaneously, an impurity T may be doped in a region adjacent to an interface where the source region 123 and the channel region 125 contact each other. In this case, the impurity T may be doped using an ion implantation method. Also, the region doped with the impurity T may be limited to a region adjacent to an interface where the source region 123 and the channel region 125 contact each other.

도 1, 도 2, 및 도 3a를 동시에 참조하면, 일 예에서, 상기 소오스 영역(123) 내의 영역으로, 상기 채널 영역(125)에 접하는 계면에 인접한 영역 내에 상기 소오스 영역(123)에 유도된 도전형과 동일 도전형 즉, 제1 도전형을 갖는 불순물(Ts) 일 예로서, 보론(boron)이 도핑될 수 있다.Referring to FIGS. 1, 2, and 3A at the same time, in one example, a region within the source region 123, in a region adjacent to an interface contacting the channel region 125, is induced in the source region 123. As an example of an impurity Ts having the same conductivity type as the first conductivity type, boron may be doped.

도 1, 도 2, 및 도 3b를 동시에 참조하면, 다른 예에서, 상기 채널 영역(125) 내의 영역으로, 상기 소오스 영역(123)에 접하는 계면에 인접하는 영역 내에, 상기 소오스 영역(123)에 유도된 도전형과 반대 도전형 즉, 제2 도전형을 갖는 불순물(Tc) 일 예로서, 질소(N)가 도핑될 수 있다. Referring to FIGS. 1, 2, and 3B simultaneously, in another example, a region within the channel region 125, a region adjacent to an interface contacting the source region 123, and the source region 123 Nitrogen (N) may be doped as an example of an impurity Tc having a conductivity type opposite to the induced conductivity type, that is, a second conductivity type.

도 1, 도 2, 및 도 3c를 동시에 참조하면, 또 다른 예에서, 상기 소오스 영역(123) 내의 영역으로, 상기 채널 영역(125)에 접하는 계면에 인접한 영역 내에 는 상기 소오스 영역(123)에 유도된 도전형과 동일 도전형 즉, 제1 도전형을 갖는 불순물(Ts) 일 예로서, 보론(boron)이 도핑되고, 또한 상기 채널 영역(125) 내의 영역으로, 상기 소오스 영역(123)에 접하는 계면에 인접한 영역 내에는 상기 소오스 영역(123)에 유도된 도전형과 반대 도전형 즉, 제2 도전형을 갖는 불순물(Tc) 일 예로서, 질소(N)가 도핑될 수 있다. Referring to FIGS. 1, 2, and 3C simultaneously, in another example, as a region within the source region 123, in a region adjacent to an interface contacting the channel region 125, the source region 123 As an example of an impurity (Ts) having the same conductivity type as the induced conductivity type, that is, the first conductivity type, boron is doped, and a region within the channel region 125 is formed in the source region 123. An impurity Tc having a conductivity type opposite to that of the source region 123 , ie, a second conductivity type, may be doped with nitrogen (N) in a region adjacent to the contacting interface.

본 실시예에 따른 터널링 전계 효과 트랜지스터는 앞서 설명한 바와 같이, 상기 소오스 영역(123)과 상기 드레인 영역(121)이 전하 플라즈마 생성을 통해 전도성 영역으로 유도될 뿐, 이온 주입등의 불순물 도핑으로 전도성 영역으로 유도되는 것은 아니어서, 불순물에 의한 전하 캐리어가 채널을 형성하는 것은 아닐 수 있다. 한편, 상기 불순물(T, Ts, Tc)은 농도가 낮아 트랩 생성에만 기여할 뿐이고, 전하 캐리어로서 채널 형성에 기여하는 것은 아닐 수 있다. 이를 위해, 상기 불순물(T, Ts, Tc)은 1010 내지 1014 cm-2의 농도로 도핑될 수 있다. As described above, in the tunneling field effect transistor according to the present embodiment, only the source region 123 and the drain region 121 are induced into the conductive region through charge plasma generation, and impurity doping such as ion implantation causes the conductive region to be doped. is not induced, so charge carriers caused by impurities may not form a channel. Meanwhile, the impurities T, Ts, and Tc have low concentrations and only contribute to trap generation, and may not contribute to channel formation as charge carriers. To this end, the impurities T, Ts, and Tc may be doped at a concentration of 10 10 to 10 14 cm −2 .

도 4a, 도 4b, 및 도 4c는 도 1 및 도 2를 참조하여 설명한 터널링 전계 효과 트랜지스터가 온 상태일 때 반도체층의 밴드다이어그램들로서, 소오스 영역과 채널 영역이 접하는 계면 부근의 영역 내에 도핑된 불순물의 종류에 따라 달리 도시되었다.4A, 4B, and 4C are band diagrams of a semiconductor layer when the tunneling field effect transistor described with reference to FIGS. 1 and 2 is in an on state, and impurities doped in a region near an interface where a source region and a channel region contact each other. It was shown differently depending on the type of

도 4a, 도 4b, 및 도 4c를 참조하면, 게이트 전극에 임계 전압 이상의 양의 전압이 인가되는 경우(VG≥VT), 게이트 전극에 중첩하는 채널 영역(125)의 에너지 밴드가 내려가고 상대적으로 음의 전압이 인가되는 소오스 영역(123)의 에너지 밴드가 올라가면서, 소오스 영역(123)의 가전자대(valence band)와 채널 영역(125)의 전도대(conduction band) 사이의 터널링 폭이 작아질 수 있다. 이에 따라, 소오스 영역(123)의 가전자대에서 채널 영역(125)의 전도대로 전자가 터널링하면서 소오스 영역(123)과 드레인 영역(121) 사이에 전류가 흘러 트랜지스터가 온 상태로 변화될 수 있다.Referring to FIGS. 4A, 4B, and 4C, when a positive voltage equal to or higher than the threshold voltage is applied to the gate electrode (V G ≥V T ), the energy band of the channel region 125 overlapping the gate electrode goes down. As the energy band of the source region 123 to which a relatively negative voltage is applied rises, the tunneling width between the valence band of the source region 123 and the conduction band of the channel region 125 decreases. can lose Accordingly, while electrons tunnel from the valence band of the source region 123 to the conduction band of the channel region 125, a current flows between the source region 123 and the drain region 121 to turn the transistor into an on state.

상기 소오스 영역(123)의 가전자대에서 채널 영역(125)의 전도대로 전자가 터널링할 때, 소오스 영역과 채널 영역이 접하는 계면 부근의 영역 내에 도핑된 불순물들(T, Ts, Tc)은 트랩(trap)으로 작용한다. 이 때, 전자는 상기 소오스 영역(123)의 가전자대에서 상기 트랩(T, Ts, Tc)을 거쳐 상기 채널 영역(125)의 전도대로 복수의 단계로 터널링될 수 있다. 이 경우, 전자가 터널링되는 폭이 짧아짐에 따라 트랜지스터의 온 전류가 향상될 수 있다. When electrons tunnel from the valence band of the source region 123 to the conduction band of the channel region 125, the doped impurities T, Ts, and Tc in the region near the interface where the source region and the channel region contact each other trap ( acts as a trap). In this case, electrons may be tunneled from the valence band of the source region 123 to the conduction band of the channel region 125 via the traps T, Ts, and Tc in a plurality of steps. In this case, as the tunneling width of electrons is shortened, the on-state current of the transistor may be improved.

이상, 본 발명을 바람직한 실시예를 들어 상세하게 설명하였으나, 본 발명은 상기 실시예에 한정되지 않고, 본 발명의 기술적 사상 및 범위 내에서 당 분야에서 통상의 지식을 가진 자에 의하여 여러가지 변형 및 변경이 가능하다.In the above, the present invention has been described in detail with preferred embodiments, but the present invention is not limited to the above embodiments, and various modifications and changes are made by those skilled in the art within the technical spirit and scope of the present invention. this is possible

Claims (11)

기판 상에 배치된 반도체층;
상기 반도체층의 상부 또는 하부에 배치되고 상기 반도체층에 중첩하는 게이트 전극; 및
상기 반도체층의 적어도 양측 측면들과 각각 접속하는 소오스 전극 및 드레인 전극을 포함하고,
상기 반도체층은 상기 소오스 전극에 인접한 영역에서 제1 도전형의 전하 플라즈마 생성에 의해 유도된 제1 도전형의 소오스 영역, 상기 드레인 전극에 인접한 영역에서 제2 도전형의 전하 플라즈마 생성에 의해 유도된 제2 도전형의 드레인 영역, 및 상기 소오스 영역과 상기 드레인 영역 사이의 채널 영역을 구비하고,
상기 반도체층은 상기 소오스 영역과 상기 채널 영역이 접하는 계면에 인접한 영역 내에 도핑되고 트랩을 생성하는 불순물을 포함하는 터널링 전계 효과 트랜지스터.a semiconductor layer disposed on a substrate;
a gate electrode disposed above or below the semiconductor layer and overlapping the semiconductor layer; and
A source electrode and a drain electrode respectively connected to at least both side surfaces of the semiconductor layer,
The semiconductor layer has a source region of a first conductivity type induced by the generation of charge plasma of the first conductivity type in a region adjacent to the source electrode, and a source region of the second conductivity type induced by the generation of charge plasma of the second conductivity type in a region adjacent to the drain electrode. a drain region of a second conductivity type and a channel region between the source region and the drain region;
The semiconductor layer is doped in a region adjacent to an interface where the source region and the channel region contact each other and includes an impurity generating a trap. 청구항 1에 있어서,
상기 소오스 전극은 이에 접속하는 상기 반도체층의 일함수 대비 일함수가 큰 금속 전극이고, 상기 제1 도전형의 전하 플라즈마는 정공 플라즈마이고, 상기 제1 도전형의 소오스 영역은 p형 소오스 영역인, 터널링 전계 효과 트랜지스터.The method of claim 1,
The source electrode is a metal electrode having a work function greater than that of the semiconductor layer connected thereto, the charge plasma of the first conductivity type is a hole plasma, and the source region of the first conductivity type is a p-type source region, Tunneling field effect transistor. 청구항 1에 있어서,
상기 드레인 전극은 이에 접속하는 상기 반도체층의 일함수 대비 일함수가 작은 금속 전극이고, 상기 제2 도전형의 전하 플라즈마는 전자 플라즈마이고, 상기 제2 도전형의 드레인 영역은 n형 드레인 영역인, 터널링 전계 효과 트랜지스터.The method of claim 1,
The drain electrode is a metal electrode having a smaller work function than the work function of the semiconductor layer connected thereto, the charge plasma of the second conductivity type is an electron plasma, and the drain region of the second conductivity type is an n-type drain region. Tunneling field effect transistor. 청구항 1에 있어서,
상기 불순물은 제1 도전형을 갖는 불순물 및/또는 제2 도전형을 갖는 불순물인, 터널링 전계 효과 트랜지스터.The method of claim 1,
wherein the impurity is an impurity having a first conductivity type and/or an impurity having a second conductivity type. 청구항 4에 있어서,
상기 불순물에 의한 전하 캐리어는 채널 형성에 기여하지 않는, 터널링 전계 효과 트랜지스터. The method of claim 4,
Charge carriers by the impurities do not contribute to channel formation, tunneling field effect transistor. 청구항 4에 있어서,
상기 불순물은 1010 내지 1014 cm-2의 농도로 도핑된, 터널링 전계 효과 트랜지스터. The method of claim 4,
The impurity is doped at a concentration of 10 10 to 10 14 cm -2 , tunneling field effect transistor. 청구항 1에 있어서,
상기 불순물은, 상기 소오스 영역 내의 영역에 도핑되되, 상기 채널 영역에 접하는 계면에 인접하는 영역 내에 도핑된 제1 도전형을 갖는 불순물을 포함하는, 터널링 전계 효과 트랜지스터. The method of claim 1,
The tunneling field effect transistor of claim 1 , wherein the impurity includes an impurity having a first conductivity type doped in a region in the source region and doped in a region adjacent to an interface contacting the channel region. 청구항 1에 있어서,
상기 불순물은, 상기 채널 영역 내의 영역에 도핑되되, 상기 소오스 영역에 접하는 계면에 인접하는 영역 내에 도핑된 제2 도전형을 갖는 불순물을 포함하는, 터널링 전계 효과 트랜지스터. The method of claim 1,
The tunneling field effect transistor of claim 1 , wherein the impurity includes an impurity having a second conductivity type doped in a region within the channel region and doped in a region adjacent to an interface in contact with the source region. 청구항 1에 있어서,
상기 불순물은,
상기 소오스 영역 내의 영역에 도핑되되, 상기 채널 영역에 접하는 계면에 인접하는 영역 내에 도핑된 제1 도전형을 갖는 불순물과
상기 채널 영역 내의 영역에 도핑되되, 상기 소오스 영역에 접하는 계면에 인접하는 영역 내에 도핑된 제2 도전형을 갖는 불순물을 포함하는, 터널링 전계 효과 트랜지스터. The method of claim 1,
The impurity is
An impurity having a first conductivity type doped in a region within the source region and doped in a region adjacent to an interface in contact with the channel region;
A tunneling field effect transistor comprising an impurity having a second conductivity type doped in a region within the channel region and doped in a region adjacent to an interface in contact with the source region. 청구항 7 또는 청구항 9에 있어서,
상기 제1 도전형을 갖는 불순물은 보론인, 터널링 전계 효과 트랜지스터. According to claim 7 or claim 9,
The tunneling field effect transistor of claim 1 , wherein the impurity having the first conductivity type is boron. 청구항 8 또는 청구항 9에 있어서,
상기 제2 도전형을 갖는 불순물은 질소인, 터널링 전계 효과 트랜지스터. According to claim 8 or claim 9,
The tunneling field effect transistor of claim 1 , wherein the impurity having the second conductivity type is nitrogen.
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