KR20230025849A - Printed circuit board and package substrate comprising same - Google Patents
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Abstract
Description
본 발명은 인쇄회로기판에 관한 것으로, 특히 전자 부품 내장형 인쇄회로기판에 관한 것이다.The present invention relates to a printed circuit board, and more particularly to a printed circuit board with embedded electronic components.
전자 기기의 소형화에 따라, 전자 부품이 더욱 많은 기능을 포함하거나, 크기가 소형화되고 있다. As electronic devices are miniaturized, electronic components include more functions or are reduced in size.
특히, 휴대폰이나 휴대컴퓨터 등과 같은 휴대 단말기기의 두께를 줄이기 위해, 이에 탑재되는 부품의 두께 감소가 크게 요구되고 있다. 부품의 소형화를 위해서 부품 패키지(package)의 두께를 감소시키는 요구가 증대되고 있고, 하나의 부품 패키지에 다기능을 위한 다수의 집적회로 칩을 실장하여 고기능을 구현하고자 하는 요구가 증대되고 있다. 이를 위해서, 상하 인쇄회로기판 사이에 칩을 내장하는 칩 내장형 인쇄회로기판과 같은 부품 패키지 기술의 개발이 이루어지고 있다. 칩 내장형 인쇄회로기판 기술은 기판 사이에 칩을 내장시킴으로써, 전체 패키지 부품의 소형화가 가능하고, 부품의 실장 밀도 증대를 통해 고주파 특성을 개선하는 효과를 기대할 수 있어 전기적인 특성 향상을 도모할 수 있다.In particular, in order to reduce the thickness of portable terminal devices such as mobile phones and portable computers, there is a great demand for reducing the thickness of components mounted thereon. Demand for reducing the thickness of a component package is increasing for miniaturization of components, and a demand for realizing high functionality by mounting a plurality of integrated circuit chips for multifunction in one component package is increasing. To this end, development of a component package technology such as a chip-embedded printed circuit board in which a chip is embedded between upper and lower printed circuit boards is being developed. Chip-embedded printed circuit board technology enables miniaturization of overall package components by embedding chips between substrates, and improves electrical characteristics by expecting the effect of improving high-frequency characteristics through increased mounting density of components. .
전자 부품 내장형 인쇄회로기판은 코어 기판 상에 전자 부품이 배치될 캐비티(cavity)를 형성하고, 상기 형성된 캐비티 내에 전자 부품을 삽입하며, 상기 전자 부품이 삽입된 상태에서 절연층을 프레스(press)하여 상기 전자 부품을 내장하는 인쇄회로기판(PCB)을 제조하게 된다.An electronic component-embedded printed circuit board forms a cavity on a core board in which an electronic component is to be disposed, inserts the electronic component into the formed cavity, and presses an insulating layer while the electronic component is inserted. A printed circuit board (PCB) incorporating the electronic component is manufactured.
그리고, 전자 부품이 내장된 이후에 상기 전자 부품의 단자와 외부의 회로패턴과의 전기적 연결을 위한 드릴링(drilling), 외부로 노출되는 기판 표면에의 동도금(Cuplating) 과정 및 이미지(image) 전사 과정을 통한 회로패턴 형성 과정이 수행되고 있다.And, after the electronic component is embedded, drilling for electrical connection between the terminal of the electronic component and the external circuit pattern, copper plating process on the surface of the substrate exposed to the outside, and image transfer process The process of forming a circuit pattern through is being performed.
한편, 상기와 같은 종래의 인쇄회로기판은 코어 기판에 라우터 또는 레이저를 이용하여 캐비티를 가공하게 되며, 상기 캐비티 가공에 따른 제조 공정 추가 및 비용이 증가하는 문제점이 있다.On the other hand, in the conventional printed circuit board as described above, a cavity is processed using a router or a laser on a core substrate, and there is a problem in that manufacturing processes are added and costs increase according to the cavity processing.
또한, 종래 기술에 따르면, 상기 전자 부품이 내장되는 기판으로 코어 기판이 사용되며, 상기 코어 기판 사용에 따른 미세 패턴(fine Pattern)의 구현이 어려운 문제점이 있다. In addition, according to the prior art, a core substrate is used as a substrate on which the electronic component is embedded, and it is difficult to implement a fine pattern according to the use of the core substrate.
또한, 종래 기술에 따르면, 상기 코어 기판의 캐비티 내에 레진을 이용한 캐비티 절연층을 형성하고 있으며, 상기 코어 기판과 상기 캐비티 절연층 사이의 열팽창계수의 불일치에 의한 Bulge, dell 및 Panel Warpage가 발생할 뿐 아니라, 상기 레진 부족에 의한 두께 불균일 문제가 발생하고 있다.In addition, according to the prior art, a cavity insulation layer using resin is formed in the cavity of the core substrate, and bulge, dell, and panel warpage occur due to a mismatch in thermal expansion coefficient between the core substrate and the cavity insulation layer. , the thickness non-uniformity problem due to the shortage of the resin has occurred.
본 발명에 따른 실시 예에서는, 새로운 구조의 전자 부품 내장형 인쇄회로기판을 제공하도록 한다.In an embodiment according to the present invention, a printed circuit board having an embedded electronic component having a novel structure is provided.
또한, 본 발명에 따른 실시 예에서는 캐비티를 포함하지 않는 전자 부품 내장형 인쇄회로기판을 제공하도록 한다.In addition, in an embodiment according to the present invention, an electronic component-embedded printed circuit board that does not include a cavity is provided.
또한, 본 발명에 따른 실시 예에 의하면, 방열 패턴을 통해 전자 부품에서 발생하는 열을 효율적으로 방열시킬 수 있는 전자 부품 내장형 인쇄회로기판을 제공하기로 한다.In addition, according to an embodiment of the present invention, an electronic component-embedded printed circuit board capable of efficiently dissipating heat generated from electronic components through a heat dissipation pattern is provided.
또한, 본 발명에 따른 실시 예에 의하면 전자 부품의 단자와 연결되는 비아의 주변에 비아 정렬 패턴을 형성하여 상기 비아의 정렬성을 향상시킬 수 있는 전자 부품 내장형 인쇄회로기판을 제공하기로 한다.In addition, according to an embodiment of the present invention, a via alignment pattern is formed around a via connected to a terminal of an electronic component to provide an electronic component-embedded printed circuit board capable of improving the alignment of the via.
제안되는 실시 예에서 이루고자 하는 기술적 과제들은 이상에서 언급한 기술적 과제들로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 제안되는 실시 예가 속하는 기술분야에서 통상의 지식을 가진 자에게 명확하게 이해될 수 있을 것이다.The technical tasks to be achieved in the proposed embodiment are not limited to the technical tasks mentioned above, and other technical tasks not mentioned are clear to those skilled in the art from the description below to which the proposed embodiment belongs. will be understandable.
실시 예에 따른 인쇄회로기판은 제 1 절연층; 상기 제 1 절연층 내에 배치되는 전자 부품; 상기 제 1 절연층의 적어도 일면에 배치되는 제 1 패턴부; 상기 제 1 절연층의 상면 및 하면에 배치되는 제 2 절연층; 상기 제 2 절연층의 적어도 일면에 배치되는 제 2 패턴부; 및 상기 제 2 절연층을 관통하며, 상기 전자 부품의 단자와 상기 제 2 패턴부를 연결하는 제 1 비아를 포함하고, 상기 제 1 패턴부는, 상기 제 1 절연층 상에 상기 제 1 비아와 이격된 위치에서 상기 제 1 비아의 주위를 둘러싸는 제 1 회로 패턴을 포함한다.A printed circuit board according to an embodiment includes a first insulating layer; an electronic component disposed within the first insulating layer; a first pattern part disposed on at least one surface of the first insulating layer; a second insulating layer disposed on upper and lower surfaces of the first insulating layer; a second pattern part disposed on at least one surface of the second insulating layer; and a first via penetrating the second insulating layer and connecting a terminal of the electronic component and the second pattern part, wherein the first pattern part is spaced apart from the first via on the first insulating layer. and a first circuit pattern surrounding the first via at a location.
또한, 상기 제 1 절연층은, 상기 전자 부품을 둘러싸는 제 1 절연 파트와, 상기 제 1 절연 파트 위에 상기 전자 부품의 단자를 덮으며 배치되는 제 2 절연 파트를 포함하며, 상기 제 1 회로 패턴은, 상기 제 2 절연 파트 위에 배치된다.The first insulating layer may include a first insulating part surrounding the electronic component and a second insulating part disposed on the first insulating part and covering a terminal of the electronic component, and the first circuit pattern is disposed on the second insulating part.
또한, 상기 제 1 회로 패턴은, 상기 전자 부품과 수직 방향으로 중첩되는 상기 제 2 절연 파트의 상면에 배치되고, 상기 전자 부품의 단자와 수직으로 중첩되는 영역을 개방하는 개구부를 갖는다.Also, the first circuit pattern is disposed on an upper surface of the second insulating part vertically overlapping the electronic component, and has an opening opening an area vertically overlapping a terminal of the electronic component.
또한, 상기 제 1 비아는, 상기 제 2 절연층 내에 배치되는 제 1 비아 파트와, 상기 제 1 절연층의 상기 제 2 절연 파트 내에 배치되는 제 2 비아 파트를 포함한다.In addition, the first via includes a first via part disposed in the second insulating layer and a second via part disposed in the second insulating part of the first insulating layer.
또한, 상기 전자 부품은, 복수 개의 단자를 포함하며, 상기 제 1 회로 패턴은, 상기 복수 개의 단자와 각각 연결되는 복수의 상기 제 1 비아의 주위를 각각 둘러싼다.In addition, the electronic component includes a plurality of terminals, and the first circuit pattern surrounds a plurality of first vias respectively connected to the plurality of terminals.
또한, 상기 제 1 회로 패턴은, 상기 제 1 비아의 주위를 둘러싸는 단일폐곡선 형상을 가진다.Also, the first circuit pattern has a single closed curve shape surrounding the first via.
또한, 상기 제 1 회로 패턴은, 중앙 영역에 배치되어, 상기 전자 부품의 단자와 수직 방향으로 중첩되는 영역을 개방하는 제 1 개구부와, 가장자리 영역에 배치되며, 상기 제 1 개구부와 연통하는 적어도 하나의 제 2 개구부를 포함한다.The first circuit pattern may include a first opening disposed in a central area and opening an area overlapping a terminal of the electronic component in a vertical direction, and at least one disposed in an edge area and communicating with the first opening. It includes a second opening of.
또한, 상기 제 1 패턴부는, 상기 제 1 절연 파트의 하면에 배치되는 제 2 회로 패턴과, 상기 제 2 절연 파트의 상면에 배치되는 제 3 회로 패턴과, 상기 제 1 절연 파트를 관통하는 제 1 비아 파트와, 상기 제 2 절연 파트를 관통하는 제 2 비아 파트를 포함하며, 상기 제 2 및 3 회로 패턴을 연결하는 제 2 비아를 더 포함하며, 상기 제 1 비아 파트와 상기 제 2 비아 파트는, 상기 제 1 절연 파트 및 상기 제 2 절연 파트 상에서 수직 방향으로 중첩된 영역 상에 배치된다.The first pattern part may include a second circuit pattern disposed on a lower surface of the first insulating part, a third circuit pattern disposed on an upper surface of the second insulating part, and a first circuit pattern penetrating the first insulating part. It includes a via part and a second via part penetrating the second insulating part, and further includes a second via connecting the second and third circuit patterns, wherein the first via part and the second via part , is disposed on a region overlapping in a vertical direction on the first insulating part and the second insulating part.
또한, 상기 제 2 절연 파트는, 상기 전자 부품의 접착층이다.Further, the second insulating part is an adhesive layer of the electronic component.
또한, 상기 제 1 패턴부는, 상기 제 1 절연 파트의 하면 중 상기 전자 부품과 수직으로 중첩되는 전체 영역에 배치되는 제 4 회로 패턴을 더 포함하고, 상기 제 2 패턴부는, 상기 제 1 절연 파트의 하면에 배치되는 제 2 절연층의 하면 중 상기 제 4 회로 패턴과 수직으로 중첩되는 영역에 배치되는 복수의 제 5 회로 패턴과, 상기 제 2 절연층을 관통하며 배치되고, 상기 제 4 회로 패턴과 상기 복수의 제 5 회로 패턴을 각각 연결하는 복수의 비아 파트를 포함하는 제 3 비아를 포함한다.In addition, the first pattern part further includes a fourth circuit pattern disposed on an entire area vertically overlapping with the electronic component among the lower surfaces of the first insulating part, and the second pattern part comprises a portion of the first insulating part. A plurality of fifth circuit patterns disposed in a region vertically overlapping the fourth circuit pattern of the lower surface of the second insulating layer disposed on the lower surface, and disposed penetrating the second insulating layer, and the fourth circuit pattern and and a third via including a plurality of via parts respectively connecting the plurality of fifth circuit patterns.
또한, 상기 제 1 절연 파트는, 광 경화성 수지를 포함하며, 상기 제 1 절연 파트 내에는 복수의 전자 부품이 배치되며, 상기 복수의 전자 부품의 측면 및 상기 제 2 비아의 측면은, 상기 광 경화성 수지를 포함하는 하나의 상기 제 1 절연 파트와 직접 접촉한다.In addition, the first insulating part includes a photocurable resin, a plurality of electronic components are disposed in the first insulating part, and side surfaces of the plurality of electronic components and side surfaces of the second via are formed by the photocurable resin. It is in direct contact with the one said first insulating part containing resin.
한편, 실시 예에 따른 패키지 기판은, 제 1 절연 파트와, 상기 제 1 절연 파트 위에 배치되는 제 2 절연 파트를 포함하는 제 1 절연층; 상기 제 1 절연층 내에 배치되는 제 1 전자 부품; 상기 제 1 절연 파트의 하면 및 상기 제 2 절연 파트의 상면에 배치되는 제 1 패턴부; 상기 제 1 절연 파트의 하면에 배치되는 제 3 절연 파트와, 상기 제 2 절연 파트의 상면에 배치되는 제 4 절연 파트를 포함하는 제 2 절연층; 상기 제 3 절연 파트의 하면 및 상기 제 4 절연 파트의 상면에 배치되는 제 2 패턴부; 상기 제 4 절연 파트 및 상기 제 2 절연 파트를 관통하며 배치되고, 상기 전자 부품의 단자와 상기 제 2 패턴부를 연결하는 제 1 비아; 상기 제 4 절연 파트 위에 배치되며, 상기 제 2 패턴부의 표면 중 적어도 일부를 노출하는 제 1 개구부를 갖는 보호층; 상기 보호층의 개구부를 통해 노출된 제 2 패턴부 위에 배치되는 접착 부재; 상기 접착 부재 위에 배치되는 제 2 전자 부품; 및 상기 보호층 위에 상기 제 2 전자 부품을 덮으며 배치되는 몰딩부를 포함하며, 상기 제 1 패턴부는, 상기 제 1 전자 부품과 수직 방향으로 중첩되는 상기 제 2 절연 파트의 상면에 배치되고, 상기 제 1 전자 부품의 단자와 수직으로 중첩되는 영역을 개방하는 제 2 개구부를 갖는 제 1 회로 패턴을 포함한다.Meanwhile, a package substrate according to an embodiment includes a first insulating layer including a first insulating part and a second insulating part disposed on the first insulating part; a first electronic component disposed within the first insulating layer; a first pattern part disposed on a lower surface of the first insulating part and an upper surface of the second insulating part; a second insulating layer including a third insulating part disposed on a lower surface of the first insulating part and a fourth insulating part disposed on an upper surface of the second insulating part; a second pattern part disposed on a lower surface of the third insulating part and an upper surface of the fourth insulating part; a first via disposed penetrating the fourth insulating part and the second insulating part and connecting a terminal of the electronic component to the second pattern part; a protective layer disposed on the fourth insulating part and having a first opening exposing at least a portion of a surface of the second pattern part; an adhesive member disposed on the second pattern portion exposed through the opening of the protective layer; a second electronic component disposed on the adhesive member; and a molding part disposed on the protective layer and covering the second electronic component, wherein the first pattern part is disposed on an upper surface of the second insulating part overlapping the first electronic component in a vertical direction, and 1 including a first circuit pattern having a second opening opening an area vertically overlapping with a terminal of an electronic component.
또한, 상기 제 1 전자 부품은, 능동 소자를 포함하고, 상기 제 2 전자 부품은, 수동 소자를 포함한다.Also, the first electronic component includes an active element, and the second electronic component includes a passive element.
본 발명에 따른 실시 예에 의하면, 캐리어 보드 위에 전자 부품을 부착한 이후에 절연층을 형성함으로써, 상기 절연층에 캐비티를 형성하는 공정을 생략할 수 있으며, 이에 따른 캐비티 가공 시간 단축 및 디자인 자유도를 확보할 수 있다.According to the embodiment according to the present invention, by forming the insulating layer after attaching the electronic component on the carrier board, it is possible to omit the process of forming a cavity in the insulating layer, thereby reducing the cavity processing time and design freedom. can be secured
또한, 본 발명에 따른 실시 예에 의하면, 레진을 이용하여 전자 부품이 내장된 캐비티 내에 배치될 캐비티 절연층을 제거할 수 있으며, 이에 따른 상기 레진 부족이나, 열팽창 계수의 불일치에 따른 신뢰성 문제를 해결할 수 있다.In addition, according to the embodiment according to the present invention, the cavity insulation layer to be disposed in the cavity in which the electronic component is embedded can be removed using resin, thereby solving the reliability problem due to the lack of resin or the mismatch of the coefficient of thermal expansion. can
또한, 본 발명에 따른 실시 예에 의하면, 유리 섬유를 포함하지 않는 저가의 광경화성 물질을 이용하여 전자 부품을 내장시킴으로써, 상기 광경화성 물질의 절연층 내에 형성되는 비아나 회로 패턴을 미세화할 수 있다.In addition, according to an embodiment according to the present invention, vias or circuit patterns formed in the insulating layer of the photocurable material can be miniaturized by embedding electronic components using an inexpensive photocurable material that does not contain glass fibers.
또한, 본 발명에 따른 실시 예에 의하면, 전자 부품과 연결되는 비아의 주위에 상기 비아의 주위를 감싸는 회로 패턴을 형성함으로써, 상기 회로 패턴을 이용한 상기 비아의 정렬성을 향상시킬 수 있다.In addition, according to an embodiment of the present invention, by forming a circuit pattern surrounding a via connected to an electronic component, the alignment of the via using the circuit pattern can be improved.
또한, 본 발명에 따른 실시 예에 의하면, 상기 전자 부품의 단자와 반대되는 부분에 배치되는 절연층의 두께 자유도를 확보할 수 있으며, 이에 따른 방열 패턴의 디자인 자유도 및 방열 특성을 향상시킬 수 있다.In addition, according to the embodiment according to the present invention, it is possible to secure the degree of freedom in the thickness of the insulating layer disposed on the opposite side of the terminal of the electronic component, thereby improving the degree of freedom in the design of the heat dissipation pattern and the heat dissipation characteristics. .
도 1은 본 발명의 실시 예에 따른 인쇄회로기판의 구조를 나타낸 도면이다.
도 2는 도 1의 A 부분을 보다 구체적으로 나타낸 도면이다.
도 3 내지 도 12는 도 1에 도시된 인쇄회로기판(100)의 제조 방법을 공정 순으로 나타낸 도면이다.
도 13은 도 1에 도시된 제 1-2 회로패턴의 변형 예를 설명하기 위한 도면이다.
도 14 및 도 15는 도 1에 도시된 제 1-2 회로 패턴의 또 다른 변형 예를 설명하기 위한 도면이다.
도 16은 본 발명의 제 2 실시 예에 따른 인쇄회로기판을 보여주는 도면이다.
도 17은 본 발명의 제 3 실시 예에 따른 인쇄회로기판을 보여주는 도면이다.
도 18은 본 발명의 제 4 실시 예에 따른 인쇄회로기판을 보여주는 도면이다.
도 19는 본 발명의 실시 예에 따른 패키지 기판을 보여주는 도면이다.1 is a diagram showing the structure of a printed circuit board according to an embodiment of the present invention.
FIG. 2 is a view showing part A of FIG. 1 in more detail.
3 to 12 are diagrams showing a manufacturing method of the printed
FIG. 13 is a diagram for explaining a modified example of the circuit pattern 1-2 shown in FIG. 1 .
14 and 15 are diagrams for explaining another modified example of the 1-2 circuit pattern shown in FIG. 1 .
16 is a view showing a printed circuit board according to a second embodiment of the present invention.
17 is a view showing a printed circuit board according to a third embodiment of the present invention.
18 is a view showing a printed circuit board according to a fourth embodiment of the present invention.
19 is a view showing a package substrate according to an embodiment of the present invention.
이하에서는 첨부한 도면을 참조하여 본 발명에 따른 구성 및 작용을 구체적으로 설명한다. 첨부 도면을 참조하여 설명함에 있어, 도면 부호에 관계없이 동일한 구성요소는 동일한 참조부여를 부여하고, 이에 대한 중복설명은 생략하기로 한다. 제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다.Hereinafter, the configuration and operation according to the present invention will be described in detail with reference to the accompanying drawings. In the description with reference to the accompanying drawings, the same reference is given to the same components regardless of reference numerals, and redundant description thereof will be omitted. Terms such as first and second may be used to describe various components, but the components should not be limited by the terms. These terms are only used for the purpose of distinguishing one component from another.
이하, 실시 예들은 첨부된 도면 및 실시 예들에 대한 설명을 통하여 명백하게 드러나게 될 것이다. 실시 예들의 설명에 있어서, 각 층(막), 영역, 패턴 또는 구조물들이 기판, 각 층(막), 영역, 패드 또는 패턴들의 "위(on)"에 또는 "아래(under)"에 형성되는 것으로 기재되는 경우에 있어, "위(on)"와 "아래(under)"는 "직접(directly)" 또는 "다른 층을 개재하여 (indirectly)" 형성되는 것을 모두 포함한다. 도면에서 각층의 두께나 크기는 설명의 편의 및 명확성을 위하여 과장되거나 생략되거나 또는 개략적으로 도시되었다. 또한 각 구성요소의 크기는 실제크기를 전적으로 반영하는 것은 아니다. 이하, 첨부된 도면을 참조하여 실시 예들을 설명한다.Hereinafter, embodiments will be clearly revealed through the accompanying drawings and description of the embodiments. In the description of the embodiments, each layer (film), region, pattern or structure is formed "on" or "under" the substrate, each layer (film), region, pad or pattern. In the case of being described as, "on" and "under" include both "directly" or "indirectly" formed through another layer. In the drawings, the thickness or size of each layer is exaggerated, omitted, or schematically illustrated for convenience and clarity of explanation. Also, the size of each component does not fully reflect the actual size. Hereinafter, embodiments will be described with reference to the accompanying drawings.
도 1은 본 발명의 실시 예에 따른 인쇄회로기판의 구조를 나타낸 도면이고, 도 2는 도 1의 A 부분을 보다 구체적으로 나타낸 도면이다. 1 is a view showing the structure of a printed circuit board according to an embodiment of the present invention, and FIG. 2 is a view showing part A of FIG. 1 in more detail.
도 1 및 2를 참조하면, 본 발명의 실시 예에 따른 인쇄회로기판(100)은 제 1 절연층(110), 제 2 절연층(120), 제 3 절연층(150), 제 1 회로 패턴(130), 제 2 회로 패턴(160), 제 1 비아(V1), 제 2 비아(V2), 제 3 비아(V3), 제 4 비아(V4), 전자 부품(170)을 포함한다.1 and 2, a printed
상기 인쇄회로기판(100)은 회로 설계를 근거로 전자 부품을 접속하는 전기배선의 회로 패턴을 배선 도형으로 표현하며, 절연물 상에 전기도체를 재현할 수 있다. 또한 인쇄회로기판(100)은 전자 부품을 내장하고 이들을 전기적으로 연결하는 회로 패턴을 형성할 수 있으며, 이에 따른 전자 부품의 전기적 연결기능 외의 부품들을 기계적으로 고정할 수 있다.The printed
제 1 절연층(110)은 단일 회로 패턴이 형성되는 인쇄회로기판(100)의 지지 기판일 수 있으며, 복수의 적층 구조를 가지는 인쇄회로기판(100) 중 어느 하나의 회로 패턴이 형성되어 있는 절연 영역을 의미할 수 있다.The first insulating
바람직하게, 상기 인쇄회로기판(100)은 4층 구조(4 METAL LAYER)를 가지며, 이에 따라, 인쇄회로기판(100)은 크게 3층의 절연층을 포함한다. Preferably, the printed
상기 제 1 절연층(110)은 인쇄회로기판(100)의 중앙 절연층이며, 종래의 인쇄회로기판의 코어 절연층이다. 이때, 본 발명에서의 인쇄회로기판(100)은 상기 제 1 절연층(110)과 상기 제 2 절연층(120)이 상기 중앙 절연층을 구성하며, 그에 따라 상기 제 1 절연층(110) 및 상기 제 2 절연층(120) 내부에 전자 부품(170)이 내장된다. The first insulating
이때, 상기 제 1 절연층(110)은 상기 전자 부품(170)을 덮으며, 내부에 상기 전자 부품(170)이 고정될 수 있도록 하며, 상기 제 2 절연층(120)은 상기 전자 부품(170)의 단자(175)를 덮으며 배치될 수 있다. 바람직하게, 상기 제 2 절연층(120)은 상기 인쇄회로기판(100)의 제조 공정에서, 상기 전자 부품(170)을 고정 및 접착시키는 접착 절연층일 수 있다.At this time, the first insulating
한편, 상기 제 1 절연층(110)은 광 경화성 수지를 포함한다. 바람직하게, 종래에서의 중앙 절연층은, 에폭시 레진, 유리 섬유, 실리콘계 필러(Si Filler) 및 경화제(hardner)를 포함하였다. 이에 따라, 종래의 중앙 절연층에는, 표면에 형성되는 회로 패턴이나 양면을 관통하는 비아를 미세화하기 힘들었다. Meanwhile, the first insulating
그러나, 본 발명에서는 상기 제 1 절연층(110)을 상기와 같은 물질을 포함하는 코어 절연층이 아닌, 광 경화성 수지를 포함하도록 함으로써, 상기 회로 패턴이나 비아의 미세화를 달성할 수 있다.However, in the present invention, miniaturization of the circuit patterns or vias can be achieved by making the first insulating
이를 위해, 상기 제 1 절연층(110)은 에폭시 레진, 광 개시제, 실리콘계 필러(Si Filler) 및 경화제(hardner)를 포함할 수 있다.To this end, the first insulating
또한, 상기 제 1 절연층(110) 내에는 전자 부품(170)이 배치된다. 이때, 상기 제 1 절연층(110) 상에는 상기 전자 부품(170)이 삽입되는 캐비티(cavity)를 포함하지 않는다. In addition, an
즉, 종래에는 상기 중앙 절연층 상에 캐비티를 형성한 후에 상기 전자 부품을 삽입하고, 그에 따라 상기 캐비티를 채우는 별도의 캐비티 절연층을 형성하였다.That is, conventionally, after forming a cavity on the central insulating layer, the electronic component is inserted, and thus a separate cavity insulating layer filling the cavity is formed.
그러나, 본 발명에서는 상기 전자 부품(170)을 먼저 형성한 후에, 상기 광 경화성 수지를 이용하여 상기 제 1 절연층(110)을 형성함으로써, 상기 제 1 절연층(110) 내에 존재하는 캐비티를 삭제할 수 있다. However, in the present invention, the first insulating
또한, 종래에는 상기 전자 부품의 주위를 별도의 캐비티 절연층이 둘러싸고 있으며, 이에 따라 비아가 형성되는 영역의 절연 물질과, 상기 전자 부품을 둘러싸는 절연 물질이 서로 달랐다. Also, in the related art, a separate cavity insulation layer surrounds the electronic component, and accordingly, an insulating material in a region where a via is formed is different from an insulating material surrounding the electronic component.
그러나, 본 발명에서는 상기 제 1 절연층(110)이 상기 전자 부품(170)의 주위를 둘러싸도록 하면서, 상기 제 1 절연층(110) 상에 비아를 형성할 수 있도록 한다.However, in the present invention, vias can be formed on the first insulating
상기 제 1 절연층(110) 위에는 제 2 절연층(120)이 배치된다. 본 발명에서는 상기 제 1 절연층(110)과 상기 제 2 절연층(120)이 중앙 절연층을 형성한다. 바람직하게, 상기 제 2 절연층(120)은 상기 제 1 절연층(110) 위에 배치되는 상기 전자 부품(170)의 접착 절연층일 수 있다.A second insulating
상기 제 2 절연층(120)은 절연 기능을 가지면서, 상기 전자 부품(170)의 접착을 위한 접착성을 가질 수 있다. 바람직하게, 상기 제 2 절연층(120)은 절연 기능을 갖는 비전도성 레진이나 필름으로 형성될 수 있다. 또한, 상기 제 2 절연층(120)은 폴리머 접착 필름일 수 있으며, 바람직하게, 광 경화성 수지를 포함하는 비전도 폴리머 접착 필름일 수 있다.The second
상기 제 1 절연층(110)과 상기 제 2 절연층(120) 내에는 전자 부품(170)이 배치된다. 상기 전자 부품(170)은 일부가 상기 제 1 절연층(110) 내에 배치될 수 있고, 나머지 일부가 상기 제 2 절연층(120) 내에 배치될 수 있다. 바람직하게, 상기 전자 부품(170)의 몸체는 상기 제 1 절연층(110)에 배치될 수 있고, 상기 전자 부품(170)의 단자(175)는 상기 제 2 절연층(120) 내에 배치될 수 있다. An
상기 제 1 절연층(110) 및 상기 제2 절연층(120) 내에 배치되는 전자 부품(170)은 다양한 소자와 같은 전자 부품 중 어느 하나일 수 있다. 그리고, 상기 소자는 능동 소자 및 수동 소자 중 어느 하나를 포함할 수 있다. The
상기 능동 소자는 비선형 부분을 적극적으로 이용한 소자이고, 수동 소자는 선형 및 비선형 특성이 모두 존재하여도 비선형 특성은 이용하지 않는 소자를 의미한다. 그리고, 상기 수동 소자에는 트랜지스터, IC 반도체 칩 등이 포함될 수 있으며, 상기 수동 소자에는 콘덴서, 저항 및 인덕터 등을 포함할 수 있다. 상기 수동 소자는 능동 소자인 반도체 칩의 신호 처리 속도를 높이거나, 필터링 기능 등을 수행하기 위해, 통상의 반도체 패키지와 함께 기판 위에 실장된다.The active element is a device that actively uses a nonlinear part, and the passive element means a device that does not use a nonlinear characteristic even though both linear and nonlinear characteristics exist. In addition, the passive elements may include transistors, IC semiconductor chips, and the like, and the passive elements may include capacitors, resistors, and inductors. The passive element is mounted on a substrate together with a conventional semiconductor package in order to increase the signal processing speed of a semiconductor chip, which is an active element, or perform a filtering function.
바람직하게는, 상기 전자 부품은, 일면에 단자를 구비한 능동 소자(도시하지 않음) 및 단자가 상기 전자 부품(170)의 몸체의 측면을 둘러싸는 구조로 형성되는 수동 소자를 포함할 수 있다. Preferably, the electronic component may include an active element (not shown) having a terminal on one surface and a passive element formed in a structure in which the terminal surrounds a side surface of the body of the
그리고, 본 발명에서의 상기 전자 부품(170)은 능동 소자로 구성하며, 그에 따라 플립 칩 본딩 방식으로 상기 제 1 절연층(110) 및 상기제 2 절연층(120) 내에 실장된다. 다시 말해서, 상기 전자 부품(170)의 단자(175)는 별도의 연결 부재(예를 들어, 와이어)를 통해 회로 패턴과 연결되는 것이 아니라, 상기 회로 패턴과 직접 연결되는 구조를 갖는다.In addition, the
상기 제 2 절연층(120)의 상면 및 상기 제 1 절연층(110)의 하면에는 각각 제 1 회로 패턴(130)이 배치된다. 바람직하게, 전자 부품(170)이 내장된 중앙 절연층의 적어도 일면에는 제 1 회로 패턴(130)이 배치된다.A
상기 제 1 회로 패턴(130)은 금(Au), 은(Ag), 백금(Pt), 티타늄(Ti), 주석(Sn), 구리(Cu) 및 아연(Zn) 중에서 선택되는 적어도 하나의 금속 물질로 형성될 수 있다. 또한 상기 제 1 회로 패턴(130)은 금(Au), 은(Ag), 백금(Pt), 티타늄(Ti), 주석(Sn), 구리(Cu), 아연(Zn) 중에서 선택되는 적어도 하나의 금속 물질을 포함하는 페이스트 또는 솔더 페이스트로 형성될 수 있다.The
한편, 상기 제 1 회로 패턴(130)은 통상적인 인쇄회로기판의 제조 공정인 어디티브 공법(Additive process), 서브트렉티브 공법(Subtractive Process), MSAP(Modified Semi Additive Process) 및 SAP(Semi Additive Process) 공법 등으로 가능하며 여기에서는 상세한 설명은 생략한다. Meanwhile, the
한편, 상기 제 1 회로 패턴(130)은 기능에 따라 제 1-1 회로 패턴과 제 1-2 회로 패턴으로 구분될 수 있다. 상기 제 1-1 회로 패턴은 신호 전달을 위한 배선 기능을 하며, 상기 제 1-2 회로 패턴(140)은 제 4 비아(V4)가 형성된 위치에 상기 제 4 비아(V4)의 위치 정렬을 위해 형성된다.Meanwhile, the
이를 위해, 상기 제 1-2 회로 패턴(140)은 개구부(145)를 갖는다. 즉, 상기 제 1-2 회로 패턴(140)은 내부에 상기 제 4 비아(V4)가 삽입되도록 하는 개구부(145)를 갖는다. 이에 따라, 상기 1-2 회로 패턴(140)은 상기 개구부(145) 내에 상기 제 4 비아(V4)가 배치됨에 따라 상기 제 4 비아(V4)의 주위를 둘러싸며 배치된다. To this end, the first-
즉, 상기 제 1-2 회로 패턴(140)은 내부에 상기 개구부(145)를 포함하며, 상기 개구부(145)를 통해 상기 제 4 비아(V4)가 정위치에 형성될 수 있도록 가이드한다. 이에 따라, 상기 제 1-2 회로 패턴(140)은 상기 제 4 비아(V4)와 길이 방향으로 일정 간격 이격된 위치에서, 상기 제 4 비아(V4)의 주위를 둘러싸며 배치될 수 있다.That is, the 1-2
도 2에 도시된 바와 같이, 상기 제 1-2 회로 패턴(140), 내부에 양면을 관통하면서, 상기 제 2 절연층(120)의 상면 중 상기 전자 부품(170)의 단자(175)와 수직 방향으로 중첩되는 영역을 노출하는 개구부(145)를 포함한다. As shown in FIG. 2 , the first and
상기 제 1-2 회로 패턴(140)은 수평 단면 형상이 상기 제 4 비아(V4)의 수평 단면 형상에 대응될 수 있다. 다시 말해서, 상기 제 4 비아(V4)의 수평 단면 형상은 원형 형상을 갖는다. 따라서, 상기 제 1-2 회로 패턴(140)도 상기 제 4 비아(V4)에 대응되게 원형 형상의 수평 단면 형상을 가질 수 있다.The first-
즉, 상기 제 1-2 회로 패턴(140)은 중앙 부분이 개방된 원형의 단일폐곡선 형상을 가질 수 있다.That is, the 1-2
상기 제 1-2 회로 패턴(140)은 상기 전자 부품(170)의 단자(175)의 수에 대응되게 상기 제 2 절연층(120) 위에 배치될 수 있다. 즉, 상기 전자 부품(170)의 단자(175)의 수가 4개인 경우, 상기 제 1-2 회로 패턴(140)은 4개가 상기 제 2 절연층(120) 위에 상호 일정 간격 이격되어 배치될 수 있다. 그러나, 이는 일 실시 예에 불과할 뿐, 상기 단자(175)의 수와 상기 제 1-2 회로 패턴(140)의 수는 실시 예에 따라 증가 또는 감소할 수 있을 것이다.The first and
상기 제 1-2 회로 패턴(130)은 상기 제 4 비아(V4)가 형성될 영역의 주위를 구리와 같은 금속 물질로 둘러싸도록 한다. 이에 따라, 상기 제 4 비아(V4)를 형성하는 과정에서, 상기 제 4 비아(V4)의 위치가 쏠리는 현상 없이 정위치에 형성할 수 있다.The 1-2
상기 제 1 절연층(110) 및 상기 제 2 절연층(120) 내에는 제 1 비아(V1)가 형성된다. 상기 제 1 비아(V1)는 상기 제 1 절연층(110)의 하면 및 상기 제 2 절연층(120)의 표면에 각각 배치된 제 1 절연층(110)을 전기적으로 연결한다. 상기 제 1 비아(V1)는 상기 제 1 절연층(110) 내에 배치되는 제 1 비아 파트와, 상기 제 2 절연층(120) 내에 배치되는 제 2 비아 파트를 포함할 수 있다. 그리고, 상기 제 2 비아 파트의 두께는 상기 제 1 비아 파트의 두께보다 얇을 수 있다. 다시 말해서, 상기 제 1 절연층(110)의 두께는 상기 제 2 절연층(120)의 두께보다 두꺼울 수 있다.A first via V1 is formed in the first insulating
상기 제 1 비아(V1)는 상기 제 1 절연층(110)과 상기 제2 절연층(120)을 관통하는 관통 홀(도시하지 않음) 내부를 전도성 물질로 충진하여 형성할 수 있다.The first via V1 may be formed by filling a through hole (not shown) penetrating the first insulating
상기 관통 홀은 기계, 레이저 및 화학 가공 중 어느 하나의 가공 방식에 의해 형성될 수 있다.The through hole may be formed by any one of mechanical processing, laser processing, and chemical processing.
상기 관통 홀이 기계 가공에 의해 형성되는 경우에는 밀링(Milling), 드릴(Drill) 및 라우팅(Routing) 등의 방식을 사용할 수 있고, 레이저 가공에 의해 형성되는 경우에는 UV나 CO2 레이저 방식을 사용할 수 있으며, 화학 가공에 의해 형성되는 경우에는 아미노실란, 케톤류 등을 포함하는 약품을 이용하여 상기 제 1 절연층(110) 및 제 2 절연층(120)을 개방할 수 있다.When the through hole is formed by machining, methods such as milling, drilling, and routing may be used, and when the through hole is formed by laser processing, a UV or CO 2 laser method may be used. In the case of being formed by chemical processing, the first insulating
한편, 상기 레이저에 의한 가공은 광학 에너지를 표면에 집중시켜 재료의 일부를 녹이고 증발시켜, 원하는 형태를 취하는 절단 방법으로, 컴퓨터 프로그램에 의한 복잡한 형성도 쉽게 가공할 수 있고, 다른 방법으로는 절단하기 어려운 복합 재료도 가공할 수 있다. On the other hand, the laser processing is a cutting method that melts and evaporates a part of the material by concentrating optical energy on the surface to take a desired shape, and can easily process complex formations by computer programs, and other methods Even difficult composite materials can be machined.
또한, 상기 레이저에 의한 가공은 절단 직경이 최소 0.005mm까지 가능하며, 가공 가능한 두께 범위로 넓은 장점이 있다.In addition, the processing by the laser can cut a diameter of up to a minimum of 0.005 mm, and has the advantage of a wide range of processable thickness.
상기 레이저 가공 드릴로, YAG(Yttrium Aluminum Garnet)레이저나 CO2 레이저나 자외선(UV) 레이저를 이용하는 것이 바람직하다. YAG 레이저는 동박층 및 절연층 모두를 가공할 수 있는 레이저이고, CO2 레이저는 절연층만 가공할 수 있는 레이저이다.As the laser processing drill, it is preferable to use a YAG (Yttrium Aluminum Garnet) laser, a CO 2 laser, or an ultraviolet (UV) laser. The YAG laser is a laser capable of processing both the copper foil layer and the insulating layer, and the CO 2 laser is a laser capable of processing only the insulating layer.
상기 관통 홀이 형성되면, 상기 관통 홀 내부를 전도성 물질로 충진하여 상기 제 1 비아(V1)를 형성한다. 상기 제 1 비아(V1)를 형성하는 전도성 물질은 구리(Cu), 은(Ag), 주석(Sn), 금(Au), 니켈(Ni) 및 팔라듐(Pd) 중에서 선택되는 어느 하나의 물질일 수 있으며, 상기 전도성 물질 충진은 무전해 도금, 전해 도금, 스크린 인쇄(Screen Printing), 스퍼터링(Sputtering), 증발법(Evaporation), 잉크젯팅 및 디스펜싱 중 어느 하나 또는 이들의 조합된 방식을 이용할 수 있다.When the through hole is formed, the first via V1 is formed by filling the inside of the through hole with a conductive material. The conductive material forming the first via V1 may be any one material selected from copper (Cu), silver (Ag), tin (Sn), gold (Au), nickel (Ni), and palladium (Pd). The filling of the conductive material may use any one of electroless plating, electrolytic plating, screen printing, sputtering, evaporation, inkjetting, and dispensing, or a combination thereof. there is.
상기 제 2 절연층(120)의 상면 및 상기 제 1 절연층(110)의 하면에는 상기 제 1 회로 패턴(130)을 덮으며 제 3 절연층(150)이 배치된다. 상기 제 3 절연층(150)은 상기 제 2 절연층(120) 위에 배치되는 상부 절연층과, 상기 제 1 절연층(110) 아래에 배치되는 하부 절연층을 포함할 수 있다.A third insulating
그리고, 상기 제 3 절연층(150)의 표면에는 제 2 회로 패턴(160)이 배치된다. A
또한, 상기 제 3 절연층(150) 내에는 제 2 비아(V2), 제 3 비아(V3) 및 제 4 비아(V4)가 배치된다. Also, a second via V2 , a third via V3 , and a fourth via V4 are disposed in the third insulating
상기 제 2 비아(V2)는 상기 상부 절연층을 관통하며 형성되고, 그에 따라 상기 제 2 절연층(120) 위에 배치되는 제 1 회로 패턴(130)과 상기 상부 절연층 위에 배치되는 제 2 회로 패턴(160)을 전기적으로 연결한다.The second via V2 is formed penetrating the upper insulating layer, and thus the
또한, 상기 제 3 비아(V3)는 상기 하부 절연층을 관통하며 형성되고, 그에 따라 상기 제 1 절연층(110) 아래에 배치되는 제 1 회로 패턴(130)과 상기 하부 절연층 아래에 배치되는 제 2 회로 패턴(160)을 전기적으로 연결한다.In addition, the third via V3 is formed penetrating the lower insulating layer, and thus the
상기 제 4 비아(V4)는 상기 상부 절연층을 관통하며 형성된다. 다시 말해서, 상기 제 4 비아(V4)는 상기 제 2 절연층(120) 위에 배치되는 제 3 절연층(150)을 관통하며 형성된다. 또한, 상기 제 4 비아(V4)의 일부는 상기 제 2 절연층(120) 내에 배치된다. The fourth via V4 is formed penetrating the upper insulating layer. In other words, the fourth via V4 is formed penetrating the third insulating
다시 말해서, 상기 제 4 비아(V4)의 일부는 상기 상부 절연층을 관통하며 배치되고, 나머지 일부는 상기 제 2 절연층(120) 내에 배치되어 상기 전자 부품(170)의 단자(175)와 연결된다.In other words, a portion of the fourth via V4 is disposed penetrating the upper insulating layer, and the remaining portion is disposed in the second insulating
제 4 비아(V4)는 상기 제 1-2 회로 패턴(140)의 개구부(145) 내에 배치된다. 다시 말해서, 상기 상부 절연층 내에 배치되는 상기 제 4 비아(V4)의 일부는 상기 제 1-2 회로 패턴(140)의 개구부(145) 내에 배치된다.The fourth via V4 is disposed within the
이때, 상기 제 4 비아(V4)는 상기 제 1-2 회로 패턴(140)이 형성된 상태에서 상기 상부 절연층과 상기 제 2 절연층(120)을 레이저로 가공하여 형성된 관통 홀 내부를 전도성 물질로 충진하여 형성할 수 있다. 이때, 상기 레이저는 C02 레이저임이 바람직하다. 즉, 상기 제 1-2 회로 패턴(140)이 형성된 상태에서 상기 관통 홀의 일부는 상기 제 1-2 회로 패턴(140)의 개구부(145)에 형성된다. 이때, 상기 제 1-2 회로 패턴(140)은 적어도 5㎛ 이상의 두께를 가진다. 그리고, CO2 레이저는, 상기 5㎛ 이상의 두께를 가지는 제 1-2 회로 패턴(140)에 데미지를 주지 않으면서, 상기 개구부(145) 내에만 안정적으로 상기 제 4 비아(V4)를 위한 관통 홀을 형성할 수 있다.At this time, the fourth via (V4) is formed by laser processing the upper insulating layer and the second insulating
상기와 같이 본 발명에 따른 실시 예에 의하면, 캐리어 보드 위에 전자 부품을 부착한 이후에 절연층을 형성함으로써, 상기 절연층에 캐비티를 형성하는 공정을 생략할 수 있으며, 이에 따른 캐비티 가공 시간 단축 및 디자인 자유도를 확보할 수 있다.As described above, according to the embodiment according to the present invention, by forming the insulating layer after attaching the electronic component on the carrier board, it is possible to omit the process of forming a cavity in the insulating layer, thereby reducing the cavity processing time and Design freedom can be secured.
또한, 본 발명에 따른 실시 예에 의하면, 레진을 이용하여 전자 부품이 내장된 캐비티 내에 배치될 캐비티 절연층을 제거할 수 있으며, 이에 따른 상기 레진 부족이나, 열팽창 계수의 불일치에 따른 신뢰성 문제를 해결할 수 있다.In addition, according to the embodiment according to the present invention, the cavity insulation layer to be disposed in the cavity in which the electronic component is embedded can be removed using resin, thereby solving the reliability problem due to the lack of resin or the mismatch of the coefficient of thermal expansion. can
또한, 본 발명에 따른 실시 예에 의하면, 유리 섬유를 포함하지 않는 저가의 광경화성 물질을 이용하여 전자 부품을 내장시킴으로써, 상기 광경화성 물질의 절연층 내에 형성되는 비아나 회로 패턴을 미세화할 수 있다.In addition, according to an embodiment according to the present invention, vias or circuit patterns formed in the insulating layer of the photocurable material can be miniaturized by embedding electronic components using an inexpensive photocurable material that does not contain glass fibers.
또한, 본 발명에 따른 실시 예에 의하면, 전자 부품과 연결되는 비아의 주위에 상기 비아의 주위를 감싸는 회로 패턴을 형성함으로써, 상기 회로 패턴을 이용한 상기 비아의 정렬성을 향상시킬 수 있다.In addition, according to an embodiment of the present invention, by forming a circuit pattern surrounding a via connected to an electronic component, the alignment of the via using the circuit pattern can be improved.
이하에서는, 첨부된 도면을 참조하여 도 1에 도시된 인쇄회로기판(100)의 제조 방법에 대해 설명하기로 한다.Hereinafter, a method of manufacturing the printed
도 3 내지 도 12는 도 1에 도시된 인쇄회로기판(100)의 제조 방법을 공정 순으로 나타낸 도면이다.3 to 12 are diagrams showing a manufacturing method of the printed
도 3을 참조하면, 캐리어 보드(C)를 준비하고, 상기 준비된 캐리어 보드(C) 위에 금속층(135)을 형성한다. 바람직하게, 상기 캐리어 보드(C)는 상기 금속층(135)을 포함할 수 있다. 상기 금속층(135)은 추후 인쇄회로기판(100)의 제 1 회로 패턴(130)을 형성하는데 사용될 수 있다.Referring to FIG. 3 , a carrier board C is prepared, and a
그리고, 상기 금속층(135) 위에 제 2 절연층(120)을 형성한다. Then, a second insulating
상기 제 2 절연층(120)은 절연 기능을 가지면서, 상기 전자 부품(170)의 접착을 위한 접착성을 가질 수 있다. 바람직하게, 상기 제 2 절연층(120)은 절연 기능을 갖는 비전도성 레진이나 필름으로 형성될 수 있다. 또한, 상기 제 2 절연층(120)은 폴리머 접착 필름일 수 있으며, 바람직하게, 광 경화성 수지를 포함하는 비전도 폴리머 접착 필름일 수 있다.The second
한편, 상기 제 2 절연층(120)을 형성하기 전에, 상기 금속층(135)을 포함하는 상기 캐리어 보드(C)에 가이드 회로(도시하지 않음)를 형성할 수 있다. 상기 가이드 회로는 상기 금속층(135)의 더미 영역에 형성될 수 있다. 상기 가이드 회로는 추후 상기 금속층(135)으로부터 상기 캐리어 보드(C)를 용이하게 분리시키기 위해 형성될 수 있다. 상기 가이드 회로는 상기 금속층(135)을 관통하며 형성될 수 있다.Meanwhile, before forming the second insulating
또한, 상기 제 2 절연층(120)은 2㎛~10㎛ 범위를 두께를 가지며 상기 금속층(135) 위에 배치될 수 있다.In addition, the second insulating
다음으로, 도 4를 참조하면, 상기 제 2 절연층(120) 위에 전자 부품(170)을 부착한다. 상기 전자 부품(170)은 접착성을 가지는 제 2 절연층(120) 위에 고정될 수 있다. 이때, 상기 전자 부품(170)의 일부는 상기 제 2 절연층(120) 내에 배치될 수 있다. 즉, 상기 전자 부품(170)의 단자(175)의 적어도 일부는 상기 제 2 절연층(120) 내에 배치될 수 있다.Next, referring to FIG. 4 , an
다음으로, 도 5를 참조하면, 상기 제 2 절연층(120) 위에 상기 전자 부품(170)을 덮는 제 1 절연층(110) 및 금속층(135)을 형성한다. Next, referring to FIG. 5 , a first insulating
상기 제 1 절연층(110) 및 금속층(135)은 상기 제 2 절연층(120) 위에 상기 제 1 절연층(110)과 상기 금속층(135)을 배치하고, 그에 따라 서스 판을 이용하여 두께 조절을 하면서 프레스 공정을 진행하여 형성될 수 있다.The first insulating
한편, 상기 제 1 절연층(110)은 광 경화성 수지를 포함한다. 바람직하게, 종래에서의 중앙 절연층은, 에폭시 레진, 유리 섬유, 실리콘계 필러(Si Filler) 및 경화제(hardner)를 포함하였다. 이에 따라, 종래의 중앙 절연층에는, 표면에 형성되는 회로 패턴이나 양면을 관통하는 비아를 미세화하기 힘들었다. Meanwhile, the first insulating
그러나, 본 발명에서는 상기 제 1 절연층(110)을 상기와 같은 물질을 포함하는 코어 절연층이 아닌, 광 경화성 수지를 포함하도록 함으로써, 상기 회로 패턴이나 비아의 미세화를 달성할 수 있다.However, in the present invention, miniaturization of the circuit patterns or vias can be achieved by making the first insulating
이를 위해, 상기 제 1 절연층(110)은 에폭시 레진, 광 개시제, 실리콘계 필러(Si Filler) 및 경화제(hardner)를 포함할 수 있다. 또한, 상기 제 1 절연층(110)은 상기 전자 부품(170)이 실장된 이후에 형성된다. 따라서, 상기 제 1 절연층(110)은 캐비티를 포함하지 않는다. 즉, 종래에는 상기 중앙 절연층 상에 캐비티를 형성한 후에 상기 전자 부품을 삽입하고, 그에 따라 상기 캐비티를 채우는 별도의 캐비티 절연층을 형성하였다. 반면에, 본 발명에서는 상기 전자 부품(170)을 먼저 형성한 후에, 상기 광 경화성 수지를 이용하여 상기 제 1 절연층(110)을 형성함으로써, 상기 제 1 절연층(110) 내에 존재하는 캐비티를 삭제할 수 있다. To this end, the first insulating
또한, 본 발명에서는 상기 제 1 절연층(110)이 상기 전자 부품(170)의 주위를 둘러싸도록 하면서, 상기 제 1 절연층(110)을 형성할 수 있으며, 이에 따른 별도의 레진을 이용한 캐비티 절연층을 삭제한다.In addition, in the present invention, the first insulating
다음으로, 도 6에 도시된 바와 같이, 상기 제 1 절연층(110)이 형성되면, 상기 전자 부품(170)의 부착을 위해 사용된 캐리어 보드(C)를 제거한다. 상기 캐리어 보드(C)는 상기 가이드 회로를 통해 안정적으로 상기 금속층(135)으로부터 분리될 수 있다.Next, as shown in FIG. 6 , when the first insulating
그리고, 상기 캐리어 보드(C)가 제거되면, 도 5에서 제조된 기판을 거꾸로 뒤집은 이후에 다음 공정을 진행한다. And, when the carrier board (C) is removed, after turning the substrate fabricated in FIG. 5 upside down, the next process is performed.
다음으로, 도 7을 참조하면, 상기 금속층(135), 상기 제 1 절연층(110) 및 상기 제 2 절연층(120)에 적어도 하나의 제 1 관통 홀(V1)을 형성한다. 상기 제 1 관통 홀(V1)은 기계, 레이저 및 화학 가공 중 어느 하나의 가공 방식에 의해 형성될 수 있다.Next, referring to FIG. 7 , at least one first through hole V1 is formed in the
상기 제 1 관통 홀이 기계 가공에 의해 형성되는 경우에는 밀링(Milling), 드릴(Drill) 및 라우팅(Routing) 등의 방식을 사용할 수 있고, 레이저 가공에 의해 형성되는 경우에는 UV나 CO2 레이저 방식을 사용할 수 있으며, 화학 가공에 의해 형성되는 경우에는 아미노실란, 케톤류 등을 포함하는 약품을 이용하여 상기 제 1 절연층(110) 및 제 2 절연층(120)을 개방할 수 있다.When the first through hole is formed by machining, methods such as milling, drilling, and routing may be used, and when the first through hole is formed by laser processing, a UV or CO 2 laser method may be used. may be used, and when formed by chemical processing, the first insulating
한편, 상기 레이저에 의한 가공은 광학 에너지를 표면에 집중시켜 재료의 일부를 녹이고 증발시켜, 원하는 형태를 취하는 절단 방법으로, 컴퓨터 프로그램에 의한 복잡한 형성도 쉽게 가공할 수 있고, 다른 방법으로는 절단하기 어려운 복합 재료도 가공할 수 있다. On the other hand, the laser processing is a cutting method that melts and evaporates a part of the material by concentrating optical energy on the surface to take a desired shape, and can easily process complex formations by computer programs, and other methods Even difficult composite materials can be machined.
또한, 상기 레이저에 의한 가공은 절단 직경이 최소 0.005mm까지 가능하며, 가공 가능한 두께 범위로 넓은 장점이 있다.In addition, the processing by the laser can cut a diameter of up to a minimum of 0.005 mm, and has the advantage of a wide range of processable thickness.
상기 레이저 가공 드릴로, YAG(Yttrium Aluminum Garnet)레이저나 CO2 레이저나 자외선(UV) 레이저를 이용하는 것이 바람직하다. YAG 레이저는 동박층 및 절연층 모두를 가공할 수 있는 레이저이고, CO2 레이저는 절연층만 가공할 수 있는 레이저이다.As the laser processing drill, it is preferable to use a YAG (Yttrium Aluminum Garnet) laser, a CO 2 laser, or an ultraviolet (UV) laser. The YAG laser is a laser capable of processing both the copper foil layer and the insulating layer, and the CO 2 laser is a laser capable of processing only the insulating layer.
다음으로, 도 8에 도시된 바와 같이, 상기 제 1 관통 홀(VH1)이 형성되면, 상기 형성된 제 1 관통 홀(VH1) 내부를 전도성 물질로 충진하여 상기 제 1 비아(V1)를 형성한다. 상기 제 1 비아(V1)를 형성하는 전도성 물질은 구리(Cu), 은(Ag), 주석(Sn), 금(Au), 니켈(Ni) 및 팔라듐(Pd) 중에서 선택되는 어느 하나의 물질일 수 있으며, 상기 전도성 물질 충진은 무전해 도금, 전해 도금, 스크린 인쇄(Screen Printing), 스퍼터링(Sputtering), 증발법(Evaporation), 잉크젯팅 및 디스펜싱 중 어느 하나 또는 이들의 조합된 방식을 이용할 수 있다.Next, as shown in FIG. 8 , when the first through hole VH1 is formed, the first through hole VH1 is filled with a conductive material to form the first via V1. The conductive material forming the first via V1 may be any one material selected from copper (Cu), silver (Ag), tin (Sn), gold (Au), nickel (Ni), and palladium (Pd). The filling of the conductive material may use any one of electroless plating, electrolytic plating, screen printing, sputtering, evaporation, inkjetting, and dispensing, or a combination thereof. there is.
또한, 상기 금속층(135)을 식각하여 상기 제 2 절연층(120)의 상면 및 상기 제 1 절연층(110)의 하면에 각각 제 1 회로 패턴(130)을 형성한다. 이때, 상기 제 1 회로 패턴(130)은 상기 설명한 바와 같이 제1-1 회로 패턴과, 상기 제 1-2 회로 패턴(140)을 포함한다.In addition, the
다음으로, 도 9에 도시된 바와 같이, 상기 제 1 회로 패턴(130) 중 상기 1-2 회로 패턴(140)에 개구부(145)를 형성한다. 상기 개구부(145)의 위치는 상기 전자 부품(170)의 단자(175)의 위치에 따라 결정될 수 있다. 다시 말해서, 상기 개구부(145)는 상기 제 1 절연층(110) 내에 배치된 전자 부품(170)의 단자(175)와 수직 방향으로 중첩된 상기 제 2 절연층(120)의 표면을 개방할 수 있다. 바람직하게, 상기 개구부(145)의 폭은 상기 중첩된 영역의 폭보다(단자의 폭에 대응) 크게 형성될 수 있다.Next, as shown in FIG. 9 , an
따라서, 상기 제 1 회로 패턴(130)은 중앙에 개구부(145)가 형성된 단일폐곡선 형상을 가질 수 있다.Accordingly, the
다음으로, 도 10에 도시된 바와 같이, 상기 제 2 절연층(120)의 상면 및 상기 제 1 절연층(110)의 하면에 각각 제 3 절연층(150) 및 금속층(165)을 배치하고 프레스 공정을 진행한다. 즉, 상기 제 2 절연층(120) 위에 상기 제 1 회로 패턴(130) 및 제 1-2 회로 패턴(140)을 덮는 상부 절연층과, 상기 제 1 절연층(110) 아래에 상기 제 1 회로 패턴(130)을 덮는 하부 절연층을 포함하는 제 3 절연층(150)을 형성한다.Next, as shown in FIG. 10, a third
다음으로, 도 11에 도시된 바와 같이, 상기 상부 절연층에 제 2 비아 홀(VH2)을 형성하고, 상기 하부 절연층에 제 3 비아 홀(VH3)을 형성한다.Next, as shown in FIG. 11 , a second via hole VH2 is formed in the upper insulating layer and a third via hole VH3 is formed in the lower insulating layer.
또한, 상기 상부 절연층과 상기 제 2 절연층(120)에 제 4 비아 홀(VH4)을 형성한다. In addition, a fourth via hole VH4 is formed in the upper insulating layer and the second insulating
다음으로, 도 12에 도시된 바와 같이, 상기 제 2 내지 4 비아 홀(VH2, VH3, VH4) 내부를 도전성 물질로 충진하여 제 2 비아(V2), 제 3 비아(V3) 및 제 4 비아(V4)를 형성한다. 그리고, 상기 금속층(165)을 식각하여 상기 제 3 절연층(150)의 표면에 제 2 회로 패턴(160)을 형성한다.Next, as shown in FIG. 12, the second to fourth via holes VH2, VH3, and VH4 are filled with a conductive material to form the second via V2, the third via V3, and the fourth via ( form V4). Then, the
한편, 상기 제 4 비아(V4)는 상기 상부 절연층을 관통하며 형성된다. 다시 말해서, 상기 제 4 비아(V4)는 상기 제 2 절연층(120) 위에 배치되는 제 3 절연층(150)을 관통하며 형성된다. 또한, 상기 제 4 비아(V4)의 일부는 상기 제 2 절연층(120) 내에 배치된다. Meanwhile, the fourth via V4 is formed penetrating the upper insulating layer. In other words, the fourth via V4 is formed penetrating the third insulating
다시 말해서, 상기 제 4 비아(V4)의 일부는 상기 상부 절연층을 관통하며 배치되고, 나머지 일부는 상기 제 2 절연층(120) 내에 배치되어 상기 전자 부품(170)의 단자(175)와 연결된다.In other words, a portion of the fourth via V4 is disposed penetrating the upper insulating layer, and the remaining portion is disposed in the second insulating
제 4 비아(V4)는 상기 제 1-2 회로 패턴(140)의 개구부(145) 내에 배치된다. 다시 말해서, 상기 상부 절연층 내에 배치되는 상기 제 4 비아(V4)의 일부는 상기 제 1-2 회로 패턴(140)의 개구부(145) 내에 배치된다.The fourth via V4 is disposed within the
이때, 상기 제 4 비아(V4)는 상기 제 1-2 회로 패턴(140)이 형성된 상태에서 상기 상부 절연층과 상기 제 2 절연층(120)을 레이저로 가공하여 형성된 관통 홀 내부를 전도성 물질로 충진하여 형성할 수 있다. 이때, 상기 레이저는 C02 레이저임이 바람직하다. 즉, 상기 제 1-2 회로 패턴(140)이 형성된 상태에서 상기 관통 홀의 일부는 상기 제 1-2 회로 패턴(140)의 개구부(145)에 형성된다. 이때, 상기 제 1-2 회로 패턴(140)은 적어도 5㎛ 이상의 두께를 가진다. 그리고, CO2 레이저는, 상기 5㎛ 이상의 두께를 가지는 제 1-2 회로 패턴(140)에 데미지를 주지 않으면서, 상기 개구부(145) 내에만 안정적으로 상기 제 4 비아(V4)를 위한 관통 홀을 형성할 수 있다.At this time, the fourth via (V4) is formed by laser processing the upper insulating layer and the second insulating
본 발명에 따른 실시 예에 의하면, 캐리어 보드 위에 전자 부품을 부착한 이후에 절연층을 형성함으로써, 상기 절연층에 캐비티를 형성하는 공정을 생략할 수 있으며, 이에 따른 캐비티 가공 시간 단축 및 디자인 자유도를 확보할 수 있다.According to the embodiment according to the present invention, by forming the insulating layer after attaching the electronic component on the carrier board, it is possible to omit the process of forming a cavity in the insulating layer, thereby reducing the cavity processing time and design freedom. can be secured
또한, 본 발명에 따른 실시 예에 의하면, 레진을 이용하여 전자 부품이 내장된 캐비티 내에 배치될 캐비티 절연층을 제거할 수 있으며, 이에 따른 상기 레진 부족이나, 열팽창 계수의 불일치에 따른 신뢰성 문제를 해결할 수 있다.In addition, according to the embodiment according to the present invention, the cavity insulation layer to be disposed in the cavity in which the electronic component is embedded can be removed using resin, thereby solving the reliability problem due to the lack of resin or the mismatch of the coefficient of thermal expansion. can
또한, 본 발명에 따른 실시 예에 의하면, 유리 섬유를 포함하지 않는 저가의 광경화성 물질을 이용하여 전자 부품을 내장시킴으로써, 상기 광경화성 물질의 절연층 내에 형성되는 비아나 회로 패턴을 미세화할 수 있다.In addition, according to an embodiment according to the present invention, vias or circuit patterns formed in the insulating layer of the photocurable material can be miniaturized by embedding electronic components using an inexpensive photocurable material that does not contain glass fibers.
또한, 본 발명에 따른 실시 예에 의하면, 전자 부품과 연결되는 비아의 주위에 상기 비아의 주위를 감싸는 회로 패턴을 형성함으로써, 상기 회로 패턴을 이용한 상기 비아의 정렬성을 향상시킬 수 있다.In addition, according to an embodiment of the present invention, by forming a circuit pattern surrounding a via connected to an electronic component, the alignment of the via using the circuit pattern can be improved.
도 13은 도 1에 도시된 제 1-2 회로패턴의 변형 예를 설명하기 위한 도면이다.FIG. 13 is a diagram for explaining a modified example of the circuit pattern 1-2 shown in FIG. 1 .
도 1을 참조하면, 상기 제 1-2 회로 패턴(140)이 링 형상을 가지는 단일폐곡선 형상을 갖는 것으로 도시하였다. 그러나, 이는 일 실시 예에 불과할 뿐, 상기 제 1-2 회로 패턴(140)은 상기 링 형상 이외에도 다양한 형상의 단일폐곡선으로 형성될 수 있다.Referring to FIG. 1 , the first and
즉, 도 13의 (a)에서와 같이, 상기 제 1-2 회로 패턴(140)은 사각 형상의 단일폐곡선으로 형성될 수 있다. 이와 다르게, 도 13의 (b)에서와 같이, 상기 제 1-2 회로 패턴(140)은 마름모 형상의 단일 폐곡선으로 형성될 수 있다. 이와 다르게, 도 13의 (c)에서와 같이, 상기 제 1-2 회로 패턴(140)은 삼각 형상의 단일 폐곡선으로 형성될 수 있다.That is, as shown in (a) of FIG. 13, the 1-2
또한, 도면에 도시된 형상 이외에도 상기 제 1-2 회로 패턴(140)은 타원 형상, 부채꼴 형상, 별 형상 등 다양한 형상으로도 변형 가능하다.In addition to the shapes shown in the drawing, the 1-2
도 14 및 도 15는 도 1에 도시된 제 1-2 회로 패턴의 또 다른 변형 예를 설명하기 위한 도면이다.14 and 15 are diagrams for explaining another modified example of the 1-2 circuit pattern shown in FIG. 1 .
도 1에서는, 상기 제 1-2 회로 패턴(140)이 단일폐곡선 형상을 가지는 것으로 설명하였다. 그러나, 상기 제 1-2 회로 패턴(140)은 단일폐곡선 형상이 아닌 비단일 폐곡선 형상을 가질 수 있다. 다시 말해서, 제 1-2 회로 패턴(140)은 제 1 개구부(145a)와, 제 2 개구부(145b)를 포함할 수 있다.In FIG. 1, it has been described that the 1-2
상기 제 1 개구부(145a)는 상기 제 1-2 회로 패턴(140)의 중앙 영역에 배치되어 상기 제 4 비아(V4)가 형성될 영역의 패턴을 개방한다. 또한, 상기 제 2 개구부(145b)는 상기 제 1-2 회로 패턴(140)의 가장자리 영역에 배치된다. 이때, 상기 제 2 개구부(145b)는 단수 개로 형성될 수 있고, 이와 다르게 복수 개로 형성될 수 있다.The
즉, 도 14에서는 상기 제 2 개구부(145b)가 2개로 형성되는 것으로 도시하였으나, 상기 제 2 개구부(145b)는 상기 2개 중 어느 1개만을 포함하도록 할 수 있다. 이때, 상기 제 2 개구부(145b)는 상기 제 1 개구부(145a)와 연통한다.That is, although FIG. 14 shows that the
또한, 상기 제 2 개구부(145b)가 2개로 형성된 경우, 상기 제 1-2 회로 패턴(140)은 상기 제 4 비아(V4)의 일측을 둘러싸며 배치되는 제 1 패턴부(140a)와, 상기 제 1 패턴부(140a)와 물리적으로 분리되며 상기 제 4 비아(V4)의 타측을 둘러싸며 배치되는 제 2 패턴부(140b)를 포함할 수 있다. In addition, when the
또한, 도 15에 도시된 바와 같이, 상기 제 2 개구부(145b)는 2개가 아닌 4개로 형성될 수 있다. 또한, 상기 제 1-2 회로 패턴(140)은 다양한 형상으로 변형이 가능하다Also, as shown in FIG. 15 , the number of
즉, 도 15의 (a)에 도시된 바와 같이, 상기 제 2 개구부(145b)는 4개로 형성될 수 있고, 상기 제 1-2 회로 패턴(140)은 원형 형상을 가질 수 있다. That is, as shown in (a) of FIG. 15 , the
또한, 이와 다르게 도 15의 (b)에 도시된 바와 같이, 상기 제 2 개구부(145b)는 4개로 형성될 수 있고, 상기 제 1-2 회로 패턴(140)은 사각 형상을 가질 수 있다.Alternatively, as shown in (b) of FIG. 15 , the
도 16은 본 발명의 제 2 실시 예에 따른 인쇄회로기판을 보여주는 도면이다.16 is a view showing a printed circuit board according to a second embodiment of the present invention.
도 16을 참조하면, 인쇄회로기판(100A)은 제 1 절연층(110), 제 2 절연층(120), 제 3 절연층(150), 제 1 회로 패턴(130), 제 2 회로 패턴(160), 제 1 비아(V1), 제 2 비아(V2), 제 3 비아(V3), 제 4 비아(V4), 제 1 전자 부품(170A) 및 제 2 전자 부품(170B)을 포함한다.Referring to FIG. 16, the printed
이하에서는, 도 16의 구성 중 상기 도 1의 구성과 실질적으로 동일한 구성에 대해서는 동일 부호를 부여하면서 이에 대한 상세한 설명은 생략한다.Hereinafter, among the configurations of FIG. 16 , the same reference numerals are given to components substantially the same as those of FIG. 1 , and detailed description thereof will be omitted.
도 16을 참조하면, 상기 제 1 절연층(110) 내에는 복수의 전자 부품이 내장된다. 즉, 상기 제 1 절연층(110) 내에는 제 1 전자 부품(170A)과 제 2 전자 부품(170B)이 일정 간격 이격된 위치에 각각 내장된다. Referring to FIG. 16 , a plurality of electronic components are embedded in the first insulating
즉, 본 발명에서는 상기 캐비티를 포함하지 않고 있기 때문에, 상기 제 2 절연층(120) 위에 하나의 전자 부품이 아닌 복수 개의 전자 부품(170)을 배치된 상태에서 상기 제 1 절연층(110)을 형성하여, 상기 제 1 절연층 내부에 복수의 전자 부품(170)이 내장되도록 할 수 있다.That is, since the cavity is not included in the present invention, the first insulating
또한, 상기 제 1 회로 패턴(130) 중 상기 1-2 회로 패턴(140)은 상기 복수의 전자 부품이 배치된 위치에 맞게 배치될 수 있다. 즉, 상기 복수의 부품이 각각 4개의 단자를 포함하는 경우, 상기 제 1-2 회로 패턴(140)은 상기 복수의 부품의 단자의 위치에 대응하게 8개가 형성될 수 있다.Also, among the
도 17은 본 발명의 제 3 실시 예에 따른 인쇄회로기판을 보여주는 도면이다.17 is a view showing a printed circuit board according to a third embodiment of the present invention.
도 17을 참조하면, 인쇄회로기판(100A)은 제 1 절연층(110), 제 2 절연층(120), 제 3 절연층(150), 제 1 회로 패턴(130), 제 2 회로 패턴(160), 제 1 비아(V1), 제 2 비아(V2), 제 3 비아(V3), 제 4 비아(V4), 및 전자 부품(170)을 포함한다.Referring to FIG. 17, the printed
*이하에서는, 도 17의 구성 중 상기 도 1의 구성과 실질적으로 동일한 구성에 대해서는 동일 부호를 부여하면서 이에 대한 상세한 설명은 생략한다.* Hereinafter, the same reference numerals are assigned to components substantially the same as those of FIG. 1 among the configurations of FIG.
본 발명에서는 상기와 같은 중앙에 배치된 제 1 절연층(110)을 광 경화성 수지로 형성하였으며, 이에 따른 두께를 슬림화 하면서 디자인 자유도를 향상시킬 수 있다. 이에 따라, 본 발명에서는 상기 전자 부품(170)의 단자가 배치된 면과 반대되는 면에 방열 특성을 향상시키기 위한 방열 패드를 형성할 수 있다.In the present invention, the first insulating
상기 방열 패드는, 방열 패턴(130A) 및 방열 비아(V5)를 포함할 수 있다. 상기 방열 패턴(130A)은 상기 제 1 절연층(110)의 하면에 배치된 제 1 회로 패턴(130) 중 어느 하나일 수 있다. 바람직하게, 상기 방열 패턴(130A)은 상기 제 1 절연층(110)의 하면 중 상기 전자 부품(170)과 수직으로 중첩된 영역 상에 배치된다. 상기 방열 패턴(130A)은 상기 제 1 절연층(110)을 통해 전달되는 상기 전자 부품(170)의 열을 하부로 전달할 수 있다.The heat dissipation pad may include a
이를 위해, 상기 방열 패턴(130A)은 열 전도성이 높은 금속 물질로 형성될 수 있다.To this end, the
또한, 상기 방열 패턴(130A)의 평면 면적은, 상기 전자 부품(170)의 평면 면적보다 크게 형성되는 것이 바람직하다. In addition, it is preferable that the planar area of the
그리고, 상기 방열 패턴(130A)의 하부에는 방열 비아(V5)가 배치된다. 상기 방열 비아(V5)는 상기 제 3 비아(V3) 중 상기 방열 패턴(130A)의 하부에 위치한 비아일 수 있다. 상기 방열 비아(V5)는 복수 개 형성될 수 있다.A heat dissipation via V5 is disposed under the
이때, 상기 복수의 방열 비아(V5)는 모두 하나의 공통된 방열 패턴(130A)에 연결된다. 즉, 상기 방열 패턴(130A)은 상기 전자 부품(170)에서 발생한 열을 전달받는다. 그리고, 상기 방열 비아(V5)는 상기 방열 패턴(130A)에 전달된 열을 복수의 경로로 분기하여 하부로 전달한다. In this case, the plurality of heat dissipation vias V5 are all connected to one common
이에 따라, 상기 방열 비아(V5)는 상호 일정 간격 이격된 위치에서 배치되는 복수의 방열 비아(V5)를 포함할 수 있다.Accordingly, the heat dissipation vias V5 may include a plurality of heat dissipation vias V5 disposed at positions spaced apart from each other by a predetermined distance.
또한, 본 발명에 따른 실시 예에 의하면, 상기 전자 부품의 단자와 반대되는 부분에 배치되는 절연층의 두께 자유도를 확보할 수 있으며, 이에 따른 방열 패턴의 디자인 자유도 및 방열 특성을 향상시킬 수 있다.In addition, according to the embodiment according to the present invention, it is possible to secure the degree of freedom in the thickness of the insulating layer disposed on the opposite side of the terminal of the electronic component, thereby improving the degree of freedom in the design of the heat dissipation pattern and the heat dissipation characteristics. .
도 18은 본 발명의 제 4 실시 예에 따른 인쇄회로기판을 보여주는 도면이다.18 is a view showing a printed circuit board according to a fourth embodiment of the present invention.
도 18을 참조하면, 인쇄회로기판(100A)은 제 1 절연층(110), 제 2 절연층(120), 제 3 절연층(150), 제 1 회로 패턴(130), 제 2 회로 패턴(160), 제 1 비아(V1), 제 2 비아(V2), 제 3 비아(V3), 제 4 비아(V4), 및 전자 부품(170)을 포함한다.Referring to FIG. 18, the printed
이하에서는, 도 18의 구성 중 상기 도 1의 구성과 실질적으로 동일한 구성에 대해서는 동일 부호를 부여하면서 이에 대한 상세한 설명은 생략한다.Hereinafter, the same reference numerals are assigned to components substantially the same as those of FIG. 1 among the configurations of FIG. 18, and detailed descriptions thereof are omitted.
본 발명에서는 상기와 같은 중앙에 배치된 제 1 절연층(110)을 광 경화성 수지로 형성하였으며, 이에 따른 두께를 슬림화 하면서 디자인 자유도를 향상시킬 수 있다. 이에 따라, 본 발명에서는 상기 전자 부품(170)의 단자가 배치된 면과 반대되는 면에 방열 특성을 향상시키기 위한 방열 패드를 형성할 수 있다.In the present invention, the first insulating
상기 방열 패드는, 방열 패턴(130A) 및 방열 비아(V5)를 포함할 수 있다. 상기 방열 패턴(130A)은 상기 제 1 절연층(110)의 하면에 배치된 제 1 회로 패턴(130) 중 어느 하나일 수 있다. 바람직하게, 상기 방열 패턴(130A)은 상기 제 1 절연층(110)의 하면 중 상기 전자 부품(170)과 수직으로 중첩된 영역 상에 배치된다. 상기 방열 패턴(130A)은 상기 제 1 절연층(110)을 통해 전달되는 상기 전자 부품(170)의 열을 하부로 전달할 수 있다.The heat dissipation pad may include a
이를 위해, 상기 방열 패턴(130A)은 열 전도성이 높은 금속 물질로 형성될 수 있다.To this end, the
또한, 상기 방열 패턴(130A)의 평면 면적은, 상기 전자 부품(170)의 평면 면적보다 크게 형성되는 것이 바람직하다. In addition, it is preferable that the planar area of the
그리고, 상기 방열 패턴(130A)의 하부에는 방열 비아(V5)가 배치된다. 상기 방열 비아(V5)는 상기 제 3 비아(V3) 중 상기 방열 패턴(130A)의 하부에 위치한 비아일 수 있다. 상기 방열 비아(V5)는 복수 개 형성될 수 있다.A heat dissipation via V5 is disposed under the
이때, 상기 복수의 방열 비아(V5)는 모두 하나의 공통된 방열 패턴(130A)에 연결된다. 즉, 상기 방열 패턴(130A)은 상기 전자 부품(170)에서 발생한 열을 전달받는다. 그리고, 상기 방열 비아(V5)는 상기 방열 패턴(130A)에 전달된 열을 복수의 경로로 분기하여 하부로 전달한다. In this case, the plurality of heat dissipation vias V5 are all connected to one common
이에 따라, 상기 방열 비아(V5)는 상호 일정 간격 이격된 위치에서 배치되는 복수의 방열 비아(V5)를 포함할 수 있다.Accordingly, the heat dissipation vias V5 may include a plurality of heat dissipation vias V5 disposed at positions spaced apart from each other by a predetermined distance.
또한, 본 발명에 따른 실시 예에 의하면, 상기 전자 부품의 단자와 반대되는 부분에 배치되는 절연층의 두께 자유도를 확보할 수 있으며, 이에 따른 방열 패턴의 디자인 자유도 및 방열 특성을 향상시킬 수 있다.In addition, according to the embodiment according to the present invention, it is possible to secure the degree of freedom in the thickness of the insulating layer disposed on the opposite side of the terminal of the electronic component, thereby improving the degree of freedom in the design of the heat dissipation pattern and the heat dissipation characteristics. .
한편, 도 18은 도 17에 도시된 기판의 구조와 실질적으로 동일하며, 다만 상기 제 4 비아(V4)와 수직으로 중첩되는 제 2 절연층(120)의 표면에 배치되는 제 1-2 회로 패턴(140)이 제거되었다.Meanwhile, FIG. 18 is substantially the same as the structure of the substrate shown in FIG. 17, except that the 1-2 circuit patterns disposed on the surface of the second insulating
즉, 본 발명에서의 상기 제 1 절연층(110)은 캐비티를 포함하지 않으면서, 광 경화성 수지를 포함한다. That is, the first insulating
따라서, 상기 제 1 절연층(110) 내에서, 상기 전자 부품의 단자가 향하는 방향과 반대되는 방향에서의 두께의 자유도가 확보될 수 있으며, 이에 따라 방열 패드 및 방열 비아를 통해 방열 특성을 최대로 향상시킬 수 있다. 다시 말해서, 본 발명에서는 상기 제 1 절연층(110)을 광 경화성 수지로 구성하면서, 상기 제 1 절연층(110) 내에서의 캐비티를 삭제함에 따라, 상기와 같은 효과들을 달성할 수 있으며, 여기에 더하여 상기 제 1-2 회로 패턴(140)을 통한 비아 정렬 특성을 향상시킬 수 있다.Therefore, within the first insulating
도 19는 본 발명의 실시 예에 따른 패키지 기판을 보여주는 도면이다.19 is a view showing a package substrate according to an embodiment of the present invention.
패키지 기판은 도 1에 도시된 인쇄회로기판(100)과, 상기 인쇄회로기판(100) 위에 배치되는 제 1 보호층(210), 접착 부재(230), 제 2 전자 부품(240) 및 몰딩부(250)를 포함한다.The package substrate includes a printed
상기 인쇄회로기판(100)은 상기 설명한 바와 같이, 제 1 절연층(110), 제 2 절연층(120), 제 3 절연층(150), 제 1 회로 패턴(130), 제 2 회로 패턴(160), 제 1 비아(V1), 제 2 비아(V2), 제 3 비아(V3), 제 4 비아(V4), 및 전자 부품(170)을 포함한다.As described above, the printed
상기 인쇄회로기판(100) 내에 배치되는 전자 부품(170)은 제 1 전자 부품(170)일 수 있으며, 상기 제 1 전자 부품(170)은 상기 제 1 절연층(110) 내에 복수 개 배치될 수 있다.The
상기 제 1 전자 부품(170)은 상기 설명한 바와 같이, 능동 소자일 수 있다.As described above, the first
그리고, 상기 인쇄회로기판(100) 위에는 제 2 전자 부품(240)이 배치된다. 상기 제 2 전자 부품(240)은 상기 인쇄회로기판(100) 상부에 배치될 수 있다. And, the second
상기 제 2 전자 부품(240)이 배치되기 위해, 상기 인쇄회로기판(100)의 양면에는 보호층이 배치된다. 상기 보호층은, 상기 인쇄회로기판(100)의 상부 절연층 위에 배치되며, 상기 제 2 회로 패턴(160)의 표면 중 적어도 일부를 노출하는 개구부를 가지는 제 1 보호층(230)을 포함할 수 있다. 상기 제 1 보호층(210)은 상기 제 2 회로 패턴(160)의 상면 중 상기 제 2 전자 부품(240)이 배치될 영역을 노출한다.In order to arrange the second
또한, 상기 보호층은, 상기 인쇄회로기판(100)의 하부 절연층 아래에 배치되며, 상기 제 2 회로 패턴(160)의 표면 중 적어도 일부를 노출하는 개구부를 가지는 제 2 보호층(220)을 포함할 수 있다. 상기 제 2 보호층(220)은 패키지 기판이 외부 기판(도시하지 않음) 위에 부착되는 경우, 상기 외부 기판과의 부착을 위한 별도의 접착 페이스트(예를 들어, 솔더 볼)이 형성될 제 2 회로 패턴(160)의 표면을 노출하는 개구부를 갖는다.In addition, the protective layer is disposed under the lower insulating layer of the printed
상기 제 1 및 2 보호층(210, 220)은 SR(Solder Resist), 산화물 및 Au 중 어느 하나 이상을 이용하여 하나 이상의 층으로 구성될 수 있다.The first and second
그리고, 상기 상부 절연층 위에 배치된 제 2 회로 패턴(160) 중 상기 제 1 보호층(210)의 개구부를 통해 노출된 표면 위에는 접착 부재(230)가 배치된다. 상기 접착 부재(230)는 솔더 페이스트일 수 있다. An
상기 솔더 페이스트는 상기 제 2 전자 부품(240)을 고정시키는 접착제이다. 이에 따라, 상기 솔더페이스트로 구성될 수 있는 상기 접착 부재(230)는 접착제라 이름할 수도 있을 것이다. 상기 접착제는 전도성 접착제일 수 있다. 즉, 상기 제 2 전자 부품(240)은 플립 칩 방식으로 상기 제 2 회로 패턴(160) 위에 배치된다. 따라서, 상기 접착 부재(230)는 전도성을 가지는 것이 바람직하다.The solder paste is an adhesive for fixing the second
상기 전도성 접착제는, 크게 이방성 도전 접착제(anisotropic conductive adhesive)와 등방성 도전 접착제(isotropic conductive adhesive)로 구분되며, 기본적으로 Ni, Au/고분자, 또는 Ag 등의 도전성 입자들과, 열경화성, 열가소성, 또는 이 둘의 특성을 혼합한 혼합형 절연수지(blend type insulating resin)로 구성된다. The conductive adhesive is largely divided into an anisotropic conductive adhesive and an isotropic conductive adhesive, and is basically conductive particles such as Ni, Au/polymer, or Ag, and thermosetting, thermoplastic, or It is composed of a blend type insulating resin that combines the characteristics of the two.
그리고, 상기 접착 부재(230) 위에는 상기 제 2 전자 부품(240)이 배치된다. 상기 제 2 전자 부품(240)은 상기 설명한 바와 같이 수동 소자임이 바람직하다.And, the second
상기 제 2 전자 부품(240)은 상기 접착 부재(230)에 의해 상기 제 2 회로 패턴(160) 위에 장착될 수 있다.The second
상기 제 1 보호층 위에는 몰딩부(250)가 배치된다.A
상기 몰딩부(250)는 상기 인쇄회로기판(100) 위에 배치되는 제 1 보호층, 상기 접착 부재(230), 상기 제 2 전자 부품(240)을 덮는다. The
본 발명에 따른 실시 예에 의하면, 캐리어 보드 위에 전자 부품을 부착한 이후에 절연층을 형성함으로써, 상기 절연층에 캐비티를 형성하는 공정을 생략할 수 있으며, 이에 따른 캐비티 가공 시간 단축 및 디자인 자유도를 확보할 수 있다.According to the embodiment according to the present invention, by forming the insulating layer after attaching the electronic component on the carrier board, it is possible to omit the process of forming a cavity in the insulating layer, thereby reducing the cavity processing time and design freedom. can be secured
또한, 본 발명에 따른 실시 예에 의하면, 레진을 이용하여 전자 부품이 내장된 캐비티 내에 배치될 캐비티 절연층을 제거할 수 있으며, 이에 따른 상기 레진 부족이나, 열팽창 계수의 불일치에 따른 신뢰성 문제를 해결할 수 있다.In addition, according to the embodiment according to the present invention, the cavity insulation layer to be disposed in the cavity in which the electronic component is embedded can be removed using resin, thereby solving the reliability problem due to the lack of resin or the mismatch of the coefficient of thermal expansion. can
또한, 본 발명에 따른 실시 예에 의하면, 유리 섬유를 포함하지 않는 저가의 광경화성 물질을 이용하여 전자 부품을 내장시킴으로써, 상기 광경화성 물질의 절연층 내에 형성되는 비아나 회로 패턴을 미세화할 수 있다.In addition, according to an embodiment according to the present invention, vias or circuit patterns formed in the insulating layer of the photocurable material can be miniaturized by embedding electronic components using an inexpensive photocurable material that does not contain glass fibers.
또한, 본 발명에 따른 실시 예에 의하면, 전자 부품과 연결되는 비아의 주위에 상기 비아의 주위를 감싸는 회로 패턴을 형성함으로써, 상기 회로 패턴을 이용한 상기 비아의 정렬성을 향상시킬 수 있다.In addition, according to an embodiment of the present invention, by forming a circuit pattern surrounding a via connected to an electronic component, the alignment of the via using the circuit pattern can be improved.
또한, 본 발명에 따른 실시 예에 의하면, 상기 전자 부품의 단자와 반대되는 부분에 배치되는 절연층의 두께 자유도를 확보할 수 있으며, 이에 따른 방열 패턴의 디자인 자유도 및 방열 특성을 향상시킬 수 있다.In addition, according to the embodiment according to the present invention, it is possible to secure the degree of freedom in the thickness of the insulating layer disposed on the opposite side of the terminal of the electronic component, thereby improving the degree of freedom in the design of the heat dissipation pattern and the heat dissipation characteristics. .
이상에서 실시예들에 설명된 특징, 구조, 효과 등은 적어도 하나의 실시예에 포함되며, 반드시 하나의 실시예에만 한정되는 것은 아니다. 나아가, 각 실시예에서 예시된 특징, 구조, 효과 등은 실시예들이 속하는 분야의 통상의 지식을 가지는 자에 의해 다른 실시예들에 대해서도 조합 또는 변형되어 실시 가능하다. 따라서 이러한 조합과 변형에 관계된 내용들은 실시예의 범위에 포함되는 것으로 해석되어야 할 것이다.Features, structures, effects, etc. described in the embodiments above are included in at least one embodiment, and are not necessarily limited to only one embodiment. Furthermore, the features, structures, and effects illustrated in each embodiment can be combined or modified with respect to other embodiments by those skilled in the art in the field to which the embodiments belong. Therefore, contents related to these combinations and modifications should be construed as being included in the scope of the embodiments.
이상에서 실시예를 중심으로 설명하였으나 이는 단지 예시일 뿐 실시예를 한정하는 것이 아니며, 실시예가 속하는 분야의 통상의 지식을 가진 자라면 본 실시예의 본질적인 특성을 벗어나지 않는 범위에서 이상에 예시되지 않은 여러 가지의 변형과 응용이 가능함을 알 수 있을 것이다. 예를 들어, 실시예에 구체적으로 나타난 각 구성 요소는 변형하여 실시할 수 있는 것이다. 그리고 이러한 변형과 응용에 관계된 차이점들은 첨부된 청구 범위에서 설정하는 실시예의 범위에 포함되는 것으로 해석되어야 할 것이다.Although the above has been described centering on the embodiment, this is only an example and does not limit the embodiment, and those skilled in the art in the field to which the embodiment belongs may find various things not exemplified above to the extent that they do not deviate from the essential characteristics of the embodiment. It will be appreciated that variations and applications of branches are possible. For example, each component specifically shown in the embodiment can be modified and implemented. And differences related to these modifications and applications should be construed as being included in the scope of the embodiments set forth in the appended claims.
Claims (20)
상기 절연층 내에 매립된 전자 부품;
상기 절연층 상에 배치되고, 상기 전자 부품과 수직으로 중첩된 제1 패드부;
상기 제1 패드부 및 상기 전자 부품과 수직으로 중첩된 제1 비아전극;
상기 절연층 내에 매립되고, 상기 제1 비아전극을 둘러싼 패턴부를 포함하고,
상기 패턴부는 상기 제1 패드부보다 상기 전자 부품에 더 인접한 반도체 패키지.insulating layer;
an electronic component embedded in the insulating layer;
a first pad part disposed on the insulating layer and vertically overlapping the electronic component;
a first via electrode vertically overlapping the first pad part and the electronic component;
A pattern portion buried in the insulating layer and surrounding the first via electrode;
The pattern part is closer to the electronic component than the first pad part.
상기 제1 비아전극은 상기 제1 패드부와 상기 전자 부품을 연결하는 반도체 패키지.According to claim 1,
The first via electrode connects the first pad part and the electronic component.
상기 절연층 상에 배치되고, 상기 전자 부품과 수직으로 중첩되지 않는 제2 패드부; 및
상기 제2 패드부의 하면에서 상기 절연층의 하면을 향하여 상기 절연층의 일부 영역까지 관통하는 제2 비아전극을 포함한 반도체 패키지.According to claim 2,
a second pad part disposed on the insulating layer and not vertically overlapping the electronic component; and
A semiconductor package including a second via electrode penetrating from a lower surface of the second pad portion toward a lower surface of the insulating layer to a partial region of the insulating layer.
상기 제1 패드부의 수평 방향의 폭은 상기 제2 패드부의 수평 방향의 폭보다 작은 반도체 패키지.According to claim 3,
A width of the first pad portion in a horizontal direction is smaller than a width of the second pad portion in a horizontal direction.
상기 제2 비아전극의 폭은 상기 제1 비아전극의 폭보다 큰 반도체 패키지.According to claim 3,
A width of the second via electrode is greater than a width of the first via electrode.
상기 패턴부는 관통홀을 포함하고,
상기 제1 비아전극은 상기 관통홀 내에 위치한 반도체 패키지.According to claim 1,
The pattern portion includes a through hole,
The first via electrode is positioned in the through hole of the semiconductor package.
상기 패턴부는 상기 제1 비아전극과 이격된 반도체 패키지.According to claim 6,
The pattern part is a semiconductor package spaced apart from the first via electrode.
상기 제1 비아전극은 수평 방향을 따라 서로 이격된 복수 개로 구비되고,
상기 패턴부는 상기 각각의 제1 비아전극을 각각 둘러싼 복수의 단위 패턴부로 구비된 반도체 패키지.According to claim 6,
The first via electrode is provided in a plurality spaced apart from each other along the horizontal direction,
The pattern part is provided as a plurality of unit pattern parts surrounding each of the first via electrodes.
상기 단위 패턴부의 관통홀은 폐루프로 구비된 반도체 패키지.According to claim 8,
The through hole of the unit pattern part is a semiconductor package provided with a closed loop.
상기 절연층은 제1 절연층 및 상기 제1 절연층 상에 배치된 제2 절연층을 포함하고,
상기 제1 및 제2 패드부는 상기 제2 절연층 상에 배치되고,
상기 제1 및 제2 비아전극은 상기 제2 절연층을 관통하는 반도체 패키지.According to claim 3,
The insulating layer includes a first insulating layer and a second insulating layer disposed on the first insulating layer,
The first and second pad parts are disposed on the second insulating layer,
The first and second via electrodes pass through the second insulating layer.
상기 제1 절연층을 구성하는 물질은 상기 제2 절연층을 구성하는 물질과 상이한 물질을 적어도 하나 이상 포함하고,
상기 패턴부는 상기 제2 절연층의 하면 상에 배치되고,
상기 제2 절연층의 일부는 상기 패턴부의 관통홀 내에 배치되어 상기 제1 비아전극을 감싸는 반도체 패키지.According to claim 10,
The material constituting the first insulating layer includes at least one material different from the material constituting the second insulating layer,
The pattern part is disposed on the lower surface of the second insulating layer,
A portion of the second insulating layer is disposed in the through hole of the pattern part to surround the first via electrode.
상기 전자 부품은 상기 제1 절연층에 매립되고,
상기 제1 비아전극은 상기 제2 절연층의 상면과 하면을 관통하고, 상기 제1 절연층의 일부 영역까지 관통하여 상기 전자 부품과 연결된 반도체 패키지.According to claim 11,
The electronic component is buried in the first insulating layer,
The first via electrode penetrates the upper and lower surfaces of the second insulating layer and penetrates a partial region of the first insulating layer to be connected to the electronic component.
상기 제1 절연층은 제1 층, 상기 제1 층 상에 배치된 제2 층을 포함하고,
상기 전자 부품은 단자부를 포함하고,
상기 전자 부품은 상기 제1 층에 매립되고, 상기 전자 부품의 단자부는 상기 제2 층에 매립되고,
상기 제1 비아전극은 상기 제2 층에서 상기 전자 부품의 단자부와 접촉하는 반도체 패키지.According to claim 12,
The first insulating layer includes a first layer and a second layer disposed on the first layer,
The electronic component includes a terminal unit,
The electronic component is buried in the first layer, and the terminal portion of the electronic component is buried in the second layer;
The first via electrode contacts the terminal portion of the electronic component in the second layer.
상기 제1 비아전극의 수직 방향의 길이는 상기 제2 비아전극의 수직 방향의 길이와 상이한 반도체 패키지.According to claim 3,
A length of the first via electrode in a vertical direction is different from a length of the second via electrode in a vertical direction.
상기 제1 및 제2 비아전극은 각각 제1 패드부, 및 제2 패드부의 하면과 접촉한 상면 및 상기 상면에 대하여 경사각을 갖는 측면을 포함하고,
상기 경사진 측면은 기울기가 일정한 반도체 패키지.According to claim 14,
The first and second via electrodes include upper surfaces in contact with lower surfaces of the first pad part and the second pad part, and side surfaces having an inclination angle with respect to the upper surface,
The inclined side surface of the semiconductor package has a constant slope.
상기 제1 층은 광 경화성 수지를 포함하고,
상기 제2 층은 접착층을 포함한 반도체 패키지.According to claim 13,
The first layer includes a photocurable resin,
The second layer is a semiconductor package including an adhesive layer.
상기 제1 패드부는 복수의 제1 패드를 포함하고,
상기 제2 패드부는 복수의 제2 패드를 포함하며,
상기 복수의 제1 패드 중 서로 가장 인접한 제1 패드 사이의 수평 방향의 간격은 상기 복수의 제2 패드 중 서로 가장 인접한 제2 패드 사이의 수평 방향의 간격보다 작은 반도체 패키지.According to claim 3,
The first pad part includes a plurality of first pads,
The second pad part includes a plurality of second pads,
A horizontal distance between first pads closest to each other among the plurality of first pads is smaller than a horizontal distance between second pads closest to each other among the plurality of second pads.
상기 단위 패턴부의 관통홀의 폭은 상기 관통홀을 형성하는 금속부의 폭보다 큰 반도체 패키지.According to claim 8,
A semiconductor package according to claim 1 , wherein a width of the through hole of the unit pattern part is greater than a width of the metal part forming the through hole.
상기 제1 절연층의 두께와 상기 제2 절연층의 두께는 서로 상이한 반도체 패키지.According to claim 10,
A thickness of the first insulating layer and a thickness of the second insulating layer are different from each other in the semiconductor package.
상기 제1 절연층의 상기 제1 층의 두께는 상기 제2 절연층의 두께보다 두껍고,
상기 제2 절연층의 두께는 상기 제1 절연층의 상기 제2 층의 두께보다 두꺼운 반도체 패키지.According to claim 13,
The thickness of the first layer of the first insulating layer is greater than the thickness of the second insulating layer,
The thickness of the second insulating layer is thicker than the thickness of the second layer of the first insulating layer semiconductor package.
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