KR20230020066A - 표시 장치, 이를 포함한 전자 기기 및 표시 장치의 제조방법 - Google Patents

표시 장치, 이를 포함한 전자 기기 및 표시 장치의 제조방법 Download PDF

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KR20230020066A
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Abstract

본 발명은 제조공정 중 발광소자가 열화될 가능성을 최소화시켜 표시 품질의 저하를 최소화시키는 표시 장치, 이를 구비한 전자 기기 및 표시 장치의 제조방법을 위하여, 제1 표시 영역, 투과 영역을 구비한 제2 표시 영역 및 상기 제1 표시 영역과 상기 제2 표시 영역의 외측에 배치된 주변 영역을 포함하는 표시 장치에 있어서, 기판; 상기 기판 상에 배치되며, 상기 제1 표시 영역에 위치하는 제1 화소회로; 및 상기 제1 표시 영역 및 상기 제2 표시 영역을 커버하며, 상기 제1 화소회로 상에 배치되는 유기절연층;을 포함하고, 상기 제1 표시 영역에서의 상기 유기절연층의 두께는 상기 제2 표시 영역에서의 상기 유기절연층의 두께보다 작은, 표시 장치, 이를 구비한 전자 기기 및 표시 장치의 제조방법을 제공한다.

Description

표시 장치, 이를 포함한 전자 기기 및 표시 장치의 제조방법{Display apparatus, electronic device including the same, method for manufacturing the display apparatus}
본 발명은 표시 장치, 이를 포함한 전자 기기 및 표시 장치의 제조방법에 관한 것이다.
표시 장치는 데이터를 시각적으로 표시하는 장치이다. 근래에 표시 장치의 용도가 다양해지고 있다. 표시 장치의 두께가 얇아지고 무게가 가벼워 그 사용의 범위가 광범위해지고 있는 추세이다.
표시 영역이 차지하는 면적을 확대하면서 동시에 표시 영역에 다양한 기능을 추가하기 위한 방안으로서, 표시 영역 내측에 이미지 디스플레이 이외의 기능을 부가하기 위한 표시 장치의 연구가 계속되고 있다.
여러 표시 장치들 중, 유기발광 표시 장치는 시야각이 넓고 컨트라스트가 우수할 뿐만 아니라 응답속도가 빠르다는 장점을 가지고 있어, 그 응용 범위가 확대되고 폭 넓게 사용되고 있다.
그러나 종래에는 표시 장치의 제조공정 중, 표시 장치에 포함된 유기층에서 발생한 가스 등의 불순물이 발광소자(예컨대, 유기발광다이오드)에 침투해 발광소자가 열화되는 문제가 있었다.
본 발명은 상기와 같은 문제점을 포함하여 여러 문제점들을 해결하기 위한 것으로서, 발광소자가 열화되는 문제를 최소화시켜, 표시 품질의 저하를 최소화시키는 표시 장치, 이를 구비한 전자 기기 및 표시 장치의 제조방법을 제공하는 것을 목적으로 한다. 그러나 이러한 과제는 예시적인 것으로, 이에 의해 본 발명의 범위가 한정되는 것은 아니다.
본 발명의 일 관점에 따르면, 제1 표시 영역, 투과 영역을 구비한 제2 표시 영역 및 상기 제1 표시 영역과 상기 제2 표시 영역의 외측에 배치된 주변 영역을 포함하는 표시 장치에 있어서, 기판; 상기 기판 상에 배치되며, 상기 제1 표시 영역에 위치하는 제1 화소회로; 및 상기 제1 표시 영역 및 상기 제2 표시 영역을 커버하며, 상기 제1 화소회로 상에 배치되는 유기절연층;을 포함하고, 상기 제2 표시 영역에서의 상기 유기절연층의 두께는 상기 제1 표시 영역에서의 상기 유기절연층의 두께보다 작은, 표시 장치가 제공된다.
본 실시예에 따르면, 상기 유기절연층은 제1 유기층 및 상기 제1 유기층 상의 제2 유기층을 포함하며, 상기 제2 표시 영역에서의 상기 제2 유기층의 두께는 상기 제1 표시 영역에서의 상기 제2 유기층의 두께보다 작을 수 있다.
본 실시예에 따르면, 상기 유기절연층은 상기 제2 유기층 상의 제3 유기층을 더 포함하며, 상기 제2 표시 영역에서의 상기 제3 유기층의 두께는 상기 제1 표시 영역에서의 상기 제3 유기층의 두께보다 작을 수 있다.
본 실시예에 따르면, 상기 제1 표시 영역에 위치하며, 상기 유기절연층 상에 배치되고, 상기 제1 화소회로와 전기적으로 연결된 제1 화소전극; 및 상기 제2 표시 영역에 위치하며, 상기 유기절연층 상에 배치되는 제2 화소전극;를 더 포함하고, 평면 상에서 상기 제2 화소전극의 면적은 상기 제1 화소전극의 면적보다 클 수 있다.
본 실시예에 따르면, 상기 제1 화소전극 및 상기 제2 화소전극 상에 배치되되, 상기 제1 화소전극의 일부분 및 상기 제2 화소전극의 일부분을 각각 노출시키는 제1 개구 및 제2 개구를 포함하는 화소정의막;을 더 포함하고, 평면 상에서 상기 제2 개구의 면적은 상기 제1 개구의 면적보다 클 수 있다.
본 실시예에 따르면, 상기 화소정의막은 차광 물질을 포함할 수 있다.
본 실시예에 따르면, 상기 기판과 상기 제2 화소전극 사이의 거리는 상기 기판과 상기 제1 화소전극 사이의 거리보다 작을 수 있다.
본 실시예에 따르면, 표시 장치는 상기 기판 상의 상기 주변 영역에 배치되며, 상기 제2 화소전극과 전기적으로 연결된 제2 화소회로;를 더 포함할 수 있다.
본 실시예에 따르면, 표시 장치는 상기 제1 표시 영역과 상기 제2 표시 영역 사이에 위치한 중간 영역;을 더 포함하고, 상기 기판 상의 상기 중간 영역에 배치되며, 상기 제2 화소전극과 전기적으로 연결된 제2 화소회로;를 더 포함할 수 있다.
본 실시예에 따르면, 상기 제1 화소회로는, 제1 반도체층 및 상기 제1 반도체층과 적어도 일부 중첩되는 제1 게이트전극을 구비한 제1 박막트랜지스터; 및 상기 제1 반도체층과 상이한 물질을 포함하는 제2 반도체층 및 상기 제2 반도체층과 적어도 일부 중첩되는 제2 게이트전극을 구비한 제2 박막트랜지스터;을 포함할 수 있다.
본 실시예에 따르면, 상기 제1 박막트랜지스터의 상기 제1 반도체층은 실리콘 반도체 물질을 포함하고, 상기 제2 박막트랜지스터의 상기 제2 반도체층은 산화물 반도체 물질을 포함할 수 있다.
본 발명의 다른 관점에 따르면, 제1 표시 영역, 투과 영역을 구비한 제2 표시 영역 및 상기 제1 표시 영역과 상기 제2 표시 영역의 외측에 배치된 주변 영역을 포함하는 표시 장치 및 상기 제2 표시 영역에 대응하도록 배치된 전자컴포넌트;를 포함하며, 상기 표시 장치는, 기판; 상기 기판 상에 배치되며, 상기 제1 표시 영역에 위치하는 제1 화소회로; 및 상기 제1 표시 영역 및 상기 제2 표시 영역을 커버하며, 상기 제1 화소회로 상에 배치되는 유기절연층;을 포함하고, 상기 유기절연층의 상기 제1 표시 영역에서의 두께는 상기 유기절연층의 상기 제2 표시 영역에서의 두께보다 작은, 전자 기기가 제공된다.
본 실시예에 따르면, 상기 유기절연층은 제1 유기층 및 상기 제1 유기층 상의 제2 유기층을 포함하며, 상기 제2 유기층의 상기 제2 표시 영역에서의 두께는 상기 제2 유기층의 상기 제1 표시 영역에서의 두께보다 작을 수 있다.
본 실시예에 따르면, 상기 유기절연층은 상기 제2 유기층 상의 제3 유기층을 더 포함하며, 상기 제3 유기층의 상기 제2 표시 영역에서의 두께는 상기 제3 유기층의 상기 제1 표시 영역에서의 두께보다 작을 수 있다.
본 실시예에 따르면, 표시 장치는 상기 제1 표시 영역에 위치하며, 상기 유기절연층 상에 배치되고, 상기 제1 화소회로와 전기적으로 연결된 제1 화소전극; 및 상기 제2 표시 영역에 위치하며, 상기 유기절연층 상에 배치되는 제2 화소전극;를 더 포함하고, 평면 상에서 상기 제2 화소전극의 면적은 상기 제1 화소전극의 면적보다 클 수 있다.
본 실시예에 따르면, 표시 장치는 상기 제1 화소전극 및 상기 제2 화소전극 상에 배치되되, 상기 제1 화소전극의 일부분 및 상기 제2 화소전극의 일부분을 각각 노출시키는 제1 개구 및 제2 개구를 포함하는 화소정의막;을 더 포함하고, 평면 상에서 상기 제2 개구의 면적은 상기 제1 개구의 면적보다 클 수 있다.
본 실시예에 따르면, 상기 기판과 상기 제2 화소전극 사이의 거리는 상기 기판과 상기 제1 화소전극 사이의 거리보다 작을 수 있다.
본 발명의 또 다른 관점에 따르면, 제1 영역 및 상기 제1 영역과 인접한 제2 영역을 구비한 기판을 준비하는 단계; 상기 기판 상의 상기 제1 영역에 제1 화소회로를 형성하는 단계; 상기 제1 화소회로 상에 배치되며, 상기 기판의 상기 제1 영역 및 상기 제2 영역을 커버하는 유기절연층을 형성하는 단계; 상기 유기절연층 상에 배치되며, 상기 제1 영역에 위치한 제1 화소전극 및 상기 제2 영역에 위치한 제2 화소전극을 형성하는 단계;를 포함하고, 상기 유기절연층을 형성하는 단계는, 상기 제1 영역에서의 상기 유기절연층의 두께가 상기 제2 영역에서의 상기 유기절연층의 두께보다 작도록 하프톤 마스크를 이용하여 상기 유기절연층을 형성하는 단계를 포함할 수 있다.
본 실시예에 따르면, 상기 유기절연층을 형성하는 단계는, 제1 유기층을 형성하는 단계; 및 상기 제1 유기층 상에 제2 유기층을 형성하는 단계로서, 하프톤 마스크를 이용하여 상기 제2 영역에서의 상기 제2 유기층의 두께가 상기 제1 영역에서의 상기 제2 유기층의 두께보다 작도록 상기 제2 유기층을 형성하는 단계;를 포함할 수 있다.
본 실시예에 따르면, 상기 유기절연층을 형성하는 단계는, 상기 제2 유기층 상에 제3 유기층을 형성하는 단계로서, 하프톤 마스크를 이용하여 상기 제2 영역에서의 상기 제3 유기층의 두께가 상기 제1 영역에서의 상기 제3 유기층의 두께보다 작도록 상기 제3 유기층을 형성하는 단계;를 더 포함할 수 있다.
본 실시예에 따르면, 평면 상에서 상기 제2 화소전극의 면적은 상기 제1 화소전극의 면적보다 큰, 표시 장치의 제조방법.
본 실시예에 따르면, 상기 제1 화소전극 및 상기 제2 화소전극 상에 배치되되, 상기 제1 화소전극의 일부분 및 상기 제2 화소전극의 일부분을 각각 노출시키는 제1 개구 및 제2 개구를 포함하는 화소정의막을 형성하는 단계;를 더 포함하고, 평면 상에서 상기 제2 개구의 면적은 상기 제1 개구의 면적보다 큰, 표시 장치의 제조방법.
전술한 것 외의 다른 측면, 특징, 이점은 이하의 발명을 실시하기 위한 구체적인 내용, 청구범위 및 도면으로부터 명확해질 것이다.
이러한 일반적이고 구체적인 측면이 시스템, 방법, 컴퓨터 프로그램, 또는 어떠한 시스템, 방법, 컴퓨터 프로그램의 조합을 사용하여 실시될 수 있다.
상기한 바와 같이 이루어진 본 발명의 일 실시예에 따르면, 전자컴포넌트가 배치되는 영역에서도 이미지 디스플레이가 가능한 표시 장치, 이를 구비한 전자 기기 및 표시 장치의 제조방법을 구현할 수 있다. 또한, 제조공정 중 발광소자가 열화될 가능성을 최소화시켜 표시 품질의 저하를 최소화시키는 표시 장치, 이를 구비한 전자 기기 및 표시 장치의 제조방법을 구현할 수 있다. 물론 이러한 효과에 의해 본 발명의 범위가 한정되는 것은 아니다.
도 1은 본 발명의 일 실시예에 따른 전자 기기를 개략적으로 도시하는 사시도이다.
도 2는 본 발명의 다른 실시예에 따른 전자 기기를 개략적으로 도시하는 사시도이다.
도 3은 본 발명의 일 실시예에 따른 전자 기기의 일부를 개략적으로 도시하는 단면도이다.
도 4은 본 발명의 일 실시예에 따른 전자 기기에 포함된 어느 하나의 화소회로의 등가회로도이다.
도 5a 내지 도 5g는 본 발명의 실시예들에 따른 전자 기기에 구비된 표시 장치의 일부를 개략적으로 나타내는 평면도들이다.
도 6a 및 도 6b는 본 발명의 일 실시예들에 따른 전자 기기에 구비된 표시 장치의 일부 구성들을 개략적으로 도시한 평면도이다.
도 7은 본 발명의 일 실시예에 따른 전자 기기에 구비된 표시 장치의 일부를 개략적으로 도시하는 단면도이다.
도 8은 본 발명의 다른 실시예에 따른 전자 기기에 구비된 표시 장치의 일부를 개략적으로 도시하는 단면도이다.
도 9a 내지 도 9h는 본 발명의 일 실시예에 따른 전자 기기에 구비되는 표시 장치의 제조방법을 개략적으로 도시하는 단면도들이다.
본 발명은 다양한 변환을 가할 수 있고 여러 가지 실시예를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 상세한 설명에 상세하게 설명하고자 한다. 본 발명의 효과 및 특징, 그리고 그것들을 달성하는 방법은 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 다양한 형태로 구현될 수 있다.
이하, 첨부된 도면을 참조하여 본 발명의 실시예들을 상세히 설명하기로 하며, 도면을 참조하여 설명할 때 동일하거나 대응하는 구성 요소는 동일한 도면부호를 부여하고 이에 대한 중복되는 설명은 생략하기로 한다.
이하의 실시예에서, 제1, 제2 등의 용어는 한정적인 의미가 아니라 하나의 구성 요소를 다른 구성 요소와 구별하는 목적으로 사용되었다.
이하의 실시예에서, 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다.
이하의 실시예에서, 포함하다 또는 가지다 등의 용어는 명세서상에 기재된 특징, 또는 구성요소가 존재함을 의미하는 것이고, 하나 이상의 다른 특징들 또는 구성요소가 부가될 가능성을 미리 배제하는 것은 아니다.
이하의 실시예에서, 막, 영역, 구성 요소 등의 부분이 다른 부분 위에 또는 상에 있다고 할 때, 다른 부분의 바로 위에 있는 경우뿐만 아니라, 그 중간에 다른 막, 영역, 구성 요소 등이 개재되어 있는 경우도 포함한다.
어떤 실시예가 달리 구현 가능한 경우에 특정한 공정 순서는 설명되는 순서와 다르게 수행될 수도 있다. 예를 들어, 연속하여 설명되는 두 공정이 실질적으로 동시에 수행될 수도 있고, 설명되는 순서와 반대의 순서로 진행될 수 있다.
본 명세서에서 "A 및/또는 B"은 A이거나, B이거나, A와 B인 경우를 나타낸다. 그리고, "A 및 B 중 적어도 하나"는 A이거나, B이거나, A와 B인 경우를 나타낸다.
이하의 실시예에서, 막, 영역, 구성 요소 등이 연결되었다고 할 때, 막, 영역, 구성 요소들이 직접적으로 연결된 경우, 또는/및 막, 영역, 구성요소들 중간에 다른 막, 영역, 구성 요소들이 개재되어 간접적으로 연결된 경우도 포함한다. 예컨대, 본 명세서에서 막, 영역, 구성 요소 등이 전기적으로 연결되었다고 할 때, 막, 영역, 구성 요소 등이 직접 전기적으로 연결된 경우, 및/또는 그 중간에 다른 막, 영역, 구성 요소 등이 개재되어 간접적으로 전기적 연결된 경우를 나타낸다.
x축, y축 및 z축은 직교 좌표계 상의 세 축으로 한정되지 않고, 이를 포함하는 넓은 의미로 해석될 수 있다. 예를 들어, x축, y축 및 z축은 서로 직교할 수도 있지만, 서로 직교하지 않는 서로 다른 방향을 지칭할 수도 있다.
도 1은 본 발명의 일 실시예에 따른 전자 기기를 개략적으로 도시하는 사시도이다.
도 1을 참조하면, 전자 기기(1)는 표시 영역(DA) 및 표시 영역(DA)의 외측에 위치한 주변 영역(PA)을 포함할 수 있다. 표시 영역(DA)은 제1 표시 영역(DA1) 및 제1 표시 영역(DA1)과 인접한 제2 표시 영역(DA2)을 포함할 수 있다. 제1 표시 영역(DA1)은 제2 표시 영역(DA2)의 적어도 일부를 둘러쌀 수 있다.
전자 기기(1)는 표시 영역(DA)에 2차원적으로 배열된 복수의 화소(PX)들의 어레이를 통해 이미지를 제공할 수 있다. 예컨대, 제1 표시 영역(DA1)에 배치된 복수의 제1 화소(PX1)들에서 방출되는 광을 이용하여 제1 이미지를 제공할 수 있고, 제2 표시 영역(DA2)에 배치된 복수의 제2 화소(PX2)들에서 방출되는 광을 이용하여 제2 이미지를 제공할 수 있다. 일부 실시예에서, 제1 이미지 및 제2 이미지는 각각 전자 기기(1)의 표시 영역(DA)을 통해 제공되는 어느 하나의 이미지의 일 부분일 수 있다. 또는, 일부 실시예에서, 제1이미지 및 제2이미지는 서로 독립적인 이미지로서 제공될 수 있다.
일 예로서, 도 1은 제1 표시 영역(DA1) 내에 하나의 제2 표시 영역(DA2)이 위치하는 것을 도시하고 있다. 다른 실시예로서, 전자 기기(1)는 2개 이상의 제2 표시 영역(DA2)들을 가질 수 있고, 복수 개의 제2 표시 영역(DA2)들의 형상 및 크기는 서로 상이할 수 있다. 전자 기기(1)의 상면에 대략 수직인 방향에서 보았을 시, 제2 표시 영역(DA2)의 형상은 사각형 등의 다각형, 원형, 타원형, 별 형상 또는 다이아몬드 형상 등 다양한 형상을 가질 수 있다. 일 실시예로, 표시 영역(DA)에 대한 제2 표시 영역(DA2)의 비율은 표시 영역(DA)에 대한 제1 표시 영역(DA1)의 비율 보다 작을 수 있다.
도 1은 전자 기기(1)의 상면에 대략 수직인 방향에서 보았을 시 대략 사각형 형상을 갖는 제1 표시 영역(DA1)의 (+y방향) 상측 중앙에 제2 표시 영역(DA2)이 배치된 것으로 도시하고 있으나, 제2 표시 영역(DA2)은 예컨대 사각형인 제1 표시 영역(DA1)의 우상측 또는 좌상측에 배치될 수도 있다. 또한, 제2 표시 영역(DA2)은 일 예로 도 1에 도시된 바와 같이 제1 표시 영역(DA1)의 내측에 배치되어, 제1 표시 영역(DA1)에 의해 전체적으로 둘러싸일 수 있다. 다른 예로, 제2 표시 영역(DA2)은 제1 표시 영역(DA1)의 일측에 배치되어, 제1 표시 영역(DA1)에 의해 부분적으로 둘러싸일 수 있다. 예를 들어, 제2 표시 영역(DA2)은 제1 표시 영역(DA1)의 일측 코너 부분에 위치한 채, 제1 표시 영역(DA1)에 의해 부분적으로 둘러싸일 수 있다.
제2 표시 영역(DA2)에는 전자컴포넌트(20, 도 3 참조)가 배치될 수 있다. 전자컴포넌트(20)는 제2 표시 영역(DA2)에 대응하여 표시 장치(10, 도 3 참조)의 하부에 배치될 수 있다. 이러한 전자컴포넌트(20)가 원활히 기능할 수 있도록, 제2 표시 영역(DA2)은 전자컴포넌트(20)로부터 외부로 출력되거나 외부로부터 전자컴포넌트(20)를 향해 진행하는 빛 또는/및 음향 등이 투과할 수 있는 투과 영역(TA)을 포함할 수 있다.
투과 영역(TA)은 광이 투과할 수 있는 영역으로, 화소(PX)가 배치되지 않는 영역일 수 있다. 본 발명의 일 실시예에 따른 전자 기기(1)의 경우, 투과 영역(TA)을 포함하는 제2 표시 영역(DA2)을 통해 광을 투과시킬 때, 광 투과율은 약 10% 이상, 보다 바람직하게 25% 이상이거나, 40% 이상이거나 50% 이상이거나, 85% 이상이거나, 90% 이상일 수 있다.
제2 표시 영역(DA2)은 투과 영역(TA)을 포함하므로, 제1 표시 영역(DA1)에 배치된 복수의 제1 화소(PX1)들의 어레이와 제2 표시 영역(DA2)에 배치된 복수의 제2 화소(PX2)들의 어레이는 서로 상이할 수 있다. 예컨대, 복수의 제2 화소(PX2)들 중 인접한 제2 화소(PX2)들 사이에는 투과 영역(TA)이 배치될 수 있다. 이 경우, 제2 표시 영역(DA2)은 제1 표시 영역(DA1)에 비해서 해상도가 낮을 수 있다. 즉, 제2 표시 영역(DA2)은 투과 영역(TA)을 포함하므로, 제2 표시 영역(DA2)에서 동일 면적 당 배치될 수 있는 제2 화소(PX2)들의 수가 제1 표시 영역(DA1)에서 동일 면적 당 배치되는 제1 화소(PX1)들의 수에 비해 적을 수 있다. 예컨대, 제2 표시 영역(DA2)의 해상도는 제1 표시 영역(DA1)의 해상도의 약 1/2, 3/8, 1/3, 1/4, 2/9, 1/8, 1/9, 1/16 등일 수 있다. 예컨대 제1 표시 영역(DA1)의 해상도는 약 400ppi 이상이고, 제2 표시 영역(DA2)의 해상도는 약 200ppi 또는 약 100ppi 일 수 있다.
주변 영역(PA)은 이미지를 제공하지 않는 비표시 영역으로서, 표시 영역(DA)을 전체적으로 또는 부분적으로 둘러쌀 수 있다. 예컨대, 주변 영역(PA)은 제1 표시 영역(DA1) 및/또는 제2 표시 영역(DA2)을 전체적으로 또는 부분적으로 둘러쌀 수 있다. 주변 영역(PA)에는 표시 영역(DA)에 전기적 신호나 전원을 제공하기 위한 드라이버 등이 배치될 수 있다. 주변 영역(PA)에는 전자소자나 인쇄회로기판 등이 전기적으로 연결될 수 있는 영역인 패드가 배치될 수 있다.
한편, 이하에서는 설명의 편의를 위해 전자 기기(1)가 스마트 폰에 이용되는 경우에 대해 설명하지만, 본 발명의 전자 기기(1)는 이에 제한되지 않는다. 전자 기기(1)는 모바일 폰(mobile phone), 스마트 폰(smart phone), 태블릿 PC(tablet personal computer), 이동 통신 단말기, 전자 수첩, 전자 책, PMP(portable multimedia player), 네비게이션, UMPC(Ultra Mobile PC) 등과 같은 휴대용 전자 기기뿐만 아니라, 텔레비전, 노트북, 모니터, 광고판, 사물 인터넷(internet of things, IOT) 등의 다양한 제품에 적용될 수 있다. 또한, 일 실시예에 따른 전자 기기(1)는 스마트 워치(smart watch), 워치 폰(watch phone), 안경형 디스플레이, 및 헤드 장착형 디스플레이(head mounted display, HMD)와 같이 웨어러블 장치(wearable device)에 적용될 수 있다. 또한, 일 실시예에 따른 전자 기기(1)는 자동차의 계기판, 및 자동차의 센터페시아(center fascia) 또는 대쉬보드에 배치된 CID(Center Information Display), 자동차의 사이드 미러를 대신하는 룸 미러 디스플레이(room mirror display), 자동차의 뒷좌석용 엔터테인먼트로, 앞좌석의 배면에 배치되는 표시 화면에 적용될 수 있다.
또한, 이하에서는 전자 기기(1)가 발광소자로서, 유기발광다이오드(Organic Light Emitting Diode, OLED)를 포함하는 것을 설명하지만, 본 발명의 전자 기기(1)는 이에 제한되지 않는다. 다른 실시예로서, 전자 기기(1)는 무기 발광 다이오드를 포함하는 발광 표시 장치, 즉 무기 발광 표시 장치(Inorganic Light Emitting Display)일 수 있다. 또 다른 실시예로서, 전자 기기(1)는 양자점 발광 표시 장치(Quantum dot Light Emitting Display)일 수 있다.
도 2는 본 발명의 다른 실시예에 따른 전자 기기를 개략적으로 도시하는 사시도이다. 앞서 도 1을 참조하여 설명한 구성요소들과 동일하거나 실질적으로 동일한 구성요소들에 대한 설명은 생략하며, 이하 차이점 위주로 설명하도록 한다.
도 2를 참조하면, 전자 기기(1)는 폴더블 타입일 수 있다. 예컨대, 전자 기기(1)는 힌지부(HP)를 포함하며, 힌지부(HP)에 의해 표시 영역(DA)을 가로지르는 폴딩축(FAX)을 중심으로 폴딩될 수 있다. 일 예로, 전자 기기(1)는 도 2에 도시된 바와 같이 표시 영역(DA)의 일부가 다른 부분과 마주보도록 폴딩될 수 있다(즉, 인폴딩 방식). 다른 예로, 전자 기기(1)는 표시 영역(DA)의 일부가 다른 부분과 반대로 향하도록 폴딩될 수 있다(즉, 아웃폴딩 방식).
도 2에서는 폴딩축(FAX)이 x방향으로 연장된 경우를 도시하고 있으나, 다른 실시예에서 폴딩축(FAX)은 y방향으로 연장될 수 있다. 또 다른 실시예에서, xy평면 상에서 폴딩축(FAX)은 x 방향 및 y 방향과 교차하는 방향으로도 연장될 수 있다. 또한, 도 2에서는 폴딩축(FAX)이 하나인 경우를 도시하고 있으나, 다른 실시예에서 전자 기기(1)는 표시 영역(DA)을 가로지르는 복수의 폴딩축(FAX)들을 중심으로 복수회 접힐 수 있다.
도 3은 본 발명의 일 실시예에 따른 전자 기기의 일부를 개략적으로 도시하는 단면도이다.
도 3을 참조하면, 전자 기기(1)는 표시 장치(10) 및 표시 장치(10)와 중첩하여 배치된 전자컴포넌트(20)를 포함할 수 있다. 표시 장치(10)의 상부에는 표시 장치(10)를 보호하는 커버 윈도우(미도시)가 더 배치될 수 있다.
표시 장치(10)는 제1 이미지를 제공하는 제1 표시 영역(DA1) 및 제2 이미지를 제공하며 전자컴포넌트(20)가 중첩되는 영역인 제2 표시 영역(DA2)을 포함할 수 있다. 표시 장치(10)는 기판(100), 기판(100) 상의 표시층(DISL), 터치스크린층(TSL) 및 기판(100) 하부에 배치된 패널 보호 부재(PB)를 포함할 수 있다.
표시층(DISL)은 화소회로(PC)를 포함하는 화소회로층(PCL), 발광소자(LE)를 포함하는 발광소자층, 및 밀봉부재(ENCM)를 포함할 수 있다. 일 예로, 밀봉부재(ENCM)는 박막봉지층(TFEL)일 수 있다. 기판(100)과 표시층(DISL) 사이에는 버퍼층(111)이 배치될 수 있고, 표시층(DISL) 내에는 절연층(IL)이 배치될 수 있다.
기판(100)은 유리, 석영, 고분자 수지 등의 절연 물질로 이루어질 수 있다. 기판(100)은 리지드(rigid) 기판이거나 벤딩(bending), 폴딩(folding), 롤링(rolling) 등이 가능한 플렉서블(flexible) 기판일 수 있다.
표시 장치(10)의 제1 표시 영역(DA1)에는 복수의 제1 화소회로(PC1)들 및 복수의 제1 화소회로(PC1)들 각각에 전기적으로 연결된 복수의 제1 발광소자(LE1)들이 배치될 수 있다. 제1 화소회로(PC1)는 적어도 하나의 박막트랜지스터(Thin Film Transistor)(TFT)를 포함하며, 제1 발광소자(LE1)의 발광을 제어할 수 있다. 제1 발광소자(LE1)는 발광영역을 통해 빛을 방출하며, 상기 발광영역을 제1 화소(PX1)로 정의할 수 있다. 즉, 제1 화소(PX1)는 제1 발광소자(LE1)의 발광에 의해서 구현될 수 있다.
표시 장치(10)의 제2 표시 영역(DA2)에는 복수의 제2 발광소자(LE2)들이 배치될 수 있다. 일부 실시예에 따르면, 제2 발광소자(LE2)의 발광을 제어하는 제2 화소회로(PC2)는 제2 표시 영역(DA2)에 배치되지 않고, 주변 영역(PA)에 배치될 수 있다. 다른 실시예로서, 제2 화소회로(PC2)는 제1 표시 영역(DA1)의 일부에 배치되거나, 제1 표시 영역(DA1)과 제2 표시 영역(DA2)의 사이에 배치될 수 있다.
제2 화소회로(PC2)는 적어도 하나의 박막트랜지스터(TFT')를 포함하며, 연결배선(CWL)에 의해서 제2 발광소자(LE2)와 전기적으로 연결될 수 있다. 일 예로, 연결배선(CWL)은 투명 도전성 물질로 구비될 수 있다. 제2 화소회로(PC2)는 제2 발광소자(LE2)의 발광을 제어할 수 있다. 제2 발광소자(LE2)는 발광영역을 통해 빛을 방출하며, 상기 발광영역을 제2 화소(PX2)로 정의할 수 있다. 즉, 제2 화소(PX2)는 제2 발광소자(LE2)의 발광에 의해서 구현될 수 있다.
또한, 제2 표시 영역(DA2)에서 제2 발광소자(LE2)가 배치되지 않는 영역은 투과 영역(TA)을 포함할 수 있다. 투과 영역(TA)은 제2 표시 영역(DA2)에 대응하여 배치된 전자컴포넌트(20)로부터 방출되는 빛/신호 나 전자컴포넌트(20)로 입사되는 빛/신호가 투과(transmission)되는 영역일 수 있다.
제2 화소회로(PC2)와 제2 발광소자(LE2)를 전기적으로 연결하는 연결배선(CWL)은 투과 영역(TA)에 배치될 수 있다. 연결배선(CWL)은 투과율이 높은 투명 도전성 물질로 구비될 수 있는 바, 연결배선(CWL)이 투과 영역(TA)에 배치되더라도, 투과 영역(TA)의 투과율의 저하를 방지할 수 있다.
또한, 본 발명의 일 실시예에서는, 제2 표시 영역(DA2)에 제2 화소회로(PC2)가 배치되지 않는 바, 투과 영역(TA)의 면적이 충분히 확보될 수 있어 제2 표시 영역(DA2)의 광 투과율을 향상시킬 수 있다.
발광소자(LE)는 박막봉지층(TFEL)으로 커버될 수 있다. 일부 실시예에서, 박막봉지층(TFEL)은 도 3에 도시된 바와 같이 적어도 하나의 무기봉지층 및 적어도 하나의 유기봉지층을 포함할 수 있다. 일 실시예로, 박막봉지층(TFEL)은 제1 무기봉지층(310) 및 제2 무기봉지층(330)과 이들 사이의 유기봉지층(320)을 포함할 수 있다.
터치스크린층(TSL)은 외부의 입력, 예컨대 터치 이벤트에 따른 좌표정보를 획득할 수 있다. 터치스크린층(TSL)은 터치전극 및 터치전극과 연결된 터치 배선들을 포함할 수 있다. 터치스크린층(TSL)은 자기 정전 용량 방식 또는 상호 정전 용량 방식으로 외부 입력을 감지할 수 있다.
터치스크린층(TSL)은 박막봉지층(TFEL) 상에 형성될 수 있다. 또는, 터치스크린층(TSL)은 터치기판 상에 별도로 형성된 후 광학 투명 접착제(OCA)와 같은 점착층을 통해 박막봉지층(TFEL) 상에 결합될 수 있다. 일 실시예로서, 터치스크린층(TSL)은 박막봉지층(TFEL) 바로 위에 직접 형성될 수 있으며, 이 경우 점착층은 터치스크린층(TSL)과 박막봉지층(TFEL) 사이에 개재되지 않을 수 있다.
패널 보호 부재(PB)는 기판(100)의 하부에 부착되어, 기판(100)을 지지하고 보호하는 역할을 할 수 있다. 패널 보호 부재(PB)는 제2 표시 영역(DA2)에 대응하는 홀(PB_H)을 구비할 수 있다. 패널 보호 부재(PB)가 홀(PB_H)을 구비함으로써, 제2 표시 영역(DA2)의 광 투과율을 향상시킬 수 있다. 패널 보호 부재(PB)는 폴리에틸렌 테레프탈레이트(polyethyeleneterepthalate, PET) 또는 폴리이미드(polyimide, PI)를 포함하여 구비될 수 있다.
제2 표시 영역(DA2)의 면적은 전자컴포넌트(20)가 배치되는 면적에 비해서 크게 구비될 수 있다. 이에 따라, 패널 보호 부재(PB)에 구비된 홀(PB_H)의 면적은 상기 제2 표시 영역(DA2)의 면적과 일치하지 않을 수 있다.
제2 표시 영역(DA2)에는 전자컴포넌트(20)가 배치될 수 있다. 전자컴포넌트(20)는 빛 또는 음향을 이용하는 전자요소일 수 있다. 예컨대, 전자요소는 근접센서와 같이 거리를 측정하는 센서, 사용자의 신체의 일부(예, 지문, 홍채, 얼굴 등)을 인식하는 센서, 빛을 출력하는 소형 램프이거나, 화상을 촬상하는 이미지 센서(예, 카메라) 등일 수 있다. 빛을 이용하는 전자요소는, 가시광, 적외선광, 자외선광 등 다양한 파장 대역의 빛을 이용할 수 있다. 음향을 이용하는 전자요소는, 초음파 또는 다른 주파수 대역의 음향을 이용할 수 있다. 일부 실시예로, 제2 표시 영역(DA2)에는 복수의 전자컴포넌트(20)들이 배치될 수 있다. 이 경우 복수의 전자컴포넌트(20)들은 서로 기능을 달리할 수 있다.
일부 실시예로, 제2 표시 영역(DA2)에는 하부금속층(bottom metal layer, BML)이 배치될 수 있다. 하부금속층(BML)은 기판(100)과 제2 발광소자(LE2) 사이에서, 제2 발광소자(LE2)와 중첩하도록 배치될 수 있다. 이러한 하부금속층(BML)은 차광물질을 포함할 수 있고, 외부 광이 제2 발광소자(LE2)에 도달하는 것을 차단할 수 있다.
도 4은 본 발명의 일 실시예에 따른 전자 기기에 포함된 어느 하나의 화소회로의 등가회로도이다.
도 4을 참조하면, 화소회로(PC)는 제1 내지 제7 박막트랜지스터들(T1, T2, T3, T4, T5, T6, T7), 제1 커패시터(Cst), 및 제2 커패시터(Cbt)를 포함할 수 있다. 또한, 화소회로(PC)는 복수의 신호선들, 제1 및 제2 초기화 전압선(VIL1, VIL2) 및 전원전압선(PL)과 연결될 수 있다. 신호선들은 데이터선(DL), 제1 스캔선(SL1), 제2 스캔선(SL2), 제3 스캔선(SL3), 제4 스캔선(SL4) 및 발광제어선(EL)을 포함할 수 있다. 다른 실시예로서, 신호선들 중 적어도 어느 하나, 제1 및 제2 초기화 전압선(VIL1, VIL2) 및/또는 전원전압선(PL)은 이웃하는 화소회로들에서 공유될 수 있다.
전원전압선(PL)은 제1 박막트랜지스터(T1)에 구동전원전압(ELVDD)을 전달할 수 있다. 제1 초기화 전압선(VIL1)은 제1 박막트랜지스터(T1)를 초기화하는 제1초기화전압(Vint1)을 화소회로(PC)로 전달할 수 있다. 제2 초기화 전압선(VIL2)은 발광소자(LE)를 초기화하는 제2초기화전압(Vint2)을 화소회로(PC)로 전달할 수 있다.
일 예로, 도 4에서는 제1 내지 제7박막트랜지스터들(T1 내지 T7) 중 제3 박막트랜지스터(T3) 및 제4 박막트랜지스터(T4)는 NMOS(n-channel MOSFET)로 구현되며, 나머지는 PMOS(p-channel MOSFET)으로 구현되는 것으로 도시하고 있다.
제1 박막트랜지스터(T1)는 제5 박막트랜지스터(T5)를 경유하여 전원전압선(PL)과 연결되고, 제6 박막트랜지스터(T6)를 경유하여 발광소자(LE)와 전기적으로 연결될 수 있다. 제1 박막트랜지스터(T1)는 구동 박막트랜지스터로서 역할을 하며, 제2 박막트랜지스터(T2)의 스위칭 동작에 따라 데이터신호(Dm)를 전달받아 발광소자(LE)에 구동전류(Id)를 공급할 수 있다.
제2 박막트랜지스터(T2)는 스위칭 박막트랜지스터로서, 제1 스캔선(SL1) 및 데이터선(DL)에 연결되며, 제5 박막트랜지스터(T5)를 경유하여 전원전압선(PL)과 연결될 수 있다. 제2 박막트랜지스터(T2)는 제1 스캔선(SL1)을 통해 전달받은 제1 스캔신호(Sn)에 따라 턴온(turn-on)되어 데이터선(DL)으로 전달된 데이터신호(Dm)를 제1 노드(N1)로 전달하는 스위칭 동작을 수행할 수 있다.
제3 박막트랜지스터(T3)는 보상 박막트랜지스터로서, 제4 스캔선(SL4)에 연결되며, 제6 박막트랜지스터(T6)를 경유하여 발광소자(LE)와 연결될 수 있다. 제3 박막트랜지스터(T3)는 제4 스캔선(SL4)을 통해 전달받은 제4 스캔신호(Sn')에 따라 턴온되어 제1 박막트랜지스터(T1)를 다이오드 연결시킬 수 있다.
제4 박막트랜지스터(T4)는 제1초기화 박막트랜지스터로서, 이전 스캔선인 제3 스캔선(SL3) 및 제1 초기화 전압선(VIL1)에 연결되며, 제3 스캔선(SL3)을 통해 전달받은 이전 스캔신호(Previous scan signal)인 제3 스캔신호(Sn-1)에 따라 턴온되어 제1 초기화 전압선(VIL1)으로부터의 제1초기화전압(Vint1)을 제1 박막트랜지스터(T1)의 게이트전극에 전달하여 제1 박막트랜지스터(T1)의 게이트전극의 전압을 초기화시킬 수 있다.
제5 박막트랜지스터(T5)는 동작제어 박막트랜지스터고, 제6 박막트랜지스터(T6)는 발광제어 박막트랜지스터일 수 있다. 제5 박막트랜지스터(T5) 및 제6 박막트랜지스터(T6)는 발광제어선(EL)에 연결되며, 발광제어선(EL)을 통해 전달받은 발광제어신호(En)에 따라 동시에 턴온되어 전원전압선(PL)으로부터 발광소자(LE)의 방향으로 구동전류(Id)가 흐를 수 있도록 전류 경로를 형성한다.
제7 박막트랜지스터(T7)는 제2초기화 박막트랜지스터로서, 다음 스캔선인 제2 스캔선(SL2) 및 제2 초기화 전압선(VIL2)에 연결되며, 제2 스캔선(SL2)을 통해 전달받은 이후 스캔신호(Next scan signal)인 제2 스캔신호(Sn+1)에 따라 턴온되어 제2 초기화 전압선(VIL2)으로부터의 제2초기화전압(Vint2)을 발광소자(LE)로 전달하여 발광소자(LE)를 초기화시킬 수 있다. 일부 실시예에서, 제7 박막트랜지스터(T7)는 생략될 수 있다.
제1 커패시터(Cst)는 제1 전극(CE1) 및 제2 전극(CE2)을 포함할 수 있다. 제1 전극(CE1)은 제1 박막트랜지스터(T1)의 게이트전극에 연결되고, 제2 전극(CE2)은 전원전압선(PL)에 연결될 수 있다. 제1 커패시터(Cst)는 전원전압선(PL) 및 제1 박막트랜지스터(T1)의 게이트전극의 양단 전압의 차에 대응하는 전압을 저장 및 유지함으로써 제1 박막트랜지스터(T1)의 게이트전극에 인가되는 전압을 유지할 수 있다.
제2 커패시터(Cbt)는 제3 전극(CE3) 및 제4 전극(CE4)을 포함할 수 있다. 제3 전극(CE3)은 제1 스캔선(SL1) 및 제2 박막트랜지스터(T2)의 게이트전극에 연결될 수 있다. 제4 전극(CE4)은 제1 박막트랜지스터(T1)의 게이트전극 및 제1 커패시터(Cst)의 제1 전극(CE1)에 연결될 수 있다. 제2 커패시터(Cbt)는 부스팅 커패시터로서, 제1 스캔선(SL1)의 제1 스캔신호(Sn)가 제2 박막트랜지스터(T2)를 턴-오프시키는 전압인 경우, 제2 노드(N2)의 전압을 상승시켜 블랙을 표시하는 전압(블랙전압)을 감소시킬 수 있다.
발광소자(LE)는 유기발광다이오드(OLED)로서, 화소전극 및 대향전극을 포함하고, 대향전극은 공통전원전압(ELVSS)을 인가받을 수 있다. 발광소자(LE)는 제1 박막트랜지스터(T1)로부터 구동전류(Id)를 전달받아 발광함으로써 이미지를 표시한다.
일 실시예에 따른 각 화소회로(PC)의 구체적 동작은 다음과 같다.
제1 초기화 기간 동안, 제3 스캔선(SL3)을 통해 제3 스캔신호(Sn-1)가 공급되면, 제3 스캔신호(Sn-1)에 대응하여 제4 박막트랜지스터(T4)가 턴-온(Turn on)되며, 제1 초기화 전압선(VIL1)으로부터 공급되는 제1초기화전압(Vint1)에 의해 제1 박막트랜지스터(T1)가 초기화될 수 있다.
데이터 프로그래밍 기간 동안, 제1 스캔선(SL1) 및 제4 스캔선(SL4)을 통해 각각 제1 스캔신호(Sn) 및 제4 스캔신호(Sn')가 공급되면, 제1 스캔신호(Sn) 및 제4 스캔신호(Sn')에 대응하여 제2 박막트랜지스터(T2)와 제3 박막트랜지스터(T3)가 턴-온될 수 있다. 이때, 제1 박막트랜지스터(T1)는 턴-온된 제3 박막트랜지스터(T3)에 의해 다이오드 연결되고, 순방향으로 바이어스 될 수 있다. 그러면, 데이터선(DL)으로부터 공급된 데이터신호(Dm)에서 제1 박막트랜지스터(T1)의 문턱전압(Threshold voltage, Vth)이 보상된 전압이 제1 박막트랜지스터(T1)의 게이트전극에 인가될 수 있다. 제1 커패시터(Cst)의 양단에는 구동전원전압(ELVDD)과 보상전압이 인가되고, 제1 커패시터(Cst)에는 양단 전압 차에 대응하는 전하가 저장될 수 있다.
발광 기간 동안, 발광제어선(EL)으로부터 공급되는 발광제어신호(En)에 의해 제5 박막트랜지스터(T5) 및 제6 박막트랜지스터(T6)가 턴-온될 수 있다. 제1 박막트랜지스터(T1)의 게이트전극의 전압과 구동전원전압(ELVDD) 간의 전압차에 따르는 구동전류(Id)가 발생하고, 제6 박막트랜지스터(T6)를 통해 구동전류(Id)가 발광소자(LE)에 공급될 수 있다.
제2 초기화 기간 동안, 제2 스캔선(SL2)을 통해 제2 스캔신호(Sn+1)가 공급되면, 제2 스캔신호(Sn+1)에 대응하여 제7 박막트랜지스터(T7)가 턴-온(Turn on)되며, 제2 초기화 전압선(VIL2)으로부터 공급되는 제2초기화전압(Vint2)에 의해 발광소자(LE)가 초기화된다.
한편, 일 실시예로, 복수의 박막트랜지스터들(T1 내지 T7)은 실리콘 반도체를 포함하는 실리콘계 박막트랜지스터를 포함할 수 있다. 다른 실시예로, 복수의 박막트랜지스터들(T1 내지 T7) 중 적어도 하나는 산화물 반도체를 포함하는 산화물계 박막트랜지스터를 포함하며, 나머지는 실리콘 반도체를 포함하는 실리콘계 박막트랜지스터를 포함할 수 있다.
구체적으로, 표시 장치(10, 도 3 참조)의 밝기에 직접적으로 영향을 미치는 제1 박막트랜지스터(T1)의 경우 높은 신뢰성을 갖는 다결정 실리콘으로 구성된 실리콘 반도체를 포함한 실리콘계 박막트랜지스터로 구성되며, 이를 통해 고해상도의 표시 장치를 구현할 수 있다.
한편, 산화물 반도체는 높은 캐리어 이동도(high carrier mobility) 및 낮은 누설전류를 가지므로, 구동 시간이 길더라도 전압 강하가 크지 않다. 즉, 저주파 구동 시에도 전압 강하에 따른 화상의 색상 변화가 크지 않으므로, 저주파 구동이 가능하다. 이와 같이 산화물 반도체의 경우 누설전류가 적은 이점을 갖기에, 제1 박막트랜지스터(T1)의 게이트전극에 연결되는 제3 박막트랜지스터(T3) 및 제4 박막트랜지스터(T4) 중 적어도 하나가 산화물 반도체를 구비하여 제1 박막트랜지스터(T1)의 게이트전극으로 흘러갈 수 있는 누설전류를 방지하는 동시에 소비전력을 줄일 수 있다.
이하에서는 설명의 편의 상 제1, 2, 5, 6 및 7 박막트랜지스터(T1, T2, T5, T6, T7)는 실리콘 반도체를 포함하는 실리콘계 박막트랜지스터이고, 제3 및 제4 박막트랜지스터(T3, T4)는 산화물 반도체를 포함하는 산화물계 박막트랜지스터인 경우에 대해 설명하도록 한다.
도 5a 내지 도 5g는 본 발명의 실시예들에 따른 전자 기기에 구비된 표시 장치의 일부를 개략적으로 나타내는 평면도들이다.
도 5a를 참조하면, 표시 장치(10)를 이루는 각종 구성요소들은 기판(100) 상에 배치될 수 있다. 표시 장치(10)는 표시 영역(DA) 및 표시 영역(DA)의 외측에 배치된 주변 영역(PA)을 포함할 수 있다. 표시 영역(DA)은 제1 표시 영역(DA1)과, 투과 영역(TA)을 구비한 제2 표시 영역(DA2)을 포함할 수 있다.
제1 표시 영역(DA1)에는 예컨대 유기발광다이오드(OLED)와 같은 제1 발광소자(LE1)가 배치될 수 있다. 제1 발광소자(LE1)는 제1 화소(PX1, 도 1 참조)를 통해 소정의 색상의 광을 방출할 수 있다. 즉, 제1 발광소자(LE1)에 의해 제1 화소(PX1)가 구현될 수 있으며, 제1 화소(PX1)는 부화소(sub-pixel)일 수 있다. 제1 발광소자(LE1)는 예컨대, 적색, 녹색, 청색 또는 백색의 광을 방출할 수 있다. 상기 제1 발광소자(LE1)를 구동하는 제1 화소회로(PC1)는 제1 표시 영역(DA1)에 배치되며, 제1 발광소자(LE1)와 전기적으로 연결될 수 있다. 제1 화소회로(PC1)는 일 예로 제1 발광소자(LE1)와 중첩되어 배치될 수 있다.
제2 표시 영역(DA2)은 도 5a에 도시된 바와 같이 전체 표시 영역(DA)의 일측에 위치하여 제1 표시 영역(DA1)에 의해 부분적으로 둘러싸일 수 있다. 제2 표시 영역(DA2)에는 예컨대 유기발광다이오드(OLED)와 같은 제2 발광소자(LE2)가 배치될 수 있다. 제2 발광소자(LE2)는 제2 화소(PX2, 도 1 참조)를 통해 소정의 색상의 광을 방출할 수 있다. 즉, 제2 발광소자(LE2)에 의해 제2 화소(PX2)가 구현될 수 있으며, 제2 화소(PX2)는 부화소(sub-pixel)일 수 있다. 제2 발광소자(LE2)는 예컨대, 적색, 녹색, 청색 또는 백색의 광을 방출할 수 있다.
상기 제2 발광소자(LE2)를 구동하는 제2 화소회로(PC2)는 주변 영역(PA)에 배치되며, 제2 발광소자(LE2)와 전기적으로 연결될 수 있다. 일 예로, 제2 화소회로(PC2)는 제2 표시 영역(DA2)과 인접한 주변 영역(PA)에 배치될 수 있다. 즉, 제2 화소회로(PC2)는 제2 표시 영역(DA2)의 외측변에 인접하게 배치될 수 있다. 도 5a에 도시된 바와 같이 제2 표시 영역(DA2)이 전체 표시 영역(DA)의 상측에 배치되는 경우, 제2 화소회로(PC2)는 주변 영역(PA)의 상측에 배치될 수 있다. 제2 화소회로(PC2)와 제2 발광소자(LE2)는 예컨대 y방향으로 연장되는 연결배선(CWL)에 의해 전기적으로 연결될 수 있다. 연결배선(CWL)은 예컨대, 데이터선(DL)의 연장 방향과 동일한 방향으로 연장될 수 있다.
한편, 제2 표시 영역(DA2)은 투과영역(TA)을 포함할 수 있다. 투과영역(TA)은 제2 발광소자(LE2)들을 둘러싸도록 배치될 수 있다. 또는, 투과영역(TA)은 복수의 제2 발광소자(LE2)들과 격자 형태로 배치될 수도 있다.
제1 화소회로(PC1) 및 제2 화소회로(PC2) 각각은 주변 영역(PA)에 배치된 외곽회로들과 전기적으로 연결될 수 있다. 주변 영역(PA)에는 제1 스캔구동회로(SDRV1), 제2 스캔구동회로(SDRV2), 단자부(PAD), 구동전압공급라인(11) 및 공통전압공급라인(13)이 배치될 수 있다.
제1 스캔구동회로(SDRV1)는 스캔선(SL)을 통해 제1 발광소자(LE1)들을 구동하는 제1 화소회로(PC1)들 각각에 스캔 신호를 인가할 수 있다. 스캔선(SL)은 도 4의 제1 내지 제4 스캔선(SL1, SL2, SL3, SL4)일 수 있다. 제1 스캔구동회로(SDRV1)는 발광 제어선(EL)을 통해 제1 화소회로(PC1)들 각각에 발광 제어 신호를 인가할 수 있다. 제2 스캔구동회로(SDRV2)는 제1 표시 영역(DA1)을 중심으로 제1 스캔구동회로(SDRV1)의 반대편에 위치할 수 있으며, 제1 스캔구동회로(SDRV1)와 대략 평행할 수 있다. 제1 표시 영역(DA1)의 제1 화소회로(PC1)들 중 일부는 제1 스캔구동회로(SDRV1)와 전기적으로 연결될 수 있고, 나머지는 제2 스캔구동회로(SDRV2)에 전기적으로 연결될 수 있다.
일부 실시예로서, 비록 도시되지 않았으나 스캔선(SL) 및/또는 발광 제어선(EL)으로부터 연장되는 별도의 배선들을 통해, 제2 발광소자(LE2)들을 구동하는 제2 화소회로(PC2)들 각각도 제1 스캔구동회로(SDRV1) 및/또는 제2 스캔구동회로(SDRV2)으로부터 스캔 신호 및 발광 제어 신호를 인가받을 수 있다.
단자부(PAD)는 기판(100)의 일측에 배치될 수 있다. 단자부(PAD)는 절연층에 의해 덮이지 않고 노출되어 표시 회로 보드(30)와 연결된다. 표시 회로 보드(30)에는 표시 구동부(31)가 배치될 수 있다.
표시 구동부(31)는 제1 스캔구동회로(SDRV1)와 제2 스캔구동회로(SDRV2)에 전달하는 제어 신호를 생성할 수 있다. 표시 구동부(31)는 데이터 신호를 생성하며, 생성된 데이터 신호는 팬아웃 배선(FW) 및 팬아웃 배선(FW)과 연결된 데이터선(DL)을 통해 제1 화소회로(PC1)들에 전달될 수 있다. 또한, 비록 도시되지 않았으나 데이터선(DL) 또는 데이터선(DL)으로부터 연장되는 별도의 배선들을 통해, 제2 화소회로(PC2)들에도 데이터 신호가 전달될 수 있다.
표시 구동부(31)는 구동전압공급라인(11)에 구동전원전압(ELVDD)을 공급할 수 있고, 공통전압공급라인(13)에 공통전원전압(ELVSS)을 공급할 수 있다. 구동전원전압(ELVDD)은 구동전압공급라인(11)과 연결된 전원전압선(PL)을 통해 제1 화소회로(PC1)에 인가되고, 비록 도시되지 않았으나 구동전압공급라인(11) 또는 구동전압공급라인(11)으로부터 연장되는 별도의 배선들을 통해 제2 화소회로(PC2)들에도 구동전원전압(ELVDD)이 인가될 수 있다. 공통전원전압(ELVSS)은 공통전압공급라인(13)과 연결되어 제1 발광소자(LE1) 및 제2 발광소자(LE2) 각각의 대향전극에 인가될 수 있다.
구동전압공급라인(11)은 제1 표시 영역(DA1)의 하측에서 예컨대 x방향으로 연장될 수 있다. 공통전압공급라인(13)은 루프 형상에서 일측이 개방된 형상을 가져, 제1 표시 영역(DA1)을 부분적으로 둘러쌀 수 있다.
도 5b를 참조하면, 제2 화소회로(PC2)는 제1 표시 영역(DA1)과 인접한 주변 영역(PA)에 배치될 수 있다. 제2 화소회로(PC2)는 제1 표시 영역(DA1)의 외측변에 인접하게 배치될 수 있다. 이러한 경우, 제2 화소회로(PC2)와 제2 발광소자(LE2)는 예컨대 x방향 및 y방향으로 연장되는 연결배선(CWL)에 의해 전기적으로 연결될 수 있다. 연결배선(CWL)은 예컨대, 스캔선(SL)의 연장 방향과 동일한 방향 및/또는 데이터선(DL)의 연장 방향과 동일한 방향으로 연장될 수 있다.
도 5c를 참조하면, 제2 표시 영역(DA2)은 제1 표시 영역(DA1)의 내측에 배치되어 제1 표시 영역(DA1)에 의해 전체적으로 둘러싸일 수 있다. 제2 표시 영역(DA2)에는 제2 발광소자(LE2)가 배치될 수 있으며, 제2 발광소자(LE2)를 구동하는 제2 화소회로(PC2)는 제2 표시 영역(DA2)의 상측에 위치하는 주변 영역(PA)에 배치될 수 있다. 제2 화소회로(PC2)와 제2 발광소자(LE2)는 연결배선(CWL)에 의해 전기적으로 연결될 수 있다. 이 경우, 연결배선(CWL)은 예컨대, 데이터선(DL)과 동일한 방향으로 연장될 수 있다.
도 5d를 참조하면, 제1 표시 영역(DA1)의 내측에 배치되는 제2 표시 영역(DA2)에 제2 발광소자(LE2)가 배치될 수 있다. 일 예로, 제2 발광소자(LE2)를 구동하는 제2 화소회로(PC2)는 제2 표시 영역(DA2)의 좌상측 및/또는 우상측에 위치하는 주변 영역(PA)에 배치될 수 있다. 제2 화소회로(PC2)와 제2 발광소자(LE2)는 연결배선(CWL)에 의해 전기적으로 연결될 수 있으며, 이 경우, 연결배선(CWL)은 예컨대, 스캔선(SL)의 연장 방향과 동일한 방향 및/또는 데이터선(DL)의 연장 방향과 동일한 방향으로 연장될 수 있다.
도 5e를 참조하면, 제2 표시 영역(DA2)은 전체 표시 영역(DA)의 일측에 위치하며, 제1 표시 영역(DA1)에 의해 부분적으로 둘러싸일 수 있다. 일 실시예로, 제1 표시 영역(DA1)과 제2 표시 영역(DA2) 사이에는 중간영역(MA)이 위치할 수 있다. 중간영역(MA)은 제2 표시 영역(DA2)의 적어도 일부를 둘러싸도록 배치될 수 있다. 예컨대, 중간영역(MA)은 제2 표시 영역(DA2)의 좌측 및/또는 우측에 배치될 수 있다. 또는, 중간영역(MA)은 제2 표시 영역(DA2)의 하측에도 배치될 수 있다.
제2 표시 영역(DA2)에는 제2 발광소자(LE2)가 배치될 수 있으며, 제2 발광소자(LE2)를 구동하는 제2 화소회로(PC2)는 중간영역(MA)에 배치될 수 있다. 제2 화소회로(PC2)와 제2 발광소자(LE2)는 연결배선(CWL)에 의해 전기적으로 연결될 수 있다. 중간영역(MA)이 제2 표시 영역(DA2)의 좌측 및/또는 우측에 배치되는 경우, 연결배선(CWL)은 예컨대, 스캔선(SL)과 동일한 방향으로 연장될 수 있다.
일 실시예로, 동일 면적 당 중간영역(MA)에 배치된 제2 화소회로(PC2)의 개수는 동일 면적 당 제1 표시 영역(DA1)에 배치된 제1 화소회로(PC1)의 개수와 같거나 이보다 적을 수 있다.
도 5f를 참조하면, 제2 표시 영역(DA2)은 제1 표시 영역(DA1)의 내측에 배치되어 제1 표시 영역(DA1)에 의해 전체적으로 둘러싸일 수 있다. 제1 표시 영역(DA1)과 제2 표시 영역(DA2) 사이에 중간영역(MA)이 위치할 수 있다. 일 실시예로, 제2 표시 영역(DA2)뿐만 아니라 중간영역(MA)도 제1 표시 영역(DA1)에 의해 전체적으로 둘러싸일 수 있다.
일 실시예로, 중간영역(MA)은 제2 표시 영역(DA2)을 전체적으로 또는 부분적으로 둘러쌀 수 있다. 예컨대 도 5f에 도시된 바와 같이, 중간영역(MA)은 제2 표시 영역(DA2)의 좌측 및/또는 우측에 배치될 수 있다. 또는, 중간영역(MA)은 제2 표시 영역(DA2)의 상측 및/또는 하측에도 배치될 수 있다.
제2 표시 영역(DA2)에는 제2 발광소자(LE2)가 배치될 수 있으며, 제2 발광소자(LE2)를 구동하는 제2 화소회로(PC2)는 중간영역(MA)에 배치될 수 있다. 제2 화소회로(PC2)와 제2 발광소자(LE2)는 연결배선(CWL)에 의해 전기적으로 연결될 수 있다. 중간영역(MA)이 제2 표시 영역(DA2)의 좌측 및/또는 우측에 배치되는 경우, 연결배선(CWL)은 예컨대, 스캔선(SL)의 연장 방향과 동일한 방향으로 연장될 수 있다. 도시되지는 않았으나, 중간영역(MA)이 제2 표시 영역(DA2)의 상측 및/또는 하측에 배치되는 경우, 연결배선(CWL)은 예컨대, 스캔선(SL)의 연장 방향과 동일한 방향 및 데이터선(DL)의 연장 방향과 동일한 방향으로 연장될 수 있다.
일 실시예로, 동일 면적 당 중간영역(MA)에 배치된 제2 화소회로(PC2)의 개수는 동일 면적 당 제1 표시 영역(DA1)에 배치된 제1 화소회로(PC1)의 개수와 같거나 이보다 적을 수 있다.
상술한 바들과 같이, 제2 화소회로(PC2)의 배치는 다양하게 변형 가능하며, 제2 표시 영역(DA2)에 제2 화소회로(PC2)가 배치되지 않는 바, 투과 영역(TA)의 면적이 충분히 확보될 수 있어 제2 표시 영역(DA2)의 광 투과율을 향상시킬 수 있다.
도 5a 내지 도 5f에 있어서, 제2 화소회로(PC2)가 제2 표시 영역(DA2)에 배치되지 않는 것을 도시하고 있으나, 본 발명은 이에 한정되지 않는다. 도 5g와 같이, 제2 화소회로(PC2)는 제2 표시 영역(DA2) 내에 배치될 수 있다. 제2 화소회로(PC2)와 제2 발광소자(LE2)는 중첩되어 배치될 수 있으며 컨택전극(미도시) 에 의해 전기적으로 연결될 수 있다. 본 실시예에 있어서, 제2 표시 영역(DA2)에는 투과 영역(TA)이 배치되는 바, 광 투과율을 확보할 수 있다.
도 6a 및 도 6b는 본 발명의 일 실시예에 따른 전자 기기에 구비된 표시 장치의 일부 구성들을 개략적으로 도시한 평면도로, 표시 장치의 제1 표시 영역 및 제2 표시 영역을 중심으로 도시한다.
도 6a를 참조하면, 제1 표시 영역(DA1)에는 복수의 제1 화소전극(211)이 배치되며, 복수의 제1 화소전극(211)들은 평면 상에서 서로 이격되어 배치될 수 있다. 복수의 제1 화소전극(211)들은 면적이 서로 상이한 제1-1 화소전극(211-1), 제1-2 화소전극(211-2) 및 제1-3 화소전극(211-3)을 포함할 수 있다. 일 실시예로, 제1-1 화소전극(211-1)의 면적보다 제1-2 화소전극(211-2)의 면적이 더 크며, 제1-2 화소전극(211-2)의 면적보다 제1-3 화소전극(211-3)의 면적이 더 클 수 있다.
제2 표시 영역(DA2)에는 복수의 제2 화소전극(212)이 배치되며, 복수의 제2 화소전극(212)들은 평면 상에서 서로 이격되어 배치될 수 있다. 복수의 제2 화소전극(212)들 사이에는 투과 영역(TA)이 위치할 수 있다. 복수의 제2 화소전극(212)들은 면적이 서로 상이한 제2-1 화소전극(212-1), 제2-2 화소전극(212-2) 및 제2-3 화소전극(212-3)을 포함할 수 있다. 일 실시예로, 제2-1 화소전극(212-1)의 면적보다 제2-2 화소전극(212-2)의 면적이 더 크며, 제2-2 화소전극(212-2)의 면적보다 제2-3 화소전극(212-3)의 면적이 더 클 수 있다.
일 실시예로, 평면 상에서 각 제2 화소전극(212)의 면적은 각 제1 화소전극(211)의 면적 보다 클 수 있다. 예컨대, 제2-1 화소전극(212-1), 제2-2 화소전극(212-2) 및 제2-3 화소전극(212-3)은 각각 제1-1 화소전극(211-1), 제1-2 화소전극(211-2) 및 제1-3 화소전극(211-3)보다 면적이 클 수 있다.
복수의 제1 화소전극(211)들 및 복수의 제2 화소전극(212)들 상에는 화소정의막(120)이 배치될 수 있다. 복수의 화소전극(210)들이 화소정의막(120)의 하부에 배치되므로, 도 6a에서는 각 화소전극(210)의 에지가 점선으로 도시되어 있다.
화소정의막(120)은 복수의 제1 화소전극(211)들 각각의 일부분, 예컨대 중앙부를 노출시키는 복수의 제1 개구(OP1)들 및 복수의 제2 화소전극(212)들 각각의 일부분, 예컨대 중앙부를 노출시키는 복수의 제2 개구(OP2)들을 포함할 수 있다.
복수의 제1 개구(OP1)들은 제1-1 화소전극(211-1), 제1-2 화소전극(211-2) 및 제1-3 화소전극(211-3) 각각에 대응하는 제1-1 개구(OP1-1), 제1-2 개구(OP1-2) 및 제1-3 개구(OP1-3)를 포함할 수 있다. 일 실시예로, 제1-1 개구(OP1-1)의 면적보다 제1-2 개구(OP1-2)의 면적이 더 크며, 제1-2 개구(OP1-2)의 면적보다 제1-3 개구(OP1-3)의 면적이 더 클 수 있다.
복수의 제2 개구(OP2)들은 제2-1 화소전극(212-1), 제2-2 화소전극(212-2) 및 제2-3 화소전극(212-3) 각각에 대응하는 제2-1 개구(OP2-1), 제2-2 개구(OP2-2) 및 제2-3 개구(OP2-3)를 포함할 수 있다. 일 실시예로, 제2-1 개구(OP2-1)의 면적보다 제2-2 개구(OP2-2)의 면적이 더 크며, 제2-2 개구(OP2-2)의 면적보다 제2-3 개구(OP2-3)의 면적이 더 클 수 있다.
일 실시예로, 평면 상에서 각 제2 개구(OP2)의 면적은 각 제1 개구(OP1)의 면적 보다 클 수 있다. 예컨대, 제2-1 개구(OP2-1), 제2-2 개구(OP2-2) 및 제2-3 개구(OP2-3)은 각각 제1-1 개구(OP1-1), 제1-2 개구(OP1-2) 및 제1-3 개구(OP1-3)보다 면적이 클 수 있다.
비록 도 6a에서는 도시되지 않았으나, 소정의 색상의 광을 방출하는 발광층을 구비한 중간층(미도시)은 제1 화소전극(211) 및 제2 화소전극(212) 상에 배치되되, 화소정의막(120)의 제1 개구(OP1) 및 제2 개구(OP2) 내에 위치할 수 있다. 예컨대, 적색의 발광층을 구비한 중간층은 제1-1 개구(OP1-1) 및 제2-1 개구(OP2-1) 내에 위치하며, 녹색의 발광층을 구비한 중간층은 제1-2 개구(OP1-2) 및 제2-2 개구(OP2-2) 내에 위치하고, 청색의 발광층을 구비한 중간층은 제1-3 개구(OP1-3) 및 제2-3 개구(OP2-3) 내에 위치할 수 있다.
대향전극은 화소정의막(120) 및 중간층 상에 배치될 수 있으며, 복수의 화소전극(210)들에 걸쳐서 일체(一體)로 형성될 수 있다.
이러한 화소전극(210), 중간층 및 대향전극의 적층 구조는 하나의 발광소자(LE)로서, 하나의 유기발광다이오드(OLED)를 형성할 수 있다. 화소정의막(120)의 하나의 제1 개구(OP1)는 하나의 제1 발광소자(LE1, 도 3 참조)와 대응되고, 하나의 발광영역을 정의할 수 있다. 즉, 화소정의막(120)의 제1 개구(OP1)는 제1 화소(PX1)를 정의할 수 있다. 또한, 화소정의막(120)의 하나의 제2 개구(OP2)는 하나의 제2 발광소자(LE2, 도 3 참조)와 대응되고, 하나의 발광영역을 정의하며, 따라서 제2 화소(PX2)를 정의할 수 있다.
제1 표시 영역(DA1)에는 복수의 제1 화소(PX1)들이 배치되고, 제2 표시 영역(DA2)에는 복수의 제2 화소(PX2)들이 배치될 수 있다. 일 실시예로, 복수의 제1 화소(PX1)들은 적색의 제1 화소(Pr1), 녹색의 제1 화소(Pg1), 및 청색의 제1 화소(Pb1)를 포함할 수 있다. 적색의 제1 화소(Pr1), 녹색의 제1 화소(Pg1), 및 청색의 제1 화소(Pb1) 각각은 적색의 광, 녹색의 광, 및 청색의 광을 방출할 수 있다. 적색의 제1 화소(Pr1)는 제1-1 화소전극(211-1)와 중첩하고, 제1-1 개구(OP1-1)에 의해 정의될 수 있다. 녹색의 제1 화소(Pg1)는 제1-2 화소전극(211-2)와 중첩하고, 제1-2 개구(OP1-2)에 의해 정의될 수 있다. 청색의 제1 화소(Pb1)는 제1-3 화소전극(211-3)와 중첩하고, 제1-3 개구(OP1-3)에 의해 정의될 수 있다.
유사하게, 복수의 제2 화소(PX2)들은 적색의 제2 화소(Pr2), 녹색의 제2 화소(Pg2), 및 청색의 제2 화소(Pb2)를 포함할 수 있다. 적색의 제2 화소(Pr2), 녹색의 제2 화소(Pg2), 및 청색의 제2 화소(Pb2) 각각은 적색의 광, 녹색의 광, 및 청색의 광을 방출할 수 있다. 적색의 제2 화소(Pr2)는 제2-1 화소전극(212-1)과 중첩하고, 제2-1 개구(OP2-1)에 의해 정의될 수 있다. 녹색의 제2 화소(Pg2)는 제2-2 화소전극(212-2)과 중첩하고, 제2-2 개구(OP2-2)에 의해 정의될 수 있다. 청색의 제2 화소(Pb2)는 제2-3 화소전극(212-3)과 중첩하고, 제2-3 개구(OP2-3)에 의해 정의될 수 있다. 여기서, 적색의 광은 580nm 내지 780nm의 파장 대역에 속하는 광이고, 녹색의 광은 495nm 내지 580nm의 파장 대역에 속하는 광이며, 청색의 광은 400nm 내지 495nm의 파장 대역에 속하는 광일 수 있다.
일 실시예로, 평면 상에서 제2 화소(PX2)의 면적은 제1 화소(PX1)의 면적보다 클 수 있다. 예컨대, 적색의 제2 화소(PX2)의 면적은 적색의 제1 화소(PX1)의 면적보다 크며, 녹색의 제2 화소(PX2)의 면적은 녹색의 제1 화소(PX1)의 면적보다 크고, 청색의 제2 화소(PX2)의 면적은 청색의 제1 화소(PX1)의 면적보다 클 수 있다. 이를 위해, 전술한 바와 같이 제2 화소전극(212)의 면적이 제1 화소전극(211)의 면적보다 크고, 화소정의막(120)의 제2 개구(OP2)의 면적이 제1 개구(OP1)의 면적보다 클 수 있다.
제2 표시 영역(DA2)은 투과 영역(TA)을 포함하기 때문에, 제1 표시 영역(DA1)에 비해서 해상도가 낮을 수 있다. 그러나, 전술한 바와 같이, 제2 표시 영역(DA2)에 위치한 제2 화소(PX2)의 면적이 제1 표시 영역(DA1)에 위치한 제1 화소(PX1)의 면적보다 크도록 구비함으로써, 제1 표시 영역(DA1)과 제2 표시 영역(DA2) 사이의 휘도가 서로 동일하도록 유지할 수 있다.
한편, 도 6a에서는 복수의 제1 화소(PX1)들 및 복수의 제2 화소(PX2)들이 RGBG 타입(이른바, 펜타일(pentile®) 구조)으로 배치된 것을 도시하나, 스트라이프(stripe) 타입 등 다양한 형상으로 배치될 수 있음은 물론이다. 또한, 제1 화소(PX1) 및 제2 화소(PX2) 각각의 평면 상의 형상은 원형에 제한되지 않으며, 삼각형, 사각형 등의 다각형, 타원형 등의 다양한 형상일 수 있다.
제2 표시 영역(DA2)에서 화소정의막(120)은 투과 영역(TA)에는 배치되지 않을 수 있다. 화소정의막(120)은 제2-1 화소전극(212-1), 제2-3 화소전극(212-2), 및 제2-3 화소전극(212-3) 각각에 대응하여 이격되어 배치될 수 있다. 도 6a에 있어서, 제2 표시 영역(DA2)에 배치된 화소정의막(120)의 외곽이 사각형인 것으로 도시하고 있으나, 이에 한정되지 않는다.
도 6b와 같이, 제2 표시 영역(DA2)에 배치된 화소정의막(120)의 외곽은 타원형으로 구비될 수 있다. 또는, 제2 표시 영역(DA2)에 배치된 화소정의막(120)의 외곽의 형상은 원형, 육각형 이상의 다각형 등 다양하게 변형될 수 있다.
또한, 도 6a 및 도 6b에 있어서, 제2 표시 영역(DA2)에 배치된 제2 화소전극(212) 및 제2 화소(PX2)의 크기가 제1 표시 영역(DA1)에 배치된 제1 화소전극(211) 및 제1 화소(PX1)의 크기보다 크게 도시하고 있으나 본 발명은 이에 한정되지 않는다. 제2 화소전극(212) 및 제2 화소(PX2)의 크기는 제1 화소전극(211) 및 제1 화소(PX1)의 크기와 동일하게 구비될 수 있는 등 다양한 변형이 가능하다.
도 7은 본 발명의 일 실시예에 따른 전자 기기에 구비된 표시 장치의 일부를 개략적으로 도시하는 단면도이다.
도 7을 참조하면, 표시 장치(10)는 기판(100)을 포함하며, 기판(100)은 글래스 또는 고분자 수지를 포함할 수 있다. 예컨대, 기판(100)은 폴리에테르술폰(polyethersulphone, PES), 폴리아크릴레이트(polyacrylate), 폴리에테르 이미드(polyetherimide, PEI), 폴리에틸렌 나프탈레이트(polyethylene naphthalate, PEN), 폴리에틸렌 테레프탈레이드(polyethylene terephthalate, PET), 폴리페닐렌 설파이드(polyphenylene sulfide, PPS), 폴리아릴레이트(polyarylate), 폴리이미드(polyimide, PI), 폴리카보네이트(polycarbonate, PC), 및 셀룰로오스 아세테이트 프로피오네이트(cellulose acetate propionate, CAP) 등의 고분자 수지를 포함할 수 있다. 기판(100)이 고분자 수지를 포함하는 경우, 기판(100)은 플렉서블 또는 벤더블 특성을 가질 수 있다.
기판(100)은 상기 물질의 단층 또는 다층구조를 가질 수 있으며, 다층구조의 경우 무기층을 더 포함할 수 있다. 예를 들어, 기판(100)은 순차적으로 적층된 제1 베이스층(101), 제1 배리어층(102), 제2 베이스층(103), 및 제2 배리어층(104)을 포함할 수 있다. 제1 베이스층(101) 및 제2 베이스층(103)은 각각 상술한 고분자 수지를 포함할 수 있다. 제1 배리어층(102) 및 제2 배리어층(104)은 외부 이물질의 침투를 방지하는 배리어층으로서, 실리콘질화물(SiNx) 또는 실리콘산화물(SiOx)과 같은 무기물을 포함하는 단층 또는 다층일 수 있다.
기판(100) 상에는 버퍼층(111)이 배치될 수 있다. 버퍼층(111)은 기판(110)의 상면의 평활성을 높이는 역할을 할 수 있으며, 버퍼층(111)은 실리콘산화물(SiOx)과 같은 산화막, 및/또는 실리콘질화물(SiNx)과 같은 질화막, 또는 실리콘산질화물(SiOxNy)로 구비될 수 있다.
버퍼층(111) 상에는 복수의 화소회로(PC)가 배치될 수 있다. 복수의 화소회로(PC)는 제1 표시 영역(DA1)에 위치하는 복수의 제1 화소회로(PC1) 및 주변 영역(PA)에 위치하는 복수의 제2 화소회로(PC2)를 포함할 수 있다. 제1 화소회로(PC1)는 제1 표시 영역(DA1)에 위치하는 제1 발광소자(LE1)와 전기적으로 연결되고, 제2 화소회로(PC2)는 제2 표시 영역(DA2)에 위치하는 제2 발광소자(LE2)와 전기적으로 연결될 수 있다. 일 실시예로, 제1 및 제2 화소회로(PC1, PC2) 각각은 전술한 제1 내지 제7 박막트랜지스터들(T1, T2, T3, T4, T5, T6, T7)을 포함할 수 있으나, 도 5에서는 도시의 편의를 위해 제1 박막트랜지스터(T1) 및 제3 박막트랜지스터(T3)만을 도시하고 있다. 또한, 일 실시예로, 제1 화소회로(PC1)와 제2 화소회로(PC2)는 서로 동일한 구성 및 구조를 가지므로, 설명의 편의를 위해 제1 화소회로(PC1)를 중심으로 설명하도록 한다.
버퍼층(111) 상에는 실리콘 반도체 물질을 포함하는 실리콘 반도체층이 배치될 수 있다. 도 7은 실리콘 반도체층으로서, 제1 박막트랜지스터(T1)의 제1 반도체층(A1)을 도시하고 있다. 제1 반도체층(A1)은 제1 채널영역(C1), 제1 채널영역(C1)의 양 옆의 제1 소스영역(S1) 및 제1 드레인영역(D1)을 포함할 수 있다. 일 예로, 소스영역 및 드레인영역은 불순물로 도핑될 수 있으며, 불순물은 N형 불순물 또는 P형 불순물을 포함할 수 있다. 채널영역은 후술할 게이트전극에 중첩하는 영역으로서, 불순물이 도핑되지 않거나 아주 소량의 불순물을 포함할 수 있다. 소스영역 및 드레인영역은, 각각 박막트랜지스터의 소스전극 및 드레인전극에 해당할 수 있다. 소스영역 및 드레인영역은 박막트랜지스터의 성질에 따라 서로 변경될 수 있다. 이하에서는 편의상 소스전극이나 드레인전극 대신 소스영역 및 드레인영역이라는 용어를 사용한다.
제1 반도체층(A1) 상에는 제1 게이트절연층(112)이 위치할 수 있다. 제1 게이트절연층(112)은 산화물 또는 질화물을 포함하는 무기물을 포함할 수 있다. 예컨대, 제1 게이트절연층(112)은 실리콘산화물(SiO2), 실리콘질화물(SiNx), 실리콘산질화물(SiOxNy), 알루미늄산화물(Al2O3), 티타늄산화물(TiO2), 탄탈산화물(Ta2O5), 하프늄산화물(HfO2), 및 아연산화물(ZnO2) 등을 적어도 하나 포함할 수 있다.
제1 게이트절연층(112) 상에는 제1 게이트전극(G1)이 배치될 수 있다. 제1 게이트전극(G1)은 제1 반도체층(A1)과 적어도 일부가 중첩될 수 있다. 예컨대, 제1 게이트전극(G1)은 제1 반도체층(A1)의 제1 채널영역(C1)과 중첩할 수 있다. 제1 박막트랜지스터(T1)의 제1 게이트전극(G1)은 예컨대, 몰리브덴(Mo), 알루미늄(Al), 구리(Cu) 및/또는 티타늄(Ti)과 같은 저저항의 도전 물질을 포함할 수 있으며, 전술한 물질로 이루어진 단일 층 또는 다층 구조일 수 있다. 또한, 제1 게이트절연층(112) 상에는 제3 하부 게이트전극(G3a)이 배치될 수 있다. 제3 하부 게이트전극(G3a)은 후술하는 제3 반도체층(A3)과 적어도 일부 중첩될 수 있다. 제3 하부 게이트전극(G3a)은 제1 게이트전극(G1)과 동일한 물질을 포함할 수 있다.
제1 커패시터(Cst)는 제1 전극(CE1) 및 제2 전극(CE2)을 포함할 수 있다. 일 실시예로, 제1 커패시터(Cst)는 제1 박막트랜지스터(T1)와 중첩되도록 형성될 수 있다. 이 경우, 제1 게이트전극(G1)은 제1 박막트랜지스터(T1)의 게이트전극으로서의 기능뿐만 아니라 제1 전극(CE1)의 기능도 동시에 할 수 있다. 즉, 제1 게이트전극(G1)은 제1 전극(CE1)과 일체(一體)로 형성될 수 있다. 제1 전극(CE1)은 아일랜드 형상의 전극으로 형성될 수 있다. 다른 실시예로, 제1 커패시터(Cst)는 제1 박막트랜지스터(T1)와 중첩되지 않고, 별도의 위치에 존재할 수도 있다.
제1 게이트전극(G1) 상에는 제2 게이트절연층(113)이 배치될 수 있다. 제2 게이트절연층(113)은 산화물 또는 질화물을 포함하는 무기물을 포함할 수 있다. 예컨대, 제2 게이트절연층(113)은 실리콘산화물(SiO2), 실리콘질화물(SiNx), 실리콘산질화물(SiOxNy), 알루미늄산화물(Al2O3), 티타늄산화물(TiO2), 탄탈산화물(Ta2O5), 하프늄산화물(HfO2), 및 아연산화물(ZnO2) 등을 적어도 하나 포함할 수 있다.
제1 커패시터(Cst)의 제2 전극(CE2)은 제1 전극(CE1)과 중첩되도록 배치될 수 있다. 이 때, 제1 전극(CE1)과 제2 전극(CE2) 사이에 제2 게이트절연층(113)이 개재될 수 있고, 제2 게이트절연층(113)은 제1 커패시터(Cst)의 유전체층의 역할을 할 수 있다. 제1 커패시터(Cst)에서 축전된 전하와 양 전극(CE1, CE2) 사이의 전압에 의해 스토리지 캐패시턴스(Storage Capacitance)가 결정될 수 있다.
제1 커패시터(Cst)의 제2 전극(CE2)은 금속, 합금, 도전 금속 산화물, 투명 도전 물질 등을 포함할 수 있다. 제2 전극(CE2)은 예컨대, 알루미늄(Al), 백금(Pt), 팔라듐(Pd), 은(Ag), 마그네슘(Mg), 금(Au), 니켈(Ni), 네오디뮴(Nd), 이리듐(Ir), 크롬(Cr), 리튬(Li), 칼슘(Ca), 몰리브덴(Mo), 티타늄(Ti), 텅스텐(W) 및 구리(Cu) 중 적어도 하나를 포함하며, 단층 또는 다층으로 이루어질 수 있다.
제1 커패시터(Cst)의 제2 전극(CE2) 상에는 제1 층간절연층(114)이 배치될 수 있다. 제1 층간절연층(114)은 산화물 또는 질화물을 포함하는 무기물을 포함할 수 있다. 예컨대, 제1 층간절연층(114)은 실리콘산화물(SiO2), 실리콘질화물(SiNx), 실리콘산질화물(SiOxNy), 알루미늄산화물(Al2O3), 티타늄산화물(TiO2), 탄탈산화물(Ta2O5), 하프늄산화물(HfO2), 및 아연산화물(ZnO2) 등을 적어도 하나 포함할 수 있다.
제1 층간절연층(114) 상에는 제1 반도체층(A1)과 상이한 물질을 포함하는 반도체층이 배치될 수 있으며, 예컨대 산화물 반도체를 포함하는 산화물계 반도체층이 배치될 수 있다. 산화물계 반도체층은 Zn 산화물계 물질로, Zn 산화물, In-Zn 산화물, Ga-In-Zn 산화물 등을 포함할 수 있다. 일부 실시예에서, 산화물계 반도체층은 ZnO에 인듐(In)과 갈륨(Ga), 주석(Sn)과 같은 금속이 함유된 IGZO(In-Ga-Zn-O), ITZO(In-Sn-Zn-O), 또는 IGTZO(In-Ga-Sn-Zn-O) 반도체를 포함할 수 있다. 도 7은 산화물 반도체층으로서, 제3 박막트랜지스터(T3)의 제3 반도체층(A3)을 도시하고 있다. 제3 반도체층(A3)은 제3 채널영역(C3), 제3 채널영역(C3)의 양 옆의 제3 소스영역(S3) 및 제3 드레인영역(D3)을 포함할 수 있다.
제3 박막트랜지스터(T3)의 제3 반도체층(A3) 상에는 제3 게이트절연층(115)이 배치될 수 있다. 제3 게이트절연층(115)은 산화물 또는 질화물을 포함하는 무기물을 포함할 수 있다. 예컨대, 제3 게이트절연층(115)은 실리콘산화물(SiO2), 실리콘질화물(SiNx), 실리콘산질화물(SiOxNy), 알루미늄산화물(Al2O3), 티타늄산화물(TiO2), 탄탈산화물(Ta2O5), 및 하프늄산화물(HfO2) 등을 적어도 하나 포함할 수 있다.
제3 게이트절연층(115) 상에는 제3 박막트랜지스터(T3)의 제3 상부 게이트전극(G3b)이 배치될 수 있다. 제3 상부 게이트전극(G3b)은 제3 박막트랜지스터(T3)의 제3 반도체층(A3)의 적어도 일부와 중첩할 수 있으며, 예컨대 제3 반도체층(A3)의 제3 채널영역(C3)과 중첩할 수 있다. 또한 제3 상부 게이트전극(G3b)은 전술한 제3 하부 게이트전극(G3a)과 중첩할 수 있다. 제3 상부 게이트전극(G3b)은 제1 층간절연층(114) 및 제3 게이트절연층(115)에 형성된 컨택홀을 통해 제3 하부 게이트전극(G3a)과 전기적으로 연결되며, 이중 게이트 구조를 형성할 수 있다. 제3 상부 게이트전극(G3b)은 예컨대, 몰리브덴(Mo), 알루미늄(Al), 구리(Cu) 및/또는 티타늄(Ti)과 같은 저저항의 도전 물질을 포함할 수 있으며, 전술한 물질로 이루어진 단일 층 또는 다층 구조일 수 있다.
제3 박막트랜지스터(T3)의 제3 상부 게이트전극(G3b) 상에는 제2 층간절연층(116)이 배치될 수 있다. 제2 층간절연층(116)은 제3 박막트랜지스터(T3)를 덮을 수 있다. 제2 층간절연층(116)은 산화물 또는 질화물을 포함하는 무기물을 포함할 수 있다. 예컨대, 제2 층간절연층(116)은 실리콘산화물(SiO2), 실리콘질화물(SiNx), 실리콘산질화물(SiOxNy), 알루미늄산화물(Al2O3), 티타늄산화물(TiO2), 탄탈산화물(Ta2O5), 및 하프늄산화물(HfO2) 등을 적어도 하나 포함할 수 있다.
제2 층간절연층(116) 상에는 소스전극(SE) 및 드레인전극(DE)이 배치될 수 있다. 소스전극(SE) 및 드레인전극(DE)은 몰리브덴(Mo), 알루미늄(Al), 구리(Cu), 티타늄(Ti) 등을 포함하는 도전 물질을 포함할 수 있고, 상기의 재료를 포함하는 다층 또는 단층으로 형성될 수 있다. 일 예로, 소스전극(SE)과 드레인전극(DE)은 Ti/Al/Ti의 다층 구조로 이루어질 수 있다.
전술한 제1 게이트절연층(112), 제2 게이트절연층(113), 제1 층간절연층(114), 제3 게이트절연층(115) 및 제2 층간절연층(116)은 무기절연층(IIL)으로 지칭될 수 있다.
제2 층간절연층(116) 상에는 유기절연층(OIL)이 배치될 수 있다. 유기절연층(OIL)은 제1 표시 영역(DA1) 및 제2 표시 영역(DA2)을 커버하며, 제1 화소회로(PC1) 및 제2 화소회로(PC2) 상에 배치될 수 있다. 유기절연층(OIL)은 화소회로(PC)를 덮는 보호막 역할을 하며, 유기절연층(OIL)의 상면은 평탄화되도록 구비된다. 유기절연층(OIL)은 단층 또는 다층으로 구비될 수 있다. 일 실시예로, 유기절연층(OIL)은 제1 유기층(117) 및 상기 제1 유기층(117) 상의 제2 유기층(118)을 포함할 수 있다. 제1 유기층(117) 및 제2 유기층(118)은 아크릴, BCB(Benzocyclobutene), 폴리이미드(polyimide) 또는 HMDSO(Hexamethyldisiloxane) 등의 유기물을 포함할 수 있다.
유기절연층(OIL)이 제1 유기층(117) 및 제2 유기층(118)을 구비하는 경우, 제1 유기층(117)과 제2 유기층(118) 사이에는 컨택메탈(CM) 및 연결배선(CWL)이 배치될 수 있다.
컨택메탈(CM)은 제1 화소회로(PC1)와 제1 발광소자(LE1)를 서로 전기적으로 연결시킬 수 있다. 컨택메탈(CM)은 몰리브덴(Mo), 알루미늄(Al), 구리(Cu), 티타늄(Ti) 등을 포함하는 도전 물질을 포함할 수 있고, 상기의 재료를 포함하는 다층 또는 단층으로 형성될 수 있다. 일 예로, 컨택메탈(CM)은 Ti/Al/Ti의 다층 구조로 이루어질 수 있다.
연결배선(CWL)은 제2 화소회로(PC2)와 제2 발광소자(LE2)를 서로 전기적으로 연결시킬 수 있다. 일 실시예로, 연결배선(CWL)은 컨택메탈(CM)과 동일 물질로 이루어질 수 있다, 다른 실시예로, 연결배선(CWL)은 투명 도전성 물질을 포함할 수 있다. 연결배선(TWL)은 예컨대, 투명 도전성 산화물(Transparent Conducting Oxide, TCO)을 포함할 수 있다. 연결배선(TWL)은 예컨대, 인듐주석산화물(ITO; indium tin oxide), 인듐아연산화물(IZO; indium zinc oxide), 아연산화물(ZnO; zinc oxide), 인듐산화물(In2O3: indium oxide), 인듐갈륨산화물(IGO; indium gallium oxide), 인듐아연갈륨산화물(IZGO; indium zinc gallium oxide), 또는 알루미늄아연산화물(AZO; aluminum zinc oxide)와 같은 도전성 산화물을 포함할 수 있다.
유기절연층(OIL) 상부에는 복수의 화소전극(210)들이 배치될 수 있다. 복수의 화소전극(210)들은 제1 표시 영역(DA1)에 배치되는 복수의 제1 화소전극(211)들 및 제2 표시 영역(DA2)에 배치되는 복수의 제2 화소전극(212)들을 포함할 수 있다. 화소전극(210)은 ITO, In2O3 또는 IZO 등의 투광성인 도전성 산화물로 형성된 투광성 도전층과, Al 또는 Ag 등과 같은 금속으로 형성된 반사층을 포함할 수 있다. 예컨대, 화소전극(210)은 ITO/Ag/ITO의 3층구조를 가질 수 있다.
화소전극(210) 상에는 화소정의막(120)이 배치되며, 화소정의막(120)은 각 화소(PX)에 대응하는 개구, 즉 적어도 화소전극(210)의 중앙부가 노출되도록 하는 개구(OP)를 가짐으로써 화소(PX)를 정의할 수 있다. 예컨대, 화소정의막(120)은 제1 화소전극(211)의 중앙부를 노출시키는 제1 개구(OP1)를 가짐으로써 제1 화소(PX1)를 정의하고, 제2 화소전극(212)의 중앙부를 노출시키는 제2 개구(OP2)를 가짐으로써 제2 화소(PX2)를 정의할 수 있다. 또한, 화소정의막(120)은 화소전극(210)의 가장자리와 대향전극(230) 사이의 거리를 증가시킴으로써, 이들 사이에서 아크 등이 발생하는 것을 방지할 수 있다.
이러한 화소정의막(120)은 유기 절연물을 포함할 수 있다. 또는, 화소정의막(120)은 실리콘나이트라이드나 실리콘옥시나이트라이드, 또는 실리콘옥사이드와 같은 무기 절연물을 포함할 수 있다. 또는, 화소정의막(120)은 유기절연물 및 무기절연물을 포함할 수 있다.
일 실시예에서, 화소정의막(120)은 차광 물질을 포함하며, 블랙으로 구비될 수 있다. 차광 물질은 카본 블랙, 탄소나노튜브, 블랙 염료를 포함하는 수지 또는 페이스트, 금속 입자, 예컨대 니켈, 알루미늄, 몰리브덴 및 그의 합금, 금속 산화물 입자(예를 들어, 크롬 산화물), 또는 금속 질화물 입자(예를 들어, 크롬 질화물) 등을 포함할 수 있다. 화소정의막(120)이 차광 물질을 포함하는 경우, 화소정의막(120)의 하부에 배치된 금속 구조물들에 의한 외광 반사를 줄일 수 있다.
화소정의막(120) 상에는 중간층(220)이 배치될 수 있다. 중간층(220)은 화소전극(210)과 대향전극(230) 사이에 배치될 수 있다. 중간층(220)은 화소전극(210)과 중첩하도록 형성된 발광층을 포함할 수 있다. 발광층은 소정의 색상의 빛을 방출하는 고분자 또는 저분자 유기물과 같은 유기 발광물질을 포함할 수 있다. 또는, 발광층은 무기 발광물질을 포함하거나, 양자점을 포함할 수 있다.
선택적 실시예로서, 발광층의 아래 및 위에는, 홀 수송층(HTL; hole transport layer), 홀 주입층(HIL; hole injection layer), 전자 수송층(ETL; electron transport layer) 및 전자 주입층(EIL; electron injection layer) 등과 같은 기능층들이 더 배치될 수 있다. 예컨대, 기능층들 중 제1 기능층은 단층구조인 홀 수송층(HTL: Hole Transport Layer)으로서, 폴리에틸렌 디히드록시티오펜(PEDOT: poly-(3,4)-ethylene-dihydroxy thiophene)이나 폴리아닐린(PANI: polyaniline)으로 형성할 수 있다. 또는, 제1 기능층은 홀 주입층(HIL: Hole Injection Layer)과 홀 수송층(HTL)을 포함할 수 있다. 기능층들 중 제2 기능층(223)은 전자 수송층(ETL: Electron Transport Layer) 및/또는 전자 주입층(EIL: Electron Injection Layer)을 포함할 수 있다.
대향전극(230)은 중간층(220) 상에 배치되며, 제1 표시 영역(DA1) 및 제2 표시 영역(DA2)의 일부 영역을 덮도록 배치될 수 있다. 대향전극(230)은 복수의 화소전극(210)들을 커버하도록 일체(一體)로 형성될 수 있다. 대향전극(230)은 제1 표시 영역(DA1) 및 제2 표시 영역(DA2)으로부터 주변 영역(PA)으로 연장될 수 있다. 대향전극(230)은 일함수가 낮은 도전성 물질로 이루어질 수 있다. 예컨대, 대향전극(230)은 은(Ag), 마그네슘(Mg), 알루미늄(Al), 백금(Pt), 팔라듐(Pd), 금(Au), 니켈(Ni), 네오디뮴(Nd), 이리듐(Ir), 크롬(Cr), 리튬(Li), 칼슘(Ca) 또는 이들의 합금 등을 포함하는 (반)투명층을 포함할 수 있다. 또는, 대향전극(230)은 전술한 물질을 포함하는 (반)투명층 상에 ITO, IZO, ZnO 또는 In2O3과 같은 층을 더 포함할 수 있다.
화소전극(210), 중간층(220), 및 대향전극(230)의 적층 구조는 발광소자(LE)로서 유기발광다이오드(OLED)를 형성할 수 있다. 예컨대, 제1 화소전극(211), 중간층(220) 및 대향전극(230)의 적층 구조는 제1 발광소자(LE1)를 형성하고, 제2 화소전극(212), 중간층(220) 및 대향전극(230)의 적층 구조는 제2 발광소자(LE2)를 형성할 수 있다.
발광소자(LE)의 발광영역은 화소(PX)로 정의될 수 있다. 화소정의막(120)의 개구(OP)가 발광영역의 크기 및/또는 폭을 정의하기에, 화소(PX)의 크기 및/또는 폭은 해당하는 화소정의막(120)의 개구(OP)의 크기 및/또는 폭에 의존할 수 있다.
한편, 전자컴포넌트(20)는 제2 표시 영역(DA2)과 중첩하도록 배치될 수 있고, 전자컴포넌트(20)로부터 방출되거나 전자컴포넌트(20)로 향하는 빛이 투과되는 투과영역(TA)이 제2 표시 영역(DA2)에 배치될 수 있다. 일부 실시예로, 화소정의막(120) 및 대향전극(230)은 각각 투과영역(TA)에 위치하며 서로 중첩하는 홀(120H, 230H)을 포함할 수 있다. 다른 실시예로, 기판(100) 상의 제1 게이트절연층(112), 제2 게이트절연층(113), 제1 층간절연층(114), 제3 게이트절연층(115), 제2 층간절연층(116), 제1 유기층(117) 및 제2 유기층(118)은 각각 투과영역(TA)에 위치하며 서로 중첩하는 홀을 포함할 수 있다. 이를 통해, 투과영역(TA)에서의 광 투과율을 향상시킬 수 있다.
일 실시예로, 화소회로(PC)의 하부에는 하부금속층(BML)이 위치할 수 있다. 하부금속층(BML)은 기판(100)과 버퍼층(111) 사이에 개재될 수 있다 하부금속층(BML)은 제1 화소회로(PC1) 및 제2 화소회로(PC2) 각각의 제1 박막트랜지스터(T1)와 중첩하도록 배치될 수 있다. 하부금속층(BML)은 투과영역(TA)에서의 빛의 투과율 저하를 초래하지 않도록 제2 표시 영역(DA2)의 투과영역(TA)과 중첩되지 않을 수 있다. 도시되지는 않았으나, 하부금속층(BML)은 화소회로(PC)와 전기적으로 연결되어 정전압을 인가받을 수 있다. 이를 통해, 화소회로(PC)의 제1 박막트랜지스터(T1)가 안정적인 전기적 특성을 갖는데 도움이 될 수 있다.
또한, 하부금속층(BML)은 차광물질을 포함할 수 있고, 차광물질은 예컨대, 크롬(Cr) 또는 몰리브덴(Mo) 등과 같은 금속물질, 불랙잉크 및/또는 염료 등을 포함할 수 있다. 하부금속층(BML)은 전자컴포넌트(20)로부터 방출되거나 전자컴포넌트(20)에서 반사된 빛이 제2 표시 영역(DA2)과 인접한 제2 화소회로(PC2)로 입사되는 것을 방지할 수 있다. 이를 통해, 상기 빛에 의한 제2 화소회로(PC2)의 박막트랜지스터의 성능 저하를 최소화할 수 있다.
본 발명의 일 실시예에 따르면, 유기절연층(OIL)의 두께는 표시 영역(DA)에 따라 상이할 수 있다. 제2 표시 영역(DA2)에서의 유기절연층(OIL)의 두께(tt2)는 제1 표시 영역(DA1)에서의 유기절연층(OIL)의 두께(tt1)보다 작을 수 있다. 일 예로서, 유기절연층(OIL)의 제1 유기층(117)의 두께는 제1 표시 영역(DA1)과 제2 표시 영역(DA2)에서 서로 동일하되, 제2 표시 영역(DA2)에서의 제2 유기층(118)의 두께(ttb)는 제1 표시 영역(DA1)에서의 제2 유기층(118)의 두께(tta)보다 작을 수 있다. 다른 예로, 제2 표시 영역(DA2)에서의 제1 유기층(117)의 두께가 제1 표시 영역(DA1)에서의 제1 유기층(117)의 두께보다 작은 것도 가능하다.
유기절연층(OIL)의 두께가 표시 영역(DA)에 따라 상이하므로, 기판(100)과 화소전극(210) 사이의 거리도 표시 영역(DA)에 따라 상이할 수 있다. 예컨대, 제2 표시 영역(DA2)에 위치한 제2 화소전극(212)의 하면과 기판(100)의 상면 사이의 거리(dd2)는 제1 표시 영역(DA1)에 위치한 제1 화소전극(211)의 하면과 기판(100)의 상면 사이의 거리(dd1)보다 작을 수 있다.
또한, 제2 표시 영역(DA2)에 위치한 연결배선(CWL)과 제2 화소전극(212) 사이의 거리는 제1 표시 영역(DA1)에서 컨택메탈(CM)과 제1 화소전극(211) 사이의 거리보다 작을 수 있다.
한편, 주변 영역(PA)에 배치된 유기절연층(OIL)은 제1 표시 영역(DA1)에 배치된 유기절연층(OIL)의 두께와 실질적으로 동일하게 구비될 수 있다.
표시 장치(10)의 제조 공정에서 유기절연층(OIL)에 소정의 열이 가해지는 경우 유기절연층(OIL)에 포함되어 있던 물질이 일부 기화될 수 있다. 유기절연층(OIL)에서 발생된 가스가 표시 장치(10)의 외부로 충분히 배출되지 못하면, 상기 가스가 발광소자(LE)에 영향을 주게 되며, 따라서 발광소자(LE)가 열화되어 빛이 방출되지 못하거나 발광소자(LE)의 수축현상(shrinkage)과 같은 불량이 발생할 수 있다. 전술한 바와 같이, 제2 화소전극(212)의 면적이 비교적 크게 형성되므로, 제2 화소전극(212)에 의해 제2 표시 영역(DA2)에서의 상기 가스의 배출이 지연되거나 방해받을 수 있다. 이에 따라, 제2 발광소자(LE2)의 불량 가능성이 커질 수 있다.
그러나, 본 발명의 일 실시예에 따르면, 제2 표시 영역(DA2)에서의 유기절연층(OIL)의 두께(tt2)를 줄임으로써 제2 표시 영역(DA2)에서의 유기절연층(OIL)의 부피 자체를 최소화할 수 있다. 이를 통해, 제2 표시 영역(DA2)에서 유기절연층(OIL)으로부터 방출되는 가스의 양을 최소화할 수 있고, 따라서 제2 발광소자(LE2)의 열화 및 불량 가능성을 줄일 수 있다.
도 8은 본 발명의 다른 실시예에 따른 전자 기기에 구비된 표시 장치의 일부를 개략적으로 도시하는 단면도이다. 앞서 도 7를 참조하여 전술한 구성요소들과 동일하거나 실질적으로 동일한 구성요소들에 대한 설명은 생략하며, 이하 차이점 위주로 설명한다.
도 8을 참조하면, 표시 장치(10)의 유기절연층(OIL)은 제2 유기층(118) 상의 제3 유기층(119)을 더 포함할 수 있다. 즉, 제3 유기층(119)은 제2 유기층(118)과 화소전극(210) 사이에 위치할 수 있다. 이 경우, 제2 유기층(118)과 제3 유기층(119) 사이에 컨택메탈(CM2)이 배치될 수 있다. 이처럼, 제3 유기층(119)을 추가로 구비함으로써, 표시 장치(10)의 집적도가 향상될 수 있다.
일 실시예로, 제2 표시 영역(DA2)에서의 제3 유기층(119)의 두께(ttd)는 제1 표시 영역(DA1)에서의 제3 유기층(119)의 두께(ttc)보다 작을 수 있다. 이를 통해, 제2 표시 영역(DA2)에서의 유기절연층(OIL)의 부피를 최소화하여, 제2 표시 영역(DA2)에서 유기절연층(OIL)으로부터 방출되는 가스의 양을 최소화할 수 있고, 따라서 제2 발광소자(LE2)의 열화 및 불량 가능성을 줄일 수 있다.
도 9a 내지 도 9h는 본 발명의 일 실시예에 따른 전자 기기에 구비되는 표시 장치의 제조방법을 개략적으로 도시하는 단면도들이다.
도 9a를 참조하면, 제1 영역(AR1) 및 제1 영역(AR1)과 인접하는 제2 영역(AR2)을 구비한 기판(100)을 준비할 수 있다. 제1 표시 영역(DA1) 및 제2 표시 영역(DA2)은 각각 복수의 제1 화소(PX1)들 및 제2 화소(PX2)들에 의해 이미지가 제공되는 영역이므로, 화소들이 아직 형성되지 않은 기판(100)에 대하여 상기 제1 표시 영역(DA1)과 제2 표시 영역(DA2) 각각에 대응하는 영역들을 제1 영역(AR1) 및 제2 영역(AR2)으로 지칭한다. 또한, 기판(100)은 제3 영역(AR3)을 포함하며, 제3 영역(AR3)은 표시 장치(10)의 주변 영역(PA)에 대응할 수 있다.
도 9b를 참조하면, 기판(100) 상에 버퍼층(111) 및 복수의 화소회로(PC)들을 형성할 수 있다. 예컨대, 기판(100) 상의 전체 영역에 우선 버퍼층(111)을 형성할 수 있다. 그 다음, 기판(100) 상의 제1 영역(AR1)에 제1 화소회로(PC1)를 형성하고, 제3 영역(AR3)에 제2 화소회로(PC2)를 형성할 수 있다.
화소회로(PC)의 형성을 위해서 기판(100) 상에 여러 절연층, 반도체층, 및 전극층을 형성할 수 있다. 예컨대, 코팅 공정 또는 증착 공정 등을 통해 여러 물질층들을 형성한 이후, 포토리소그래피 공정 및 에칭 공정을 통해 상기 여러 물질층들을 패터닝하여, 상기 여러 절연층, 반도체층, 및 전극층을 형성할 수 있다.
여기서, 코팅 공정에는 예컨대 스핀 코팅 등의 방법이 이용될 수 있고, 증착 공정에는 열화학 기상증착법(TCVD), 플라즈마 증착법(PECVD), 상압 화학적 증착법(APCVD) 등의 화학적 기상 증착법(CVD), 또는 열증착법(Thermal evaporation), 스퍼터링법(Sputtering), 전자빔증착법(e-beam evaporation) 등의 물리적 기상 증착법(PVD)이 이용될 수 있다.
도 9c 내지 도 9g를 참조하면, 제1 화소회로(PC1) 및 제2 화소회로(PC2) 상에 배치되며, 기판(100)의 제1 영역(AR1) 및 제2 영역(AR2)을 커버하는 유기절연층(OIL)을 형성할 수 있다. 일 실시예로, 제1 영역(AR1)에서의 유기절연층(OIL)의 두께(tt1)가 제2 영역(AR2)에서의 유기절연층(OIL)의 두께(t2)보다 작도록 하프톤 마스크(HM)를 이용하여 유기절연층(OIL)을 형성할 수 있다.
구체적으로, 도 9c를 참조하면, 우선 제1 화소회로(PC1) 및 제2 화소회로(PC2) 상에 배치되며, 기판(100)의 제1 영역(AR1) 및 제2 영역(AR2)을 커버하는 제1 유기층(117)을 형성할 수 있다. 제1 유기층(117)의 형성을 위해, 예컨대 증착 공정 및 포토리소그래피 공정이 수행될 수 있다. 일부 실시예로, 제1 유기층(117)은 제1 영역(AR1) 및 제2 영역(AR2)에서 균일한 두께를 가질 수 있으나, 본 발명은 이에 제한되지 않는다. 후술하는 제2 유기층(118)의 형성 방법과 같이, 제1 유기층(117)도 제1 영역(AR1)과 제2 영역(AR2)에서 상이한 두께를 갖도록 형성될 수 있다.
도 9d를 참조하면, 제1 유기층(117) 상에 컨택메탈(CM) 및 연결배선(CWL)을 형성한 뒤, 제1 물질층(118m)을 형성할 수 있다. 컨택메탈(CM) 및 연결배선(CWL)은 코팅 공정, 포토리소그래피 공정 및 식각 공정을 통해 형성될 수 있다. 제1 물질층(118m)은 코팅 공정 또는 증착 공정을 통해 형성될 수 있다. 제1 물질층(118m)은 제1 영역(AR1) 및 제2 영역(AR2)을 커버하되, 그 두께가 실질적으로 균일할 수 있다.
이후, 하프톤 마스크(HM)를 이용하여 제1 물질층(118m)을 패터닝할 수 있다. 하프톤 마스크(HM)는 투광부(TP), 반투광부(HTP), 및 차광부(BP)를 포함할 수 있다. 투광부(TP)는 광을 대부분 통과시킬 수 있다. 반투광부(HTP)는 광의 일부를 통과시킬 수 있다. 따라서, 반투광부(HTP)를 이용하여 노광량을 조절할 수 있다. 차광부(BP)는 광을 대부분 차단할 수 있다. 일 예로, 상기 하프톤 마스크(HM)를 통해 제1 물질층(118m)을 노광한 후 이를 현상하면, 투광부(TP)와 반투광부(HTP)에 각각 대응하는 영역에서는 제1 물질층(118m)이 서로 상이한 두께만큼 제거되고, 차광부(BP)에 대응하는 영역에서는 제1 물질층(118m)이 제거되지 않을 수 있다.
도 9e를 참조하면, 하프톤 마스크(HM)를 이용하여 제1 물질층(118m, 도 9d 참조)을 패터닝함으로써, 제2 유기층(118)을 형성할 수 있다. 전술한 하프톤 마스크(HM, 도 9d 참조)의 반투광부(HTP, 도 9d 참조)에 대응되는 영역은 제2 영역(AR2)이고, 차광부(BP, 도 9d 참조)에 대응되는 영역은 제1 영역(AR1)일 수 있다. 따라서, 제2 영역(AR2)에서의 제2 유기층(118)의 두께(ttb)가 제1 영역(AR1)에서의 제2 유기층(118)의 두께(tta)보다 작도록 제2 유기층(118)이 형성될 수 있다. 한편, 하프톤 마스크(HM)의 투광부(TP, 도 9d 참조)에 대응되는 영역은 제2 유기층(118)의 컨택홀이 위치한 영역일 수 있다.
도 9f를 참조하면, 제2 유기층(118) 상에 컨택메탈(CM) 및 연결배선(CWL)을 형성한 뒤, 제2 물질층(119m)을 형성할 수 있다. 제2 물질층(119m)은 코팅 공정 또는 증착 공정을 통해 형성될 수 있다. 제2 물질층(119m)은 제1 영역(AR1) 및 제2 영역(AR2)을 커버하되, 그 두께가 실질적으로 균일할 수 있다. 이후, 제1 물질층(118m)의 패터닝과 유사하게, 하프톤 마스크(HM')를 이용하여 제2 물질층(119m)을 패터닝할 수 있다.
도 9g를 참조하면, 하프톤 마스크(HM', 도 9f 참조)를 이용하여 제2 물질층(119m, 도 9f 참조)을 패터닝함으로써, 제3 유기층(119)을 형성할 수 있다. 전술한 하프톤 마스크(HM')의 반투광부(HTP, 도 9f 참조)에 대응되는 영역은 제2 영역(AR2)이고, 차광부(BP, 도 9f 참조)에 대응되는 영역은 제1 영역(AR1)일 수 있다. 따라서, 제2 영역(AR2)에서의 제3 유기층(119)의 두께(ttd)가 제1 영역(AR1)에서의 제3 유기층(119)의 두께(ttc)보다 작도록 제3 유기층(119)이 형성될 수 있다. 한편, 하프톤 마스크(HM')의 투광부(TP, 도 9f 참조)에 대응되는 영역은 제3 유기층(119)의 컨택홀이 위치한 영역일 수 있다.
도 9h를 참조하면, 제3 유기층(119) 상에 화소전극(210), 화소정의막(120), 중간층(220) 및 대향전극(230)을 형성함으로써, 발광소자(LE) 및 화소(PX)를 형성할 수 있다.
본 발명은 도면에 도시된 실시예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 당해 기술분야에서 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 다른 실시예가 가능하다는 점을 이해할 것이다. 따라서 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의하여 정해져야 할 것 이다.
1: 전자 기기
10: 표시 장치
20: 전자컴포넌트
OIL: 유기절연층
117: 제1 유기층
118: 제2 유기층
119: 제3 유기층
120: 화소정의막
210: 화소전극
HM: 하프톤 마스크
OP: 화소정의막의 개구

Claims (23)

  1. 제1 표시 영역, 투과 영역을 구비한 제2 표시 영역 및 상기 제1 표시 영역과 상기 제2 표시 영역의 외측에 배치된 주변 영역을 포함하는 표시 장치에 있어서,
    기판;
    상기 기판 상에 배치되며, 상기 제1 표시 영역에 위치하는 제1 화소회로; 및
    상기 제1 표시 영역 및 상기 제2 표시 영역을 커버하며, 상기 제1 화소회로 상에 배치되는 유기절연층;을 포함하고,
    상기 제2 표시 영역에서의 상기 유기절연층의 두께는 상기 제1 표시 영역에서의 상기 유기절연층의 두께보다 작은, 표시 장치.
  2. 제1항에 있어서,
    상기 유기절연층은 제1 유기층 및 상기 제1 유기층 상의 제2 유기층을 포함하며,
    상기 제2 표시 영역에서의 상기 제2 유기층의 두께는 상기 제1 표시 영역에서의 상기 제2 유기층의 두께보다 작은, 표시 장치.
  3. 제2항에 있어서,
    상기 유기절연층은 상기 제2 유기층 상의 제3 유기층을 더 포함하며,
    상기 제2 표시 영역에서의 상기 제3 유기층의 두께는 상기 제1 표시 영역에서의 상기 제3 유기층의 두께보다 작은, 표시 장치.
  4. 제2항에 있어서,
    상기 제1 표시 영역에 위치하며, 상기 유기절연층 상에 배치되고, 상기 제1 화소회로와 전기적으로 연결된 제1 화소전극; 및
    상기 제2 표시 영역에 위치하며, 상기 유기절연층 상에 배치되는 제2 화소전극;를 더 포함하며,
    상기 제1 표시 영역의 제1 유기층에 배치된 컨택메탈과 상기 제1 화소전극사이의 거리는, 상기 제2 표시 영역의 제1유기층에 배치된 연결배선과 상기 제2 화소전극 사이의 거리보다 큰, 표시 장치.
  5. 제1항에 있어서,
    상기 제1 표시 영역에 위치하며, 상기 유기절연층 상에 배치되고, 상기 제1 화소회로와 전기적으로 연결된 제1 화소전극; 및
    상기 제2 표시 영역에 위치하며, 상기 유기절연층 상에 배치되는 제2 화소전극;를 더 포함하며,
    평면 상에서 상기 제2 화소전극의 면적은 상기 제1 화소전극의 면적보다 큰, 표시 장치.
  6. 제5항에 있어서,
    상기 제1 화소전극 및 상기 제2 화소전극 상에 배치되되, 상기 제1 화소전극의 일부분 및 상기 제2 화소전극의 일부분을 각각 노출시키는 제1 개구 및 제2 개구를 포함하는 화소정의막;을 더 포함하고,
    평면 상에서 상기 제2 개구의 면적은 상기 제1 개구의 면적보다 큰, 표시 장치.
  7. 제6항에 있어서,
    상기 화소정의막은 차광 물질을 포함하는, 표시 장치.
  8. 제5항에 있어서,
    상기 기판과 상기 제2 화소전극 사이의 거리는 상기 기판과 상기 제1 화소전극 사이의 거리보다 작은, 표시 장치.
  9. 제5항에 있어서,
    상기 기판 상의 상기 주변 영역에 배치되며, 상기 제2 화소전극과 전기적으로 연결된 제2 화소회로;를 더 포함하는, 표시 장치.
  10. 제5항에 있어서,
    상기 제1 표시 영역과 상기 제2 표시 영역 사이에 위치한 중간 영역;을 더 포함하고,
    상기 기판 상의 상기 중간 영역에 배치되며, 상기 제2 화소전극과 전기적으로 연결된 제2 화소회로;를 더 포함하는, 표시 장치.
  11. 제1항에 있어서,
    상기 제1 화소회로는,
    제1 반도체층 및 상기 제1 반도체층과 적어도 일부 중첩되는 제1 게이트전극을 구비한 제1 박막트랜지스터; 및
    상기 제1 반도체층과 상이한 물질을 포함하는 제2 반도체층 및 상기 제2 반도체층과 적어도 일부 중첩되는 제2 게이트전극을 구비한 제2 박막트랜지스터;을 포함하는, 표시 장치.
  12. 제11항에 있어서,
    상기 제1 박막트랜지스터의 상기 제1 반도체층은 실리콘 반도체 물질을 포함하고,
    상기 제2 박막트랜지스터의 상기 제2 반도체층은 산화물 반도체 물질을 포함하는, 표시 장치.
  13. 제1 표시 영역, 투과 영역을 구비한 제2 표시 영역 및 상기 제1 표시 영역과 상기 제2 표시 영역의 외측에 배치된 주변 영역을 포함하는 표시 장치 및
    상기 제2 표시 영역에 대응하도록 배치된 전자컴포넌트;를 포함하며,
    상기 표시 장치는,
    기판;
    상기 기판 상에 배치되며, 상기 제1 표시 영역에 위치하는 제1 화소회로; 및
    상기 제1 표시 영역 및 상기 제2 표시 영역을 커버하며, 상기 제1 화소회로 상에 배치되는 유기절연층;을 포함하고,
    상기 유기절연층의 상기 제2 표시 영역에서의 두께는 상기 유기절연층의 상기 제1 표시 영역에서의 두께보다 작은, 전자 기기.
  14. 제13항에 있어서,
    상기 표시 장치의 상기 유기절연층은 제1 유기층 및 상기 제1 유기층 상의 제2 유기층을 포함하며,
    상기 제2 유기층의 상기 제2 표시 영역에서의 두께는 상기 제2 유기층의 상기 제1 표시 영역에서의 두께보다 작은, 전자 기기.
  15. 제14항에 있어서,
    상기 표시 장치의 상기 유기절연층은 상기 제2 유기층 상의 제3 유기층을 더 포함하며,
    상기 제3 유기층의 상기 제2 표시 영역에서의 두께는 상기 제3 유기층의 상기 제1 표시 영역에서의 두께보다 작은, 전자 기기.
  16. 제13항에 있어서,
    상기 표시 장치는,
    상기 제1 표시 영역에 위치하며, 상기 유기절연층 상에 배치되고, 상기 제1 화소회로와 전기적으로 연결된 제1 화소전극; 및
    상기 제2 표시 영역에 위치하며, 상기 유기절연층 상에 배치되는 제2 화소전극;를 더 포함하고,
    평면 상에서 상기 제2 화소전극의 면적은 상기 제1 화소전극의 면적보다 큰, 전자 기기.
  17. 제16항에 있어서,
    상기 표시 장치는,
    상기 제1 화소전극 및 상기 제2 화소전극 상에 배치되되, 상기 제1 화소전극의 일부분 및 상기 제2 화소전극의 일부분을 각각 노출시키는 제1 개구 및 제2 개구를 포함하는 화소정의막;을 더 포함하고,
    평면 상에서 상기 제2 개구의 면적은 상기 제1 개구의 면적보다 큰, 전자 기기.
  18. 제16항에 있어서,
    상기 기판과 상기 제2 화소전극 사이의 거리는 상기 기판과 상기 제1 화소전극 사이의 거리보다 작은, 전자 기기.
  19. 제1 영역 및 상기 제1 영역과 인접한 제2 영역을 구비한 기판을 준비하는 단계;
    상기 기판 상의 상기 제1 영역에 제1 화소회로를 형성하는 단계;
    상기 제1 화소회로 상에 배치되며, 상기 기판의 상기 제1 영역 및 상기 제2 영역을 커버하는 유기절연층을 형성하는 단계;
    상기 유기절연층 상에 배치되며, 상기 제1 영역에 위치한 제1 화소전극 및 상기 제2 영역에 위치한 제2 화소전극을 형성하는 단계;를 포함하고,
    상기 유기절연층을 형성하는 단계는, 상기 제2 영역에서의 상기 유기절연층의 두께가 상기 제1 영역에서의 상기 유기절연층의 두께보다 작도록 하프톤 마스크를 이용하여 상기 유기절연층을 형성하는 단계를 포함하는, 표시 장치의 제조방법.
  20. 제19항에 있어서,
    상기 유기절연층을 형성하는 단계는,
    제1 유기층을 형성하는 단계; 및
    상기 제1 유기층 상에 제2 유기층을 형성하는 단계로서, 하프톤 마스크를 이용하여 상기 제2 영역에서의 상기 제2 유기층의 두께가 상기 제1 영역에서의 상기 제2 유기층의 두께보다 작도록 상기 제2 유기층을 형성하는 단계;를 포함하는, 표시 장치의 제조방법.
  21. 제20항에 있어서,
    상기 유기절연층을 형성하는 단계는,
    상기 제2 유기층 상에 제3 유기층을 형성하는 단계로서, 하프톤 마스크를 이용하여 상기 제2 영역에서의 상기 제3 유기층의 두께가 상기 제1 영역에서의 상기 제3 유기층의 두께보다 작도록 상기 제3 유기층을 형성하는 단계;를 더 포함하는, 표시 장치의 제조방법.
  22. 제19항에 있어서,
    평면 상에서 상기 제2 화소전극의 면적은 상기 제1 화소전극의 면적보다 큰, 표시 장치의 제조방법.
  23. 제19항에 있어서,
    상기 제1 화소전극 및 상기 제2 화소전극 상에 배치되되, 상기 제1 화소전극의 일부분 및 상기 제2 화소전극의 일부분을 각각 노출시키는 제1 개구 및 제2 개구를 포함하는 화소정의막을 형성하는 단계;를 더 포함하고,
    평면 상에서 상기 제2 개구의 면적은 상기 제1 개구의 면적보다 큰, 표시 장치의 제조방법.

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