KR20230017391A - 표시 장치 및 그 제조 방법 - Google Patents

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Abstract

본 발명은 도전층 및/또는 반도체층의 적어도 일부를 노출하는 콘택홀들을 형성할 때 도전층 및/또는 반도체층의 표면이 손상되지 않는 표시 장치 및 그 제조 방법을 위하여, 기판; 상기 기판 상에 배치되는 도전 마운드(conductive mound); 상기 기판 상에 배치되는 제1 절연 마운드(first insulating mound); 및 상기 도전 마운드 상에 배치되는 제1 영역, 및 상기 제1 절연 마운드 상에 배치되는 제2 영역을 포함하는 반도체층을 포함하고, 상기 제1 절연 마운드와 상기 반도체층의 상기 제2 영역은 서로 대응하는 표시 장치를 제공한다.

Description

표시 장치 및 그 제조 방법{Display apparatus and manufacturing the same}
본 발명은 표시 장치 및 그 제조 방법에 관한 것이다.
표시 장치는 데이터를 시각적으로 표시하는 장치이다. 표시 장치는 휴대폰 등과 같은 소형 제품의 디스플레이로 사용되기도 하고, 텔레비전 등과 같은 대형 제품의 디스플레이로 사용되기도 한다.
표시 장치는 외부로 이미지를 디스플레이 하기 위해 전기적 신호를 받아 발광하는 복수의 화소들을 포함한다. 각 화소는 표시 요소를 포함하며, 예컨대 유기 발광 표시 장치의 경우 유기 발광 다이오드(OLED)를 표시 요소로 포함한다. 일반적으로 유기 발광 표시 장치는 기판 상에 박막 트랜지스터 및 유기 발광 다이오드를 형성하고, 유기 발광 다이오드가 스스로 빛을 발광하여 작동한다.
최근 표시 장치는 그 용도가 다양해지면서 표시 장치의 품질을 향상시키는 설계가 다양하게 시도되고 있다.
본 발명이 해결하고자 하는 과제는 도전층 및/또는 반도체층의 적어도 일부를 노출하는 콘택홀들을 형성할 때 도전층 및/또는 반도체층의 표면이 손상되지 않는 표시 장치 및 그 제조 방법을 제공하는 것이다.
본 발명이 이루고자 하는 기술적 과제들은 이상에서 언급한 기술적 과제들로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 본 발명의 기재로부터 당해 분야에서 통상의 지식을 가진 자에게 명확하게 이해될 수 있을 것이다.
본 발명의 일 관점에 따르면, 기판; 상기 기판 상에 배치되는 도전 마운드(conductive mound); 상기 기판 상에 배치되는 제1 절연 마운드(first insulating mound); 및 상기 도전 마운드 상에 배치되는 제1 영역, 및 상기 제1 절연 마운드 상에 배치되는 제2 영역을 포함하는 반도체층을 포함하고, 상기 제1 절연 마운드와 상기 반도체층의 상기 제2 영역은 서로 대응하는 표시 장치가 제공된다.
일 예에 따르면, 상기 반도체층의 상기 제2 영역의 하면과 상기 기판의 상면 사이의 수직거리는 상기 도전 마운드의 상면과 상기 기판의 상면 사이의 수직거리보다 클 수 있다.
일 예에 따르면, 상기 표시 장치는 상기 도전 마운드와 상기 반도체층의 상기 제1 영역 사이에 개재되는 제2 절연 마운드(second insulating mound)를 더 포함할 수 있다.
일 예에 따르면, 상기 제1 절연 마운드의 두께는 상기 제2 절연 마운드의 두께보다 클 수 있다.
일 예에 따르면, 상기 제2 절연 마운드와 상기 반도체층의 상기 제1 영역은 서로 대응할 수 있다.
일 예에 따르면, 상기 표시 장치는 표시 요소; 상기 표시 요소로 흐르는 구동 전류의 크기를 제어하고, 상기 반도체층의 상기 제1 영역을 포함하는 구동 트랜지스터; 스캔 신호에 응답하여 데이터 전압을 상기 구동 트랜지스터에 전달하고, 상기 반도체층의 상기 제2 영역을 포함하는 스캔 트랜지스터; 및 제1 전극 및 상기 구동 트랜지스터의 게이트에 연결되는 제2 전극을 갖는 저장 커패시터를 더 포함할 수 있다.
일 예에 따르면, 상기 구동 트랜지스터는 상기 반도체층의 상기 제1 영역 상에 배치되고 상기 반도체층의 상기 제1 영역과 적어도 일부 중첩하는 제1 게이트 전극을 더 포함하고, 상기 스캔 트랜지스터는 상기 반도체층의 상기 제2 영역 상에 배치되고 상기 반도체층의 상기 제2 영역과 적어도 일부 중첩하는 제2 게이트 전극을 더 포함할 수 있다.
일 예에 따르면, 상기 표시 장치는 상기 기판 상에 배치되는 제3 절연 마운드(third insulating mound); 및 상기 스캔 신호를 공급하고, 트랜지스터를 포함하는 게이트 구동부를 더 포함하고, 상기 반도체층은 상기 제3 절연 마운드 상에 배치되는 제3 영역을 더 포함하고, 상기 트랜지스터는 상기 반도체층의 상기 제3 영역, 및 상기 반도체층의 상기 제3 영역과 적어도 일부 중첩하는 제3 게이트 전극을 포함할 수 있다.
일 예에 따르면, 상기 반도체층의 상기 제3 영역의 하면과 상기 기판의 상면 사이의 수직거리는 상기 도전 마운드의 상면과 상기 기판의 상면 사이의 수직거리보다 클 수 있다.
일 예에 따르면, 상기 반도체층의 상기 제3 영역의 하면과 상기 기판의 상면 사이의 수직거리는 상기 반도체층의 상기 제2 영역의 하면과 상기 기판의 상면 사이의 수직거리와 실질적으로 동일할 수 있다.
일 예에 따르면, 상기 제3 절연 마운드와 상기 반도체층의 상기 제3 영역은 서로 대응할 수 있다.
본 발명의 다른 관점에 따르면, 기판; 상기 기판 상에 배치되는 도전 마운드(conductive mound); 상기 기판 상에 배치되고, 상기 도전 마운드의 적어도 일부 커버하는 유기 평탄화층; 및 상기 유기 평탄화층 상에 배치되고, 상기 도전 마운드와 중첩하는 제1 반도체 영역 및 상기 도전 마운드와 중첩하지 않는 제2 반도체 영역을 포함하는 반도체층을 포함하는 표시 장치가 제공된다.
일 예에 따르면, 상기 제2 반도체 영역의 하면과 상기 기판의 상면 사이의 수직거리는 상기 도전 마운드의 상면과 상기 기판의 상면 사이의 수직거리보다 클 수 있다.
일 예에 따르면, 상기 표시 장치는 표시 요소; 상기 표시 요소로 흐르는 구동 전류의 크기를 제어하고, 상기 제1 반도체 영역을 포함하는 구동 트랜지스터; 스캔 신호에 응답하여 데이터 전압을 상기 구동 트랜지스터에 전달하고, 상기 제2 반도체 영역을 포함하는 스캔 트랜지스터; 및 제1 전극 및 상기 구동 트랜지스터의 게이트에 연결되는 제2 전극을 갖는 저장 커패시터를 더 포함할 수 있다.
일 예에 따르면, 상기 구동 트랜지스터는 상기 제1 반도체 영역 상에 배치되고 상기 제1 반도체 영역과 적어도 일부 중첩하는 제1 게이트 전극을 더 포함하고, 상기 스캔 트랜지스터는 상기 제2 반도체 영역 상에 배치되고 상기 제2 반도체 영역과 적어도 일부 중첩하는 제2 게이트 전극을 더 포함할 수 있다.
일 예에 따르면, 상기 표시 장치는 상기 스캔 신호를 공급하고, 트랜지스터를 포함하는 게이트 구동부를 더 포함하고, 상기 기판에는 표시 영역과 주변 영역이 정의되고, 상기 구동 트랜지스터 및 상기 스캔 트랜지스터는 상기 표시 영역에 배치되고, 상기 게이트 구동부는 상기 주변 영역에 배치되고, 상기 반도체층은 상기 주변 영역에 배치되는 제3 반도체 영역을 더 포함하고, 상기 트랜지스터는 상기 제3 반도체 영역, 및 상기 제3 반도체 영역과 적어도 일부 중첩하는 제3 게이트 전극을 포함할 수 있다.
일 예에 따르면, 상기 제3 반도체 영역의 하면과 상기 기판의 상면 사이의 수직거리는 상기 도전 마운드의 상면과 상기 기판의 상면 사이의 수직거리보다 크고, 상기 제2 반도체 영역의 하면과 상기 기판의 상면 사이의 수직거리와 실질적으로 동일할 수 있다.
일 예에 따르면, 상기 표시 장치는 상기 기판 상에 배치되고, 상기 도전 마운드 및 상기 데이터 전압을 전달하는 데이터선을 포함하는 도전층을 더 포함할 수 있다.
일 예에 따르면, 상기 유기 평탄화층은 상기 도전 마운드의 측면을 커버할 수 있다.
일 예에 따르면, 상기 유기 평탄화층은 제1 두께를 갖는 제1 부분과, 상기 제1 두께보다 작은 제2 두께를 갖는 제2 부분을 포함할 수 있다.
일 예에 따르면, 상기 제2 반도체 영역은 상기 유기 평탄화층의 상기 제1 부분에 배치될 수 있다.
본 발명의 또 다른 관점에 따르면, 기판을 준비하는 단계; 상기 기판 상에 도전 마운드를 형성하는 단계; 상기 기판 상에 제1 절연 마운드를 형성하는 단계; 및 상기 도전 마운드 상에 배치되는 제1 영역, 및 상기 제1 절연 마운드 상에 배치되는 제2 영역을 포함하는 반도체층을 형성하는 단계를 포함하고, 상기 제1 절연 마운드와 상기 반도체층의 상기 제2 영역은 서로 대응하는 표시 장치의 제조 방법이 제공된다.
일 예에 따르면, 상기 반도체층을 형성하는 단계는, 상기 기판 상에 반도체 물질층을 형성하는 단계; 상기 반도체 물질층 상에 포토레지스트 패턴을 형성하는 단계; 및 상기 포토레지스트 패턴을 식각 마스크로 하여 상기 반도체 물질층의 적어도 일부를 식각하는 단계를 포함하고, 상기 제1 절연 마운드를 형성하는 단계는, 상기 도전 마운드 상에 절연 물질층을 형성하는 단계; 및 상기 포토레지스트 패턴을 식각 마스크로 하여 상기 절연 물질층의 적어도 일부를 식각하는 단계를 포함할 수 있다.
일 예에 따르면, 상기 표시 장치의 제조 방법은 상기 도전 마운드와 상기 반도체층의 상기 제1 영역 사이에 개재되는 제2 절연 마운드를 형성하는 단계를 더 포함할 수 있다.
일 예에 따르면, 상기 제1 절연 마운드를 형성하는 단계와 상기 제2 절연 마운드를 형성하는 단계는 동시에 이루어질 수 있다.
일 예에 따르면, 상기 반도체층을 형성하는 단계는, 상기 기판 상에 반도체 물질층을 형성하는 단계; 상기 반도체 물질층 상에 포토레지스트 패턴을 형성하는 단계; 및 상기 포토레지스트 패턴을 식각 마스크로 하여 상기 반도체 물질층의 적어도 일부를 식각하는 단계를 포함하고, 상기 제2 절연 마운드를 형성하는 단계는, 상기 도전 마운드 상에 절연 물질층을 형성하는 단계; 및 상기 포토레지스트 패턴을 식각 마스크로 하여 상기 절연 물질층의 적어도 일부를 식각하는 단계를 포함할 수 있다.
전술한 것 외의 다른 측면, 특징, 이점은 이하의 발명을 실시하기 위한 구체적인 내용, 청구범위 및 도면으로부터 명확해질 것이다.
이러한 일반적이고 구체적인 측면이 시스템, 방법, 컴퓨터 프로그램, 또는 어떠한 시스템, 방법, 컴퓨터 프로그램의 조합을 사용하여 실시될 수 있다.
상기한 바와 같이 이루어진 본 발명의 일 실시예에 따르면, 도전층 및/또는 반도체층의 적어도 일부를 노출하는 콘택홀들을 형성할 때 도전층 및/또는 반도체층의 표면이 손상되지 않는 표시 장치 및 그 제조 방법을 구현할 수 있다. 물론 이러한 효과에 의해 본 발명의 범위가 한정되는 것은 아니다.
도 1은 본 발명의 일 실시예에 따른 표시 장치를 개략적으로 도시한 평면도이다.
도 2는 본 발명의 일 실시예에 따른 표시 장치를 개략적으로 도시한 블록도이다.
도 3은 본 발명의 일 실시예에 따른 표시 장치의 어느 하나의 화소의 등가회로도이다.
도 4는 본 발명의 일 실시예에 따른 표시 장치를 개략적으로 도시한 단면도이다.
도 5a 내지 도 5f는 본 발명의 일 실시예에 따른 표시 장치의 제조 방법을 순차적으로 나타낸 단면도들이다.
도 6은 본 발명의 일 실시예에 따른 표시 장치를 개략적으로 도시한 단면도이다.
도 7a 내지 도 7d는 본 발명의 일 실시예에 따른 표시 장치의 제조 방법을 순차적으로 나타낸 단면도들이다.
도 8은 본 발명의 일 실시예에 따른 표시 장치를 개략적으로 도시한 단면도이다.
도 9는 본 발명의 일 실시예에 따른 표시 장치를 개략적으로 도시한 단면도이다.
본 발명은 다양한 변환을 가할 수 있고 여러 가지 실시예를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 상세한 설명에 상세하게 설명하고자 한다. 본 발명의 효과 및 특징, 그리고 그것들을 달성하는 방법은 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 다양한 형태로 구현될 수 있다.
이하, 첨부된 도면을 참조하여 본 발명의 실시예들을 상세히 설명하기로 하며, 도면을 참조하여 설명할 때 동일하거나 대응하는 구성 요소는 동일한 도면부호를 부여하고 이에 대한 중복되는 설명은 생략하기로 한다.
이하의 실시예들에서, 제1, 제2 등의 용어는 한정적인 의미가 아니라 하나의 구성 요소를 다른 구성 요소와 구별하는 목적으로 사용되었다.
이하의 실시예들에서, 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다.
이하의 실시예들에서, 포함하다 또는 가지다 등의 용어는 명세서상에 기재된 특징, 또는 구성요소가 존재함을 의미하는 것이고, 하나 이상의 다른 특징들 또는 구성요소가 부가될 가능성을 미리 배제하는 것은 아니다.
이하의 실시예들에서, 막, 영역, 구성 요소 등의 부분이 다른 부분 위에 또는 상에 있다고 할 때, 다른 부분의 바로 위에 있는 경우뿐만 아니라, 그 중간에 다른 막, 영역, 구성 요소 등이 개재되어 있는 경우도 포함한다.
도면에서는 설명의 편의를 위하여 구성 요소들이 그 크기가 과장 또는 축소될 수 있다. 예컨대, 도면에서 나타난 각 구성의 크기 및 두께는 설명의 편의를 위해 임의로 나타내었으므로, 본 발명이 반드시 도시된 바에 한정되지 않는다.
어떤 실시예가 달리 구현 가능한 경우에 특정한 공정 순서는 설명되는 순서와 다르게 수행될 수도 있다. 예를 들어, 연속하여 설명되는 두 공정이 실질적으로 동시에 수행될 수도 있고, 설명되는 순서와 반대의 순서로 진행될 수 있다.
본 명세서에서 "A 및/또는 B"은 A이거나, B이거나, A와 B인 경우를 나타낸다. 그리고, "A 및 B 중 적어도 하나"는 A이거나, B이거나, A와 B인 경우를 나타낸다.
이하의 실시예에서, 막, 영역, 구성 요소 등이 연결되었다고 할 때, 막, 영역, 구성 요소들이 직접적으로 연결된 경우, 또는/및 막, 영역, 구성요소들 중간에 다른 막, 영역, 구성 요소들이 개재되어 간접적으로 연결된 경우도 포함한다. 예컨대, 본 명세서에서 막, 영역, 구성 요소 등이 전기적으로 연결되었다고 할 때, 막, 영역, 구성 요소 등이 직접 전기적으로 연결된 경우, 및/또는 그 중간에 다른 막, 영역, 구성 요소 등이 개재되어 간접적으로 전기적 연결된 경우를 나타낸다.
x축, y축 및 z축은 직교 좌표계 상의 세 축으로 한정되지 않고, 이를 포함하는 넓은 의미로 해석될 수 있다. 예를 들어, x축, y축 및 z축은 서로 직교할 수도 있지만, 서로 직교하지 않는 서로 다른 방향을 지칭할 수도 있다.
도 1은 본 발명의 일 실시예에 따른 표시 장치를 개략적으로 도시한 평면도이다.
도 1을 참조하면, 표시 장치(1)는 이미지를 구현하는 표시 영역(DA)과 표시 영역(DA) 주변에 배치되는 주변 영역(PA)을 포함한다. 표시 장치(1)는 표시 영역(DA)에서 방출되는 빛을 이용하여 외부로 이미지를 제공할 수 있다.
기판(100)은 유리, 금속 또는 플라스틱 등 다양한 소재로 구성될 수 있다. 일 실시예에 따르면, 기판(100)은 플렉서블 소재를 포함할 수 있다. 여기서, 플렉서블 소재란 잘 휘어지고 구부러지며 접거나 말 수 있는 소재일 수 있다. 예컨대, 플렉서블 소재는 초박형 유리, 금속, 또는 플라스틱으로 구성될 수 있다.
기판(100)의 표시 영역(DA)에는 유기 발광 다이오드(organic light-emitting diode, OLED)와 같은 다양한 표시 요소(display element)를 구비한 화소(PX)들이 배치될 수 있다. 화소(PX)는 복수로 구성되며, 복수의 화소(PX)는 스트라이프 배열, 펜타일 배열, 모자이크 배열 등 다양한 형태로 배치되어 화상을 구현할 수 있다.
표시 영역(DA)을 평면 형상으로 볼 때, 상기 표시 영역(DA)는 도 1과 같이 직사각형 형상으로 구비될 수 있다. 또 다른 실시예로, 표시 영역(DA)은 삼각형, 오각형, 육각형 등의 다각형 형상이나 원형 형상, 타원형 형상, 비정형 형상 등으로 구비될 수 있다.
기판(100)의 주변 영역(PA)은 표시 영역(DA) 주변에 배치되는 영역으로, 화상이 표시되지 않는 영역일 수 있다. 주변 영역(PA)에는 표시 영역(DA)에 인가할 전기적 신호를 전달하는 다양한 배선들, 인쇄 회로 기판이나 드라이버 IC칩이 부착되는 패드들이 위치할 수 있다.
도 2는 본 발명의 일 실시예에 따른 표시 장치를 개략적으로 도시한 블록도이다.
표시 장치(1)는 전류에 의해 밝기가 달라지는 표시 요소, 예컨대, 유기 발광 다이오드(OLED)를 포함하는 유기 발광 표시 장치(Organic Light Emitting Display)일 수 있다. 또는, 표시 장치(1)는 무기 발광 표시 장치(Inorganic Light Emitting Display 또는 무기 EL 표시 장치)이거나, 양자점 발광 표시 장치(Quantum Dot Light Emitting Display)일 수 있다. 즉, 표시 장치(1)에 구비된 표시 요소의 발광층은 유기물을 포함하거나, 무기물을 포함하거나, 양자점(Quantum Dot)을 포함하거나, 유기물과 양자점을 포함하거나, 무기물과 양자점을 포함하거나, 유기물과 무기물과 양자점을 포함할 수도 있다. 이하에서는 표시 장치(1)가 유기 발광 표시 장치인 경우를 중심으로 서술하고자 한다.
도 2를 참조하면, 표시 장치(1)는 표시부(11), 게이트 구동부(12), 데이터 구동부(13), 타이밍 제어부(14), 및 전압 생성부(15)를 포함한다. 표시부(11)는 전술한 도 1의 표시 영역(DA)에 배치되고, 게이트 구동부(12), 데이터 구동부(13), 타이밍 제어부(14), 및 전압 생성부(15)는 도 1의 주변 영역(PA)에 배치된다.
표시부(11)는 제i 행 제j 열에 위치하는 화소(PXij)와 같은 화소들(PX)을 포함한다. 용이한 이해를 위해 도 2에는 하나의 화소(PXij)만 도시되었지만, m x n개의 화소들(PX)이 예컨대 매트릭스 형태로 배열될 수 있다. 여기서 i는 1 이상 m 이하의 자연수이고, j는 1 이상 n 이하의 자연수이다.
도 2에서는 오로지 예시적인 목적으로 2개의 트랜지스터와 1개의 커패시터를 포함하는 화소(PX)를 중심으로 설명한다. 그러나, 본 발명은 이러한 특정 화소 회로를 채용한 화소(PX)에만 적용되는 것이 아니라, 다른 화소 회로, 예컨대, 3개의 트랜지스터와 1개의 커패시터를 포함하는 화소 회로를 채용한 화소(PX), 7개의 트랜지스터와 1개의 커패시터를 포함하는 화소 회로를 채용한 화소(PX) 등에도 동일하게 적용될 수 있다.
화소들(PX)은 스캔선들(SL_1 내지 SL_m), 데이터선들(DL_1 내지 DL_n), 및 전원선(PL)에 연결된다. 예컨대, 도 2에 도시된 바와 같이, 제i 행 제j 열에 위치하는 화소(PXij)는 스캔선(SL_i), 데이터선(DL_j), 및 전원선(PL)에 연결될 수 있다.
데이터선들(DL_1 내지 DL_n)은 제1 방향(또는, 열 방향)(DR1)으로 연장되어 동일 열에 위치한 화소들(PX)에 연결될 수 있다. 스캔선들(SL_1 내지 SL_m)은 제2 방향(또는, 행 방향)(DR2)으로 연장되어 동일 행에 위치한 화소들(PX)에 연결될 수 있다.
전원선(PL)은 제1 방향(DR1)으로 연장되는 복수의 세로 전원선들을 포함할 수 있으며, 상기 복수의 세로 전원선들은 동일 열에 위치한 화소들(PX)에 연결될 수 있다. 전원선(PL)은 제2 방향(DR2)으로 연장되는 복수의 가로 전원선들을 포함할 수 있으며, 상기 복수의 가로 전원선들은 동일 행에 위치한 화소들(PX)에 연결될 수 있다. 상기 복수의 가로 전원선들과 상기 복수의 세로 전원선들은 서로 연결될 수 있다.
스캔선들(SL_1 내지 SL_m) 각각은 게이트 구동부(12)로부터 출력되는 스캔 신호들(Sn_1 내지 Sn_m)을 동일 행의 화소들(PX)에게 전달한다. 데이터선들(DL_1 내지 DL_n) 각각은 데이터 구동부(13)로부터 출력되는 데이터 전압들(Dm_1 내지 Dm_n)을 동일 열의 화소들(PX)에게 전달한다. 제i 행 제j 열에 위치하는 화소(PXij)는 스캔 신호(Sn_i) 및 데이터 전압(Dm_j)을 수신한다.
전원선(PL)은 전압 생성부(15)로부터 출력되는 제1 구동 전압(ELVDD)을 화소들(PX)에게 전달한다.
화소(PXij)는 표시 요소 및 데이터 전압(Dm_j)에 기초하여 표시 요소로 흐르는 전류의 크기를 제어하는 구동 트랜지스터(Transistor)를 포함한다. 데이터 전압(Dm_j)은 데이터 구동부(13)에서 출력되며 데이터선(DL_j)을 통해 화소(PXij)에서 수신된다. 표시 요소는 예컨대 유기 발광 다이오드일 수 있다. 표시 요소가 구동 트랜지스터로부터 수신되는 전류의 크기에 대응하는 밝기로 발광함으로써, 화소(PXij)는 데이터 전압(Dm_j)에 대응하는 계조를 표현할 수 있다. 화소(PX)는 풀 컬러를 표시할 수 있는 단위 화소의 일부, 예컨대, 부화소에 대응될 수 있다. 화소(PXij)는 적어도 하나의 스위칭 트랜지스터 및 적어도 하나의 커패시터를 더 포함할 수 있다. 화소(PXij)에 대하여 아래에서 더욱 자세히 설명한다.
전압 생성부(15)는 화소(PXij)의 구동에 필요한 전압들을 생성할 수 있다. 예컨대, 전압 생성부(15)는 제1 구동 전압(ELVDD) 및 제2 구동 전압(ELVSS)을 생성할 수 있다. 제1 구동 전압(ELVDD)의 레벨은 제2 구동 전압(ELVSS)의 레벨보다 높을 수 있다.
도 2에 도시되지 않았지만, 전압 생성부(15)는 초기화 전압을 생성하여 화소들(PX)에 제공할 수 있다. 초기화 전압은 구동 트랜지스터의 게이트 및/또는 표시 요소의 애노드에 인가될 수 있다.
또한, 도 2에 도시되지 않았지만, 전압 생성부(15)는 화소(PXij)의 스위칭 트랜지스터를 제어하기 위한 제1 게이트 전압(VGH) 및 제2 게이트 전압(VGL)을 생성하여 게이트 구동부(12)에 제공할 수 있다. 제1 게이트 전압(VGH)이 스위칭 트랜지스터의 게이트에 인가되면 스위칭 트랜지스터는 턴 온되고, 제2 게이트 전압(VGL)이 스위칭 트랜지스터의 게이트에 인가되면 스위칭 트랜지스터는 턴 오프될 수 있다. 제1 게이트 전압(VGH)은 턴 온 전압으로 지칭되고, 제2 게이트 전압(VGL)은 턴 오프 전압으로 지칭될 수 있다. 화소(PXij)의 스위칭 트랜지스터들은 n형 MOSFET일 수 있으며, 제1 게이트 전압(VGH)의 레벨은 제2 게이트 전압(VGL)의 레벨보다 높을 수 있다. 도 2에 도시되지 않았지만, 전압 생성부(15)는 감마 기준 전압들을 생성하여 데이터 구동부(13)에 제공할 수도 있다.
타이밍 제어부(14)는 게이트 구동부(12), 및 데이터 구동부(13)의 동작 타이밍을 제어함으로써, 표시부(11)를 제어할 수 있다. 표시부(11)의 화소들(PX)은 프레임 기간 마다 새로운 데이터 전압(Dm)을 수신하고, 데이터 전압(Dm)에 대응하는 휘도로 발광함으로써 한 프레임의 영상 소스 데이터(RGB)에 대응하는 영상을 표시할 수 있다.
타이밍 제어부(14)는 외부로부터 영상 소스 데이터(RGB)와 제어신호(CONT)를 수신한다. 타이밍 제어부(14)는 표시부(11) 및 화소들(PX)의 특성 등을 기초로 영상 소스 데이터(RGB)를 영상 데이터(DATA)로 변환할 수 있다. 타이밍 제어부(14)는 영상 데이터(DATA)를 데이터 구동부(13)에 제공할 수 있다.
제어신호(CONT)는 수직 동기신호(Vsync), 수평 동기신호(Hsync), 데이터 인에이블 신호(Data Enable, DE), 클럭 신호(CLK) 등을 포함할 수 있다. 타이밍 제어부(14)는 제어신호(CONT)를 이용하여 게이트 구동부(12), 및 데이터 구동부(13)의 동작 타이밍을 제어할 수 있다. 타이밍 제어부(14)는 수평 주사 기간(horizontal scanning period)의 데이터 인에이블 신호(DE)를 카운트하여 프레임 기간을 판단할 수 있다. 이 경우, 외부로부터 공급되는 수직 동기신호(Vsync)와 수평 동기신호(Hsync)는 생략될 수 있다. 영상 소스 데이터(RGB)는 화소들(PX)의 휘도(luminance) 정보를 포함한다. 휘도는 정해진 수효, 예를 들어, 1024(=210), 256(=28) 또는 64(=26)개의 계조(gray)를 가질 수 있다.
타이밍 제어부(14)는 게이트 구동부(12)의 동작 타이밍을 제어하기 위한 게이트 타이밍 제어 신호(GDC), 및 데이터 구동부(13)의 동작 타이밍을 제어하기 위한 데이터 타이밍 제어 신호(DDC)를 포함하는 제어 신호들을 생성할 수 있다.
게이트 타이밍 제어 신호(GDC)는 게이트 스타트 펄스(Gate Start Pulse, GSP), 게이트 시프트 클럭(Gate Shift Clock, GSC), 게이트 출력 인에이블(Gate Output Enable, GOE) 신호 등을 포함할 수 있다. 게이트 스타트 펄스(GSP)는 주사 기간의 시작 시점에 첫 번째 스캔 신호를 생성하는 게이트 구동부(12)에 공급된다. 게이트 시프트 클럭(GSC)은 게이트 구동부(12)에 공통으로 입력되는 클럭 신호로서, 게이트 스타트 펄스(GSP)를 시프트 시키기 위한 클럭 신호이다. 게이트 출력 인에이블(GOE) 신호는 게이트 구동부(12)의 출력을 제어한다.
데이터 타이밍 제어 신호(DDC)는 소스 스타트 펄스(Source, Start Pulse, SSP), 소스 샘플링 클럭(Source Sampling Clock, SSC), 소스 출력 인에이블(Source Output Enable, SOE) 신호 등을 포함할 수 있다. 소스 스타트 펄스(SSP)는 데이터 구동부(13)의 데이터 샘플링 시작 시점을 제어하며, 주사 기간의 시작 시점에 데이터 구동부(13)에 제공된다. 소스 샘플링 클럭(SSC)은 라이징 또는 폴링 에지에 기준하여 데이터 구동부(13) 내에서 데이터의 샘플링 동작을 제어하는 클럭 신호이다. 소스 출력 인에이블 신호(SOE)는 데이터 구동부(13)의 출력을 제어한다. 한편, 데이터 구동부(13)에 공급되는 소스 스타트 펄스(SSP)는 데이터 전송 방식에 따라 생략될 수도 있다.
게이트 구동부(12)는 전압 생성부(15)로부터 제공되는 제1 및 제2 게이트 전압(VGH, VGL)을 이용하여 타이밍 제어부(14)로부터 공급된 게이트 타이밍 제어 신호(GDC)에 응답하여 스캔 신호들(Sn_1 내지 Sn_m)을 순차적으로 생성한다. 게이트 구동부(12)는 복수의 트랜지스터들을 포함할 수 있으며 박막 공정을 통해 화소들(PX)과 함께 형성될 수 있다. 예를 들어, 게이트 구동부(12)는 주변 영역(PA)에 ASG(Amorphous Silicon TFT Gate driver circuit) 형태 또는 OSG(Oxide Semiconductor TFT Gate driver circuit) 형태로 실장될 수 있다.
데이터 구동부(13)는 타이밍 제어부(14)로부터 공급된 데이터 타이밍 제어 신호(DDC)에 응답하여 타이밍 제어부(14)로부터 공급되는 영상 데이터(DATA)를 샘플링하고 래치하여 병렬 데이터 체계의 데이터로 변환한다. 데이터 구동부(13)는 병렬 데이터 체계의 데이터로 변환할 때, 영상 데이터(DATA)를 감마 기준 전압으로 변환하여 아날로그 형태의 데이터 전압으로 변환한다. 데이터 구동부(13)는 데이터선들(DL_1 내지 DL_n)을 통해 데이터 전압들(Dm_1 내지 Dm_n)을 화소들(PX)에 제공한다. 화소들(PX)은 스캔 신호들(Sn_1 내지 Sn_m)에 응답하여 데이터 전압들(Dm_1 내지 Dm_n)을 수신한다.
도 3은 본 발명의 일 실시예에 따른 표시 장치의 어느 하나의 화소의 등가회로도이다.
도 3을 참조하면, 화소(PX)는 스캔선(SL) 및 데이터선(DL)에 연결된 화소 회로(PC), 및 화소 회로(PC)에 연결된 표시 요소를 포함할 수 있다. 표시 요소는 애노드와 캐소드를 포함하는 유기 발광 다이오드(OLED)일 수 있다. 유기 발광 다이오드(OLED)의 캐소드는 제2 구동 전압(ELVSS)이 인가되는 공통 전극일 수 있다.
화소 회로(PC)는 제1 트랜지스터(T1), 제2 트랜지스터(T2), 및 저장 커패시터(Cst)를 포함할 수 있다.
제1 트랜지스터(T1)는 게이트-소스 전압에 따라 드레인 전류의 크기가 결정되는 구동 트랜지스터이고, 제2 트랜지스터(T2)는 게이트-소스 전압, 실질적으로 게이트 전압에 따라 턴 온/오프되는 스위칭 트랜지스터일 수 있다. 제1 트랜지스터(T1) 및 제2 트랜지스터(T2)는 박막 트랜지스터로 형성될 수 있다.
제1 트랜지스터(T1)는 구동 트랜지스터로 지칭되고, 제2 트랜지스터(T2)는 스캔 트랜지스터로 지칭될 수 있다.
저장 커패시터(Cst)는 전원선(PL)과 구동 트랜지스터(T1)의 게이트 사이에 연결된다. 저장 커패시터(Cst)는 전원선(PL)에 연결되는 제2 전극, 및 구동 트랜지스터(T1)의 게이트에 연결되는 제1 전극을 가질 수 있다. 저장 커패시터(Cst)는 스캔 트랜지스터(T2)로부터 전달받은 전압과 전원선(PL)에 공급되는 제1 구동 전압(ELVDD)의 차이에 해당하는 전압을 저장할 수 있다.
구동 트랜지스터(T1)는 게이트-소스 전압에 따라 전원선(PL)에서 유기 발광 다이오드(OLED)로 흐르는 전류(Id)의 크기를 제어할 수 있다. 유기 발광 다이오드(OLED)는 구동 전류(Id)에 의해 소정의 휘도를 갖는 빛을 방출할 수 있다. 구동 트랜지스터(T1)는 저장 커패시터(Cst)의 제1 전극에 연결되는 게이트, 전원선(PL)에 연결되는 드레인, 유기 발광 다이오드(OLED)에 연결되는 소스를 가질 수 있다.
스캔 트랜지스터(T2)는 스캔 신호(Sn)에 응답하여 데이터 전압(Dm)을 구동 트랜지스터(T1)의 게이트에 전달할 수 있다. 스캔 트랜지스터(T2)는 스캔선(SL)에 연결되는 게이트, 데이터선(DL)에 연결되는 드레인, 및 구동 트랜지스터(T1)의 게이트에 연결되는 소스를 가질 수 있다.
도 3에서는 화소 회로(PC)가 2개의 트랜지스터 및 1개의 저장 커패시터를 포함하는 경우를 설명하였으나, 본 발명은 이에 한정되지 않는다. 예컨대, 화소 회로(PC)는 3개 이상의 트랜지스터 및/또는 2개 이상의 저장 커패시터를 포함할 수 있다. 일 실시예로, 화소 회로(PC)는 3개의 트랜지스터 및 1개의 저장 커패시터를 포함할 수 있다. 다른 실시예로, 화소 회로(PC)는 7개의 트랜지스터 및 1개의 저장 커패시터를 포함할 수 있다.
도 4는 본 발명의 일 실시예에 따른 표시 장치를 개략적으로 도시한 단면도이다. 도 4는 표시 장치의 단면을 예시적으로 도시한 것으로서 일부 부재가 생략되어 있을 수 있다.
도 4를 참조하면, 표시 장치(1)는 기판(100), 화소(PX), 및 게이트 구동부(12)를 포함할 수 있다. 기판(100)에는 표시 영역(DA) 및 주변 영역(PA)이 정의될 수 있다. 다른 말로, 기판(100)은 표시 영역(DA) 및 주변 영역(PA)을 포함할 수 있다. 화소(PX)는 표시 영역(DA)에 배치되고, 게이트 구동부(12)는 주변 영역(PA)에 배치될 수 있다.
화소(PX)는 구동 트랜지스터(T1) 및 스캔 트랜지스터(T2)를 포함할 수 있다. 구동 트랜지스터(T1)는 반도체층(140)의 제1 영역(141) 및 제1 게이트 전극(151)을 포함하고, 스캔 트랜지스터(T2)는 반도체층(140)의 제2 영역(143) 및 제2 게이트 전극(153)을 포함할 수 있다. 반도체층(140)의 제1 영역(141)과 제1 게이트 전극(151)은 서로 적어도 일부 중첩하고, 반도체층(140)의 제2 영역(143)과 제2 게이트 전극(153)은 서로 적어도 일부 중첩할 수 있다.
게이트 구동부(12)는 트랜지스터(TR)를 포함할 수 있다. 트랜지스터(TR)는 반도체층(140)의 제3 영역(145) 및 제3 게이트 전극(153)을 포함할 수 있다. 반도체층(140)의 제3 영역(145)과 제3 게이트 전극(153)은 서로 적어도 일부 중첩할 수 있다. 도 4에서는 하나의 트랜지스터(TR)를 도시하고 있으나, 다른 실시예에 있어서, 게이트 구동부(12)는 복수의 트랜지스터(TR)들을 포함할 수 있다.
표시 장치(1)는 기판(100)과 반도체층(140) 사이에 개재되는 제1 도전층(120) 및 제1 절연층(130)을 포함할 수 있다. 제1 도전층(120)은 구동 트랜지스터(T1) 하부에 배치되는 도전 마운드(conductive mound)(121)를 포함할 수 있다. 제1 절연층(130)은 구동 트랜지스터(T1) 하부에 배치되는 제1 절연 마운드(first insulating mound)(131), 스캔 트랜지스터(T2) 하부에 배치되는 제2 절연 마운드(second insulating mound)(133), 및 트랜지스터(TR) 하부에 배치되는 제3 절연 마운드(third insulating mound)(135)를 포함할 수 있다.
제1 절연 마운드(131)와 반도체층(140)의 제1 영역(141)은 서로 대응할 수 있다. 후술할 도 5b 및 도 5c에 도시된 바와 같이 제1 절연 마운드(131)는 반도체층(140)의 제1 영역(141)과 동일한 포토레지스트 패턴(PR)을 이용하여 형성되므로, 제1 절연 마운드(131)의 평면 형상은 반도체층(140)의 제1 영역(141)의 평면 형상과 실질적으로 대응될 수 있다.
제2 절연 마운드(133)와 반도체층(140)의 제2 영역(143)은 서로 대응할 수 있다. 후술할 도 5b 및 도 5c에 도시된 바와 같이 제2 절연 마운드(133)는 반도체층(140)의 제2 영역(143)과 동일한 포토레지스트 패턴(PR)을 이용하여 형성되므로, 제2 절연 마운드(133)의 평면 형상은 반도체층(140)의 제2 영역(143)의 평면 형상과 실질적으로 대응될 수 있다.
제3 절연 마운드(135)와 반도체층(140)의 제3 영역(145)은 서로 대응할 수 있다. 후술할 도 5b 및 도 5c에 도시된 바와 같이 제3 절연 마운드(135)는 반도체층(140)의 제3 영역(145)과 동일한 포토레지스트 패턴(PR)을 이용하여 형성되므로, 제3 절연 마운드(135)의 평면 형상은 반도체층(140)의 제3 영역(145)의 평면 형상과 실질적으로 대응될 수 있다.
일 실시예에 있어서, 반도체층(140)의 제2 영역(143)의 하면과 기판(100)의 상면 사이의 수직거리(d2)는 도전 마운드(121)의 상면과 기판(100)의 상면 사이의 수직거리(d1)보다 클 수 있다. 다른 말로, 제2 절연 마운드(133)의 상면과 기판(100)의 상면 사이의 수직거리(d2)는 도전 마운드(121)의 상면과 기판(100)의 상면 사이의 수직거리(d1)보다 클 수 있다.
일 실시예에 있어서, 반도체층(140)의 제3 영역(145)의 하면과 기판(100)의 상면 사이의 수직거리(d3)는 도전 마운드(121)의 상면과 기판(100)의 상면 사이의 수직거리(d1)보다 클 수 있다. 다른 말로, 제3 절연 마운드(135)의 상면과 기판(100)의 상면 사이의 수직거리(d3)는 도전 마운드(121)의 상면과 기판(100)의 상면 사이의 수직거리(d1)보다 클 수 있다.
일 실시예에 있어서, 반도체층(140)의 제3 영역(145)의 하면과 기판(100)의 상면 사이의 수직거리(d3)는 반도체층(140)의 제2 영역(143)의 하면과 기판(100)의 상면 사이의 수직거리(d2)와 실질적으로 동일할 수 있다. 다른 말로, 제3 절연 마운드(135)의 상면과 기판(100)의 상면 사이의 수직거리(d3)는 제2 절연 마운드(133)의 상면과 기판(100)의 상면 사이의 수직거리(d2)와 실질적으로 동일할 수 있다.
비교예로서, 반도체층(140) 하부에 제1 절연층(130)이 배치되지 않을 수 있다. 반도체층(140)의 제2 영역(143) 하부에 제2 절연 마운드(133)가 배치되지 않으므로, 도전 마운드(121)의 상면과 기판(100)의 상면 사이의 수직거리(d1)는 반도체층(140)의 제2 영역(143)의 하면과 기판(100)의 상면 사이의 수직거리보다 현저히 크게 된다. 다른 말로, 반도체층(140)의 제2 영역(143)을 노출하기 위한 콘택홀의 깊이는 도전 마운드(121)를 노출하기 위한 콘택홀의 깊이보다 현저히 크게 된다. 따라서, 반도체층(140)의 제2 영역(143)을 노출하기 위한 콘택홀을 형성하는 식각 공정이 진행되는 동안 도전 마운드(121)는 과도한 식각이 진행되어 도전 마운드(121)의 표면이 손상될 수 있다. 또한, 도전 마운드(121)를 노출하기 위한 콘택홀이 과도하게 식각될 수 있다.
다만, 본 발명의 일 실시예와 같이 반도체층(140) 하부에 제1 도전층(120)의 두께와 동일 및/또는 유사한 제1 절연층(130)이 배치되면, 도전 마운드(121)의 상면과 기판(100)의 상면 사이의 수직거리(d1)와 제2 절연 마운드(133)의 상면과 기판(100)의 상면 사이의 수직거리(d2)가 유사할 수 있다. 다른 말로, 버퍼층(111), 제2 절연층(115), 및 제3 절연층(117) 중 적어도 하나를 관통하는 복수의 콘택홀들 각각의 깊이는 서로 유사할 수 있다. 여기서, 콘택홀들 각각의 깊이가 유사하다는 것은 콘택홀들 각각의 깊이 차이가 식각 공정 시 콘택홀들에 의해 노출된 도전층의 표면이나 반도체층의 표면이 손상되지 않는 범위 내에 있는 것을 의미할 수 있다. 따라서, 콘택홀들을 형성하기 위한 식각 공정을 진행할 때 도전층의 표면이나 반도체층의 표면이 손상되지 않도록 제1 절연층(130)을 통해 콘택홀들 각각의 깊이를 유사하게 조절할 수 있다.
이하, 도 4를 참조하여 표시 장치(1)에 포함된 구성을 적층 구조에 따라 보다 구체적으로 설명한다.
기판(100)은 글라스재, 세라믹재, 금속재, 또는 플렉서블 또는 벤더블 특성을 갖는 물질을 포함할 수 있다. 기판(100)이 플렉서블 또는 벤더블 특성을 갖는 경우, 기판(100)은 폴리에테르술폰(polyethersulfone), 폴리아크릴레이트(polyacrylate), 폴리에테르 이미드(polyetherimide), 폴리에틸렌 나프탈레이트(polyethylene naphthalate), 폴리에틸렌 테레프탈레이트(polyethylene terephthalate), 폴리페닐렌 설파이드(polyphenylene sulfide), 폴리아릴레이트(polyarylate), 폴리이미드(polyimide), 폴리카보네이트(polycarbonate) 또는 셀룰로오스 아세테이트 프로피오네이트(cellulose acetate propionate)와 같은 고분자 수지를 포함할 수 있다.
기판(100)은 상기 물질의 단층 또는 다층 구조를 가질 수 있으며, 다층 구조의 경우 무기층을 더 포함할 수 있다. 일부 실시예에서, 기판(100)은 유기물/무기물/유기물의 구조를 가질 수 있다.
버퍼층(111)은 기판(100)의 하부로부터 이물, 습기 또는 외기의 침투를 감소 또는 차단할 수 있고, 기판(100) 상에 평탄면을 제공할 수 있다. 버퍼층(111)은 산화물 또는 질화물과 같은 무기물, 또는 유기물, 또는 유무기 복합물을 포함할 수 있으며, 무기물과 유기물의 단층 또는 다층 구조로 이루어질 수 있다.
기판(100)과 버퍼층(111) 사이에는 배리어층(미도시)이 더 포함될 수 있다. 배리어층은 기판(100) 등으로부터의 불순물이 반도체층(140)으로 침투하는 것을 방지하거나 최소화하는 역할을 할 수 있다. 배리어층은 산화물 또는 질화물과 같은 무기물, 또는 유기물, 또는 유무기 복합물을 포함할 수 있으며, 무기물과 유기물의 단층 또는 다층 구조로 이루어질 수 있다.
버퍼층(111) 상에는 반도체층(140)이 배치될 수 있다. 반도체층(140)은 단층 또는 다층으로 구성될 수 있다.
일 실시예에 있어서, 반도체층(140)은 산화물 반도체 물질을 포함할 수 있다. 반도체층(140)은 예컨대, 인듐(In), 갈륨(Ga), 스태늄(Sn), 지르코늄(Zr), 바나듐(V), 하프늄(Hf), 카드뮴(Cd), 게르마늄(Ge), 크롬(Cr), 티타늄(Ti), 알루미늄(Al), 세슘(Cs), 세륨(Ce) 및 아연(Zn)을 포함하는 군에서 선택된 적어도 하나 이상의 물질의 산화물을 포함할 수 있다.
일 예로, 반도체층(140)은 ITZO(InSnZnO) 반도체층, IGZO(InGaZnO) 반도체층 등일 수 있다. 산화물 반도체는 넓은 밴드갭(band gap, 약 3.1eV), 높은 캐리어 이동도(high carrier mobility) 및 낮은 누설 전류를 가지므로, 구동 시간이 길더라도 전압 강하가 크지 않아 저주파 구동 시에도 전압 강하에 따른 휘도 변화가 크지 않은 장점이 있다.
다른 실시예에 있어서, 반도체층(140)은 비정질 실리콘을 포함하거나, 폴리 실리콘을 포함할 수 있다.
반도체층(140)은 반도체 영역, 및 반도체 영역의 일측 및 타측에 각각 배치되는 도전 영역들을 포함할 수 있다. 예를 들어, 반도체층(140)의 제1 영역(141)은 제1 반도체 영역(141s), 및 제1 반도체 영역(141s)의 일측 및 타측에 각각 배치되는 제1 도전 영역(141ca) 및 제2 도전 영역(141cb)을 포함할 수 있다. 반도체층(140)의 제2 영역(143)은 제2 반도체 영역(143s), 및 제2 반도체 영역(143s)의 일측 및 타측에 각각 배치되는 제3 도전 영역(143ca) 및 제4 도전 영역(143cb)을 포함할 수 있다. 반도체층(140)의 제3 영역(145)은 제3 반도체 영역(145s), 및 제3 반도체 영역(145s)의 일측 및 타측에 각각 배치되는 제5 도전 영역(145ca) 및 제6 도전 영역(145cb)을 포함할 수 있다.
기판(100)과 버퍼층(111) 사이에는 제1 도전층(120)이 배치될 수 있다. 제1 도전층(120)은 몰리브덴(Mo), 알루미늄(Al), 구리(Cu), 티타늄(Ti) 등을 포함하는 도전 물질을 포함할 수 있고, 상기의 재료를 포함하는 다층 또는 단층으로 형성될 수 있다. 일 예로, 제1 도전층(120)은 Ti/Al/Ti의 다층 구조로 이루어질 수 있다.
제1 도전층(120)은 도전 마운드(121) 및 데이터선(123)을 포함할 수 있다.
도전 마운드(121)는 구동 트랜지스터(T1)와 적어도 일부 중첩될 수 있다. 도전 마운드(121)는 반도체층(140)의 제1 영역(141)과 적어도 일부 중첩될 수 있다. 도전 마운드(121)는 적어도 반도체층(140)의 제1 영역(141)의 제1 반도체 영역(141s)에는 중첩될 수 있다.
반도체층(140)이 산화물 반도체 물질을 포함하는 경우, 반도체층(140)은 광에 취약한 특성을 가질 수 있다. 도전 마운드(121)는 기판(100) 측에서 입사되는 외부 광에 의해 반도체층(140)의 제1 영역(141)에 포토커런트가 유발되어 구동 트랜지스터(T1)의 소자 특성이 변화하는 것을 방지할 수 있다.
도전 마운드(121)는 구동 트랜지스터(T1)에 연결될 수 있다. 예를 들어, 도 4에 도시된 바와 같이 도전 마운드(121)는 반도체층(140)의 제1 영역(141)에 연결될 수 있다. 도전 마운드(121)는 반도체층(140)의 제1 영역(141)의 제1 도전 영역(141ca)에 연결될 수 있다.
데이터선(123)은 도 3의 데이터선(DL)에 대응되고, 스캔 트랜지스터(T2)에 연결될 수 있다. 예를 들어, 도 4에 도시된 바와 같이 데이터선(123)은 반도체층(140)의 제2 영역(143)에 연결될 수 있다. 데이터선(123)은 반도체층(140)의 제2 영역(143)의 제4 도전 영역(143cb)에 연결될 수 있다.
일 실시예에 있어서, 도 4에 도시된 바와 같이 제1 도전층(120)의 두께는 반도체층(140)의 두께보다 클 수 있다. 제1 도전층(120)이 두꺼우면 데이터 전압을 전달하는 데이터선(123)의 저항이 감소하므로, 표시 장치(1)의 해상도가 증가하더라도 표시 장치(1)의 RC 딜레이(RC delay)가 유지되거나 감소할 수 있다.
버퍼층(111)과 반도체층(140) 사이에는 제1 절연층(130)이 배치될 수 있다.
일 실시예에 있어서, 제1 절연층(130)은 유기 물질로 이루어진 막이 단층 또는 다층으로 형성될 수 있다. 예를 들어, 제1 절연층(130)은 BCB(Benzocyclobutene), 폴리이미드(polyimide), HMDSO(Hexamethyldisiloxane), Polymethylmethacrylate(PMMA)나, Polystyrene(PS)과 같은 일반 범용고분자, 페놀계 그룹을 갖는 고분자 유도체, 아크릴계 고분자, 이미드계 고분자, 아릴에테르계 고분자, 아마이드계 고분자, 불소계고분자, p-자일렌계 고분자, 비닐알콜계 고분자, 또는 이들의 블렌드 등을 포함할 수 있다.
다른 실시예에 있어서, 제1 절연층(130)은 실리콘산화물(SiO2), 실리콘질화물(SiNx), 실리콘산질화물(SiON), 알루미늄산화물(Al2O3), 티타늄산화물(TiO2), 탄탈산화물(Ta2O5), 하프늄산화물(HfO2), 또는 아연산화물(ZnO2) 등을 포함할 수 있다.
제1 절연층(130)은 절연 마운드를 포함할 수 있다. 예를 들어, 도 4에 도시된 바와 같이 제1 절연층(130)은 반도체층(140)의 제1 영역(141)에 대응하는 제1 절연 마운드(131), 반도체층(140)의 제2 영역(143)에 대응하는 제2 절연 마운드(133), 및 제3 절연 마운드(135)와 반도체층(140)의 제3 영역(145)에 대응하는 제3 절연 마운드(135)를 포함할 수 있다.
제1 절연층(130)이 유기물을 포함하는 경우, 제1 절연층(130)은 평탄한 상면을 제공할 수 있다. 따라서, 제1 절연층(130) 하부에 제1 도전층(120)의 배치 유무에 따라 제1 절연층(130)의 절연 마운드들 각각의 두께는 상이할 수 있다. 제1 도전층(120)과 적어도 일부 중첩하는 절연 마운드는 제1 도전층(120)과 중첩하지 않는 절연 마운드보다 얇을 수 있다. 예를 들어, 제1 절연 마운드(131) 하부에는 도전 마운드(121)가 배치될 수 있다. 제1 절연 마운드(131)와 도전 마운드(121)는 서로 적어도 일부 중첩할 수 있다. 제1 절연 마운드(131)의 두께(t1)는 제2 절연 마운드(133)의 두께(t2)보다 작을 수 있다. 제1 절연 마운드(131)의 두께(t1)는 제3 절연 마운드(135)의 두께(t3)보다 작을 수 있다. 제2 절연 마운드(133)의 두께(t2)는 제3 절연 마운드(135)의 두께(t3)와 실질적으로 동일할 수 있다.
반도체층(140) 상에는 게이트 절연층(113)이 배치될 수 있다. 게이트 절연층(113)은 실리콘산화물(SiO2), 실리콘질화물(SiNx), 실리콘산질화물(SiON), 알루미늄산화물(Al2O3), 티타늄산화물(TiO2), 탄탈산화물(Ta2O5), 하프늄산화물(HfO2), 또는 아연산화물(ZnO2) 등을 포함할 수 있다.
일 실시예에 있어서, 도 4에 도시된 바과 같이 게이트 절연층(113)은 반도체층(140)의 일부와 중첩되도록 패터닝될 수 있다. 예를 들어, 게이트 절연층(113)은 반도체층(140)의 도전 영역(예컨대, 제1 내지 제6 도전 영역들(141ca, 141cb, 143ca, 143cb, 145ca, 145cb))을 노출시키도록 패터닝될 수 있다. 게이트 절연층(113)의 측면과 게이트 전극층(150)의 게이트 전극(예컨대, 제1 내지 제3 게이트 전극들(151, 153, 155))의 측면은 서로 대응할 수 있다.
게이트 절연층(113)과 반도체층(140)이 중첩되는 영역은 반도체 영역으로 이해될 수 있다. 반도체층(140)의 도전 영역은 플라즈마 처리 등에 의한 도체화 과정을 거치는데, 이때 반도체층(140)에서 게이트 절연층(113)과 중첩된 부분(즉, 반도체층(140)의 반도체 영역)은 플라즈마 처리에 노출되지 않아 도전 영역과는 다른 성질을 갖게 된다. 즉, 반도체층(140)에 플라즈마 처리 시 게이트 절연층(113) 상부에 위치하는 게이트 전극층(150)의 게이트 전극을 셀프 얼라인(self-align) 마스크로 사용함으로써, 게이트 절연층(113)과 중첩하는 위치에 플라즈마 처리되지 않는 반도체 영역이 형성되고, 반도체 영역의 양측에는 각각 플라즈마 처리된 도전 영역들이 형성될 수 있다.
도 4에서는 게이트 절연층(113)이 반도체층(140)의 일부와 중첩되도록 패터닝되는 것으로 도시하고 있으나, 다른 실시예로서, 게이트 절연층(113)은 반도체층(140)을 덮도록 전면(全面)에 배치될 수도 있다.
게이트 절연층(113) 상에는 반도체층(140)과 적어도 일부 중첩되도록 게이트 전극층(150)이 배치될 수 있다. 예를 들어, 게이트 전극층(150)은 반도체층(140)의 제1 영역(141)과 적어도 일부 중첩하는 제1 게이트 전극(151), 반도체층(140)의 제2 영역(143)과 적어도 일부 중첩하는 제2 게이트 전극(153), 및 반도체층(140)의 제3 영역(145)과 적어도 일부 중첩하는 제3 게이트 전극(155)을 포함할 수 있다.
게이트 전극층(150)은 알루미늄(Al), 백금(Pt), 팔라듐(Pd), 은(Ag), 마그네슘(Mg), 금(Au), 니켈(Ni), 네오디뮴(Nd), 이리듐(Ir), 크롬(Cr), 리튬(Li), 칼슘(Ca), 몰리브덴(Mo), 티타늄(Ti), 텅스텐(W), 구리(Cu) 가운데 선택된 하나 이상의 금속으로 단층 또는 다층으로 형성될 수 있다.
버퍼층(111), 제1 절연층(130), 반도체층(140), 및 게이트 전극층(150)을 덮도록 제2 절연층(115)이 구비될 수 있다. 제2 절연층(115)은 실리콘산화물(SiO2), 실리콘질화물(SiNX), 실리콘산질화물(SiON), 알루미늄산화물(Al2O3), 티타늄산화물(TiO2), 탄탈산화물(Ta2O5), 하프늄산화물(HfO2) 또는 아연산화물(ZnO2)등을 포함할 수 있다.
제2 절연층(115) 상에는 제3 절연층(117)이 배치되며, 제3 절연층(117) 상에 표시 요소로서 유기 발광 다이오드(OLED)가 배치될 수 있다. 유기 발광 다이오드(OLED)는 화소 전극(211), 중간층(220) 및 대향 전극(230)을 포함한다.
제3 절연층(117)은 유기 물질로 이루어진 막이 단층 또는 다층으로 형성될 수 있으며, 평탄한 상면을 제공한다. 이러한, 제3 절연층(117)은 BCB(Benzocyclobutene), 폴리이미드(polyimide), HMDSO(Hexamethyldisiloxane), Polymethylmethacrylate(PMMA)나, Polystyrene(PS)과 같은 일반 범용고분자, 페놀계 그룹을 갖는 고분자 유도체, 아크릴계 고분자, 이미드계 고분자, 아릴에테르계 고분자, 아마이드계 고분자, 불소계고분자, p-자일렌계 고분자, 비닐알콜계 고분자 및 이들의 블렌드 등을 포함할 수 있다.
제3 절연층(117) 상에는 제2 도전층(210)이 배치될 수 있다. 제2 도전층(210)은 (반)투광성 전극 또는 반사 전극일 수 있다. 일부 실시예에서, 제2 도전층(210)은 Ag, Mg, Al, Pt, Pd, Au, Ni, Nd, Ir, Cr 및 이들의 화합물 등으로 형성된 반사층과, 반사층 상에 형성된 투명 또는 반투명 전극층을 구비할 수 있다. 투명 또는 반투명 전극층은 인듐틴옥사이드(ITO; indium tin oxide), 인듐징크옥사이드(IZO; indium zinc oxide), 징크옥사이드(ZnO; zinc oxide), 인듐옥사이드(In2O3; indium oxide), 인듐갈륨옥사이드(IGO; indium gallium oxide) 및 알루미늄징크옥사이드(AZO; aluminum zinc oxide)를 포함하는 그룹에서 선택된 적어도 하나 이상을 구비할 수 있다. 일부 실시예에서, 제2 도전층(210)은 ITO/Ag/ITO로 구비될 수 있다.
제2 도전층(210)은 유기 발광 다이오드(OLED)의 화소 전극(211), 제1 전극(213), 제2 전극(215), 제3 전극(217), 및 제4 전극(219)를 포함할 수 있다.
화소 전극(211)은 버퍼층(111), 제2 절연층(115), 및 제3 절연층(117)에 형성된 콘택홀을 통해 도전 마운드(121)에 연결되고, 제2 절연층(115) 및 제3 절연층(117)에 형성된 콘택홀을 통해 구동 트랜지스터(T1)의 소스 또는 드레인에 연결될 수 있다.
제1 전극(213)은 제2 절연층(115) 및 제3 절연층(117)에 형성된 콘택홀을 통해 구동 트랜지스터(T1)의 게이트에 연결되고, 제2 절연층(115) 및 제3 절연층(117)에 형성된 콘택홀을 통해 스캔 트랜지스터(T2)의 소스 또는 드레인에 연결될 수 있다.
제2 전극(215)은 제2 절연층(115) 및 제3 절연층(117)에 형성된 콘택홀을 통해 스캔 트랜지스터(T2)의 소스 또는 드레인에 연결되고, 버퍼층(111), 제2 절연층(115), 및 제3 절연층(117)에 형성된 콘택홀을 통해 데이터선(DL)에 연결될 수 있다.
제3 전극(217) 및 제4 전극(219) 각각은 제2 절연층(115) 및 제3 절연층(117)에 형성된 콘택홀을 통해 트랜지스터(TR)의 소스 또는 드레인에 연결될 수 있다. 도 4에서는 제3 전극(217) 및 제4 전극(219)을 모두 도시하였으나, 제3 전극(217) 및 제4 전극(219) 중 적어도 하나는 생략될 수도 있다.
제3 절연층(117) 상에는 화소 정의막(119)이 배치될 수 있다. 또한, 화소 정의막(119)은 화소 전극(211)의 가장자리와 화소 전극(211) 상부의 대향 전극(230)의 사이의 거리를 증가시킴으로써 화소 전극(211)의 가장자리에서 아크 등이 발생하는 것을 방지하는 역할을 할 수 있다.
화소 정의막(119)은 폴리이미드, 폴리아마이드(Polyamide), 아크릴 수지, 벤조사이클로부텐 및 페놀 수지로 이루어진 군에서 선택되는 하나 이상의 유기 절연 물질로, 스핀 코팅 등의 방법으로 형성될 수 있다. 화소 정의막(119)은 유기 절연물을 포함할 수 있다. 또는, 화소 정의막(119)은 실리콘나이트라이드나 실리콘옥시나이트라이드, 또는 실리콘옥사이드와 같은 무기 절연물을 포함할 수 있다. 또는, 화소 정의막(119)은 유기 절연물 및 무기 절연물을 포함할 수 있다. 일부 실시예에서, 화소 정의막(119)은 광차단 물질을 포함하며, 블랙으로 구비될 수 있다. 광차단 물질은 카본 블랙, 탄소나노튜브, 블랙 염료를 포함하는 수지 또는 페이스트, 금속 입자, 예컨대 니켈, 알루미늄, 몰리브덴 및 그의 합금, 금속 산화물 입자(예를 들어, 크롬 산화물), 또는 금속 질화물 입자(예를 들어, 크롬 질화물) 등을 포함할 수 있다. 화소 정의막(119)이 광차단 물질을 포함하는 경우, 화소 정의막(119)의 하부에 배치된 금속 구조물들에 의한 외광 반사를 줄일 수 있다.
유기 발광 다이오드(OLED)의 중간층(220)은 유기 발광층을 포함할 수 있다. 유기 발광층은 적색, 녹색, 청색, 또는 백색의 빛을 방출하는 형광 또는 인광 물질을 포함하는 유기물을 포함할 수 있다. 유기 발광층은 저분자 유기물 또는 고분자 유기물일 수 있으며, 유기 발광층의 아래 및 위에는, 홀 수송층(HTL; hole transport layer), 홀 주입층(HIL; hole injection layer), 전자 수송층(ETL; electron transport layer) 및 전자 주입층(EIL; electron injection layer) 등과 같은 기능층이 선택적으로 더 배치될 수 있다. 중간층(220)은 복수의 화소 전극(211)들 각각에 대응하여 배치될 수 있다. 그러나, 이에 한정되지 않는다. 중간층(220)은 복수의 화소 전극(211)들에 걸쳐서 일체인 층을 포함할 수 있는 등 다양한 변형이 가능하다.
대향 전극(230)은 투광성 전극 또는 반사 전극일 수 있다. 일부 실시예에서, 대향 전극(230)은 투명 또는 반투명 전극일 수 있으며, Li, Ca, LiF/Ca, LiF/Al, Al, Ag, Mg 및 이들의 화합물을 포함하는 일함수가 작은 금속 박막으로 형성될 수 있다. 또한, 금속 박막 위에 ITO, IZO, ZnO 또는 In2O3 등의 TCO(transparent conductive oxide)막이 더 배치될 수 있다. 대향 전극(230)은 표시영역(DA)에 걸쳐 배치되며, 중간층(220)과 화소 정의막(119)의 상부에 배치될 수 있다. 대향 전극(230)은 복수의 유기 발광 다이오드(OLED)들에 있어서 일체(一體)로 형성되어 복수의 화소 전극(211)들에 대응할 수 있다.
이러한 유기 발광 다이오드(OLED)는 외부로부터의 수분이나 산소 등에 의해 쉽게 손상될 수 있기에, 봉지층(미도시)이 이러한 유기 발광 다이오드(OLED)를 덮어 이들을 보호하도록 할 수 있다. 봉지층은 표시 영역(DA)을 덮으며 주변 영역(PA)의 적어도 일부에까지 연장될 수 있다. 이러한 봉지층은 제1 무기 봉지층, 유기 봉지층 및 제2 무기 봉지층을 포함할 수 있다.
도 5a 내지 도 5f는 본 발명의 일 실시예에 따른 표시 장치의 제조 방법을 도 4를 기준으로 순차적으로 나타낸 단면도들이다. 도 5a 내지 도 5f에 있어서, 도 4와 동일한 참조 부호는 동일 부재를 일컫는 바 이하 중복 설명은 생략한다.
먼저, 도 5a를 참조하면, 기판(100) 상에 도전 마운드(121) 및 데이터선(123)을 포함하는 제1 도전층(120)을 형성한다.
제1 도전층(120)은 제1 도전 물질층(미도시)을 패터닝하여 형성할 수 있다. 제1 도전 물질층은 몰리브덴(Mo), 알루미늄(Al), 구리(Cu), 티타늄(Ti) 등을 포함하는 도전 물질을 포함할 수 있고, 상기의 재료를 포함하는 다층 또는 단층으로 형성될 수 있다.
제1 도전층(120)을 형성한 다음, 제1 도전층(120) 상에 버퍼층(111)을 형성한다.
버퍼층(111)은 실리콘산화물(SiO2) 또는 질화실리콘(SiNX)으로 구비될 수 있으며, 화학기상증착법(Chemical Vapor Deposition: CVD), 스퍼터링(sputtering) 등의 증착 방법에 의하여 형성할 수 있으며, 이를 한정하지 않는다.
버퍼층(111)을 형성한 다음, 버퍼층(111) 상에 절연 물질층(130p), 반도체 물질층(140p), 및 포토레지스트 패턴(PR)을 순차적으로 형성한다.
절연 물질층(130p)은 유기물 또는 무기물을 포함할 수 있다. 절연 물질층(130p)은 화학기상증착법(Chemical Vapor Deposition: CVD), 스퍼터링(sputtering), 스핀 코팅 등의 방법으로 형성될 수 있으며, 이를 한정하지 않는다.
반도체 물질층(140p)은 산화물 반도체 물질을 포함하거나, 비정질 실리콘을 포함하거나, 폴리 실리콘을 포함할 수 있다. 반도체 물질층(140p)은 화학기상증착법 등으로 증착될 수 있으며, 이를 한정하지 않는다.
포토레지스트 패턴(PR)은 반도체 물질층(140p) 상에 포지티브형 포토레지스트액 또는 네거티브형 포토레지스트액을 스핀 코팅(Spin-coating), 스프레이 또는 담금 등의 다양한 방법으로 도포하여 포지티브형 포토레지스트층 또는 네거티브형 포토레지스트층을 형성한 다음, 현상 공정을 통해 포지티브형 포토레지스트층 또는 네거티브형 포토레지스트층의 일부를 제거함으로써 형성될 수 있다.
도 5a 및 도 5b를 참조하면, 반도체 물질층(140p) 상에 형성된 포토레지스트 패턴(PR)을 이용하여 반도체 물질층(140p)의 일부를 식각하고, 반도체층(140)을 형성한다. 반도체층(140)은 반도체 물질층(140p)을 증착하고, 마스크 공정, 식각 공정을 통해서 형성될 수 있다. 일 예로, 식각 공정은 습식 식각(wet etch)일 수 있다.
반도체층(140)은 포토레지스트 패턴(PR)들에 각각 대응하는 제1 영역(141), 제2 영역(143), 및 제3 영역(145)을 포함할 수 있다.
도 5b 및 도 5c를 참조하면, 절연 물질층(130p) 상에 형성된 포토레지스트 패턴(PR)을 이용하여 절연 물질층(130p)의 일부를 식각하고, 제1 절연층(130)을 형성한다. 제1 절연층(130)은 절연 물질층(130p)을 증착하고, 마스크 공정, 식각 공정을 통해서 형성될 수 있다. 일 예로, 식각 공정은 건식 식각(dry etch)일 수 있다.
제1 절연층(130)은 포토레지스트 패턴(PR)들에 각각 대응하는 제1 절연 마운드(131), 제2 절연 마운드(133), 및 제3 절연 마운드(135)를 포함할 수 있다.
이처럼, 제1 절연 마운드(131)와 반도체층(140)의 제1 영역(141), 제2 절연 마운드(133)와 반도체층(140)의 제2 영역(143), 및 제3 절연 마운드(135)와 반도체층(140)의 제3 영역(145)은 각각 동일한 포토레지스트 패턴(PR)을 이용하여 형성되므로, 각각 서로 대응할 수 있다.
도 5d를 참조하면, 포토레지스트 패턴(PR)을 제거한 다음, 반도체층(140) 상에 게이트 절연 물질층(113p) 및 게이트 전극 물질층(150p)을 순차적으로 형성한다.
게이트 절연 물질층(113p)은 실리콘산화물(SiO2), 실리콘질화물(SiNX), 실리콘산질화물(SiON), 알루미늄산화물(Al2O3), 티타늄산화물(TiO2), 탄탈산화물(Ta2O5), 하프늄산화물(HfO2), 또는 아연산화물(ZnO2) 등으로 구비될 수 있다. 게이트 절연 물질층(113p)은 화학기상증착법(Chemical Vapor Deposition: CVD), 스퍼터링(sputtering) 등의 증착 방법에 의하여 형성할 수 있으며, 이를 한정하지 않는다.
게이트 전극 물질층(150p)은 알루미늄(Al), 백금(Pt), 팔라듐(Pd), 은(Ag), 마그네슘(Mg), 금(Au), 니켈(Ni), 네오디뮴(Nd), 이리듐(Ir), 크롬(Cr), 리튬(Li), 칼슘(Ca), 몰리브덴(Mo), 티타늄(Ti), 텅스텐(W), 구리(Cu) 가운데 선택된 하나 이상의 금속으로 단층 또는 다층으로 구비될 수 있다. 게이트 전극 물질층(150p)은 화학기상증착법, 플라즈마 여기 CVD(plasma enhanced CVD, PECVD), 저압 CVD(low pressure CVD, LPCVD), 물리기상증착법(physical vapor deposition, PVD), 스퍼터링(sputtering), 원자층 증착법(atomic layer deposition, ALD) 등의 증착 방법에 의하여 형성할 수 있으며, 이를 한정하지 않는다.
도 5e를 참조하면, 게이트 전극 물질층(150p)을 패터닝하여 게이트 전극층(150)을 형성한다. 게이트 전극층(150)은 제1 반도체 영역(141s)과 중첩하는 제1 게이트 전극(151), 제2 반도체 영역(143s)과 중첩하는 제2 게이트 전극(153), 및 제3 반도체 영역(145s)과 중첩하는 제3 게이트 전극(155)을 포함할 수 있다.
게이트 절연층(113)은 게이트 전극층(150)을 셀프 얼라인(self-align) 마스크로 사용함으로써, 게이트 절연 물질층(113p)을 패터닝하여 형성한다. 즉, 게이트 절연층(113)은 반도체층(140)의 적어도 일부와 중첩되도록 패터닝될 수 있다.
게이트 절연 물질층(113p)을 패터닝 시 플라즈마 처리를 하며 게이트 전극층(150)과 중첩되지 않고 노출된 반도체층(140)의 일부분은 플라즈마 처리에 의한 도체화 과정을 거치게 된다.
그 결과 플라즈마 처리 시 노출된 반도체층(140)의 도전 영역들은 도체화되며, 게이트 전극층(150)과 중첩된 반도체층(140)의 반도체 영역들은 반도체층(140)의 도전 영역들과는 다른 성질을 갖게 된다.
게이트 절연층(113) 및 게이트 전극층(150)을 형성한 다음, 게이트 전극층(150) 상에 제2 절연층(115) 및 제3 절연층(117)을 순차적으로 형성한다.
제2 절연층(115) 및 제3 절연층(117)을 형성한 뒤, 버퍼층(111), 제2 절연층(115), 및 제3 절연층(117) 중 적어도 하나를 관통하는 복수의 콘택홀들을 형성한다.
본 발명의 일 실시예에 따르면, 제1 도전층(120)의 두께에 의한 콘택홀들의 깊이 차이를 보상해주는 제1 절연층(130)이 반도체층(140) 하부에 배치될 수 있다. 따라서, 버퍼층(111), 제2 절연층(115), 및 제3 절연층(117) 중 적어도 하나를 관통하는 복수의 콘택홀들 각각의 깊이는 서로 유사할 수 있다. 여기서, 콘택홀들 각각의 깊이가 유사하다는 것은 식각 공정을 통해 콘택홀들이 모두 형성되는 동안 도전층의 표면이나 반도체층의 표면이 손상되지 않는다는 것을 의미할 수 있다. 따라서, 콘택홀들을 형성하는 식각 공정을 진행할 때 도전층의 표면이나 반도체층의 표면이 손상되지 않을 수 있다.
도 5f를 참조하면, 제3 절연층(117) 상에 제2 도전층(210)을 형성한다. 제2 도전층(210)은 유기 발광 다이오드(OLED)의 화소 전극(211), 제1 전극(213), 제2 전극(215), 제3 전극(217), 및 제4 전극(219)를 포함할 수 있다.
제2 도전층(210)은 제3 절연층(117) 상면 전체에 제2 도전 물질층(미도시)을 증착하고, 마스크 공정, 식각 공정을 통해서 형성될 수 있다.
제2 도전층(210)을 형성한 다음, 제3 절연층(117) 상면 전체에 화소 전극(211)의 가장자리를 덮으며 중앙부를 노출하는 개구를 구비한 화소 정의막(119)을 형성한다. 화소 정의막(119)은 폴리이미드, 폴리아마이드(Polyamide), 아크릴 수지, 벤조사이클로부텐 및 페놀 수지로 이루어진 군에서 선택되는 하나 이상의 유기 절연 물질로, 스핀 코팅 등의 방법으로 형성될 수 있다.
화소 정의막(119)의 개구 내부에 중간층(220)을 형성한다. 중간층(220)은 저분자 또는 고분자 물질을 포함할 수 있다. 중간층(220)은 진공증착의 방법, 스크린 인쇄나 잉크젯 인쇄방법, 레이저열전사방법(LITI; Laser induced thermal imaging) 등으로 형성할 수 있다.
그 다음, 복수의 유기 발광 다이오드(OLED)들에 대응하도록 대향 전극(230)을 형성한다. 대향 전극(230)은 오픈 마스크를 통해서 기판(100)의 표시 영역(DA)을 덮도록 형성될 수 있다. 대향 전극(230)은 화학기상증착법, 플라즈마 여기 CVD(plasma enhanced CVD, PECVD), 저압 CVD(low pressure CVD, LPCVD), 물리기상증착법(physical vapor deposition, PVD), 스퍼터링(sputtering), 원자층 증착법(atomic layer deposition, ALD) 등의 증착 방법에 의하여 형성될 수 있다.
도 6은 본 발명의 일 실시예에 따른 표시 장치를 개략적으로 도시한 단면도이다. 도 6은 도 4의 변형 실시예로, 제1 절연층의 구조에서 차이가 있으며, 이하에서는 중복되는 내용은 도 4의 설명으로 갈음하고 차이점을 위주로 설명한다.
도 6을 참조하면, 전술한 도 4와 다르게 반도체층(140)과 제1 도전층(120) 사이에는 제1 절연층(130)이 개재되지 않을 수 있다. 예를 들어, 반도체층(140)의 제1 영역(141)과 도전 마운드(121) 사이에 개재된 제1 절연 마운드(131, 도 4 참조)는 생략될 수 있다.
다른 말로, 제1 도전층(120)과 중첩하지 않는 반도체층(140)의 일부 영역들 하부에는 제1 절연층(130)이 배치될 수 있다. 예를 들어, 도전 마운드(121)와 중첩하지 않는 반도체층(140)의 제2 영역(143) 하부에는 제2 절연 마운드(133)가 배치될 수 있다. 도전 마운드(121)와 중첩하지 않는 반도체층(140)의 제3 영역(145) 하부에는 제3 절연 마운드(135)가 배치될 수 있다.
도 7a 내지 도 7d는 본 발명의 일 실시예에 따른 표시 장치의 제조 방법을 도 6을 기준으로 순차적으로 나타낸 단면도들이다.
먼저, 도 7a를 참조하면, 버퍼층(111) 상에 절연 물질층(130p)을 형성한다.
절연 물질층(130p)은 포지티브(positive)형 포토레지스트를 포함할 수 있으며, 절연 물질층(130p)은 포지티브형 포토레지스트액을 버퍼층(111) 상에 스핀 코팅(spin-coating), 스프레이 또는 담금 등의 다양한 방법으로 도포함으로써 형성될 수 있다. 버퍼층(111) 상에 절연 물질층(130p)을 형성하기 이전의 과정은 도 5a와 동일할 수 있다.
절연 물질층(130p) 상에 마스크(M)를 배치할 수 있다. 마스크(M)는 영역별로 절연 물질층(130p)에 가해지는 노광량을 조절할 수 있다. 예를 들면, 마스크(M)의 제1 부분(mp1) 및 제2 부분(mp2)은 절연 물질층(130p)에 노광이 되지 않도록 차폐할 수 있다. 마스크(M)의 제1 부분(mp1) 및 제2 부분(mp2)은 각각 반도체층(140)의 제2 영역(143) 및 제3 영역(145)이 배치되는 부분에 대응된다.
도 7b를 참조하면, 마스크(M)를 통해 절연 물질층(130p)을 부분적으로 노광할 수 있으며, 현상 공정(developing)을 통해 절연 물질층(130p)의 일부를 제거할 수 있다. 절연 물질층(130p)의 일부를 제거하여 제1 절연층(130)을 형성한다. 제1 절연층(130)은 마스크(M)의 제1 부분(mp1)에 대응하는 제2 절연 마운드(133), 및 마스크(M)의 제2 부분(mp2)에 대응하는 제3 절연 마운드(135)를 포함할 수 있다.
제1 절연층(130)을 형성한 다음, 제1 절연층(130)의 경화 건조 공정을 통해 버퍼층(111)과의 접착도를 증가시킬 수 있다. 이 때, 경화 건조 공정은 열처리 공정을 포함할 수 있다.
도 7a 및 도 7b에서는 절연 물질층(130p)이 포지티브형 포토레지스트를 포함하는 것을 예로 들었으나, 절연 물질층(117')은 네거티브(negative)형 포토레지스트를 포함할 수도 있다. 이러한 경우, 절연 물질층(130p)이 포지티브형 포토레지스트를 포함할 때와 반대로 노광량이 없는 절연 물질층(130p)의 일부가 제거 된다.
도 7c를 참조하면, 버퍼층(111) 및 제1 절연층(130) 상에 반도체 물질층(140p) 및 포토레지스트 패턴(PR)을 순차적으로 형성한다.
반도체 물질층(140p)은 산화물 반도체 물질을 포함하거나, 비정질 실리콘을 포함하거나, 폴리 실리콘을 포함할 수 있다. 반도체 물질층(140p)은 화학기상증착법 등으로 증착될 수 있으며, 이를 한정하지 않는다.
포토레지스트 패턴(PR)은 반도체 물질층(140p) 상에 포지티브형 포토레지스트액 또는 네거티브형 포토레지스트액을 스핀 코팅(Spin-coating), 스프레이 또는 담금 등의 다양한 방법으로 도포한 다음, 현상 공정을 통해 포지티브형 포토레지스트층 또는 네거티브형 포토레지스트층의 일부를 제거함으로써 형성될 수 있다.
도 7d를 참조하면, 반도체 물질층(140p) 상에 형성된 포토레지스트 패턴(PR)을 이용하여 반도체 물질층(140p)의 일부를 식각하고, 반도체층(140)을 형성한다. 반도체층(140)은 반도체 물질층(140p)을 증착하고, 마스크 공정, 식각 공정을 통해서 형성될 수 있다. 일 예로, 식각 공정은 습식 식각(wet etch)일 수 있다.
반도체층(140)은 포토레지스트 패턴(PR)들에 각각 대응하는 제1 영역(141), 제2 영역(143), 및 제3 영역(145)을 포함할 수 있다. 도 7a의 마스크(M)의 제1 부분(mp1)은 반도체층(140)의 제2 영역(143)이 배치되는 부분에 대응되고, 제2 절연 마운드(133)는 마스크(M)를 이용하여 형성되므로, 제2 절연 마운드(133)와 반도체층(140)의 제2 영역(143)은 서로 대응된다. 마스크(M)의 제2 부분(mp2)은 반도체층(140)의 제3 영역(145)이 배치되는 부분에 대응되고, 제3 절연 마운드(135)는 마스크(M)를 이용하여 형성되므로, 제3 절연 마운드(135)와 반도체층(140)의 제3 영역(145)은 서로 대응된다.
한편, 반도체층(140)을 형성한 이후의 과정은 도 5d 내지 도 5f와 동일할 수 있다.
도 8은 본 발명의 일 실시예에 따른 표시 장치를 개략적으로 도시한 단면도이다. 도 8은 도 4의 변형 실시예로, 유기 평탄화층의 구조에서 차이가 있다. 이하에서는 중복되는 내용은 도 4의 설명으로 갈음하고 차이점을 위주로 설명한다.
도 8을 참조하면, 버퍼층(111)과 반도체층(140) 사이에는 유기 평탄화층(130')이 개재될 수 있다. 유기 평탄화층(130')은 유기 물질로 이루어진 막이 단층 또는 다층으로 형성될 수 있다. 예를 들어, 유기 평탄화층(130')은 BCB(Benzocyclobutene), 폴리이미드(polyimide), HMDSO(Hexamethyldisiloxane), Polymethylmethacrylate(PMMA)나, Polystyrene(PS)과 같은 일반 범용고분자, 페놀계 그룹을 갖는 고분자 유도체, 아크릴계 고분자, 이미드계 고분자, 아릴에테르계 고분자, 아마이드계 고분자, 불소계고분자, p-자일렌계 고분자, 비닐알콜계 고분자, 또는 이들의 블렌드 등을 포함할 수 있다.
유기 평탄화층(130')은 도전 마운드(121)와 반도체층(140)의 제1 영역(141) 사이에 개재되는 제1 절연 마운드(131)를 포함할 수 있다. 반도체층(140)의 제1 영역(141)은 도전 마운드(121)와 적어도 일부 중첩할 수 있다. 반도체층(140)의 제1 영역(141)의 제1 반도체 영역(141s)은 도전 마운드(121)와 중첩할 수 있다.
유기 평탄화층(130')은 도전 마운드(121)와 반도체층(140)의 제2 영역(143) 및 제3 영역(145) 사이에 개재되는 제4 절연층(137)를 포함할 수 있다. 반도체층(140)의 제2 영역(143) 및 제3 영역(145)은 도전 마운드(121)와 중첩하지 않을 수 있다. 반도체층(140)의 제2 영역(143)의 제2 반도체 영역(143s) 및 제3 영역(145)의 제3 반도체 영역(145s)은 도전 마운드(121)와 중첩하지 않을 수 있다.
제4 절연층(137)은 제1 부분(137a)과 제1 부분(137a)의 적어도 일부를 둘러싼 제2 부분(137b)을 포함할 수 있다.
제4 절연층(137)의 제1 부분(137a)은 제1 두께(t1')를 가지고, 제4 절연층(137)의 제2 부분(137b)은 제2 두께(t2')를 가질 수 있다. 제4 절연층(137)의 제1 부분(137a)의 제1 두께(t1')와, 제4 절연층(137)의 제2 부분(137b)의 제2 두께(t2')는 상이할 수 있다. 예를 들어, 도 8에 도시된 것처럼, 제4 절연층(137)의 제1 부분(137a)의 제1 두께(t1')는, 제4 절연층(137)의 제2 부분(137b)의 제2 두께(t2')보다 클 수 있다.
제4 절연층(137)의 상면은 제1 부분(137a)과 제2 부분(137b) 사이의 단차(st)를 가질 수 있다. 기판(100)의 상면으로부터 제1 부분(137a)의 상면까지의 수직거리와 기판(100)의 상면으로부터 제2 부분(137b)의 상면까지의 수직거리는 상이할 수 있다. 예를 들어, 도 8에 도시된 것처럼, 기판(100)의 상면으로부터 제1 부분(137a)의 상면까지의 수직거리는 기판(100)의 상면으로부터 제2 부분(137b)의 상면까지의 수직거리보다 클 수 있다.
반도체층(140)의 제2 영역(143) 및 제3 영역(145)은 제4 절연층(137)의 제1 부분(137a)에 배치될 수 있다. 제4 절연층(137)의 제1 부분(137a)은 반도체층(140)의 제2 영역(143) 및 제3 영역(145)에 대응할 수 있다.
유기 평탄화층(130')은 전술한 도 5b의 건식 식각 공정을 진행할 때 공정 시간, 플라즈마 상태의 원자와 이온의 양, 플라즈마 상태의 원자와 이온의 에너지 등을 조절하여 형성할 수 있다. 유기 평탄화층(130')은 절연 물질층(130p)을 제1 도전층(120) 상의 버퍼층(111)의 일부분의 상면이 드러날 정도로 식각하여 형성할 수 있다. 이때, 유기 평탄화층(130')은 반도체층(140)과 동일한 포토레지스트 패턴(PR)을 이용하여 형성될 수 있다.
제4 절연층(137)의 제1 부분(137a)은 반도체층(140)의 제2 영역(143) 및 제3 영역(145)과 동일한 포토레지스트 패턴(PR)을 이용하여 형성되므로, 제4 절연층(137)의 제1 부분(137a)의 평면 형상은 반도체층(140)의 제2 영역(143) 및 제3 영역(145)의 평면 형상과 실질적으로 대응될 수 있다.
유기 평탄화층(130')은 제1 도전층(120)의 일부를 커버할 수 있다. 예를 들어, 도 8에 도시된 바와 같이 유기 평탄화층(130')의 제4 절연층(137)은 도전 마운드(121)의 측면 및 데이터선(123)의 측면을 적어도 일부 커버할 수 있다. 유기 평탄화층(130')의 제1 절연 마운드(131)는 도전 마운드(121)의 상면을 적어도 일부 커버할 수 있다.
일 실시예에 있어서, 반도체층(140)의 제2 영역(143)의 하면과 기판(100)의 상면 사이의 수직거리(d2')는 도전 마운드(121)의 상면과 기판(100)의 상면 사이의 수직거리(d1')보다 클 수 있다. 다른 말로, 제2 반도체 영역(143s)의 하면과 기판(100)의 상면 사이의 수직거리(d2')는 도전 마운드(121)의 상면과 기판(100)의 상면 사이의 수직거리(d1')보다 클 수 있다.
일 실시예에 있어서, 반도체층(140)의 제3 영역(145)의 하면과 기판(100)의 상면 사이의 수직거리(d3')는 도전 마운드(121)의 상면과 기판(100)의 상면 사이의 수직거리(d1')보다 클 수 있다. 다른 말로, 제3 반도체 영역(145s)의 하면과 기판(100)의 상면 사이의 수직거리(d3')는 도전 마운드(121)의 상면과 기판(100)의 상면 사이의 수직거리(d1')보다 클 수 있다.
일 실시예에 있어서, 반도체층(140)의 제3 영역(145)의 하면과 기판(100)의 상면 사이의 수직거리(d3')는 반도체층(140)의 제2 영역(143)의 하면과 기판(100)의 상면 사이의 수직거리(d2')와 실질적으로 동일할 수 있다. 다른 말로, 제3 반도체 영역(145s)의 하면과 기판(100)의 상면 사이의 수직거리(d3')는 제2 반도체 영역(143s)의 하면과 기판(100)의 상면 사이의 수직거리(d2')와 실질적으로 동일할 수 있다.
도 9는 본 발명의 일 실시예에 따른 표시 장치를 개략적으로 도시한 단면도이다. 도 9는 도 8의 변형 실시예로, 유기 평탄화층의 구조에서 차이가 있다. 이하에서는 중복되는 내용은 도 8의 설명으로 갈음하고 차이점을 위주로 설명한다.
도 9를 참조하면, 버퍼층(111)과 반도체층(140) 사이에는 유기 평탄화층(130'')이 개재될 수 있다. 유기 평탄화층(130'')은 유기 물질로 이루어진 막이 단층 또는 다층으로 형성될 수 있으며, 평탄한 상면을 제공한다. 이러한, 유기 평탄화층(130'')은 BCB(Benzocyclobutene), 폴리이미드(polyimide), HMDSO(Hexamethyldisiloxane), Polymethylmethacrylate(PMMA)나, Polystyrene(PS)과 같은 일반 범용고분자, 페놀계 그룹을 갖는 고분자 유도체, 아크릴계 고분자, 이미드계 고분자, 아릴에테르계 고분자, 아마이드계 고분자, 불소계고분자, p-자일렌계 고분자, 비닐알콜계 고분자, 또는 이들의 블렌드 등을 포함할 수 있다.
도 9에서는 유기 평탄화층(130'')이 제1 도전층(120) 및 버퍼층(111)의 전면을 모두 커버하는 것으로 도시하고 있으나, 다른 실시예로서, 유기 평탄화층(130'')은 제1 도전층(120) 및 버퍼층(111)의 일부를 커버할 수도 있다. 예를 들어, 유기 평탄화층(130'')은 제1 도전층(120)의 상면을 노출하고, 제1 도전층(120)의 측면을 커버할 수 있다.
일 실시예에 있어서, 반도체층(140)의 제2 영역(143)의 하면과 기판(100)의 상면 사이의 수직거리(d2'')는 도전 마운드(121)의 상면과 기판(100)의 상면 사이의 수직거리(d1'')보다 클 수 있다. 다른 말로, 제2 반도체 영역(143s)의 하면과 기판(100)의 상면 사이의 수직거리(d2'')는 도전 마운드(121)의 상면과 기판(100)의 상면 사이의 수직거리(d1'')보다 클 수 있다.
일 실시예에 있어서, 반도체층(140)의 제3 영역(145)의 하면과 기판(100)의 상면 사이의 수직거리(d3'')는 도전 마운드(121)의 상면과 기판(100)의 상면 사이의 수직거리(d1'')보다 클 수 있다. 다른 말로, 제3 반도체 영역(145s)의 하면과 기판(100)의 상면 사이의 수직거리(d3'')는 도전 마운드(121)의 상면과 기판(100)의 상면 사이의 수직거리(d1'')보다 클 수 있다.
일 실시예에 있어서, 반도체층(140)의 제3 영역(145)의 하면과 기판(100)의 상면 사이의 수직거리(d3'')는 반도체층(140)의 제2 영역(143)의 하면과 기판(100)의 상면 사이의 수직거리(d2'')와 실질적으로 동일할 수 있다. 다른 말로, 제3 반도체 영역(145s)의 하면과 기판(100)의 상면 사이의 수직거리(d3'')는 제2 반도체 영역(143s)의 하면과 기판(100)의 상면 사이의 수직거리(d2'')와 실질적으로 동일할 수 있다.
도 9에서는 반도체층(140)의 제2 영역(143)의 하면과 기판(100)의 상면 사이의 수직거리(d2'')가 도전 마운드(121)의 상면과 기판(100)의 상면 사이의 수직거리(d1'')보다 큰 것으로 도시하고 있으나, 다른 실시예로서, 반도체층(140)의 제2 영역(143)의 하면과 기판(100)의 상면 사이의 수직거리(d2'')는 도전 마운드(121)의 상면과 기판(100)의 상면 사이의 수직거리(d1'')보다 작을 수 있다. 또 다른 실시예로서, 도전 마운드(121)의 상면과 기판(100)의 상면 사이의 수직거리(d1'')와 반도체층(140)의 제2 영역(143)의 하면과 기판(100)의 상면 사이의 수직거리(d2'')는 실질적으로 동일할 수 있다. 도전 마운드(121)의 상면과 기판(100)의 상면 사이의 수직거리(d1'')와 반도체층(140)의 제2 영역(143)의 하면과 기판(100)의 상면 사이의 수직거리(d2'')의 차이는 콘택홀들을 형성하기 위한 식각 공정 진행 시 도전층의 표면이나 반도체층의 표면이 손상되지 않는 범위 내에 있을 수 있다. 이러한 경우, 콘택홀들을 형성하기 위한 식각 공정을 진행할 때 도전층의 표면이나 반도체층의 표면이 손상되지 않을 수 있으며, 콘택홀들 중 적어도 일부가 과도하게 식각되는 것을 방지할 수 있다.
본 발명은 도면에 도시된 실시예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 당해 기술분야에서 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 다른 실시예가 가능하다는 점을 이해할 것이다. 따라서 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의하여 정해져야 할 것이다.
1: 표시 장치 11: 표시부
12: 게이트 구동부 13: 데이터 구동부
14: 타이밍 제어부 15: 전압 생성부
100: 기판 111: 버퍼층
113: 게이트 절연층 115: 제2 절연층
117: 제3 절연층 119: 화소 정의막
120: 제1 도전층 121: 도전 마운드
130: 제1 절연층 131, 133, 135: 제1 내지 제3 절연 마운드
130', 130'': 유기 평탄화층 140: 반도체층
150: 게이트 전극층 210: 제2 도전층

Claims (26)

  1. 기판;
    상기 기판 상에 배치되는 도전 마운드(conductive mound);
    상기 기판 상에 배치되는 제1 절연 마운드(first insulating mound); 및
    상기 도전 마운드 상에 배치되는 제1 영역, 및 상기 제1 절연 마운드 상에 배치되는 제2 영역을 포함하는 반도체층을 포함하고,
    상기 제1 절연 마운드와 상기 반도체층의 상기 제2 영역은 서로 대응하는 표시 장치.
  2. 제1 항에 있어서,
    상기 반도체층의 상기 제2 영역의 하면과 상기 기판의 상면 사이의 수직거리는 상기 도전 마운드의 상면과 상기 기판의 상면 사이의 수직거리보다 큰 표시 장치.
  3. 제1 항에 있어서,
    상기 도전 마운드와 상기 반도체층의 상기 제1 영역 사이에 개재되는 제2 절연 마운드(second insulating mound)를 더 포함하는 표시 장치.
  4. 제3 항에 있어서,
    상기 제1 절연 마운드의 두께는 상기 제2 절연 마운드의 두께보다 큰 표시 장치.
  5. 제3 항에 있어서,
    상기 제2 절연 마운드와 상기 반도체층의 상기 제1 영역은 서로 대응하는 표시 장치.
  6. 제1 항에 있어서,
    표시 요소;
    상기 표시 요소로 흐르는 구동 전류의 크기를 제어하고, 상기 반도체층의 상기 제1 영역을 포함하는 구동 트랜지스터;
    스캔 신호에 응답하여 데이터 전압을 상기 구동 트랜지스터에 전달하고, 상기 반도체층의 상기 제2 영역을 포함하는 스캔 트랜지스터; 및
    제1 전극 및 상기 구동 트랜지스터의 게이트에 연결되는 제2 전극을 갖는 저장 커패시터를 더 포함하는 표시 장치.
  7. 제6 항에 있어서,
    상기 구동 트랜지스터는 상기 반도체층의 상기 제1 영역 상에 배치되고 상기 반도체층의 상기 제1 영역과 적어도 일부 중첩하는 제1 게이트 전극을 더 포함하고,
    상기 스캔 트랜지스터는 상기 반도체층의 상기 제2 영역 상에 배치되고 상기 반도체층의 상기 제2 영역과 적어도 일부 중첩하는 제2 게이트 전극을 더 포함하는 표시 장치.
  8. 제6 항에 있어서,
    상기 기판 상에 배치되는 제3 절연 마운드(third insulating mound); 및
    상기 스캔 신호를 공급하고, 트랜지스터를 포함하는 게이트 구동부를 더 포함하고,
    상기 반도체층은 상기 제3 절연 마운드 상에 배치되는 제3 영역을 더 포함하고,
    상기 트랜지스터는 상기 반도체층의 상기 제3 영역, 및 상기 반도체층의 상기 제3 영역과 적어도 일부 중첩하는 제3 게이트 전극을 포함하는 표시 장치.
  9. 제8 항에 있어서,
    상기 반도체층의 상기 제3 영역의 하면과 상기 기판의 상면 사이의 수직거리는 상기 도전 마운드의 상면과 상기 기판의 상면 사이의 수직거리보다 큰 표시 장치.
  10. 제8 항에 있어서,
    상기 반도체층의 상기 제3 영역의 하면과 상기 기판의 상면 사이의 수직거리는 상기 반도체층의 상기 제2 영역의 하면과 상기 기판의 상면 사이의 수직거리와 실질적으로 동일한 표시 장치.
  11. 제8 항에 있어서,
    상기 제3 절연 마운드와 상기 반도체층의 상기 제3 영역은 서로 대응하는 표시 장치.
  12. 기판;
    상기 기판 상에 배치되는 도전 마운드(conductive mound);
    상기 기판 상에 배치되고, 상기 도전 마운드의 적어도 일부 커버하는 유기 평탄화층; 및
    상기 유기 평탄화층 상에 배치되고, 상기 도전 마운드와 중첩하는 제1 반도체 영역 및 상기 도전 마운드와 중첩하지 않는 제2 반도체 영역을 포함하는 반도체층을 포함하는 표시 장치.
  13. 제12 항에 있어서,
    상기 제2 반도체 영역의 하면과 상기 기판의 상면 사이의 수직거리는 상기 도전 마운드의 상면과 상기 기판의 상면 사이의 수직거리보다 큰 표시 장치.
  14. 제12 항에 있어서,
    표시 요소;
    상기 표시 요소로 흐르는 구동 전류의 크기를 제어하고, 상기 제1 반도체 영역을 포함하는 구동 트랜지스터;
    스캔 신호에 응답하여 데이터 전압을 상기 구동 트랜지스터에 전달하고, 상기 제2 반도체 영역을 포함하는 스캔 트랜지스터; 및
    제1 전극 및 상기 구동 트랜지스터의 게이트에 연결되는 제2 전극을 갖는 저장 커패시터를 더 포함하는 표시 장치.
  15. 제14 항에 있어서,
    상기 구동 트랜지스터는 상기 제1 반도체 영역 상에 배치되고 상기 제1 반도체 영역과 적어도 일부 중첩하는 제1 게이트 전극을 더 포함하고,
    상기 스캔 트랜지스터는 상기 제2 반도체 영역 상에 배치되고 상기 제2 반도체 영역과 적어도 일부 중첩하는 제2 게이트 전극을 더 포함하는 표시 장치.
  16. 제14 항에 있어서,
    상기 스캔 신호를 공급하고, 트랜지스터를 포함하는 게이트 구동부를 더 포함하고,
    상기 기판에는 표시 영역과 주변 영역이 정의되고,
    상기 구동 트랜지스터 및 상기 스캔 트랜지스터는 상기 표시 영역에 배치되고,
    상기 게이트 구동부는 상기 주변 영역에 배치되고,
    상기 반도체층은 상기 주변 영역에 배치되는 제3 반도체 영역을 더 포함하고,
    상기 트랜지스터는 상기 제3 반도체 영역, 및 상기 제3 반도체 영역과 적어도 일부 중첩하는 제3 게이트 전극을 포함하는 표시 장치.
  17. 제16 항에 있어서,
    상기 제3 반도체 영역의 하면과 상기 기판의 상면 사이의 수직거리는 상기 도전 마운드의 상면과 상기 기판의 상면 사이의 수직거리보다 크고, 상기 제2 반도체 영역의 하면과 상기 기판의 상면 사이의 수직거리와 실질적으로 동일한 표시 장치.
  18. 제14 항에 있어서,
    상기 기판 상에 배치되고, 상기 도전 마운드 및 상기 데이터 전압을 전달하는 데이터선을 포함하는 도전층을 더 포함하는 표시 장치.
  19. 제12 항에 있어서,
    상기 유기 평탄화층은 상기 도전 마운드의 측면을 커버하는 표시 장치.
  20. 제12 항에 있어서,
    상기 유기 평탄화층은 제1 두께를 갖는 제1 부분과, 상기 제1 두께보다 작은 제2 두께를 갖는 제2 부분을 포함하는 표시 장치.
  21. 제20 항에 있어서,
    상기 제2 반도체 영역은 상기 유기 평탄화층의 상기 제1 부분에 배치되는 표시 장치.
  22. 기판을 준비하는 단계;
    상기 기판 상에 도전 마운드를 형성하는 단계;
    상기 기판 상에 제1 절연 마운드를 형성하는 단계; 및
    상기 도전 마운드 상에 배치되는 제1 영역, 및 상기 제1 절연 마운드 상에 배치되는 제2 영역을 포함하는 반도체층을 형성하는 단계를 포함하고,
    상기 제1 절연 마운드와 상기 반도체층의 상기 제2 영역은 서로 대응하는 표시 장치의 제조 방법.
  23. 제22 항에 있어서,
    상기 반도체층을 형성하는 단계는,
    상기 기판 상에 반도체 물질층을 형성하는 단계;
    상기 반도체 물질층 상에 포토레지스트 패턴을 형성하는 단계; 및
    상기 포토레지스트 패턴을 식각 마스크로 하여 상기 반도체 물질층의 적어도 일부를 식각하는 단계를 포함하고,
    상기 제1 절연 마운드를 형성하는 단계는,
    상기 도전 마운드 상에 절연 물질층을 형성하는 단계; 및
    상기 포토레지스트 패턴을 식각 마스크로 하여 상기 절연 물질층의 적어도 일부를 식각하는 단계를 포함하는 표시 장치의 제조 방법.
  24. 제22 항에 있어서,
    상기 도전 마운드와 상기 반도체층의 상기 제1 영역 사이에 개재되는 제2 절연 마운드를 형성하는 단계를 더 포함하는 표시 장치의 제조 방법.
  25. 제24 항에 있어서,
    상기 제1 절연 마운드를 형성하는 단계와 상기 제2 절연 마운드를 형성하는 단계는 동시에 이루어지는 표시 장치의 제조 방법.
  26. 제24 항에 있어서,
    상기 반도체층을 형성하는 단계는,
    상기 기판 상에 반도체 물질층을 형성하는 단계;
    상기 반도체 물질층 상에 포토레지스트 패턴을 형성하는 단계; 및
    상기 포토레지스트 패턴을 식각 마스크로 하여 상기 반도체 물질층의 적어도 일부를 식각하는 단계를 포함하고,
    상기 제2 절연 마운드를 형성하는 단계는,
    상기 도전 마운드 상에 절연 물질층을 형성하는 단계; 및
    상기 포토레지스트 패턴을 식각 마스크로 하여 상기 절연 물질층의 적어도 일부를 식각하는 단계를 포함하는 표시 장치의 제조 방법.
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