KR20230003606A - 단일 다이 상에 다수의 트랜지스터 핀 치수들을 얻기 위한 기술들 - Google Patents

단일 다이 상에 다수의 트랜지스터 핀 치수들을 얻기 위한 기술들 Download PDF

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KR20230003606A
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글렌 에이. 글레스
아난드 에스. 머시
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인텔 코포레이션
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Abstract

단일 다이 또는 반도체 기판 상에서 다수의 핀 치수들을 얻기 위한 기술들이 개시된다. 일부 경우들에서, 트림 에칭 프로세스를 이용하여 트리밍되는 영역들을 리소그래피적으로 정의(예를 들어, 하드마스킹 및 패터닝)하고, 다이의 나머지 부분을 영향받지 않게 남겨 둠으로써 다수의 핀 치수들이 얻어진다. 일부 이러한 경우들에서, 트림 에칭은, 핀들의 채널 영역들이 교체 게이트 프로세스 동안 재노출되는 경우, 오직 이러한 채널 영역들 상에서만 수행된다. 트림 에칭은, 트리밍되는 핀들(또는 이러한 핀들의 단지 채널 영역)의 폭을, 예를 들어, 2-6 nm만큼 협소하게 할 수 있다. 대안적으로 또는 추가적으로, 트림은 핀들의 높이를 감소시킬 수 있다. 이 기술들은, 주어진 다이 상에서 다양한 핀 치수들 및/또는 핀 채널 치수들을 가능하게 하기 위해 임의의 수의 패터닝 및 트리밍 프로세스들을 포함할 수 있고, 이것은, 집적 회로 및 시스템-온-칩(SOC) 애플리케이션들에 유용할 수 있다.

Description

단일 다이 상에 다수의 트랜지스터 핀 치수들을 얻기 위한 기술들{TECHNIQUES FOR ACHIEVING MULTIPLE TRANSISTOR FIN DIMENSIONS ON A SINGLE DIE}
집적 회로(IC) 설계, 특히, 고 집적 시스템-온-칩(SOC) 디바이스들은 다수의 중요한 문제점들을 수반하고, 트랜지스터 구조들은, 예를 들어, 고성능 디바이스들과 나란히 저전력 소모를 갖는 디바이스들을 달성하는 것에 대한 문제들과 같은 특정한 문제들을 갖는다. 핀형(finned) 트랜지스터 구성들은, (일반적으로 핀(fin)으로 지칭되는) 반도체 재료들의 얇은 스트립 주위에 구축된 트랜지스터를 포함한다. 트랜지스터는, 게이트, 게이트 유전체, 소스 영역 및 드레인 영역을 포함하는 표준 전계 효과 트랜지스터(FET) 노드들을 포함한다. 디바이스의 도전성 채널은, 실질적으로, 게이트 유전체 아래에서 핀의 외측 측면들 상에 상주한다. 구체적으로, 전류는 핀의 측벽들(기판 표면에 실질적으로 수직인 측면들) 둘 모두를 따라/그 안에서 뿐만 아니라 핀의 최상부(기판 표면에 실질적으로 평행한 측면)를 따라 흐른다. 이러한 구성들의 도전성 채널은 본질적으로 핀의 3개의 상이한 외측의 평면 영역들을 따라 상주하기 때문에, 이러한 구성들은 finFET 및 트리-게이트(tri-gate) 트랜지스터들로 지칭되어 왔다. 소위 더블-게이트 finFET들과 같은 다른 타입들의 핀형 구성들이 또한 이용될 수 있고, 여기서, 도전성 채널은 원칙적으로 오직 핀의 2개의 측벽들을 따라서 (그리고 예를 들어, 핀의 최상부를 따르지 않고) 상주한다.
도 1은, 본 개시내용의 하나 이상의 실시예들에 따라, 다수의 핀 채널 치수들을 포함하는 집적 회로 구조를 형성하는 방법을 도시한다.
도 2는, 일 실시예에 따라, 기판에서 핀들을 형성하기 위해 트렌치 에칭이 수행된 후, 핀들을 포함하는 반도체 기판의 사시도를 예시한다.
도 3은, 일 실시예에 따라, 산화물 재료를 트렌치들에 퇴적하고 트렌치 산화물 재료를 에칭하여, 이를 핀들의 레벨 아래로 오목하게 한 후 도 2의 구조의 사시도를 예시한다.
도 4는, 일 실시예에 따라, 핀들 상에 더미(dummy) 게이트를 형성한 후 더미 게이트를 포함하는, 도 3의 구조의 사시도를 예시한다.
도 5는, 일 실시예에 따라, 절연체 층을 퇴적하고 이를 더미 게이트의 최상부까지 연마한 후의 절연체 층을 포함하는, 도 4의 구조의 사시도를 예시한다.
도 6은, 일 실시예에 따라, 개방될 영역을 리소그래피적으로 정의한 후 도 5의 구조(추가적인 영역으로부터의 핀들을 포함하는, 기판 상에서 프로세싱되는 추가적인 영역을 포함함)의 사시도를 예시한다.
도 7a는, 일 실시예에 따라, 핀들의 채널 영역을 재노출시키기 위해 개방된 영역으로부터 더미 게이트를 제거한 후 도 6의 구조(추가적인 영역을 배제함)의 사시도를 예시한다.
도 7b는, 도 7a에 도시된 구조의 최상부 평면도를 예시한다.
도 7c는, 도 7a에 도시된 구조의 채널 영역에 걸쳐, 핀들에 수직으로 취해지는 정면 단면도를 예시한다.
도 8은 도 7c로부터 계속되어, 일 실시예에 따라, 채널 영역에서 트리밍된(trimmed) 핀들을 얻기 위해, 트림 에칭을 수행한 후 결과적 구조를 예시하고; 도 7c 및 도 8은 또한, 일 실시예에 따라 동일한 2개의 핀 포스트 트림 에칭(post trim etch)의 상이한 위치들에서 취해진 단면들로서 보여질 수 있다.
도 9는, 하나 이상의 실시예들에 따라, 반도체 디바이스들을 형성하기 위한 추가적인 프로세싱 이후 도 8의 구조(도 6에 도시된 추가적인 영역을 포함함)의 사시도를 예시한다.
도 10은, 본 개시내용의 하나 이상의 실시예들에 따라 구성되는 하나 이상의 집적 회로들로 구현되는 컴퓨팅 시스템을 예시한다.
단일 다이 또는 반도체 기판, 및 심지어 단일의 연속적 핀 구조 상에서 다수의 핀 치수들을 얻기 위한 기술들이 개시된다. 일부 경우들에서, 트림 에칭 프로세스(trim etch process)를 이용하여 트리밍되는 영역들을 리소그래피적으로 정의(예를 들어, 하드마스킹 및 패터닝)하고, 다이의 나머지 부분(및 주어진 핀 구조의 다른 부분들)을 영향받지 않게 남겨 둠으로써 다수의 핀 치수들이 얻어진다. 일부 이러한 경우들에서, 트림 에칭은, 핀들의 주어진 세트(하나 이상의 핀들)의 채널 영역들이 교체 게이트 프로세스 동안 재노출되는 경우, 오직 이러한 채널 영역들 상에서만 수행된다. 트림 에칭은, 예를 들어, 저 이온 에너지 플라즈마 프로세싱 또는 열 프로세싱을 포함할 수 있고, 트리밍되는 핀들(또는 이러한 핀들의 단지 채널 영역)의 폭을, 예를 들어, 2-6 nm만큼 협소하게 할 수 있다. 대안적으로 또는 추가적으로, 트림은 핀들의 높이를 감소시킬 수 있다. 이 기술들은, 주어진 다이 상에서 다양한 핀 치수들 및/또는 핀 채널 치수들을 가능하게 하기 위해 임의의 수의 패터닝 및 트리밍 프로세스들을 포함할 수 있고, 이것은, 집적 회로 및 시스템-온-칩(SOC) 애플리케이션들에 유용할 수 있다. 본 개시내용의 관점에서 다수의 구성들 및 변화들이 명백해질 것이다.
일반적 개관
앞서 설명된 바와 같이, 집적 회로들, 특히 시스템-온-칩(SOC) 디바이스들을 제조하는 것과 연관된 다수의 중요한 문제들이 존재한다. 고 집적 SOC 디바이스들의 경우, 트랜지스터 성능에 대한 요건들은 통상적으로, 칩의 상이한 부분들에 대해 변경된다. 로직 영역들은 더 긴 배터리 수명 동안 매우 낮은 누설을 요구할 수 있는 한편, 전력 관리 영역들은, 패키지의 다른 시스템들을 작동시키기 위해 높은 전류를 요구할 수 있다. 이러한 다양한 요건들은, 단일 트랜지스터 타입으로는 충족시키기 곤란하다. 평면 트랜지스터 디바이스 아키텍쳐의 상황에서, 이러한 문제들은 통상적으로 상이한 게이트 및 채널 치수들로 해결된다. 핀형 트랜지스터 디바이스 아키텍쳐(예를 들어, 트리-게이트 또는 finFET 아키텍쳐들)의 상황에서, 채널 치수들은 통상적으로, 주어진 다이 상에서 단일 핀 높이/폭 치수(및 그에 따라 핀의 채널 영역에서 단일 높이/폭)로 제한되는 스페이서 패터닝 기술에 의해 결정된다.
따라서, 본 개시내용의 하나 이상의 실시예들에 따르면, 단일 다이 상에서 및 심지어 단일의 연속적 핀 상에서 다수의 핀 치수들을 얻기 위한 기술들이 제공된다. 일부 실시예들에서, 트리밍되는 영역들을 리소그래피적으로 정의(예를 들어, 하드마스킹 및 패터닝)하고, 그 다음, 오직 이러한 영역들 상에서만 트림 에칭을 수행하고, 핀 및 다이의 나머지 부분(예를 들어, 패터닝되지 않은 영역들)을 영향받지 않게 남겨 둠으로써 다수의 핀 치수들이 얻어진다. 일부 이러한 실시예들에서, 트림 에칭은, 리소그래피적으로 정의된 영역의 채널 영역들이, 예를 들어, 교체 게이트 프로세스 동안 재노출되는 경우, 오직 이러한 채널 영역들 상에서만 수행된다. 트림 에칭은, 예를 들어, 저 이온 에너지 플라즈마 프로세싱(예를 들어, Cl계 화학물질을 이용함) 또는 열 프로세싱(예를 들어, HCl 또는 Cl2를 이용함)을 포함할 수 있다. 이 기술들은, 주어진 다이 상에서 다양한 핀 치수들 및/또는 핀 채널 치수들을 가능하게 하기 위해 임의의 수의 패터닝 및 트리밍 프로세스들을 포함할 수 있고, 이것은, 집적 회로 및 시스템-온-칩(SOC) 애플리케이션들에 유용할 수 있다.
본 개시내용의 관점에서 명백해질 바와 같이, 주어진 다이 상에서 트리밍되는 핀들(예를 들어, 하나 이상의 핀들의 제1 세트)은, 10 nm보다 큰(예를 들어, 15, 20 또는 30 nm) 트림 에칭 전의 초기/제1 폭(W1)을 가질 수 있다. 트림 에칭 이후, 트리밍되는 이러한 핀들은, 15 nm 이하(예를 들어, 15, 10 또는 7 nm)의 제2 폭(W2)을 가질 수 있다. 일부 실시예들에서, 오직 핀들의 채널 영역만이 (예를 들어, 교체 게이트 프로세스 동안) 트리밍되어, 동일한 핀들의 소스/드레인 영역들에 비해 더 협소한 채널 영역을 각각 갖는 트리밍된 핀들을 도출할 수 있다. 일부 경우들에서, 트림 에칭은 2-6 nm만큼 핀의 협소화를 도출할 수 있다. 일부 실시예들에서, 핀들의 폭을 협소화하기 위해 트림 에칭을 수행하는 동안 핀들의 높이를 가능한 한 적게 감소시키는 것이 바람직할 수 있다. 예를 들어, 트리밍된 핀들이 트렌치 산화물 평면 위에서 20 nm 이상의 트리밍된 높이를 갖도록 보장하는 것이 바람직할 수 있다. 따라서, 일부 실시예들에서, 높은(예를 들어, 25, 30, 50 또는 75 nm보다 큰) 초기 핀 높이로 시작하는 것이 바람직할 수 있다. 일부 실시예들에서, 트리밍된 핀들의 폭 및/또는 높이는 원하는 퍼센티지, 예를 들어, 10, 15, 20 또는 25%만큼, 또는 원하는 애플리케이션에 기초하여 일부 다른 적절한 퍼센티지만큼 감소될 수 있다. 채널 영역의 핀 폭을 감소시키는 것은, 게이트 바이어스의 인가에 의해 채널을 전자적으로 반전시키고, 게이트가 바이어싱되지 않는 경우 캐리어 누설을 감소시키는 것을 더 용이하게 할 수 있다. 남은 트리밍되지 않은/영향받지 않은 핀들(예를 들어, 핀들의 제2 세트)에서, 핀들은, W1과 동일하거나 실질적으로 유사할 수 있는 제3 폭(W3)을 가질 수 있다.
일부 환경들에서 핀 높이의 변경은 의도치 않은 것일 수 있거나 또는 그렇지 않으면 그에 따라 회피불가능하고 계획된 것일 수 있다는 것에 주목한다. 예를 들어, 일부 이러한 경우들에서, 핀 높이의 변경은 실질적으로 폭 트리밍 절차들의 부산물이다. 그러나, 또한 다른 실시예들에서는, 특정 핀 높이를 제공하기 위해, 핀 높이가 의도적으로 변경될 수 있다. 이러한 실시예들에서는, 예를 들어, 다수의 핀 높이들이 단일 다이 상에서 얻어질 수 있고/있거나 다수의 트랜지스터 핀형 채널 높이들이 얻어질 수 있다. 예를 들어, CMOS 애플리케이션에서, p-타입 트랜지스터들에 대해서는 30 nm의 제1 핀 높이 및 n-타입 트랜지스터들에 대해서는 20 nm의 제2 핀 높이와 같이, 동일한 핀을 따라 다수의 핀 높이 값들을 제공하는 것이 유용할 수 있다.
따라서, 애플리케이션 및 원하는 회로 성능에 따라, 단일 다이는 다수의 트랜지스터 기하구조들을 가질 수 있다. 이러한 트랜지스터들 중 일부는 채널 영역에서 제1 핀 폭을 가질 수 있는 한편, 이러한 트랜지스터들 중 다른 것들은, 채널 영역에서 제2 핀 폭을 가질 수 있거나, 또는 제3 핀 폭 등을 가질 수 있다. 유사하게, 이러한 트랜지스터들 중 일부는 채널 영역에서 제1 핀 높이를 가질 수 있는 한편, 이러한 트랜지스터들 중 다른 것들은, 채널 영역에서 제2 핀 높이를 가질 수 있거나, 또는 제3 핀 높이 등을 가질 수 있다. 이를 위해, 그 다이 상의 각각의 트랜지스터 디바이스는, 주어진 애플리케이션에 대해 요구되는 대로 구성될 수 있고, 임의의 적절한 기하구조(폭/높이 결합)를 가질 수 있다. 일부 예시적인 실시예들에서는, 다양한 트랜지스터 기하구조들이 동일한 핀 상에 있는 한편, 다른 실시예들에서는, 다이 상의 제1 위치에 제1 트랜지스터 기하구조가 제공되고, 다이 상의 제2 위치에 제2 트랜지스터 기하구조가 제공되는 식이다. 또 다른 실시예들에서는, 단일 다이가, 상이한 트랜지스터 기하구조들을 갖는 상이한 핀 세트들 뿐만 아니라 다양한 트랜지스터 기하구조들을 갖는 하나 이상의 단일 핀들로 구성될 수 있다.
주어진 다이 상에서 다양한 핀 치수들 또는 핀 채널 치수들을 가능하게 하기 위해, 임의의 수의 패터닝 및 트리밍 프로세스들이 수행될 수 있음을 상기한다. 예를 들어, 패터닝 및 트리밍의 제2 시퀀스가 수행되면, 처음 2개의 세트들과는 상이할 수 있는 핀 치수들을 갖는 핀들의 제3 세트가 생성될 수 있는 식이다. 본원에서 사용되는 핀들의 세트는 하나 이상의 핀들을 포함함을 주목한다. 상이한 치수들(또는 적어도 핀들의 세트들의 채널 영역 사이에서 상이한 치수들)을 갖는 핀들의 다수의 세트들을 형성한 후, 핀형 금속-산화물-반도체(MOS) 트랜지스터 디바이스들(예를 들어, 트리-게이트 또는 finFET 디바이스들)을 포함하는 다양한 반도체 디바이스들(예를 들어, 트랜지스터)이 핀들 상에 형성될 수 있다. 이러한 MOS 트랜지스터 디바이스들은, n-타입 MOS 디바이스들(n-MOS), 및 p-타입 MOS 디바이스들(p-MOS) 및 상보적 MOS 디바이스들(CMOS)을 포함할 수 있다.
분석(예를 들어, 전자 주사 현미경 및/또는 조성 맵핑) 시에, 일 실시예에 따라 구성된 구조는 실질적으로, 주어진 다이 상에서 또는 심지어 주어진 단일의 연속적 핀 상에서 다수의 핀 치수들 및/또는 다수의 핀 채널 치수들을 나타낼 것이다. 일부 실시예들에서, 핀들의 세트의 오직 채널 영역만이 트리밍될 수 있고, 따라서, 핀들의 세트의 소스/드레인 영역들에 비해, 그리고 주어진 다이 상의 핀들의 다른 세트의 채널 영역에 비해 더 협소한 폭을 가질 수 있다. 예를 들어, 본원에 설명된 기술들은 주어진 기판/다이로부터 그 위에 형성되는 핀들의 제1 세트를 생성할 수 있고, 여기서, 제1 세트의 핀들 각각은 소스/드레인 영역들에서 제1 폭(W1)을 갖고, 채널 영역에서 제2 폭(W2)을 갖고, W2는 W1보다 작다. 추가로, 주어진 기판/다이는 제2 세트의 핀들을 가질 수 있고, 여기서, 제2 세트의 핀들 각각은 소스/드레인 영역들 및 채널 영역에서 제3 폭(W3)을 갖는다(예를 들어, 핀의 모든 3개의 영역들에서 일정한 폭을 갖는다). 이러한 예시적인 경우에, W3은 W1과 동일하거나 실질적으로 유사할 수 있는데, 이는, 본원에서 설명될 바와 같이, 이러한 영역들이 어떠한 수행되는 트림 에칭에 의해서도 영향받지 않을 것이기 때문이다. 따라서, 폭들 W1, W2 및 W3은 검사 및 비교될 수 있다.
추가로, 일부 경우들에서, 본원에서 설명되는 기술들을 이용하여 (예를 들어, 단일 기판/다이로부터) 제조되는 집적 회로들은, 적어도, 주어진 기판/다이 상의 트랜지스터들의 위치에 기초하여 상이한 트랜지스터 성능 섹션들을 제공하는 것에 대해, 종래의 구조들에 비해 개선을 제공할 수 있다. 예를 들어, 집적 회로 다이의 영역은, 다이 상의 일 위치에 형성되고 낮은 누설/더 긴 배터리 수명 애플리케이션들에 적절한 채널 치수들을 갖는 핀들의 제1 세트(예를 들어, 로직 영역들), 및 다이 상의 다른 위치에 형성되고 높은 전류 애플리케이션들에 적절한 채널 치수들을 갖는 핀들의 제2 세트(예를 들어, 전력 관리 영역들)을 포함할 수 있다. 본 개시내용의 관점에서 추가로 인식될 바와 같이, 다이의 이러한 기하구조적으로 다양한 트랜지스터 영역들은 또한 동일한 연속적 핀 상에 형성될 수 있다. 따라서, 본원에서 다양하게 설명되는 바와 같이 다수의 핀 치수들 또는 다수의 핀 채널 치수들을 포함하는 집적 회로들은, 시스템-온-칩(SOC) 애플리케이션들, 특히 고 집적 SOC 애플리케이션들에 유용할 수 있다. 본 개시내용의 관점에서 다수의 구성들 및 변화들이 명백해질 것이다.
방법론 및 아키텍쳐
도 1은, 본 개시내용의 하나 이상의 실시예들에 따라, 다수의 핀 채널 치수들을 포함하는 집적 회로 구조를 형성하는 방법(101)을 도시한다. 본 개시내용의 관점에서 명백할 바와 같이, 상이한 핀 채널 치수들을 얻기 위한 (예를 들어, 본원에서 다양하게 설명된 바와 같은 트림 에칭을 이용하는) 트리밍/스컬프팅(sculpting)은, 교체 금속 게이트(RMG) 프로세스와 같은 교체 게이트 프로세스의 상황에서 본원에서 설명된다. 그러나, 일부 실시예들에서는, 아래에서 더 상세히 논의될 바와 같이, 소스/드레인 영역들 및 채널 영역들 둘 모두에서 각각의 핀을 트리밍하기 위해, 게이트(또는 더미 게이트) 퇴적 전에 트리밍/스컬프팅이 수행될 수 있다. 도 2 내지 도 9는, 일부 실시예들에 따라, 도 1의 프로세스 흐름 또는 방법(101)이 수행됨에 따라 형성되는 예시적인 구조들을 예시한다. 도 1의 방법(101) 및 도 2 내지 도 9에 도시된 구조들은, 다양한 채널 치수들을 갖는 핀형 트랜지스터 구성들(예를 들어, 트리-게이트 또는 finFET)을 형성하는 상황에서 본원에서 도시 및 설명되지만, 본 개시내용의 관점에서 명백할 바와 같이, 본원에 다양하게 설명된 것과 유사한 원리들 및 기술들은, 예를 들어, 평면, 듀얼-게이트, 게이트-올-그라운드(gate-all-around)(예를 들어, 나노와이어/나노리본), 및 다른 적절한 반도체 디바이스들 및 구성들을 포함하는 다른 트랜지스터 구성들에 대해 이용될 수 있다.
도 2는, 일 실시예에 따라, 기판(200)에 핀들(210 및 220)을 형성하기 위해 트렌치 에칭(102)이 수행된 후 핀들(210 및 220)을 포함하는 반도체 기판(200)의 사시도를 예시한다. 일부 경우들에서, 방법(101)은 먼저, 제공된 기판(200) 상에서 트렌치 에칭(102)이 수행될 수 있도록 기판(200)을 제공하는 단계를 포함할 수 있다. 기판(200)은, 예를 들어, 실리콘, 다결정 실리콘 또는 단결정 실리콘을 포함하거나 그로 형성되거나, 퇴적되거나 또는 그로부터 성장될 수 있다. 기판(200)은 실리콘 단결정 웨이퍼와 같은 실리콘 베이스 또는 기판을 형성하기 위해 다양한 다른 적절한 기술들을 이용하여 형성될 수 있다. 기판(200)은, 후속 게이트 패터닝 프로세스 전에 핀들이 형성되는 이러한 기판들을 포함하여, 예를 들어, 벌크 실리콘, SOI(silicon-on-insulator) 구성 또는 다중층 구조들로 구현될 수 있다. 다른 구현들에서, 기판(200)은, 실리콘과 결합될 수 있거나 결합되지 않을 수 있는 대안적인 재료들, 예를 들어, 게르마늄을 이용하여 형성될 수 있다. 더 일반적인 관점에서, 반도체 디바이스가 구축될 수 있는 기초로서 기능할 수 있는 임의의 재료가 본 개시내용의 실시예들에 따라 이용될 수 있다. 기판(200)은 또한 본 개시내용의 목적들을 위한 다이로 고려될 수 있다.
도 2를 더 참조하면, 앞서 설명된 바와 같이, 핀들(210 및 220)은, 트렌치 에칭(102)이 수행된 후 기판(200)에 형성되었다. 따라서, 이 실시예에서, 핀들(210 및 220)은, 기판(200) 상에서 및 기판(200)으로부터 형성된다. 다른 실시예들에서, 핀들(210 및 220)은, 다른 적절한 프로세스들에 의해 형성, 성장 또는 생성될 수 있다. 예를 들어, 일부 경우들에서, 핀들(210 및 220)은, 기판(200)에 형성된 트렌치들로부터 (예를 들어, 에피택셜 방식으로) 성장될 수 있다. 도 2는 또한 핀들(210 및 220) 사이에 형성되는 트렌치(215)를 도시한다. 핀들(210 및 220)은, 본 개시내용의 관점에서 명백할 바와 같이, 임의의 적절한 기술들을 이용하여 형성될 수 있다. 예를 들어, 일부 경우들에서, 트렌치 에칭(102)은, 핀들(210 및 220)을 형성하기 위한 레지스트 또는 하드마스크를 이용하여 기판(200)의 두께를 패터닝 및 에칭하는 것을 포함할 수 있다. 일부 이러한 경우들에서, 패터닝 재료들에 대해 다수의 레지스트 또는 하드마스크 층들이 이용될 수 있다. 일부 경우들에서, 트렌치 에칭(102)은, 예를 들어, 10-100mTorr 범위의 압력들 및 실온에서 O2 또는 O2/Ar 플라즈마 에칭을 이용하는 것을 포함할 수 있다.
도 2에서 볼 수 있는 바와 같이, 핀들(210 및 220)은 설명의 용이함을 위해 직사각형 형상으로 도시된다. 그러나, 본원에서 다양하게 설명되는 바와 같이 핀들은 이렇게 제한될 필요는 없다. 예를 들어, 다른 실시예들에서, 트렌치 에칭(102) 동안 형성되는 핀들은, 본 개시내용의 관점에서 명백할 바와 같이, 둥근 최상부, 삼각형 형상 또는 일부 다른 적절한 핀 형상을 가질 수 있다. 본 개시내용의 관점에서 또한 명백할 바와 같이, 핀들(210 및 220)은, 예를 들어, n-타입 MOS 디바이스들(n-MOS), p-타입 MOS 디바이스들 (p-MOS) 또는 CMOS 디바이스(예를 들어, 여기서 핀(210)은 n-타입 MOS일 수 있고, 핀(220)은 p-타입 MOS일 수 있다). 또한, 설명의 용이함을 위해 오직 2개의 핀들(210 및 220)(및 그 사이에 형성된 트렌치(215))만이 도시되지만, 임의의 수의 유사한 핀들 및 트렌치들이 기판(200) 상에 형성될 수 있고(예를 들어, 수백개의 핀들, 수천개의 핀들, 수백만개의 핀들, 수십억개의 핀들 등), 본원에 설명된 기술들로부터 유리할 수 있는 것으로 고려됨을 주목한다.
도 3은, 일 실시예에 따라, 절연체 재료를 트렌치들에 퇴적하고(103) 절연체 재료를 에칭하여, 이를 핀들(210 및 220)의 레벨 아래로 오목하게 한 후, 분리 영역들(202)에 의해 제공되는 STI(shallow trench isolation)를 포함하는 도 2의 구조의 사시도를 예시한다. 분리 영역들(202)을 형성하기 위한 퇴적(103)은, 원자층 퇴적(ALD), 화학 기상 퇴적(CVD), 스핀-온 퇴적(SOD), 고밀도 플라즈마(HDP), 플라즈마 강화 화학 퇴적(PECVD) 및/또는 일부 다른 적절한 기술을 포함할 수 있다. 핀들(210 및 220)을 형성하기 위해 패터닝 하드마스크가 이용되는 경우들에서, 하드마스크는, 트렌치 산화물 재료를 퇴적하기 전에 제거될 수 있다. 일부 경우들에서, 절연체 또는 산화물 재료는, 재료를 에칭하여 핀들(210 및 220)의 레벨 아래로 이들을 오목하게 하기 전에, 핀들(210 및 220)의 최상부 레벨로 평탄하게 연마될 수 있다. 분리 영역들(202)은, 예를 들어, 실리콘 이산화물(SiO2)과 같은 유전체를 포함할 수 있다. 그러나, 분리 영역들(202)은, 본 개시내용의 관점에서 명백할 바와 같이, 주어진 타겟 애플리케이션 또는 최종 용도에 대해 원하는 양의 전기적 분리를 제공하는 임의의 절연체, 산화물 또는 층간 유전체(ILD) 재료일 수 있다.
도 4는, 일 실시예에 따라, 핀들(210 및 220) 상에 더미 게이트(230)를 형성(104)한 후 더미 게이트(230)를 포함하는, 도 3의 구조의 사시도를 예시한다. 앞서 설명된 바와 같이, 다수의 핀 채널 치수들을 얻기 위해 본원에 개시된 기술들은, 교체 금속 게이트(RMG) 프로세스로 또한 공지될 수 있는 교체 게이트 프로세스 동안 수행될 수 있다. 이 실시예에서, 더미 게이트(230)는 먼저, 더미 게이트 유전체/산화물 및 더미 게이트 전극(232)(예를 들어, 더미 폴리실리콘)을 퇴적시킴으로써 퇴적될 수 있다. 결과적 구조는 패터닝될 수 있고, 스페이서 재료(240)가 퇴적되고 에칭되어, 도 4에 도시된 구조를 형성할 수 있다. 이러한 퇴적들, 패터닝 및 에칭은, 본 개시내용의 관점에서 명백할 바와 같이, 임의의 적절한 기술들을 이용하여 행해질 수 있다. 더미 게이트 산화물은, 이러한 예시적인 실시예에서 더미 전극/폴리실리콘 층(232) 아래에 있기 때문에 도시되지 않음을 주목한다. 또한, 참조의 용이함을 위해 더미 게이트(230)는 스페이서 재료(240)의 최상부 상에 표시되고, 본원에서 참조되는 (더미 게이트 산화물 및 더미 전극/폴리실리콘 층(232)을 포함하는) 더미 게이트(230)는, 논의되는 경우 스페이서 재료(240)를 포함할 수 있거나 포함하지 않을 수 있음을 주목한다.
도 5는, 일 실시예에 따라, 절연체 층(250)을 퇴적(105)하고 층(250)을 더미 게이트(230)의 최상부까지 연마한 후의 절연체 층(250)을 포함하는, 도 4의 구조의 사시도를 예시한다. 절연체 층(250)은, 본 개시내용의 관점에서 명백할 바와 같이, ALD, CVD, SOD, HDP, PECVD 및/또는 일부 다른 적절한 기술에 의해 퇴적된 SiO2와 같은 유전체 재료를 포함하는 임의의 적절한 필러(filler) 재료를 포함할 수 있다.
도 6은, 일 실시예에 따라, 개방될 영역을 리소그래피적으로 정의(106)한 후 도 5의 구조(핀들(310 및 320)을 포함하는, 다이/기판(200) 상에서 프로세싱되는 추가적인 영역을 포함함)의 사시도를 예시한다. 이 예시적인 실시예에서, 개방될 영역을 리소그래피적으로 정의(106)하는 것은, 도시된 하드마스크(270) 패턴을 도출하는 하드마스킹 및 패터닝 프로세스를 포함한다. 하드마스크 층(270)은, 임의의 원하는 구성 및 두께를 가질 수 있고, 일부 예들에서는, 실질적으로 등각인 층으로서 제공될 수 있다. 하드마스크 층(270)은, 본 개시내용의 관점에서 명백할 바와 같이, 예를 들어, 화학 기상 퇴적(CVD), 스핀-온 프로세스 및/또는 하드마스크 재료의 층을 제공하기에 적절한 임의의 다른 프로세스를 이용하여 형성될 수 있다. 또한, 일부 실시예들에서, 하드마스크 층(270)은, 예를 들어, 실리콘 질화물(Si3N4)과 같은 질화물을 포함할 수 있다. 그러나, 하드마스크 층(270)은 재료 조성에서 이렇게 제한되지는 않으면, 더 일반적인 관점에서, 하드마스크 층(270)은, 본 개시내용의 관점에서 명백할 바와 같이, 주어진 타겟 애플리케이션 또는 최종 용도를 위해 충분한 탄성을 갖는 임의의 하드마스크 재료일 수 있다.
하드마스크 층(270)이 형성된 후, 원하는 대로 하드마스크 층(270)을 패터닝하기 위해, 임의의 적절한 및/또는 통상적인 패터닝 프로세스가 활용될 수 있다. 일부 실시예들에서, 하드마스크 층(270)은, (아래에서 설명될 바와 같이) 스컬프팅되도록 요구되는 핀들을 커버하는 더미 게이트들을 포함하는 영역들을 개방하도록 패터닝될 수 있다. 도 6에 도시된 예시적인 실시예에 예시된 바와 같이, 하드마스크 층(270)은, (더미 게이트 산화물(232)을 포함하는) 더미 게이트(230)를 포함하는 영역을 개방하도록 패터닝되었다. 그러나, 아래에서 더 상세히 논의될 바와 같이, 핀들(310 및 320)의 채널 영역을 커버하는 (더미 게이트 산화물(332)을 포함하는) 더미 게이트(330)는, 개방될 영역을 리소그래피적으로 정의(106)하는 패터닝 프로세스 동안 개방되지 않았음을 주목한다. 본 개시내용의 관점에서 명백할 바와 같이, 단일 기판/다이(200) 상에 다수의 핀 채널 치수들을 얻기 위해, 하나 이상의 더미 게이트들(각각의 더미 게이트는 하나 이상의 핀들의 채널 영역을 커버함)에 대한 액세스를 획득하기 위한 하드마스크 층의 패터닝을 통해 임의의 적절한 영역이 원하는 대로 개방될 수 있다.
도 7a는, 일 실시예에 따라, 핀들(210 및 220)의 채널 영역(206)(또는 디바이스가 완전히 제조되면 채널 영역이 될 수 있는 영역)을 재노출시키기 위해 더미 게이트(230)를 제거(107)한 후, (핀들(310 및 320)을 포함하는 도 6에 도시된 추가적인 영역을 배제한) 도 6의 구조의 사시도를 예시한다. 더미 게이트(230)를 제거(107)하는 것은, 더미 게이트의 최상부 상의 (예를 들어, 스페이서 재료(240)에 의해 형성된) 임의의 캐핑(capping) 층을 제거하고, 그 다음, 더미 게이트 전극/폴리-Si(232) 및 더미 게이트 산화물을 제거하는 것을 포함할 수 있다. 이러한 제거는, 본 개시내용의 관점에서 명백할 바와 같이, 임의의 적절한 에칭, 연마 및/또는 세정 프로세스를 이용하여 행해질 수 있다. 더미 게이트를 제거(107)하는 것은, 이러한 예시적인 실시예에서는, 더미 게이트(230)를 포함하는 영역을 개방하기 위해 수행된 하드마스킹 및 패터닝 프로세스(106)의 결과로서, 오직 더미 게이트(230)에 대해서만 발생하고 있음(예를 들어, 도 6에 도시된 더미 게이트(330)에 대해서는 발생하지 않음)을 상기한다. 도 7b는, 도 7a에 도시된 구조의 최상부 평면도를 예시한다. 이러한 최상부 평면도에서 볼 수 있는 바와 같이, 핀들(210 및 220)의 채널 영역(206)은 재노출되었다. 또한 볼 수 있는 바와 같이, 그리고 아래에서 더 상세히 논의될 바와 같이, 핀들(210 및 220) 각각은 제1 폭 W1을 갖는다.
도 7c는, 도 7a에 도시된 구조의 오직 채널 영역(206)만의 정면 평면도를 예시한다. 도 7c에서 볼 수 있는 바와 같이, 핀들(210 및 220) 각각은 제1 폭 W1 및 제1 높이 H1을 갖는다. 핀들(210 및 220)이 동일한 초기 폭 W1 및 높이 H1을 가질 필요는 없지만, 설명의 용이함을 위해 이 실시예에서 이들은 동일하다. 본원에서 사용되는 제1 높이 H1은, 분리 영역(202)의 최상부로부터 핀들(210 및 220)의 최상부까지의 거리임을 주목한다. 또한, 핀들(210 및 220)의 소스 및 드레인 영역들(또는, 디바이스가 완전히 제조되면 소스 및 드레인 영역들이 될 수 있는 영역들)은, 핀들(210 및 220)의 채널 영역(206)과 동일한 초기/제1 폭 W1 및 높이 H1로 시작함을 주목한다. 예를 들어, 도 7a 및 도 7b에서 볼 수 있는 바와 같이, 초기 핀 폭 W1 및 높이 H1은, 채널 영역(206)에서와 같이, 소스/드레인 영역들에서 동일하다. 일부 실시예들에서, 및 본 개시내용의 관점에서 명백할 바와 같이, 제1 폭 W1은, 기판(200)에서 핀들(210 및 220)을 형성하기 위해 수행된 트렌치 에칭(102)에 의해 결정될 수 있다.
도 8은, 도 7c로부터 계속되어, 일 실시예에 따라, 스컬프팅된/트리밍된 핀들(212 및 222)을 각각 얻기 위해, 핀들(210 및 220)의 채널 영역(206)의 트림 에칭(108)을 수행한 후 결과적 구조를 예시한다. 일부 실시예들에서, 트림 에칭(108)은, 에피택셜 퇴적 툴 또는 에피택셜 반응기를 이용하고/하거나 그 안에서 수행될 수 있다. 일부 실시예들에서, 트림 에칭은, 예를 들어, 1) 염소(Cl) 또는 불소(F)계 화학물질을 이용한 저 이온 에너지 플라즈마 프로세싱, 또는 2) 열 프로세싱을 포함할 수 있다. 일부 실시예들에서, Cl 또는 F계 화학물질을 이용하는 것은, 예를 들어, 10 내지 40초 동안, 5 kW 미만(또는 1 kW 미만)의 무선 주파수 에너지를 이용하는 것을 포함할 수 있다. 일부 실시예들에서, 저 이온 에너지 플라즈마 프로세싱은, 에피택셜 퇴적 툴 및 Cl계 화학물질을 이용하여 트림 에칭(108)을 달성할 수 있다. 하나의 이러한 예는, 하기 조건들, 즉, 200mT, 10 sccm Cl2, 100 sccm H2, 300 sccm Ar, 50W, 이온 에너지 2 eV, 20 초 하에서 플라즈마를 포함한 저 에너지 Cl을 이용하는 것을 포함한다. 일부 실시예들에서, 열 프로세싱은, 에피택셜 반응기 또는 웨이퍼 챔버 프로세싱을 이용하여 트림 에칭(108)을 달성할 수 있다. 일부 실시예들에서, 열 프로세싱은, 예를 들어, 20 내지 120 초 동안, 예를 들어, 500-700 ℃의 온도 범위의 Cl2 또는 700-900 ℃의 온도 범위의 HCl을 갖는 에피택셜 퇴적 반응기를 이용할 수 있다. 이러한 하나의 예는, 하기 조건들, 즉, 750 ℃, 100 sccm HCl, 10000 sccm H2, 20 T, 60 초 하에서의 열 프로세싱을 포함한다. 본 개시내용의 관점에서 명백할 바와 같이, 트림 에칭(108)에 대해 임의의 수의 적절한 에칭 프로세스들이 이용될 수 있다.
도 8에서 볼 수 있는 바와 같이, 이러한 예시적인 실시예에서, 트리밍된 핀들(212 및 222) 각각은 제2 폭 W2 및 제2 높이 H2로 스컬프팅/트리밍되었다. 핀들(210 및 220)의 오직 채널 영역(206)만이 스컬프팅/트리밍되어, 트리밍된 핀들(212 및 222)을 도출함을 상기한다. 이러한 예시적인 실시예에서, 핀들(210 및 220)의 소스/드레인 영역들은, (예를 들어, 도 7a 및 도 7b에 도시된 바와 같이) 적어도 절연체 층(250)에 의해 커버되기 때문에, 트림 에칭(108)에 의해 영향받지 않는다. 소스/드레인 영역들 뿐만 아니라 미개방된 영역들(예를 들어, 이전의 하드마스크 및 패터닝(106) 동안 하드마스크 층(270)에 의해 커버되어 남은 영역들)의 핀들(예를 들어, 도 6에 도시된 핀들(310 및 320))의 채널 영역들도 또한 트림 에칭(108)에 의해 영향받지 않음을 주목한다. 일부 실시예들에서, W2는 W1과 동일하거나 그보다 작을 수 있다. 일부 실시예들에서, H2는 H1과 동일하거나 그보다 작을 수 있다. 일부 실시예들에서, W1은 15 nm보다 클 수 있고, W2는 15 nm 이하일 수 있다. 일부 실시예들에서, W1은 W2보다 1 nm 내지 15 nm 더 클 수 있다. 일부 실시예들에서, W1은 W2보다 2 nm 내지 6 nm 더 클 수 있다. 일부 실시예들에서, W1은 10 nm보다 클 수 있다(예를 들어, 15, 20 또는 30 nm 폭). 일부 실시예들에서, W2은 15 nm 이하일 수 있다(예를 들어, 15, 10 또는 7 nm 폭). 일부 실시예들에서, W2는 적어도 5 nm일 수 있다. 일부 실시예들에서, H2는 적어도 20 nm일 수 있다. 일부 실시예들에서,
H1은 H2보다 5 nm 이하만큼 클 수 있다. 일부 실시예들에서, 트림 에칭(108)이 수행된 후 H2가 적어도 20 nm인 것을 보장하는 것이 바람직할 수 있다. 따라서, 일부 실시예들에서, 트림 에칭(108) 이후 충분한 트리밍된 핀 높이 H2가 남는 것을 보장하기 위해, 큰 초기 높이 H1(예를 들어, 적어도 25, 30, 50 또는 75 nm)을 갖는 핀들로 시작하는 것이 바람직할 수 있다. 이러한 예시적인 실시예에서, 핀들(210 및 220)의 트리밍된 부분들(212 및 222)은 분리 영역들(202) 위에 있고, 예를 들어, 도 8에 도시된 바와 같이, 핀들은, 분리 영역들(202) 다음에 있거나 그 안에 있는 부분들에서는 자신들의 원래의 폭 W1을 유지했음을 주목한다.
핀들(210 및 220) 뿐만 아니라 트리밍된 핀 부분들(212 및 222)은 직사각형 형상으로 도시되지만, 본 개시내용은 이에 제한될 필요가 없음을 상기한다. 일부 실시예들에서, 핀들이 최상부로부터 바닥까지 불규칙한 폭을 갖는 경우, 핀들의 오직 일부만이 트림 에칭(107) 동안 스컬프팅될 수 있다. 예를 들어, 초기에 형성된 핀들이 테이퍼링되는 경우들에서 (예를 들어, 최상부가 베이스보다 얇은 경우), 트림 에칭(107) 동안 핀의 바닥부를 주로 스컬프팅하거나 바닥부만을 스컬프팅하는 것이 바람직할 수 있다. 이러한 경우들에서, 스컬프팅은, 핀의 채널 부분 전체에 대해 더 일정한 폭을 얻기 위해 수행될 수 있다. 예를 들어, 트림 에칭(107)은, 핀들을 (테이퍼링되는 것보다는) 직선으로 성형하기 위한 그러한 경우들에 수행될 수 있다. 다른 실시예에서, 핀은, 핀이 스페이서 측벽과 만나는 경우 채널의 엣지들에서 높이 및 폭이 최대가 되도록 새들(saddle) 형상을 가질 수 있다. 이러한 실시예들에서, 채널의 중심에서는, 핀이 더 짧고 더 협소할 수 것이다. 트림 에칭(107)을 수행하기 위한 다른 적절한 구성들 또는 변화들은 주어진 애플리케이션에 의존할 것이고, 본 개시내용의 관점에서 명백할 것이다.
추가적인 실시예에서, 도 7c 및 도 8은 또한, 트림 에칭이 완료된 후, 동일한 2개의 핀들의 2개의 상이한 위치들에서 각각의 단면들로 도시될 수 있다는 것에 주목한다. 예를 들어, 핀들의 210/220 위치에서 도 7c에서 취해진 단면은 제1 핀 높이 H1 및 폭 W1을 도시하는 한편, 그러한 핀들의 212/222 위치에서 도 8에서 취해진 단면은 제2 높이 H2 및 폭 W2를 도시한다. 상이한 핀 세트들, 동일한 핀 또는 이들의 조합 어느 것에 대해서든, 임의의 수의 다른 혼합된 핀 기하구조들이 본 개시내용의 관점에서 명백할 것이다.
도 1의 방법(101)은, 본 개시내용의 하나 이상의 실시예들에 따라, 원하는 대로, 프로세스들(106(개방될 영역을 리소그래피적으로 정의하는 것), 107(개방된 영역에서 핀들의 채널 영역을 재노출시키기 위해 개방된 영역으로부터 더미 게이트(들)을 제거하는 것) 및 108(개방된 영역에서 핀들의 채널 영역 상에서 트림 에칭을 수행하는 것))을 반복(109)하는 것을 계속할 수 있다. 프로세스들(106, 107 및 108)은, (예를 들어, 도 9를 참조하여 아래에서 논의될 바와 같이) 예를 들어, 상이한 핀 채널 폭들을 갖는 핀들의 2개의 세트들을 얻기 위해 각각 한번 수행될 수 있다. 그러나, 프로세스들(106, 107 및 108)은, 본 개시내용의 관점에서 명백할 바와 같이, 주어진 기판/다이 상에서 및/또는 심지어 동일한 핀을 따라 상이한 위치들에서, 그렇게 원해지는 경우(예를 들어, CMOS 디바이스), 다양한 핀 채널 치수들을 얻기 위해, 원하는 만큼 여러번 반복(109)될 수 있다. 개방될 영역을 리소그래피적으로 정의(106)하는 것을 반복하는 경우, 기판/다이(200) 상에 임의의 적절한 영역이 선택될 수 있음을 주목한다. 또한, 트림 에칭(108)을 반복하는 경우, 원하는 대로, 예를 들어, 앞서 나열된 또는 임의의 다른 적절한 방식으로 재노출된 핀 채널 영역들을 스컬프팅하기 위해 상이한 조건들이 이용될 수 있음을 주목한다.
도 1의 방법(101)은, 선택사항적으로, 일부 실시예들에 따라, 종래에 행해지는 바와 같이 하나 이상의 반도체 디바이스들을 형성(110)하는 것을 계속할 수 있다. 예를 들어, 도 9는, 본 개시내용의 하나 이상의 실시예들에 따라, 반도체 디바이스들을 형성하기 위한 추가적인 프로세싱 이후(예를 들어, 교체 게이트 프로세스를 완료하고 소스/드레인 접촉 트렌치 에칭을 수행한 후), (도 6에 도시된 다이/기판(200) 상의 추가적인 영역으로부터의 핀(310)을 포함하는) 도 8의 구조의 사시도를 예시한다. 이러한 예시적인 실시예에서, 2개의 핀형 트랜지스터들(예를 들어, 트리-게이트 또는 finFET)이 형성되었다. 도 9에서 볼 수 있는 바와 같이, 핀들(210 및 310)이 예시적인 목적으로 도시되며, 핀(210)은 채널 영역(206)에서 트리밍(212)된다. 또한 볼 수 있는 바와 같이, 핀(210)은 소스/드레인 영역들(208 및 209)에서 제1 폭 W1을 유지하였고, 핀(310)은 자신의 소스/드레인 영역들(308 및 309) 및 자신의 채널 영역(306) 전반에 걸쳐 일정한 폭(W3)을 갖는다. 즉, 핀(210)의 소스/드레인 영역들(208 및 209) 및 핀(310)의 전체는, 핀들(210 및 220)의 오직 채널 영역(206)만이 노출된 경우에 트림 에칭(108)이 수행되었기 때문에, 트림 에칭(108)에 의해 영향받지 않았다. 그 결과, 핀(210)의 소스/드레인 영역들(208 및 209) (뿐만 아니라 임의의 관련된 팁(tip) 영역들 및 접촉부들)을 통한 인접한 저항성 경로들 모두는, 소스/드레인 영역들에서 핀의 물리적으로 더 넓은 치수로 인해, 채널 영역(206)의 핀(210)의 트리밍된 부분(212)에 비해 (예를 들어, 소스/드레인 영역들(308 및 309)을 통한 저항성 경로들에 비해) 비교적 더 낮을 수 있다.
일부 실시예들에서, 핀(310)의 폭(W3)은 W1과 동일하거나 실질적으로 유사(예를 들어, 1 또는 2 nm 이내)할 수 있다. 더 일반적인 관점에서, W1 및 W2는 핀들의 제1 세트의 각각의 핀의 소스/드레인 영역들 및 채널 영역의 폭을 각각 표현할 수 있고, 여기서 핀들의 제1 세트는 방법(101)에 따라 선택적으로 트리밍되었다. W3은, 핀들의 제2 세트를 구성할 수 있는 모든 남은 핀들의 모든 영역들(소스/드레인 및 채널)의 폭을 표현할 수 있다. 앞서 설명된 바와 같이, 핀들의 영역의 선택적인 스컬프팅/트리밍은, 원하는 만큼 여러번 반복(109)될 수 있다. 따라서, 다양한 핀 채널 치수들을 얻기 위해 본원에서 설명되는 기술들을 이용하여, 주어진 기판/다이 상에 임의의 수의 핀들의 세트들(예를 들어, 3, 4, 5, ..., n개의 세트들)이 형성될 수 있다. 일부 실시예들에서, 핀들의 세트들 전부의 채널 영역은, (이러한 핀들의 소스/드레인 영역들에 대해) 어느 정도로 스컬프팅/트리밍될 수 있다. 따라서, 일부 실시예들에서, 주어진 기판/다이 상의 모든 핀들의 핀 채널 폭은, 대응하는 소스/드레인 영역들의 핀 폭보다 작을 수 있다. 이러한 예시적인 실시예에서, 소스/드레인 영역들(208/209 및 308/309)은, 기판(200) 상에 그리고 기판(200)으로부터 각각 형성되는 원래의 핀들(210 및 310)의 일부로서 도시됨을 주목한다. 그러나, 본 개시내용은 이에 제한될 필요가 없다. 예를 들어, 일부 실시예들에서, 임의의 및/또는 모든 소스/드레인 영역들은 제거될 수 있고 다음 재료로 교체될 수 있고, 따라서, 소스/드레인 영역들 중 일부 또는 전부는 그 영역들 내에 어떠한 원래의 핀 부분도 갖지 않을 수 있다. 다른 실시예들에서, 핀들의 임의의 및/또는 모든 소스 /드레인 영역들은 또한 시닝(thinning), 스컬프팅, 재성형, 클래딩, 및/또는 다른 다양한 적절한 프로세스들을 거칠 수 있다. 따라서, 일부 실시예들에서, 소스/드레인 영역들의 핀 부분의 폭은 원래의 핀 폭(예를 들어, 도 7c 및 도 8에 도시된 폭 W1)과 동일하지 않을 수 있다.
도 9를 추가로 참조하면, 이 실시예에서는, 게이트 전극들(262 및 362)이 더미 게이트 전극들(232 및 332)을 교체하도록 각각 퇴적/형성되었고, 선택사항적 게이트 유전체(도시되지 않음)가 종래에 행해지는 바와 같이, 게이트 전극들(262 및 362) 바로 아래에 형성될 수 있다. 또한 볼 수 있는 바와 같이, 스페이서들(240 및 340)이 게이트들(260 및 360) 주위에 각각 형성되고, 게이트들(260 및 360)은 또한 그 위에 형성된 하드마스크(280 및 380)(금속 게이트 접촉부를 형성하기 위해 제거될 수 있음)를 갖는다. 게이트 전극들(262 및 362) 및 게이트 유전체는 임의의 적절한 기술을 이용하여 임의의 적절한 재료들로부터 형성될 수 있다. 예를 들어, 교체 게이트들(260 및 360)은, CVD, 물리 기상 퇴적(PVD), 금속 퇴적 프로세스 및/또는 이들의 임의의 조합을 포함하는 광범위한 프로세스들 중 임의의 프로세스를 이용하여 형성될 수 있다. 일부 실시예들에서, 게이트 전극들(262 및 362)은 임의의 광범위한 재료들, 예를 들어, 폴리실리콘, 또는 다양한 적절한 금속들(예를 들어, 알루미늄(Al), 텅스텐(W), 티타늄(Ti), 구리(Cu) 또는 임의의 다른 적절한 금속 또는 합금) 중 임의의 것을 포함할 수 있다. 교체 게이트 또는 교체 금속 게이트(RMG)를 형성하기 위한 다른 적절한 구성들, 재료들 및 프로세스들은, 주어진 애플리케이션에 의존할 것이고, 본 개시내용의 관점에서 명백할 것이다.
도 9를 추가로 참조하면, 도시된 바와 같이, 핀들(210 및 310)의 소스/드레인 영역들(208, 209 및 308, 309)을 각각 노출시키기 위해 에칭 프로세스(예를 들어, 임의의 적절한 습식 또는 건식 에칭 프로세스)가 수행되었다. 집적 회로 디바이스를 형성하기 위한 방법(101)은, 본 개시내용의 관점에서 명백할 바와 같은 추가적인 또는 대안적인 프로세스들을 포함할 수 있다. 예를 들어, 방법은, 소스/드레인 프로세싱으로 계속될 수 있고, 소스/드레인 금속 접촉부들 또는 접촉 층들의 퇴적을 포함할 수 있다. 소스 및 드레인 접촉부들의 이러한 금속화는 실리사이드화 프로세스(일반적으로, 접촉 금속의 퇴적 및 후속적인 어닐링)를 이용하여 수행될 수 있다. 예를 들어, 니켈, 알루미늄, 니켈-백금 또는 니켈-알루미늄, 또는 니켈 및 알루미늄의 다른 합금들, 또는 게르마늄 사전-비정질화 주입물을 갖는 또는 갖지 않는 티타늄에 의한 실리사이드화가, 저 저항성 저마나이드(germanide)를 형성하기 위해 이용될 수 있다.
일부 실시예들에서, 본원에서 다양하게 설명되는 원리들 및 기술들은, 게이트들(또는 더미 게이트들)이 퇴적되기 전에, 개방된 영역에서 핀들 전체를 스컬프팅/트리밍하기 위해 이용될 수 있다. 예를 들어, 이것은, 스컬프팅/트리밍되는 영역을 리소그래피적으로 정의(예를 들어, 하드마스킹 및 패터닝)하는 것, 및 그 다음, 게이트들이 퇴적되기 전에 그 영역에서 핀들을 스컬프팅/트리밍하기 위해 트림 에칭을 수행하는 것을 포함할 수 있다. 이러한 실시예들에서, 스컬프팅/트리밍된 영역으로부터 각각의 핀의 치수들은, 소스/드레인 영역들 및 채널 영역 둘 모두에서 동일할 것이다. 핀들의 영역을 선택적으로 스컬프팅/트리밍하기 위한 프로세스들은, 주어진 기판/다이 상에서 다양한 핀 치수들을 얻기 위해, 원하는 만큼 여러번 반복될 수 있다.
앞서 언급된 바와 같이, 방법(101) 및 도 2 내지 도 9에 도시된 구조들은, 예시의 용이함을 위해, 본원에서는, 다양한 채널 치수들을 갖는 핀형 트랜지스터 구성들(예를 들어, 트리-게이트 또는 finFET)의 상황에서 도시 및 설명되었다. 그러나, 본원에서 다양하게 설명되는 원리들 및 기술들은, 예를 들어, 평면, 듀얼-게이트, 게이트-올-어라운드(예를 들어, 나노와이어/나노리본) 및 다른 적절한 디바이스들 및 구성들을 포함하는, 다수의 핀 치수들을 갖는 단일 다이 상의 다른 반도체 디바이스들 및 트랜지스터 구성들을 형성하는데 이용될 수 있다. 또한, 본원에서 설명되는 구조들은, 특정 구성에 따라, p-MOS, n-MOS 또는 CMOS 트랜지스터 디바이스들의 형성에 이용될 수 있음을 상기한다. 본 개시내용의 관점에서 다수의 변화들 및 구성들이 명백해질 것이다.
예시적인 시스템
도 10은, 본 개시내용의 하나 이상의 실시예들에 따라 구성되는 하나 이상의 집적 회로들로 구현되는 컴퓨팅 시스템(1000)을 예시한다. 볼 수 있는 바와 같이, 컴퓨팅 시스템(1000)은 마더보드(1002)를 하우징한다. 마더보드(1002)는, 프로세서(1004) 및 적어도 하나의 통신 칩(1006)을 포함하지만 이에 제한되는 것은 아닌 다수의 컴포넌트들을 포함할 수 있고, 이들 각각은 물리적으로 및 전기적으로 마더보드(1002)에 커플링될 수 있거나, 그렇지 않으면 그에 통합될 수 있다. 인식될 바와 같이, 마더보드(1002)는, 예를 들어, 메인 보드이든, 또는 메인 보드 상에 장착된 도터보드이든, 또는 시스템(1000)의 유일한 보드 등이든, 임의의 인쇄 회로 보드일 수 있다.
애플리케이션들에 따라, 컴퓨팅 시스템(1000)은, 마더보드(1002)에 물리적으로 및 전기적으로 커플링될 수 있는 또는 커플링되지 않을 수 있는 하나 이상의 다른 컴포넌트들을 포함할 수 있다. 이러한 다른 컴포넌트들은, 휘발성 메모리(예를 들어, DRAM), 비휘발성 메모리(예를 들어, ROM), 그래픽스 프로세서, 디지털 신호 프로세서, 크립토 프로세서, 칩셋, 안테나, 디스플레이, 터치스크린 디스플레이, 터치스크린 제어기, 배터리, 오디오 코덱, 비디오 코덱, 전력 증폭기, 글로벌 포지셔닝 시스템(GPS) 디바이스, 나침반, 가속도계, 자이로스코프, 스피커, 카메라 및 대용량 저장 디바이스(예를 들어, 하드 디스크 드라이브, 컴팩트 디스크(CD), 디지털 다기능 디스크(DVD) 등)를 포함할 수 있지만 이에 제한되는 것은 아니다. 컴퓨팅 시스템(1000)에 포함되는 컴포넌트들 모두는, 본원에서 다양하게 설명되는 바와 같이 (예를 들어, 특히 핀들의 채널 영역에서 다수의 핀 치수들을 포함하는) 하나 이상의 집적 회로 구조들을 포함할 수 있다. 이러한 집적 회로 구조들은, 예를 들어, 시스템-온-칩(SOC) 디바이스들을 구현하기 위해 이용될 수 있고, 이러한 디바이스들은, 예를 들어, 마이크로프로세서, 마이크로제어기, 메모리 및 전력 관리 회로 중 적어도 하나를 포함할 수 있다. 일부 실시예들에서, 다수의 기능들이 하나 이상의 칩들에 집적될 수 있다. (예를 들어, 일례로, 통신 칩(1006)은 프로세서(1004)의 일부일 수 있거나, 그렇지 않으면 그에 통합될 수 있음을 주목한다).
통신 칩(1006)은, 컴퓨팅 시스템(1000)으로의 및 그로부터의 데이터의 전송을 위한 무선 통신들을 가능하게 한다. 용어 "무선" 및 이의 파생어들은, 비고체 매체를 통한 변조된 전자기 방사의 이용을 통해 데이터를 통신할 수 있는 회로들, 디바이스들, 시스템들, 방법들, 기술들, 통신 채널들 등을 설명하기 위해 이용될 수 있다. 이 용어는, 연관된 디바이스들이 어떠한 특정 와이어들도 포함하지 않음을 의미하지는 않지만, 일부 실시예들에서는, 포함하지 않을 수 있다. 통신 칩(1006)은, Wi-Fi (IEEE 802.11 패밀리), WiMAX (IEEE 802.16 패밀리), IEEE 802.20, 롱 텀 에볼루션(LTE), Ev-DO, HSPA+, HSDPA+, HSUPA+, EDGE, GSM, GPRS, CDMA, TDMA, DECT, 블루투스, 이들의 파생물들 뿐만 아니라 3G, 4G, 5G 및 그 이후의 것들로 지정된 임의의 다른 무선 프로토콜들을 포함하지만 이에 제한되는 것은 아닌 임의의 다수의 무선 표준들 또는 프로토콜들을 구현할 수 있다. 컴퓨팅 시스템(1000)은 복수의 통신 칩들(1006)을 포함할 수 있다. 예를 들어, 제1 통신 칩(1006)은, NFC, Wi-Fi 및 블루투스와 같은 더 짧은 범위의 무선 통신들에 전용될 수 있고, 제2 통신 칩(1006)은, GPS, EDGE, GPRS, CDMA, WiMAX, LTE, Ev-DO 등과 같은 더 긴 범위의 무선 통신들에 전용될 수 있다.
컴퓨팅 시스템(1000)의 프로세서(1004)는 프로세서(1004) 내에 패키지되는 집적 회로 다이를 포함한다. 일부 실시예들에서, 프로세서의 집적 회로 다이는, 본원에서 다양하게 설명되는 바와 같이 하나 이상의 반도체 또는 트랜지스터 구조들로 구현되는 온보드 메모리 회로를 포함한다(예를 들어, 여기서, 다양한 채널 치수들을 갖는 핀형 트랜지스터 구조들을 얻기 위해 단일 다이 상이 다수의 핀 치수들이 이용된다). 용어 "프로세서"는, 예를 들어, 레지스터들 및/또는 메모리로부터의 전자 데이터를 프로세싱하여, 그 전자 데이터를, 레지스터들 및/또는 메모리에 저장될 수 있는 다른 전자 데이터로 변환하는 임의의 디바이스 또는 디바이스의 일부를 지칭할 수 있다.
통신 칩(1006)은 또한, 통신 칩(1006) 내에 패키지되는 집적 회로 다이를 포함할 수 있다. 일부 이러한 예시적인 실시예들에 따르면, 통신 칩의 집적 회로 다이는, (예를 들어, 온-칩 프로세서 또는 메모리와 같이) 본원에서 다양하게 설명되는 바와 같이 하나 이상의 트랜지스터 구조들로 구현되는 하나 이상의 디바이스들을 포함한다. 본 개시내용의 관점에서 인식될 바와 같이, 다중-표준 무선 능력이 프로세서(1004)에 직접 통합될 수 있음을 주목한다(예를 들어, 여기서, 임의의 칩들(1006)의 능력은, 별개의 통신 칩들을 갖기 보다는 프로세서(1004)에 통합된다). 프로세서(1004)는 이러한 무선 능력을 갖는 칩셋일 수 있음을 추가로 주목한다. 즉, 임의의 수의 프로세서(1004) 및/또는 통신 칩들(1006)이 이용될 수 있다. 유사하게, 임의의 하나의 칩 또는 칩셋이, 그에 통합된 다수의 기능들을 가질 수 있다.
다양한 구현들에서, 컴퓨팅 시스템(1000)은, 랩탑, 넷북, 노트북, 스마트폰, 태블릿, 개인 휴대 정보 단말(PDA), 울트라-모바일 PC, 모바일 폰, 데스크탑 컴퓨터, 서버, 프린터, 스캐너, 모니터, 셋탑 박스, 엔터테인먼트 제어 유닛, 디지털 카메라, 휴대용 음악 플레이어, 디지털 비디오 레코더일 수 있다. 추가적인 구현들에서, 시스템(1000)은, 본원에서 다양하게 설명되는 바와 같이, 데이터를 프로세싱하거나 하나 이상의 집적 회로 구조들 또는 디바이스들을 이용하는 임의의 다른 전자 디바이스일 수 있다.
추가적인 예시적인 실시예들
다음 예들은 추가적인 실시예들과 관련되고, 이들로부터 다수의 치환들 및 구성들은 자명할 것이다.
예 1은, 집적 회로이고, 집적 회로는: 기판 상에 기판으로부터 형성되는 제1 세트의 하나 이상의 핀들 ―제1 세트의 핀들 각각은 소스/드레인 영역들 및 채널 영역을 갖고, 제1 세트의 핀들 각각은 소스/드레인 영역들에서 제1 폭(W1)을 갖고, 채널 영역에서 제2 폭(W2)을 갖고, W2는 W1보다 작음―; 및 기판 상에 기판으로부터 형성되는 제2 세트의 하나 이상의 핀들 ―제2 세트의 핀들 각각은 소스/드레인 영역들 및 채널 영역을 갖고, 제2 세트의 핀들 각각은 소스/드레인 영역들 및 채널 영역에서 제3 폭(W3)을 가짐― 을 포함한다.
예 2는, 예 1의 요지를 포함하고, 제1 세트의 핀들 또는 제2 세트의 핀들 중 적어도 하나는 핀 상의 제1 위치에서 제1 채널 높이를 갖고, 핀 상의 제2 위치에서 제2 채널 높이를 갖고/갖거나; 제1 세트의 핀들 중 적어도 하나는 제1 채널 높이를 갖고, 제2 세트의 핀들 중 하나는 제2 채널 높이를 갖고; 제1 채널 높이 및 제2 채널 높이는 의도적으로 상이한 채널 높이들을 포함한다.
예 3은, 예 1 또는 예 2의 요지를 포함하고, W1은 15 nm보다 크고, W2는 15 nm 이하이다.
예 4는, 예 1 내지 예 3 중 어느 한 예의 요지를 포함하고, W1은 W2보다 2 nm 내지 6 nm 더 크다.
예 5는, 예 1 내지 예 4 중 어느 한 예의 요지를 포함하고, W2는 적어도 5 nm이다.
예 6은, 예 1 내지 예 5 중 어느 한 예의 요지를 포함하고, W3은 W1과 실질적으로 유사하다.
예 7은, 예 6의 요지를 포함하고, 실질적으로 유사한 것은 1 nm 이내를 의미한다.
예 8은, 예 1 내지 예 7 중 어느 한 예의 요지를 포함하고, 제2 세트의 핀들은, 채널 영역에 비해 소스/드레인 영역들에서 실질적으로 상이한 폭들을 갖는다.
예 9는, 예 1 내지 예 8 중 어느 한 예의 요지를 포함하고, 제1 세트의 핀들 및 제2 세트의 핀들 각각은, 그 위에 구축된 적어도 하나의 반도체 디바이스를 갖는다.
예 10은, 예 9의 요지를 포함하고, 반도체 디바이스들은, p-MOS, n-MOS 또는 CMOS 트랜지스터 디바이스들이다.
예 11은, 예 1 내지 예 10 중 어느 한 예의 요지를 포함하고, 기판 상에 기판으로부터 형성되는 제3 세트의 핀들을 더 포함하고, 제3 세트의 핀들 각각은 소스/드레인 영역들 및 채널 영역을 갖고, 제3 세트의 핀들 각각은 소스/드레인 영역들에서 제4 폭(W4)을 갖고, 채널 영역에서 제5 폭(W5)을 갖는다.
예 12는, 예 11의 요지를 포함하고, W5는 W2와 동일하지 않다.
예 13은, 예 1 내지 예 12 중 어느 한 예의 요지를 포함하고, 집적 회로는 시스템-온-칩(SOC) 디바이스이다.
예 14는, 예 1 내지 예 13 중 어느 한 예의 요지를 포함하는 모바일 컴퓨팅 시스템을 포함한다.
예 15는, 집적 회로를 형성하는 방법이고, 방법은, 기판에 핀들 및 트렌치를 형성하기 위해 트렌치 에칭을 수행하는 단계 ―각각의 핀은 제1 폭(W1)을 가짐―; 트렌치들에 절연체 재료를 퇴적시키는 단계; 핀들의 채널 영역들 상에 더미 게이트들을 형성하는 단계; 핀들 및 더미 게이트들의 토포그래피 위에 추가적인 절연체 층을 퇴적시키는 단계; 개방될 제1 영역을 리소그래피적으로 정의하는 단계; 제1 영역에서 핀들의 채널 영역을 재노출시키기 위해 제1 영역에서 더미 게이트를 제거하는 단계; 및 제1 영역에서 핀들의 채널 영역 상에서 제1 트림 에칭을 수행하는 단계를 포함하고, 제1 영역에서의 각각의 핀의 트리밍된 채널 영역은 제2 폭(W2)을 갖고, W2는 W1보다 작다.
예 16은, 예 15의 요지를 포함하고, 다양한 치수들의 채널 영역들을 갖는 핀들을 얻기 위해, 개방될 영역을 리소그래피적으로 정의하고, 해당 영역에서 핀들의 채널 영역을 재노출시키기 위해 해당 영역에서 더미 게이트를 제거하고, 해당 영역에서 핀들의 채널 영역 상에서 트림 에칭을 수행하는 프로세스들을 반복하는 단계를 더 포함한다.
예 17은, 예 15 또는 예 16의 요지를 포함하고, 제2 영역에서 핀들의 채널 영역을 재노출시키기 위해 제2 영역에서 더미 게이트를 제거하는 단계; 및 제2 영역에서 핀들의 채널 영역 상에서 제2 트림 에칭을 수행하는 단계를 더 포함하고, 제2 영역의 각각의 핀의 트리밍된 채널 영역은 제3 폭(W3)을 갖고, W3은 W1보다 작다.
예 18은, 예 15 내지 예 17 중 어느 한 예의 요지를 포함하고, 리소그래피적으로 정의하는 단계는, 하드마스크 층을 형성하는 단계, 및 개방될 영역을 패터닝하는 단계를 포함한다.
예 19는, 예 15 내지 예 18 중 어느 한 예의 요지를 포함하고, 트림 에칭을 수행하는 단계는, 염소계 화학물질을 이용한 저 이온 에너지 플라즈마 프로세싱 및 열 프로세싱 중 적어도 하나를 포함한다.
예 20은, 예 15 내지 예 19 중 어느 한 예의 요지를 포함하고, 트림 에칭을 수행하는 단계는, 염소계 화학물질을 이용하는 단계, 및 10 내지 40 초 동안 5 kW보다 작은 무선 주파수 에너지를 이용하는 단계를 포함한다.
예 21은, 예 15 내지 예 20 중 어느 한 예의 요지를 포함하고, 트림 에칭을 수행하는 단계는, 염소계 화학물질을 이용하는 단계, 및 10 내지 40 초 동안 1 kW보다 작은 무선 주파수 에너지를 이용하는 단계를 포함한다.
예 22는, 예 15 내지 예 19 중 어느 한 예의 요지를 포함하고, 트림 에칭을 수행하는 단계는, 열 프로세싱을 이용하는 단계, 및 HCl의 존재 하에서 20 내지 120 초 동안 에피택셜 반응기에서 900 ℃ 미만의 열을 이용하는 단계를 포함한다.
예 23은, 예 15 내지 예 19 중 어느 한 예의 요지를 포함하고, 트림 에칭을 수행하는 단계는, 열 프로세싱을 이용하는 단계, 및 Cl2의 존재 하에서 20 내지 120 초 동안 에피택셜 반응기에서 700 ℃ 미만의 열을 이용하는 단계를 포함한다.
예 24는, 예 15 내지 예 23 중 어느 한 예의 요지를 포함하고, 상기 기판은 실리콘(Si)을 포함한다.
예 25는, 예 15 내지 예 24 중 어느 한 예의 요지를 포함하고, W1은 15 nm보다 크고, W2는 15 nm 이하이다.
예 26은, 예 15 내지 예 25 중 어느 한 예의 요지를 포함하고, W1은 W2보다 2 nm 내지 6 nm 더 크다.
예 27은, 예 15 내지 예 26 중 어느 한 예의 요지를 포함하고, W1은 10 nm보다 크다.
예 28은, 예 15 내지 예 27 중 어느 한 예의 요지를 포함하고, W2는 적어도 5 nm이다.
예 29는, 예 17 내지 예 28 중 어느 한 예의 요지를 포함하고, W3은 W2와 동일하지 않다.
예 30은, 예 17 내지 예 29 중 어느 한 예의 요지를 포함하고, 제1 영역의 핀들, 제2 영역의 핀들 및/또는 제1 또는 제2 영역들에 없는 핀들 상에 적어도 하나의 반도체 디바이스를 형성하는 단계를 더 포함한다.
예 31은, 예 30의 요지를 포함하고, 하나 이상의 반도체 디바이스들은, p-MOS, n-MOS 또는 CMOS 트랜지스터 디바이스들이다.
예 32는, 예 15 내지 예 29 중 어느 한 예의 요지를 수행하기 위한 수단을 포함하는 장치를 포함한다.
예 33은, 집적 회로를 포함하고, 집적 회로는, 기판 상에 기판으로부터 형성되는 핀형 채널 영역들을 포함하는 제1 세트의 하나 이상의 트랜지스터들; 및 기판 상에 기판으로부터 형성되는 핀형 채널 영역들을 포함하는 제2 세트의 하나 이상의 트랜지스터들을 포함하고, 분리 영역들 위에서, 제1 세트의 채널 영역들의 높이 및 폭 치수들 중 적어도 하나는 제2 세트의 채널 영역들의 대응하는 치수와는 상이하다.
예 34는, 예 33의 요지를 포함하고, 제1 세트의 채널 영역들은 분리 영역들 내에서 제1 폭(W1)을 갖고, 분리 영역들 위에서 제2 폭(W2)을 갖고, W2는 W1보다 작다.
예 35는, 예 34의 요지를 포함하고, W1은 15 nm보다 크고, W2는 15 nm 이하이다.
예 36은, 예 34 또는 예 35의 요지를 포함하고, W1은 W2보다 2 nm 내지 6 nm 더 크다.
예 37은, 예 33 내지 예 36 중 어느 한 예의 요지를 포함하고, 분리 영역들 위에서, 제1 세트의 채널 영역들의 폭은, 제2 세트의 채널 영역들의 폭보다 작다.
예 38은, 예 33 내지 예 36 중 어느 한 예의 요지를 포함하고, 분리 영역들 위에서, 제1 세트의 채널 영역들의 높이는, 제2 세트의 채널 영역들의 폭보다 작다.
예 39는, 예 33 내지 예 36 중 어느 한 예의 요지를 포함하고, 분리 영역들 위에서, 제1 세트의 채널 영역들의 폭 및 높이는, 각각 제2 세트의 채널 영역들의 폭 및 높이보다 작다.
예 40은, 예 33 내지 예 39 중 어느 한 예의 요지를 포함하고, 트랜지스터들은, p-MOS, n-MOS 및/또는 CMOS 트랜지스터들이다.
예 41은, 예 33 내지 예 40 중 어느 한 예의 요지를 포함하는 시스템-온-칩(SOC) 디바이스를 포함한다.
예 42는, 예 41의 요지를 포함하고, 마이크로프로세서, 마이크로제어기, 메모리 및 전력 관리 회로 중 적어도 하나를 더 포함한다.
예시적인 실시예들의 전술한 설명은, 예시 및 설명의 목적으로 제시되었다. 이러한 설명은, 포괄적인 것으로, 또는 본 개시내용을 개시된 바로 그 형태들로 제한하는 것으로 의도되지 않는다. 본 개시내용의 관점에서 많은 변형들 및 변화들이 가능하다. 본 개시내용의 범주는, 이러한 상세한 설명에 의해 제한되는 것이 아니라 오히려 이에 첨부된 청구항들에 의해 제한되는 것으로 의도된다. 본 명세서에 대해 우선권을 주장하는 장래에 출원되는 출원들은 개시된 요지를 상이한 방식으로 주장할 수 있고, 일반적으로, 본원에서 다양하게 개시되거나 그렇지 않으면 증명된 바와 같은 임의의 세트의 하나 이상의 제한들을 포함할 수 있다.

Claims (1)

  1. 제1항에 따른 방법.
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP4187619A1 (en) 2014-03-24 2023-05-31 Intel Corporation Transistoren with multiple fin dimensions on a single die
US9627378B2 (en) * 2015-06-30 2017-04-18 International Business Machines Corporation Methods of forming FINFETs with locally thinned channels from fins having in-situ doped epitaxial cladding
US20170250268A1 (en) * 2016-02-25 2017-08-31 Taiwan Semiconductor Manufacturing Co., Ltd. Fin field effect transistor and method for fabricating the same
US9917154B2 (en) 2016-06-29 2018-03-13 International Business Machines Corporation Strained and unstrained semiconductor device features formed on the same substrate
US11056391B2 (en) * 2016-06-30 2021-07-06 International Business Machines Corporation Subtractive vFET process flow with replacement metal gate and metallic source/drain
KR102551589B1 (ko) 2016-09-29 2023-07-04 삼성전자주식회사 반도체 장치 및 그 제조 방법
US10276691B2 (en) * 2016-12-15 2019-04-30 Taiwan Semiconductor Manufacturing Co., Ltd. Conformal transfer doping method for fin-like field effect transistor
TWI746673B (zh) 2016-12-15 2021-11-21 台灣積體電路製造股份有限公司 鰭式場效電晶體裝置及其共形傳遞摻雜方法
US10784325B2 (en) * 2016-12-23 2020-09-22 Intel Corporation Saddle channel thin film transistor for driving micro LEDs or OLEDs in ultrahigh resolution displays
US9953977B1 (en) * 2017-04-13 2018-04-24 International Business Machines Corporation FinFET semiconductor device
US11476350B2 (en) * 2017-07-12 2022-10-18 Sony Semiconductor Solutions Corporation Transistor and electronic device
US10679988B2 (en) 2017-09-18 2020-06-09 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device including FinFETS having different channel heights and manufacturing method thereof
CN111052348A (zh) * 2017-09-28 2020-04-21 英特尔公司 具有成分和尺寸截然不同的沟道区和亚沟道区的晶体管
US11404413B2 (en) * 2017-11-08 2022-08-02 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device and manufacturing method thereof
US11114549B2 (en) 2017-11-29 2021-09-07 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor structure cutting process and structures formed thereby
US11495672B2 (en) * 2018-06-29 2022-11-08 Intel Corporation Increased transistor source/drain contact area using sacrificial source/drain layer
CN110783193B (zh) * 2018-07-31 2023-06-13 中芯国际集成电路制造(上海)有限公司 半导体结构及其形成方法
US11211479B2 (en) * 2018-08-14 2021-12-28 Taiwan Semiconductor Manufaciuring Co., Ltd. Method of fabricating trimmed fin and fin structure
US11094802B2 (en) * 2018-08-17 2021-08-17 Taiwan Semiconductor Manufacturing Co., Ltd. Method of manufacturing a semiconductor device and semiconductor device
US11367783B2 (en) 2018-08-17 2022-06-21 Taiwan Semiconductor Manufacturing Co., Ltd. Method of manufacturing a semiconductor device
US10957786B2 (en) * 2018-10-18 2021-03-23 Samsung Electronics Co., Ltd. FinFET with reduced extension resistance and methods of manufacturing the same
US10930768B2 (en) * 2018-10-18 2021-02-23 Samsung Electronics Co., Ltd. Low current leakage finFET and methods of making the same
CN111199917B (zh) * 2018-11-16 2022-10-04 中芯国际集成电路制造(北京)有限公司 半导体结构及其形成方法
US11362199B2 (en) * 2018-11-30 2022-06-14 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device and method
US11232989B2 (en) * 2018-11-30 2022-01-25 Taiwan Semiconductor Manufacturing Co., Ltd. Devices with adjusted fin profile and methods for manufacturing devices with adjusted fin profile
DE102019111297B4 (de) 2018-11-30 2023-01-26 Taiwan Semiconductor Manufacturing Co., Ltd. Halbleiter-Bauelement und Verfahren
US10879125B2 (en) * 2018-12-27 2020-12-29 Nanya Technology Corporation FinFET structure and method of manufacturing the same
US11569231B2 (en) 2019-03-15 2023-01-31 Intel Corporation Non-planar transistors with channel regions having varying widths
US11158726B2 (en) * 2019-07-31 2021-10-26 Taiwan Semiconductor Manufacturing Company, Ltd. Controlling fin-thinning through feedback
US11563015B2 (en) * 2020-02-11 2023-01-24 Taiwan Semiconductor Manufacturing Company Limited Memory devices and methods of manufacturing thereof
US20210257462A1 (en) * 2020-02-19 2021-08-19 Taiwan Semiconductor Manufacturing Co., Ltd. Silicon-Germanium Fins and Methods of Processing the Same in Field-Effect Transistors
US10867101B1 (en) 2020-02-24 2020-12-15 Taiwan Semiconductor Manufacturing Co., Ltd. Leakage reduction between two transistor devices on a same continuous fin
US11164952B2 (en) 2020-03-07 2021-11-02 Qualcomm Incorporated Transistor with insulator
US11335683B2 (en) 2020-06-30 2022-05-17 Qualcomm Incorporated Device channel profile structure

Family Cites Families (30)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7358121B2 (en) * 2002-08-23 2008-04-15 Intel Corporation Tri-gate devices and methods of fabrication
KR100596508B1 (ko) * 2003-12-26 2006-07-05 한국전자통신연구원 ＦｉｎＦＥＴ 및 Fin 채널 제조방법
US7348642B2 (en) * 2005-08-03 2008-03-25 International Business Machines Corporation Fin-type field effect transistor
US7709303B2 (en) * 2006-01-10 2010-05-04 Freescale Semiconductor, Inc. Process for forming an electronic device including a fin-type structure
JP4461154B2 (ja) 2007-05-15 2010-05-12 株式会社東芝 半導体装置
US8048723B2 (en) 2008-12-05 2011-11-01 Taiwan Semiconductor Manufacturing Company, Ltd. Germanium FinFETs having dielectric punch-through stoppers
US20090321834A1 (en) 2008-06-30 2009-12-31 Willy Rachmady Substrate fins with different heights
JP4724231B2 (ja) * 2009-01-29 2011-07-13 株式会社東芝 半導体装置およびその製造方法
US8293616B2 (en) * 2009-02-24 2012-10-23 Taiwan Semiconductor Manufacturing Company, Ltd. Methods of fabrication of semiconductor devices with low capacitance
JP2011029503A (ja) * 2009-07-28 2011-02-10 Toshiba Corp 半導体装置
US8609495B2 (en) * 2010-04-08 2013-12-17 Taiwan Semiconductor Manufacturing Company, Ltd. Hybrid gate process for fabricating finfet device
US8610176B2 (en) * 2011-01-11 2013-12-17 Qualcomm Incorporated Standard cell architecture using double poly patterning for multi VT devices
KR101850703B1 (ko) * 2011-05-17 2018-04-23 삼성전자 주식회사 반도체 장치 및 그 제조 방법
US9184100B2 (en) * 2011-08-10 2015-11-10 United Microelectronics Corp. Semiconductor device having strained fin structure and method of making the same
US8759904B2 (en) * 2011-08-24 2014-06-24 GlobalFoundries, Inc. Electronic device having plural FIN-FETs with different FIN heights and planar FETs on the same substrate
US8946829B2 (en) * 2011-10-14 2015-02-03 Taiwan Semiconductor Manufacturing Company, Ltd. Selective fin-shaping process using plasma doping and etching for 3-dimensional transistor applications
US8871575B2 (en) * 2011-10-31 2014-10-28 United Microelectronics Corp. Method of fabricating field effect transistor with fin structure
US8963257B2 (en) * 2011-11-10 2015-02-24 Taiwan Semiconductor Manufacturing Company, Ltd. Fin field effect transistors and methods for fabricating the same
US8941214B2 (en) * 2011-12-22 2015-01-27 Intel Corporation Semiconductor device having a necked semiconductor body and method of forming semiconductor bodies of varying width
US8669186B2 (en) 2012-01-26 2014-03-11 Globalfoundries Inc. Methods of forming SRAM devices using sidewall image transfer techniques
KR101823105B1 (ko) * 2012-03-19 2018-01-30 삼성전자주식회사 전계 효과 트랜지스터의 형성 방법
TWI518794B (zh) * 2012-04-13 2016-01-21 聯華電子股份有限公司 一種非平面電晶體以及其形成方法
KR101912582B1 (ko) * 2012-04-25 2018-12-28 삼성전자 주식회사 반도체 장치 및 그 제조 방법
US9136383B2 (en) 2012-08-09 2015-09-15 Taiwan Semiconductor Manufacturing Company, Ltd. Contact structure of semiconductor device
US8703556B2 (en) * 2012-08-30 2014-04-22 Taiwan Semiconductor Manufacturing Company, Ltd. Method of making a FinFET device
US8541274B1 (en) * 2012-09-11 2013-09-24 Globalfoundries Inc. Methods of forming 3-D semiconductor devices with a nanowire gate structure wherein the nanowire gate structure is formed after source/drain formation
EP2709156A3 (en) * 2012-09-14 2014-04-23 Imec Band engineered semiconductor device and method for manufacturing thereof
US9082853B2 (en) * 2012-10-31 2015-07-14 International Business Machines Corporation Bulk finFET with punchthrough stopper region and method of fabrication
US9548213B2 (en) * 2014-02-25 2017-01-17 International Business Machines Corporation Dielectric isolated fin with improved fin profile
EP4187619A1 (en) 2014-03-24 2023-05-31 Intel Corporation Transistoren with multiple fin dimensions on a single die

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