KR20230001088A - Read operation method of 3d flash memory - Google Patents
Read operation method of 3d flash memory Download PDFInfo
- Publication number
- KR20230001088A KR20230001088A KR1020210083567A KR20210083567A KR20230001088A KR 20230001088 A KR20230001088 A KR 20230001088A KR 1020210083567 A KR1020210083567 A KR 1020210083567A KR 20210083567 A KR20210083567 A KR 20210083567A KR 20230001088 A KR20230001088 A KR 20230001088A
- Authority
- KR
- South Korea
- Prior art keywords
- memory cell
- adjacent
- unselected
- word lines
- vertical channel
- Prior art date
Links
- 230000015654 memory Effects 0.000 title claims abstract description 334
- 238000000034 method Methods 0.000 title claims abstract description 38
- 238000013500 data storage Methods 0.000 claims abstract description 45
- 230000000149 penetrating effect Effects 0.000 claims abstract description 10
- 238000007667 floating Methods 0.000 claims description 16
- 238000012795 verification Methods 0.000 claims description 6
- 239000000758 substrate Substances 0.000 description 72
- 239000004065 semiconductor Substances 0.000 description 63
- 239000010410 layer Substances 0.000 description 26
- 239000011229 interlayer Substances 0.000 description 17
- 239000000463 material Substances 0.000 description 13
- 239000012535 impurity Substances 0.000 description 11
- 108700003816 citrullinated- EBNA-2 protein (338-358) Proteins 0.000 description 10
- 230000000694 effects Effects 0.000 description 9
- 102100029563 Somatostatin Human genes 0.000 description 8
- 230000007423 decrease Effects 0.000 description 8
- 102100030851 Cortistatin Human genes 0.000 description 7
- 101100058970 Arabidopsis thaliana CALS11 gene Proteins 0.000 description 5
- 101100341076 Saccharomyces cerevisiae (strain ATCC 204508 / S288c) IPK1 gene Proteins 0.000 description 5
- 239000004020 conductor Substances 0.000 description 5
- 101100058964 Arabidopsis thaliana CALS5 gene Proteins 0.000 description 4
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 4
- 229910052710 silicon Inorganic materials 0.000 description 4
- 239000010703 silicon Substances 0.000 description 4
- 238000009413 insulation Methods 0.000 description 3
- 238000002955 isolation Methods 0.000 description 3
- 125000006850 spacer group Chemical group 0.000 description 3
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 2
- 239000010949 copper Substances 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 238000005516 engineering process Methods 0.000 description 2
- 239000010931 gold Substances 0.000 description 2
- 239000011810 insulating material Substances 0.000 description 2
- 229910052751 metal Inorganic materials 0.000 description 2
- 239000002184 metal Substances 0.000 description 2
- 239000007769 metal material Substances 0.000 description 2
- 229910021421 monocrystalline silicon Inorganic materials 0.000 description 2
- 150000004767 nitrides Chemical class 0.000 description 2
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 2
- 229920005591 polysilicon Polymers 0.000 description 2
- 229910052814 silicon oxide Inorganic materials 0.000 description 2
- 239000010936 titanium Substances 0.000 description 2
- 238000012546 transfer Methods 0.000 description 2
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 1
- 230000005689 Fowler Nordheim tunneling Effects 0.000 description 1
- 102100025961 Glutaminase liver isoform, mitochondrial Human genes 0.000 description 1
- 101000856993 Homo sapiens Glutaminase liver isoform, mitochondrial Proteins 0.000 description 1
- ZOKXTWBITQBERF-UHFFFAOYSA-N Molybdenum Chemical compound [Mo] ZOKXTWBITQBERF-UHFFFAOYSA-N 0.000 description 1
- KJTLSVCANCCWHF-UHFFFAOYSA-N Ruthenium Chemical compound [Ru] KJTLSVCANCCWHF-UHFFFAOYSA-N 0.000 description 1
- 229910052581 Si3N4 Inorganic materials 0.000 description 1
- 229910000577 Silicon-germanium Inorganic materials 0.000 description 1
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 description 1
- NRTOMJZYCJJWKI-UHFFFAOYSA-N Titanium nitride Chemical compound [Ti]#N NRTOMJZYCJJWKI-UHFFFAOYSA-N 0.000 description 1
- 229910007667 ZnOx Inorganic materials 0.000 description 1
- LEVVHYCKPQWKOP-UHFFFAOYSA-N [Si].[Ge] Chemical compound [Si].[Ge] LEVVHYCKPQWKOP-UHFFFAOYSA-N 0.000 description 1
- 239000012790 adhesive layer Substances 0.000 description 1
- 229910052782 aluminium Inorganic materials 0.000 description 1
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 1
- 230000000903 blocking effect Effects 0.000 description 1
- 238000004891 communication Methods 0.000 description 1
- 229910052802 copper Inorganic materials 0.000 description 1
- 238000009792 diffusion process Methods 0.000 description 1
- 229910052733 gallium Inorganic materials 0.000 description 1
- 229910052732 germanium Inorganic materials 0.000 description 1
- GNPVGFCGXDBREM-UHFFFAOYSA-N germanium atom Chemical compound [Ge] GNPVGFCGXDBREM-UHFFFAOYSA-N 0.000 description 1
- PCHJSUWPFVWCPO-UHFFFAOYSA-N gold Chemical compound [Au] PCHJSUWPFVWCPO-UHFFFAOYSA-N 0.000 description 1
- 229910052737 gold Inorganic materials 0.000 description 1
- 239000002784 hot electron Substances 0.000 description 1
- 229910052738 indium Inorganic materials 0.000 description 1
- 238000002347 injection Methods 0.000 description 1
- 239000007924 injection Substances 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 238000007726 management method Methods 0.000 description 1
- 230000000116 mitigating effect Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 229910052750 molybdenum Inorganic materials 0.000 description 1
- 239000011733 molybdenum Substances 0.000 description 1
- 238000000465 moulding Methods 0.000 description 1
- 238000011017 operating method Methods 0.000 description 1
- 230000002093 peripheral effect Effects 0.000 description 1
- 230000010287 polarization Effects 0.000 description 1
- 229910052707 ruthenium Inorganic materials 0.000 description 1
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 1
- 229910052715 tantalum Inorganic materials 0.000 description 1
- GUVRBAGPIYLISA-UHFFFAOYSA-N tantalum atom Chemical compound [Ta] GUVRBAGPIYLISA-UHFFFAOYSA-N 0.000 description 1
- MZLGASXMSKOWSE-UHFFFAOYSA-N tantalum nitride Chemical compound [Ta]#N MZLGASXMSKOWSE-UHFFFAOYSA-N 0.000 description 1
- 229910052719 titanium Inorganic materials 0.000 description 1
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 1
- 229910052721 tungsten Inorganic materials 0.000 description 1
- 239000010937 tungsten Substances 0.000 description 1
- 229910052725 zinc Inorganic materials 0.000 description 1
Images
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/06—Auxiliary circuits, e.g. for writing into memory
- G11C16/26—Sensing or reading circuits; Data output circuits
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
- G11C16/0483—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells having several storage transistors connected in series
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/06—Auxiliary circuits, e.g. for writing into memory
- G11C16/08—Address circuits; Decoders; Word-line control circuits
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/06—Auxiliary circuits, e.g. for writing into memory
- G11C16/10—Programming or data input circuits
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C8/00—Arrangements for selecting an address in a digital store
- G11C8/14—Word line organisation; Word line lay-out
-
- H01L27/11568—
-
- H01L27/11582—
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B43/00—EEPROM devices comprising charge-trapping gate insulators
- H10B43/20—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels
- H10B43/23—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
- H10B43/27—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B43/00—EEPROM devices comprising charge-trapping gate insulators
- H10B43/30—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Semiconductor Memories (AREA)
Abstract
Description
아래의 실시예들은 3차원 플래시 메모리에 관한 것으로, 보다 상세하게는, 3차원 플래시 메모리의 판독 동작 방법에 대한 기술이다.The following embodiments relate to a three-dimensional flash memory, and more specifically, a description of a read operation method of the three-dimensional flash memory.
플래시 메모리 소자는 F-N 터널링(Fowler-Nordheimtunneling) 또는 열전자 주입(Hot electron injection)에 의해 전기적으로 데이터의 입출력을 제어하여 전기적으로 프로그램 및 소거가 가능한 판독 전용 메모리(Electrically Erasable Programmable Read Only Memory; EEPROM)로서, 컴퓨터, 디지털 카메라, MP3 플레이어, 게임 시스템, 메모리 스틱(Memory stick) 등에 공통적으로 이용될 수 있다.A flash memory device is an electrically erasable programmable read only memory (EEPROM) by electrically controlling input and output of data by Fowler-Nordheimtunneling or hot electron injection. , can be commonly used in computers, digital cameras, MP3 players, game systems, memory sticks, and the like.
이러한 플래시 메모리 소자에서는 소비자가 요구하는 우수한 성능 및 저렴한 가격을 충족시키기 위해 집적도를 증가시키는 것이 요구된 바, 메모리 셀 트랜지스터들이 수직 방향으로 배열되어 셀 스트링을 구성하는 3차원 구조가 제안되었다.In such a flash memory device, a three-dimensional structure in which memory cell transistors are arranged in a vertical direction to form a cell string has been proposed to increase the degree of integration in order to meet the excellent performance and low price demanded by consumers.
3차원 플래시 메모리는 최근 고단화 및 집적화되고 있는 추세로, 수직 셀 피치가 줄어듦에 따라 프로그램 문턱 전압 및 소거 문턱 전압이 감소하여 P/E 윈도우가 음의 영역으로 치우치는 문제를 갖게 된다. 이는, P/E 윈도우의 양의 영역을 감소시켜 프로그램 속도가 저하되고 프로그램 문턱 전압 및 소거 문턱 전압을 확보하기 힘든 문제점을 야기할 수 있다.The 3D flash memory has recently become more sophisticated and integrated, and as the vertical cell pitch decreases, the program threshold voltage and the erase threshold voltage decrease, resulting in a problem in that the P/E window is biased toward a negative region. This reduces the positive area of the P/E window, thereby reducing the program speed and causing difficulties in securing a program threshold voltage and an erase threshold voltage.
이와 같은 문제점들은, 판독 동작 시 판독 동작의 대상이 되는 대상 메모리 셀이 대상 메모리 셀에 상하로 인접한 인접 메모리 셀들에 인가되는 판독 전압(Vread)에 의한 프린징 필드(Fringing field)의 영향 때문인 것으로 확인된다.It is confirmed that these problems are due to the effect of a fringing field caused by a read voltage Vread applied to adjacent memory cells vertically adjacent to a target memory cell, which is a target of the read operation, during a read operation. do.
더 나아가, 수직 셀 피치가 극단적으로 감소될 경우 대상 메모리 셀은, 상하로 직접적으로 인접한 인접 메모리 셀들뿐만 아니라, 다소 이격되어 배치되는 다른 메모리 셀에 인가되는 판독 전압에 의한 프린징 필드의 영향까지도 받게 될 수 있다.Furthermore, when the vertical cell pitch is extremely reduced, the target memory cell is affected by a fringing field caused by a read voltage applied not only to adjacent memory cells directly adjacent to each other but also to other memory cells that are spaced apart from each other. It can be.
따라서, 대상 메모리 셀로의 프린징 필드의 영향을 최소화하는 판독 동작이 제안될 필요가 있다.Therefore, it is necessary to propose a read operation that minimizes the influence of the fringing field on the target memory cell.
일 실시예들은 프로그램 문턱 전압 및 소거 문턱 전압 감소를 방지하고 프로그램 속도를 개선하고자, 대상 메모리 셀로의 프린징 필드의 영향을 최소화하는 3차원 플래시 메모리의 판독 동작 방법을 제안한다.Embodiments propose a read operation method of a 3D flash memory that minimizes the effect of a fringing field on a target memory cell in order to prevent a decrease in program threshold voltage and erase threshold voltage and improve program speed.
보다 상세하게, 일 실시예들은 적어도 하나의 비선택된 메모리 셀에 대응하는 적어도 하나의 비선택된 워드 라인을 플로팅시키거나 해당 적어도 하나의 비선택된 워드 라인에 전원 전압(Vcc)을 인가함으로써, 대상 메모리 셀로의 프린징 필드의 영향을 최소화하는 3차원 플래시 메모리의 판독 동작 방법을 제안한다.More specifically, in some embodiments, a target memory cell is supplied by floating at least one unselected word line corresponding to at least one unselected memory cell or by applying a power supply voltage Vcc to the corresponding at least one unselected word line. We propose a read operation method of a 3D flash memory that minimizes the effect of the fringing field of .
이 때, 일 실시예들은 판독 동작을 위해 플로팅되거나 전원 전압이 인가된 적어도 하나의 비선택된 메모리 셀을 턴 온 시키는 3차원 플래시 메모리의 판독 동작 방법을 제안한다.At this time, one embodiment proposes a read operation method of a 3D flash memory in which at least one non-selected memory cell to which a floating or power supply voltage is applied is turned on for a read operation.
다만, 본 발명이 해결하고자 하는 기술적 과제들은 상기 과제로 한정되는 것이 아니며, 본 발명의 기술적 사상 및 영역으로부터 벗어나지 않는 범위에서 다양하게 확장될 수 있다.However, the technical problems to be solved by the present invention are not limited to the above problems, and can be variously expanded without departing from the technical spirit and scope of the present invention.
일 실시예에 따르면, 3차원 플래시 메모리는, 수평 방향으로 연장 형성되며 수직 방향으로 이격되며 배치되는 워드 라인들; 및 상기 워드 라인들을 관통하며 상기 수직 방향으로 연장 형성되는 수직 채널 구조체들-상기 수직 채널 구조체들 각각은 상기 수직 방향으로 연장 형성되는 데이터 저장 패턴 및 상기 데이터 저장 패턴의 내측벽에 덮으며 상기 수직 방향으로 연장 형성되는 수직 채널 패턴을 포함하며, 상기 데이터 저장 패턴 및 상기 수직 채널 패턴은 상기 워드 라인들에 대응하는 메모리 셀들을 구성함-을 포함하고, 판독 동작에서 상기 워드 라인들 중 적어도 하나의 1차 인접 메모리 셀-상기 적어도 하나의 1차 인접 메모리 셀은 상기 메모리 셀들 중 상기 판독 동작의 대상이 되는 대상 메모리 셀에 인접한 비선택된 메모리 셀임-에 대응하는 적어도 하나의 비선택된 1차 인접 워드 라인을 플로팅시키거나 상기 적어도 하나의 비선택된 1차 인접 워드 라인에 전원 전압을 인가하는 것을 특징으로 할 수 있다.According to one embodiment, a three-dimensional flash memory may include word lines extending in a horizontal direction and spaced apart in a vertical direction; and vertical channel structures penetrating the word lines and extending in the vertical direction, each of the vertical channel structures covering a data storage pattern extending in the vertical direction and an inner wall of the data storage pattern and extending in the vertical direction. and a vertical channel pattern extending to , wherein the data storage pattern and the vertical channel pattern configure memory cells corresponding to the word lines, and in a read operation, at least one of the word lines includes 1 at least one unselected primary adjacent word line corresponding to a first adjacent memory cell, wherein the at least one first adjacent memory cell is an unselected memory cell adjacent to a target memory cell of the read operation; Floating or applying a power supply voltage to the at least one non-selected primary adjacent word line.
일 측면에 따르면, 상기 3차원 플래시 메모리는, 상기 워드 라인들 중 상기 적어도 하나의 1차 인접 메모리 셀에 인접한 적어도 하나의 2차 인접 메모리 셀-상기 적어도 하나의 2차 인접 메모리 셀은, 상기 적어도 하나의 1차 인접 메모리 셀이 상기 대상 메모리 셀과 반대 방향으로 인접하는 비선택된 메모리 셀임-에 대응하는 적어도 하나의 비선택된 2차 인접 워드 라인에 인가되는 판독 전압에 의한 프린징 필드(Fringing field)로 상기 적어도 하나의 1차 인접 메모리 셀을 턴 온(Turn on) 시키는 것을 특징으로 할 수 있다.According to one aspect, the 3D flash memory includes at least one second adjacent memory cell adjacent to the at least one first adjacent memory cell among the word lines, wherein the at least one second adjacent memory cell comprises: A fringing field by a read voltage applied to at least one unselected secondary adjacent word line corresponding to one primary adjacent memory cell being an unselected memory cell adjacent in a direction opposite to the target memory cell. It may be characterized in that the at least one primary adjacent memory cell is turned on with .
일 실시예에 따르면, 수평 방향으로 연장 형성되며 수직 방향으로 이격되며 배치되는 워드 라인들; 및 상기 워드 라인들을 관통하며 상기 수직 방향으로 연장 형성되는 수직 채널 구조체들-상기 수직 채널 구조체들 각각은 상기 수직 방향으로 연장 형성되는 데이터 저장 패턴 및 상기 데이터 저장 패턴의 내측벽에 덮으며 상기 수직 방향으로 연장 형성되는 수직 채널 패턴을 포함하며, 상기 데이터 저장 패턴 및 상기 수직 채널 패턴은 상기 워드 라인들에 대응하는 메모리 셀들을 구성함-을 포함하는 3차원 플래시 메모리의 판독 동작 방법은, 상기 워드 라인들 중 상기 판독 동작의 대상이 되는 대상 메모리 셀에 대응하는 선택된 워드 라인에 검증 전압을 인가하는 단계; 상기 워드 라인들 중 적어도 하나의 1차 인접 메모리 셀-상기 적어도 하나의 1차 인접 메모리 셀은 상기 메모리 셀들 중 상기 대상 메모리 셀에 인접한 비선택된 메모리 셀임-에 대응하는 적어도 하나의 비선택된 1차 인접 워드 라인을 플로팅시키거나 상기 적어도 하나의 비선택된 1차 인접 워드 라인에 전원 전압을 인가하는 단계; 및 상기 워드 라인들 중 상기 선택된 워드 라인 및 상기 적어도 하나의 비선택된 1차 인접 워드 라인을 제외한 나머지 비선택된 워드 라인들 각각에 판독 전압을 인가하는 단계를 포함할 수 있다.According to one embodiment, word lines extending in a horizontal direction and spaced apart in a vertical direction are arranged; and vertical channel structures penetrating the word lines and extending in the vertical direction, each of the vertical channel structures covering a data storage pattern extending in the vertical direction and an inner wall of the data storage pattern and extending in the vertical direction. A read operation method of a 3D flash memory including a vertical channel pattern extending to, wherein the data storage pattern and the vertical channel pattern configure memory cells corresponding to the word lines, applying a verification voltage to a selected word line corresponding to a target memory cell of which the read operation is performed; At least one unselected primary adjacent memory cell corresponding to at least one first adjacent memory cell of the word lines, wherein the at least one first adjacent memory cell is an unselected memory cell adjacent to the target memory cell among the memory cells. floating a word line or applying a power supply voltage to the at least one unselected primary adjacent word line; and applying a read voltage to each of the unselected word lines other than the selected word line and the at least one non-selected first order adjacent word line among the word lines.
일 측면에 따르면, 상기 판독 전압을 인가하는 단계는, 상기 비선택된 워드 라인들 중 상기 적어도 하나의 1차 인접 메모리 셀에 인접한 적어도 하나의 2차 인접 메모리 셀-상기 적어도 하나의 2차 인접 메모리 셀은, 상기 적어도 하나의 1차 인접 메모리 셀이 상기 대상 메모리 셀과 반대 방향으로 인접하는 비선택된 메모리 셀임-에 대응하는 적어도 하나의 비선택된 2차 인접 워드 라인에 인가되는 판독 전압에 의한 프린징 필드(Fringing field)로 상기 적어도 하나의 1차 인접 메모리 셀을 턴 온(Turn on) 시키는 단계를 포함하는 것을 특징으로 할 수 있다.According to one aspect, the applying of the read voltage may include at least one second adjacent memory cell adjacent to the at least one first adjacent memory cell among the unselected word lines - the at least one second adjacent memory cell. is a fringing field by a read voltage applied to at least one unselected secondary adjacent word line corresponding to that the at least one primary adjacent memory cell is an unselected memory cell adjacent to the target memory cell in a direction opposite to that of the target memory cell. The method may include turning on the at least one primary adjacent memory cell with a fringing field.
다른 실시예에 따르면, 3차원 플래시 메모리는, 수평 방향으로 연장 형성되며 수직 방향으로 이격되며 배치되는 워드 라인들; 및 상기 워드 라인들을 관통하며 상기 수직 방향으로 연장 형성되는 수직 채널 구조체들-상기 수직 채널 구조체들 각각은 상기 수직 방향으로 연장 형성되는 데이터 저장 패턴 및 상기 데이터 저장 패턴의 내측벽에 덮으며 상기 수직 방향으로 연장 형성되는 수직 채널 패턴을 포함하며, 상기 데이터 저장 패턴 및 상기 수직 채널 패턴은 상기 워드 라인들에 대응하는 메모리 셀들을 구성함-을 포함하고, 판독 동작에서 상기 워드 라인들 중 적어도 하나의 비선택된 메모리 셀-상기 적어도 하나의 비선택된 메모리 셀은 상기 메모리 셀들 중 상기 판독 동작의 대상이 되는 대상 메모리 셀을 제외한 메모리 셀임-에 대응하는 적어도 하나의 비선택된 워드 라인을 플로팅시키거나 상기 적어도 하나의 비선택된 워드 라인에 전원 전압을 인가하는 것을 특징으로 할 수 있다.According to another embodiment, a three-dimensional flash memory may include word lines extending in a horizontal direction and spaced apart in a vertical direction; and vertical channel structures penetrating the word lines and extending in the vertical direction, each of the vertical channel structures covering a data storage pattern extending in the vertical direction and an inner wall of the data storage pattern and extending in the vertical direction. and a vertical channel pattern extending to, wherein the data storage pattern and the vertical channel pattern configure memory cells corresponding to the word lines, and in a read operation, at least one of the word lines Floating at least one non-selected word line corresponding to the selected memory cell, wherein the at least one non-selected memory cell is a memory cell excluding the target memory cell to which the read operation is performed, among the memory cells; It may be characterized in that a power supply voltage is applied to an unselected word line.
일 측면에 따르면, 상기 3차원 플래시 메모리는, 상기 워드 라인들 중 상기 적어도 하나의 비선택된 메모리 셀에 인접한 적어도 하나의 비선택된 인접 메모리 셀에 대응하는 적어도 하나의 비선택된 인접 워드 라인에 인가되는 판독 전압에 의한 프린징 필드(Fringing field)로 상기 적어도 하나의 비선택된 메모리 셀을 턴 온(Turn on) 시키는 것을 특징으로 할 수 있다.According to one aspect, in the 3D flash memory, read applied to at least one unselected adjacent word line corresponding to at least one unselected adjacent memory cell adjacent to the at least one unselected memory cell among the word lines. It may be characterized in that the at least one non-selected memory cell is turned on by a fringing field caused by a voltage.
다른 일 측면에 따르면, 상기 플로팅되거나 상기 전원 전압이 인가되는 상기 적어도 하나의 비선택된 워드 라인에 대응하는 상기 적어도 하나의 비선택된 메모리 셀은, 상기 수직 채널 구조체 상 상기 대상 메모리 셀의 위치에 기초하여 결정되는 것을 특징으로 할 수 있다.According to another aspect, the at least one unselected memory cell corresponding to the at least one unselected word line that is floated or to which the power supply voltage is applied may be determined based on a position of the target memory cell on the vertical channel structure. It can be characterized as determined.
다른 실시예에 따르면, 수평 방향으로 연장 형성되며 수직 방향으로 이격되며 배치되는 워드 라인들; 및 상기 워드 라인들을 관통하며 상기 수직 방향으로 연장 형성되는 수직 채널 구조체들-상기 수직 채널 구조체들 각각은 상기 수직 방향으로 연장 형성되는 데이터 저장 패턴 및 상기 데이터 저장 패턴의 내측벽에 덮으며 상기 수직 방향으로 연장 형성되는 수직 채널 패턴을 포함하며, 상기 데이터 저장 패턴 및 상기 수직 채널 패턴은 상기 워드 라인들에 대응하는 메모리 셀들을 구성함-을 포함하는 3차원 플래시 메모리의 판독 동작 방법은, 상기 워드 라인들 중 상기 판독 동작의 대상이 되는 대상 메모리 셀에 대응하는 선택된 워드 라인에 검증 전압을 인가하는 단계; 상기 워드 라인들 중 적어도 하나의 비선택된 메모리 셀-상기 적어도 하나의 비선택된 메모리 셀은 상기 메모리 셀들 중 상기 대상 메모리 셀을 제외한 메모리 셀임-에 대응하는 적어도 하나의 비선택된 워드 라인을 플로팅시키거나 상기 적어도 하나의 비선택된 워드 라인에 전원 전압을 인가하는 단계; 및 상기 워드 라인들 중 상기 선택된 워드 라인 및 상기 적어도 하나의 비선택된 워드 라인을 제외한 나머지 비선택된 워드 라인들 각각에 판독 전압을 인가하는 단계를 포함할 수 있다.According to another embodiment, word lines extending in a horizontal direction and spaced apart in a vertical direction are arranged; and vertical channel structures penetrating the word lines and extending in the vertical direction, each of the vertical channel structures covering a data storage pattern extending in the vertical direction and an inner wall of the data storage pattern and extending in the vertical direction. A read operation method of a 3D flash memory including a vertical channel pattern extending to, wherein the data storage pattern and the vertical channel pattern configure memory cells corresponding to the word lines, applying a verification voltage to a selected word line corresponding to a target memory cell of which the read operation is performed; Floating at least one unselected word line corresponding to at least one unselected memory cell among the word lines, wherein the at least one unselected memory cell is a memory cell excluding the target memory cell among the memory cells; applying a power supply voltage to at least one unselected word line; and applying a read voltage to each of the unselected word lines other than the selected word line and the at least one non-selected word line among the word lines.
일 측면에 따르면, 상기 판독 전압을 인가하는 단계는, 상기 나머지 비선택된 워드 라인들 중 상기 적어도 하나의 비선택된 메모리 셀에 인접한 적어도 하나의 비선택된 인접 메모리 셀에 대응하는 적어도 하나의 비선택된 인접 워드 라인에 인가되는 판독 전압에 의한 프린징 필드(Fringing field)로 상기 적어도 하나의 비선택된 메모리 셀을 턴 온(Turn on) 시키는 단계를 포함하는 것을 특징으로 할 수 있다.According to one aspect, the applying of the read voltage may include at least one unselected adjacent word corresponding to at least one unselected adjacent memory cell adjacent to the at least one unselected memory cell among the remaining unselected word lines. The method may further include turning on the at least one non-selected memory cell to a fringing field by a read voltage applied to a line.
다른 일 측면에 따르면, 상기 3차원 플래시 메모리의 판독 동작 방법은, 상기 플로팅되거나 상기 전원 전압이 인가될 상기 적어도 하나의 비선택된 워드 라인에 대응하는 상기 적어도 하나의 비선택된 메모리 셀을 상기 수직 채널 구조체 상 상기 대상 메모리 셀의 위치에 기초하여 결정하는 단계를 더 포함하는 것을 특징으로 할 수 있다.According to another aspect, the read operation method of the 3D flash memory may include setting the at least one unselected memory cell corresponding to the at least one unselected word line to be floated or to which the power supply voltage is applied as the vertical channel structure. The method may further include determining based on the location of the target memory cell.
일 실시예들은 대상 메모리 셀로의 프린징 필드의 영향을 최소화하는 3차원 플래시 메모리의 판독 동작 방법을 제안함으로써, 프로그램 문턱 전압 및 소거 문턱 전압 감소를 방지하고 프로그램 속도를 개선할 수 있다.Embodiments suggest a read operation method of a 3D flash memory that minimizes the effect of a fringing field on a target memory cell, thereby preventing a decrease in program threshold voltage and erase threshold voltage and improving program speed.
보다 상세하게, 일 실시예들은 적어도 하나의 비선택된 메모리 셀에 대응하는 적어도 하나의 비선택된 워드 라인을 플로팅시키거나 해당 적어도 하나의 비선택된 워드 라인에 전원 전압(Vcc)을 인가함으로써, 대상 메모리 셀로의 프린징 필드의 영향을 최소화하는 3차원 플래시 메모리의 판독 동작 방법을 제안할 수 있다.More specifically, in some embodiments, a target memory cell is supplied by floating at least one unselected word line corresponding to at least one unselected memory cell or by applying a power supply voltage Vcc to the corresponding at least one unselected word line. A read operation method of a 3D flash memory that minimizes the effect of the fringing field of can be proposed.
이 때, 일 실시예들은 판독 동작을 위해 플로팅되거나 전원 전압이 인가된 적어도 하나의 비선택된 메모리 셀을 턴 온 시키는 3차원 플래시 메모리의 판독 동작 방법을 제안할 수 있다.At this time, one embodiment may propose a read operation method of a 3D flash memory in which at least one non-selected memory cell to which a floating or power supply voltage is applied is turned on for a read operation.
다만, 본 발명의 효과는 상기 효과들로 한정되는 것이 아니며, 본 발명의 기술적 사상 및 영역으로부터 벗어나지 않는 범위에서 다양하게 확장될 수 있다.However, the effects of the present invention are not limited to the above effects, and can be variously extended without departing from the technical spirit and scope of the present invention.
도 1은 일 실시예에 따른 3차원 플래시 메모리의 어레이를 도시한 간략 회로도이다.
도 2는 일 실시예에 따른 3차원 플래시 메모리의 구조를 도시한 평면도이다.
도 3은 일 실시예에 따른 3차원 플래시 메모리의 구조를 도시한 단면도로, 도 2를 A-A'선으로 자른 단면에 해당된다.
도 4는 일 실시예에 따른 3차원 플래시 메모리의 판독 동작 방법을 나타낸 플로우 차트이다.
도 5는 도 4에 도시된 판독 동작 방법을 설명하기 위해 3차원 플래시 메모리의 구조를 간략히 도시한 단면도이다.
도 6은 다른 일 실시예에 따른 3차원 플래시 메모리의 판독 동작 방법을 나타낸 플로우 차트이다.
도 7a 내지 7c는 도 6에 도시된 판독 동작 방법을 설명하기 위해 3차원 플래시 메모리의 구조를 간략히 도시한 단면도이다.1 is a simplified circuit diagram illustrating an array of three-dimensional flash memories according to one embodiment.
2 is a plan view illustrating the structure of a 3D flash memory according to an exemplary embodiment.
FIG. 3 is a cross-sectional view showing the structure of a 3D flash memory according to an exemplary embodiment, and corresponds to a cross-section of FIG. 2 taken along line A-A'.
4 is a flow chart illustrating a read operation method of a 3D flash memory according to an exemplary embodiment.
FIG. 5 is a cross-sectional view briefly showing the structure of a 3D flash memory to explain the read operation method shown in FIG. 4 .
6 is a flowchart illustrating a read operation method of a 3D flash memory according to another exemplary embodiment.
7A to 7C are cross-sectional views briefly showing the structure of a 3D flash memory to explain the read operation method shown in FIG. 6 .
이하, 본 발명의 실시예를 첨부된 도면을 참조하여 상세하게 설명한다. 그러나 본 발명이 실시예들에 의해 제한되거나 한정되는 것은 아니다. 또한, 각 도면에 제시된 동일한 참조 부호는 동일한 부재를 나타낸다.Hereinafter, embodiments of the present invention will be described in detail with reference to the accompanying drawings. However, the present invention is not limited or limited by the examples. Also, like reference numerals in each figure denote like members.
또한, 본 명세서에서 사용되는 용어(Terminology)들은 본 발명의 바람직한 실시예를 적절히 표현하기 위해 사용된 용어들로서, 이는 시청자, 운용자의 의도 또는 본 발명이 속하는 분야의 관례 등에 따라 달라질 수 있다. 따라서, 본 용어들에 대한 정의는 본 명세서 전반에 걸친 내용을 토대로 내려져야 할 것이다. 예컨대, 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 또한, 본 명세서에서 사용되는 "포함한다(comprises)" 및/또는 "포함하는(comprising)"은 언급된 구성요소, 단계, 동작 및/또는 소자는 하나 이상의 다른 구성요소, 단계, 동작 및/또는 소자의 존재 또는 추가를 배제하지 않는다. 또한, 본 명세서에서 제1, 제2 등의 용어가 다양한 영역, 방향, 형상 등을 기술하기 위해서 사용되었지만, 이들 영역, 방향, 형상이 이 같은 용어들에 의해서 한정되어서는 안 된다. 이들 용어들은 단지 어느 소정 영역, 방향 또는 형상을 다른 영역, 방향 또는 형상과 구별시키기 위해서 사용되었을 뿐이다. 따라서, 어느 한 실시예에서 제1 부분으로 언급된 부분이 다른 실시예에서는 제2 부분으로 언급될 수도 있다.In addition, terms used in this specification (terminology) are terms used to appropriately express preferred embodiments of the present invention, which may vary according to the intention of a viewer or operator or customs in the field to which the present invention belongs. Therefore, definitions of these terms will have to be made based on the content throughout this specification. For example, in this specification, singular forms also include plural forms unless specifically stated otherwise in a phrase. Also, as used herein, "comprises" and/or "comprising" means that a referenced component, step, operation, and/or element is one or more other components, steps, operations, and/or elements. The presence or addition of elements is not excluded. In addition, although terms such as first and second are used in this specification to describe various regions, directions, shapes, etc., these regions, directions, and shapes should not be limited by these terms. These terms are only used to distinguish one area, direction or shape from another area, direction or shape. Accordingly, a portion referred to as a first portion in one embodiment may be referred to as a second portion in another embodiment.
또한, 본 발명의 다양한 실시 예는 서로 다르지만 상호 배타적일 필요는 없음이 이해되어야 한다. 예를 들어, 여기에 기재되어 있는 특정 형상, 구조 및 특성은 일 실시예에 관련하여 본 발명의 기술적 사상 및 범위를 벗어나지 않으면서 다른 실시 예로 구현될 수 있다. 또한, 제시된 각각의 실시예 범주에서 개별 구성요소의 위치, 배치, 또는 구성은 본 발명의 기술적 사상 및 범위를 벗어나지 않으면서 변경될 수 있음이 이해되어야 한다.Also, it should be understood that the various embodiments of the present invention are different from each other but are not necessarily mutually exclusive. For example, specific shapes, structures, and characteristics described herein may be implemented in one embodiment in another embodiment without departing from the spirit and scope of the present invention. In addition, it should be understood that the location, arrangement, or configuration of individual components in the scope of each embodiment presented may be changed without departing from the spirit and scope of the present invention.
이하, 도면들을 참조하여 실시예들에 따른 3차원 플래시 메모리, 이의 동작 방법 및 이를 포함하는 전자 시스템에 대하여 상세히 설명한다.Hereinafter, a 3D flash memory according to embodiments, an operating method thereof, and an electronic system including the same will be described in detail with reference to the drawings.
도 1은 일 실시예에 따른 3차원 플래시 메모리의 어레이를 도시한 간략 회로도이다.1 is a simplified circuit diagram illustrating an array of three-dimensional flash memories according to one embodiment.
도 1을 참조하면, 일 실시예에 따른 3차원 플래시 메모리의 어레이는 공통 소스 라인(CSL), 복수의 비트 라인들(BL0, BL1, BL2) 및 공통 소스 라인(CSL)과 비트 라인들(BL0, BL1, BL2) 사이에 배치되는 복수의 셀 스트링들(CSTR)을 포함할 수 있다.Referring to FIG. 1 , a three-dimensional flash memory array according to an embodiment includes a common source line CSL, a plurality of bit lines BL0, BL1, and BL2, and the common source line CSL and bit lines BL0. , BL1, and BL2) may include a plurality of cell strings CSTR.
비트 라인들(BL0, BL1, BL2)은 제2 방향(D2)으로 연장 형성된 채 제1 방향(D1)을 따라 서로 이격되며 2차원적으로 배열될 수 있다. 여기서, 제1 방향(D1), 제2 방향(D2) 및 제3 방향(D3) 각각은 서로 직교하며 X, Y, Z축으로 정의되는 직각 좌표계를 형성할 수 있다.The bit lines BL0 , BL1 , and BL2 may be two-dimensionally arranged while being spaced apart from each other along the first direction D1 while extending in the second direction D2 . Here, each of the first direction D1 , the second direction D2 , and the third direction D3 are orthogonal to each other and may form a rectangular coordinate system defined by X, Y, and Z axes.
비트 라인들(BL0, BL1, BL2) 각각에는 복수의 셀 스트링들(CSTR)이 병렬로 연결될 수 있다. 셀 스트링들(CSTR)은 비트 라인들(BL0, BL1, BL2)과 하나의 공통 소스 라인(CSL) 사이에 제공된 채 공통 소스 라인(CSL)에 공통으로 연결될 수 있다. 이 때, 공통 소스 라인(CSL)은 복수 개로 제공될 수 있으며, 복수의 공통 소스 라인들(CSL)은 제1 방향(D1)으로 연장 형성된 채 제2 방향(D2)을 따라 서로 이격되며 2차원적으로 배열될 수 있다. 복수의 공통 소스 라인들(CSL)에는 전기적으로 동일한 전압이 인가될 수 있으나, 이에 제한되거나 한정되지 않고 복수의 공통 소스 라인들(CSL) 각각이 전기적으로 독립적으로 제어됨으로써 서로 다른 전압이 인가될 수도 있다.A plurality of cell strings CSTR may be connected in parallel to each of the bit lines BL0 , BL1 , and BL2 . The cell strings CSTR may be connected in common to the common source line CSL while being provided between the bit lines BL0 , BL1 , and BL2 and one common source line CSL. In this case, a plurality of common source lines CSL may be provided, and the plurality of common source lines CSL are spaced apart from each other along the second direction D2 while extending in the first direction D1 and have a two-dimensional can be arranged sequentially. The same voltage may be electrically applied to the plurality of common source lines CSL, but different voltages may be applied as each of the plurality of common source lines CSL is electrically independently controlled without being limited or limited thereto. there is.
셀 스트링들(CSTR)은 제3 방향(D3)으로 연장 형성된 채 비트 라인별로 제2 방향(D2)을 따라 서로 이격되며 배열될 수 있다. 실시예에 따르면, 셀 스트링들(CSTR) 각각은 공통 소스 라인(CSL)에 접속하는 접지 선택 트랜지스터(GST), 비트 라인들(BL0, BL1, BL2)에 접속하며 직렬 연결된 제1 및 제2 스트링 선택 트랜지스터들(SST1, SST2), 접지 선택 트랜지스터(GST)와 제1 및 제2 스트링 선택 트랜지스터들(SST1, SST2) 사이에 배치된 채 직렬 연결된 메모리 셀 트랜지스터들(MCT) 및 소거 제어 트랜지스터(ECT)로 구성될 수 있다. 또한, 메모리 셀 트랜지스터들(MCT) 각각은 데이터 저장 요소(Data storage element)를 포함할 수 있다.The cell strings CSTR may be spaced apart from each other along the second direction D2 for each bit line while extending in the third direction D3 and may be arranged. According to an embodiment, each of the cell strings CSTR includes a ground select transistor GST connected to the common source line CSL and first and second strings connected in series to bit lines BL0, BL1, and BL2. Select transistors SST1 and SST2, memory cell transistors MCT connected in series while being disposed between the ground select transistor GST and the first and second string select transistors SST1 and SST2, and an erase control transistor ECT ) can be configured. Also, each of the memory cell transistors MCT may include a data storage element.
일 예로, 각각의 셀 스트링들(CSTR)은 직렬 연결된 제1 및 제2 스트링 선택 트랜지스터들(SST1, SST2)을 포함할 수 있으며, 제2 스트링 선택 트랜지스터(SST2)는 비트 라인들(BL0, BL1, BL2) 중 하나에 접속될 수 있다. 그러나 이에 제한되거나 한정되지 않고, 각각의 셀 스트링들(CSTR)은 하나의 스트링 선택 트랜지스터를 포함할 수도 있다. 다른 예로, 각각의 셀 스트링들(CSTR)에서 접지 선택 트랜지스터(GST)는, 제1 및 제2 스트링 선택 트랜지스터들(SST1, SST2)와 유사하게, 직렬 연결된 복수 개의 모스 트랜지스터들로 구성될 수도 있다.For example, each of the cell strings CSTR may include first and second string select transistors SST1 and SST2 connected in series, and the second string select transistor SST2 may include bit lines BL0 and BL1 , BL2). However, without being limited thereto, each of the cell strings CSTR may include one string select transistor. As another example, the ground select transistor GST in each of the cell strings CSTR may be composed of a plurality of MOS transistors connected in series similarly to the first and second string select transistors SST1 and SST2. .
하나의 셀 스트링(CSTR)은 공통 소스 라인들(CSL)로부터의 거리가 서로 다른 복수 개의 메모리 셀 트랜지스터들(MCT)로 구성될 수 있다. 즉, 메모리 셀 트랜지스터들(MCT)은 제1 스트링 선택 트랜지스터(SST1)와 접지 선택 트랜지스터(GST) 사이에서 제3 방향(D3)을 따라 배치된 채 직렬 연결될 수 있다. 소거 제어 트랜지스터(ECT)는 접지 선택 트랜지스터(GST)와 공통 소스 라인들(CSL) 사이에 연결될 수 있다. 셀 스트링들(CSTR) 각각은 제1 스트링 선택 트랜지스터(SST1)와 메모리 셀 트랜지스터들(MCT) 중 최상위의 것 사이 및 접지 선택 트랜지스터(GST)와 메모리 셀 트랜지스터들(MCT) 중 최하위의 것 사이에 각각 연결된 더미 셀 트랜지스터들(DMC)을 더 포함할 수 있다.One cell string CSTR may include a plurality of memory cell transistors MCT having different distances from the common source lines CSL. That is, the memory cell transistors MCT may be connected in series while being disposed along the third direction D3 between the first string select transistor SST1 and the ground select transistor GST. The erase control transistor ECT may be connected between the ground select transistor GST and the common source lines CSL. Each of the cell strings CSTR is formed between the first string select transistor SST1 and the uppermost one of the memory cell transistors MCT and between the ground select transistor GST and the lowermost one of the memory cell transistors MCT. Dummy cell transistors DMC connected to each other may be further included.
실시예에 따르면, 제1 스트링 선택 트랜지스터(SST1)는 제1 스트링 선택 라인들(SSL1-1, SSL1-2, SSL1-3)에 의해 제어될 수 있으며, 제2 스트링 선택 트랜지스터(SST2)는 제2 스트링 선택 라인들(SSL2-1, SSL2-2, SSL2-3)에 의해 제어될 수 있다. 메모리 셀 트랜지스터들(MCT)은 복수의 워드 라인들(WL0-WLn)에 의해 각각 제어 될 수 있으며, 더미 셀 트랜지스터들(DMC)은 더미 워드 라인(DWL)에 의해 각각 제어될 수 있다. 접지 선택 트랜지스터(GST)는 접지 선택 라인들(GSL0, GSL1, GSL2)에 의해 제어될 수 있으며, 소거 제어 트랜지스터(ECT)는 소거 제어 라인(ECL)에 의해 제어될 수 있다. 소거 제어 트랜지스터(ECT)는 복수 개로 제공될 수 있다. 공통 소스 라인들(CSL)은 소거 제어 트랜지스터들(ECT)의 소스들에 공통으로 연결될 수 있다.According to an embodiment, the first string select transistor SST1 may be controlled by the first string select lines SSL1-1, SSL1-2, and SSL1-3, and the second string select transistor SST2 may be It can be controlled by 2 string select lines (SSL2-1, SSL2-2, SSL2-3). The memory cell transistors MCT may be respectively controlled by a plurality of word lines WL0 - WLn, and the dummy cell transistors DMC may be respectively controlled by a dummy word line DWL. The ground select transistor GST may be controlled by the ground select lines GSL0 , GSL1 , and GSL2 , and the erase control transistor ECT may be controlled by the erase control line ECL. A plurality of erasure control transistors ECT may be provided. Common source lines CSL may be commonly connected to sources of erase control transistors ECT.
공통 소스 라인들(CSL)로부터 실질적으로 동일한 거리에 제공되는, 메모리 셀 트랜지스터들(MCT)의 게이트 전극들은 워드 라인들(WL0-WLn, DWL) 중의 하나에 공통으로 연결되어 등전위 상태에 있을 수 있다. 그러나 이에 제한되거나 한정되지 않고, 메모리 셀 트랜지스터들(MCT)의 게이트 전극들이 공통 소스 라인들(CSL)로부터 실질적으로 동일한 레벨에 제공되더라도, 서로 다른 행 또는 열에 제공되는 게이트 전극들이 독립적으로 제어될 수도 있다.Gate electrodes of the memory cell transistors MCT, which are provided at substantially the same distance from the common source lines CSL, may be connected in common to one of the word lines WL0 - WLn and DWL to be in an equipotential state. . However, without being limited thereto, even if the gate electrodes of the memory cell transistors MCT are provided at substantially the same level from the common source lines CSL, the gate electrodes provided in different rows or columns may be independently controlled. there is.
접지 선택 라인들(GSL0, GSL1, GSL2), 제1 스트링 선택 라인들(SSL1-1, SSL1-2, SSL1-3) 및 제2 스트링 선택 라인들(SSL2-1, SSL2-2, SSL2-3)은 제1 방향(D1)을 따라 연장되며, 제2 방향(D2)으로 서로 이격되며 2차원적으로 배열될 수 있다. 공통 소스라인들(CSL)로부터 실질적으로 동일한 레벨에 제공되는 접지 선택 라인들(GSL0, GSL1, GSL2), 제1 스트링 선택 라인들(SSL1-1, SSL1-2, SSL1-3) 및 제2 스트링 선택 라인들(SSL2-1, SSL2-2, SSL2-3)은 전기적으로 서로 분리될 수 있다. 또한, 서로 다른 셀 스트링들(CSTR)의 소거 제어 트랜지스터들(ECT)은 공통의 소거 제어 라인(ECL)에 의해 제어될 수 있다. 소거 제어 트랜지스터들(ECT)은 메모리 셀 어레이의 소거 동작 시 게이트 유도 드레인 누설(Gate Induced Drain Leakage; 이하 GIDL)을 발생시킬 수 있다. 일부 실시예들에서, 메모리 셀 어레이의 소거 동작시 비트 라인들(BL0, BL1, BL2) 및/또는 공통 소스 라인들(CSL)에 소거 전압이 인가될 수 있으며, 스트링 선택 트랜지스터(SST) 및/또는 소거 제어 트랜지스터들(ECT)에서 게이트 유도 누설 전류가 발생될 수 있다.Ground select lines (GSL0, GSL1, GSL2), first string select lines (SSL1-1, SSL1-2, SSL1-3) and second string select lines (SSL2-1, SSL2-2, SSL2-3) ) may extend along the first direction D1, be spaced apart from each other in the second direction D2, and be two-dimensionally arranged. ground selection lines GSL0, GSL1, and GSL2 provided at substantially the same level from the common source lines CSL, first string selection lines SSL1-1, SSL1-2, SSL1-3, and a second string The selection lines SSL2-1, SSL2-2, and SSL2-3 may be electrically separated from each other. Also, erase control transistors ECT of different cell strings CSTR may be controlled by a common erase control line ECL. The erase control transistors ECT may generate gate induced drain leakage (GIDL) during an erase operation of the memory cell array. In some embodiments, an erase voltage may be applied to the bit lines BL0 , BL1 , and BL2 and/or the common source lines CSL during an erase operation of the memory cell array, and the string select transistor SST and/or Alternatively, gate induced leakage current may be generated in the erasure control transistors ECT.
이상 설명된 스트링 선택 라인(SSL)은 상부 선택 라인(USL)으로 표현될 수 있으며, 접지 선택 라인(GSL)은 하부 선택 라인으로 표현될 수도 있다.The above-described string selection line SSL may be expressed as an upper selection line USL, and the ground selection line GSL may be expressed as a lower selection line.
도 2는 일 실시예에 따른 3차원 플래시 메모리의 구조를 도시한 평면도이다. 도 3은 일 실시예에 따른 3차원 플래시 메모리의 구조를 도시한 단면도로, 도 2를 A-A'선으로 자른 단면에 해당된다.2 is a plan view illustrating the structure of a 3D flash memory according to an exemplary embodiment. FIG. 3 is a cross-sectional view showing the structure of a 3D flash memory according to an exemplary embodiment, and corresponds to a cross-section of FIG. 2 taken along line A-A'.
도 2 및 도 3을 참조하면, 기판(SUB)은 실리콘 기판, 실리콘-게르마늄 기판, 게르마늄 기판 또는 단결정(Monocrystalline) 실리콘 기판에 성장된 단결정 에피택시얼 층(Epitaxial layer) 등의 반도체 기판일 수 있다. 기판(SUB)에는 제1 도전형 불순물(예컨대, P형의 불순물)이 도핑될 수 있다.Referring to FIGS. 2 and 3 , the substrate SUB may be a semiconductor substrate such as a silicon substrate, a silicon-germanium substrate, a germanium substrate, or a monocrystalline epitaxial layer grown on a monocrystalline silicon substrate. . The substrate SUB may be doped with first conductivity-type impurities (eg, P-type impurities).
기판(SUB) 상에는 적층 구조체들(ST)이 배치될 수 있다. 적층 구조체들(ST)은 제1 방향(D1)으로 연장 형성된 채 제2 방향(D2)을 따라 2차원적으로 배치될 수 있다. 또한, 적층 구조체들(ST)은 제2 방향(D2)으로 서로 이격될 수 있다.Stacked structures ST may be disposed on the substrate SUB. The stacked structures ST may be two-dimensionally disposed along the second direction D2 while extending in the first direction D1. In addition, the stacked structures ST may be spaced apart from each other in the second direction D2.
적층 구조체들(ST) 각각은 기판(SUB)의 상면에 수직한 수직 방향(예컨대 제3 방향(D3))으로 교대로 적층된 게이트 전극들(EL1, EL2, EL3), 층간 절연막들(ILD)을 포함할 수 있다. 적층 구조체들(ST)은 실질적으로 평탄한 상면을 가질 수 있다. 즉, 적층 구조체들(ST)의 상면은 기판(SUB)의 상면과 평행할 수 있다. 이하, 수직 방향은 제3 방향(D3) 또는 제3 방향(D3)의 역방향을 의미한다.Each of the stacked structures ST includes gate electrodes EL1 , EL2 , and EL3 alternately stacked in a vertical direction perpendicular to the upper surface of the substrate SUB (eg, in the third direction D3 ), and interlayer insulating films ILD. can include The stacked structures ST may have substantially flat upper surfaces. That is, top surfaces of the stacked structures ST may be parallel to the top surface of the substrate SUB. Hereinafter, the vertical direction means the third direction D3 or a direction opposite to the third direction D3.
다시 도 1을 참조하면, 각각의 게이트 전극들(EL1, EL2, EL3)은 기판(SUB) 상에 차례로 적층된 소거 제어 라인(ECL), 접지 선택 라인들(GSL0, GSL1, GSL2), 워드 라인들(WL0-WLn, DWL), 제1 스트링 선택 라인들(SSL1-1, SSL1-2, SSL1-3) 및 제2 스트링 선택 라인들(SSL2-1, SSL2-2, SSL2-3) 중 하나일 수 있다.Referring back to FIG. 1 , each of the gate electrodes EL1 , EL2 , and EL3 includes an erase control line ECL, ground select lines GSL0 , GSL1 , and GSL2 sequentially stacked on the substrate SUB, and a word line. (WL0-WLn, DWL), one of the first string selection lines (SSL1-1, SSL1-2, SSL1-3) and the second string selection lines (SSL2-1, SSL2-2, SSL2-3) can be
게이트 전극들(EL1, EL2, EL3) 각각은 제1 방향(D1)으로 연장 형성된 채 실질적으로 동일한 제3 방향(D3)으로의 두께를 가질 수 있다. 이하에서, 두께는 제3 방향(D3)으로의 두께를 의미한다. 게이트 전극들(EL1, EL2, EL3) 각각은, 도전성 물질로 형성될 수 있다. 예컨대, 게이트 전극들(EL1, EL2, EL3) 각각은 도핑된 반도체(ex, 도핑된 실리콘 등), 금속(ex, W(텅스텐), Cu(구리), Al(알루미늄), Ti(티타늄), Ta(탄탈륨), Mo(몰리브덴), Ru(루테늄), Au(금) 등) 또는 도전성 금속질화물(ex, 질화티타늄, 질화탄탈늄 등) 등에서 선택된 적어도 하나를 포함할 수 있다. 게이트 전극들(EL1, EL2, EL3) 각각은 설명된 금속 물질 이외에도 ALD로 형성 가능한 모든 금속 물질 중 적어도 하나를 포함할 수 있다.Each of the gate electrodes EL1 , EL2 , and EL3 may have substantially the same thickness in the third direction D3 while extending in the first direction D1 . Hereinafter, the thickness means the thickness in the third direction D3. Each of the gate electrodes EL1 , EL2 , and EL3 may be formed of a conductive material. For example, each of the gate electrodes EL1 , EL2 , EL3 may be a doped semiconductor (ex, doped silicon, etc.), a metal (ex, W (tungsten), Cu (copper), Al (aluminum), Ti (titanium), It may include at least one selected from Ta (tantalum), Mo (molybdenum), Ru (ruthenium), Au (gold), etc.) or conductive metal nitride (ex, titanium nitride, tantalum nitride, etc.). Each of the gate electrodes EL1 , EL2 , and EL3 may include at least one of all metal materials that can be formed by ALD in addition to the metal material described above.
보다 구체적으로, 게이트 전극들(EL1, EL2, EL3)은 최하부의 제1 게이트 전극(EL1), 최상부의 제3 게이트 전극(EL3) 및 제1 게이트 전극(EL1)과 제3 게이트 전극(EL3) 사이의 복수의 제2 게이트 전극들(EL2)을 포함할 수 있다. 제1 게이트 전극(EL1) 및 제3 게이트 전극(EL3)은 각각 단수로 도시 및 설명되었으나, 이는 예시적인 것으로 이에 제한되지 않으며, 필요에 따라 제1 게이트 전극(EL1) 및 제3 게이트 전극(EL3)은 복수로 제공될 수도 있다. 제1 게이트 전극(EL1)은 도 1에 도시된 접지 선택 라인들(GSL0, GSL1, GLS2) 중 어느 하나에 해당될 수 있다. 제2 게이트 전극(EL2)은 도 1에 도시된 워드 라인들(WL0-WLn, DWL) 중 어느 하나에 해당될 수 있다. 제3 게이트 전극(EL3)은 도 1에 도시된 도 1의 제1 스트링 선택 라인들(SSL1-1, SSL1-2, SSL1-3) 중 어느 하나 또는 제2 스트링 선택 라인들(SSL2-1, SSL2-2, SSL2-3) 중 어느 하나에 해당될 수 있다.More specifically, the gate electrodes EL1 , EL2 , and EL3 include a lowermost first gate electrode EL1 , an uppermost third gate electrode EL3 , and the first and third gate electrodes EL1 and EL3 . A plurality of second gate electrodes EL2 may be included therebetween. Although each of the first gate electrode EL1 and the third gate electrode EL3 is shown and described in the singular number, this is exemplary and not limited thereto, and the first gate electrode EL1 and the third gate electrode EL3 may be used as necessary. may be provided in plural. The first gate electrode EL1 may correspond to one of the ground selection lines GSL0 , GSL1 , and GLS2 shown in FIG. 1 . The second gate electrode EL2 may correspond to one of the word lines WL0 - WLn and DWL shown in FIG. 1 . The third gate electrode EL3 includes any one of the first string select lines SSL1-1, SSL1-2 and SSL1-3 of FIG. 1 shown in FIG. 1 or the second string select lines SSL2-1 and SSL2-1. SSL2-2, SSL2-3) may correspond to any one.
도시되지 않았으나, 적층 구조체들(ST) 각각의 단부는 제1 방향(D1)을 따라 계단 구조(Stepwise structure)를 가질 수 있다. 보다 구체적으로, 적층 구조체들(ST)의 게이트 전극들(EL1, EL2, EL3)은 기판(SUB)으로부터 멀어질수록 제1 방향(D1)으로의 길이가 감소할 수 있다. 제3 게이트 전극(EL3)은 제1 방향(D1)으로의 길이가 가장 작을 수 있고, 기판(SUB)과 제3 방향(D3)으로 이격되는 거리가 가장 클 수 있다. 제1 게이트 전극(EL1)은 제1 방향(D1)으로의 길이가 가장 클 수 있고, 기판(SUB)과 제3 방향(D3)으로 이격되는 거리가 가장 작을 수 있다. 계단식 구조에 의해, 적층 구조체들(ST) 각각은 후술하는 수직 채널 구조체들(VS) 중 최외각의 것(Outer-most one)으로부터 멀어질수록 두께가 감소할 수 있고, 게이트 전극들(EL1, EL2, EL3)의 측벽들은, 평면적 관점에서, 제1 방향(D1)을 따라 일정 간격으로 이격될 수 있다.Although not shown, an end of each of the stacked structures ST may have a stepwise structure along the first direction D1. More specifically, the lengths of the gate electrodes EL1 , EL2 , and EL3 of the stack structures ST in the first direction D1 may decrease as the distance from the substrate SUB increases. The third gate electrode EL3 may have the smallest length in the first direction D1 and the largest distance from the substrate SUB in the third direction D3. The first gate electrode EL1 may have the longest length in the first direction D1 and the shortest distance from the substrate SUB in the third direction D3. Due to the stepped structure, the thickness of each of the stacked structures ST may decrease as the distance from the outermost one of the vertical channel structures VS described later increases, and the gate electrodes EL1, Sidewalls of EL2 and EL3 may be spaced apart at regular intervals along the first direction D1 when viewed in plan.
층간 절연막들(ILD) 각각은 서로 다른 두께를 가질 수 있다. 일 예로, 층간 절연막들(ILD) 중 최하부의 것 및 최상부의 것은 다른 층간 절연막들(ILD)보다 작은 두께를 가질 수 있다. 다만, 이는 예시적인 것으로 이에 제한되지 않으며, 층간 절연막들(ILD) 각각의 두께는 반도체 장치의 특성에 따라 서로 다른 두께를 갖거나, 모두 동일하게 설정될 수도 있다. 층간 절연막들(ILD)으로는 게이트 전극들(EL1, EL2, EL3) 사이의 절연을 위해 절연 물질로 형성될 수 있다. 일 예로, 층간 절연막들(ILD)은 실리콘 산화물로 형성될 수 있다.Each of the interlayer insulating layers ILD may have different thicknesses. For example, the lowermost and uppermost interlayer insulating layers ILD may have a smaller thickness than other interlayer insulating layers ILD. However, this is illustrative and not limited thereto, and the thickness of each of the interlayer insulating layers ILD may be different from each other according to the characteristics of the semiconductor device or all may be set to be the same. The interlayer insulating layers ILD may be formed of an insulating material to insulate between the gate electrodes EL1 , EL2 , and EL3 . For example, the interlayer insulating layers ILD may be formed of silicon oxide.
이상 적층 구조체들(ST) 각각에 층간 절연막들(ILD)이 포함되는 것으로 설명되었으나, 적층 구조체들(ST) 각각에는 층간 절연막들(ILD) 대신에 에어 갭들이 포함될 수 있다. 이러한 경우 에어 갭들은 층간 절연막들(ILD)과 마찬가지로 게이트 전극들(EL1, EL2, EL3)과 교번하며 배치되어 게이트 전극들(EL1, EL2, EL3) 사이의 절연을 가능하게 할 수 있다.Although it has been described that interlayer insulating layers ILD are included in each of the stacked structures ST, air gaps may be included in each of the stacked structures ST instead of the interlayer insulating layers ILD. In this case, the air gaps may be alternately disposed with the gate electrodes EL1 , EL2 , and EL3 as in the interlayer insulating layer ILD to enable insulation between the gate electrodes EL1 , EL2 , and EL3 .
적층 구조체들(ST) 및 기판(SUB)의 일부를 관통하는 복수 개의 채널 홀들(CH)이 제공될 수 있다. 채널 홀들(CH) 내에는 수직 채널 구조체들(VS)이 제공될 수 있다. 수직 채널 구조체들(VS)은 도 1에 도시된 복수의 셀 스트링들(CSTR)로서, 기판(SUB)과 연결된 채 제3 방향(D3)으로 연장 형성될 수 있다. 수직 채널 구조체들(VS)이 기판(SUB)과 연결되는 것은, 수직 채널 구조체들(VS) 각각의 일부가 기판(SUB) 내부에 매립되어 이루어질 수 있으나, 이에 제한되거나 한정되지 않고 수직 채널 구조체들(VS)의 하면이 기판(SUB)의 상면과 맞닿음으로써 이루어질 수도 있다. 수직 채널 구조체들(VS) 각각의 일부가 기판(SUB) 내부에 매립되는 경우, 수직 채널 구조체들(VS)의 하면은 기판(SUB)의 상면보다 낮은 레벨에 위치할 수 있다.A plurality of channel holes CH penetrating portions of the stacked structures ST and the substrate SUB may be provided. Vertical channel structures VS may be provided in the channel holes CH. The vertical channel structures VS are the plurality of cell strings CSTR shown in FIG. 1 , and may extend in the third direction D3 while being connected to the substrate SUB. The connection of the vertical channel structures VS with the substrate SUB may be achieved by partially burying a portion of each of the vertical channel structures VS in the substrate SUB, but is not limited thereto, and the vertical channel structures VS are not limited thereto. The lower surface of (VS) may be made by contacting the upper surface of the substrate (SUB). When portions of each of the vertical channel structures VS are buried in the substrate SUB, lower surfaces of the vertical channel structures VS may be positioned at a lower level than the upper surface of the substrate SUB.
적층 구조체들(ST) 중 어느 하나를 관통하는 수직 채널 구조체들(VS)의 열들은 복수로 제공될 수 있다. 예를 들어, 도 2에 도시된 바와 같이, 2개의 수직 채널 구조체들(VS)의 열들이 적층 구조체들(ST) 중 하나를 관통할 수 있다. 그러나 이에 제한되거나 한정되지 않고, 3개 이상의 수직 채널 구조체들(VS)의 열들이 적층 구조체들(ST) 중 하나를 관통할 수 있다. 인접한 한 쌍의 열들에 있어서, 하나의 열에 해당하는 수직 채널 구조체들(VS)은 이에 인접한 다른 하나의 열에 해당하는 수직 채널 구조체들(VS)로부터 제1 방향(D1)으로 시프트(shift)될 수 있다. 평면적 관점에서, 수직 채널 구조체들(VS)은 제1 방향(D1)을 따라서 지그재그 형태로 배열될 수 있다. 그러나 이에 제한되거나 한정되지 않고, 수직 채널 구조체들(VS)은 로우(Row) 및 컬럼(Column)으로 나란히 배치되는 배열을 형성할 수도 있다.A plurality of columns of vertical channel structures VS passing through any one of the stacked structures ST may be provided. For example, as shown in FIG. 2 , columns of two vertical channel structures VS may pass through one of the stacked structures ST. However, without being limited thereto, three or more columns of vertical channel structures VS may pass through one of the stacked structures ST. In a pair of adjacent columns, the vertical channel structures VS corresponding to one column may be shifted in the first direction D1 from the vertical channel structures VS corresponding to the other adjacent column. there is. When viewed from a plan view, the vertical channel structures VS may be arranged in a zigzag shape along the first direction D1. However, without being limited thereto, the vertical channel structures VS may form an array arranged side by side in rows and columns.
수직 채널 구조체들(VS) 각각은 기판(SUB)으로부터 제3 방향(D3)으로 연장 형성될 수 있다. 도면에는 수직 채널 구조체들(VS) 각각이 상단과 하단의 너비가 동일한 기둥 형상을 갖는 것으로 도시되었으나, 이에 제한되거나 한정되지 않고 제3 방향(D3)으로 갈수록 제1 방향(D1) 및 제2 방향(D2)으로의 폭이 증가되는 형상을 가질 수 있다. 이는, 채널 홀들(CH)이 식각될 때 제3 방향(D3)의 역방향으로 갈수록 제1 방향(D1) 및 제2 방향(D2)으로의 폭이 감소되는 한계에 의한 것이다. 수직 채널 구조체들(VS) 각각의 상면은 원 형상, 타원 형상, 사각 형상 또는 바(Bar) 형상을 가질 수 있다.Each of the vertical channel structures VS may extend from the substrate SUB in the third direction D3. In the drawing, each of the vertical channel structures VS is shown as having a column shape having the same width at the top and bottom, but is not limited thereto, and is not limited thereto. It may have a shape in which the width to (D2) is increased. This is due to the limitation that, when the channel holes CH are etched, the widths in the first direction D1 and the second direction D2 decrease toward the opposite direction of the third direction D3. The upper surface of each of the vertical channel structures VS may have a circular shape, an elliptical shape, a rectangular shape, or a bar shape.
수직 채널 구조체들(VS) 각각은 데이터 저장 패턴(DSP), 수직 채널 패턴(VCP), 수직 반도체 패턴(VSP) 및 도전 패드(PAD)를 포함할 수 있다. 수직 채널 구조체들(VS) 각각에서 데이터 저장 패턴(DSP)은 하단이 오픈된(Opened) 파이프 형태 또는 마카로니 형태를 가질 수 있고, 수직 채널 패턴(VCP)은 하단이 닫힌(Closed) 파이프 형태 또는 마카로니 형태를 가질 수 있다. 수직 반도체 패턴(VSP)은 수직 채널 패턴(VCP) 및 도전 패드(PAD)로 둘러싸인 공간을 채울 수 있다.Each of the vertical channel structures VS may include a data storage pattern DSP, a vertical channel pattern VCP, a vertical semiconductor pattern VSP, and a conductive pad PAD. In each of the vertical channel structures VS, the data storage pattern DSP may have a pipe shape or macaroni shape with an open bottom, and the vertical channel pattern VCP may have a pipe shape or macaroni shape with a closed bottom. can have a shape. The vertical semiconductor pattern VSP may fill a space surrounded by the vertical channel pattern VCP and the conductive pad PAD.
데이터 저장 패턴(DSP)은 채널 홀들(CH) 각각의 내측벽을 덮은 채 내측으로는 수직 채널 패턴(VCP)과 접촉하며 외측으로는 게이트 전극들(EL1, EL2, EL3)의 측벽들과 접촉할 수 있다. 이에, 데이터 저장 패턴(DSP) 중 제2 게이트 전극들(EL2)에 대응하는 영역들은 수직 채널 패턴(VCP) 중 제2 게이트 전극들(EL2)에 대응하는 영역들과 함께, 제2 게이트 전극들(EL2)을 통해 인가되는 전압에 의해 메모리 동작(프로그램 동작, 판독 동작 또는 소거 동작)이 수행되는 메모리 셀들을 구성할 수 있다. 메모리 셀들은 도 1에 도시된 메모리 셀 트랜지스터들(MCT)에 해당된다. 즉, 데이터 저장 패턴(DSP)은 제2 게이트 전극들(EL2)을 통해 인가되는 전압에 의한 전하 또는 홀을 트랩하거나, 전하들의 상태(예컨대, 전하들의 분극 상태)를 유지함으로써 3차원 플래시 메모리에서 데이터 저장소의 역할을 할 수 있다. 예를 들어, 데이터 저장 패턴(DSP)으로는 ONO(터널 산화막(Oxide)-전하 저장막(Nitride)-블로킹 산화막(Oxide))층 또는 강유전체층이 사용될 수 있다. 이와 같은 데이터 저장 패턴(DSP)은 트랩된 전하 또는 홀의 변화로 이진 데이터 값 또는 다치화된 데이터 값을 나타내거나, 전하들의 상태 변화로 이진 데이터 값 또는 다치화된 데이터 값을 나타낼 수 있다.The data storage pattern DSP covers the inner walls of each of the channel holes CH and contacts the vertical channel pattern VCP inwardly and contacts the sidewalls of the gate electrodes EL1 , EL2 , and EL3 outwardly. can Accordingly, the regions corresponding to the second gate electrodes EL2 of the data storage pattern DSP are the second gate electrodes along with the regions corresponding to the second gate electrodes EL2 of the vertical channel pattern VCP. Memory cells in which a memory operation (program operation, read operation, or erase operation) is performed by a voltage applied through EL2 may be configured. The memory cells correspond to the memory cell transistors MCT shown in FIG. 1 . That is, the data storage pattern DSP traps charges or holes by a voltage applied through the second gate electrodes EL2 or maintains a state of charges (eg, a polarization state of charges) in a 3D flash memory. It can act as a data repository. For example, an ONO (tunnel oxide-charge storage layer (Nitride)-blocking oxide layer) layer or a ferroelectric layer may be used as the data storage pattern DSP. Such a data storage pattern DSP may represent binary data values or multi-valued data values with changes in trapped charges or holes, or represent binary data values or multi-valued data values with changes in states of charges.
수직 채널 패턴(VCP)은 데이터 저장 패턴(DSP)의 내측벽을 덮을 수 있다. 수직 채널 패턴(VCP)은 제1 부분(VCP1) 및 제1 부분(VCP1) 상의 제2 부분(VCP2)을 포함할 수 있다.The vertical channel pattern VCP may cover an inner wall of the data storage pattern DSP. The vertical channel pattern VCP may include a first portion VCP1 and a second portion VCP2 on the first portion VCP1.
수직 채널 패턴(VCP)의 제1 부분(VCP1)은 채널 홀들(CH) 각각의 하부에 제공될 수 있고, 기판(SUB)과 접촉할 수 있다. 이러한 수직 채널 패턴(VCP)의 제1 부분(VCP1)은 수직 채널 구조체들(VS) 각각에서의 누설 전류를 차단, 억제 또는 최소화하는 용도 및/또는 에피택시얼 패턴의 용도로 사용될 수 있다. 수직 채널 패턴(VCP)의 제1 부분(VCP1)의 두께는, 예를 들어, 제1 게이트 전극(EL1)의 두께보다 클 수 있다. 수직 채널 패턴(VCP)의 제1 부분(VCP1)의 측벽은 데이터 저장 패턴(DSP)으로 둘러싸일 수 있다. 수직 채널 패턴(VCP)의 제1 부분(VCP1)의 상면은 제1 게이트 전극(EL1)의 상면보다 높은 레벨에 위치할 수 있다. 보다 구체적으로, 수직 채널 패턴(VCP)의 제1 부분(VCP1)의 상면은 제1 게이트 전극(EL1)의 상면과 제2 게이트 전극들(EL2) 중 최하부의 것의 하면 사이에 위치할 수 있다. 수직 채널 패턴(VCP)의 제1 부분(VCP1)의 하면은 기판(SUB)의 최상면(즉, 층간 절연막들(ILD) 중 최하부의 것의 하면)보다 낮은 레벨에 위치할 수 있다. 수직 채널 패턴(VCP)의 제1 부분(VCP1)의 일부는 제1 게이트 전극(EL1)과 수평 방향으로 중첩될 수 있다. 이하에서, 수평 방향은 제1 방향(D1) 및 제2 방향(D2)과 나란한 평면 상에서 연장되는 임의의 방향을 의미한다.The first portion VCP1 of the vertical channel pattern VCP may be provided under each of the channel holes CH and may contact the substrate SUB. The first portion VCP1 of the vertical channel pattern VCP may be used to block, suppress, or minimize leakage current in each of the vertical channel structures VS and/or to form an epitaxial pattern. A thickness of the first portion VCP1 of the vertical channel pattern VCP may be greater than, for example, a thickness of the first gate electrode EL1. A sidewall of the first part VCP1 of the vertical channel pattern VCP may be surrounded by the data storage pattern DSP. A top surface of the first portion VCP1 of the vertical channel pattern VCP may be positioned at a higher level than a top surface of the first gate electrode EL1. More specifically, the top surface of the first part VCP1 of the vertical channel pattern VCP may be positioned between the top surface of the first gate electrode EL1 and the bottom surface of the lowermost one of the second gate electrodes EL2. A lower surface of the first portion VCP1 of the vertical channel pattern VCP may be positioned at a lower level than an uppermost surface of the substrate SUB (ie, a lower surface of a lowermost one of the interlayer insulating layers ILD). A portion of the first portion VCP1 of the vertical channel pattern VCP may overlap the first gate electrode EL1 in a horizontal direction. Hereinafter, the horizontal direction refers to an arbitrary direction extending on a plane parallel to the first and second directions D1 and D2.
수직 채널 패턴(VCP)의 제2 부분(VCP2)은 제1 부분(VCP1)의 상면으로부터 제3 방향(D3)으로 연장될 수 있다. 수직 채널 패턴(VCP)의 제2 부분(VCP2)은 데이터 저장 패턴(DSP)과 수직 반도체 패턴(VSP) 사이에 제공될 수 있으며, 제2 게이트 전극들(EL2)에 대응될 수 있다. 이에, 수직 채널 패턴(VCP)의 제2 부분(VCP2)은 전술된 바와 같이 데이터 저장 패턴(DSP) 중 제2 게이트 전극들(EL2)에 대응하는 영역들과 함께, 메모리 셀들을 구성할 수 있다.The second portion VCP2 of the vertical channel pattern VCP may extend in the third direction D3 from the upper surface of the first portion VCP1. The second portion VCP2 of the vertical channel pattern VCP may be provided between the data storage pattern DSP and the vertical semiconductor pattern VSP, and may correspond to the second gate electrodes EL2. Accordingly, the second portion VCP2 of the vertical channel pattern VCP may form memory cells together with regions corresponding to the second gate electrodes EL2 of the data storage pattern DSP, as described above. .
수직 채널 패턴(VCP)의 제2 부분(VCP2)의 상면은 수직 반도체 패턴(VSP)의 상면과 실질적으로 공면을 이룰 수 있다. 수직 채널 패턴(VCP)의 제2 부분(VCP2)의 상면은 제2 게이트 전극들(EL2) 중 최상부의 것의 상면보다 높은 레벨에 위치할 수 있다. 보다 구체적으로, 수직 채널 패턴(VCP)의 제2 부분(VCP2)의 상면은 제3 게이트 전극(EL3)의 상면과 하면 사이에 위치할 수 있다.A top surface of the second part VCP2 of the vertical channel pattern VCP may be substantially coplanar with a top surface of the vertical semiconductor pattern VSP. A top surface of the second part VCP2 of the vertical channel pattern VCP may be positioned at a level higher than a top surface of an uppermost one of the second gate electrodes EL2 . More specifically, the upper surface of the second portion VCP2 of the vertical channel pattern VCP may be positioned between the upper and lower surfaces of the third gate electrode EL3 .
수직 채널 패턴(VCP)은 데이터 저장 패턴(DSP)으로 전하 또는 홀을 전달하는 구성요소로서, 인가되는 전압에 의해 채널을 형성하거나 부스팅되도록 단결정질의 실리콘 또는 폴리 실리콘으로 형성될 수 있다. 그러나 이에 제한되거나 한정되지 않고 수직 채널 패턴(VCP)은 누설 전류를 차단, 억제 또는 최소화할 수 있는 산화물 반도체 물질로 형성될 수 있다. 예컨대, 수직 채널 패턴(VCP)은 누설 전류 특성이 우수한 In, Zn 또는 Ga 중 적어도 어느 하나를 포함하는 산화물 반도체 물질 또는 4족 반도체 물질 등으로 형성될 수 있다. 수직 채널 패턴(VCP)은, 예를 들어, AZO, ZTO, IZO, ITO, IGZO 또는 Ag-ZnO 등을 포함하는 ZnOx 계열의 물질로 형성될 수 있다. 따라서, 수직 채널 패턴(VCP)은 게이트 전극들(EL1, EL2, EL3) 또는 기판(SUB)으로의 누설 전류를 차단, 억제 또는 최소화할 수 있고, 게이트 전극들(EL1, EL2, EL3) 중 적어도 어느 하나의 트랜지스터 특성(예를 들어, 문턱 전압 산포 및 프로그램/판독 동작의 속도)을 개선할 수 있어, 결과적으로 3차원 플래시 메모리의 전기적 특성을 향상시킬 수 있다.The vertical channel pattern VCP is a component that transfers charges or holes to the data storage pattern DSP, and may be formed of monocrystalline silicon or polysilicon to form a channel or to be boosted by an applied voltage. However, without being limited thereto, the vertical channel pattern VCP may be formed of an oxide semiconductor material capable of blocking, suppressing, or minimizing leakage current. For example, the vertical channel pattern VCP may be formed of an oxide semiconductor material including at least one of In, Zn, and Ga having excellent leakage current characteristics, or a Group 4 semiconductor material. The vertical channel pattern VCP may be formed of, for example, a ZnOx-based material including AZO, ZTO, IZO, ITO, IGZO, or Ag-ZnO. Accordingly, the vertical channel pattern VCP may block, suppress, or minimize leakage current to the gate electrodes EL1 , EL2 , and EL3 or the substrate SUB, and at least one of the gate electrodes EL1 , EL2 , and EL3 Any one transistor characteristic (eg, threshold voltage distribution and program/read speed) may be improved, and consequently, electrical characteristics of the 3D flash memory may be improved.
수직 반도체 패턴(VSP)은 수직 채널 패턴(VCP)의 제2 부분(VCP2)으로 둘러싸일 수 있다. 수직 반도체 패턴(VSP)의 상면은 도전 패드(PAD)와 접촉할 수 있고, 수직 반도체 패턴(VSP)의 하면은 수직 채널 패턴(VCP)의 제1 부분(VCP1)과 접촉할 수 있다. 수직 반도체 패턴(VSP)은 기판(SUB)과 제3 방향(D3)으로 이격될 수 있다. 다시 말하면, 수직 반도체 패턴(VSP)은 기판(SUB)으로부터 전기적으로 플로팅될 수 있다.The vertical semiconductor pattern VSP may be surrounded by the second portion VCP2 of the vertical channel pattern VCP. An upper surface of the vertical semiconductor pattern VSP may contact the conductive pad PAD, and a lower surface of the vertical semiconductor pattern VSP may contact the first portion VCP1 of the vertical channel pattern VCP. The vertical semiconductor pattern VSP may be spaced apart from the substrate SUB in the third direction D3. In other words, the vertical semiconductor pattern VSP may be electrically floated from the substrate SUB.
수직 반도체 패턴(VSP)은 수직 채널 패턴(VCP)에서의 전하 또는 홀의 확산을 돕는 물질로 형성될 수 있다. 보다 상세하게, 수직 반도체 패턴(VSP)은 전하, 홀 이동도(Hole mobility)가 우수한 물질로 형성될 수 있다. 예를 들어, 수직 반도체 패턴(VSP)은 불순물이 도핑된 반도체 물질, 불순물이 도핑되지 않은 상태의 진성 반도체(Intrinsic semiconductor) 물질 또는 다결정(Polycrystalline) 반도체 물질로 형성될 수 있다. 보다 구체적인 예를 들면, 수직 반도체 패턴(VSP)은 기판(SUB)과 동일한 제1 도전형 불순물(예컨대, P형의 불순물)이 도핑된 폴리 실리콘으로 형성될 수 있다. 즉, 수직 반도체 패턴(VSP)은 3차원 플래시 메모리의 전기적 특성을 개선시켜 메모리 동작의 속도를 향상시킬 수 있다.The vertical semiconductor pattern VSP may be formed of a material that helps diffusion of charges or holes in the vertical channel pattern VCP. More specifically, the vertical semiconductor pattern VSP may be formed of a material having excellent charge and hole mobility. For example, the vertical semiconductor pattern VSP may be formed of a semiconductor material doped with impurities, an intrinsic semiconductor material not doped with impurities, or a polycrystalline semiconductor material. For a more specific example, the vertical semiconductor pattern VSP may be formed of polysilicon doped with impurities of the same first conductivity type as the substrate SUB (eg, P-type impurities). That is, the vertical semiconductor pattern VSP can improve the electrical characteristics of the 3D flash memory to increase the speed of memory operation.
다시 도 1을 참조하면, 수직 채널 구조체들(VS)은 소거 제어 트랜지스터(ECT), 제1 및 제2 스트링 선택 트랜지스터들(SST1, SST2) 및 접지 선택 트랜지스터(GST) 및 메모리 셀 트랜지스터들(MCT)의 채널들에 해당할 수 있다.Referring back to FIG. 1 , the vertical channel structures VS include an erase control transistor ECT, first and second string select transistors SST1 and SST2 , a ground select transistor GST, and memory cell transistors MCT. ) may correspond to channels of
수직 채널 패턴(VCP)의 제2 부분(VCP2)의 상면 및 수직 반도체 패턴(VSP)의 상면 상에 도전 패드(PAD)가 제공될 수 있다. 도전 패드(PAD)는 수직 채널 패턴(VCP)의 상부 및 수직 반도체 패턴(VSP)의 상부와 연결될 수 있다. 도전 패드(PAD)의 측벽은 데이터 저장 패턴(DSP)으로 둘러싸일 수 있다. 도전 패드(PAD)의 상면은 적층 구조체들(ST) 각각의 상면(즉, 층간 절연막들(ILD) 중 최상부의 것의 상면)과 실질적으로 공면을 이룰 수 있다. 도전 패드(PAD)의 하면은 제3 게이트 전극(EL3)의 상면보다 낮은 레벨에 위치할 수 있다. 보다 구체적으로, 도전 패드(PAD)의 하면은 제3 게이트 전극(EL3)의 상면과 하면 사이에 위치할 수 있다. 즉, 도전 패드(PAD)의 적어도 일부는 제3 게이트 전극(EL3)과 수평 방향으로 중첩될 수 있다.Conductive pads PAD may be provided on top surfaces of the second portion VCP2 of the vertical channel pattern VCP and on top surfaces of the vertical semiconductor pattern VSP. The conductive pad PAD may be connected to an upper portion of the vertical channel pattern VCP and an upper portion of the vertical semiconductor pattern VSP. A sidewall of the conductive pad PAD may be surrounded by the data storage pattern DSP. A top surface of the conductive pad PAD may be substantially coplanar with a top surface of each of the stack structures ST (ie, a top surface of an uppermost one of the interlayer insulating layers ILD). A lower surface of the conductive pad PAD may be positioned at a lower level than an upper surface of the third gate electrode EL3 . More specifically, the lower surface of the conductive pad PAD may be positioned between the upper and lower surfaces of the third gate electrode EL3 . That is, at least a portion of the conductive pad PAD may overlap the third gate electrode EL3 in a horizontal direction.
도전 패드(PAD)는 불순물이 도핑된 반도체 또는 도전성 물질로 형성될 수 있다. 예를 들어, 도전 패드(PAD)는 수직 반도체 패턴(VSP)과 다른 불순물(보다 정확하게 제1 도전형(예컨대, P형)과 다른 제2 도전형(예컨대, N형)의 불순물)이 도핑된 반도체 물질로 형성될 수 있다.The conductive pad PAD may be formed of a semiconductor doped with impurities or a conductive material. For example, the conductive pad PAD is doped with an impurity different from that of the vertical semiconductor pattern VSP (more precisely, an impurity of a second conductivity type (eg, N-type) different from the first conductivity type (eg, P-type)). It may be formed of a semiconductor material.
도전 패드(PAD)는 후술하는 비트 라인(BL)과 수직 채널 패턴(VCP)(또는 수직 반도체 패턴(VSP)) 사이의 접촉 저항을 줄일 수 있다.The conductive pad PAD may reduce contact resistance between the bit line BL and the vertical channel pattern VCP (or vertical semiconductor pattern VSP), which will be described later.
이상, 수직 채널 구조체들(VS)이 도전 패드(PAD)를 포함하는 구조인 것으로 설명되었으나, 이에 제한되거나 한정되지 않고 도전 패드(PAD)를 생략한 구조를 가질 수도 있다. 이러한 경우, 수직 채널 구조체들(VS)에서 도전 패드(PAD)가 생략됨에 따라, 수직 채널 패턴(VCP) 및 수직 반도체 패턴(VSP) 각각의 상면이 적층 구조체들(ST) 각각의 상면(즉, 층간 절연막들(ILD) 중 최상부의 것의 상면)과 실질적으로 공면을 이루도록 수직 채널 패턴(VCP) 및 수직 반도체 패턴(VSP) 각각이 제3 방향(D3)으로 연장 형성될 수 있다. 또한, 이러한 경우, 후술되는 비트 라인 콘택 플러그(BLPG)는, 도전 패드(PAD)를 통해 수직 채널 패턴(VCP)과 간접적으로 전기적으로 연결되는 대신에, 수직 채널 패턴(VCP)과 직접적으로 접촉하며 전기적으로 연결될 수 있다.Although the vertical channel structures VS have been described as having a structure including the conductive pad PAD, it is not limited thereto and may have a structure in which the conductive pad PAD is omitted. In this case, as the conductive pad PAD is omitted from the vertical channel structures VS, the upper surfaces of each of the vertical channel pattern VCP and the vertical semiconductor pattern VSP are the upper surfaces of each of the stacked structures ST (ie, Each of the vertical channel pattern VCP and the vertical semiconductor pattern VSP may extend in the third direction D3 so as to be substantially coplanar with the top surface of the uppermost one of the interlayer insulating layers ILD. Also, in this case, the bit line contact plug BLPG, which will be described later, directly contacts the vertical channel pattern VCP instead of being indirectly electrically connected to the vertical channel pattern VCP through the conductive pad PAD. can be electrically connected.
또한, 이상 수직 채널 구조체들(VS)에 수직 반도체 패턴(VSP)이 포함되는 것으로 설명되었으나, 이에 제한되거나 한정되지 않고 수직 반도체 패턴(VSP)이 생략될 수도 있다.Also, although it has been described that the vertical channel structures VS include the vertical semiconductor pattern VSP, the vertical semiconductor pattern VSP may be omitted without being limited or limited thereto.
또한, 이상 수직 채널 패턴(VCP)가 제1 부분(VCP1) 및 제2 부분(VCP2)을 포함하는 구조인 것으로 설명되었으나, 이에 제한되거나 한정되지 않고 제1 부분(VCP1)이 배제된 구조를 가질 수 있다. 예를 들어, 수직 채널 패턴(VCP)은 기판(SUB)까지 연장 형성된 수직 반도체 패턴(VSP) 및 데이터 저장 패턴(DSP) 사이에 제공되며 기판(SUB)과 접촉하도록 기판(SUB)까지 연장 형성될 수 있다. 이러한 경우 수직 채널 패턴(VCP)의 하면은 기판(SUB)의 최상면(층간 절연막들(ILD) 중 최하부의 것의 하면)보다 낮은 레벨에 위치할 수 있으며, 수직 채널 패턴(VCP)의 상면은 수직 반도체 패턴(VSP)의 상면과 실질적으로 공면을 이룰 수 있다.In addition, although the vertical channel pattern VCP has been described as having a structure including the first part VCP1 and the second part VCP2, it is not limited thereto and may have a structure excluding the first part VCP1. can For example, the vertical channel pattern VCP is provided between the vertical semiconductor pattern VSP and the data storage pattern DSP and extends to the substrate SUB to contact the substrate SUB. can In this case, the lower surface of the vertical channel pattern VCP may be positioned at a lower level than the uppermost surface of the substrate SUB (the lower surface of the lowermost one of the interlayer insulating films ILD), and the upper surface of the vertical channel pattern VCP may be located at a level lower than that of the upper surface of the substrate SUB. A top surface of the pattern VSP may be substantially coplanar.
서로 인접한 적층 구조체들(ST) 사이에는 제1 방향(D1)으로 연장되는 분리 트렌치(TR)가 제공될 수 있다. 공통 소스 영역(CSR)은 분리 트렌치(TR)에 의해 노출되는 기판(SUB) 내부에 제공될 수 있다. 공통 소스 영역(CSR)은 기판(SUB) 내에서 제1 방향(D1)으로 연장될 수 있다. 공통 소스 영역(CSR)은, 제2 도전형의 불순물(예컨대, N형의 불순물)이 도핑된 반도체 물질로 형성될 수 있다. 공통 소스 영역(CSR)은 도 1의 공통 소스 라인(CSL)에 해당할 수 있다.An isolation trench TR extending in the first direction D1 may be provided between the stacked structures ST adjacent to each other. The common source region CSR may be provided inside the substrate SUB exposed by the isolation trench TR. The common source region CSR may extend in the first direction D1 within the substrate SUB. The common source region CSR may be formed of a semiconductor material doped with impurities of the second conductivity type (eg, N-type impurities). The common source region CSR may correspond to the common source line CSL of FIG. 1 .
공통 소스 플러그(CSP)는 분리 트렌치(TR) 내에 제공될 수 있다. 공통 소스 플러그(CSP)는 공통 소스 영역(CSR)과 연결될 수 있다. 공통 소스 플러그(CSP)의 상면은 적층 구조체들(ST) 각각의 상면(즉, 층간 절연막들(ILD) 중 최상부의 것의 상면)과 실질적으로 공면을 이룰 수 있다. 공통 소스 플러그(CSP)는 제1 방향(D1) 및 제3 방향(D3)으로 연장되는 플레이트(Plate) 형상을 가질 수 있다. 이 때 공통 소스 플러그(CSP)는, 제3 방향(D3)으로 갈수록 제2 방향(D2)으로의 폭이 증가되는 형상을 가질 수 있다.A common source plug CSP may be provided in the isolation trench TR. The common source plug CSP may be connected to the common source region CSR. A top surface of the common source plug CSP may be substantially coplanar with a top surface of each of the stacked structures ST (ie, a top surface of an uppermost one of the interlayer insulating layers ILD). The common source plug CSP may have a plate shape extending in the first and third directions D1 and D3. In this case, the common source plug CSP may have a shape in which a width in the second direction D2 increases toward the third direction D3.
공통 소스 플러그(CSP)와 적층 구조체들(ST) 사이에는 절연 스페이서들(SP)이 개재될 수 있다. 절연 스페이서들(SP)은 서로 인접하는 적층 구조체들(ST) 사이에서 서로 대향하며 제공될 수 있다. 예를 들어 절연 스페이서들(SP)은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물 또는 낮은 유전 상수를 갖는 low-k 물질로 형성될 수 있다.Insulation spacers SP may be interposed between the common source plug CSP and the stacked structures ST. Insulation spacers SP may be provided to face each other between adjacent stacked structures ST. For example, the insulating spacers SP may be formed of silicon oxide, silicon nitride, silicon oxynitride, or a low-k material having a low dielectric constant.
적층 구조체들(ST), 수직 채널 구조체들(VS) 및 공통 소스 플러그(CSP) 상에 캡핑 절연막(CAP)이 제공될 수 있다. 캡핑 절연막(CAP)은 층간 절연막들(ILD) 중 최상부의 것의 상면, 도전 패드(PAD)의 상면 및 공통 소스 플러그(CSP)의 상면을 덮을 수 있다. 캡핑 절연막(CAP)은, 층간 절연막들(ILD)과 다른 절연 물질로 형성될 수 있다. 캡핑 절연막(CAP) 내부에 도전 패드(PAD)와 전기적으로 연결되는 비트 라인 콘택 플러그(BLPG)가 제공될 수 있다. 비트 라인 콘택 플러그(BLPG)는, 제3 방향(D3)으로 갈수록 제1 방향(D1) 및 제2 방향(D2)으로의 폭이 증가되는 형상을 가질 수 있다.A capping insulating layer CAP may be provided on the stacked structures ST, the vertical channel structures VS, and the common source plug CSP. The capping insulating layer CAP may cover the top surface of the uppermost one of the interlayer insulating layers ILD, the top surface of the conductive pad PAD, and the top surface of the common source plug CSP. The capping insulating layer CAP may be formed of an insulating material different from that of the interlayer insulating layers ILD. A bit line contact plug BLPG electrically connected to the conductive pad PAD may be provided inside the capping insulating layer CAP. The bit line contact plug BLPG may have a shape in which widths in the first and second directions D1 and D2 increase in the third direction D3.
캡핑 절연막(CAP) 및 비트 라인 콘택 플러그(BLPG) 상에 비트 라인(BL)이 제공될 수 있다. 비트 라인(BL)은 도 1에 도시된 복수의 비트 라인들(BL0, BL1, BL2) 중 어느 하나에 해당되는 것으로, 제2 방향(D2)을 따라 도전성 물질로 연장 형성될 수 있다. 비트 라인(BL)을 구성하는 도전성 물질은 전술된 게이트 전극들(EL1, EL2, EL3) 각각을 형성하는 도전성 물질과 동일한 물질일 수 있다.A bit line BL may be provided on the capping insulating layer CAP and the bit line contact plug BLPG. The bit line BL corresponds to any one of the plurality of bit lines BL0 , BL1 , and BL2 shown in FIG. 1 , and may be formed of a conductive material to extend along the second direction D2 . The conductive material constituting the bit line BL may be the same material as the conductive material forming each of the gate electrodes EL1 , EL2 , and EL3 described above.
비트 라인(BL)은 비트 라인 콘택 플러그(BLPG)를 통해 수직 채널 구조체들(VS)과 전기적으로 연결될 수 있다. 여기서 비트 라인(BL)이 수직 채널 구조체들(VS)과 연결된다는 것은, 수직 채널 구조체들(VS)에 포함되는 수직 채널 패턴(VCP)과 연결되는 것을 의미할 수 있다.The bit line BL may be electrically connected to the vertical channel structures VS through the bit line contact plug BLPG. Here, that the bit line BL is connected to the vertical channel structures VS may mean that it is connected to the vertical channel pattern VCP included in the vertical channel structures VS.
이와 같은 구조의 3차원 플래시 메모리는, 셀 스트링들(CSTR) 각각에 인가되는 전압, 스트링 선택 라인(SSL)에 인가되는 전압, 워드 라인들(WL0-WLn) 각각에 인가되는 전압, 접지 선택 라인(GSL)에 인가되는 전압 및 공통 소스 라인(CSL)에 인가되는 전압을 기초로, 프로그램 동작, 판독 동작 및 소거 동작을 수행할 수 있다. 예컨대, 3차원 플래시 메모리는, 셀 스트링들(CSTR) 각각에 인가되는 전압, 스트링 선택 라인(SSL)에 인가되는 전압, 워드 라인들(WL0-WLn) 각각에 인가되는 전압, 접지 선택 라인(GSL)에 인가되는 전압 및 공통 소스 라인(CSL)에 인가되는 전압을 기초로, 수직 채널 패턴(VCP)에 채널을 형성하여 전하 또는 홀을 대상 메모리 셀의 데이터 저장 패턴(DSP)으로 전달함으로써 프로그램 동작을 수행할 수 있다.The three-dimensional flash memory having such a structure includes a voltage applied to each of the cell strings CSTR, a voltage applied to the string selection line SSL, a voltage applied to each of the word lines WL0-WLn, and a ground selection line. A program operation, a read operation, and an erase operation may be performed based on the voltage applied to the GSL and the voltage applied to the common source line CSL. For example, the 3D flash memory includes a voltage applied to each of the cell strings CSTR, a voltage applied to the string select line SSL, a voltage applied to each of the word lines WL0 to WLn, and a ground select line GSL. ) and the voltage applied to the common source line (CSL), a channel is formed in the vertical channel pattern (VCP) to transfer charges or holes to the data storage pattern (DSP) of the target memory cell, thereby program operation. can be performed.
특히, 3차원 플래시 메모리는 프로그램 문턱 전압 및 소거 문턱 전압 감소를 방지하고 프로그램 속도를 개선하고자, 대상 메모리 셀로의 프린징 필드의 영향을 최소화하는 판독 동작을 수행할 수 있다.In particular, the 3D flash memory may perform a read operation that minimizes the effect of a fringing field on a target memory cell in order to prevent a decrease in program threshold voltage and erase threshold voltage and improve program speed.
예를 들어, 3차원 플래시 메모리는 판독 동작에서 워드 라인들(WL0-WLn) 중 대상 메모리 셀(Target memory cell)의 선택된 워드 라인(Sel WL)을 제외한 비선택된 워드 라인들(Unsel WLs) 모두에 각각 판독 전압(Vread; 판독 전압은 접지 및 스트링 선택 트랜지스터들(GST, SST)의 문턱 전압, 프로그램 상태에 있는 메모리 트랜지스터의 문턱 전압보다 높고 프로그램 전압(Vpgm)보다 낮은 전압으로, 패스 전압(Vpass)과 동일한 값, 예컨대 6V 또는 9V일 수 있음)이 인가되는 기존 기술과 달리, 워드 라인들(WL0-WLn) 중 적어도 하나의 비선택된 메모리 셀(Unsel memory cell)(메모리 셀들 중 판독 동작의 대상이 되는 대상 메모리 셀(Target memory cell)을 제외한 메모리 셀)에 대응하는 적어도 하나의 비선택된 워드 라인(Unsel WL)을 플로팅시키거나 적어도 하나의 비선택된 워드 라인(Unsel WL)에 전원 전압(Vcc; 예컨대 3.3V와 같이 판독 전압에 비해 상대적으로 현저히 낮은 값의 전압)을 인가할 수 있다. 따라서, 대상 메모리 셀은 적어도 하나의 비선택된 워드 라인(Unsel WL)에서의 프린징 필드의 영향을 받지 않게 될 수 있다. 이 때, 플로팅되거나 전원 전압이 인가되는 적어도 하나의 비선택된 메모리 셀(Unsel memory cell)은, 대상 메모리 셀에 대한 판독 동작을 위하여 턴 온(Turn on) 되어야 한다. 이를 위해, 3차원 플래시 메모리는 워드 라인들(WL0-WLn) 중 적어도 하나의 비선택된 메모리 셀(Unsel memory cell)에 인접한 적어도 하나의 비선택된 인접 메모리 셀(Unsel neighboring memory cell)에 대응하는 적어도 하나의 비선택된 인접 워드 라인(Unsel neighboring memory cell)에 인가되는 판독 전압(Vread)에 의한 프린징 필드(Fringing field)로 적어도 하나의 비선택된 메모리 셀(Unsel memory cell)을 턴 온(Turn on) 시킬 수 있다. 이에 대한 상세한 설명은 도 6 내지 7을 참조하여 기재하기로 한다.For example, in a 3D flash memory, all of unselected word lines (Unsel WLs) except for a selected word line (Sel WL) of a target memory cell among word lines (WL0 to WLn) during a read operation. Each read voltage (Vread; the read voltage is a voltage higher than the threshold voltage of the ground and string select transistors (GST, SST) and the threshold voltage of the memory transistor in the program state and lower than the program voltage (Vpgm), pass voltage (Vpass) Unlike the conventional technology in which a value equal to (eg, 6V or 9V) is applied, at least one unselected memory cell (Unsel memory cell) among the word lines (WL0 - WLn) (one of which is the target of a read operation) At least one non-selected word line (Unsel WL) corresponding to a memory cell other than the target memory cell (target memory cell) is floated or the power supply voltage (Vcc; for example, A relatively significantly lower voltage than the read voltage, such as 3.3V) can be applied. Accordingly, the target memory cell may not be affected by the fringing field in the at least one unselected word line Unsel WL. At this time, at least one unselected memory cell (Unsel memory cell) that is floating or to which a power supply voltage is applied must be turned on for a read operation on the target memory cell. To this end, the 3D flash memory includes at least one unselected adjacent memory cell adjacent to at least one unselected memory cell among the word lines WL0 - WLn. At least one unselected memory cell (Unsel memory cell) is turned on with a fringing field by a read voltage (Vread) applied to an unselected adjacent word line (Unsel memory cell) of can A detailed description thereof will be described with reference to FIGS. 6 and 7 .
대상 메모리 셀로 가장 심한 영향을 주는 프린징 필드는 대상 메모리 셀에 상하로 가장 가까이 인접하는 인접 메모리 셀들에 각각 인가되는 판독 전압(Vread)에 발생될 수 있다. 이에, 다른 예를 들면, 3차원 플래시 메모리는 판독 동작에서 워드 라인들(WL0-WLn) 중 적어도 하나의 1차 인접 메모리 셀(1st neighboring memory cell)(메모리 셀들 중 대상 메모리 셀에 가장 가까이에 인접한 비선택된 메모리 셀)에 대응하는 적어도 하나의 비선택된 1차 인접 워드 라인(Unsel 1st neighboring WL)을 플로팅시키거나 적어도 하나의 비선택된 1차 인접 워드 라인(Unsel 1st neighboring WL)에 전원 전압(Vcc)을 인가할 수 있다. 마찬가지로, 플로팅되거나 전원 전압이 인가되는 적어도 하나의 1차 인접 메모리 셀(1st neighboring memory cell)은, 대상 메모리 셀에 대한 판독 동작을 위하여 턴 온(Turn on) 되어야 한다. 이를 위해, 3차원 플래시 메모리는 워드 라인들(WL0-WLn) 중 적어도 하나의 1차 인접 메모리 셀(1st neighboring memory cell)에 인접한 적어도 하나의 2차 인접 메모리 셀(2nd neighboring memory cell)(적어도 하나의 1차 인접 메모리 셀이 대상 메모리 셀과 반대 방향으로 인접하는 비선택된 메모리 셀)에 대응하는 적어도 하나의 비선택된 2차 인접 워드 라인(Unsel 2nd neighboring WL)에 인가되는 판독 전압에 의한 프린징 필드(Fringing field)로 적어도 하나의 1차 인접 메모리 셀(1st neighboring memory cell)을 턴 온(Turn on) 시킬 수 있다. 이에 대한 상세한 설명은 도 4 내지 5를 참조하여 기재하기로 한다.A fringing field that has the most severe effect on a target memory cell may be generated in a read voltage Vread applied to adjacent memory cells that are most vertically adjacent to the target memory cell. Accordingly, for another example, the 3D flash memory uses at least one 1 st neighboring memory cell (closest to a target memory cell among memory cells) among word lines WL0 to WLn in a read operation. At least one unselected primary adjacent word line (
또한, 일 실시예에 따른 3차원 플래시 메모리는 설명된 구조로 제한되거나 한정되지 않고, 구현 예시에 따라 수직 채널 패턴(VCP), 데이터 저장 패턴(DSP), 게이트 전극들(EL1, EL2, EL3), 비트 라인(BL), 공통 소스 라인(CSL)을 포함하는 것을 전제로 다양한 구조로 구현될 수 있다.In addition, the 3D flash memory according to an embodiment is not limited or not limited to the structure described above, and may include a vertical channel pattern (VCP), a data storage pattern (DSP), and gate electrodes EL1, EL2, and EL3 according to implementation examples. , a bit line (BL), and a common source line (CSL) may be implemented in various structures.
도 4는 일 실시예에 따른 3차원 플래시 메모리의 판독 동작 방법을 나타낸 플로우 차트이고, 도 5는 도 4에 도시된 판독 동작 방법을 설명하기 위해 3차원 플래시 메모리의 구조를 간략히 도시한 단면도이다. 이하, 설명되는 판독 동작 방법은 도 1 내지 3을 참조하여 설명된 3차원 플래시 메모리가 주체로 수행됨을 전제로 한다. 또한 이하, "대상 메모리 셀(Target memory cell)"은 복수의 메모리 셀들 중 판독 동작의 대상이 되는 메모리 셀을 의미하고, "선택된 워드 라인(Sel WL)"은 복수의 워드 라인들(WL0-WLn) 중 대상 메모리 셀에 대응하는 워드 라인을 의미하며, "비선택된 메모리 셀(Unsel memory cell)"은 복수의 메모리 셀들 중 "대상 메모리 셀"을 제외한 어느 하나의 메모리 셀을 의미하고, "비선택된 워드 라인(Unsel WL)"은 복수의 워드 라인들(WL0-WLn) 중 선택된 워드 라인을 제외한 어느 하나의 워드 라인을 의미한다.FIG. 4 is a flow chart illustrating a read operation method of a 3D flash memory according to an exemplary embodiment, and FIG. 5 is a cross-sectional view briefly illustrating the structure of the 3D flash memory to explain the read operation method shown in FIG. 4 . The read operation method described below assumes that the three-dimensional flash memory described with reference to FIGS. 1 to 3 is performed as a main body. Also, hereinafter, a “target memory cell” refers to a memory cell that is a target of a read operation among a plurality of memory cells, and a “selected word line Sel WL” refers to a plurality of word lines WL0-WLn. ) means a word line corresponding to a target memory cell, and “Unsel memory cell” means any memory cell other than the “target memory cell” among a plurality of memory cells, and “Unsel memory cell” means an “Unsel memory cell”. The word line "Unsel WL" means any word line other than the selected word line among the plurality of word lines WL0 - WLn.
도 4 내지 5를 참조하면, 단계(S410)에서 일 실시예에 따른 3차원 플래시 메모리는, 워드 라인들(WL0-WLn) 중 판독 동작의 대상이 되는 대상 메모리 셀(Target memory cell)(510)에 대응하는 선택된 워드 라인(Sel WL)(511)에 검증 전압(Vverify; 예컨대 20V)을 인가할 수 있다.4 and 5, in step S410, the 3D flash memory according to an embodiment includes a target memory cell 510 that is a target of a read operation among word lines WL0 to WLn. A verification voltage (Vverify; for example, 20V) may be applied to the selected word line (Sel WL) 511 corresponding to .
단계(S420)에서 3차원 플래시 메모리는, 워드 라인들(WL0-WLn) 중 적어도 하나의 1차 인접 메모리 셀(1st neighboring memory cell)(520)(메모리 셀들 중 대상 메모리 셀(510)에 가장 가까이에 인접한 비선택된 메모리 셀)에 대응하는 적어도 하나의 비선택된 1차 인접 워드 라인(Unsel 1st neighboring WL)(521)을 플로팅시키거나 적어도 하나의 비선택된 1차 인접 워드 라인(Unsel 1st neighboring WL)(521)에 전원 전압(Vcc)을 인가할 수 있다.In step S420, the 3D flash memory includes at least one 1st neighboring
단계(S430)에서 3차원 플래시 메모리는, 워드 라인들(WL0-WLn) 중 선택된 워드 라인(Sel WL)(511) 및 적어도 하나의 비선택된 1차 인접 워드 라인(Unsel 1st neighboring WL)(521)을 제외한 나머지 비선택된 워드 라인들(530) 각각에 판독 전압(Vread)을 인가할 수 있다.In step S430, the 3D flash memory includes a selected word line (Sel WL) 511 among word lines (WL0-WLn) and at least one non-selected primary adjacent word line ( Unsel 1st neighboring WL) 521 ), the read voltage Vread may be applied to each of the remaining unselected word lines 530 .
도면 상 도시되지 않고 별도의 단계들로 설명되지는 않았으나, 3차원 플래시 메모리는 대상 메모리 셀(510)을 포함하는 선택된 수직 채널 구조체(Sel VS)의 비트 라인에 접지 전압(GND; 0V)보다 높은 제1 전압(V1; 예컨대 1V)을 인가하고 스트링 선택 라인(SSL)에 전원 전압(Vcc)을 인가할 수 있다.Although not shown in the drawing and not described as separate steps, the 3D flash memory applies a voltage higher than the ground voltage (GND; 0V) to the bit line of the selected vertical channel structure (Sel VS) including the target memory cell 510. A first voltage V1 (eg, 1V) may be applied, and a power supply voltage Vcc may be applied to the string select line SSL.
이에, 3차원 플래시 메모리는 대상 메모리 셀(510)에 대한 판독 동작을 수행하는 가운데, 단계(S420)를 통해 대상 메모리 셀(510)로 가장 심한 영향을 주는 프린징 필드(적어도 하나의 1차 인접 메모리 셀(1st neighboring memory cell)(520)에서 발생될 수 있는 프린징 필드)를 최소화할 수 있다.Accordingly, while the 3D flash memory performs a read operation on the target memory cell 510, the fringing field (at least one primary adjacent A fringing field that may occur in the 1 st neighboring
여기서 대상 메모리 셀(510)에 대한 판독 동작을 위해 적어도 하나의 1차 인접 메모리 셀(520)이 턴 온 되어야 하므로, 3차원 플래시 메모리는 단계(S420)에서, 나머지 비선택된 워드 라인들(530) 중 적어도 하나의 1차 인접 메모리 셀(520)에 인접한 적어도 하나의 2차 인접 메모리 셀(2nd neighboring memory cell)(540)(적어도 하나의 1차 인접 메모리 셀(520)이 대상 메모리 셀(510)과 반대 방향으로 인접하는 비선택된 메모리 셀)에 대응하는 적어도 하나의 비선택된 2차 인접 워드 라인(Unsel 2nd neighboring WL)(531)에 인가되는 판독 전압(Vread)에 의한 프린징 필드(Fringing field)로 적어도 하나의 1차 인접 메모리 셀(520)을 턴 온(Turn on) 시킬 수 있다.Here, since at least one primary
도 6은 다른 일 실시예에 따른 3차원 플래시 메모리의 판독 동작 방법을 나타낸 플로우 차트이고, 도 7a 내지 7c는 도 6에 도시된 판독 동작 방법을 설명하기 위해 3차원 플래시 메모리의 구조를 간략히 도시한 단면도이다. 이하, 설명되는 판독 동작 방법은 도 1 내지 3을 참조하여 설명된 3차원 플래시 메모리가 주체로 수행됨을 전제로 한다. 또한 이하, "대상 메모리 셀(Target memory cell)"은 복수의 메모리 셀들 중 판독 동작의 대상이 되는 메모리 셀을 의미하고, "선택된 워드 라인(Sel WL)"은 복수의 워드 라인들(WL0-WLn) 중 대상 메모리 셀에 대응하는 워드 라인을 의미하며, "비선택된 메모리 셀(Unsel memory cell)"은 복수의 메모리 셀들 중 "대상 메모리 셀"을 제외한 어느 하나의 메모리 셀을 의미하고, "비선택된 워드 라인(Unsel WL)"은 복수의 워드 라인들(WL0-WLn) 중 선택된 워드 라인을 제외한 어느 하나의 워드 라인을 의미한다.6 is a flow chart illustrating a read operation method of a 3D flash memory according to another embodiment, and FIGS. 7A to 7C briefly illustrate the structure of the 3D flash memory to explain the read operation method shown in FIG. 6 . it is a cross section The read operation method described below assumes that the three-dimensional flash memory described with reference to FIGS. 1 to 3 is performed as a main body. Also, hereinafter, a “target memory cell” refers to a memory cell that is a target of a read operation among a plurality of memory cells, and a “selected word line Sel WL” refers to a plurality of word lines WL0-WLn. ) means a word line corresponding to a target memory cell, and “Unsel memory cell” means any memory cell other than the “target memory cell” among a plurality of memory cells, and “Unsel memory cell” means an “Unsel memory cell”. The word line "Unsel WL" means any word line other than the selected word line among the plurality of word lines WL0 - WLn.
도 6 및 7a 내지 7c를 참조하면, 단계(S610)에서 일 실시예에 따른 3차원 플래시 메모리는, 워드 라인들(WL0-WLn) 중 판독 동작의 대상이 되는 대상 메모리 셀(Target memory cell)(710)에 대응하는 선택된 워드 라인(Sel WL)(711)에 검증 전압(Vverify; 예컨대 20V)을 인가할 수 있다.Referring to FIGS. 6 and 7A to 7C , in step S610, the 3D flash memory according to an embodiment includes a target memory cell (target memory cell ( A verification voltage (Vverify; for example, 20V) may be applied to the selected word line (Sel WL) 711 corresponding to 710).
단계(S620)에서 3차원 플래시 메모리는, 워드 라인들(WL0-WLn) 중 적어도 하나의 비선택된 메모리 셀(Unsel memory cell)(720)(메모리 셀들 중 대상 메모리 셀(710)을 제외한 메모리 셀)에 대응하는 적어도 하나의 비선택된 워드 라인(Unsel WL)(721)을 플로팅시키거나 적어도 하나의 비선택된 워드 라인(Unsel WL)(721)에 전원 전압(Vcc)을 인가할 수 있다.In step S620, the 3D flash memory includes at least one
단계(S630)에서 3차원 플래시 메모리는, 워드 라인들(WL0-WLn) 중 선택된 워드 라인(Sel WL)(711) 및 적어도 하나의 비선택된 워드 라인(Unsel WL)(721)을 제외한 나머지 비선택된 워드 라인들(730) 각각에 판독 전압(Vread)을 인가할 수 있다.In step S630, the 3D flash memory selects the unselected word lines (Sel WL) 711 and at least one unselected word line (Unsel WL) 721 among the word lines (WL0-WLn). A read voltage Vread may be applied to each of the word lines 730 .
도면 상 도시되지 않고 별도의 단계들로 설명되지는 않았으나, 3차원 플래시 메모리는 대상 메모리 셀(710)을 포함하는 선택된 수직 채널 구조체(Sel VS)의 비트 라인에 접지 전압(GND; 0V)보다 높은 제1 전압(V1; 예컨대 1V)을 인가하고 스트링 선택 라인(SSL)에 전원 전압(Vcc)을 인가할 수 있다.Although not shown in the figure and not described as separate steps, the 3D flash memory applies a voltage higher than the ground voltage (GND; 0V) to the bit line of the selected vertical channel structure (Sel VS) including the
이에, 3차원 플래시 메모리는 대상 메모리 셀(710)에 대한 판독 동작을 수행하는 가운데, 단계(S620)를 통해 대상 메모리 셀(510)로 영항을 주는 프린징 필드(적어도 하나의 비선택된 메모리 셀(Unsel memory cell)(720)에서 발생될 수 있는 프린징 필드)를 최소화할 수 있다.Accordingly, while the 3D flash memory performs a read operation on the
여기서 대상 메모리 셀(710)에 대한 판독 동작을 위해 적어도 하나의 비선택된 메모리 셀(720)이 턴 온 되어야 하므로, 3차원 플래시 메모리는 단계(S620)에서, 나머지 비선택된 워드 라인들(730) 중 적어도 하나의 비선택된 메모리 셀(720)에 인접한 적어도 하나의 비선택된 인접 메모리 셀(Unsel neighboring memory cell)(740)에 대응하는 적어도 하나의 비선택된 인접 워드 라인(Unsel neighboring memory cell)(731)에 인가되는 판독 전압(Vread)에 의한 프린징 필드(Fringing field)로 적어도 하나의 비선택된 메모리 셀(720)을 턴 온(Turn on) 시킬 수 있다.Here, since at least one
이 때, 별도의 단계로 도시되지는 않았으나, 3차원 플래시 메모리는 플로팅되거나 전원 전압이 인가될 적어도 하나의 비선택된 워드 라인(721)에 대응하는 적어도 하나의 비선택된 메모리 셀(720)을 수직 채널 구조체(VS) 상 대상 메모리 셀(710)의 위치에 기초하여 결정할 수 있다. 예를 들어, 도 7a에 도시된 바와 같이 대상 메모리 셀(710)이 수직 채널 구조체(VS) 상 하부에 위치할 경우, 대상 메모리 셀(710)을 기준으로 상부에 위치하는 어느 하나의 메모리 셀을 적어도 하나의 비선택된 메모리 셀(720)(플로팅되거나 전원 전압이 인가될 적어도 하나의 비선택된 워드 라인(721)을 갖는 메모리 셀)로 결정할 수 있다. 다른 예를 들면, 도 7b에 도시된 바와 같이 대상 메모리 셀(710)이 수직 채널 구조체(VS) 상 상부에 위치할 경우, 대상 메모리 셀(710)을 기준으로 하부에 위치하는 어느 하나의 메모리 셀을 적어도 하나의 비선택된 메모리 셀(720)(플로팅되거나 전원 전압이 인가될 적어도 하나의 비선택된 워드 라인(721)을 갖는 메모리 셀)로 결정할 수 있다.At this time, although not shown as a separate step, in the 3D flash memory, at least one
이상 플로팅되거나 전원 전압이 인가될 적어도 하나의 비선택된 워드 라인(721)에 대응하는 적어도 하나의 비선택된 메모리 셀(720)이 수직 채널 구조체(VS) 상 대상 메모리 셀(710)의 위치에 기초하여 결정되는 것으로 설명되었으나, 이에 제한되거나 한정되지는 않는다.At least one
또한, 도 7a 내지 7b를 통해서 플로팅되거나 전원 전압이 인가될 적어도 하나의 비선택된 워드 라인(721)에 대응하는 적어도 하나의 비선택된 메모리 셀(720)이 복수 개 포함되는 가운데, 복수의 비선택된 메모리 셀들(720)이 하나의 메모리 셀을 사이에 두고 서로 이격되는 것으로 도시되었으나, 이에 제한되거나 한정되지 않고 복수의 비선택된 메모리 셀들(720)은 도 7c에 도시된 바와 같이 인접한 두 개의 메모리 셀들로 세트를 이루며 세트별로 서로 이격될 수도 있다.In addition, while a plurality of at least one
도 8은 실시예들에 따른 3차원 플래시 메모리를 포함하는 전자 시스템을 개략적으로 도시한 사시도이다.8 is a perspective view schematically illustrating an electronic system including a 3D flash memory according to embodiments.
도 8을 참조하면, 실시예들에 따른 3차원 플래시 메모리를 포함하는 전자 시스템(800)은 메인 기판(801)과, 메인 기판(801)에 실장되는 컨트롤러(802), 하나 이상의 반도체 패키지(803) 및 DRAM(804)을 포함할 수 있다.Referring to FIG. 8 , an
반도체 패키지(803) 및 DRAM(804)은 메인 기판(801)에 제공되는 배선 패턴들(805)에 의해 컨트롤러(802)와 서로 연결될 수 있다.The
메인 기판(801)은 외부 호스트와 결합되는 복수의 핀들을 포함하는 커넥터(806)를 포함할 수 있다. 커넥터(806)에서 복수의 핀들의 개수와 배치는, 전자 시스템(800)과 외부 호스트 사이의 통신 인터페이스에 따라 달라질 수 있다.The
전자 시스템(800)은, 예를 들어, USB(Universal Serial Bus), PCIExpress(Peripheral Component Interconnect Express), SATA(Serial Advanced Technology Attachment), UFS(Universal Flash Storage)용 M-Phy 등의 인터페이스들 중 어느 하나에 따라 외부 호스트와 통신할 수 있다. 전자 시스템(800)은 예를 들어, 커넥터(806)를 통해 외부 호스트로부터 공급받는 전원에 의해 동작할 수 있다. 전자 시스템(800)은 외부 호스트로부터 공급받는 전원을 컨트롤러(802) 및 반도체 패키지(803)에 분배하는 PMIC(Power Management Integrated Circuit)를 더 포함할 수도 있다.The
컨트롤러(802)는 반도체 패키지(803)에 데이터를 기록하거나, 반도체 패키지(803)로부터 데이터를 읽어올 수 있으며, 전자 시스템(800)의 동작 속도를 개선할 수 있다.The
DRAM(804)은 데이터 저장 공간인 반도체 패키지(803)와 외부 호스트의 속도 차이를 완화하기 위한 버퍼 메모리일 수 있다. 전자 시스템(800)에 포함되는 DRAM(804)은 일종의 캐시 메모리로도 동작할 수 있으며, 반도체 패키지(803)에 대한 제어 동작에서 임시로 데이터를 저장하기 위한 공간을 제공할 수도 있다. 전자 시스템(800)에 DRAM(804)이 포함되는 경우, 컨트롤러(802)는 반도체 패키지(803)를 제어하기 위한 NAND 컨트롤러 외에 DRAM(804)을 제어하기 위한 DRAM 컨트롤러를 더 포함할 수 있다.The
반도체 패키지(803)는 서로 이격된 제1 및 제2 반도체 패키지들(803a, 803b)을 포함할 수 있다. 제1 및 제2 반도체 패키지들(803a, 803b)은 각각 복수의 반도체 칩들(820)을 포함하는 반도체 패키지일 수 있다. 제1 및 제2 반도체 패키지들(803a, 803b) 각각은, 패키지 기판(810), 패키지 기판(810) 상의 반도체 칩들(820), 반도체 칩들(820) 각각의 하부면에 배치되는 접착층들(830), 반도체 칩들(820)과 패키지 기판(810)을 전기적으로 연결하는 연결 구조체들(840) 및 패키지 기판(810) 상에서 반도체 칩들(820) 및 연결 구조체들(840)을 덮는 몰딩층(850)을 포함할 수 있다.The
패키지 기판(810)은 패키지 상부 패드들(811)을 포함하는 인쇄회로 기판일 수 있다. 각각의 반도체 칩들(820)은 입출력 패드들(821)을 포함할 수 있다. 반도체 칩들(820) 각각은 도 1 내지 7을 참조하여 전술된 3차원 플래시 메모리(전술된 판독 동작을 수행하는 3차원 플래시 메모리)를 포함할 수 있다. 보다 구체적으로, 반도체 칩들(820) 각각은 게이트 적층 구조체들(822) 및 메모리 채널 구조체들(823)을 포함할 수 있다. 게이트 적층 구조체들(822)은 상술한 적층 구조체들(ST)에 해당할 수 있고, 메모리 채널 구조체들(823)은 상술한 수직 채널 구조체들(VS)에 해당할 수 있다.The
연결 구조체들(840)은 예를 들어, 입출력 패드들(821)과 패키지 상부 패드들(811)을 전기적으로 연결하는 본딩 와이어들일 수 있다. 따라서, 각각의 제1 및 제2 반도체 패키지들(803a, 803b)에서, 반도체 칩들(820)은 본딩 와이어 방식으로 서로 전기적으로 연결될 수 있으며, 패키지 기판(810)의 패키지 상부 패드들(811)과 전기적으로 연결될 수 있다. 실시예들에 따라, 각각의 제1 및 제2 반도체 패키지들(803a, 803b)에서, 반도체 칩들(820)은 본딩 와이어 방식의 연결 구조체들(840) 대신에, 관통 전극(Through Silicon Via)에 의하여 서로 전기적으로 연결될 수도 있다.The
도시된 바와 달리, 컨트롤러(802)와 반도체 칩들(820)은 하나의 패키지에 포함될 수도 있다. 메인 기판(801)과 다른 별도의 인터포저 기판에 컨트롤러(802)와 반도체 칩들(820)이 실장되고, 인터포저 기판에 제공되는 배선에 의해 컨트롤러(802)와 반도체 칩들(820)이 서로 연결될 수도 있다.Unlike shown, the
이상과 같이 실시예들이 비록 한정된 실시예와 도면에 의해 설명되었으나, 해당 기술분야에서 통상의 지식을 가진 자라면 상기의 기재로부터 다양한 수정 및 변형이 가능하다. 예를 들어, 설명된 기술들이 설명된 방법과 다른 순서로 수행되거나, 및/또는 설명된 시스템, 구조, 장치, 회로 등의 구성요소들이 설명된 방법과 다른 형태로 결합 또는 조합되거나, 다른 구성요소 또는 균등물에 의하여 대치되거나 치환되더라도 적절한 결과가 달성될 수 있다.As described above, although the embodiments have been described with limited examples and drawings, those skilled in the art can make various modifications and variations from the above description. For example, the described techniques may be performed in an order different from the method described, and/or components of the described system, structure, device, circuit, etc. may be combined or combined in a different form than the method described, or other components may be used. Or even if it is replaced or substituted by equivalents, appropriate results can be achieved.
그러므로, 다른 구현들, 다른 실시예들 및 특허청구범위와 균등한 것들도 후술하는 특허청구범위의 범위에 속한다.Therefore, other implementations, other embodiments, and equivalents of the claims are within the scope of the following claims.
Claims (10)
수평 방향으로 연장 형성되며 수직 방향으로 이격되며 배치되는 워드 라인들; 및
상기 워드 라인들을 관통하며 상기 수직 방향으로 연장 형성되는 수직 채널 구조체들-상기 수직 채널 구조체들 각각은 상기 수직 방향으로 연장 형성되는 데이터 저장 패턴 및 상기 데이터 저장 패턴의 내측벽에 덮으며 상기 수직 방향으로 연장 형성되는 수직 채널 패턴을 포함하며, 상기 데이터 저장 패턴 및 상기 수직 채널 패턴은 상기 워드 라인들에 대응하는 메모리 셀들을 구성함-
을 포함하고,
판독 동작에서 상기 워드 라인들 중 적어도 하나의 1차 인접 메모리 셀-상기 적어도 하나의 1차 인접 메모리 셀은 상기 메모리 셀들 중 상기 판독 동작의 대상이 되는 대상 메모리 셀에 인접한 비선택된 메모리 셀임-에 대응하는 적어도 하나의 비선택된 1차 인접 워드 라인을 플로팅시키거나 상기 적어도 하나의 비선택된 1차 인접 워드 라인에 전원 전압을 인가하는 것을 특징으로 하는 3차원 플래시 메모리.In a three-dimensional flash memory,
word lines extending in a horizontal direction and spaced apart in a vertical direction; and
Vertical channel structures penetrating the word lines and extending in the vertical direction - each of the vertical channel structures covers a data storage pattern extending in the vertical direction and an inner wall of the data storage pattern and extending in the vertical direction. and a vertical channel pattern that extends, and the data storage pattern and the vertical channel pattern constitute memory cells corresponding to the word lines.
including,
Corresponds to at least one first adjacent memory cell among the word lines in a read operation, wherein the at least one first adjacent memory cell is a non-selected memory cell adjacent to a target memory cell of the read operation among the memory cells. A 3D flash memory characterized in that at least one non-selected first-order adjacent word line for floating or a power supply voltage is applied to the at least one unselected first-order adjacent word line.
상기 3차원 플래시 메모리는,
상기 워드 라인들 중 상기 적어도 하나의 1차 인접 메모리 셀에 인접한 적어도 하나의 2차 인접 메모리 셀-상기 적어도 하나의 2차 인접 메모리 셀은, 상기 적어도 하나의 1차 인접 메모리 셀이 상기 대상 메모리 셀과 반대 방향으로 인접하는 비선택된 메모리 셀임-에 대응하는 적어도 하나의 비선택된 2차 인접 워드 라인에 인가되는 판독 전압에 의한 프린징 필드(Fringing field)로 상기 적어도 하나의 1차 인접 메모리 셀을 턴 온(Turn on) 시키는 것을 특징으로 하는 3차원 플래시 메모리.According to claim 1,
The three-dimensional flash memory,
at least one second adjacent memory cell adjacent to the at least one first adjacent memory cell among the word lines, the at least one second adjacent memory cell being such that the at least one first adjacent memory cell is the target memory cell Turning the at least one first adjacent memory cell into a fringing field by a read voltage applied to at least one unselected second adjacent word line corresponding to the adjacent non-selected memory cell in a direction opposite to A three-dimensional flash memory characterized in that it is turned on.
상기 워드 라인들 중 상기 판독 동작의 대상이 되는 대상 메모리 셀에 대응하는 선택된 워드 라인에 검증 전압을 인가하는 단계;
상기 워드 라인들 중 적어도 하나의 1차 인접 메모리 셀-상기 적어도 하나의 1차 인접 메모리 셀은 상기 메모리 셀들 중 상기 대상 메모리 셀에 인접한 비선택된 메모리 셀임-에 대응하는 적어도 하나의 비선택된 1차 인접 워드 라인을 플로팅시키거나 상기 적어도 하나의 비선택된 1차 인접 워드 라인에 전원 전압을 인가하는 단계; 및
상기 워드 라인들 중 상기 선택된 워드 라인 및 상기 적어도 하나의 비선택된 1차 인접 워드 라인을 제외한 나머지 비선택된 워드 라인들 각각에 판독 전압을 인가하는 단계
를 포함하는 3차원 플래시 메모리의 판독 동작 방법.word lines extending in a horizontal direction and spaced apart in a vertical direction; and vertical channel structures penetrating the word lines and extending in the vertical direction, each of the vertical channel structures covering a data storage pattern extending in the vertical direction and an inner wall of the data storage pattern and extending in the vertical direction. In the read operation method of a three-dimensional flash memory comprising a vertical channel pattern extending to, wherein the data storage pattern and the vertical channel pattern constitute memory cells corresponding to the word lines,
applying a verification voltage to a selected word line corresponding to a target memory cell to be subjected to the read operation among the word lines;
At least one unselected primary adjacent memory cell corresponding to at least one first adjacent memory cell of the word lines, wherein the at least one first adjacent memory cell is an unselected memory cell adjacent to the target memory cell among the memory cells. floating a word line or applying a power supply voltage to the at least one unselected primary adjacent word line; and
applying a read voltage to each of the remaining non-selected word lines other than the selected word line and the at least one non-selected first order adjacent word line among the word lines;
A read operation method of a three-dimensional flash memory comprising a.
상기 판독 전압을 인가하는 단계는,
상기 비선택된 워드 라인들 중 상기 적어도 하나의 1차 인접 메모리 셀에 인접한 적어도 하나의 2차 인접 메모리 셀-상기 적어도 하나의 2차 인접 메모리 셀은, 상기 적어도 하나의 1차 인접 메모리 셀이 상기 대상 메모리 셀과 반대 방향으로 인접하는 비선택된 메모리 셀임-에 대응하는 적어도 하나의 비선택된 2차 인접 워드 라인에 인가되는 판독 전압에 의한 프린징 필드(Fringing field)로 상기 적어도 하나의 1차 인접 메모리 셀을 턴 온(Turn on) 시키는 단계
를 포함하는 것을 특징으로 하는 3차원 플래시 메모리의 판독 동작 방법.According to claim 3,
The step of applying the read voltage,
at least one second adjacent memory cell adjacent to the at least one first adjacent memory cell among the unselected word lines, wherein the at least one second adjacent memory cell is the target a fringing field by a read voltage applied to at least one unselected second adjacent word line corresponding to an unselected memory cell adjacent to the memory cell in a direction opposite to that of the at least one first adjacent memory cell; Step to turn on
A read operation method of a three-dimensional flash memory comprising:
수평 방향으로 연장 형성되며 수직 방향으로 이격되며 배치되는 워드 라인들; 및
상기 워드 라인들을 관통하며 상기 수직 방향으로 연장 형성되는 수직 채널 구조체들-상기 수직 채널 구조체들 각각은 상기 수직 방향으로 연장 형성되는 데이터 저장 패턴 및 상기 데이터 저장 패턴의 내측벽에 덮으며 상기 수직 방향으로 연장 형성되는 수직 채널 패턴을 포함하며, 상기 데이터 저장 패턴 및 상기 수직 채널 패턴은 상기 워드 라인들에 대응하는 메모리 셀들을 구성함-
을 포함하고,
판독 동작에서 상기 워드 라인들 중 적어도 하나의 비선택된 메모리 셀-상기 적어도 하나의 비선택된 메모리 셀은 상기 메모리 셀들 중 상기 판독 동작의 대상이 되는 대상 메모리 셀을 제외한 메모리 셀임-에 대응하는 적어도 하나의 비선택된 워드 라인을 플로팅시키거나 상기 적어도 하나의 비선택된 워드 라인에 전원 전압을 인가하는 것을 특징으로 하는 3차원 플래시 메모리.In a three-dimensional flash memory,
word lines extending in a horizontal direction and spaced apart in a vertical direction; and
Vertical channel structures penetrating the word lines and extending in the vertical direction - each of the vertical channel structures covers a data storage pattern extending in the vertical direction and an inner wall of the data storage pattern and extending in the vertical direction. and a vertical channel pattern that extends, and the data storage pattern and the vertical channel pattern constitute memory cells corresponding to the word lines.
including,
At least one non-selected memory cell among the word lines during a read operation, wherein the at least one non-selected memory cell is a memory cell other than a target memory cell that is the target of the read operation among the memory cells. A 3D flash memory characterized in that a non-selected word line is floated or a power supply voltage is applied to the at least one non-selected word line.
상기 3차원 플래시 메모리는,
상기 워드 라인들 중 상기 적어도 하나의 비선택된 메모리 셀에 인접한 적어도 하나의 비선택된 인접 메모리 셀에 대응하는 적어도 하나의 비선택된 인접 워드 라인에 인가되는 판독 전압에 의한 프린징 필드(Fringing field)로 상기 적어도 하나의 비선택된 메모리 셀을 턴 온(Turn on) 시키는 것을 특징으로 하는 3차원 플래시 메모리.According to claim 5,
The three-dimensional flash memory,
a fringing field by a read voltage applied to at least one unselected adjacent word line corresponding to at least one unselected adjacent memory cell adjacent to the at least one unselected memory cell among the word lines; A three-dimensional flash memory characterized by turning on at least one unselected memory cell.
상기 플로팅되거나 상기 전원 전압이 인가되는 상기 적어도 하나의 비선택된 워드 라인에 대응하는 상기 적어도 하나의 비선택된 메모리 셀은,
상기 수직 채널 구조체 상 상기 대상 메모리 셀의 위치에 기초하여 결정되는 것을 특징으로 하는 3차원 플래시 메모리.According to claim 5,
The at least one unselected memory cell corresponding to the at least one unselected word line that is floating or to which the power supply voltage is applied,
The three-dimensional flash memory, characterized in that determined based on the position of the target memory cell on the vertical channel structure.
상기 워드 라인들 중 상기 판독 동작의 대상이 되는 대상 메모리 셀에 대응하는 선택된 워드 라인에 검증 전압을 인가하는 단계;
상기 워드 라인들 중 적어도 하나의 비선택된 메모리 셀-상기 적어도 하나의 비선택된 메모리 셀은 상기 메모리 셀들 중 상기 대상 메모리 셀을 제외한 메모리 셀임-에 대응하는 적어도 하나의 비선택된 워드 라인을 플로팅시키거나 상기 적어도 하나의 비선택된 워드 라인에 전원 전압을 인가하는 단계; 및
상기 워드 라인들 중 상기 선택된 워드 라인 및 상기 적어도 하나의 비선택된 워드 라인을 제외한 나머지 비선택된 워드 라인들 각각에 판독 전압을 인가하는 단계
를 포함하는 3차원 플래시 메모리의 판독 동작 방법.word lines extending in a horizontal direction and spaced apart in a vertical direction; and vertical channel structures penetrating the word lines and extending in the vertical direction, each of the vertical channel structures covering a data storage pattern extending in the vertical direction and an inner wall of the data storage pattern and extending in the vertical direction. In the read operation method of a three-dimensional flash memory comprising a vertical channel pattern extending to, wherein the data storage pattern and the vertical channel pattern constitute memory cells corresponding to the word lines,
applying a verification voltage to a selected word line corresponding to a target memory cell to be subjected to the read operation among the word lines;
Floating at least one unselected word line corresponding to at least one unselected memory cell among the word lines, wherein the at least one unselected memory cell is a memory cell excluding the target memory cell among the memory cells; applying a power supply voltage to at least one unselected word line; and
applying a read voltage to each of the unselected word lines other than the selected word line and the at least one non-selected word line among the word lines;
A read operation method of a three-dimensional flash memory comprising a.
상기 판독 전압을 인가하는 단계는,
상기 나머지 비선택된 워드 라인들 중 상기 적어도 하나의 비선택된 메모리 셀에 인접한 적어도 하나의 비선택된 인접 메모리 셀에 대응하는 적어도 하나의 비선택된 인접 워드 라인에 인가되는 판독 전압에 의한 프린징 필드(Fringing field)로 상기 적어도 하나의 비선택된 메모리 셀을 턴 온(Turn on) 시키는 단계
를 포함하는 것을 특징으로 하는 3차원 플래시 메모리의 판독 동작 방법.According to claim 8,
The step of applying the read voltage,
A fringing field by a read voltage applied to at least one unselected adjacent word line corresponding to at least one unselected adjacent memory cell adjacent to the at least one unselected memory cell among the remaining unselected word lines. ) to turn on the at least one non-selected memory cell.
A read operation method of a three-dimensional flash memory comprising:
상기 3차원 플래시 메모리의 판독 동작 방법은,
상기 플로팅되거나 상기 전원 전압이 인가될 상기 적어도 하나의 비선택된 워드 라인에 대응하는 상기 적어도 하나의 비선택된 메모리 셀을 상기 수직 채널 구조체 상 상기 대상 메모리 셀의 위치에 기초하여 결정하는 단계
를 더 포함하는 것을 특징으로 하는 3차원 플래시 메모리의 판독 동작 방법.According to claim 8,
The read operation method of the three-dimensional flash memory,
determining the at least one unselected memory cell corresponding to the at least one unselected word line that is floating or to which the power supply voltage is applied, based on a location of the target memory cell on the vertical channel structure;
A read operation method of a three-dimensional flash memory, characterized in that it further comprises.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020210083567A KR102597549B1 (en) | 2021-06-28 | 2021-06-28 | Read operation method of 3d flash memory |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020210083567A KR102597549B1 (en) | 2021-06-28 | 2021-06-28 | Read operation method of 3d flash memory |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20230001088A true KR20230001088A (en) | 2023-01-04 |
| KR102597549B1 KR102597549B1 (en) | 2023-11-02 |
Family
ID=84925213
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020210083567A KR102597549B1 (en) | 2021-06-28 | 2021-06-28 | Read operation method of 3d flash memory |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR102597549B1 (en) |
Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20120137838A (en) * | 2011-06-13 | 2012-12-24 | 한양대학교 산학협력단 | 3-d flash memory of using fringing effect and method of manufacturing the same |
| US20130069141A1 (en) * | 2011-01-31 | 2013-03-21 | Liyang Pan | Vertically foldable memory array structure |
| KR20170093099A (en) * | 2014-12-09 | 2017-08-14 | 샌디스크 테크놀로지스 엘엘씨 | Three-dimensional memory structure having a back gate electrode |
| KR20200062463A (en) * | 2018-11-26 | 2020-06-04 | 삼성전자주식회사 | Memory device for compensating leakage current and operating method thereof |
| KR20210030306A (en) * | 2021-02-25 | 2021-03-17 | 삼성전자주식회사 | Semiconductor memory device |
-
2021
- 2021-06-28 KR KR1020210083567A patent/KR102597549B1/en active IP Right Grant
Patent Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20130069141A1 (en) * | 2011-01-31 | 2013-03-21 | Liyang Pan | Vertically foldable memory array structure |
| KR20120137838A (en) * | 2011-06-13 | 2012-12-24 | 한양대학교 산학협력단 | 3-d flash memory of using fringing effect and method of manufacturing the same |
| KR20170093099A (en) * | 2014-12-09 | 2017-08-14 | 샌디스크 테크놀로지스 엘엘씨 | Three-dimensional memory structure having a back gate electrode |
| KR20200062463A (en) * | 2018-11-26 | 2020-06-04 | 삼성전자주식회사 | Memory device for compensating leakage current and operating method thereof |
| KR20210030306A (en) * | 2021-02-25 | 2021-03-17 | 삼성전자주식회사 | Semiconductor memory device |
Also Published As
| Publication number | Publication date |
|---|---|
| KR102597549B1 (en) | 2023-11-02 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US8923057B2 (en) | Three-dimensional semiconductor memory device with active patterns and electrodes arranged above a substrate | |
| US20190319038A1 (en) | Semiconductor devices | |
| KR102139944B1 (en) | Three dimensional semiconductor device | |
| US8115259B2 (en) | Three-dimensional memory device | |
| US10971238B2 (en) | Three-dimensional semiconductor memory devices and methods of operating the same | |
| US11812609B2 (en) | Three-dimensional semiconductor device having a first main separation structure and a second main separation structure on a lower structure | |
| US20160093633A1 (en) | Semiconductor memory device and manufacturing method thereof | |
| US9356105B1 (en) | Ring gate transistor design for flash memory | |
| US20230019540A1 (en) | Three-dimensional semiconductor memory device, operating method of the same and electronic system including the same | |
| US11121148B2 (en) | Semiconductor device | |
| KR102597549B1 (en) | Read operation method of 3d flash memory | |
| KR102624193B1 (en) | Improved program operation method of three dimensional flash memory | |
| KR102633697B1 (en) | 3d flash memory with confined data storage pattern structure and manufacturing method threrof | |
| KR102603208B1 (en) | Improved program operation method of three dimensional flash memory | |
| KR102544004B1 (en) | Three dimensional flash memory including connection unit and manufacturing method thereof | |
| KR102627215B1 (en) | Three dimensional flash memory including connection unit and manufacturing method thereof | |
| KR102649118B1 (en) | 3d flash memory for high-speed operation based on ferroelectric | |
| KR102635478B1 (en) | 3d flash memory manufactured through gate first process | |
| KR102666995B1 (en) | 3d flash memory having word line separation structure and manufacturing method thereof | |
| KR102633429B1 (en) | 3d flash memory with extended memory window | |
| KR20230062919A (en) | 3d flash memory improving integration and manufacturing method thereof | |
| KR20230033971A (en) | 3d flash memory for implementing multi level | |
| KR102624196B1 (en) | 3d resistive random access memory | |
| KR20230095582A (en) | Circuit compensation method and system for providing improving cell characteristic degradation due to abnormal shape of vertical channel structure | |
| KR20230121270A (en) | Operation method of 3d flash memory including ferroelectric-based data storage pattern and back gate |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| E902 | Notification of reason for refusal | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant |