KR20220161599A - 표시 장치 - Google Patents

표시 장치 Download PDF

Info

Publication number
KR20220161599A
KR20220161599A KR1020210068521A KR20210068521A KR20220161599A KR 20220161599 A KR20220161599 A KR 20220161599A KR 1020210068521 A KR1020210068521 A KR 1020210068521A KR 20210068521 A KR20210068521 A KR 20210068521A KR 20220161599 A KR20220161599 A KR 20220161599A
Authority
KR
South Korea
Prior art keywords
display
row
pixel
pixel circuit
area
Prior art date
Application number
KR1020210068521A
Other languages
English (en)
Inventor
김선호
박주찬
고유민
김혜원
이선희
Original Assignee
삼성디스플레이 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성디스플레이 주식회사 filed Critical 삼성디스플레이 주식회사
Priority to KR1020210068521A priority Critical patent/KR20220161599A/ko
Priority to US17/745,897 priority patent/US20220384552A1/en
Priority to CN202210593434.1A priority patent/CN115411071A/zh
Publication of KR20220161599A publication Critical patent/KR20220161599A/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K59/00—Integrated devices, or assemblies of multiple devices, comprising at least one organic light-emitting element covered by group H10K50/00
    • H10K59/10—OLED displays
    • H10K59/12—Active-matrix OLED [AMOLED] displays
    • H10K59/121—Active-matrix OLED [AMOLED] displays characterised by the geometry or disposition of pixel elements
    • H10K59/1213—Active-matrix OLED [AMOLED] displays characterised by the geometry or disposition of pixel elements the pixel elements being TFTs
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K59/00—Integrated devices, or assemblies of multiple devices, comprising at least one organic light-emitting element covered by group H10K50/00
    • H10K59/10—OLED displays
    • H10K59/12—Active-matrix OLED [AMOLED] displays
    • H10K59/131—Interconnections, e.g. wiring lines or terminals
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/0203—Particular design considerations for integrated circuits
    • H01L27/0207—Geometrical layout of the components, e.g. computer aided design; custom LSI, semi-custom LSI, standard cell technique
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
    • G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
    • G09G3/22—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources
    • G09G3/30—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using electroluminescent panels
    • G09G3/32—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using electroluminescent panels semiconductive, e.g. using light-emitting diodes [LED]
    • G09G3/3208—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using electroluminescent panels semiconductive, e.g. using light-emitting diodes [LED] organic, e.g. using organic light-emitting diodes [OLED]
    • G09G3/3225—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using electroluminescent panels semiconductive, e.g. using light-emitting diodes [LED] organic, e.g. using organic light-emitting diodes [OLED] using an active matrix
    • G09G3/3258—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using electroluminescent panels semiconductive, e.g. using light-emitting diodes [LED] organic, e.g. using organic light-emitting diodes [OLED] using an active matrix with pixel circuitry controlling the voltage across the light-emitting element
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K59/00—Integrated devices, or assemblies of multiple devices, comprising at least one organic light-emitting element covered by group H10K50/00
    • H10K59/10—OLED displays
    • H10K59/12—Active-matrix OLED [AMOLED] displays
    • H10K59/1201—Manufacture or treatment
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K59/00—Integrated devices, or assemblies of multiple devices, comprising at least one organic light-emitting element covered by group H10K50/00
    • H10K59/10—OLED displays
    • H10K59/12—Active-matrix OLED [AMOLED] displays
    • H10K59/121—Active-matrix OLED [AMOLED] displays characterised by the geometry or disposition of pixel elements
    • H10K59/1216—Active-matrix OLED [AMOLED] displays characterised by the geometry or disposition of pixel elements the pixel elements being capacitors
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K59/00—Integrated devices, or assemblies of multiple devices, comprising at least one organic light-emitting element covered by group H10K50/00
    • H10K59/30—Devices specially adapted for multicolour light emission
    • H10K59/35—Devices specially adapted for multicolour light emission comprising red-green-blue [RGB] subpixels
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2300/00—Aspects of the constitution of display devices
    • G09G2300/04—Structural and physical details of display devices
    • G09G2300/0421—Structural details of the set of electrodes
    • G09G2300/0426—Layout of electrodes and connections
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2310/00—Command of the display device
    • G09G2310/02—Addressing, scanning or driving the display screen or processing steps related thereto
    • G09G2310/0232—Special driving of display border areas
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2310/00—Command of the display device
    • G09G2310/02—Addressing, scanning or driving the display screen or processing steps related thereto
    • G09G2310/0264—Details of driving circuits
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2320/00—Control of display operating conditions
    • G09G2320/02—Improving the quality of display appearance
    • G09G2320/0233—Improving the luminance or brightness uniformity across the screen
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2320/00—Control of display operating conditions
    • G09G2320/06—Adjustment of display parameters
    • G09G2320/0626—Adjustment of display parameters for control of overall brightness

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • General Physics & Mathematics (AREA)
  • Geometry (AREA)
  • Power Engineering (AREA)
  • Theoretical Computer Science (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Manufacturing & Machinery (AREA)
  • General Engineering & Computer Science (AREA)
  • Electroluminescent Light Sources (AREA)
  • Devices For Indicating Variable Information By Combining Individual Elements (AREA)

Abstract

줄어든 비표시 영역을 갖는 표시 장치가 개시된다. 표시 장치는, 기판; 상기 기판 위에 배치되고, 제1 픽셀 회로 영역과 제2 픽셀 회로 영역을 갖는 픽셀 회로부, 및 상기 픽셀 회로부에 인접하는 구동 회로부를 포함하는 회로층; 및 상기 회로층 위에 배치되고, 상기 제1 픽셀 회로 영역에 중첩하는 제1 표시 소자 영역, 상기 제2 픽셀 회로 영역에 중첩하는 제2 표시 소자 영역, 및 상기 구동 회로부에 중첩하는 제3 표시 소자 영역을 갖는 표시층을 포함하되, 상기 제1 픽셀 회로 영역에 형성된 픽셀 회로들은 상기 제1 표시 소자 영역에 형성된 표시 소자들에 제1 전류를 공급하고, 상기 제2 픽셀 회로 영역에 형성된 픽셀 회로들이 상기 제2 및 제3 표시 소자 영역들에 형성된 표시 소자들에 제2 전류를 공급하는 것을 특징으로 한다. 이에 따라, 비표시 영역을 줄여 표시 영역을 확장시키기 위해 제2 표시 소자 영역에서 제3 표시 소자 영역으로 표시 소자들이 분산되어 형성되더라도 픽셀 밀도의 감소에 따라 발생될 수 있는 휘도 저하를 방지할 수 있다.

Description

표시 장치{DISPLAY DEVICE}
본 발명은 표시 장치에 관한 것으로, 보다 상세하게는 줄어든 비표시 영역을 갖는 표시 장치에 관한 것이다.
일반적으로, 액정 표시 장치, 전기 습윤 표시 장치, 전기 영동 표시 장치 및 유기발광 표시 장치와 같은 표시 장치는 복수 개의 픽셀들을 구비한다. 각 픽셀은 적어도 하나의 박막 트랜지스터 및 상기 박막 트랜지스터에 접속하는 표시 소자를 포함한다.
상기 표시 장치는 상기 픽셀들을 구동하기 위한 스캔 구동부, 발광 구동부 및 데이터 구동부를 구비한다. 여기서, 상기 구동부들 상에는 상기 픽셀들이 배치되지 않아 영상을 표시할 수 없다. 즉, 상기 구동부들이 배치되는 영역은 표시하지 못하는 비표시 영역일 수 있다.
상기 비표시 영역은 상기 표시 장치에서 영상을 표시하는 표시 영역의 면적을 제한하므로, 상기 비표시 영역을 감소시킬 필요가 있다.
한국공개특허 제10-2018-0018960호(2018. 02. 22.) 한국공개특허 제10-2020-0050059호(2020. 05. 11.) 한국공개특허 제10-2018-0078430호(2018. 07. 10.)
이에 본 발명의 기술적 과제는 이러한 점에 착안한 것으로, 본 발명의 목적은 비표시 영역을 줄여 표시 영역을 확장시키더라도 픽셀 밀도의 감소에 따라 발생될 수 있는 휘도 저하를 방지할 수 있는 표시 장치를 제공하는 것이다.
상기한 본 발명의 목적을 실현하기 위하여 일실시예에 따른 표시 장치는, 기판; 상기 기판 위에 배치되고, 제1 픽셀 회로 영역과 제2 픽셀 회로 영역을 갖는 픽셀 회로부, 및 상기 픽셀 회로부에 인접하는 구동 회로부를 포함하는 회로층; 및 상기 회로층 위에 배치되고, 상기 제1 픽셀 회로 영역에 중첩하는 제1 표시 소자 영역, 상기 제2 픽셀 회로 영역에 중첩하는 제2 표시 소자 영역, 및 상기 구동 회로부에 중첩하는 제3 표시 소자 영역을 갖는 표시층을 포함하되, 상기 제1 픽셀 회로 영역에 형성된 픽셀 회로들은 상기 제1 표시 소자 영역에 형성된 표시 소자들에 제1 전류를 공급하고, 상기 제2 픽셀 회로 영역에 형성된 픽셀 회로들이 상기 제2 및 제3 표시 소자 영역들에 형성된 표시 소자들에 제2 전류를 공급하는 것을 특징으로 한다.
일 실시예에서, 상기 제2 픽셀 회로 영역에 형성된 픽셀 회로들은 상기 제2 및 제3 표시 소자 영역에 형성된 표시 소자들에 공급하는 상기 제2 전류는 상기 제1 전류보다 큰 전류를 공급하는 것을 특징으로 한다.
일실시예에서, 상기 제1 및 제2 픽셀 회로 영역들 각각에 형성된 구동 트랜지스터는 제1 전원으로부터 표시 소자를 경유하여 제2 전원으로 흐르는 전류량을 제어하고, 상기 표시 소자는 유기발광 소자일 수 있다.
일실시예에서, 상기 제2 및 제3 표시 소자 영역들 각각에 형성된 유기발광 소자의 발광 영역은 상기 제1 픽셀 회로 영역에 형성된 유기발광 소자의 발광 영역 보다 2배 이상 클 수 있다.
일실시예에서, 상기 제2 픽셀 회로 영역에 형성된 구동 트랜지스터의 채널폭은 상기 제1 픽셀 회로 영역에 형성된 구동 트랜지스터의 채널폭 보다 클 수 있다.
일실시예에서, 상기 제2 픽셀 회로 영역에 형성된 구동 트랜지스터의 W/L(채널폭/채널길이)은 상기 제1 픽셀 회로 영역에 형성된 구동 트랜지스터의 W/L보다 2배 이상 클 수 있다.
일실시예에서, 상기 제2 픽셀 회로 영역에 형성된 스토리지 커패시터의 면적은 상기 제1 픽셀 회로 영역에 형성된 스토리지 커패시터의 면적 보다 클 수 있다.
일실시예에서, 상기 제2 픽셀 회로 영역에서, 4n번째(n은 자연수) 로우의 홀수번째 영역에 픽셀 회로들이 배치되고, 4n-1번째 로우의 짝수번째 영역에 픽셀 회로들이 배치되고, 4n-2번째 로우의 짝수번째 영역에 픽셀 회로들이 배치되고, 4n-3번째 로우의 홀수번째 영역에 픽셀 회로들이 배치될 수 있다.
일실시예에서, 상기 제2 표시 소자 영역 및 상기 제3 표시 소자 영역 각각에 대응하는 표시 소자들은 가로 방향으로 확장될 수 있다.
일실시예에서, 4n번째 로우의 홀수번째 영역에 배치된 픽셀 회로들은 상기 표시층의 4n번째 로우의 영역에 배치된 표시 소자들을 구동하고, 4n-1번째 로우의 짝수번째 영역에 배치된 픽셀 회로들은 상기 표시층의 4n-1번째 로우의 영역에 배치된 표시 소자들을 구동하고, 4n-2번째 로우의 짝수번째 영역에 배치된 픽셀 회로들은 4n-2번째 로우의 영역에 배치된 표시 소자들을 구동하고, 4n-3번째 로우의 홀수번째 영역에 배치된 픽셀 회로들은 4n-3번째 로우의 영역에 배치된 표시 소자들을 구동할 수 있다.
일실시예에서, 4n번째 로우의 홀수번째 영역에 배치된 픽셀 회로들은 상기 표시층의 4n-1번째 로우의 영역에 배치된 표시 소자들을 구동하고, 4n-1번째 로우의 짝수번째 영역에 배치된 픽셀 회로들은 상기 표시층의 4n번째 로우의 영역에 배치된 표시 소자들을 구동하고, 4n-2번째 로우의 짝수번째 영역에 배치된 픽셀 회로들은 4n-2번째 로우의 영역에 배치된 표시 소자들을 구동하고, 4n-3번째 로우의 홀수번째 영역에 배치된 픽셀 회로들은 4n-3번째 로우의 영역에 배치된 표시 소자들을 구동할 수 있다.
일실시예에서, 상기 표시 소자는 유기발광 소자이고, 4n번째 로우의 홀수번째 영역에 배치된 픽셀 회로들이 상기 표시층의 4n-1번째 로우의 영역에 배치된 유기발광 소자들을 구동하기 위해, 상기 제3 표시 소자 영역에 형성된 유기발광 소자의 애노드는 상기 제2 표시 소자 영역으로 연장되어 상기 구동 회로부에 형성된 픽셀 회로의 구동 트랜지스터에 연결될 수 있다.
일실시예에서, 상기 표시 소자는 유기발광 소자이고, 4n-1번째 로우의 짝수번째 영역에 배치된 픽셀 회로들이 상기 표시층의 4n번째 로우의 영역에 배치된 유기발광 소자들을 구동하기 위해, 상기 제3 표시 소자 영역에 형성된 유기발광 소자의 애노드는 상기 제2 표시 소자 영역으로 연장되어 상기 구동 회로부에 형성된 픽셀 회로의 구동 트랜지스터에 연결될 수 있다.
일실시예에서, 상기 제2 픽셀 회로 영역에서, 4n번째(n은 자연수) 로우 영역에 픽셀 회로들이 배치되고, 4n-3번째 로우 영역에 픽셀 회로들이 배치될 수 있다.
일실시예에서, 상기 제2 및 제3 표시 소자 영역들 각각에 대응하는 표시 소자들은 세로 방향으로 확장될 수 있다.
일실시예에서, 4n번째 로우 영역된 픽셀 회로들은 상기 표시층의 4n번째 로우 영역에 배치되고 세로 방향으로 확장된 표시 소자들을 구동하고, 4n-3번째 로우 영역에 배치된 픽셀 회로들은 상기 표시층의 4n-3번째 로우 영역에 배치되고 세로 방향으로 확장된 표시 소자들을 구동할 수 있다.
일실시예에서, 상기 회로층에 구비되는 픽셀 회로들과 상기 표시층에 구비되는 표시 소자들은 펜타일 픽셀 구조를 형성할 수 있다.
상기한 본 발명의 목적을 실현하기 위하여 다른 실시예에 따른 표시 장치는, 기판; 상기 기판 위에 배치되고, 복수의 제1 픽셀 회로들이 형성된 제1 픽셀 회로 영역과 상기 제1 픽셀 회로들이 연결된 스캔 라인들 각각에 연결된 복수의 제2 픽셀 회로들이 형성된 제2 픽셀 회로 영역을 갖는 픽셀 회로부, 및 상기 픽셀 회로부에 인접하는 구동 회로부를 포함하는 회로층; 및 상기 회로층 위에 배치되고, 상기 제1 픽셀 회로 영역에 중첩하고 상기 제1 픽셀 회로들 각각에 연결된 복수의 제1 표시 소자들이 형성된 제1 표시 소자 영역, 상기 제2 픽셀 회로 영역에 중첩하고 상기 제2 픽셀 회로들 중 절반에 각각 연결된 복수의 제2 표시 소자들이 형성된 제2 표시 소자 영역, 및 상기 구동 회로부에 중첩하고 상기 제2 픽셀 회로들 중 나머지에 각각 연결된 복수의 제3 표시 소자들이 형성된 제3 표시 소자 영역을 갖는 표시층을 포함하되, 상기 제2 픽셀 회로에 구비되는 구동 트랜지스터의 채널폭은 상기 제1 픽셀 회로에 구비되는 구동 트랜지스터의 채널폭 보다 큰 것을 특징으로 한다.
일실시예에서, 상기 제2 픽셀 회로 영역에 형성된 구동 트랜지스터의 W/L(채널폭/채널길이)은 상기 제1 픽셀 회로 영역에 형성된 구동 트랜지스터의 W/L보다 2배 이상 클 수 있다.
일실시예에서, 상기 제2 및 제3 표시 소자 영역들 각각에 형성된 표시 소자의 발광 영역은 상기 제1 픽셀 회로 영역에 형성된 표시 소자의 발광 영역 보다 2배 이상 클 수 있다.
일실시예에서, 상기 제2 및 제3 표시 소자 영역들 각각에 형성된 표시 소자의 발광 영역은 상기 제1 픽셀 회로 영역에 형성된 표시 소자의 발광 영역 보다 확장될 수 있다.
일실시예에서, 상기 제2 및 제3 표시 소자 영역들 각각에 형성된 표시 소자의 발광 영역은 가로 방향으로 확장될 수 있다.
상기한 본 발명의 목적을 실현하기 위하여 또 다른 실시예에 따른 표시 장치는, 기판; 상기 기판 위에 배치되고, 복수의 제1 픽셀 회로들이 형성된 제1 픽셀 회로 영역과 상기 제1 픽셀 회로들이 연결된 스캔 라인들 중 1/2의 스캔 라인들에 연결된 복수의 제2 픽셀 회로들이 형성된 제2 픽셀 회로 영역을 갖는 픽셀 회로부, 및 상기 픽셀 회로부에 인접하는 구동 회로부를 포함하는 회로층; 및 상기 회로층 위에 배치되고, 상기 제1 픽셀 회로 영역에 중첩하고 상기 제1 픽셀 회로들 각각에 연결된 복수의 제1 표시 소자들이 형성된 제1 표시 소자 영역, 상기 제2 픽셀 회로 영역에 중첩하고 상기 제2 픽셀 회로들 중 절반에 각각 연결된 복수의 제2 표시 소자들이 형성된 제2 표시 소자 영역, 및 상기 구동 회로부에 중첩하고 상기 제2 픽셀 회로들 중 나머지에 각각 연결된 복수의 제3 표시 소자들이 형성된 제3 표시 소자 영역을 갖는 표시층을 포함하되, 상기 제2 픽셀 회로에 구비되는 구동 트랜지스터의 채널폭은 상기 제1 픽셀 회로에 구비되는 구동 트랜지스터의 채널폭 보다 큰 것을 특징으로 한다.
일실시예에서, 상기 제2 및 제3 표시 소자 영역들 각각에 형성된 표시 소자의 발광 영역은 세로 방향으로 확장될 수 있다.
일실시예에서, 상기 제2 및 제3 표시 소자 영역들 각각에 형성된 표시 소자의 발광 영역은 가로 방향으로 확장될 수 있다.
일실시예에서, 상기 제2 픽셀 회로는, 제1 컨택 금속을 경유하여 상기 제2 표시 소자 영역에 형성된 제2 표시 소자의 하부 전극에 연결된 드레인 전극을 포함하는 제1 박막 트랜지스터; 및 제2 컨택 금속을 경유하여 제3 표시 소자 영역에 형성된 제3 표시 소자의 하부 전극에 연결된 드레인 전극을 포함하는 제2 박막 트랜지스터를 포함할 수 있다.
일실시예에서, 4n번째(n은 자연수) 로우에 형성된 제2 픽셀 회로는 상기 제3 표시 소자 영역까지 연장된 제2 컨택 금속을 경유하여 4n-1번째 로우에 형성된 표시 소자에 연결되고, 4n-1번째 로우에 형성된 제2 픽셀 회로는 상기 제3 표시 소자 영역까지 연장된 제2 컨택 금속을 경유하여 4n번째 로우에 형성된 표시 소자에 연결될 수 있다.
일실시예에서, 상기 제2 픽셀 회로 영역에 홀수번째 로우의 픽셀 회로가 배치되고, 짝수번째 로우의 픽셀 회로는 삭제될 수 있다.
일실시예에서, 상기 제2 및 제3 표시 소자 영역들 각각에 형성된 홀수번째 로우의 홀수번째 표시 소자는 상기 제2 픽셀 회로 영역에서 홀수번째 로우의 홀수번째 픽셀 회로에 연결되고, 상기 제2 및 제3 표시 소자 영역들 각각에서 짝수번째 로우의 짝수번째 표시 소자는 상기 제2 픽셀 회로 영역에서 홀수번째 로우의 짝수번째 픽셀 회로에 연결될 수 있다.
일실시예에서, 상기 제2 픽셀 회로 영역에 4n번째 로우 및 4n-3번째 로우의 픽셀 회로가 배치되고, 4n-1번째 로우 및 4n-2번째 로우의 픽셀 회로는 삭제될 수 있다.
일실시예에서, 상기 제2 및 제3 표시 소자 영역들 각각에 형성된 4n번째 로우 및 4n-3번째 로우의 홀수번째 표시 소자는 상기 제2 픽셀 회로 영역에 형성된 4n번째 로우 및 4n-3번째 로우의 홀수번째 픽셀 회로에 연결되고, 상기 제2 및 제3 표시 소자 영역들 각각에 형성된 4n-1번째 로우 및 4n-2번째 로우의 짝수번째 표시 소자는 상기 제2 픽셀 회로 영역에 형성된 4n번째 로우 및 4n-3번째 로우의 짝수번째 픽셀 회로에 연결될 수 있다.
이러한 표시 장치에 의하면, 제1 표시 소자 영역에 형성된 표시 소자들 각각에 공급되는 전류보다 제2 및 제3 표시 소자 영역들에 형성된 표시 소자들 각각에 공급되는 전류를 증가시킨다. 따라서, 비표시 영역을 줄여 표시 영역을 확장시키기 위해 제2 표시 소자 영역에서 제3 표시 소자 영역으로 표시 소자들이 분산되어 형성되더라도 픽셀 밀도의 감소에 따라 발생될 수 있는 휘도 저하를 방지할 수 있다.
도 1은 본 발명에 따른 표시 장치를 개략적으로 설명하기 위한 사시도이다.
도 2는 도 1에 도시된 브릿지 패턴을 통해 서로 다른 층에 형성된 픽셀 회로 및 표시 소자의 연결을 개략적으로 설명하기 위한 사시도이다.
도 3은 도 1에 도시된 표시 장치를 개략적으로 설명하기 위한 단면도이다.
도 4는 도 1에 도시된 표시 장치의 픽셀들 및 구동부의 실시예를 나타낸 블록도이다.
도 5는 도 1 내지 도 4에 도시된 픽셀의 일례를 설명하기 위한 등가 회로도이다.
도 6은 본 발명의 제1 실시예에 따른 표시 장치를 개략적으로 설명하기 위한 도면이다.
도 7은 본 발명에 따른 제1 픽셀 회로들과 제2 픽셀 회로들을 설명하기 위한 평면도이다.
도 8 내지 도 19는 도 7에 도시된 제1 픽셀 회로들과 제2 픽셀 회로들의 제조 방법을 설명하기 위한 평면도들이다.
도 20은 본 발명의 제2 실시예에 따른 표시 장치를 설명하기 위한 도면이다.
도 21은 본 발명의 제3 실시예에 따른 표시 장치를 설명하기 위한 도면이다.
도 22는 도 21에 도시된 제2 및 제3 표시 소자 영역에 형성된 표시 소자와 브릿지 패턴을 개략적으로 설명하기 위한 평면도이다.
도 23은 도 22에서 4n번째 로우 및 4-1번째 로우가 교차하도록 컨택 금속을 이용하여 표시 소자의 애노드 전극이 상하 이동된 유기발광 표시 장치의 단면도이다.
도 24는 본 발명의 제4 실시예에 따른 표시 장치를 설명하기 위한 도면이다.
도 25는 본 발명의 제5 실시예에 따른 표시 장치를 개략적으로 설명하기 위한 도면이다.
도 26은 본 발명의 제6 실시예에 따른 표시 장치를 개략적으로 설명하기 위한 도면이다.
이하, 첨부한 도면들을 참조하여, 본 발명에 따른 표시 장치를 보다 상세하게 설명하고자 한다.
도 1은 본 발명에 따른 표시 장치를 개략적으로 설명하기 위한 사시도이다. 도 2는 도 1에 도시된 브릿지 패턴을 통해 서로 다른 층에 형성된 픽셀 회로 및 표시 소자의 연결을 개략적으로 설명하기 위한 사시도이다. 도 3은 도 1에 도시된 표시 장치를 개략적으로 설명하기 위한 단면도이다. 도 1에서는 설명의 편의를 위하여 첫번째 픽셀 행(row)의 회로층의 픽셀 회로들과 표시층의 표시 소자들의 연결관계만을 도시하였다.
도 1, 도 2 및 도 3을 참조하면, 본 발명에 따른 표시 장치는 기판(SUB), 상기 기판(SUB) 상에 배치되는 회로층(PCL), 상기 회로층(PCL) 상에 배치되는 표시층(DDL)을 포함할 수 있다.
상기 기판(SUB)은 폐곡선 형상을 가질 수 있다. 예를 들면, 상기 기판(SUB)은 다각형, 원, 반원, 타원, 반타원 등 다양한 형상으로 제공될 수 있다. 본 실시예에서는 설명의 편의를 위하여 상기 기판(SUB)이 직사각 형상을 가지는 것을 예로서 설명한다.
상기 회로층(PCL)은 픽셀 회로부(PCA) 및 상기 픽셀 회로부(PCA)에 인접하여 배치되는 구동 회로부(DCA)를 포함할 수 있다.
상기 픽셀 회로부(PCA)는 복수의 픽셀 회로 영역들(PCR)을 포함한다. 상기 픽셀 회로 영역들(PCR)에는 상기 표시층(DDL)의 표시 소자들(DIE)에 연결되는 복수의 픽셀 회로들(PXC1, PXC2)이 각각 배치될 수 있다.
상기 픽셀 회로 영역(PCR)은 제1 방향(D1)으로 연장된 행들(rows)과, 제1 방향(D1)과 교차하는 제2 방향(D2)으로 연장된 열들(columns)을 포함하는 매트릭스(matrix) 형태로 배열될 수 있다. 그러나, 상기 픽셀 회로 영역(PCR)의 배열 형태는 특별이 한정된 것은 아니며, 다양한 형태로 배열될 수 있다. 예를 들면, 상기 행들 및 상기 열들은 서로 직교하지 않고 경사진 방향으로 교차할 수도 있다.
상기 픽셀 회로 영역(PCR)은 제1 픽셀 회로 영역(PCR1) 및 상기 구동 회로부(DCA)에 인접하여 배치되는 제2 픽셀 회로 영역(PCR2)을 포함할 수 있다. 상기 제1 픽셀 회로 영역(PCR1)에 배치되는 픽셀 회로들은 제1 픽셀 회로들(PXC1)일 수 있고, 상기 제2 픽셀 회로 영역(PCR2)에 배치되는 픽셀 회로들은 제2 픽셀 회로들(PXC2)일 수 있다.
상기 구동 회로부(DCA)는 상기 픽셀 회로부(PCA)에 인접하여 배치될 수 있다. 예를 들면, 상기 구동 회로부(DCA)는 상기 픽셀 회로부(PCA)의 적어도 일측에 접하여 배치될 수 있다.
상기 구동 회로부(DCA)는 상기 표시 소자들(DIE)을 구동하기 위한 구동부 및 배선들(미도시)이 배치될 수 있다. 상기 구동부는 상기 배선들을 통해 각 픽셀 회로들에 신호를 제공하며, 상기 픽셀 회로들은 상기 표시 소자들(DIE)의 구동을 제어할 수 있다.
상기 구동부는 스캔 라인(미도시)을 통해 상기 픽셀 회로들에 스캔 신호를 제공하는 스캔 구동부(미도시), 발광 제어 라인(미도시)을 통해 상기 픽셀 회로들에 발광 제어 신호를 제공하는 발광 구동부(미도시) 및 데이터 라인(미도시)을 통해 상기 픽셀 회로들에 데이터 신호를 제공하는 데이터 구동부(미도시)를 포함할 수 있다.
상기 표시층(DDL)은 상기 픽셀 회로부(PCA)의 전체 영역을 커버하고, 상기 구동 회로부(DCA)의 일부 영역을 커버하도록 형성될 수 있다. 상기 표시층(DDL)은 상기 표시 소자들(DIE)이 각각 배치되는 복수의 표시 소자 영역들(DDR)을 포함할 수 있다. 여기서, 상기 표시 소자 영역들(DDR)은 상기 픽셀 회로 영역들(PCR)과 일대일 대응할 수 있다.
상기 표시 소자 영역들(DDR)은 상기 제1 픽셀 회로 영역(PCR1) 상에 배치되는 제1 표시 소자 영역(DDR1), 상기 제2 픽셀 회로 영역(PCR2) 상에 배치되는 제2 표시 소자 영역(DDR2), 및 상기 구동 회로부(DCA) 상에 배치되는 제3 표시 소자 영역(DDR3)을 포함할 수 있다.
상기 제2 표시 소자 영역(DDR2) 및 상기 제3 표시 소자 영역(DDR3)은 상기 제2 픽셀 회로 영역(PCR2)의 픽셀 회로들(PXC1)과 연결될 수 있다. 여기서, 상기 픽셀 회로부(PCA) 상에 배치되는 상기 제2 표시 소자 영역(DDR2)은 대응하는 제2 픽셀 회로 영역(PCR2)과 중첩되게 배치될 수 있다. 상기 구동 회로부(DCA) 상에 배치되는 상기 제3 표시 소자 영역(DDR3)은 대응하는 제2 픽셀 회로 영역(PCR2)과 이격되어 배치될 수 있다. 상기 제2 표시 소자 영역(DDR2)의 면적은 상기 제3 표시 소자 영역(DDR3)의 면적과 동일할 수 있다.
상기 표시 소자들(DIE)은 상기 픽셀 회로들과 각각 연결될 수 있다. 상기 표시 소자들(DIE)은 액정 표시 소자(liquid crystal display element, LCD element), 전기 영동 표시 소자(electrophoretic display element, EPD element), 전기 습윤 표시 소자(electrowetting display element, EWD element) 및 유기발광 표시 소자(organic light emitting display element, OLED element) 중 어느 하나일 수 있다. 한편, 하기에서는 설명의 편의를 위하여 상기 표시 소자들(DIE)의 일예로서 유기발광 표시 소자를 설명한다.
상기 표시 소자들(DIE)은 애노드 전극, 발광층 및 캐소드 전극을 포함할 수 있다. 상기 발광층은 상기 애노드 전극과 상기 캐소드 전극 사이에 배치될 수 있다. 상기 애노드 전극과 상기 캐소드 전극을 통하여 주입되는 전자와 정공은 상기 발광층에서 재결합하여 여기자(exciton)를 형성하고, 상기 여기자는 엑시톤은 기저 상태로 전이하면서 에너지를 방출한다. 상기 에너지는 광의 형태로 방출될 수 있다.
상기 표시층(DDL)은 상기 회로층(PCL)의 상기 구동 회로부(DCA)로 연장될 수 있다. 즉, 상기 표시 소자 영역(DDR) 중 일부는 상기 구동 회로부(DCA)와 중첩하며, 상기 구동 회로부(DCA)와 중첩하는 상기 표시 소자 영역(DDR)에 제공되는 상기 표시 소자들(DIE)은 상기 구동 회로부(DCA) 상에 배치될 수 있다.
상기 표시 소자들(DIE)은 브릿지 패턴들(BRP)을 통하여 상기 픽셀 회로들과 전기적으로 연결될 수 있다. 여기서, 상기 제2 픽셀 회로 영역(PCR2)에 배치되는 상기 픽셀 회로들 및 제2 표시 소자 영역(DDR2)에 형성된 표시 소자들(DIE)을 연결하는 브릿지 패턴들(BRP)의 길이는 제2 픽셀 회로 영역(PCR2)에 배치되는 상기 픽셀 회로들 및 상기 제3 표시 소자 영역(DDR3)에 형성된 표시 소자들(DIE)을 연결하는 브릿지 패턴들(BRP)의 길이보다 길 수 있다. 본 실시예에서, 브릿지 패턴들(BRP)은 상기 표시 소자들(DIE)에 구비되는 애노드 전극일 수 있다. 본 실시예에서, 상기 브릿지 패턴(BRP)은 도전성을 갖는 투명 재료로 형성될 수 있다. 이러한 도전성을 갖는 투명 재료로서 투명 전도성 산화물(TCO: Transparent Conductive Oxide)을 사용할 수 있다. 상기 투명 전도성 산화물(TCO)로는 산화인듐-산화주석(ITO:Indium Tin Oxide), 산화인듐-산화아연(IZO:Indium Zinc Oxide), ATO(Antimony Tin Oxide), AZO(Antimony Zinc Oxide), 산화아연(ZnO) 등을 사용할 수 있다.
도 4는 도 1에 도시된 표시 장치의 픽셀들 및 구동부의 실시예를 나타낸 블록도이다. 도 4에서 픽셀들은 도 1 내지 도 3의 픽셀 회로 및 표시 소자의 결합을 의미한다.
도 4을 참조하면, 표시 장치는 복수의 픽셀들(PXL), 구동부 및 배선부를 포함할 수 있다.
상기 픽셀들(PXL)은 매트릭스 타입으로 배치될 수 있다.
상기 구동부는 스캔 구동부(SDV), 발광 구동부(EDV), 데이터 구동부(DDV) 및 타이밍 제어부(TC)를 포함할 수 있다. 도 4에서, 상기 스캔 구동부(SDV), 상기 발광 구동부(EDV), 상기 데이터 구동부(DDV) 및 상기 타이밍 제어부(TC)의 위치는 설명의 편의를 위해 설정된 것으로서, 실제 표시 장치를 구현할 때는 표시 장치 내에서의 다른 위치에 배치될 수 있다. 예를 들어, 상기 스캔 구동부(SDV), 상기 발광 구동부(EDV), 상기 데이터 구동부(DDV) 및 상기 타이밍 제어부(TC)는 상기 픽셀들(PXL)이 배치된 영역의 하부에 배치될 수도 있다.
상기 배선부는 상기 구동부에서 각 픽셀(PXL)로 신호를 제공하며, 스캔 라인들(S1 내지 Sn), 데이터 라인들(D1 내지 Dm), 발광 제어 라인들(E1 내지 En), 전원 라인(PL) 및 초기화 전원 라인(미도시)을 포함할 수 있다.
상기 픽셀들(PXL)은 픽셀 영역(PXA)에 배치될 수 있다. 상기 픽셀들(PXL)은 상기 스캔 라인들(S1 내지 Sn), 상기 발광 제어 라인들(E1 내지 En) 및 상기 데이터 라인들(D1 내지 Dm)에 연결될 수 있다. 상기 픽셀들(PXL)은 상기 스캔 라인들(S1 내지 Sn)로부터 스캔 신호가 공급될 때 상기 데이터 라인들(D1 내지 Dm)로부터 데이터 신호를 공급받을 수 있다. 상기 데이터 신호를 공급받은 픽셀들(PXL)은 제1 전원(ELVDD)으로부터 표시 소자(미도시)를 경유하여 제2 전원(ELVSS)으로 흐르는 전류량을 제어할 수 있다.
상기 스캔 구동부(SDV)는 상기 타이밍 제어부(TC)로부터의 제1 게이트 제어 신호(GCS1)에 대응하여 상기 스캔 라인들(S1 내지 Sn)로 상기 스캔 신호를 공급할 수 있다. 일례로, 상기 스캔 구동부(SDV)는 상기 스캔 라인들(S1 내지 Sn)로 상기 스캔 신호를 순차적으로 공급할 수 있다. 상기 스캔 라인들(S1 내지 Sn)로 상기 스캔 신호가 순차적으로 공급되면 상기 픽셀들(PXL)이 수평 라인 단위로 순차적으로 선택될 수 있다.
상기 발광 구동부(EDV)는 상기 타이밍 제어부(TC)로부터의 제2 게이트 제어 신호(GCS2)에 대응하여 발광 제어 라인들(E1 내지 En)로 발광 제어 신호를 공급할 수 있다. 일례로, 상기 발광 구동부(EDV)는 발광 제어 라인들(E1 내지 En)로 상기 발광 제어 신호를 순차적으로 공급할 수 있다. 여기서, 상기 발광 제어 신호는 상기 스캔 신호보다 넓은 폭으로 설정될 수 있다. 일례로, i번째 발광 제어 라인(Ei)(i는 자연수)으로 공급되는 발광 제어 신호는 i-1번째 스캔 라인(Si-1)으로 공급되는 스캔 신호 및 i번째 스캔 라인(Si)으로 공급되는 스캔 신호와 적어도 일부 기간 중첩되도록 공급될 수 있다.
추가적으로, 상기 발광 제어 신호는 상기 픽셀들(PXL)에 포함되는 박막 트랜지스터가 턴-오프될 수 있도록 하는 게이트 오프 전압(예를 들면, 하이 전압)으로 설정될 수 있다. 또한, 상기 스캔 신호는 상기 픽셀들(PXL)에 포함되는 상기 박막 트랜지스터가 턴-온될 수 있도록 하는 게이트 온 전압(예를 들면, 로우 전압)으로 설정될 수 있다.
상기 데이터 구동부(DDV)는 데이터 제어 신호(DCS)에 대응하여 상기 데이터 라인들(D1 내지 Dm)로 상기 데이터 신호를 공급할 수 있다. 상기 데이터 라인들(D1 내지 Dm)로 공급된 상기 데이터 신호는 상기 스캔 신호에 의하여 선택된 픽셀들(PXL)로 공급될 수 있다.
상기 타이밍 제어부(TC)는 외부 장치로부터 공급되는 타이밍 신호들에 기초하여 생성된 제1 및 제2 게이트 제어 신호들(GCS1, GCS2)을 상기 스캔 구동부들(SDV) 및 상기 발광 구동부들(EDV) 각각으로 공급하고, 데이터 제어 신호(DCS)를 상기 데이터 구동부(DDV)로 공급할 수 있다. 상기 제1 및 제2 게이트 제어 신호들(GCS1, GCS2) 각각에는 스타트 펄스 및 클럭 신호들이 포함될 수 있다. 상기 스타트 펄스는 첫 번째 스캔 신호 또는 첫 번째 발광 제어 신호의 타이밍을 제어할 수 있다. 상기 클럭 신호들은 상기 스타트 펄스를 쉬프트시키기 위하여 사용될 수 있다. 상기 데이터 제어 신호(DCS)에는 소스 스타트 펄스 및 클럭 신호들이 포함될 수 있다. 상기 소스 스타트 펄스는 데이터의 샘플링 시작 시점을 제어할 수 있다. 상기 클럭 신호들은 샘플링 동작을 제어하기 위하여 사용될 수 있다.
도 5는 도 1 내지 도 4에 도시된 픽셀(PXL)의 일례를 설명하기 위한 등가 회로도이다.
도 5를 참조하면, 본 발명의 실시예에 의한 픽셀(PXL)은 도 1 내지 도 4에 도시된 제1 픽셀 회로(PXC1) 및 표시 소자(DIE)를 포함하거나 제2 픽셀 회로(PXC2) 및 표시 소자(DIE)를 포함할 수 있다. 본 실시예에서, 표시 소자(DIE)는 제1 픽셀 회로(PXC) 또는 제2 픽셀 회로(PXC2)로부터 제공되는 구동 전류에 기초하여 광을 방출할 수 있다. 표시 소자(DIE)는 유기발광 다이오드(OLED) 또는 나노 다이오드를 포함할 수 있다.
상기 픽셀(PXL)은 구동 트랜지스터(T1), 스위칭 트랜지스터(T2), 보상 트랜지스터(T3), 제1 초기화 트랜지스터(T4), 제1 발광 제어 트랜지스터(T5), 제2 발광 제어 트랜지스터(T6), 제2 초기화 트랜지스터(T7), 스토리지(storage) 커패시터(C1), 및 부스트(boost) 커패시터(C2)를 포함할 수 있다. 그러나 본 발명은 이에 한정되지 아니하고, 다른 실시예에 있어서, 상기 픽셀(PXL)은 2 개 내지 6 개 또는 8 개 이상의 트랜지스터들 및/또는 1 개 또는 3 개 이상의 커패시터들을 포함할 수도 있다.
상기 구동 트랜지스터(T1)는 제1 노드(N1)와 제2 노드(N2) 사이에 연결될 수 있다. 상기 구동 트랜지스터(T1)의 게이트 전극은 제3 노드(N3)에 연결될 수 있다. 상기 구동 트랜지스터(T1)는 상기 제1 노드(N1)와 상기 제3 노드(N3) 사이의 전압에 기초하여 상기 구동 전류를 생성할 수 있다.
상기 스위칭 트랜지스터(T2)는 데이터 라인(DL)과 상기 제1 노드(N1) 사이에 연결될 수 있다. 상기 스위칭 트랜지스터(T2)의 게이트 전극은 스캔선(121)으로부터 제1 게이트 신호(GS1)를 수신할 수 있다. 상기 스위칭 트랜지스터(T2)는 상기 데이터 라인(DL)으로부터 데이터 전압(DV)을 수신하고, 상기 제1 게이트 신호(GS1)에 기초하여 데이터 전압(DV)을 상기 제1 노드(N1)에 전송할 수 있다.
상기 보상 트랜지스터(T3)는 상기 제2 노드(N2)와 상기 제3 노드(N3) 사이에 연결될 수 있다. 상기 보상 트랜지스터(T3)의 게이트 전극은 제2 게이트 신호(GS2)를 수신할 수 있다. 상기 보상 트랜지스터(T3)는 제2 게이트 신호(GS2)에 기초하여 상기 제2 노드(N2)와 상기 제3 노드(N3)를 연결함으로써 상기 구동 트랜지스터(T1)의 문턱 전압을 보상할 수 있다.
상기 제1 초기화 트랜지스터(T4)는 제1 초기화 전압 라인(INT1)과 상기 제3 노드(N3) 사이에 연결될 수 있다. 상기 제1 초기화 트랜지스터(T4)의 게이트 전극은 상기 제3 게이트 신호(GS3)를 수신할 수 있다. 일 실시예에 있어서, 픽셀(PX)가 N 번째 픽셀 행에 포함되는 경우에 상기 제3 게이트 신호(GS3)는 N-1 번째 픽셀 행에 인가되는 제1 게이트 신호일 수 있다. 상기 제1 초기화 트랜지스터(T4)는 상기 제1 초기화 전압 라인(INT1)으로부터 제1 초기화 전압(VINT1)을 수신하고, 상기 제3 게이트 신호(GS3)에 기초하여 제1 초기화 전압(VINT1)을 상기 제3 노드(N3)에 전송함으로써 상기 구동 트랜지스터(T1)의 게이트 전극을 초기화할 수 있다.
상기 제1 발광 제어 트랜지스터(T5)는 전원 전압 라인(172)과 상기 제1 노드(N1) 사이에 연결될 수 있다. 상기 제1 발광 제어 트랜지스터(T5)의 게이트 전극은 발광 제어 신호(EM)를 수신할 수 있다. 상기 전원 전압 라인(172)은 제1 전원으로부터 제1 전원 전압(ELVDD)을 전송할 수 있다.
상기 제2 발광 제어 트랜지스터(T6)는 상기 제2 노드(N2)와 제4 노드(N4) 사이에 연결될 수 있다. 상기 제2 발광 제어 트랜지스터(T6)의 게이트 전극은 발광 제어 신호(EM)를 수신할 수 있다. 상기 제1 발광 제어 트랜지스터(T5) 및 상기 제2 발광 제어 트랜지스터(T6)는 상기 발광 제어 신호(EM)에 기초하여 상기 구동 트랜지스터(T1)에서 생성된 상기 구동 전류를 상기 표시 소자(DIE)에 전송할 수 있다.
상기 제2 초기화 트랜지스터(T7)는 제2 초기화 전압 라인(INT2)과 상기 제4 노드(N4) 사이에 연결될 수 있다. 상기 제2 초기화 트랜지스터(T7)의 게이트 전극은 제4 게이트 신호(GS4)를 수신할 수 있다. 일 실시예에 있어서, 픽셀(PX)가 N 번째 픽셀 행에 포함되는 경우에 상기 제4 게이트 신호(GS4)는 N+1 번째 픽셀 행에 인가되는 제1 게이트 신호일 수 있다. 상기 제2 초기화 트랜지스터(T7)는 상기 제2 초기화 전압 라인(INT2)으로부터 상기 제2 초기화 전압(VINT2)을 수신하고, 상기 제4 게이트 신호(GS4)에 기초하여 상기 제2 초기화 전압(VINT2)을 상기 제4 노드(N4)에 전송함으로써 상기 표시 소자(DIE)를 초기화할 수 있다.
일 실시예에 있어서, 상기 구동 트랜지스터(T1), 상기 스위칭 트랜지스터(T2), 상기 제1 발광 제어 트랜지스터(T5), 상기 제2 발광 제어 트랜지스터(T6), 및 상기 제2 초기화 트랜지스터(T7) 각각은 단일 게이트 구조의 트랜지스터이고, 상기 보상 트랜지스터(T3) 및 상기 제1 초기화 트랜지스터(T4) 각각은 이중 게이트 구조의 트랜지스터일 수 있다. 이 경우, 상기 보상 트랜지스터(T3) 및 상기 제1 초기화 트랜지스터(T4) 각각의 게이트 전극은 하부 게이트 전극 및 상부 게이트 전극을 포함하고, 상기 하부 게이트 전극 및 상기 상부 게이트 전극은 전기적으로 연결될 수 있다.
일 실시예에 있어서, 상기 구동 트랜지스터(T1), 상기 스위칭 트랜지스터(T2), 상기 제1 발광 제어 트랜지스터(T5), 상기 제2 발광 제어 트랜지스터(T6), 및 상기 제2 초기화 트랜지스터(T7) 각각은 다결정 실리콘 패턴을 포함하고, 상기 보상 트랜지스터(T3) 및 상기 제1 초기화 트랜지스터(T4) 각각은 산화물 반도체 패턴을 포함할 수 있다. 일 실시예에 있어서, 상기 구동 트랜지스터(T1), 상기 스위칭 트랜지스터(T2), 상기 제1 발광 제어 트랜지스터(T5), 상기 제2 발광 제어 트랜지스터(T6), 및 상기 제2 초기화 트랜지스터(T7) 각각은 PMOS이고, 상기 보상 트랜지스터(T3) 및 상기 제1 초기화 트랜지스터(T4) 각각은 NMOS일 수 있다.
상기 스토리지 커패시터(C1)는 전원 전압 라인(172)과 상기 제3 노드(N3) 사이에 연결될 수 있다. 상기 스토리지 커패시터(C1)는 상기 스위칭 트랜지스터(T2)가 턴오프된 경우에도 상기 제1 노드(N1)와 상기 제3 노드(N3) 사이의 전압을 유지하여 상기 표시 소자(DIE)가 광을 방출할 수 있다.
상기 부스트 커패시터(C2)는 스캔선(121)과 상기 제3 노드(N3) 사이에 연결될 수 있다. 상기 부스트 커패시터(C2)는 상기 구동 트랜지스터(T1)의 게이트 전극의 전압 레벨을 부스팅할 수 있다.
상기 표시 소자(DIE)의 애노드 전극은 상기 제2 발광 제어 트랜지스터(T6)를 경유하여 상기 구동 트랜지스터(T1)에 접속되고, 캐소드 전극은 제2 전원(ELVSS)에 접속될 수 있다. 상기 표시 소자(DIE)는 상기 구동 트랜지스터(T1)로부터 공급되는 전류량에 대응하여 소정 휘도의 빛을 생성할 수 있다. 상기 표시 소자(DIE)로 전류가 흐를 수 있도록 제1 전원(ELVDD)은 제2 전원(ELVSS)보다 높은 전압으로 설정될 수 있다.
도 6은 본 발명의 제1 실시예에 따른 표시 장치를 개략적으로 설명하기 위한 도면이다. 특히, 제2 픽셀 회로 영역(PCR2)에 대응하여 제2 표시 소자 영역(DDR2) 및 제3 표시 소자 영역(DDR3) 각각에 표시 소자들이 분산된 예가 도시된다. 설명의 편의를 위해, 표시 장치에 구비되는 회로층(PCL)과 상기 회로층(PCL) 위에 배치된 표시층(DDL) 만을 도시하였다.
도 1 및 도 6을 참조하면, 하부에 배치되는 회로층(PCL)은 픽셀 회로부(PCA) 및 구동 회로부(DCA)를 포함할 수 있다. 상기 픽셀 회로부(PCA)는 복수의 픽셀 회로 영역(PCR)을 포함할 수 있다.
상기 픽셀 회로 영역(PCR)은 제1 픽셀 회로 영역(PCR1) 및 구동 회로부(DCA)에 인접하여 배치되는 제2 픽셀 회로 영역(PCR2)을 포함할 수 있다. 제1 픽셀 회로 영역(PCR1)에는 제1 면적을 갖는 단위 픽셀 영역들이 형성되고, 제2 픽셀 회로 영역(PCR2)에는 상기 제1 면적보다 작은 제2 면적을 갖는 단위 픽셀 영역들이 형성된다.
상기 단위 픽셀 영역들 각각에는 복수의 서브-픽셀 영역들이 형성된다. 예를 들어, 서브-픽셀 영역에는 레드 광을 출사하는 레드 서브-픽셀의 픽셀 회로, 그린 광을 출사하는 그린 서브-픽셀의 픽셀 회로, 및 블루 광을 출사하는 블루 서브-픽셀의 픽셀 회로가 형성된다.
본 실시예에서, 상기 제2 면적은 상기 제1 면적의 1/2에 해당한다. 따라서, 상기 제2 픽셀 회로 영역(PCR2)에 형성된 픽셀 회로의 밀도는 상기 제1 픽셀 회로 영역(PCR1)에 형성된 픽셀 회로의 밀도 보다 2배 크다.
한편, 상부에 배치되는 표시층(DDL)은 상기 제1 픽셀 회로 영역(PCR1) 상에 배치되는 제1 표시 소자 영역(DDR1), 상기 제2 픽셀 회로 영역(PCR2) 상에 배치되는 제2 표시 소자 영역(DDR2), 및 구동 회로부(DCA) 상에 배치되는 제3 표시 소자 영역(DDR3)을 포함한다. 상기 제2 표시 소자 영역들(DDR2)에 대응하는 전체 면적 및 상기 제3 표시 소자 영역들(DDR3)에 대응하는 전체 면적과 동일할 수도 있다.
단위 면적당 제2 표시 소자 영역(DDR2)의 픽셀 밀도 및 제3 표시 소자 영역(DDR3)의 픽셀 밀도는 서로 동일하며, 제1 표시 소자 영역(DDR1)의 픽셀 밀도는 제2 표시 소자 영역(DDR2)의 픽셀 밀도보다 높을 수 있다.
실질적으로, 제1, 제2 및 제3 표시 소자 영역들(DDR1, DDR2, DDR3)의 서브 픽셀 사이즈는 동일하나, 제1 표시 소자 영역(DDR1)의 픽셀 밀도가 제2 및 제3 표시 소자 영역들(DDR2, DDR3) 각각의 픽셀 밀도보다 2배 높으므로, 제2 및 제3 표시 소자 영역들(DDR2, DDR3)의 픽셀 회로에서 공급하는 전류는 제1 표시 소자 영역(DDR1)의 픽셀 회로에서 공급하는 전류보다 높아야 한다. 이에 따라, 제2 및 제3 표시 소자 영역들(DDR2, DDR3)의 픽셀 회로의 커패시터의 사이즈와 제1 박막 트랜지스터(T1)의 채널 폭(W)이 증가해야 한다.
구체적으로, 제3 표시 소자 영역(DDR3)에 형성된 표시 소자는 제2 픽셀 회로 영역(PCR2)에 형성된 픽셀 회로에 의해 구동된다. 상기 픽셀 회로들 각각은 복수의 박막 트랜지스터들 및 스토리지 커패시터를 포함한다. 상기 박막 트랜지스터들 중 구동 트랜지스터(또는 제1 박막 트랜지스터)(도 5의 T1)는 제1 전원(ELVDD)으로부터 표시 소자(DIE)를 경유하여 제2 전원(ELVSS)으로 흐르는 전류량을 제어한다.
따라서, 제2 픽셀 회로 영역(PCR2)에 형성된 구동 트랜지스터의 채널폭을 제1 픽셀 회로 영역(PCR1)에 형성된 구동 트랜지스터의 채널폭 보다 크게 설정한다. 예를 들어, 제1 픽셀 회로 영역(PCR1)에 형성된 구동 트랜지스터(T1)의 W/L(채널폭/채널길이)이 3/16이라면, 제2 픽셀 회로 영역(PCR2)에 형성된 구동 트랜지스터(T1)의 W/L은 6/16로 설정한다.
이상에서 설명한 바와 같이, 제1 표시 소자 영역(DDR1)의 주변에 대응하는 제2 표시 소자 영역(DDR2)에 배치된 표시 소자들의 절반이 제3 표시 소자 영역(DDR3)으로 이동 배치되면, 제2 표시 소자 영역(DDR2) 및 제3 표시 소자 영역(DDR3) 각각의 픽셀 밀도가 낮아져 휘도 역시 낮아진다.
따라서, 낮아진 휘도를 보상하기 위해, 제2 표시 소자 영역(DDR2) 및 제3 표시 소자 영역(DDR3) 각각에 형성된 표시 소자들을 구동하는 픽셀 회로들 각각에서 구동 트랜지스터의 채널폭을 확장한다.
상기 구동 트랜지스터의 채널폭이 확장됨에 따라, 표시 소자(DIE)를 경유하는 전류가 증가되어 제2 표시 소자 영역(DDR2) 및 제3 표시 소자 영역(DDR3) 각각에서 휘도를 상승시킬 수 있다.
도 7은 본 발명에 따른 제1 픽셀 회로들(PXC1)과 제2 픽셀 회로들(PXC2)을 설명하기 위한 평면도이다.
도 7을 참조하면, 제1 픽셀 회로들(PXC1)이 형성된 제1 픽셀 회로 영역(PCR1)은 우측 영역에 도시되고, 제2 픽셀 회로들(PXC2)이 형성된 제2 픽셀 회로 영역(PCR2)은 좌측 영역에 도시된다.
상기 제1 픽셀 회로 영역(PCR1)에 형성된 상기 제1 픽셀 회로들(PXC1)은 기수 로우 및 기수 컬럼의 영역에 배치된 제1 서브-픽셀(SPX1), 기수 로우 및 우수 컬럼의 영역에 배치된 제2 서브-픽셀(SPX2), 우수 로우 및 기수 컬럼의 영역에 배치된 제3 서브-픽셀(SPX3), 및 우수 로우 및 우수 컬럼의 영역에 배치된 제4 서브-픽셀(SPX4)을 포함한다. 즉, 상기 제1 픽셀 회로 영역(PCR1)에서, 상기 제1 서브-픽셀(SPX1)은 4사분면 영역에 형성되고, 상기 제2 서브-픽셀(SPX2)은 1사분면 영역에 형성된다. 또한, 상기 제1 픽셀 회로 영역(PCR1)에서, 상기 제3 서브-픽셀(SPX3)은 3사분면 영역에 형성되고, 상기 제4 서브-픽셀(SPX4)은 2사분면 영역에 형성된다.
상기 제1 내지 제4 서브-픽셀(SPX1, SPX2, SPX3, SPX4)들 각각은 구동 트랜지스터(T1), 스위칭 트랜지스터(T2), 보상 트랜지스터(T3), 제1 초기화 트랜지스터(T4), 제1 발광 제어 트랜지스터(T5), 제2 발광 제어 트랜지스터(T6), 제2 초기화 트랜지스터(T7), 및 스토리지 커패시터(CST)를 포함할 수 있다. 상기 제1 내지 제4 서브-픽셀(SPX1, SPX2, SPX3, SPX4)들 각각에 형성되는 상기 구동 트랜지스터(T1), 상기 스위칭 트랜지스터(T2), 상기 보상 트랜지스터(T3), 상기 제1 초기화 트랜지스터(T4), 상기 제1 발광 제어 트랜지스터(T5), 상기 제2 발광 제어 트랜지스터(T6), 상기 제2 초기화 트랜지스터(T7), 및 상기 스토리지 커패시터(CST)에 대한 설명은 후술되는 도 8 내지 도 19에서 상세히 설명한다.
상기 제2 픽셀 회로 영역(PCR2)에 형성된 상기 제2 픽셀 회로들(PXC2)은 기수 로우 및 기수 컬럼의 영역에 배치된 제5 서브-픽셀(SPX5), 및 우수 로우 및 우수 컬럼의 영역에 배치된 제6 서브-픽셀(SPX6)을 포함한다. 다만, 상기 제2 픽셀 회로 영역(PCR2)에서, 상기 제5 서브-픽셀(SPX5)은 기수 로우 및 우수 컬럼의 영역까지 부분적으로 확장되어 형성되고, 상기 제6 서브-픽셀(SPX6)은 우수 로우 및 기수 컬럼의 영역까지 부분적으로 확장되어 형성된다. 즉, 상기 제2 픽셀 회로 영역(PCR2)에서, 4사분면 영역에는 상기 제5 서브-픽셀(SPX5)의 일부 구성요소가 부분적으로 확장되어 형성되고, 2사분면 영역에는 상기 제6 서브-픽셀(SPX6)의 일부 구성요소가 부분적으로 확장되어 형성된다.
상기 제5 및 제6 서브-픽셀들(SPX5, SPX6) 각각은 구동 트랜지스터(T1), 스위칭 트랜지스터(T2), 보상 트랜지스터(T3), 제1 초기화 트랜지스터(T4), 제1 발광 제어 트랜지스터(T5), 제2 발광 제어 트랜지스터(T6), 제2 초기화 트랜지스터(T7), 및 스토리지 커패시터(CST)를 포함할 수 있다. 상기 제5 및 제6 서브-픽셀들(SPX5, SPX6) 각각에 형성되는 상기 구동 트랜지스터(T1), 상기 스위칭 트랜지스터(T2), 상기 보상 트랜지스터(T3), 상기 제1 초기화 트랜지스터(T4), 상기 제1 발광 제어 트랜지스터(T5), 상기 제2 발광 제어 트랜지스터(T6), 상기 제2 초기화 트랜지스터(T7), 및 상기 스토리지 커패시터(CST)에 대한 설명은 후술되는 도 8 내지 도 19에서 상세히 설명한다.
본 실시예에서, 상기 제5 및 제6 서브-픽셀들(SPX5, SPX6) 각각에 대응하는 구동 트랜지스터(T1)의 채널폭은 상기 제1 서브-픽셀(SPX1)에 대응하는 구동 트랜지스터(T1)의 채널폭보다 크도록 형성된다. 예를 들어, 상기 제5 서브-픽셀(SPX5)에 대응하는 구동 트랜지스터(T1)의 채널폭은 상기 제1 서브-픽셀(SPX1)에 대응하는 구동 트랜지스터(T1)의 채널폭에 비해 2배일 수 있다.
또한 상기 제5 및 제6 서브-픽셀들(SPX5, SPX6) 각각에 대응하는 스토리지 커패시터(CST)의 크기는 상기 제1 서브-픽셀(SPX1)에 대응하는 스토리지 커패시터(CST)의 크기 보다 크도록 형성된다. 예를 들어, 상기 제5 서브-픽셀(SPX5)에 대응하는 스토리지 커패시터(CST)의 크기는 상기 제1 서브-픽셀(SPX1)에 대응하는 스토리지 커패시터(CST)의 크기에 비해 2배일 수 있다.
본 실시예에서, 상기 제5 서브-픽셀(SPX5)에 대응하는 구동 트랜지스터(T1)의 채널폭을 확장하기 위해 액티브층은 1사분면 영역으로 확장될 수 있다. 또한 상기 제5 서브-픽셀(SPX5)에 대응하는 스토리지 커패시터(CST)는 1사분면 영역으로 확장될 수 있다.
본 실시예에서, 상기 제6 서브-픽셀(SPX6)에 대응하는 구동 트랜지스터(T1)의 채널폭을 확장하기 위해 액티브층은 3사분면 영역으로 확장될 수 있다. 또한 상기 제6 서브-픽셀(SPX6)에 대응하는 스토리지 커패시터(CST)는 3사분면 영역으로 확장될 수 있다.
도 8 내지 도 19는 도 7에 도시된 제1 픽셀 회로들(PXC1)과 제2 픽셀 회로들(PXC2)의 제조 방법을 설명하기 위한 평면도들이다.
도 7 및 도 8을 참조하면, 기판 위에 제1 액티브층(111)을 형성한다. 상기 기판은 유리, 석영, 플라스틱 등을 포함하는 절연성 기판일 수 있다. 일 실시예에서, 상기 기판은 제1 가요성층, 상기 제1 가요성층 상에 배치되는 제1 배리어층, 상기 제1 배리어층 상에 배치되는 제2 가요성층, 및 상기 제2 가요성층 상에 배치되는 제2 배리어층을 포함할 수 있다. 상기 제1 가요성층 및 상기 제2 가요성층은 폴리이미드(PI) 등과 같은 유기 절연 물질을 포함하고, 상기 제1 배리어층 및 상기 제2 배리어층은 실리콘 산화물, 실리콘 질화물, 비정질 실리콘 등과 같은 무기 절연 물질을 포함할 수 있다.
상기 제1 액티브층(111)은 다결정 실리콘 패턴을 포함할 수 있다. 상기 다결정 실리콘 패턴은 다결정 실리콘으로 형성될 수 있다.
상기 제1 액티브층(111)은, 상기 제1 서브-픽셀(SPX1), 상기 제2 서브-픽셀(SPX2), 상기 제3 서브-픽셀(SPX3), 및 상기 제4 서브-픽셀(SPX4)을 구성하기 위해, 상기 제1 픽셀 회로 영역(PCR1)에서 패터닝된다. 또한 상기 제1 액티브층(111)은, 상기 제5 서브-픽셀(SPX5) 및 상기 제6 서브-픽셀(SPX6)을 구성하기 위해, 상기 제2 픽셀 회로 영역(PCR2)에서 패터닝된다. 본 실시예에서, 상기 제1 액티브층(111)은 패터닝되어 상기 구동 트랜지스터(T1), 상기 스위칭 트랜지스터(T2), 상기 제1 발광 제어 트랜지스터(T5), 상기 제2 발광 제어 트랜지스터(T6), 및 상기 제2 초기화 트랜지스터(T7) 각각의 채널부를 형성한다.
한편, 상기 기판과 상기 제1 액티브층(111) 사이에는 버퍼층이 배치될 수 있다. 상기 버퍼층은 상기 기판을 통해 산소, 수분 등과 같은 불순물들이 상기 기판의 상부로 확산되는 것을 차단할 수 있다. 또한, 상기 버퍼층은 상기 기판의 상부에 평탄한 상면을 제공할 수 있다. 상기 버퍼층은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물 등과 같은 무기 절연 물질을 포함할 수 있다. 상기 버퍼층은 생략될 수도 있다.
도 7 내지 도 10을 참조하면, 상기 제1 액티브층(111)이 형성된 결과물 상에 제1 도전층을 형성한다. 상기 제1 도전층은 몰리브데넘(Mo), 구리(Cu) 등과 같은 도전 물질을 포함할 수 있다.
이어, 상기 제1 도전층은 상기 제1 및 제2 픽셀 회로 영역들(PCR1, PCR2)에서 패터닝되어 복수의 스캔 라인들(121), 복수의 발광 제어 라인들(122), 및 복수의 제1 도전 패턴들(123)을 형성한다. 상기 스캔 라인(121)은 제1 방향(D1)으로 연장될 수 있다. 상기 발광 제어 라인(122)은 상기 스캔 라인(121)으로부터 이격되고, 제1 방향(D1)으로 연장될 수 있다. 상기 제1 도전 패턴(123)은 섬형상(island shape)을 갖고 상기 스캔 라인(121)과 상기 발광 제어 라인(123) 사이에 위치할 수 있다.
상기 제1 및 제2 픽셀 회로 영역들(PCR1, PCR2)에서, 상기 스캔 라인(121) 및 상기 발광 제어 라인(122) 각각은 동일한 개수와 동일한 형상으로 형성된다. 한편, 상기 제1 픽셀 회로 영역(PCR1)에서, 상기 제1 도전 패턴(123)은 모든 영역에 형성된다. 하지만, 상기 제2 픽셀 회로 영역(PCR2)에서, 상기 제2 도전 패턴(123)은 기수 로우 및 기수 컬럼 영역과 우수 로우 및 우수 컬럼 영역에만 형성된다.
다결정 실리콘 패턴에 중첩하는 스캔 라인(121)의 제1 부분은 상기 스위칭 트랜지스터(T2)의 게이트 전극(G2)을 형성하고, 다결정 실리콘 패턴에 중첩하는 스캔 라인(121)의 제2 부분은 상기 제2 초기화 트랜지스터(T7)의 게이트 전극(G7)을 형성할 수 있다. 한편, 상기 스위칭 트랜지스터(T2)의 게이트 전극(G2)에 중첩하는 다결정 실리콘 패턴의 제1 부분은 상기 스위칭 트랜지스터(T2)의 채널부이고, 상기 제2 초기화 트랜지스터(T7)의 게이트 전극(G7)에 중첩하는 다결정 실리콘 패턴의 제2 부분은 상기 제2 초기화 트랜지스터(T7)의 채널부일 수 있다. 이에 따라, 다결정 실리콘 패턴과 게이트 전극(G2)은 상기 스위칭 트랜지스터(T2)를 형성하고, 다결정 실리콘 패턴과 게이트 전극(G7)은 상기 제2 초기화 트랜지스터(T7)를 형성할 수 있다.
다결정 실리콘 패턴에 중첩하는 발광 제어 라인(122)의 제1 부분은 상기 제1 발광 제어 트랜지스터(T5)의 게이트 전극(G5)을 형성하고, 다결정 실리콘 패턴에 중첩하는 발광 제어 라인(122)의 제2 부분은 상기 제2 발광 제어 트랜지스터(T6)의 게이트 전극(G6)을 형성할 수 있다. 한편, 상기 제1 발광 제어 트랜지스터(T5)의 게이트 전극(G5)에 중첩하는 다결정 실리콘 패턴의 제3 부분은 상기 제1 발광 제어 트랜지스터(T5)의 채널부이고, 상기 제2 발광 제어 트랜지스터(T6)의 게이트 전극(G6)에 중첩하는 다결정 실리콘 패턴의 제4 부분은 상기 제2 발광 제어 트랜지스터(T6)의 채널부일 수 있다. 이에 따라, 다결정 실리콘 패턴과 게이트 전극(G5)은 상기 제1 발광 제어 트랜지스터(T5)를 형성하고, 다결정 실리콘 패턴과 게이트 전극(G6)은 상기 제2 발광 제어 트랜지스터(T6)를 형성할 수 있다.
다결정 실리콘 패턴에 중첩하는 제1 도전 패턴(123)의 부분은 상기 구동 트랜지스터(T1)의 게이트 전극(G1)을 형성할 수 있다. 한편, 상기 구동 트랜지스터(T1)의 게이트 전극(G1)에 중첩하는 다결정 실리콘 패턴의 제5 부분은 상기 구동 트랜지스터(T1)의 채널부일 수 있다. 이에 따라, 다결정 실리콘 패턴과 게이트 전극(G1)은 상기 구동 트랜지스터(T1)를 형성할 수 있다.
본 실시예에서, 상기 제2 픽셀 회로 영역(PCR2)의 상기 제5 서브-픽셀(SPX5)에 대응하는 구동 트랜지스터(T1)의 게이트 전극(G1)은 상기 제1 픽셀 회로 영역(PCR1)의 제1 서브-픽셀(SPX1)에 대응하는 구동 트랜지스터(T1)의 게이트 전극(G1)에 비해 관찰자 관점에서 우측 영역으로 확장된다. 또한 상기 제2 픽셀 회로 영역(PCR2)의 상기 제6 서브-픽셀(SPX6)에 대응하는 구동 트랜지스터(T1)의 게이트 전극(G1)은 상기 제1 픽셀 회로 영역(PCR1)의 상기 제4 서브-픽셀(SPX4)에 대응하는 구동 트랜지스터(T1)의 게이트 전극(G1)에 비해 관찰자 관점에서 좌측 영역으로 확장된다.
한편, 상기 제1 액티브층(111)과 상기 제1 도전층 사이에는 제1 절연층(미도시)을 더 형성할 수 있다. 상기 제1 절연층은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물 등과 같은 무기 절연 물질을 포함할 수 있다.
도 7 내지 도 12를 참조하면, 상기 제1 도전층이 형성된 결과물 상에 제2 도전층을 형성한다. 상기 제2 도전층은 몰리브데넘(Mo), 구리(Cu) 등과 같은 도전 물질을 포함할 수 있다. 상기 제1 도전층과 상기 제2 도전층 사이에는 제2 절연층(미도시)이 배치될 수 있다. 상기 제2 절연층은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물 등과 같은 무기 절연 물질을 포함할 수 있다.
상기 제2 도전층은 패터닝되어 제2 도전 패턴(134), 제1 하부 게이트 라인(131), 제2 하부 게이트 라인(132), 및 제1 초기화 전압 라인(133)을 형성한다. 상기 제2 하부 게이트 라인(132)은 상기 제1 하부 게이트 라인(131)으로부터 이격되고, 제1 방향(D1)으로 연장될 수 있다. 상기 제1 초기화 전압 라인(133)은 상기 제2 하부 게이트 라인(132)으로부터 이격되고, 제1 방향(D1)으로 연장될 수 있다. 상기 제2 도전 패턴(134)은 상기 제1 하부 게이트 라인(131)으로부터 이격되고, 제1 방향(D1)으로 연장될 수 있다. 상기 제2 도전 패턴(134)은 제1 도전 패턴에 중첩하여 스토리지 커패시터(CST)를 형성할 수 있다.
도 7 내지 도 14를 참조하면, 상기 제2 도전층이 형성된 결과물 위에 제2 액티브층(141)을 형성한다. 상기 제2 액티브층(141)은 상기 보상 트랜지스터(T3) 및 상기 제1 초기화 트랜지스터(T4) 각각의 채널부를 형성한다. 본 실시예에서, 상기 제2 액티브층(141)은 상기 제1 픽셀 회로 영역(PCR1)의 모든 서브-픽셀(SPX1, SPX2, SPX3, SPX4) 영역에 섬형상으로 형성된다. 한편, 상기 제2 액티브층(141)은 제2 픽셀 회로 영역(PCR2)의 상기 제5 서브-픽셀(SPX5) 영역(도 7에서 설명된 2사분면 영역) 및 상기 제6 서브-픽셀(SPX6) 영역(도 7에서 설명된 4사분면 영역)에만 섬형상으로 형성된다.
상기 제2 액티브층(141)은 산화물 반도체 패턴 및 금속 패턴을 포함할 수 있다. 상기 산화물 반도체 패턴은 인듐(In), 아연(Zn), 갈륨(Ga), 주석(Sn), 타이타늄(Ti), 알루미늄(Al), 하프늄(Hf), 지르코늄(Zr), 마그네슘(Mg) 등을 포함하는 산화물 반도체로 형성될 수 있다. 예를 들면, 상기 산화물 반도체 패턴은 인듐 갈륨 아연 산화물(IGZO), 인듐 주석 아연 산화물(ITZO), 인듐 아연 산화물(IZO), 아연 마그네슘 산화물, 아연 주석 산화물(ZTO), 아연 지르코늄 산화물, 아연 산화물, 갈륨 산화물, 주석 산화물, 인듐 산화물, 인듐 갈륨 하프늄 산화물, 주석 알루미늄 아연 산화물, 인듐 주석 갈륨 산화물(ITGO) 등을 포함할 수 있다.
상기 산화물 반도체 패턴은 채널부 및 채널부의 측부에 형성되는 저저항부를 포함할 수 있다. 일 실시예에서, 상기 저저항부는 상기 채널부의 제1 측부에 형성되는 제1 저저항부 및 상기 채널부를 사이에 두고 상기 제1 측부로부터 이격되는 채널부의 제2 측부에 형성되는 제2 저저항부를 포함할 수 있다.
일 실시예에서, 상기 저저항부의 산소 함량비는 상기 채널부의 산소 함량비보다 작을 수 있다. 또한, 상기 저저항부는 상기 채널부의 산소 베이컨시(oxygen vacancy)보다 많은 산소 베이컨시를 포함할 수 있다. 상기 산소 베이컨시는 전하가 이동하는 캐리어로 기능할 수 있으므로, 상기 저저항부는 상대적으로 낮은 저항을 가질 수 있다.
금속 패턴은 상기 저저항부의 적어도 일 면에 배치될 수 있다. 일 실시예에서, 상기 금속 패턴은 제1 저저항부의 적어도 일 면에 배치되는 제1 금속 패턴(145) 및 제2 저저항부의 적어도 일 면에 배치되는 제2 금속 패턴(146)을 포함할 수 있다.
일 실시예에서, 상기 금속 패턴은 상기 저저항부의 상면에 배치될 수 있다. 예를 들면, 상기 저저항부는 제3 절연층(미도시)의 상면에 배치되고, 상기 금속 패턴은 상기 저저항부의 상면에 배치될 수 있다. 이 경우, 상기 금속 패턴은 상기 채널부의 상면에는 배치되지 않을 수 있다.
상기 금속 패턴은 상기 저저항부의 상기 적어도 일 면에 접촉할 수 있다. 다시 말해, 상기 금속 패턴은 상기 저저항부의 상기 적어도 일 면의 직상에 배치될 수 있다.
상기 금속 패턴은 상기 산화물 반도체 패턴으로부터 이동한 산소 원자 또는 산소 이온을 포함할 수 있다. 상기 산화물 반도체 패턴으로부터 상기 금속 패턴으로 산소 원자 또는 산소 이온이 이동함에 따라, 상기 저저항부의 산소 베이컨시가 증가하고, 상기 저저항부가 채널부의 산소 베이컨시보다 많은 산소 베이컨시를 포함할 수 있다.
상기 금속 패턴은 텅스텐(W), 타이타늄(Ti), 몰리브데넘(Mo), 알루미늄(Al), 탄탈럼(Ta), 및 이들의 질화물 중 적어도 하나를 포함할 수 있다. 상기 금속 패턴이 상기 물질을 포함함에 따라, 상기 산화물 반도체 패턴으로부터 상기 금속 패턴으로 산소 원자 또는 산소 이온이 이동할 수 있다.
한편, 상기 제2 도전층과 상기 제2 액티브층(141) 사이에는 제3 절연층(미도시)이 배치될 수 있다. 상기 제3 절연층은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물 등과 같은 무기 절연 물질을 포함할 수 있다.
도 7 내지 도 16을 참조하면, 상기 제2 액티브층(141)이 형성된 결과물 위에 제3 도전층이 형성된다. 상기 제3 도전층은 몰리브데넘(Mo), 구리(Cu) 등과 같은 도전 물질을 포함할 수 있다.
상기 제3 도전층은 패터닝되어 제1 상부 게이트 라인(151) 및 제2 상부 게이트 라인(152)을 형성한다. 상기 제1 상부 게이트 라인(151)은 제1 방향(D1)으로 연장될 수 있다. 상기 제2 상부 게이트 라인(152)은 제1 상부 게이트 라인(151)으로부터 이격되고, 제1 방향(D1)으로 연장될 수 있다.
상기 제2 액티브층(141)에 중첩하는 상기 제1 하부 게이트 라인(131)의 부분은 상기 보상 트랜지스터(T3)의 하부 게이트 전극을 형성하고, 상기 제2 액티브층(141)에 중첩하는 상기 제1 상부 게이트 라인(151)의 부분은 상기 보상 트랜지스터(T3)의 상부 게이트 전극을 형성할 수 있다. 한편, 상기 보상 트랜지스터(T3)의 하부 게이트 전극 및 상부 게이트 전극에 중첩하는 상기 제2 액티브층(141)의 제1 부분은 상기 보상 트랜지스터(T3)의 채널부일 수 있다. 이에 따라, 상기 하부 게이트 전극, 상기 산화물 반도체 패턴, 상기 금속 패턴, 및 상기 상부 게이트 전극은 상기 보상 트랜지스터(T3)를 형성할 수 있다. 상기 보상 트랜지스터(T3)는 이중 게이트 구조를 가지는 트랜지스터일 수 있다.
상기 제2 액티브층(141)에 중첩하는 제2 하부 게이트 라인(132)의 부분은 상기 제1 초기화 트랜지스터(T4)의 하부 게이트 전극을 형성하고, 상기 제2 액티브층(141)에 중첩하는 제2 상부 게이트 라인(152)의 부분은 상기 제1 초기화 트랜지스터(T4)의 상부 게이트 전극을 형성할 수 있다. 한편, 상기 제1 초기화 트랜지스터(T4)의 하부 게이트 전극 및 상부 게이트 전극에 중첩하는 제2 액티브층(141)의 제2 부분은 상기 제1 초기화 트랜지스터(T4)의 채널부일 수 있다. 이에 따라, 상기 하부 게이트 전극, 상기 산화물 반도체 패턴, 상기 금속 패턴, 및 상기 상부 게이트 전극은 상기 제1 초기화 트랜지스터(T4)를 형성할 수 있다. 상기 제1 초기화 트랜지스터(T4)는 이중 게이트 구조를 가지는 트랜지스터일 수 있다.
한편, 상기 제2 액티브층(141)과 상기 제3 도전층 사이에는 제4 절연층(미도시)이 배치될 수 있다. 상기 제4 절연층은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물 등과 같은 무기 절연 물질을 포함할 수 있다.
도 7 내지 도 18을 참조하면, 상기 제3 도전층이 형성된 결과물 위에 제4 도전층을 형성한다. 상기 제4 도전층은 알루미늄(Al), 타이타늄(Ti), 구리(Cu) 등과 같은 도전 물질을 포함할 수 있다. 일 실시예에서, 상기 제4 도전층은 적층되는 타이타늄층, 알루미늄층, 및 타이타늄층을 포함하는 다층 구조를 가질 수 있다.
상기 제4 도전층은 패터닝되어 제2 초기화 전압 라인(161), 제1 연결 패턴(162), 제2 연결 패턴(163), 제3 연결 패턴(164), 제1 콘택 패턴(165), 제2 콘택 패턴(166), 및 제3 콘택 패턴(167)이 형성된다.
상기 제2 초기화 전압 라인(161)은 제1 방향(D1)으로 연장될 수 있다. 상기 제2 초기화 전압 라인(161)은 제1 콘택홀(CH1)을 통해 다결정 실리콘 패턴에 연결될 수 있다. 이에 따라, 상기 제2 초기화 전압 상기 라인(161)은 제2 초기화 트랜지스터(T7)에 연결될 수 있다.
상기 제1 연결 패턴(162)은 제2 방향(D2)으로 연장될 수 있고, 상기 제2 초기화 전압 라인(161)으로부터 이격될 수 있다. 상기 제1 연결 패턴(162)은 제2 콘택홀(CH2)을 통해 상기 제1 도전 패턴에 연결되고, 제3 콘택홀(CH3)을 통해 상기 제2 액티브층(141)에 연결될 수 있다. 구체적으로, 상기 제1 연결 패턴(162)은 상기 제1 도전 패턴과 상기 산화물 반도체 패턴의 제1 저저항부를 전기적으로 연결할 수 있다. 이에 따라, 상기 제1 저저항부는 상기 제1 연결 패턴(162)에 의해 상기 제1 도전 패턴에 전기적으로 연결될 수 있다.
상기 제2 연결 패턴(163)은 상기 제1 연결 패턴(162)으로부터 이격될 수 있다. 상기 제2 연결 패턴(163)은 제4 콘택홀(CH4)을 통해 상기 다결정 실리콘 패턴에 연결되고, 제5 콘택홀(CH5)을 통해 상기 제2 액티브층(141)에 연결될 수 있다. 구체적으로, 상기 제2 연결 패턴(163)은 상기 다결정 실리콘 패턴과 상기 산화물 반도체 패턴의 제2 저저항부를 전기적으로 연결할 수 있다. 이에 따라, 상기 제2 저저항부는 상기 제2 연결 패턴(163)에 의해 상기 다결정 실리콘 패턴에 전기적으로 연결될 수 있다.
상기 제3 연결 패턴(164)은 상기 제2 연결 패턴(163)으로부터 이격될 수 있다. 상기 제3 연결 패턴(164)은 제6 콘택홀(CH6)을 통해 상기 제1 초기화 전압 라인(133)에 연결되고, 제7 콘택홀(CH7)을 통해 상기 제2 액티브층(141)에 연결될 수 있다. 이에 따라, 상기 제3 연결 패턴(164)은 상기 제1 초기화 전압 라인(133)과 상기 제2 액티브층(141)을 연결할 수 있다. 상기 제1 초기화 전압 라인(133)은 상기 제3 연결 패턴(164)에 의해 상기 제1 초기화 트랜지스터(T4)에 전기적으로 연결될 수 있다.
상기 제1 콘택 패턴(165)은 상기 제3 연결 패턴(164)으로부터 이격될 수 있다. 상기 제1 콘택 패턴(165)은 제8 콘택홀(CH8)을 통해 상기 다결정 실리콘 패턴에 연결될 수 있다. 이에 따라, 상기 제1 콘택 패턴(165)은 상기 스위칭 트랜지스터(T2)에 전기적으로 연결될 수 있다.
상기 제2 콘택 패턴(166)은 상기 제1 콘택 패턴(165)으로부터 이격될 수 있다. 상기 제2 콘택 패턴(166)은 제9 콘택홀(CH9)을 통해 상기 다결정 실리콘 패턴에 연결되고, 제10 콘택홀(CH10)을 통해 상기 제2 도전 패턴(134)에 연결될 수 있다. 이에 따라, 상기 제2 콘택 패턴(166)은 상기 제1 발광 제어 트랜지스터(T5) 및 상기 스토리지 커패시터(CST)에 전기적으로 연결될 수 있다.
상기 제3 콘택 패턴(167)은 상기 제2 콘택 패턴(166)으로부터 이격될 수 있다. 상기 제3 콘택 패턴(167)은 제11 콘택홀(CH11)을 통해 상기 다결정 실리콘 패턴에 연결될 수 있다. 이에 따라, 상기 제3 콘택 패턴(167)은 상기 제2 발광 제어 트랜지스터(T6)에 전기적으로 연결될 수 있다.
한편, 상기 제3 도전층과 상기 제4 도전층 사이에는 제5 절연층(미도시)이 배치될 수 있다. 상기 제5 절연층은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물 등과 같은 무기 절연 물질 및/또는 폴리이미드(PI) 등과 같은 유기 절연 물질을 포함할 수 있다.
도 7 내지 도 19를 참조하면, 상기 제4 도전층이 형성된 결과물 위에 제5 도전층을 형성한다. 상기 제4 도전층과 상기 제5 도전층 사이에는 제6 절연층(미도시)이 배치될 수 있다. 상기 제6 절연층은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물 등과 같은 무기 절연 물질 및/또는 폴리이미드(PI) 등과 같은 유기 절연 물질을 포함할 수 있다.
상기 제5 도전층은 패터닝되어 데이터 라인(171), 전원 전압 라인(172), 및 제4 콘택 패턴(173)을 형성한다.
상기 데이터 라인(171)은 제2 방향(D2)으로 연장될 수 있다. 상기 데이터 라인(171)은 제12 콘택홀(CH12)을 통해 상기 제1 콘택 패턴(165)에 연결될 수 있다. 이에 따라, 상기 데이터 라인(171)은 상기 제1 콘택 패턴(165)에 의해 상기 스위칭 트랜지스터(T2)에 전기적으로 연결될 수 있다.
상기 전원 전압 라인(172)은 상기 데이터 라인(171)으로부터 이격되고, 제2 방향(D2)으로 연장될 수 있다. 상기 전원 전압 라인(172)은 제13 콘택홀(CH13)을 통해 상기 제2 콘택 패턴(166)에 연결될 수 있다. 이에 따라, 상기 전원 전압 라인(172)은 상기 제2 콘택 패턴(166)에 의해 상기 제1 발광 제어 트랜지스터(T5) 및 상기 스토리지 커패시터(CST)에 전기적으로 연결될 수 있다.
상기 제4 콘택 패턴(173)은 상기 전원 전압 라인(172)으로부터 이격될 수 있다. 상기 제4 콘택 패턴(173)은 제14 콘택홀(CH14)을 통해 상기 제3 콘택 패턴(167)에 전기적으로 연결될 수 있고, 제15 콘택홀(CH15)을 통해 상기 제2 연결 패턴(163)에 전기적으로 연결될 수 있다.
이상에서는 상기 제1 픽셀 회로들(PXC1)과 상기 제2 픽셀 회로들(PXC2)의 제조 방법에 대해서 설명하였다.
별도로 도시하지는 않지만, 상기 제1 픽셀 회로들(PXC1)과 상기 제2 픽셀 회로들(PXC2) 위에 하부 전극, 발광층, 및 상부 전극을 순차적으로 형성하여 표시층(DDL)을 형성한다. 상기 하부 전극은 애노드 전극일 수 있고, 상기 상부 전극은 캐소드 전극일 수 있다.
구체적으로, 상기 하부 전극은 상기 제5 도전층 상에 배치될 수 있다. 상기 하부 전극은 금속, 합금, 투명 도전성 산화물 등과 같은 도전 물질을 포함할 수 있다. 예를 들면, 상기 하부 전극은 은(Ag), 인듐 주석 산화물(ITO) 등을 포함할 수 있다. 일 실시예에서, 상기 하부 전극은 적층되는 인듐 주석 산화물층, 은층, 및 인듐 주석 산화물층을 포함하는 다층 구조를 가질 수 있다.
상기 제5 도전층과 상기 하부 전극 사이에는 제7 절연층(미도시)이 배치될 수 있다. 상기 제7 절연층은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물 등과 같은 무기 절연 물질 및/또는 폴리이미드(PI) 등과 같은 유기 절연 물질을 포함할 수 있다.
상기 하부 전극은 콘택홀을 통해 상기 제4 콘택 패턴(173)에 연결될 수 있다. 이에 따라, 상기 하부 전극은 상기 제3 콘택 패턴(167) 및 상기 제4 콘택 패턴(173)에 의해 상기 제2 발광 제어 트랜지스터(T6)에 전기적으로 연결될 수 있다.
상기 하부 전극 상에는 제8 절연층(미도시)이 배치될 수 있다. 상기 제8 절연층은 하부 전극을 덮으며 상기 제7 절연층 상에 배치될 수 있다. 상기 제8 절연층은 상기 하부 전극의 적어도 일부를 노출하는 픽셀 개구를 가질 수 있다. 일 실시예에서, 상기 픽셀 개구는 상기 하부 전극의 중앙부를 노출하고, 상기 제8 절연층은 상기 하부 전극의 주변부를 덮을 수 있다. 상기 제8 절연층은 폴리이미드(PI) 등과 같은 유기 절연 물질을 포함할 수 있다.
상기 발광층은 상기 하부 전극 상에 배치될 수 있다. 상기 발광층은 상기 픽셀 개구에 의해 노출된 상기 하부 전극 상에 배치될 수 있다. 상기 발광층은 유기 발광 물질 및 양자점 중에서 적어도 하나를 포함할 수 있다.
일 실시예에서, 상기 유기 발광 물질은 저분자 유기 화합물 또는 고분자 유기 화합물을 포함할 수 있다. 예를 들면, 상기 저분자 유기 화합물은 구리 프탈로사이아닌(copper phthalocyanine), 다이페닐벤지딘(N,N'-diphenylbenzidine), 트리 하이드록시퀴놀린 알루미늄(tris-(8-hydroxyquinoline)aluminum) 등을 포함할 수 있고, 상기 고분자 유기 화합물은 폴리에틸렌다이옥시티오펜(poly(3,4-ethylenedioxythiophene), 폴리아닐린(polyaniline), 폴리페닐렌비닐렌(poly-phenylenevinylene), 폴리플루오렌(polyfluorene) 등을 포함할 수 있다.
일 실시예에서, 상기 양자점은 II-VI족 화합물, III-V족 화합물, IV-VI족 화합물, IV족 원소, IV족 화합물, 및 이들의 조합을 포함하는 코어를 포함할 수 있다. 일 실시예에서, 상기 양자점은 코어 및 코어를 둘러싸는 쉘을 포함하는 코어-쉘 구조를 가질 수 있다. 상기 쉘은 상기 코어의 화학적 변성을 방지하여 반도체 특성을 유지하기 위한 보호층의 역할 및 양자점에 전기 영동 특성을 부여하기 위한 충전층(charging layer)의 역할을 수행할 수 있다.
상기 상부 전극은 상기 발광층 상에 배치될 수 있다. 일 실시예에서, 상기 상부 전극은 제8 절연층 상에도 배치될 수 있다. 상기 상부 전극은 금속, 합금, 투명 도전성 산화물 등과 같은 도전 물질을 포함할 수 있다. 예를 들면, 상기 상부 전극은 알루미늄(Al), 백금(Pt), 은(Ag), 마그네슘(Mg), 금(Au), 크롬(Cr), 텅스텐(W), 타이타늄(Ti) 등을 포함할 수 있다. 상기 하부 전극, 상기 발광층, 및 상기 상부 전극은 발광 소자(EL)를 형성할 수 있다.
도 20은 본 발명의 제2 실시예에 따른 표시 장치를 설명하기 위한 도면이다.
도 1 및 도 20을 참조하면, 본 발명의 제2 실시예에 따른 표시 장치는 하부에 배치되는 회로층(PCL), 및 상기 회로층(PCL) 상에 배치되는 표시층(DDL)을 포함할 수 있다.
하부에 배치되는 상기 회로층(PCL)은 픽셀 회로부(PCA) 및 구동 회로부(DCA)를 포함하고, 상기 픽셀 회로부(PCA)는 복수의 픽셀 회로 영역(PCR)을 포함할 수 있다.
상기 픽셀 회로 영역(PCR)은 제1 픽셀 회로 영역(PCR1) 및 상기 구동 회로부(DCA)에 인접하여 배치되는 제2 픽셀 회로 영역(PCR2)을 포함할 수 있다.
한편, 상부에 배치되는 상기 표시층(DDL)은 상기 제1 픽셀 회로 영역(PCR1) 상에 배치되는 제1 표시 소자 영역(DDR1), 상기 제2 픽셀 회로 영역(PCR2) 상에 배치되는 제2 표시 소자 영역(DDR2), 및 상기 구동 회로부(DCA) 상에 배치되는 제3 표시 소자 영역(DDR3)을 포함한다.
도 20에서, 하부에 배치되는 상기 제2 픽셀 회로 영역(PCR2), 상부에 배치되는 상기 제2 표시 소자 영역(DDR2) 및 상기 제3 표시 소자 영역(DDR3) 만을 도시한다.
상기 제2 픽셀 회로 영역(PCR2)에는 4n번째 로우의 홀수번째 영역에 픽셀 회로들이 배치되고, 4n-1번째 로우의 짝수번째 영역에 픽셀 회로들이 배치된다. 4n-2번째 로우의 짝수번째 영역에 픽셀 회로들이 배치되고, 4n-3번째 로우의 홀수번째 영역에 픽셀 회로들이 배치된다. 여기서, 4n-1번째 로우의 짝수번째 영역에 픽셀 회로들과 4n-2번째 로우의 짝수번째 영역에 픽셀 회로들은 그린 컬러를 표시하는 표시 소자를 구동한다.
본 실시예에서, 상기 제2 픽셀 회로 영역(PCR2)에 형성된 픽셀 회로들 각각에서 구동 트랜지스터(T1, 도 5에 도시됨)의 채널폭과 스토리지 커패시터(Cst, 도 5에 도시됨)의 면적을 동시에 확장시킨다. 예를 들어, 제1 픽셀 회로 영역(PCR1)에 형성된 구동 트랜지스터(T1)의 W/L이 3/16이라면, 제2 픽셀 회로 영역(PCR2)에 형성된 구동 트랜지스터(T1)의 W/L은 6/16로 설정한다.
상기 제2 표시 소자 영역(DDR2) 및 상기 제3 표시 소자 영역(DDR3) 각각에 형성된 표시 소자는 가로 방향으로 확장된다. 4n번째 로우에 대응하는 표시 소자들은 4n번째 로우의 홀수번째 영역에 형성된 픽셀 회로들에 의해 구동된다. 4n-1번째 로우에 대응하는 표시 소자들은 4n-1번째 로우의 짝수번째 영역에 형성된 픽셀 회로들에 의해 구동된다. 4n-2번째 로우에 대응하는 표시 소자들은 4n-2번째 로우의 짝수번째 영역에 형성된 픽셀 회로들에 의해 구동된다. 4n-3번째 로우에 대응하는 표시 소자들은 4n-3번째 로우의 홀수번째 영역에 형성된 픽셀 회로들에 의해 구동된다.
본 실시예에서, 상기 제2 픽셀 회로 영역(PCR2)에 형성된 픽셀 회로들은 스캔 라인 전부가 사용되며, 서브-픽셀 확장이 쉽다. 따라서, 제1 픽셀 회로 영역(PCR1)의 경계부에서 스캔 라인을 재배치할 필요가 없다.
이상에서 설명한 바와 같이, 제1 표시 소자 영역(DDR1)의 주변에 대응하는 제2 표시 소자 영역(DDR2)에 배치된 표시 소자들의 절반이 제3 표시 소자 영역(DDR3)으로 이동 배치되고 제2 및 제3 표시 소자 영역들(DDR2, DDR3)에 배치되는 표시 소자들이 가로 방향으로 확장된다.
이에 따라, 제2 표시 소자 영역(DDR2) 및 제3 표시 소자 영역(DDR3) 각각의 픽셀 밀도가 낮아져 휘도 역시 낮아진다. 따라서, 낮아진 휘도를 보상하기 위해, 제2 표시 소자 영역(DDR2) 및 제3 표시 소자 영역(DDR3) 각각에 형성된 표시 소자들을 구동하는 픽셀 회로들 각각에서 구동 트랜지스터의 채널폭과 스토리지 커패시터의 면적을 동시에 확장시킨다.
상기 구동 트랜지스터의 채널폭과 커패시터의 면적이 확장됨에 따라, 표시 소자(DIE)를 경유하는 전류가 증가되어 제2 표시 소자 영역(DDR2) 및 제3 표시 소자 영역(DDR3) 각각에서 휘도를 상승시킬 수 있다.
도 21은 본 발명의 제3 실시예에 따른 표시 장치를 설명하기 위한 도면이다.
도 1 및 도 21을 참조하면, 본 발명의 제2 실시예에 따른 표시 장치는 하부에 배치되는 회로층(PCL), 및 상기 회로층(PCL) 상에 배치되는 표시층(DDL)을 포함할 수 있다.
하부에 배치되는 상기 회로층(PCL)은 픽셀 회로부(PCA) 및 구동 회로부(DCA)를 포함하고, 상기 픽셀 회로부(PCA)는 복수의 픽셀 회로 영역(PCR)을 포함할 수 있다.
상기 픽셀 회로 영역(PCR)은 제1 픽셀 회로 영역(PCR1) 및 상기 구동 회로부(DCA)에 인접하여 배치되는 제2 픽셀 회로 영역(PCR2)을 포함할 수 있다.
한편, 상부에 배치되는 상기 표시층(DDL)은 상기 제1 픽셀 회로 영역(PCR1) 상에 배치되는 제1 표시 소자 영역(DDR1), 상기 제2 픽셀 회로 영역(PCR2) 상에 배치되는 제2 표시 소자 영역(DDR2), 및 상기 구동 회로부(DCA) 상에 배치되는 제3 표시 소자 영역(DDR3)을 포함한다.
도 21에서, 하부에 배치되는 상기 제2 픽셀 회로 영역(PCR2), 상부에 배치되는 상기 제2 표시 소자 영역(DDR2) 및 상기 제3 표시 소자 영역(DDR3) 만을 도시한다.
상기 제2 픽셀 회로 영역(PCR2)에는 4n번째 로우의 홀수번째 영역에 픽셀 회로들이 배치되고, 4n-1번째 로우의 짝수번째 영역에 픽셀 회로들이 배치된다. 4n-2번째 로우의 짝수번째 영역에 픽셀 회로들이 배치되고, 4n-3번째 로우의 홀수번째 영역에 픽셀 회로들이 배치된다. 여기서, 4n-1번째 로우의 짝수번째 영역에 픽셀 회로들과 4n-2번째 로우의 짝수번째 영역에 픽셀 회로들은 그린 컬러를 표시하는 표시 소자를 구동한다.
본 실시예에서, 상기 제2 픽셀 회로 영역(PCR2)에 형성된 픽셀 회로들 각각에서 구동 트랜지스터(T1, 도 5에 도시됨)의 채널폭과 스토리지 커패시터(Cst, 도 5에 도시됨)의 면적을 동시에 확장시킨다. 예를 들어, 제1 픽셀 회로 영역(PCR1)에 형성된 구동 트랜지스터(T1)의 W/L이 3/16이라면, 제2 픽셀 회로 영역(PCR2)에 형성된 구동 트랜지스터(T1)의 W/L은 6/16로 설정한다.
상기 제2 표시 소자 영역(DDR2) 및 상기 제3 표시 소자 영역(DDR3) 각각에 형성된 표시 소자들은 가로 방향으로 확장된다. 4n번째 로우에 대응하는 표시 소자들은 4n-1번째 로우의 짝수번째 영역에 형성된 픽셀 회로들에 의해 구동된다. 4n-1번째 로우에 대응하는 표시 소자들은 4n번째 로우의 홀수번째 영역에 형성된 픽셀 회로들에 의해 구동된다. 4n-2번째 로우에 대응하는 표시 소자들은 4n-2번째 로우의 짝수번째 영역에 형성된 픽셀 회로들에 의해 구동된다. 4n-3번째 로우에 대응하는 표시 소자들은 4n-3번째 로우의 홀수번째 영역에 형성된 픽셀 회로들에 의해 구동된다.
도 20의 표시 장치에서 그린 컬러를 표시하는 4n-2번째 로우의 표시 소자들과 4n-1번째 로우의 표시 소자들은 서로 인접하므로, 그린 컬러가 집중 배치된다. 하지만, 도 21의 표시 장치에서 그린 컬러를 표시하는 4n번째 로우의 표시 소자들과 4n-2번째 로우의 표시 소자들은 서로 이격되므로, 그린 컬러는 분산 배치된다.
이상에서 설명된 바와 같이, 제1 표시 소자 영역(DDR1)의 주변에 대응하는 제2 표시 소자 영역(DDR2)에 배치된 표시 소자들의 절반이 제3 표시 소자 영역(DDR3)으로 이동 배치되고 제2 및 제3 표시 소자 영역들(DDR2, DDR3)에 배치되는 표시 소자들이 가로 방향으로 확장된다.
이에 따라, 제2 표시 소자 영역(DDR2) 및 제3 표시 소자 영역(DDR3) 각각의 픽셀 밀도가 낮아져 휘도 역시 낮아진다. 따라서, 낮아진 휘도를 보상하기 위해, 제2 표시 소자 영역(DDR2) 및 제3 표시 소자 영역(DDR3) 각각에 형성된 표시 소자들을 구동하는 픽셀 회로들 각각에서 구동 트랜지스터의 채널폭과 스토리지 커패시터의 면적을 동시에 확장시킨다.
상기 구동 트랜지스터의 채널폭과 커패시터의 면적이 확장됨에 따라, 표시 소자(DIE)를 경유하는 전류가 증가되어 제2 표시 소자 영역(DDR2) 및 제3 표시 소자 영역(DDR3) 각각에서 휘도를 상승시킬 수 있다.
도 22는 도 8에 도시된 제2 및 제3 표시 소자 영역(DDR2, DDR3)에 형성된 표시 소자와 브릿지 패턴을 개략적으로 설명하기 위한 평면도이다.
도 21 및 도 22를 참조하면, 4n-2번째 로우에 대응하는 픽셀 회로는 4n-2번째 로우에 대응하는 표시 소자에 연결되고, 4n-3번째 로우에 대응하는 픽셀 회로는 4n-3번째 로우에 대응하는 표시 소자에 연결된다.
하지만, 4n번째 로우에 대응하는 픽셀 회로는 4n-1번째 로우에 대응하는 표시 소자에 연결되고, 4n-1번째 로우에 대응하는 픽셀 회로는 4n번째 로우에 대응하는 표시 소자에 연결된다.
이러한 연결을 위해, 표시 소자들의 애노드 전극을 크로스시켜 4n번째 로우에 대응하는 표시 소자와 4-1번째 로우에 대응하는 표시 소자를 평면상에서 관찰할 때 상하 이동시킨다.
도 23은 도 22에서 4n번째 로우 및 4-1번째 로우가 교차하도록 컨택 금속을 이용하여 표시 소자의 애노드 전극이 상하 이동된 유기발광 표시 장치의 단면도이다.
도 23을 참조하면, 유기발광 표시 장치는 기판(SUB), 상기 기판(SUB) 상에 배치되는 회로층(PCL), 상기 회로층(PCL) 상에 배치되는 표시층(DDL)을 포함한다.
회로층(PCL)은 구동 회로부(DCA)에 인접하여 배치되는 제2 픽셀 회로 영역(PCR2)에 대응하여 형성된 복수의 박막 트랜지스터들을 포함한다.
구체적으로, 상기 제2 픽셀 회로 영역(PCR2)에 대응하도록 부분적으로 액티브층(104)이 형성되고, 상기 액티브층(104)를 전체적으로 덮는 게이트 절연막(106)이 형성된다. 상기 액티브층(104)에 대응하는 상기 게이트 절연막(106) 상에는 게이트 전극(108)이 부분적으로 형성된다. 상기 게이트 전극(108) 상에는 데이터 절연막(114)이 형성되고, 상기 데이터 절연막(114)에는 액티브층의 양측을 노출하는 제1 콘택홀들이 형성된다. 소스 전극은 하나의 제1 콘택홀을 통해 상기 액티브층의 일부 영역에 콘택하고, 드레인 전극은 다른 하나의 제1 콘택홀을 통해 상기 액티브층의 다른 일부 영역에 콘택한다.
이에 따라, 상기 제2 픽셀 회로 영역(PCR2) 각각에 복수의 박막 트랜지스터들이 형성된다. 도 10에서, 제1 박막 트랜지스터(TFT1) 및 제2 박막 트랜지스터(TFT2)가 상기 제2 픽셀 회로 영역(PCR2)에 형성된 예가 도시된다.
제1 박막 트랜지스터(TFT1)의 드레인 전극은 제1 컨택 금속(118)을 경유하여 제2 표시 소자 영역(DDR2)에 형성된 제1 표시 소자의 제1 하부 전극(121), 즉 애노드 전극에 연결된다.
제2 박막 트랜지스터(TFT2)의 드레인 전극은 제2 컨택 금속(119)을 경유하여 제3 표시 소자 영역(DDR3)에 형성된 제2 표시 소자의 제2 하부 전극(122)에 연결된다.
본 실시예에서, 제2 컨택 금속(119)은 제3 표시 소자 영역(DDR3)까지 연장되어 제2 표시 소자의 제2 하부 전극(122), 즉 애노드 전극에 연결된다. 제3 표시 소자 영역(DDR3)까지 연장된 제2 컨택 금속(119)은 브릿지 패턴일 수 있다.
따라서, 4n번째 로우에 대응하는 픽셀 회로는 제3 표시 소자 영역(DDR3)까지 연장된 제2 컨택 금속(119)을 경유하여 4n-1번째 로우에 대응하는 표시 소자에 연결되고, 4n-1번째 로우에 대응하는 픽셀 회로는 제3 표시 소자 영역(DDR3)까지 연장된 제2 컨택 금속(119)을 경유하여 4n번째 로우에 대응하는 표시 소자에 연결된다.
도 24는 본 발명의 제4 실시예에 따른 표시 장치를 설명하기 위한 도면이다.
도 1 및 도 24를 참조하면, 본 발명의 제4 실시예에 따른 표시 장치는 하부에 배치되는 회로층(PCL), 및 상기 회로층(PCL) 상에 배치되는 표시층(DDL)을 포함할 수 있다.
하부에 배치되는 상기 회로층(PCL)은 픽셀 회로부(PCA) 및 구동 회로부(DCA)를 포함하고, 상기 픽셀 회로부(PCA)는 복수의 픽셀 회로 영역(PCR)을 포함할 수 있다.
상기 픽셀 회로 영역(PCR)은 제1 픽셀 회로 영역(PCR1) 및 상기 구동 회로부(DCA)에 인접하여 배치되는 제2 픽셀 회로 영역(PCR2)을 포함할 수 있다.
한편, 상부에 배치되는 상기 표시층(DDL)은 상기 제1 픽셀 회로 영역(PCR1) 상에 배치되는 제1 표시 소자 영역(DDR1), 상기 제2 픽셀 회로 영역(PCR2) 상에 배치되는 제2 표시 소자 영역(DDR2), 및 상기 구동 회로부(DCA) 상에 배치되는 제3 표시 소자 영역(DDR3)을 포함한다.
도 24에서, 하부에 배치되는 상기 제2 픽셀 회로 영역(PCR2), 상부에 배치되는 상기 제2 표시 소자 영역(DDR2) 및 상기 제3 표시 소자 영역(DDR3) 만을 도시한다.
도 25는 본 발명의 제5 실시예에 따른 표시 장치를 개략적으로 설명하기 위한 도면이다.
도 1 및 도 25를 참조하면, 본 발명의 제5 실시예에 따른 표시 장치는 하부에 배치되는 회로층(PCL), 및 상기 회로층(PCL) 상에 배치되는 표시층(DDL)을 포함할 수 있다.
하부에 배치되는 상기 회로층(PCL)은 픽셀 회로부(PCA) 및 구동 회로부(DCA)를 포함하고, 상기 픽셀 회로부(PCA)는 복수의 픽셀 회로 영역(PCR)을 포함할 수 있다.
상기 픽셀 회로 영역(PCR)은 제1 픽셀 회로 영역(PCR1) 및 상기 구동 회로부(DCA)에 인접하여 배치되는 제2 픽셀 회로 영역(PCR2)을 포함할 수 있다.
한편, 상부에 배치되는 상기 표시층(DDL)은 상기 제1 픽셀 회로 영역(PCR1) 상에 배치되는 제1 표시 소자 영역(DDR1), 상기 제2 픽셀 회로 영역(PCR2) 상에 배치되는 제2 표시 소자 영역(DDR2), 및 상기 구동 회로부(DCA) 상에 배치되는 제3 표시 소자 영역(DDR3)을 포함한다.
도 25에서, 하부에 배치되는 상기 제2 픽셀 회로 영역(PCR2), 상부에 배치되는 상기 제2 표시 소자 영역(DDR2) 및 상기 제3 표시 소자 영역(DDR3) 만을 도시한다.
본 실시예에서, 회로층(PCL)에 구비되는 픽셀 회로와 표시층(DDL)에 구비되는 표시 소자는 펜타일 픽셀 구조를 갖는다. 상기 펜타일 픽셀 구조는 아래와 같다.
즉, 홀수번째 로우의 홀수번째 픽셀 회로는 홀수번째 로우의 홀수번째 표시 소자에 연결되고, 홀수번째 로우의 짝수번째 픽셀 회로는 짝수번째 로우의 짝수번째 표시 소자에 연결된다. 또한 짝수번째 로우의 홀수번째 픽셀 회로는 짝수번째 로우의 홀수번째 표시 소자에 연결되고, 짝수번째 로우의 짝수번째 픽셀 회로는 홀수번째 로우의 짝수번째 표시 소자에 연결된다.
본 실시예에서, 상기 제2 픽셀 회로 영역(PCR2)에서, 홀수번째 로우의 모든 영역에 픽셀 회로들이 배치되고, 짝수번째 로우의 모든 영역에서 픽셀 회로들은 삭제된다.
상기 제2 표시 소자 영역(DDR2) 및 상기 제3 표시 소자 영역(DDR3) 각각에 형성된 홀수번째 로우의 홀수번째 표시 소자는 상기 제2 픽셀 회로 영역(PCR2)에 형성된 홀수번째 로우의 홀수번째 픽셀 회로에 연결되어 구동된다.
상기 제2 표시 소자 영역(DDR2) 및 상기 제3 표시 소자 영역(DDR3) 각각에 형성된 짝수번째 로우의 짝수번째 표시 소자는 상기 제2 픽셀 회로 영역(PCR2)에 형성된 홀수번째 로우의 짝수번째 픽셀 회로에 연결되어 구동된다.
본 실시예에서, 상기 제2 픽셀 회로 영역(PCR2)에 형성된 픽셀 회로들 각각에서 구동 트랜지스터(T1, 도 5에 도시됨)의 채널폭은 확장된 크기를 갖도록 설정된다. 예를 들어, 제1 픽셀 회로 영역(PCR1)에 형성된 구동 트랜지스터(T1)의 W/L이 3/16이라면, 제2 픽셀 회로 영역(PCR2)에 형성된 구동 트랜지스터(T1)의 W/L은 6/16로 설정한다.
또한, 상기 제2 픽셀 회로 영역(PCR2)에 형성된 픽셀 회로들 각각에서 스토리지 커패시터(Cst, 도 5에 도시됨)의 면적은 확장된 크기를 갖도록 설정된다.
이상에서 설명한 바와 같이, 제1 표시 소자 영역(DDR1)의 주변에 대응하는 제2 표시 소자 영역(DDR2)에 배치된 표시 소자들의 절반이 제3 표시 소자 영역(DDR3)으로 이동 배치되고, 상기 제2 픽셀 회로 영역(PCR2)에서 짝수번째 픽셀 회로들은 삭제된다.
또한 제2 및 제3 표시 소자 영역들(DDR2, DDR3)에 배치되는 표시 소자들은 가로 방향 또는 세로 방향으로 확장될 수 있다.
이에 따라, 제2 및 제3 표시 소자 영역들(DDR2, DDR3) 각각의 픽셀 밀도가 낮아져 휘도 역시 낮아진다. 하지만, 낮아진 휘도를 보상하기 위해, 제2 및 제3 표시 소자 영역들(DDR2, DDR3) 각각에 형성된 픽셀 회로들 각각에서 구동 트랜지스터의 채널폭과 스토리지 커패시터의 면적을 동시에 확장시킨다.
상기 구동 트랜지스터의 채널폭과 커패시터의 면적이 확장됨에 따라, 표시 소자(DIE)를 경유하는 전류가 증가되어 제2 및 제3 표시 소자 영역들(DDR2, DDR3) 각각에서 휘도를 상승시킬 수 있다.
도 26은 본 발명의 제6 실시예에 따른 표시 장치를 개략적으로 설명하기 위한 도면이다.
도 1 및 도 26을 참조하면, 본 발명의 제6 실시예에 따른 표시 장치는 하부에 배치되는 회로층(PCL), 및 상기 회로층(PCL) 상에 배치되는 표시층(DDL)을 포함할 수 있다.
하부에 배치되는 상기 회로층(PCL)은 픽셀 회로부(PCA) 및 구동 회로부(DCA)를 포함하고, 상기 픽셀 회로부(PCA)는 복수의 픽셀 회로 영역(PCR)을 포함할 수 있다.
상기 픽셀 회로 영역(PCR)은 제1 픽셀 회로 영역(PCR1) 및 상기 구동 회로부(DCA)에 인접하여 배치되는 제2 픽셀 회로 영역(PCR2)을 포함할 수 있다.
한편, 상부에 배치되는 상기 표시층(DDL)은 상기 제1 픽셀 회로 영역(PCR1) 상에 배치되는 제1 표시 소자 영역(DDR1), 상기 제2 픽셀 회로 영역(PCR2) 상에 배치되는 제2 표시 소자 영역(DDR2), 및 상기 구동 회로부(DCA) 상에 배치되는 제3 표시 소자 영역(DDR3)을 포함한다.
도 26에서, 하부에 배치되는 상기 제2 픽셀 회로 영역(PCR2), 상부에 배치되는 상기 제2 표시 소자 영역(DDR2) 및 상기 제3 표시 소자 영역(DDR3) 만을 도시한다.
본 실시예에서, 회로층(PCL)에 구비되는 픽셀 회로와 표시층(DDL)에 구비되는 표시 소자는 펜타일 픽셀 구조를 갖는다.
본 실시예에서, 상기 제2 픽셀 회로 영역(PCR2)에서, 4n번째 로우와 4n-3번째 로우의 모든 영역에 픽셀 회로들이 배치되고, 4n-1번째 로우와 4n-2번째 로우의 모든 영역에서 픽셀 회로들은 삭제된다.
상기 제2 표시 소자 영역(DDR2) 및 상기 제3 표시 소자 영역(DDR3) 각각에 형성된 4n번째 로우 및 4n-3번째 로우의 홀수번째 표시 소자는 상기 제2 픽셀 회로 영역(PCR2)에 형성된 4n번째 로우 및 4n-3번째 로우의 홀수번째 픽셀 회로에 연결되어 구동된다.
상기 제2 표시 소자 영역(DDR2) 및 상기 제3 표시 소자 영역(DDR3) 각각에 형성된 4n-1번째 로우 및 4n-2번째 로우의 짝수번째 표시 소자는 상기 제2 픽셀 회로 영역(PCR2)에 형성된 4n번째 로우 및 4n-3번째 로우의 짝수번째 픽셀 회로에 연결되어 구동된다.
본 실시예에서, 상기 제2 픽셀 회로 영역(PCR2)에 형성된 픽셀 회로들 각각에서 구동 트랜지스터(T1, 도 5에 도시됨)의 채널폭은 확장된 크기를 갖도록 설정된다. 예를 들어, 제1 픽셀 회로 영역(PCR1)에 형성된 구동 트랜지스터(T1)의 W/L이 3/16이라면, 제2 픽셀 회로 영역(PCR2)에 형성된 구동 트랜지스터(T1)의 W/L은 6/16로 설정한다.
또한, 상기 제2 픽셀 회로 영역(PCR2)에 형성된 픽셀 회로들 각각에서 스토리지 커패시터(Cst, 도 5에 도시됨)의 면적은 확장된 크기를 갖도록 설정된다.
이상에서 설명한 바와 같이, 제1 표시 소자 영역(DDR1)의 주변에 대응하는 제2 표시 소자 영역(DDR2)에 배치된 표시 소자들의 절반이 제3 표시 소자 영역(DDR3)으로 이동 배치되고, 상기 제2 픽셀 회로 영역(PCR2)에서 4n-1번째 로우와 4n-2번째 로우의 모든 영역에서 픽셀 회로들은 삭제된다. 또한 제2 및 제3 표시 소자 영역들(DDR2, DDR3)에 배치되는 표시 소자들이 가로 방향 또는 세로 방향으로 확장될 수 있다.
이에 따라, 제2 및 제3 표시 소자 영역들(DDR2, DDR3) 각각의 픽셀 밀도가 낮아져 휘도 역시 낮아진다. 하지만, 낮아진 휘도를 보상하기 위해, 제2 및 제3 표시 소자 영역들(DDR2, DDR3) 각각에 형성된 픽셀 회로들 각각에서 구동 트랜지스터의 채널폭과 스토리지 커패시터의 면적을 동시에 확장시킨다.
상기 구동 트랜지스터의 채널폭과 커패시터의 면적이 확장됨에 따라, 표시 소자(DIE)를 경유하는 전류가 증가되어 제2 및 제3 표시 소자 영역들(DDR2, DDR3) 각각에서 휘도를 상승시킬 수 있다.
이상에서 설명된 바와 같이, 본 발명에 따르면, 제1 표시 소자 영역에 형성된 표시 소자들 각각에 공급되는 전류보다 제2 및 제3 표시 소자 영역들에 형성된 표시 소자들 각각에 공급되는 전류를 증가시킨다. 따라서, 비표시 영역을 줄여 표시 영역을 확장시키기 위해 제2 표시 소자 영역에서 제3 표시 소자 영역으로 표시 소자들이 분산되어 형성되더라도 픽셀 밀도의 감소에 따라 발생될 수 있는 휘도 저하를 방지할 수 있다.
본 발명은 임의의 유기발광 표시장치 및 이를 포함하는 전자 기기에 적용될 수 있다. 예를 들어, 본 발명은 TV, 디지털 TV, 3D TV, PC, 가정용 전자기기, 노트북 컴퓨터, 태블릿 컴퓨터, 휴대폰, 스마트 폰, PDA, PMP, 디지털 카메라, 음악 재생기, 휴대용 게임 콘솔, 내비게이션 등에 적용될 수 있다.
이상에서는 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
SUB : 기판 PCL : 회로층
DDL : 표시층 PCA : 픽셀 회로부
DCA : 구동 회로부 PCR : 픽셀 회로 영역
PCR1 : 제1 픽셀 회로 영역 PCR2 : 제2 픽셀 회로 영역
PXC1 : 제1 픽셀 회로 PXC2 : 제2 픽셀 회로
DIE : 표시 소자 DDR1 : 제1 표시 소자 영역
DDR2 : 제2 표시 소자 영역 DDR3 : 제3 표시 소자 영역
BRP : 브릿지 패턴 PXL : 픽셀
SDV : 스캔 구동부 EDV : 발광 구동부
DDV : 데이터 구동부 TC : 타이밍 제어부
104 : 액티브층 106 : 게이트 절연막
108 : 게이트 전극 114 : 데이터 절연막
TFT1 : 제1 박막 트랜지스터 TFT2 : 제2 박막 트랜지스터
118 : 제1 컨택 금속 121, 122 : 하부 전극
119 : 제2 컨택 금속 SPX1 : 제1 서브-픽셀
SPX2 : 제2 서브-픽셀 SPX3 : 제3 서브-픽셀
SPX4 : 제4 서브-픽셀 SPX5 : 제5 서브-픽셀
SPX6 : 제6 서브-픽셀 T1 : 구동 트랜지스터
T2 : 스위칭 트랜지스터 T3 : 보상 트랜지스터
T4 : 제1 초기화 트랜지스터 T5 : 제1 발광 제어 트랜지스터
T6 : 제2 발광 제어 트랜지스터 T7 : 제2 초기화 트랜지스터
CST : 스토리지 커패시터

Claims (31)

  1. 기판;
    상기 기판 위에 배치되고, 제1 픽셀 회로 영역과 제2 픽셀 회로 영역을 갖는 픽셀 회로부, 및 상기 픽셀 회로부에 인접하는 구동 회로부를 포함하는 회로층; 및
    상기 회로층 위에 배치되고, 상기 제1 픽셀 회로 영역에 중첩하는 제1 표시 소자 영역, 상기 제2 픽셀 회로 영역에 중첩하는 제2 표시 소자 영역, 및 상기 구동 회로부에 중첩하는 제3 표시 소자 영역을 갖는 표시층을 포함하되,
    상기 제1 픽셀 회로 영역에 형성된 픽셀 회로들은 상기 제1 표시 소자 영역에 형성된 표시 소자들에 제1 전류를 공급하고,
    상기 제2 픽셀 회로 영역에 형성된 픽셀 회로들은 상기 제2 및 제3 표시 소자 영역들에 형성된 표시 소자들에 제2 전류를 공급하는 것을 특징으로 하는 표시 장치.
  2. 제1항에 있어서, 상기 제2 전류는 상기 제1 전류보다 큰 것을 특징으로 하는 표시 장치.
  3. 제1항에 있어서, 상기 제1 및 제2 픽셀 회로 영역들 각각에 형성된 구동 트랜지스터는 제1 전원으로부터 표시 소자를 경유하여 제2 전원으로 흐르는 전류량을 제어하고, 상기 표시 소자는 유기발광 소자인 것을 특징으로 하는 표시 장치.
  4. 제3항에 있어서, 상기 제2 및 제3 표시 소자 영역들 각각에 형성된 유기발광 소자의 발광 영역은 상기 제1 픽셀 회로 영역에 형성된 유기발광 소자의 발광 영역 보다 2배 이상 큰 것을 특징으로 하는 표시 장치.
  5. 제1항에 있어서, 상기 제2 픽셀 회로 영역에 형성된 구동 트랜지스터의 채널폭은 상기 제1 픽셀 회로 영역에 형성된 구동 트랜지스터의 채널폭 보다 큰 것을 특징으로 하는 표시 장치.
  6. 제1항에 있어서, 상기 제2 픽셀 회로 영역에 형성된 구동 트랜지스터의 W/L(채널폭/채널길이)은 상기 제1 픽셀 회로 영역에 형성된 구동 트랜지스터의 W/L보다 2배 이상 큰 것을 특징으로 하는 표시 장치.
  7. 제1항에 있어서, 상기 제2 픽셀 회로 영역에 형성된 스토리지 커패시터의 면적은 상기 제1 픽셀 회로 영역에 형성된 스토리지 커패시터의 면적 보다 큰 것을 특징으로 하는 표시 장치.
  8. 제1항에 있어서, 상기 제2 픽셀 회로 영역에서, 4n번째(n은 자연수) 로우의 홀수번째 영역에 픽셀 회로들이 배치되고, 4n-1번째 로우의 짝수번째 영역에 픽셀 회로들이 배치되고, 4n-2번째 로우의 짝수번째 영역에 픽셀 회로들이 배치되고, 4n-3번째 로우의 홀수번째 영역에 픽셀 회로들이 배치된 것을 특징으로 하는 표시 장치.
  9. 제8항에 있어서, 상기 제2 표시 소자 영역 및 상기 제3 표시 소자 영역 각각에 대응하는 표시 소자들은 가로 방향으로 확장된 것을 특징으로 하는 표시 장치.
  10. 제9항에 있어서, 4n번째 로우의 홀수번째 영역에 배치된 픽셀 회로들은 상기 표시층의 4n번째 로우의 영역에 배치된 표시 소자들을 구동하고,
    4n-1번째 로우의 짝수번째 영역에 배치된 픽셀 회로들은 상기 표시층의 4n-1번째 로우의 영역에 배치된 표시 소자들을 구동하고,
    4n-2번째 로우의 짝수번째 영역에 배치된 픽셀 회로들은 4n-2번째 로우의 영역에 배치된 표시 소자들을 구동하고,
    4n-3번째 로우의 홀수번째 영역에 배치된 픽셀 회로들은 4n-3번째 로우의 영역에 배치된 표시 소자들을 구동하는 것을 특징으로 하는 표시 장치.
  11. 제9항에 있어서, 4n번째 로우의 홀수번째 영역에 배치된 픽셀 회로들은 상기 표시층의 4n-1번째 로우의 영역에 배치된 표시 소자들을 구동하고,
    4n-1번째 로우의 짝수번째 영역에 배치된 픽셀 회로들은 상기 표시층의 4n번째 로우의 영역에 배치된 표시 소자들을 구동하고,
    4n-2번째 로우의 짝수번째 영역에 배치된 픽셀 회로들은 4n-2번째 로우의 영역에 배치된 표시 소자들을 구동하고,
    4n-3번째 로우의 홀수번째 영역에 배치된 픽셀 회로들은 4n-3번째 로우의 영역에 배치된 표시 소자들을 구동하는 것을 특징으로 하는 표시 장치.
  12. 제11항에 있어서, 상기 표시 소자는 유기발광 소자이고,
    4n번째 로우의 홀수번째 영역에 배치된 픽셀 회로들이 상기 표시층의 4n-1번째 로우의 영역에 배치된 유기발광 소자들을 구동하기 위해,
    상기 제3 표시 소자 영역에 형성된 유기발광 소자의 애노드는 상기 제2 표시 소자 영역으로 연장되어 상기 구동 회로부에 형성된 픽셀 회로의 구동 트랜지스터에 연결된 것을 특징으로 하는 표시 장치.
  13. 제11항에 있어서, 상기 표시 소자는 유기발광 소자이고,
    4n-1번째 로우의 짝수번째 영역에 배치된 픽셀 회로들이 상기 표시층의 4n번째 로우의 영역에 배치된 유기발광 소자들을 구동하기 위해,
    상기 제3 표시 소자 영역에 형성된 유기발광 소자의 애노드는 상기 제2 표시 소자 영역으로 연장되어 상기 구동 회로부에 형성된 픽셀 회로의 구동 트랜지스터에 연결된 것을 특징으로 하는 표시 장치.
  14. 제1항에 있어서, 상기 제2 픽셀 회로 영역에서, 4n번째(n은 자연수) 로우 영역에 픽셀 회로들이 배치되고, 4n-3번째 로우 영역에 픽셀 회로들이 배치된 것을 특징으로 하는 표시 장치.
  15. 제14항에 있어서, 상기 제2 및 제3 표시 소자 영역들 각각에 대응하는 표시 소자들은 세로 방향으로 확장된 것을 특징으로 하는 표시 장치.
  16. 제15항에 있어서, 4n번째 로우 영역된 픽셀 회로들은 상기 표시층의 4n번째 로우 영역에 배치되고 세로 방향으로 확장된 표시 소자들을 구동하고,
    4n-3번째 로우 영역에 배치된 픽셀 회로들은 상기 표시층의 4n-3번째 로우 영역에 배치되고 세로 방향으로 확장된 표시 소자들을 구동하는 것을 특징으로 하는 표시 장치.
  17. 제1항에 있어서, 상기 회로층에 구비되는 픽셀 회로들과 상기 표시층에 구비되는 표시 소자들은 펜타일 픽셀 구조를 형성하는 것을 특징으로 하는 표시 장치.
  18. 기판;
    상기 기판 위에 배치되고, 복수의 제1 픽셀 회로들이 형성된 제1 픽셀 회로 영역과 상기 제1 픽셀 회로들이 연결된 스캔 라인들 각각에 연결된 복수의 제2 픽셀 회로들이 형성된 제2 픽셀 회로 영역을 갖는 픽셀 회로부, 및 상기 픽셀 회로부에 인접하는 구동 회로부를 포함하는 회로층; 및
    상기 회로층 위에 배치되고, 상기 제1 픽셀 회로 영역에 중첩하고 상기 제1 픽셀 회로들 각각에 연결된 복수의 제1 표시 소자들이 형성된 제1 표시 소자 영역, 상기 제2 픽셀 회로 영역에 중첩하고 상기 제2 픽셀 회로들 중 절반에 각각 연결된 복수의 제2 표시 소자들이 형성된 제2 표시 소자 영역, 및 상기 구동 회로부에 중첩하고 상기 제2 픽셀 회로들 중 나머지에 각각 연결된 복수의 제3 표시 소자들이 형성된 제3 표시 소자 영역을 갖는 표시층을 포함하되,
    상기 제2 픽셀 회로에 구비되는 구동 트랜지스터의 채널폭은 상기 제1 픽셀 회로에 구비되는 구동 트랜지스터의 채널폭 보다 큰 것을 특징으로 하는 표시 장치.
  19. 제18항에 있어서, 상기 제2 픽셀 회로 영역에 형성된 구동 트랜지스터의 W/L(채널폭/채널길이)은 상기 제1 픽셀 회로 영역에 형성된 구동 트랜지스터의 W/L보다 2배 이상 큰 것을 특징으로 하는 표시 장치.
  20. 제18항에 있어서, 상기 제2 및 제3 표시 소자 영역들 각각에 형성된 표시 소자의 발광 영역은 상기 제1 픽셀 회로 영역에 형성된 표시 소자의 발광 영역 보다 2배 이상 큰 것을 특징으로 하는 표시 장치.
  21. 제17항에 있어서, 상기 제2 및 제3 표시 소자 영역들 각각에 형성된 표시 소자의 발광 영역은 상기 제1 픽셀 회로 영역에 형성된 표시 소자의 발광 영역 보다 확장된 것을 특징으로 하는 표시 장치.
  22. 제18항에 있어서, 상기 제2 및 제3 표시 소자 영역들 각각에 형성된 표시 소자의 발광 영역은 가로 방향으로 확장된 것을 특징으로 하는 표시 장치.
  23. 기판;
    상기 기판 위에 배치되고, 복수의 제1 픽셀 회로들이 형성된 제1 픽셀 회로 영역과 상기 제1 픽셀 회로들이 연결된 스캔 라인들 중 1/2의 스캔 라인들에 연결된 복수의 제2 픽셀 회로들이 형성된 제2 픽셀 회로 영역을 갖는 픽셀 회로부, 및 상기 픽셀 회로부에 인접하는 구동 회로부를 포함하는 회로층; 및
    상기 회로층 위에 배치되고, 상기 제1 픽셀 회로 영역에 중첩하고 상기 제1 픽셀 회로들 각각에 연결된 복수의 제1 표시 소자들이 형성된 제1 표시 소자 영역, 상기 제2 픽셀 회로 영역에 중첩하고 상기 제2 픽셀 회로들 중 절반에 각각 연결된 복수의 제2 표시 소자들이 형성된 제2 표시 소자 영역, 및 상기 구동 회로부에 중첩하고 상기 제2 픽셀 회로들 중 나머지에 각각 연결된 복수의 제3 표시 소자들이 형성된 제3 표시 소자 영역을 갖는 표시층을 포함하되,
    상기 제2 픽셀 회로에 구비되는 구동 트랜지스터의 채널폭은 상기 제1 픽셀 회로에 구비되는 구동 트랜지스터의 채널폭 보다 큰 것을 특징으로 하는 표시 장치.
  24. 제23항에 있어서, 상기 제2 및 제3 표시 소자 영역들 각각에 형성된 표시 소자의 발광 영역은 세로 방향으로 확장된 것을 특징으로 하는 표시 장치.
  25. 제23항에 있어서, 상기 제2 및 제3 표시 소자 영역들 각각에 형성된 표시 소자의 발광 영역은 가로 방향으로 확장된 것을 특징으로 하는 표시 장치.
  26. 제25항에 있어서, 상기 제2 픽셀 회로는,
    제1 컨택 금속을 경유하여 상기 제2 표시 소자 영역에 형성된 제2 표시 소자의 하부 전극에 연결된 드레인 전극을 포함하는 제1 박막 트랜지스터; 및
    제2 컨택 금속을 경유하여 제3 표시 소자 영역에 형성된 제3 표시 소자의 하부 전극에 연결된 드레인 전극을 포함하는 제2 박막 트랜지스터를 포함하는 것을 특징으로 하는 표시 장치.
  27. 제26항에 있어서,
    4n번째(n은 자연수) 로우에 형성된 제2 픽셀 회로는 상기 제3 표시 소자 영역까지 연장된 제2 컨택 금속을 경유하여 4n-1번째 로우에 형성된 표시 소자에 연결되고,
    4n-1번째 로우에 형성된 제2 픽셀 회로는 상기 제3 표시 소자 영역까지 연장된 제2 컨택 금속을 경유하여 4n번째 로우에 형성된 표시 소자에 연결된 것을 특징으로 하는 표시 장치.
  28. 제23항에 있어서, 상기 제2 픽셀 회로 영역에 홀수번째 로우의 픽셀 회로가 배치되고, 짝수번째 로우의 픽셀 회로는 삭제된 것을 특징으로 하는 표시 장치.
  29. 제28항에 있어서, 상기 제2 및 제3 표시 소자 영역들 각각에 형성된 홀수번째 로우의 홀수번째 표시 소자는 상기 제2 픽셀 회로 영역에서 홀수번째 로우의 홀수번째 픽셀 회로에 연결되고,
    상기 제2 및 제3 표시 소자 영역들 각각에서 짝수번째 로우의 짝수번째 표시 소자는 상기 제2 픽셀 회로 영역에서 홀수번째 로우의 짝수번째 픽셀 회로에 연결된 것을 특징으로 하는 표시 장치.
  30. 제23항에 있어서, 상기 제2 픽셀 회로 영역에 4n번째 로우 및 4n-3번째 로우의 픽셀 회로가 배치되고, 4n-1번째 로우 및 4n-2번째 로우의 픽셀 회로는 삭제된 것을 특징으로 하는 표시 장치.
  31. 제30항에 있어서, 상기 제2 및 제3 표시 소자 영역들 각각에 형성된 4n번째 로우 및 4n-3번째 로우의 홀수번째 표시 소자는 상기 제2 픽셀 회로 영역에 형성된 4n번째 로우 및 4n-3번째 로우의 홀수번째 픽셀 회로에 연결되고,
    상기 제2 및 제3 표시 소자 영역들 각각에 형성된 4n-1번째 로우 및 4n-2번째 로우의 짝수번째 표시 소자는 상기 제2 픽셀 회로 영역에 형성된 4n번째 로우 및 4n-3번째 로우의 짝수번째 픽셀 회로에 연결된 것을 특징으로 하는 표시 장치.
KR1020210068521A 2021-05-27 2021-05-27 표시 장치 KR20220161599A (ko)

Priority Applications (3)

Application Number Priority Date Filing Date Title
KR1020210068521A KR20220161599A (ko) 2021-05-27 2021-05-27 표시 장치
US17/745,897 US20220384552A1 (en) 2021-05-27 2022-05-17 Display device
CN202210593434.1A CN115411071A (zh) 2021-05-27 2022-05-27 显示装置

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020210068521A KR20220161599A (ko) 2021-05-27 2021-05-27 표시 장치

Publications (1)

Publication Number Publication Date
KR20220161599A true KR20220161599A (ko) 2022-12-07

Family

ID=84157489

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020210068521A KR20220161599A (ko) 2021-05-27 2021-05-27 표시 장치

Country Status (3)

Country Link
US (1) US20220384552A1 (ko)
KR (1) KR20220161599A (ko)
CN (1) CN115411071A (ko)

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20180018960A (ko) 2016-08-12 2018-02-22 삼성디스플레이 주식회사 표시 장치
KR20180078430A (ko) 2016-12-29 2018-07-10 엘지디스플레이 주식회사 표시장치 및 표시장치용 어레이 기판 제조방법
KR20200050059A (ko) 2018-10-31 2020-05-11 삼성디스플레이 주식회사 표시 장치

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20180018960A (ko) 2016-08-12 2018-02-22 삼성디스플레이 주식회사 표시 장치
KR20180078430A (ko) 2016-12-29 2018-07-10 엘지디스플레이 주식회사 표시장치 및 표시장치용 어레이 기판 제조방법
KR20200050059A (ko) 2018-10-31 2020-05-11 삼성디스플레이 주식회사 표시 장치

Also Published As

Publication number Publication date
US20220384552A1 (en) 2022-12-01
CN115411071A (zh) 2022-11-29

Similar Documents

Publication Publication Date Title
JP7359701B2 (ja) 表示パネルおよび表示装置
CN110992880B (zh) 一种显示面板及显示装置
US11049921B2 (en) Display device and manufacturing method thereof
US11600794B2 (en) Display device
US11380257B2 (en) Display panel and display device
US11514834B2 (en) Tiled display device
US10417960B2 (en) Organic electroluminescent display panel and display device
JP7187138B2 (ja) 画素及び有機電界発光表示装置
US11581384B2 (en) Display device including an emission layer
US10297617B2 (en) Display device and manufacturing method thereof
KR101152119B1 (ko) 표시 장치 및 그 구동 방법
US9183776B2 (en) Organic light-emitting diode (OLED) display
KR101973164B1 (ko) 박막 트랜지스터 어레이 기판 및 이를 포함하는 표시 장치
WO2022001420A1 (zh) 显示基板及显示装置
US20210057458A1 (en) Display device and method of manufacturing the same
KR20210022807A (ko) 화소 및 이를 구비한 표시 장치
US20180130827A1 (en) Thin film transistor, manufacturing method thereof, and display device having the same
KR20060096857A (ko) 표시 장치 및 그 구동 방법
US20220208932A1 (en) Display apparatus
KR102417777B1 (ko) 유기발광표시장치 및 그의 제조방법
CN115735244A (zh) 像素电路及驱动方法、显示基板及驱动方法、显示装置
US10475384B2 (en) Display device comprising a lighting part
CN115244606A (zh) 显示面板和显示装置
KR20210157512A (ko) 디스플레이 장치
KR20220161599A (ko) 표시 장치

Legal Events

Date Code Title Description
A201 Request for examination