KR20220154320A - 표시 장치 - Google Patents

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display element
area
pixel circuit
display
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안진성
김성호
성석제
우민우
이왕우
이지선
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    • G09G3/3208—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using electroluminescent panels semiconductive, e.g. using light-emitting diodes [LED] organic, e.g. using organic light-emitting diodes [OLED]
    • G09G3/3275—Details of drivers for data electrodes
    • G09G3/3283—Details of drivers for data electrodes in which the data driver supplies a variable data current for setting the current through, or the voltage across, the light-emitting elements
    • H—ELECTRICITY
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Abstract

본 발명은 서로 다른 해상도를 갖는 표시 영역들 각각의 플리커(flicker) 현상의 시인을 방지하는 표시 장치를 위하여, 제1 화소 회로; 상기 제1 화소 회로에 연결되는 제1 표시 요소; 제2 화소 회로; 및 상기 제2 화소 회로에 연결되는 제2 표시 요소를 포함하고, 상기 제1 화소 회로는, 상기 제1 표시 요소로 흐르는 제1 전류를 제어하는 제1 구동 트랜지스터; 및 제1 스캔 신호에 응답하여 제1 초기화 전압을 상기 제1 구동 트랜지스터의 게이트에 인가하는 제1 초기화 트랜지스터를 포함하고, 상기 제2 화소 회로는, 상기 제2 표시 요소로 흐르는 제2 전류를 제어하는 제2 구동 트랜지스터; 및 상기 제1 스캔 신호에 응답하여 상기 제1 초기화 전압과 다른 레벨의 제2 초기화 전압을 상기 제2 구동 트랜지스터의 게이트에 인가하는 제2 초기화 트랜지스터를 포함하는 표시 장치를 제공한다.

Description

표시 장치{Display apparatus}
본 발명은 표시 장치에 관한 것이다.
일반적으로 표시 장치는 표시 요소 및 표시 요소에 인가되는 전기적 신호를 제어하기 위한 전자 소자들을 포함한다. 전자 소자들은 박막 트랜지스터(TFT; Thin Film Transistor), 저장 커패시터, 및 복수의 배선들을 포함한다.
근래에 표시 장치는 그 용도가 다양해지고 있다. 또한, 표시 장치의 두께가 얇아지고 무게가 가벼워 그 사용의 범위가 광범위해지고 있는 추세이다. 표시 장치의 사용 범위가 다각화됨에 따라 표시 장치의 형태를 설계하는데 다양한 방법이 연구되고 있다.
본 발명이 해결하고자 하는 과제는 서로 다른 해상도를 갖는 표시 영역들 각각의 플리커(flicker) 현상의 시인을 방지하는 표시 장치를 제공하는 것이다.
본 발명이 이루고자 하는 기술적 과제들은 이상에서 언급한 기술적 과제들로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 본 발명의 기재로부터 당해 분야에서 통상의 지식을 가진 자에게 명확하게 이해될 수 있을 것이다.
본 발명의 일 관점에 따르면, 제1 화소 회로; 상기 제1 화소 회로에 연결되는 제1 표시 요소; 제2 화소 회로; 및 상기 제2 화소 회로에 연결되는 제2 표시 요소를 포함하고, 상기 제1 화소 회로는, 상기 제1 표시 요소로 흐르는 제1 전류를 제어하는 제1 구동 트랜지스터; 및 제1 스캔 신호에 응답하여 제1 초기화 전압을 상기 제1 구동 트랜지스터의 게이트에 인가하는 제1 초기화 트랜지스터를 포함하고, 상기 제2 화소 회로는, 상기 제2 표시 요소로 흐르는 제2 전류를 제어하는 제2 구동 트랜지스터; 및 상기 제1 스캔 신호에 응답하여 상기 제1 초기화 전압과 다른 레벨의 제2 초기화 전압을 상기 제2 구동 트랜지스터의 게이트에 인가하는 제2 초기화 트랜지스터를 포함하는 표시 장치가 제공된다.
일 예에 따르면, 상기 제1 초기화 전압의 레벨은 상기 제2 초기화 전압의 레벨보다 높을 수 있다.
일 예에 따르면, 상기 제1 화소 회로는, 제2 스캔 신호에 응답하여 제3 초기화 전압을 상기 제1 표시 요소의 애노드에 인가하는 제3 초기화 트랜지스터를 더 포함하고, 상기 제2 화소 회로는, 상기 제2 스캔 신호에 응답하여 제4 초기화 전압을 상기 제2 표시 요소의 애노드에 인가하는 제4 초기화 트랜지스터를 더 포함할 수 있다.
일 예에 따르면, 상기 제3 초기화 전압의 레벨은 상기 제4 초기화 전압의 레벨보다 높을 수 있다.
일 예에 따르면, 상기 제1 화소 회로는, 제3 스캔 신호에 응답하여 제1 데이터 전압을 상기 제1 구동 트랜지스터에 전달하는 제1 스캔 트랜지스터; 제1 전극 및 상기 제1 구동 트랜지스터의 게이트에 연결되는 제2 전극을 갖는 제1 저장 커패시터; 및 제4 스캔 신호에 응답하여 상기 제1 구동 트랜지스터의 드레인과 게이트를 서로 접속하는 제1 보상 트랜지스터를 더 포함하고, 상기 제2 화소 회로는, 상기 제3 스캔 신호에 응답하여 제2 데이터 전압을 상기 제2 구동 트랜지스터에 전달하는 제2 스캔 트랜지스터; 제3 전극 및 상기 제2 구동 트랜지스터의 게이트에 연결되는 제4 전극을 갖는 제2 저장 커패시터; 및 상기 제4 스캔 신호에 응답하여 상기 제2 구동 트랜지스터의 드레인과 게이트를 서로 접속하는 제2 보상 트랜지스터를 더 포함할 수 있다.
일 예에 따르면, 상기 제1 보상 트랜지스터와 상기 제2 보상 트랜지스터의 도전형은 상기 제1 스캔 트랜지스터와 상기 제2 스캔 트랜지스터의 도전형과 반대이고, 상기 제1 초기화 트랜지스터와 상기 제2 초기화 트랜지스터의 도전형과 동일할 수 있다.
일 예에 따르면, 상기 제3 스캔 신호와 상기 제4 스캔 신호는 실질적으로 동기화될 수 있다.
일 예에 따르면, 상기 제1 초기화 트랜지스터와 상기 제2 초기화 트랜지스터의 도전형은 상기 제1 구동 트랜지스터와 상기 제2 구동 트랜지스터의 도전형과 반대일 수 있다.
일 예에 따르면, 상기 제2 표시 요소의 발광 면적은 상기 제1 표시 요소의 발광 면적보다 클 수 있다.
일 예에 따르면, 상기 제1 표시 요소 및 상기 제2 표시 요소는 각각 복수로 구성되고, 단위 면적 당 상기 복수의 제1 표시 요소들의 개수는 단위 면적 당 상기 복수의 제2 표시 요소들의 개수보다 많을 수 있다.
일 예에 따르면, 상기 표시 장치는 제1 영역 및 상기 제1 영역에 의해 적어도 일부 둘러싸인 제2 영역이 정의된 기판; 상기 제1 영역과 적어도 일부 중첩하고, 상기 제1 화소 회로에 상기 제1 초기화 전압을 전달하도록 구성되는 제1 전압 배선; 및 상기 제1 영역 및 상기 제2 영역과 적어도 일부 중첩하고, 상기 제2 화소 회로에 상기 제2 초기화 전압을 전달하도록 구성되는 제2 전압 배선을 더 포함하고, 상기 제1 전압 배선은 행 방향으로 연장되고 상기 제2 영역에 의해 물리적으로 이격되는 제1 부분과 제2 부분을 가질 수 있다.
일 예에 따르면, 상기 제2 전압 배선은 상기 제2 영역의 적어도 일부를 둘러싸는 제1 부분, 및 상기 제1 부분과 연결되고 행 방향으로 연장되는 제2 부분을 포함하고, 상기 제2 전압 배선의 상기 제1 부분은 상기 제1 영역과 중첩하고, 상기 제2 전압 배선의 상기 제2 부분은 상기 제2 영역과 중첩할 수 있다.
일 예에 따르면, 상기 표시 장치는 제3 화소 회로; 및 상기 제3 화소 회로에 연결되는 제3 표시 요소를 더 포함하고, 상기 제3 화소 회로는, 상기 제3 표시 요소로 흐르는 제3 전류를 제어하는 제3 구동 트랜지스터; 및 상기 제1 스캔 신호에 응답하여 상기 제2 초기화 전압을 상기 제3 구동 트랜지스터의 게이트에 인가하는 제3 초기화 트랜지스터를 포함하고, 평면 상에서, 상기 제2 화소 회로와 상기 제2 표시 요소는 서로 이격되고, 상기 제3 화소 회로와 상기 제3 표시 요소는 적어도 일부 중첩할 수 있다.
일 예에 따르면, 상기 표시 장치는 제1 영역 및 상기 제1 영역에 의해 적어도 일부 둘러싸인 제2 영역이 정의된 기판을 더 포함하고, 상기 제2 영역은 컴포넌트 영역 및 상기 제1 영역과 상기 컴포넌트 영역 사이에 위치한 중간 영역을 포함하고, 상기 제1 영역 상에는 상기 제1 화소 회로 및 상기 제1 표시 요소가 배치되고, 상기 제2 영역의 상기 컴포넌트 영역 상에는 상기 제2 표시 요소가 배치되고, 상기 제2 영역의 상기 중간 영역 상에는 상기 제2 화소 회로, 상기 제3 화소 회로, 및 상기 제3 표시 요소가 배치될 수 있다.
일 예에 따르면, 상기 제1 화소 회로는, 제2 스캔 신호에 응답하여 제3 초기화 전압을 상기 제1 표시 요소의 애노드에 인가하는 제4 초기화 트랜지스터를 더 포함하고, 상기 제2 화소 회로는, 상기 제2 스캔 신호에 응답하여 제4 초기화 전압을 상기 제2 표시 요소의 애노드에 인가하는 제5 초기화 트랜지스터를 더 포함하고, 상기 제3 화소 회로는, 상기 제2 스캔 신호에 응답하여 상기 제4 초기화 전압을 상기 제3 표시 요소의 애노드에 인가하는 제6 초기화 트랜지스터를 더 포함할 수 있다.
일 예에 따르면, 상기 제3 초기화 전압의 레벨은 상기 제4 초기화 전압의 레벨보다 높을 수 있다.
일 예에 따르면, 상기 제3 표시 요소의 발광 면적은 상기 제2 표시 요소의 발광 면적과 동일하고, 상기 제3 표시 요소의 발광 면적은 상기 제1 표시 요소의 발광 면적보다 클 수 있다.
일 예에 따르면, 상기 제1 표시 요소, 상기 제2 표시 요소, 및 상기 제3 표시 요소는 각각 복수로 구성되고, 단위 면적 당 상기 복수의 제2 표시 요소들의 개수와 단위 면적 당 상기 복수의 제3 표시 요소들의 개수는 동일하고, 단위 면적 당 상기 복수의 제1 표시 요소들의 개수는 단위 면적 당 상기 복수의 제2 표시 요소들의 개수보다 많을 수 있다.
일 예에 따르면, 상기 표시 장치는 제1 표시 영역 및 상기 제1 표시 영역의 행 방향으로 양측에 위치하는 제2 표시 영역들, 및 상기 제1 및 제2 표시 영역들의 외곽의 주변 영역이 정의된 기판; 상기 주변 영역에 배치되고, 복수의 제1 패드들 및 복수의 제2 패드들을 포함하는 패드부; 상기 제1 표시 영역 상에서 열 방향으로 연장되고, 상기 복수의 제1 패드들에 각각 연결되는 복수의 제1 데이터 라인들; 상기 제2 표시 영역들 상에서 상기 열 방향으로 연장되는 복수의 제2 데이터 라인들; 상기 제1 표시 영역과 상기 제2 표시 영역들 상에서 상기 행 방향으로 연장되는 복수의 보조 행 라인들; 및 상기 제1 표시 영역과 상기 제2 표시 영역들 상에서 상기 열 방향으로 연장되는 복수의 보조 열 라인들을 더 포함하고, 상기 복수의 보조 열 라인들 중 일부인 제1 보조 열 라인들은 상기 복수의 제2 패드들에 각각 연결되는 제1 열 연결부들을 갖고, 상기 복수의 보조 행 라인들 중 일부인 제1 보조 행 라인들은 상기 제1 보조 열 라인들의 상기 제1 열 연결부들을 상기 복수의 제2 데이터 라인들에 각각 연결하는 제1 행 연결부들을 갖고, 상기 복수의 보조 행 라인들 중 다른 일부인 제2 보조 행 라인들 중 적어도 일부에는 상기 제2 초기화 전압이 인가되고, 상기 복수의 보조 열 라인들 중 다른 일부인 제2 보조 열 라인들에는 구동 전압이 인가될 수 있다.
일 예에 따르면, 상기 제2 보조 행 라인들 중 일부인 제2-1 보조 행 라인들에는 상기 제2 초기화 전압이 인가되고, 상기 제2 보조 행 라인들 중 다른 일부인 제2-2 보조 행 라인들에는 상기 구동 전압이 인가될 수 있다.
일 예에 따르면, 상기 제1 보조 열 라인들은 상기 구동 전압이 인가되는 제2 열 연결부들을 각각 갖고, 상기 제1 보조 열 라인들의 상기 제2 열 연결부들은 상기 제1 보조 열 라인들의 상기 제1 열 연결부들로부터 각각 이격할 수 있다.
일 예에 따르면, 상기 제1 보조 행 라인들은 상기 구동 전압이 인가되는 제2 행 연결부들을 각각 갖고, 상기 제1 보조 행 라인들의 상기 제2 행 연결부들은 상기 제1 보조 행 라인들의 상기 제1 행 연결부들로부터 각각 이격할 수 있다.
본 발명의 다른 관점에 따르면, 제1 화소 회로; 상기 제1 화소 회로에 연결되는 제1 표시 요소; 제2 화소 회로; 및 상기 제2 화소 회로에 연결되는 제2 표시 요소를 포함하고, 상기 제1 화소 회로는, 제1 스캔 신호에 응답하여 제1 초기화 전압을 상기 제1 표시 요소의 애노드에 인가하는 제1 초기화 트랜지스터를 포함하고, 상기 제2 화소 회로는, 상기 제1 스캔 신호에 응답하여 제2 초기화 전압을 상기 제2 표시 요소의 애노드에 인가하는 제2 초기화 트랜지스터를 포함하는 표시 장치가 제공된다.
일 예에 따르면, 상기 제1 초기화 전압의 레벨은 상기 제2 초기화 전압의 레벨보다 높을 수 있다.
일 예에 따르면, 상기 제1 화소 회로는, 상기 제1 표시 요소로 흐르는 제1 전류를 제어하는 제1 구동 트랜지스터; 제2 스캔 신호에 응답하여 제1 데이터 전압을 상기 제1 구동 트랜지스터에 전달하는 제1 스캔 트랜지스터; 및 제1 전극 및 상기 제1 구동 트랜지스터의 게이트에 연결되는 제2 전극을 갖는 제1 저장 커패시터를 더 포함하고, 상기 제2 화소 회로는, 상기 제2 표시 요소로 흐르는 제2 전류를 제어하는 제2 구동 트랜지스터; 상기 제2 스캔 신호에 응답하여 제2 데이터 전압을 상기 제2 구동 트랜지스터에 전달하는 제2 스캔 트랜지스터; 및 제3 전극 및 상기 제2 구동 트랜지스터의 게이트에 연결되는 제4 전극을 갖는 제2 저장 커패시터를 더 포함할 수 있다.
일 예에 따르면, 상기 제2 표시 요소의 발광 면적은 상기 제1 표시 요소의 발광 면적보다 클 수 있다.
일 예에 따르면, 상기 제1 표시 요소 및 상기 제2 표시 요소는 각각 복수로 구성되고, 단위 면적 당 상기 복수의 제1 표시 요소들의 개수는 단위 면적 당 상기 복수의 제2 표시 요소들의 개수보다 많을 수 있다.
일 예에 따르면, 상기 표시 장치는 제1 영역 및 상기 제1 영역에 의해 적어도 일부 둘러싸인 제2 영역이 정의된 기판; 상기 제1 영역과 적어도 일부 중첩하고, 상기 제1 화소 회로에 상기 제1 초기화 전압을 전달하도록 구성되는 제1 전압 배선; 및 상기 제1 영역 및 상기 제2 영역과 적어도 일부 중첩하고, 상기 제2 화소 회로에 상기 제2 초기화 전압을 전달하도록 구성되는 제2 전압 배선을 더 포함하고, 상기 제1 전압 배선은 행 방향으로 연장되고 상기 제2 영역에 의해 물리적으로 이격되는 제1 부분과 제2 부분을 가질 수 있다.
일 예에 따르면, 상기 제2 전압 배선은 상기 제2 영역의 적어도 일부를 둘러싸는 제1 부분, 및 상기 제1 부분과 연결되고 행 방향으로 연장되는 제2 부분을 포함하고, 상기 제2 전압 배선의 상기 제1 부분은 상기 제1 영역과 중첩하고, 상기 제2 전압 배선의 상기 제2 부분은 상기 제2 영역과 중첩할 수 있다.
일 예에 따르면, 상기 표시 장치는 제3 화소 회로; 및 상기 제3 화소 회로에 연결되는 제3 표시 요소를 더 포함하고, 상기 제3 화소 회로는, 상기 제1 스캔 신호에 응답하여 상기 제2 초기화 전압을 상기 제3 표시 요소의 애노드에 인가하는 제3 초기화 트랜지스터를 포함하고, 평면 상에서, 상기 제2 화소 회로와 상기 제2 표시 요소는 서로 이격되고, 상기 제3 화소 회로와 상기 제3 표시 요소는 적어도 일부 중첩할 수 있다.
일 예에 따르면, 상기 표시 장치는 제1 영역 및 상기 제1 영역에 의해 적어도 일부 둘러싸인 제2 영역이 정의된 기판을 더 포함하고, 상기 제2 영역은 컴포넌트 영역 및 상기 제1 영역과 상기 컴포넌트 영역 사이에 위치한 중간 영역을 포함하고, 상기 제1 영역 상에는 상기 제1 화소 회로 및 상기 제1 표시 요소가 배치되고, 상기 제2 영역의 상기 컴포넌트 영역 상에는 상기 제2 표시 요소가 배치되고, 상기 제2 영역의 상기 중간 영역 상에는 상기 제2 화소 회로, 상기 제3 화소 회로, 및 상기 제3 표시 요소가 배치될 수 있다.
일 예에 따르면, 상기 제3 표시 요소의 발광 면적은 상기 제2 표시 요소의 발광 면적과 동일하고, 상기 제3 표시 요소의 발광 면적은 상기 제1 표시 요소의 발광 면적보다 클 수 있다.
일 예에 따르면, 상기 제1 표시 요소, 상기 제2 표시 요소, 및 상기 제3 표시 요소는 각각 복수로 구성되고, 단위 면적 당 상기 복수의 제2 표시 요소들의 개수와 단위 면적 당 상기 복수의 제3 표시 요소들의 개수는 동일하고, 단위 면적 당 상기 복수의 제1 표시 요소들의 개수는 단위 면적 당 상기 복수의 제2 표시 요소들의 개수보다 많을 수 있다.
일 예에 따르면, 상기 표시 장치는 제1 표시 영역 및 상기 제1 표시 영역의 행 방향으로 양측에 위치하는 제2 표시 영역들, 및 상기 제1 및 제2 표시 영역들의 외곽의 주변 영역이 정의된 기판; 상기 주변 영역에 배치되고, 복수의 제1 패드들 및 복수의 제2 패드들을 포함하는 패드부; 상기 제1 표시 영역 상에서 열 방향으로 연장되고, 상기 복수의 제1 패드들에 각각 연결되는 복수의 제1 데이터 라인들; 상기 제2 표시 영역들 상에서 상기 열 방향으로 연장되는 복수의 제2 데이터 라인들; 상기 제1 표시 영역과 상기 제2 표시 영역들 상에서 상기 행 방향으로 연장되는 복수의 보조 행 라인들; 및 상기 제1 표시 영역과 상기 제2 표시 영역들 상에서 상기 열 방향으로 연장되는 복수의 보조 열 라인들을 더 포함하고, 상기 복수의 보조 열 라인들 중 일부인 제1 보조 열 라인들은 상기 복수의 제2 패드들에 각각 연결되는 제1 열 연결부들을 갖고, 상기 복수의 보조 행 라인들 중 일부인 제1 보조 행 라인들은 상기 제1 보조 열 라인들의 상기 제1 열 연결부들을 상기 복수의 제2 데이터 라인들에 각각 연결하는 제1 행 연결부들을 갖고, 상기 복수의 보조 행 라인들 중 다른 일부인 제2 보조 행 라인들 중 적어도 일부에는 상기 제2 초기화 전압이 인가되고, 상기 복수의 보조 열 라인들 중 다른 일부인 제2 보조 열 라인들에는 구동 전압이 인가될 수 있다.
일 예에 따르면, 상기 제2 보조 행 라인들 중 일부인 제2-1 보조 행 라인들에는 상기 제2 초기화 전압이 인가되고, 상기 제2 보조 행 라인들 중 다른 일부인 제2-2 보조 행 라인들에는 상기 구동 전압이 인가될 수 있다.
일 예에 따르면, 상기 제1 보조 열 라인들은 상기 구동 전압이 인가되는 제2 열 연결부들을 각각 갖고, 상기 제1 보조 열 라인들의 상기 제2 열 연결부들은 상기 제1 보조 열 라인들의 상기 제1 열 연결부들로부터 각각 이격할 수 있다.
일 예에 따르면, 상기 제1 보조 행 라인들은 상기 구동 전압이 인가되는 제2 행 연결부들을 각각 갖고, 상기 제1 보조 행 라인들의 상기 제2 행 연결부들은 상기 제1 보조 행 라인들의 상기 제1 행 연결부들로부터 각각 이격할 수 있다.
전술한 것 외의 다른 측면, 특징, 이점은 이하의 발명을 실시하기 위한 구체적인 내용, 청구범위 및 도면으로부터 명확해질 것이다.
이러한 일반적이고 구체적인 측면이 시스템, 방법, 컴퓨터 프로그램, 또는 어떠한 시스템, 방법, 컴퓨터 프로그램의 조합을 사용하여 실시될 수 있다.
본 발명의 다양한 실시예들에 따르면, 서로 다른 해상도를 갖는 표시 영역들에 각각 배치된 화소들에 서로 다른 레벨의 초기화 전압들을 인가함으로써 플리커 현상의 시인을 방지할 수 있다. 따라서, 표시 장치의 불량을 방지할 수 있다. 물론 이러한 효과에 의해 본 발명의 범위가 한정되는 것은 아니다.
도 1은 일 실시예에 따른 표시 장치의 개략적인 블록도이다.
도 2는 일 실시예에 따른 제1 화소 및 제2 화소를 개략적으로 도시한다.
도 3은 다른 실시예에 따른 제1 화소 및 제2 화소를 개략적으로 도시한다.
도 4는 일 실시예에 따른 제1 화소의 등가 회로도를 도시한다.
도 5는 일 실시예에 따른 제2 화소의 등가 회로도를 도시한다.
도 6은 또 다른 실시예에 따른 제1 화소 및 제2 화소를 개략적으로 도시한다.
도 7은 다른 실시예에 따른 제1 화소의 등가 회로도를 도시한다.
도 8은 다른 실시예에 따른 제2 화소의 등가 회로도를 도시한다.
도 9는 일 실시예에 따른 표시 장치를 개략적으로 도시하는 사시도이다.
도 10은 일 실시예에 따른 표시 장치의 단면의 일부를 개략적으로 도시하는 단면도이다.
도 11은 일 실시예에 따라 도 9의 표시 장치에 포함될 수 있는 표시 패널을 개략적으로 나타내는 평면도이다.
도 12는 다른 실시예에 따라 도 9의 표시 장치에 포함될 수 있는 표시 패널을 개략적으로 나타내는 평면도이다.
도 13은 다른 실시예에 따른 표시 장치의 단면의 일부를 개략적으로 도시하는 단면도이다.
도 14은 또 다른 실시예에 따라 도 9의 표시 장치에 포함될 수 있는 표시 패널을 개략적으로 나타내는 평면도이다.
도 15는 또 다른 실시예에 따라 도 9의 표시 장치에 포함될 수 있는 표시 패널을 개략적으로 나타내는 평면도이다.
도 16은 다른 실시예에 따른 표시 장치를 개략적으로 도시하는 사시도이다.
도 17은 다른 실시예에 따른 표시 장치의 단면의 일부를 개략적으로 도시하는 단면도이다.
도 18은 일 실시예에 따라 도 16의 표시 장치에 포함될 수 있는 표시 패널을 개략적으로 나타내는 평면도이다.
도 19는 다른 실시예에 따라 도 16의 표시 장치에 포함될 수 있는 표시 패널을 개략적으로 나타내는 평면도이다.
도 20은 또 다른 실시예에 따라 도 16의 표시 장치에 포함될 수 있는 표시 패널을 개략적으로 나타내는 평면도이다.
도 21는 도 20의 표시 패널의 일부분을 개략적으로 도시하는 확대 평면도이다.
도 22는 도 20의 표시 패널의 다른 부분을 개략적으로 도시하는 확대 평면도이다.
도 23은 도 20의 표시 패널의 또 다른 부분을 개략적으로 도시하는 확대 평면도이다.
도 24는 또 다른 실시예에 따라 도 16의 표시 장치에 포함될 수 있는 표시 패널을 개략적으로 나타내는 평면도이다.
도 25는 또 다른 실시예에 따라 도 16의 표시 장치에 포함될 수 있는 표시 패널을 개략적으로 나타내는 평면도이다.
본 발명은 다양한 변환을 가할 수 있고 여러 가지 실시예를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 상세한 설명에 상세하게 설명하고자 한다. 본 발명의 효과 및 특징, 그리고 그것들을 달성하는 방법은 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 다양한 형태로 구현될 수 있다.
이하, 첨부된 도면을 참조하여 본 발명의 실시예들을 상세히 설명하기로 하며, 도면을 참조하여 설명할 때 동일하거나 대응하는 구성 요소는 동일한 도면부호를 부여하고 이에 대한 중복되는 설명은 생략하기로 한다.
이하의 실시예들에서, 제1, 제2 등의 용어는 한정적인 의미가 아니라 하나의 구성 요소를 다른 구성 요소와 구별하는 목적으로 사용되었다.
이하의 실시예들에서, 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다.
이하의 실시예들에서, 포함하다 또는 가지다 등의 용어는 명세서상에 기재된 특징, 또는 구성요소가 존재함을 의미하는 것이고, 하나 이상의 다른 특징들 또는 구성요소가 부가될 가능성을 미리 배제하는 것은 아니다.
이하의 실시예들에서, 막, 영역, 구성 요소 등의 부분이 다른 부분 위에 또는 상에 있다고 할 때, 다른 부분의 바로 위에 있는 경우뿐만 아니라, 그 중간에 다른 막, 영역, 구성 요소 등이 개재되어 있는 경우도 포함한다.
도면에서는 설명의 편의를 위하여 구성 요소들이 그 크기가 과장 또는 축소될 수 있다. 예컨대, 도면에서 나타난 각 구성의 크기 및 두께는 설명의 편의를 위해 임의로 나타내었으므로, 본 발명이 반드시 도시된 바에 한정되지 않는다.
어떤 실시예가 달리 구현 가능한 경우에 특정한 공정 순서는 설명되는 순서와 다르게 수행될 수도 있다. 예를 들어, 연속하여 설명되는 두 공정이 실질적으로 동시에 수행될 수도 있고, 설명되는 순서와 반대의 순서로 진행될 수 있다.
본 명세서에서 "A 및/또는 B"은 A이거나, B이거나, A와 B인 경우를 나타낸다. 그리고, "A 및 B 중 적어도 하나"는 A이거나, B이거나, A와 B인 경우를 나타낸다.
이하의 실시예에서, 막, 영역, 구성 요소 등이 연결되었다고 할 때, 막, 영역, 구성 요소들이 직접적으로 연결된 경우, 또는/및 막, 영역, 구성요소들 중간에 다른 막, 영역, 구성 요소들이 개재되어 간접적으로 연결된 경우도 포함한다. 예컨대, 본 명세서에서 막, 영역, 구성 요소 등이 전기적으로 연결되었다고 할 때, 막, 영역, 구성 요소 등이 직접 전기적으로 연결된 경우, 및/또는 그 중간에 다른 막, 영역, 구성 요소 등이 개재되어 간접적으로 전기적 연결된 경우를 나타낸다.
x축, y축 및 z축은 직교 좌표계 상의 세 축으로 한정되지 않고, 이를 포함하는 넓은 의미로 해석될 수 있다. 예를 들어, x축, y축 및 z축은 서로 직교할 수도 있지만, 서로 직교하지 않는 서로 다른 방향을 지칭할 수도 있다.
도 1은 일 실시예에 따른 표시 장치의 개략적인 블록도이다.
표시 장치는 전류에 의해 밝기가 달라지는 표시 요소, 예컨대, 유기 발광 다이오드(Organic Light Emitting Diode)를 포함하는 유기 발광 표시 장치(Organic Light Emitting Display)일 수 있다. 또는, 표시 장치는 무기 발광 표시 장치(Inorganic Light Emitting Display 또는 무기 EL 표시 장치)이거나, 양자점 발광 표시 장치(Quantum Dot Light Emitting Display)일 수 있다. 즉, 표시 장치에 구비된 표시 요소의 발광층은 유기물을 포함하거나, 무기물을 포함하거나, 양자점(Quantum Dot)을 포함하거나, 유기물과 양자점을 포함하거나, 무기물과 양자점을 포함하거나, 유기물과 무기물과 양자점을 포함할 수도 있다. 이하에서는 표시 장치가 유기 발광 표시 장치인 경우를 중심으로 서술하고자 한다.
도 1을 참조하면, 유기 발광 표시 장치(100)는 표시부(110), 게이트 구동부(120), 데이터 구동부(130), 타이밍 제어부(140), 및 전압 생성부(150)를 포함한다.
표시부(110)는 제i 행 제j 열에 위치하는 제1 화소(PX1) 및 제i 행 제k 열에 위치하는 제2 화소(PX2)를 포함하는 화소들(PX)을 포함한다. 도 1에는 동일 행에 배치되는 제1 화소(PX1) 및 제2 화소(PX2)가 예시적으로 도시되었지만, m x n개의 화소들(PX)이 예컨대 매트릭스 형태로 배열될 수 있다. 여기서 i는 1 이상 m 이하의 자연수이고, j는 1 이상 n 이하의 자연수이고, k는 1 이상 n 이하의 자연수이다.
도 1에서는 오로지 예시적인 목적으로 7개의 트랜지스터와 1개의 커패시터를 포함하는 화소(PX)를 중심으로 설명한다. 그러나, 본 발명은 이러한 특정 화소 회로를 채용한 화소(PX)에만 적용되는 것이 아니라, 다른 화소 회로, 예컨대, 2개의 트랜지스터와 1개의 커패시터를 포함하는 화소 회로를 채용한 화소(PX) 등에도 동일하게 적용될 수 있다.
화소들(PX)은 제1 스캔선들(SL1_1 내지 SL1_m+1), 제2 스캔선들(SL2_1 내지 SL2_m), 제3 스캔선들(SL3_1 내지 SL3_m), 발광 제어선들(EML_1 내지 EML_m), 및 데이터선들(DL_1 내지 DL_n)에 연결된다. 화소들(PX)은 전원선들(PL_1 내지 PL_n)에 연결되고, 제1 전압 배선(VL1)들 또는 제2 전압 배선(VL2)들에 연결된다.
예컨대, 도 1에 도시된 바와 같이, 제1 화소(PX1)는 제1 스캔선(SL1_i), 제2 스캔선(SL2_i), 제3 스캔선(SL3_i), 발광 제어선(EML_i), 제1 데이터선(DL_j), 제1 전원선(PL_j), 제1 전압 배선(VL1), 및 제1 스캔선(SL1_i+1)에 연결될 수 있다. 제2 화소(PX2)는 제1 스캔선(SL1_i), 제2 스캔선(SL2_i), 제3 스캔선(SL3_i), 발광 제어선(EML_i), 제2 데이터선(DL_k), 제2 전원선(PL_k), 제2 전압 배선(VL2), 및 제1 스캔선(SL1_i+1)에 연결될 수 있다. 제1 스캔선(SL1_i+1)은 제1 화소(PX1) 및 제2 화소(PX2)에 대하여 제4 스캔선으로 지칭될 수 있다.
다른 예에 따르면, 제1 화소(PX1)는 제1 스캔선(SL1_i), 제2 스캔선(SL2_i), 제3 스캔선(SL3_i), 발광 제어선(EML_i), 제1 데이터선(DL_j), 제1 전원선(PL_j), 제1 전압 배선(VL1), 및 제1 스캔선(SL1_i+1) 중 일부의 선들에 연결될 수 있다. 예를 들면, 제1 화소(PX1)는 제1 스캔선(SL1_i), 제1 데이터선(DL_j), 및 제1 전원선(PL_j)에 연결될 수 있다. 제2 화소(PX2)는 제1 스캔선(SL1_i), 제2 스캔선(SL2_i), 제3 스캔선(SL3_i), 발광 제어선(EML_i), 제2 데이터선(DL_k), 제2 전원선(PL_k), 제2 전압 배선(VL2), 및 제1 스캔선(SL1_i+1) 중 일부의 선들에 연결될 수 있다. 예를 들면, 제2 화소(PX2)는 제1 스캔선(SL1_i), 제2 데이터선(DL_k), 및 제2 전원선(PL_k)에 연결될 수 있다.
데이터선들(DL_1 내지 DL_n), 및 전원선들(PL_1 내지 PL_n)은 제1 방향(또는, 열 방향)(DR1)으로 연장되어 동일 열에 위치한 화소들(PX)에 연결될 수 있다. 제1 스캔선들(SL1_1 내지 SL1_m+1), 제2 스캔선들(SL2_1 내지 SL2_m), 제3 스캔선들(SL3_1 내지 SL3_m), 및 발광 제어선들(EML_1 내지 EML_m)은 제2 방향(또는, 행 방향)(DR2)으로 연장되어 동일 행에 위치한 화소들(PX)에 연결될 수 있다.
제1 전압 배선(VL1)들은 제2 방향(DR2)으로 연장되어 동일 행에 위치한 화소들(PX) 중 적어도 일부 화소들에 연결될 수 있다. 제2 전압 배선(VL2)들은 제2 방향(DR2)으로 연장되어 동일 행에 위치한 화소들(PX) 중 적어도 일부 화소들에 연결될 수 있다. 예컨대, 동일 행에 위치한 화소들(PX)은 제1 전압 배선(VL1)에 연결되거나, 동일 행에 위치한 화소들(PX) 중 일부 화소들은 제1 전압 배선(VL1)에 연결되고 다른 일부 화소들은 제2 전압 배선(VL2)에 연결될 수 있다.
일 실시예에 있어서, 제1 행 내지 제m 행 중 일부 행들에 위치한 화소들(PX)은 각각 제2 방향(DR2)으로 연장된 제1 전압 배선(VL1)들에 연결될 수 있다. 제1 행 내지 제m 행 중 다른 일부 행들에 위치한 화소들(PX) 중 일부 화소들은 제1 전압 배선(VL1)들에 연결되고 다른 일부 화소들은 제2 전압 배선(VL2)들에 연결될 수 있다. 이때, 상기 일부 화소들 각각의 크기(예컨대, 발광 면적)와 상기 다른 일부 화소들 각각의 크기(예컨대, 발광 면적)은 상이할 수 있다.
제1 스캔선들(SL1_1 내지 SL1_m) 각각은 게이트 구동부(120)로부터 출력되는 제1 스캔 신호들(GW_1 내지 GW_m)을 동일 행의 화소들(PX)에게 전달하고, 제2 스캔선들(SL2_1 내지 SL2_m) 각각은 게이트 구동부(120)로부터 출력되는 제2 스캔 신호들(GC_1 내지 GC_m)을 동일 행의 화소들(PX)에게 전달하고, 제3 스캔선들(SL3_1 내지 SL3_m) 각각은 게이트 구동부(120)로부터 출력되는 제3 스캔 신호들(GI_1 내지 GI_m)을 동일 행의 화소들(PX)에게 전달하고, 제1 스캔선들(SL1_2 내지 SL1_m+1) 각각은 게이트 구동부(120)로부터 출력되는 제4 스캔 신호들(GB_1 내지 GB_m)을 동일 행의 화소들(PX)에게 전달한다. 제1 스캔 신호(GW_i)와 제4 스캔 신호(GB_i-1)는 제1 스캔선(SL1_i)를 통해 전달되는 동일한 신호일 수 있다.
발광 제어선들(EML_1 내지 EML_m) 각각은 게이트 구동부(120)로부터 출력되는 발광 제어 신호들(EM_1 내지 EM_m)을 동일 행의 화소들(PX)에게 전달한다. 데이터선들(DL_1 내지 DL_n) 각각은 데이터 구동부(130)로부터 출력되는 데이터 전압(Dm_1 내지 Dm_n)을 동일 열의 화소들(PX)에게 전달한다. 제i 행 제j 열에 위치하는 제1 화소(PX1)는 제1 내지 제4 스캔 신호들(GW_i, GC_i, GI_i, GB_i), 제1 데이터 전압(Dm_j), 및 발광 제어 신호(EM_i)를 수신한다. 제i 행 제k 열에 위치하는 제2 화소(PX2)는 제1 내지 제4 스캔 신호들(GW_i, GC_i, GI_i, GB_i), 제2 데이터 전압(Dm_k), 및 발광 제어 신호(EM_i)를 수신한다.
전원선들(PL_1 내지 PL_n) 각각은 전압 생성부(150)로부터 출력되는 제1 구동 전압(ELVDD)을 동일 열의 화소들(PX)에게 전달한다. 다른 예에 따르면, 제1 구동 전압(ELVDD)은 제2 방향(DR2)으로 연장되는 전원선들을 통해 동일 행의 화소들(PX)에게 전달될 수 있다.
제1 전압 배선(VL1)들 각각은 전압 생성부(150)로부터 출력되는 제1 초기화 전압(VINT1)을 동일 행의 화소들(PX) 중 적어도 일부 화소들에게 전달한다. 제2 전압 배선(VL2)들 각각은 전압 생성부(150)로부터 출력되는 제2 초기화 전압(VINT2)을 동일 행의 화소들(PX) 중 적어도 일부 화소들에게 전달한다.
제1 화소(PX1)는 제1 표시 요소 및 제1 데이터 전압(Dm_j)에 기초하여 제1 표시 요소로 흐르는 제1 전류의 크기를 제어하는 제1 구동 트랜지스터(Transistor)를 포함한다. 제1 데이터 전압(Dm_j)은 데이터 구동부(130)에서 출력되며 제1 데이터선(DL_j)을 통해 제1 화소(PX1)에서 수신된다. 제1 표시 요소는 예컨대 유기 발광 다이오드일 수 있다. 제1 표시 요소가 제1 구동 트랜지스터로부터 수신되는 제1 전류의 크기에 대응하는 밝기로 발광함으로써, 제1 화소(PX1)는 제1 데이터 전압(Dm_j)에 대응하는 계조를 표현할 수 있다.
제2 화소(PX2)는 제2 표시 요소 및 제2 데이터 전압(Dm_k)에 기초하여 제2 표시 요소로 흐르는 제2 전류의 크기를 제어하는 제2 구동 트랜지스터(Transistor)를 포함한다. 제2 데이터 전압(Dm_k)은 데이터 구동부(130)에서 출력되며 제2 데이터선(DL_k)을 통해 제2 화소(PX2)에서 수신된다. 제2 표시 요소는 예컨대 유기 발광 다이오드일 수 있다. 제2 표시 요소가 제2 구동 트랜지스터로부터 수신되는 제2 전류의 크기에 대응하는 밝기로 발광함으로써, 제2 화소(PX2)는 제2 데이터 전압(Dm_k)에 대응하는 계조를 표현할 수 있다.
제1 화소(PX1) 및 제2 화소(PX2) 각각은 풀 컬러를 표시할 수 있는 단위 화소의 일부, 예컨대, 부화소에 대응될 수 있다. 제1 화소(PX1) 및 제2 화소(PX2) 각각은 적어도 하나의 스위칭 트랜지스터 및 적어도 하나의 커패시터를 더 포함할 수 있다.
예를 들어, 제1 화소(PX1)는 제3 스캔 신호(GI_i)에 응답하여 제1 초기화 전압(VINT1)을 제1 구동 트랜지스터의 게이트에 인가하는 제1 게이트 초기화 트랜지스터를 포함할 수 있다. 제2 화소(PX2)는 제3 스캔 신호(GI_i)에 응답하여 제2 초기화 전압(VINT2)을 제2 구동 트랜지스터의 게이트에 인가하는 제2 게이트 초기화 트랜지스터를 포함할 수 있다. 또는, 제1 화소(PX1)는 제4 스캔 신호(GB_i)에 응답하여 제1 초기화 전압(VINT1)을 제1 표시 요소의 애노드에 인가하는 제1 애노드 초기화 트랜지스터를 포함할 수 있다. 제2 화소(PX2)는 제4 스캔 신호(GB_i)에 응답하여 제2 초기화 전압(VINT2)을 제2 표시 요소의 애노드에 인가하는 제2 애노드 초기화 트랜지스터를 포함할 수 있다. 제1 화소(PX1) 및 제2 화소(PX2)에 대하여 아래에서 더욱 자세히 설명한다.
전압 생성부(150)는 화소들(PX)의 구동에 필요한 전압들을 생성할 수 있다. 예컨대, 전압 생성부(150)는 제1 구동 전압(ELVDD), 제2 구동 전압(ELVSS), 제1 초기화 전압(VINT1), 및 제2 초기화 전압(VINT2)을 생성할 수 있다.
도 1에 도시되지 않았지만, 전압 생성부(150)는 화소들(PX) 각각의 스위칭 트랜지스터를 제어하기 위한 제1 게이트 전압(VGH) 및 제2 게이트 전압(VGL)을 생성하여 게이트 구동부(120)에 제공할 수 있다. 제1 게이트 전압(VGH)의 레벨은 제2 게이트 전압(VGL)의 레벨보다 높을 수 있다. 스위칭 트랜지스터가 p형 MOSFET인 경우, 제1 게이트 전압(VGH)이 스위칭 트랜지스터의 게이트에 인가되면 스위칭 트랜지스터는 턴 오프되고, 제2 게이트 전압(VGL)이 스위칭 트랜지스터의 게이트에 인가되면 스위칭 트랜지스터는 턴 온될 수 있다. 제1 게이트 전압(VGH)은 턴 오프 전압으로 지칭되고, 제2 게이트 전압(VGL)은 턴 온 전압으로 지칭될 수 있다. 반대로, 스위칭 트랜지스터가 n형 MOSFET인 경우, 제1 게이트 전압(VGH)이 스위칭 트랜지스터의 게이트에 인가되면 스위칭 트랜지스터는 턴 온되고, 제2 게이트 전압(VGL)이 스위칭 트랜지스터의 게이트에 인가되면 스위칭 트랜지스터는 턴 오프될 수 있다. 제1 게이트 전압(VGH)은 턴 온 전압으로 지칭되고, 제2 게이트 전압(VGL)은 턴 오프 전압으로 지칭될 수 있다. 도 1에 도시되지 않았지만, 전압 생성부(150)는 감마 기준 전압들을 생성하여 데이터 구동부(130)에 제공할 수도 있다.
타이밍 제어부(140)는 게이트 구동부(120), 및 데이터 구동부(130)의 동작 타이밍을 제어함으로써, 표시부(110)를 제어할 수 있다. 표시부(110)의 화소들(PX)은 프레임 기간 마다 새로운 데이터 전압(Dm)을 수신하고, 데이터 전압(Dm)에 대응하는 휘도로 발광함으로써 한 프레임의 영상 소스 데이터(RGB)에 대응하는 영상을 표시할 수 있다.
일 실시예에 따르면, 한 프레임 기간은 게이트 초기화 기간, 데이터 기입 및 애노드 초기화 기간, 및 발광 기간을 포함할 수 있다. 게이트 초기화 기간에는 제3 스캔 신호(GI_i)와 동기화하여 제1 초기화 전압(VINT1) 또는 제2 초기화 전압(VINT2)이 화소들(PX)에 인가될 수 있다. 예컨대, 제3 스캔 신호(GI_i)와 동기화하여 제1 초기화 전압(VINT1)이 제1 화소(PX1)에 인가되고, 제2 초기화 전압(VINT2)이 제2 화소(PX2)에 인가될 수 있다. 데이터 기입 및 애노드 초기화 기간에는 제1 스캔 신호(GW) 및 제2 스캔 신호(GC)와 동기화하여 데이터 전압(Dm)이 화소들(PX)에 제공되고 제4 스캔 신호(GB)와 동기화하여 제1 초기화 전압(VINT1) 또는 제2 초기화 전압(VINT2)이 화소들(PX)에 인가될 수 있다. 예컨대, 제1 스캔 신호(GW_i) 및 제2 스캔 신호(GC_i)와 동기화하여 제1 데이터 전압(Dm_j) 및 제2 데이터 전압(Dm_k)이 제1 화소(PX1) 및 제2 화소(PX2)에 각각 제공되고, 제4 스캔 신호(GB_i)와 동기화하여 제1 초기화 전압(VINT1) 및 제2 초기화 전압(VINT2)이 제1 화소(PX1) 및 제2 화소(PX2)에 각각 인가될 수 있다. 발광 기간에는 표시부(110)의 화소들(PX)이 발광한다.
타이밍 제어부(140)는 외부로부터 영상 소스 데이터(RGB)와 제어신호(CONT)를 수신한다. 타이밍 제어부(140)는 표시부(110) 및 화소들(PX)의 특성 등을 기초로 영상 소스 데이터(RGB)를 영상 데이터(DATA)로 변환할 수 있다. 타이밍 제어부(140)는 영상 데이터(DATA)를 데이터 구동부(130)에 제공할 수 있다.
제어신호(CONT)는 수직 동기신호(Vsync), 수평 동기신호(Hsync), 데이터 인에이블 신호(Data Enable, DE), 클럭 신호(CLK) 등을 포함할 수 있다. 타이밍 제어부(140)는 제어신호(CONT)를 이용하여 게이트 구동부(120), 및 데이터 구동부(130)의 동작 타이밍을 제어할 수 있다. 타이밍 제어부(140)는 수평 주사 기간(horizontal scanning period)의 데이터 인에이블 신호(DE)를 카운트하여 프레임 기간을 판단할 수 있다. 이 경우, 외부로부터 공급되는 수직 동기신호(Vsync)와 수평 동기신호(Hsync)는 생략될 수 있다. 영상 소스 데이터(RGB)는 화소들(PX)의 휘도(luminance) 정보를 포함한다. 휘도는 정해진 수효, 예를 들어, 1024(=210), 256(=28) 또는 64(=26)개의 계조(gray)를 가질 수 있다.
타이밍 제어부(140)는 게이트 구동부(120)의 동작 타이밍을 제어하기 위한 게이트 타이밍 제어 신호(GDC), 및 데이터 구동부(130)의 동작 타이밍을 제어하기 위한 데이터 타이밍 제어 신호(DDC)를 포함하는 제어 신호들을 생성할 수 있다.
게이트 타이밍 제어 신호(GDC)는 게이트 스타트 펄스(Gate Start Pulse, GSP), 게이트 시프트 클럭(Gate Shift Clock, GSC), 게이트 출력 인에이블(Gate Output Enable, GOE) 신호 등을 포함할 수 있다. 게이트 스타트 펄스(GSP)는 주사 기간의 시작 시점에 첫 번째 스캔 신호를 생성하는 게이트 구동부(120)에 공급된다. 게이트 시프트 클럭(GSC)은 게이트 구동부(120)에 공통으로 입력되는 클럭 신호로서, 게이트 스타트 펄스(GSP)를 시프트 시키기 위한 클럭 신호이다. 게이트 출력 인에이블(GOE) 신호는 게이트 구동부(120)의 출력을 제어한다.
데이터 타이밍 제어 신호(DDC)는 소스 스타트 펄스(Source, Start Pulse, SSP), 소스 샘플링 클럭(Source Sampling Clock, SSC), 소스 출력 인에이블(Source Output Enable, SOE) 신호 등을 포함할 수 있다. 소스 스타트 펄스(SSP)는 데이터 구동부(130)의 데이터 샘플링 시작 시점을 제어하며, 주사 기간의 시작 시점에 데이터 구동부(130)에 제공된다. 소스 샘플링 클럭(SSC)은 라이징 또는 폴링 에지에 기준하여 데이터 구동부(130) 내에서 데이터의 샘플링 동작을 제어하는 클럭 신호이다. 소스 출력 인에이블 신호(SOE)는 데이터 구동부(130)의 출력을 제어한다. 한편, 데이터 구동부(130)에 공급되는 소스 스타트 펄스(SSP)는 데이터 전송 방식에 따라 생략될 수도 있다.
게이트 구동부(120)는 전압 생성부(150)로부터 제공되는 제1 및 제2 게이트 전압(VGH, VGL)을 이용하여 타이밍 제어부(140)로부터 공급된 게이트 타이밍 제어 신호(GDC)에 응답하여 제1 스캔 신호들(GW_1 내지 GW_m), 제2 스캔 신호들(GC_1 내지 GC_m), 제3 스캔 신호들(GI_1 내지 GI_m), 및 제4 스캔 신호들(GB_1 내지 GB_m)을 순차적으로 생성한다.
데이터 구동부(130)는 타이밍 제어부(140)로부터 공급된 데이터 타이밍 제어 신호(DDC)에 응답하여 타이밍 제어부(140)로부터 공급되는 영상 데이터(DATA)를 샘플링하고 래치하여 병렬 데이터 체계의 데이터로 변환한다. 데이터 구동부(130)는 병렬 데이터 체계의 데이터로 변환할 때, 영상 데이터(DATA)를 감마 기준 전압으로 변환하여 아날로그 형태의 데이터 전압으로 변환한다. 데이터 구동부(130)는 데이터선들(DL_1 내지 DL_n)을 통해 데이터 전압(Dm_1 내지 Dm_n)을 화소들(PX)에 제공한다. 화소들(PX)은 제1 스캔 신호들(GW_1 내지 GW_m)에 응답하여 데이터 전압(Dm_1 내지 Dm_n)을 수신한다.
도 2는 일 실시예에 따른 제1 화소 및 제2 화소를 개략적으로 도시하고, 도 3은 다른 실시예에 따른 제1 화소 및 제2 화소를 개략적으로 도시한다. 도 3은 도 2의 변형 실시예에 해당하는 바, 이하 도 2를 중심으로 설명하며 도 3에 대해서는 차이점을 토대로 위주로 설명한다.
도 2를 참조하면, 유기 발광 표시 장치의 표시부(110)는 제1 화소(PX1) 및 제2 화소(PX2)를 포함할 수 있다. 제1 화소(PX1)는 제1 화소 회로(PC1) 및 제1 화소 회로(PC1)에 연결되는 제1 표시 요소(DE1)를 포함하고, 제2 화소(PX2)는 제2 화소 회로(PC2) 및 제2 화소 회로(PC2)에 연결되는 제2 표시 요소(DE2)를 포함할 수 있다.
도 2에서는 제1 화소 회로(PC1), 제1 표시 요소(DE1), 제2 화소 회로(PC2), 및 제2 표시 요소(DE2) 각각의 평면 형상을 직사각형으로 도시하고 있으나, 제1 화소 회로(PC1), 제1 표시 요소(DE1), 제2 화소 회로(PC2), 및 제2 표시 요소(DE2) 각각의 평면 형상은 다이아몬드 형상, 원형, 타원형, 다각형 등 다양하게 변형될 수 있다.
일 실시예에 있어서, 도 2에 도시된 바와 같이 제2 표시 요소(DE2)의 발광 면적은 제1 표시 요소(DE1)의 발광 면적보다 클 수 있다.
일 실시예에 있어서, 제2 화소 회로(PC2)의 크기(또는, 면적)는 제1 화소 회로(PC1)의 크기(또는, 면적)보다 클 수 있다. 예컨대, 후술할 도 4 및 도 5에 도시된 바와 같이 제1 화소 회로(PC1)는 제1 구동 트랜지스터(T11) 및 제1 저장 커패시터(Cst1)를 포함하고, 제2 화소 회로(PC2)는 제2 구동 트랜지스터(T12) 및 제2 저장 커패시터(Cst2)를 포함할 수 있다. 이때, 제2 구동 트랜지스터(T12)의 채널 길이는 제1 구동 트랜지스터(T11)의 채널 길이보다 길 수 있다. 또는, 제2 구동 트랜지스터(T12)의 채널 폭은 제1 구동 트랜지스터(T11)의 채널 폭보다 클 수 있다. 또는, 제2 저장 커패시터(Cst2)의 커패시턴스는 제1 저장 커패시터(Cst1)의 커패시턴스보다 클 수 있다.
다시 도 2를 참조하면, 제1 화소 회로(PC1) 및 제2 화소 회로(PC2)는 제1 스캔 신호(Sg1)를 전달하는 제1 스캔선(SWL1)에 연결될 수 있다. 제1 화소 회로(PC1)는 제1 초기화 전압(VINT1)을 전달하는 제1 전압 배선(VL1)에 연결되고, 제2 화소 회로(PC2)는 제2 초기화 전압(VINT2)을 전달하는 제2 전압 배선(VL2)에 연결될 수 있다. 이때, 제1 초기화 전압(VINT1)의 레벨과 제2 초기화 전압(VINT2)의 레벨은 상이할 수 있다. 예컨대, 제1 초기화 전압(VINT1)의 레벨은 제2 초기화 전압(VINT2)의 레벨보다 높을 수 있다. 또는, 제2 초기화 전압(VINT2)의 레벨은 제1 초기화 전압(VINT1)의 레벨보다 높을 수 있다.
제1 스캔선(SWL1)은 후술할 도 4 및 도 5의 제3 스캔선(GIL) 또는 제4 스캔선(GBL)에 대응할 수 있다. 제1 스캔선(SWL1)이 제3 스캔선(GIL)에 대응하는 경우, 제1 스캔 신호(Sg1)와 동기화하여 제1 초기화 전압(VINT1)이 제1 화소 회로(PC1)의 제1 구동 트랜지스터(T11)의 게이트에 인가되고, 제1 스캔 신호(Sg1)와 동기화하여 제2 초기화 전압(VINT2)이 제2 화소 회로(PC2)의 제2 구동 트랜지스터(T12)의 게이트에 인가될 수 있다. 제1 스캔선(SWL1)이 제4 스캔선(GBL)에 대응하는 경우, 제1 스캔 신호(Sg1)와 동기화하여 제1 초기화 전압(VINT1)이 제1 표시 요소(DE1)의 애노드에 인가되고, 제1 스캔 신호(Sg1)와 동기화하여 제2 초기화 전압(VINT2)이 제2 표시 요소(DE2)의 애노드에 인가될 수 있다.
비교예로, 크기가 서로 다른 제1 화소 회로 및 제2 화소 회로에 동일한 초기화 전압이 인가될 수 있다. 이 경우, 일부 프레임에서 데이터 전압이 기입되지 않는 저주파 구동에서 제1 화소와 제2 화소 중 하나에서 프레임 별 휘도 차가 발생하여 플리커 현상이 시인되는 문제가 발생할 수 있다.
본 발명의 일 실시예에 따르면, 크기가 서로 다른 제1 화소 회로(PC1) 및 제2 화소 회로(PC2)에 서로 다른 레벨의 제1 초기화 전압(VINT1) 및 제2 초기화 전압(VINT2)이 인가됨으로써, 제1 화소(PX1)와 제2 화소(PX2) 모두에서 프레임 별 휘도 차를 감소시켜 플리커 현상이 시인되지 않을 수 있다.
일 실시예에 있어서, 도 2에 도시된 바와 같이 평면 상에서 제1 화소 회로(PC1)와 제1 표시 요소(DE1)는 적어도 일부 중첩하고, 제2 화소 회로(PC2)와 제2 표시 요소(DE2)는 적어도 일부 중첩할 수 있다.
다른 실시예에 있어서, 도 3에 도시된 바와 같이 평면 상에서 제2 화소 회로(PC2)와 제2 표시 요소(DE2)는 서로 이격될 수 있다. 다른 말로, 제2 화소 회로(PC2)와 제2 표시 요소(DE2)는 중첩하지 않을 수 있다.
도 4는 일 실시예에 따른 제1 화소의 등가 회로도를 도시한다.
도 4를 참조하면, 제1 화소(PX1)는 제1 내지 제4 스캔 신호들(GW, GC, GI, GB)을 각각 전달하는 제1 내지 제4 스캔선들(GWL, GCL, GIL, GBL), 및 제1 데이터 전압(Dm1)을 전달하는 제1 데이터선(DL1), 발광 제어 신호(EM)를 전달하는 발광 제어선(EML)에 연결된다. 제1 화소(PX1)는 제1 구동 전압(ELVDD)을 전달하는 제1 전원선(PL1), 및 제1 초기화 전압(VINT1)을 전달하는 제1 전압 배선(VL1)에 연결된다. 제1 화소(PX1)는 제2 구동 전압(ELVSS)이 인가되는 공통 전극에 연결된다.
제1 스캔선(GWL)은 도 1의 제1 스캔선(SL1_i)에 대응하고, 제2 스캔선(GCL)은 도 1의 제2 스캔선(SL2_i)에 대응하고, 제3 스캔선(GIL)은 도 1의 제3 스캔선(SL3_i)에 대응하고, 제4 스캔선(GBL)은 도 1의 제1 스캔선(SL1_i+1)에 대응하고, 발광 제어선(EML)은 도 1의 발광 제어선(EML_i)에 대응한다. 제1 데이터선(DL1)은 도 1의 제1 데이터선(DL_j)에 대응하고, 제1 전원선(PL1)은 도 1의 제1 전원선(PL_j)에 대응한다.
이하, 제1 화소(PX1)에 포함되는 소자들에 대해 설명한다.
제1 화소(PX1)는 제1 표시 요소(DE1), 제1 내지 제7 트랜지스터(T11 내지 T71), 제1 저장 커패시터(Cst1), 및 제1 부스팅 커패시터(Cbs1)를 포함한다. 제1 표시 요소(DE1)는 애노드와 캐소드를 갖는 유기 발광 다이오드일 수 있다. 캐소드는 제2 구동 전압(ELVSS)이 인가되는 공통 전극일 수 있다.
제1 내지 제7 트랜지스터(T11 내지 T71) 중 일부는 NMOS(n-channel MOSFET)로 구비되고, 나머지는 PMOS(p-channel MOSFET)으로 구비될 수 있다. 예를 들어, 제1 내지 제7 트랜지스터(T11 내지 T71) 중 제3 트랜지스터(T31) 및 제4 트랜지스터(T41)는 NMOS(n-channel MOSFET)로 구비되며, 나머지는 PMOS(p-channel MOSFET)으로 구비될 수 있다.
다른 실시예로, 제1 내지 제7 트랜지스터(T11 내지 T71) 중 제3 트랜지스터(T31), 제4 트랜지스터(T41) 및 제7 트랜지스터(T71)은 NMOS로 구비되며, 나머지는 PMOS로 구비될 수 있다. 또는, 제1 내지 제7 트랜지스터(T11 내지 T71) 중 하나만 NMOS로 구비되고 나머지는 PMOS로 구비될 수 있다. 또는, 제1 내지 제7 트랜지스터(T11 내지 T71) 모두 NMOS 또는 PMOS로 구비될 수 있다.
제1 트랜지스터(T11)는 게이트-소스 전압에 따라 드레인 전류의 크기가 결정되는 구동 트랜지스터이고, 제2 내지 제7 트랜지스터(T21 내지 T71)는 게이트-소스 전압, 실질적으로 게이트 전압에 따라 턴 온/오프되는 스위칭 트랜지스터일 수 있다.
제1 트랜지스터(T11)는 제1 구동 트랜지스터로 지칭되고, 제2 트랜지스터(T21)는 제1 스캔 트랜지스터로 지칭되고, 제3 트랜지스터(T31)는 제1 보상 트랜지스터로 지칭되고, 제4 트랜지스터(T41)는 제1 게이트 초기화 트랜지스터로 지칭되고, 제5 트랜지스터(T51)는 제1 동작 제어 트랜지스터로 지칭되고, 제6 트랜지스터(T61)는 제1 발광 제어 트랜지스터로 지칭되고, 제7 트랜지스터(T71)는 제1 애노드 초기화 트랜지스터로 지칭될 수 있다.
제1 저장 커패시터(Cst1)는 제1 전원선(PL1)과 제1 구동 트랜지스터(T11)의 게이트 사이에 연결된다. 제1 저장 커패시터(Cst1)는 제1 전원선(PL1)에 연결되는 제2 전극(CE2), 및 제1 구동 트랜지스터(T11)의 게이트에 연결되는 제1 전극(CE1)을 가질 수 있다.
제1 구동 트랜지스터(T11)는 게이트-소스 전압에 따라 제1 전원선(PL1)에서 제1 표시 요소(DE1)로 흐르는 제1 전류(Id1)의 크기를 제어할 수 있다. 제1 구동 트랜지스터(T11)는 제1 저장 커패시터(Cst1)의 제1 전극(CE1)에 연결되는 게이트, 제1 동작 제어 트랜지스터(T51)를 통해 제1 전원선(PL1)에 연결되는 소스, 제1 발광 제어 트랜지스터(T61)를 통해 제1 표시 요소(DE1)에 연결되는 드레인을 가질 수 있다.
제1 구동 트랜지스터(T11)는 게이트-소스 전압에 따라 제1 전류(Id1)를 제1 표시 요소(DE1)에 출력할 수 있다. 제1 전류(Id1)의 크기는 제1 구동 트랜지스터(T11)의 게이트-소스 전압과 문턱 전압의 차에 기초하여 결정된다. 제1 표시 요소(DE1)는 제1 구동 트랜지스터(T11)로부터 제1 전류(Id1)를 수신하고, 제1 전류(Id1)의 크기에 따른 밝기로 발광할 수 있다.
제1 스캔 트랜지스터(T21)는 제1 스캔 신호(GW)에 응답하여 제1 데이터 전압(Dm1)을 제1 구동 트랜지스터(T11)의 소스에 전달한다. 제1 스캔 트랜지스터(T21)는 제1 스캔선(GWL)에 연결되는 게이트, 제1 데이터선(DL1)에 연결되는 소스, 및 제1 구동 트랜지스터(T11)의 소스에 연결되는 드레인을 가질 수 있다.
제1 보상 트랜지스터(T31)는 제2 스캔 신호(GC)에 응답하여 제1 구동 트랜지스터(T11)의 드레인과 게이트를 서로 연결한다. 제1 보상 트랜지스터(T31)는 제2 스캔선(GCL)에 연결되는 게이트, 제1 구동 트랜지스터(T11)의 게이트에 연결되는 소스, 및 제1 구동 트랜지스터(T11)의 드레인에 연결되는 드레인을 가질 수 있다.
제1 게이트 초기화 트랜지스터(T41)는 제3 스캔 신호(GI)에 응답하여 제1 초기화 전압(VINT1)을 제1 구동 트랜지스터(T11)의 게이트에 인가한다. 제1 게이트 초기화 트랜지스터(T41)는 제3 스캔선(GIL)에 연결되는 게이트, 제1 전압 배선(VL1)에 연결되는 소스, 및 제1 구동 트랜지스터(T11)의 게이트에 연결되는 드레인을 가질 수 있다.
제1 애노드 초기화 트랜지스터(T71)는 제4 스캔 신호(GB)에 응답하여 제1 초기화 전압(VINT1)을 제1 표시 요소(DE1)의 애노드에 인가한다. 제1 애노드 초기화 트랜지스터(T71)는 제4 스캔선(GBL)에 연결되는 게이트, 제1 표시 요소(DE1)의 애노드에 연결되는 소스, 및 제1 전압 배선(VL1)에 연결되는 드레인을 가질 수 있다.
도 4에서는 제1 게이트 초기화 트랜지스터(T41)와 제1 애노드 초기화 트랜지스터(T71)가 제1 전압 배선(VL1)에 연결되는 것으로 도시하고 있으나, 다른 실시예로서, 제1 게이트 초기화 트랜지스터(T41)와 제1 애노드 초기화 트랜지스터(T71)는 서로 다른 전압 배선에 연결될 수 있다. 이에 대해서는 도 7에서 후술한다.
제1 동작 제어 트랜지스터(T51)는 발광 제어 신호(EM)에 응답하여 제1 전원선(PL1)과 제1 구동 트랜지스터(T11)의 소스를 서로 접속할 수 있다. 제1 동작 제어 트랜지스터(T51)는 발광 제어선(EML)에 연결되는 게이트, 제1 전원선(PL1)에 연결되는 소스, 및 제1 구동 트랜지스터(T11)의 소스에 연결되는 드레인을 가질 수 있다.
제1 발광 제어 트랜지스터(T61)는 발광 제어 신호(EM)에 응답하여 제1 구동 트랜지스터(T11)의 드레인과 제1 표시 요소(DE1)의 애노드를 서로 접속할 수 있다. 제1 발광 제어 트랜지스터(T61)는 발광 제어선(EML)에 연결되는 게이트, 제1 구동 트랜지스터(T11)의 드레인에 연결되는 소스, 및 제1 표시 요소(DE1)의 애노드에 연결되는 드레인을 가질 수 있다.
제1 스캔 신호(GW)와 제2 스캔 신호(GC)는 실질적으로 동기화될 수 있다. 제3 스캔 신호(GI)는 이전 행의 제1 스캔 신호(GW)와 실질적으로 동기화될 수 있다. 제4 스캔 신호(GB)는 제1 스캔 신호(GW)와 실질적으로 동기화될 수 있다. 다른 예에 따르면, 제4 스캔 신호(GB)는 다음 행의 제1 스캔 신호(GW)와 실질적으로 동기화될 수 있다.
제1 부스팅 커패시터(Cbs1)는 제1 저장 커패시터의 제1 전극(CE1)에 연결되는 제1 전극(CE1'), 및 제1 스캔 트랜지스터(T21)의 게이트에 연결되는 제2 전극(CE2')을 가질 수 있다. 제1 부스팅 커패시터(Cbs1)의 제2 전극(CE2')은 제1 스캔 신호(GW)를 제공받을 수 있다. 제1 부스팅 커패시터(Cbs1)는 제1 스캔 신호(GW)의 제공이 중단되는 시점에서 제1 구동 트랜지스터(T11)의 게이트 단자의 전압을 상승시킴으로써, 상기 게이트 단자의 전압 강하를 보상할 수 있다.
이하에서 일 실시예에 따른 유기 발광 표시 장치의 한 화소인 제1 화소(PX1)의 구체적인 동작 과정을 상세히 설명한다.
우선, 하이 레벨의 발광 제어 신호(EM)가 수신되면, 제1 동작 제어 트랜지스터(T51)와 제1 발광 제어 트랜지스터(T61)가 턴 오프되고, 제1 구동 트랜지스터(T11)는 제1 전류(Id1)의 출력을 멈추고, 제1 표시 요소(DE1)는 발광을 멈춘다.
이후, 하이 레벨의 제3 스캔 신호(GI)가 수신되는 게이트 초기화 기간 동안, 제1 게이트 초기화 트랜지스터(T41)가 턴 온되며, 제1 초기화 전압(VINT1)은 제1 구동 트랜지스터(T11)의 게이트, 즉, 제1 저장 커패시터(Cst1)의 제1 전극(CE1)에 인가된다. 제1 저장 커패시터(Cst1)에는 제1 구동 전압(ELVDD)과 제1 초기화 전압(VINT1)의 차(ELVDD - VINT1)가 저장된다.
이후, 로우 레벨의 제1 스캔 신호(GW) 및 하이 레벨의 제2 스캔 신호(GC)가 수신되는 데이터 기입 기간 동안, 제1 스캔 트랜지스터(T21)와 제1 보상 트랜지스터(T31)가 턴 온되며, 제1 데이터 전압(Dm1)은 제1 구동 트랜지스터(T11)의 소스에 수신된다. 제1 보상 트랜지스터(T31)에 의해 제1 구동 트랜지스터(T11)는 다이오드 연결되고, 순방향으로 바이어스 된다. 제1 구동 트랜지스터(T11)의 게이트 전압은 제1 초기화 전압(VINT1)에서 상승한다. 제1 구동 트랜지스터(T11)의 게이트 전압이 제1 데이터 전압(Dm1)에서 제1 구동 트랜지스터(T11)의 문턱 전압(Threshold voltage, Vth)만큼 감소한 데이터 보상 전압(Dm1 - |Vth|)과 동일해지면, 제1 구동 트랜지스터(T11)가 턴 오프되면서 제1 구동 트랜지스터(T11)의 게이트 전압의 상승은 멈춘다. 그에 따라, 제1 저장 커패시터(Cst1)에는 제1 구동 전압(ELVDD)과 데이터 보상 전압(Dm1 - |Vth|)의 차(ELVDD - Dm1 + |Vth|)가 저장된다.
또한, 로우 레벨의 제4 스캔 신호(GB)가 수신되는 애노드 초기화 기간 동안, 제1 애노드 초기화 트랜지스터(T71)가 턴 온되며, 제1 초기화 전압(VINT1)은 제1 표시 요소(DE1)의 애노드에 인가된다. 제1 초기화 전압(VINT1)을 제1 표시 요소(DE1)의 애노드에 인가하여 제1 표시 요소(DE1)를 완전히 비발광시킴으로써, 제1 표시 요소(DE1)가 다음 프레임에 블랙 계조에 대응하여 미세하게 발광하는 현상을 제거할 수 있다.
제1 스캔 신호(GW)와 제4 스캔 신호(GB)는 실질적으로 동기화될 수 있으며, 이 경우 데이터 기입 기간과 애노드 초기화 기간은 동일한 기간일 수 있다.
이후, 로우 레벨의 발광 제어 신호(EM)가 수신되면, 제1 동작 제어 트랜지스터(T51)와 제1 발광 제어 트랜지스터(T61)가 턴 온되고, 제1 구동 트랜지스터(T11)는 제1 저장 커패시터(Cst1)에 저장되었던 전압, 즉, 제1 구동 트랜지스터(T11)의 소스-게이트 전압(ELVDD - Dm1 + |Vth|)에서 제1 구동 트랜지스터(T11)의 문턱 전압(|Vth|)을 감산한 전압(ELVDD - Dm1)에 대응하는 제1 전류(Id1)를 출력하고, 제1 표시 요소(DE1)는 제1 전류(Id1)의 크기에 대응하는 휘도로 발광할 수 있다.
본 실시예에서는 제1 내지 제7 트랜지스터(T11 내지 T71) 중 적어도 하나는 산화물을 포함하는 반도체층을 포함하며, 나머지는 실리콘을 포함하는 반도체층을 포함하고 있다.
구체적으로, 표시 장치의 밝기에 직접적으로 영향을 미치는 제1 구동 트랜지스터(T11)의 경우 높은 신뢰성을 갖는 다결정 실리콘으로 구성된 반도체층을 포함하도록 구성하며, 이를 통해 고해상도의 표시 장치를 구현할 수 있다.
한편, 산화물 반도체는 높은 캐리어 이동도(high carrier mobility) 및 낮은 누설 전류를 가지므로, 구동 시간이 길더라도 전압 강하가 크지 않다. 즉, 저주파 구동 시에도 전압 강하에 따른 화상의 색상 변화가 크지 않으므로, 저주파 구동이 가능하다.
이와 같이 산화물 반도체의 경우 누설 전류가 적은 이점을 갖기에, 제1 구동 트랜지스터(T11)의 게이트에 연결되는 제1 보상 트랜지스터(T31), 제1 게이트 초기화 트랜지스터(T41) 및 제1 애노드 초기화 트랜지스터(T71) 중 적어도 하나를 산화물 반도체로 채용하여 제1 구동 트랜지스터(T11)의 게이트로 흘러갈 수 있는 누설 전류를 방지하는 동시에 소비 전력을 줄일 수 있다.
도 5는 일 실시예에 따른 제2 화소의 등가 회로도를 도시한다.
도 5를 참조하면, 제2 화소(PX2)는 제1 내지 제4 스캔 신호들(GW, GC, GI, GB)을 각각 전달하는 제1 내지 제4 스캔선들(GWL, GCL, GIL, GBL), 및 제2 데이터 전압(Dm2)을 전달하는 제2 데이터선(DL2), 발광 제어 신호(EM)를 전달하는 발광 제어선(EML)에 연결된다. 제2 화소(PX2)는 제1 구동 전압(ELVDD)을 전달하는 제2 전원선(PL2), 및 제2 초기화 전압(VINT2)을 전달하는 제2 전압 배선(VL2)에 연결된다. 제2 화소(PX2)는 제2 구동 전압(ELVSS)이 인가되는 공통 전극에 연결된다.
제1 스캔선(GWL)은 도 1의 제1 스캔선(SL1_i)에 대응하고, 제2 스캔선(GCL)은 도 1의 제2 스캔선(SL2_i)에 대응하고, 제3 스캔선(GIL)은 도 1의 제3 스캔선(SL3_i)에 대응하고, 제4 스캔선(GBL)은 도 1의 제1 스캔선(SL1_i+1)에 대응하고, 발광 제어선(EML)은 도 1의 발광 제어선(EML_i)에 대응한다. 제2 데이터선(DL2)은 도 1의 제2 데이터선(DL_k)에 대응하고, 제2 전원선(PL2)은 도 1의 제2 전원선(PL_k)에 대응한다.
제2 화소(PX2)는 제2 표시 요소(DE2), 제1 내지 제7 트랜지스터(T12 내지 T72), 및 제2 저장 커패시터(Cst2)를 포함한다. 제2 표시 요소(DE2)는 애노드와 캐소드를 갖는 유기 발광 다이오드일 수 있다. 캐소드는 제2 구동 전압(ELVSS)이 인가되는 공통 전극일 수 있다.
제1 트랜지스터(T12)는 게이트-소스 전압에 따라 드레인 전류의 크기가 결정되는 구동 트랜지스터이고, 제2 내지 제7 트랜지스터(T22 내지 T72)는 게이트-소스 전압, 실질적으로 게이트 전압에 따라 턴 온/오프되는 스위칭 트랜지스터일 수 있다.
제1 트랜지스터(T12)는 제2 구동 트랜지스터로 지칭되고, 제2 트랜지스터(T22)는 제2 스캔 트랜지스터로 지칭되고, 제3 트랜지스터(T32)는 제2 보상 트랜지스터로 지칭되고, 제4 트랜지스터(T42)는 제2 게이트 초기화 트랜지스터로 지칭되고, 제5 트랜지스터(T52)는 제2 동작 제어 트랜지스터로 지칭되고, 제6 트랜지스터(T62)는 제2 발광 제어 트랜지스터로 지칭되고, 제7 트랜지스터(T72)는 제2 애노드 초기화 트랜지스터로 지칭될 수 있다.
제2 저장 커패시터(Cst2)는 제2 전원선(PL2)에 연결되는 제4 전극(CE4), 및 제2 구동 트랜지스터(T12)의 게이트에 연결되는 제3 전극(CE3)을 가질 수 있다.
제2 부스팅 커패시터(Cbs2)는 제2 저장 커패시터의 제3 전극(CE3)에 연결되는 제3 전극(CE3'), 및 제2 스캔 트랜지스터(T22)의 게이트에 연결되는 제4 전극(CE4')을 가질 수 있다.
제2 구동 트랜지스터(T12)는 게이트-소스 전압에 따라 제2 전류(Id2)를 제2 표시 요소(DE2)에 출력할 수 있다. 제2 전류(Id2)의 크기는 제2 구동 트랜지스터(T12)의 게이트-소스 전압과 문턱 전압의 차에 기초하여 결정된다. 제2 표시 요소(DE2)는 제2 구동 트랜지스터(T12)로부터 제2 전류(Id2)를 수신하고, 제2 전류(Id2)의 크기에 따른 밝기로 발광할 수 있다.
제2 게이트 초기화 트랜지스터(T42)는 제3 스캔 신호(GI)에 응답하여 제2 초기화 전압(VINT2)을 제2 구동 트랜지스터(T12)의 게이트에 인가한다. 제2 게이트 초기화 트랜지스터(T42)는 제3 스캔선(GIL)에 연결되는 게이트, 제2 전압 배선(VL2)에 연결되는 소스, 및 제2 구동 트랜지스터(T12)의 게이트에 연결되는 드레인을 가질 수 있다.
제2 애노드 초기화 트랜지스터(T72)는 제4 스캔 신호(GB)에 응답하여 제2 초기화 전압(VINT2)을 제2 표시 요소(DE2)의 애노드에 인가한다. 제2 애노드 초기화 트랜지스터(T72)는 제4 스캔선(GBL)에 연결되는 게이트, 제2 표시 요소(DE2)의 애노드에 연결되는 소스, 및 제2 전압 배선(VL2)에 연결되는 드레인을 가질 수 있다.
도 4에서는 제1 게이트 초기화 트랜지스터(T41)와 제1 애노드 초기화 트랜지스터(T71)가 제1 전압 배선(VL1)에 연결되는 것으로 도시하고 있으나, 다른 실시예로서, 제1 게이트 초기화 트랜지스터(T41)와 제1 애노드 초기화 트랜지스터(T71)는 서로 다른 전압 배선에 연결될 수 있다. 이에 대해서는 도 7에서 후술한다.
도 4에 도시된 제1 화소(PX1)와 제2 화소(PX2)는 각각 제1 전압 배선(VL1) 및 제2 전압 배선(VL2)에 연결되는 점 이외에 동작 과정 등 동일하게 적용될 수 있다.
제2 구동 트랜지스터(T12)는 도 4의 제1 구동 트랜지스터(T11)에 대응하고, 제2 스캔 트랜지스터(T22)는 도 4의 제1 스캔 트랜지스터(T21)에 대응하고, 제2 보상 트랜지스터(T32)는 도 4의 제1 보상 트랜지스터(T31)에 대응하고, 제2 게이트 초기화 트랜지스터(T42)는 도 4의 제1 게이트 초기화 트랜지스터(T41)에 대응하고, 제2 동작 제어 트랜지스터(T52)는 도 4의 제1 동작 제어 트랜지스터(T51)에 대응하고, 제2 발광 제어 트랜지스터(T62)는 도 4의 제1 발광 제어 트랜지스터(T61)에 대응하고, 제2 애노드 초기화 트랜지스터(T72)는 도 4의 제1 애노드 초기화 트랜지스터(T71)에 대응할 수 있다. 제2 저장 커패시터(Cst2)는 도 4의 제1 저장 커패시터(Cst1)에 대응하고, 제2 부스팅 커패시터(Cbs2)는 도 4의 제1 부스팅 커패시터(Cbs1)에 대응할 수 있다.
도 6은 또 다른 실시예에 따른 제1 화소 및 제2 화소를 개략적으로 도시한다. 도 6은 도 2의 변형 실시예로, 전압 배선 및 초기화 전압의 구조에서 차이가 있다. 이하에서는 중복되는 내용은 도 2의 설명으로 갈음하고 차이점을 위주로 설명한다.
도 6을 참조하면, 제1 화소 회로(PC1) 및 제2 화소 회로(PC2)는 제1 스캔 신호(Sg1)를 전달하는 제1 스캔선(SWL1) 및 제2 스캔 신호(Sg2)를 전달하는 제2 스캔선(SWL2)에 연결될 수 있다.
제1 화소 회로(PC1)는 제1 초기화 전압(VINT1)을 전달하는 제1 전압 배선(VL1), 및 제3 초기화 전압(VINT3)을 전달하는 제3 전압 배선(VL3)에 연결될 수 있다. 제2 화소 회로(PC2)는 제2 초기화 전압(VINT2)을 전달하는 제2 전압 배선(VL2), 및 제4 초기화 전압(VINT4)을 전달하는 제4 전압 배선(VL4)에 연결될 수 있다.
이때, 제1 초기화 전압(VINT1)의 레벨과 제2 초기화 전압(VINT2)의 레벨은 상이할 수 있다. 제3 초기화 전압(VINT3)의 레벨과 제4 초기화 전압(VINT4)의 레벨은 상이할 수 있다. 예컨대, 제3 초기화 전압(VINT3)의 레벨은 제4 초기화 전압(VINT4)의 레벨보다 높을 수 있다. 또는, 제4 초기화 전압(VINT4)의 레벨은 제3 초기화 전압(VINT3)의 레벨보다 높을 수 있다.
제1 스캔선(SWL1)은 후술할 도 7 및 도 8의 제3 스캔선(GIL)에 대응하고, 제2 스캔선(SWL2)은 도 7 및 도 8의 제4 스캔선(GBL)에 대응할 수 있다. 제1 스캔 신호(Sg1)와 동기화하여 제1 초기화 전압(VINT1)이 제1 화소 회로(PC1)의 제1 구동 트랜지스터(T11, 도 7)의 게이트에 인가되고, 제1 스캔 신호(Sg1)와 동기화하여 제2 초기화 전압(VINT2)이 제2 화소 회로(PC2)의 제2 구동 트랜지스터(T12, 도 8)의 게이트에 인가될 수 있다. 제2 스캔 신호(Sg2)와 동기화하여 제3 초기화 전압(VINT3)이 제1 표시 요소(DE1)의 애노드에 인가되고, 제2 스캔 신호(Sg2)와 동기화하여 제4 초기화 전압(VINT4)이 제2 표시 요소(DE2)의 애노드에 인가될 수 있다.
본 발명의 일 실시예에 따르면, 크기가 서로 다른 제1 화소 회로(PC1) 및 제2 화소 회로(PC2)에 서로 다른 레벨의 제1 초기화 전압(VINT1) 및 제2 초기화 전압(VINT2), 제3 초기화 전압(VINT3) 및 제4 초기화 전압(VINT4)이 인가됨으로써, 제1 화소(PX1)와 제2 화소(PX2) 모두에서 프레임 별 휘도 차를 감소시켜 플리커 현상이 시인되지 않을 수 있다.
일 실시예에 있어서, 도 6에 도시된 바와 같이 평면 상에서 제1 화소 회로(PC1)와 제1 표시 요소(DE1)는 적어도 일부 중첩하고, 제2 화소 회로(PC2)와 제2 표시 요소(DE2)는 적어도 일부 중첩할 수 있다.
다른 실시예에 있어서, 전술한 도 3에 도시된 바와 같이 평면 상에서 제2 화소 회로(PC2)와 제2 표시 요소(DE2)는 서로 이격될 수 있다. 다른 말로, 제2 화소 회로(PC2)와 제2 표시 요소(DE2)는 중첩하지 않을 수 있다.
도 7은 다른 실시예에 따른 제1 화소의 등가 회로도를 도시한다. 도 7은 도 4의 변형 실시예로, 전압 배선 및 초기화 전압의 구조에서 차이가 있다. 이하에서는 중복되는 내용은 도 4의 설명으로 갈음하고 차이점을 위주로 설명한다.
도 7을 참조하면, 제1 화소(PX1)는 제1 초기화 전압(VINT1)을 전달하는 제1 전압 배선(VL1), 및 제3 초기화 전압(VINT3)을 전달하는 제3 전압 배선(VL3)에 연결된다.
제1 게이트 초기화 트랜지스터(T41)와 제1 애노드 초기화 트랜지스터(T71)는 서로 다른 전압 배선에 연결될 수 있다. 예컨대, 도 7에 도시된 바와 같이 제1 게이트 초기화 트랜지스터(T41)는 제1 전압 배선(VL1)에 연결되고, 제1 애노드 초기화 트랜지스터(T71)는 제3 전압 배선(VL3)에 연결될 수 있다.
제1 게이트 초기화 트랜지스터(T41)는 제3 스캔 신호(GI)에 응답하여 제1 초기화 전압(VINT1)을 제1 구동 트랜지스터(T11)의 게이트에 인가하고, 제1 애노드 초기화 트랜지스터(T71)는 제4 스캔 신호(GB)에 응답하여 제3 초기화 전압(VINT3)을 제1 표시 요소(DE1)의 애노드에 인가할 수 있다.
제3 초기화 전압(VINT3)의 레벨은 제1 초기화 전압(VINT1)의 레벨보다 높고, 제2 구동 전압(ELVSS)에서 제1 표시 요소(DE1)의 문턱 전압만큼 높은 전압 레벨보다는 낮을 수 있다. 제1 표시 요소(DE1)는 상대적으로 큰 크기를 갖기 때문에, 상당히 큰 커패시턴스를 갖는다. 게다가, 제1 초기화 전압(VINT1)의 레벨은 너무 낮기 때문에, 다음 프레임에 제1 표시 요소(DE1)는 상당한 지연 시간 후에 발광하기 시작한다. 그러나, 본 실시예에 따르면, 제1 초기화 전압(VINT1)의 레벨보다 높은 레벨을 갖는 제3 초기화 전압(VINT3)으로 제1 표시 요소(DE1)의 애노드를 초기화함으로써, 다음 프레임에 제1 표시 요소(DE1)는 빠른 시간 내에 발광하기 시작할 수 있다. 즉, 발광 지연 문제가 해소될 수 있다.
도 8은 다른 실시예에 따른 제2 화소의 등가 회로도를 도시한다. 도 8은 도 5의 변형 실시예로, 전압 배선 및 초기화 전압의 구조에서 차이가 있다. 이하에서는 중복되는 내용은 도 5의 설명으로 갈음하고 차이점을 위주로 설명한다.
도 8을 참조하면, 제2 화소(PX2)는 제2 초기화 전압(VINT2)을 전달하는 제2 전압 배선(VL2), 및 제4 초기화 전압(VINT4)을 전달하는 제4 전압 배선(VL4)에 연결된다.
제2 게이트 초기화 트랜지스터(T42)와 제2 애노드 초기화 트랜지스터(T72)는 서로 다른 전압 배선에 연결될 수 있다. 예컨대, 도 8에 도시된 바와 같이 제2 게이트 초기화 트랜지스터(T42)는 제2 전압 배선(VL2)에 연결되고, 제2 애노드 초기화 트랜지스터(T72)는 제4 전압 배선(VL4)에 연결될 수 있다.
제2 게이트 초기화 트랜지스터(T42)는 제3 스캔 신호(GI)에 응답하여 제2 초기화 전압(VINT2)을 제2 구동 트랜지스터(T12)의 게이트에 인가하고, 제2 애노드 초기화 트랜지스터(T72)는 제4 스캔 신호(GB)에 응답하여 제4 초기화 전압(VINT4)을 제2 표시 요소(DE2)의 애노드에 인가할 수 있다.
제4 초기화 전압(VINT4)의 레벨은 제2 초기화 전압(VINT2)의 레벨보다 높고, 제2 구동 전압(ELVSS)에서 제2 표시 요소(DE2)의 문턱 전압만큼 높은 전압 레벨보다는 낮을 수 있다. 제2 표시 요소(DE2)는 상대적으로 큰 크기를 갖기 때문에, 상당히 큰 커패시턴스를 갖는다. 게다가, 제2 초기화 전압(VINT2)의 레벨은 너무 낮기 때문에, 다음 프레임에 제2 표시 요소(DE2)는 상당한 지연 시간 후에 발광하기 시작한다. 그러나, 본 실시예에 따르면, 제2 초기화 전압(VINT2)의 레벨보다 높은 레벨을 갖는 제4 초기화 전압(VINT4)으로 제2 표시 요소(DE2)의 애노드를 초기화함으로써, 다음 프레임에 제2 표시 요소(DE2)는 빠른 시간 내에 발광하기 시작할 수 있다. 즉, 발광 지연 문제가 해소될 수 있다.
도 9는 일 실시예에 따른 표시 장치를 개략적으로 도시하는 사시도이다.
도 9를 참조하면, 표시 장치(1)는 표시 영역(DA)과 표시 영역(DA) 외측의 주변 영역(PA)을 포함할 수 있다. 표시 영역(DA)은 제2 영역(AR2)과, 제2 영역(AR2)을 적어도 부분적으로 둘러싸는 제1 영역(AR1)을 포함할 수 있다. 제2 영역(AR2)과 제1 영역(AR1) 각각은 개별적으로 또는 함께 이미지를 디스플레이할 수 있다. 주변 영역(PA)은 표시 요소들이 배치되지 않은 일종의 비표시 영역일 수 있다. 표시 영역(DA)은 주변 영역(PA)에 의해 전체적으로 둘러싸일 수 있다.
도 9는 제1 영역(AR1)의 내에 하나의 제2 영역(AR2)이 위치하는 것을 도시한다. 다른 실시예로, 표시 장치(1)는 2개 이상의 제2 영역(AR2)들을 가질 수 있고, 복수의 제2 영역(AR2)들의 형상 및 크기는 서로 상이할 수 있다. 표시 장치(1)의 상면에 대략 수직인 방향에서 보았을 시, 제2 영역(AR2)의 형상은 원형, 타원형, 사각형 등의 다각형, 별 형상 또는 다이아몬드 형상 등 다양한 형상을 가질 수 있다. 그리고 도 9에서는 표시 장치(1)의 상면에 대략 수직인 방향에서 보았을 시 대략 사각형 형상을 갖는 제1 영역(AR1)의 (+y 방향) 상측 중앙에 제2 영역(AR2)이 배치된 것으로 도시하고 있으나, 제2 영역(AR2)은 사각형인 제1 영역(AR1)의 일측, 예컨대 우상측 또는 좌상측에 배치될 수도 있다.
표시 장치(1)는 표시 영역(DA)에 배치된 복수의 화소(PX)들을 이용하여 이미지를 제공할 수 있다. 표시 장치(1)는 제1 영역(AR1)에 배치된 복수의 제1 화소(PX1)들과 제2 영역(AR2)에 배치된 복수의 제2 화소(PX2)들을 이용하여 이미지를 제공할 수 있다. 복수의 제1 화소(PX1)들 및 복수의 제2 화소(PX2)들 각각은 표시 요소를 구비할 수 있다. 복수의 제1 화소(PX1)들 및 복수의 제2 화소(PX2)들 각각은 유기 발광 다이오드(Organic Light-Emitting Diode, OLED)와 같은 표시 요소를 포함할 수 있다. 각 화소(PX)는 유기 발광 다이오드(OLED)를 통해 예컨대, 적색, 녹색, 청색 또는 백색의 빛을 방출할 수 있다. 각 화소(PX)는 각각 서로 다른 색을 발광하는 부화소(Sub-Pixel)을 의미하며, 각 화소(PX)는 예컨대 적색 부화소, 녹색 부화소 및 청색 부화소 중 하나일 수 있다.
제2 영역(AR2)에는 도 10을 참조하여 후술하는 것과 같이, 제2 영역(AR2)에 대응하여 표시 패널의 하부에 전자 요소인 컴포넌트(30)가 배치될 수 있다. 컴포넌트(30)는 적외선 또는 가시광선 등을 이용하는 카메라로서, 촬상 소자를 구비할 수도 있다. 또는 컴포넌트(30)는 태양 전지, 플래시(flash), 조도 센서, 근접 센서, 홍채 센서일 수 있다. 또는 컴포넌트(30)는 음향을 수신하는 기능을 가질 수도 있다. 이러한 컴포넌트(30)의 기능이 제한되는 것을 최소화하기 위해, 제2 영역(AR2)은 컴포넌트(30)로부터 외부로 출력되거나 외부로부터 컴포넌트(30)를 향해 진행하는 빛 또는/및 음향 등이 투과할 수 있는 투과 영역(TA)을 포함할 수 있다. 본 발명의 일 실시예에 따른 표시 패널 및 이를 구비하는 표시 장치의 경우, 제2 영역(AR2)을 통해 광이 투과하도록 할 시, 광 투과율은 약 10% 이상, 보다 바람직하게 40% 이상이거나, 25% 이상이거나 50% 이상이거나, 85% 이상이거나, 90% 이상일 수 있다.
제2 영역(AR2)에는 복수의 제2 화소(PX2)들이 배치될 수 있다. 복수의 제2 화소(PX2)들은 빛을 방출하여, 소정의 이미지를 제공할 수 있다. 제2 영역(AR2)에서 표시되는 이미지는 보조 이미지로, 제1 영역(AR1)에서 표시되는 이미지에 비해서 해상도가 낮을 수 있다. 즉, 제2 영역(AR2)은 빛 및 음향이 투과할 수 있는 투과 영역(TA)을 구비하며, 투과 영역(TA) 상에 화소가 배치되지 않는 경우, 단위 면적 당 배치될 수 있는 제2 화소(PX2)들의 수가 제1 영역(AR1)에 단위 면적 당 배치되는 제1 화소(PX1)들의 수에 비해 적을 수 있다.
도 10은 일 실시예에 따른 표시 장치의 단면의 일부를 개략적으로 도시하는 단면도이다.
도 10을 참조하면, 표시 장치(1)는 표시 패널(10), 및 표시 패널(10)과 중첩 배치된 컴포넌트(30)를 포함할 수 있다. 표시 패널(10) 상부에는 표시 패널(10)을 보호하는 커버 윈도우(미도시)가 더 배치될 수 있다.
표시 패널(10)은 컴포넌트(30)와 중첩되는 영역인 제2 영역(AR2), 및 메인 이미지가 디스플레이 되는 제1 영역(AR1)을 포함한다. 표시 패널(10)은 기판(1000), 기판(1000) 상의 표시층(DISL), 및 기판(1000) 하부에 배치된 보호 부재(PB)를 포함할 수 있다. 한편, 표시 패널(10)이 기판(1000)을 포함하기에, 기판(1000)에 제2 영역(AR2) 및 제1 영역(AR1)이 정의된다고 이해될 수 있다.
표시층(DISL)은 트랜지스터(TFT)를 포함하는 회로층(PCL), 제1 표시 요소(DE1) 및 제2 표시 요소(DE2)를 포함하는 표시 요소층(EDL), 및 봉지 기판과 같은 밀봉 부재(ENCM)를 포함할 수 있다. 기판(1000)과 표시층(DISL) 사이, 표시층(DISL) 내에는 절연층들(IL, IL')이 배치될 수 있다.
기판(1000)은 유리, 석영, 고분자 수지 등의 절연 물질로 이루어질 수 있다. 기판(1000)은 리지드(rigid) 기판이거나 벤딩(bending), 폴딩(folding), 롤링(rolling) 등이 가능한 플렉서블(flexible) 기판일 수 있다.
표시 패널(10)은 복수의 화소(PX)들을 이용하여 이미지를 제공할 수 있다. 화소(PX)들 중 제1 화소(PX1)는 제1 영역(AR1)에 배치되고, 화소(PX)들 중 제2 화소(PX2)는 제2 영역(AR2)에 배치될 수 있다. 제1 화소(PX1)는 트랜지스터(TFT)를 포함하는 제1 화소 회로(PC1), 및 제1 화소 회로(PC1)와 연결된 제1 표시 요소(DE1)를 포함하고, 제2 화소(PX2)는 트랜지스터(TFT)를 포함하는 제2 화소 회로(PC2), 및 제2 화소 회로(PC2)와 연결된 제2 표시 요소(DE2)를 포함할 수 있다.
또한, 제2 영역(AR2)에는 제2 화소(PX2)가 배치되지 않는 투과 영역(TA)이 배치될 수 있다. 투과 영역(TA)은 제2 영역(AR2)에 대응되도록 배치된 컴포넌트(30)로부터 방출되는 빛/신호, 또는 컴포넌트(30)로 입사되는 빛/신호가 투과(transmission)되는 영역일 수 있다. 제2 화소(PX2)와 투과 영역(TA)은 제2 영역(AR2) 내에서 교번적으로 배치될 수 있다.
기판(1000)과 표시층(DISL) 사이, 표시층(DISL) 내에 배치되는 절연층들(IL, IL') 각각은 적어도 하나의 개구를 가질 수 있다. 절연층들(IL, IL') 각각의 개구를 통해 컴포넌트(30)에서 방출되거나 컴포넌트(30)로 향하는 빛이 지나갈 수 있다. 절연층들(IL, IL') 각각의 개구는 투과 영역(TA)에 위치하며 컴포넌트(30)를 향하거나 컴포넌트(30)에서 방출된 빛의 이동을 허용할 수 있다.
표시 요소층(EDL)은 밀봉 부재(ENCM)로 커버될 수 있다. 밀봉 부재(ENCM)는 봉지 기판 또는 박막 봉지층일 수 있다.
일 실시예에 있어서, 밀봉 부재(ENCM)는 봉지 기판일 수 있다. 봉지 기판은 표시 요소층(EDL)을 사이에 두고 기판(1000)과 마주보도록 배치될 수 있다. 봉지 기판과 표시 요소층(EDL) 사이에는 갭이 존재할 수 있다. 봉지 기판은 글래스를 포함할 수 있다. 기판(1000)과 봉지 기판 사이에는 프릿(frit) 등으로 이루어진 실런트가 배치되며, 실런트는 도 9에서 전술한 주변 영역(PA)에 배치될 수 있다. 주변 영역(PA)에 배치된 실런트는 표시 영역(DA)을 둘러싸면서 측면을 통해 수분이 침투하는 것을 방지할 수 있다.
다른 실시예에 있어서, 밀봉 부재(ENCM)는 박막 봉지층일 수 있다. 박막 봉지층은 적어도 하나의 무기 봉지층 및 적어도 하나의 유기 봉지층을 포함할 수 있다. 예컨대, 박막 봉지층은 제1 무기 봉지층, 제2 무기 봉지층, 및 이들 사이의 유기 봉지층을 포함할 수 있다.
보호 부재(PB)는 기판(1000)의 하부에 부착되어, 기판(1000)을 지지하고 보호하는 역할을 할 수 있다. 보호 부재(PB)는 제2 영역(AR2)에 대응되는 개구(PB_OP)를 구비할 수 있다. 보호 부재(PB)가 개구(PB_OP)를 구비함으로써, 제2 영역(AR2)의 광 투과율을 향상시킬 수 있다. 보호 부재(PB)는 폴리에틸렌 테레프탈레이트(polyethylene terephthalate, PET) 또는 폴리이미드(polyimide, PI)를 포함하여 구비될 수 있다.
제2 영역(AR2)의 면적은 컴포넌트(30)가 배치되는 면적에 비해서 크게 구비될 수 있다. 이에 따라, 보호 부재(PB)에 구비된 개구(PB_OP)의 면적은 상기 제2 영역(AR2)의 면적과 일치하지 않을 수 있다.
또한, 제2 영역(AR2)에는 복수의 컴포넌트(30)들이 배치될 수 있다. 컴포넌트(30)들은 서로 기능을 달리할 수 있다. 예컨대, 컴포넌트(30)들은 카메라(촬상 소자), 태양 전지, 플래시(flash), 근접 센서, 조도 센서, 홍채 센서 중 적어도 두 개를 포함할 수 있다.
도 11은 일 실시예에 따라 도 9의 표시 장치에 포함될 수 있는 표시 패널을 개략적으로 나타내는 평면도이다.
도 11을 참조하면, 표시 패널(10a)을 이루는 각종 구성 요소들은 기판(1000) 상에 배치될 수 있다. 기판(1000)은 표시 영역(DA) 및 표시 영역(DA)을 둘러싸는 주변 영역(PA)을 포함할 수 있다. 표시 영역(DA)은 메인 이미지가 표시되는 제1 영역(AR1)과, 투과 영역(TA)을 가지며 보조 이미지가 표시되는 제2 영역(AR2)을 포함할 수 있다. 보조 이미지는 메인 이미지와 함께 하나의 전체 이미지를 형성할 수도 있고, 보조 이미지는 메인 이미지로부터 독립된 이미지일 수도 있다.
제2 영역(AR2)은 투과 영역(TA)을 갖기에, 제2 영역(AR2)의 해상도는 제1 영역(AR1)의 해상도보다 낮을 수 있다. 예컨대, 제2 영역(AR2)의 해상도는 제1 영역(AR1)의 해상도의 약 1/2, 3/8, 1/3, 1/4, 2/9, 1/8, 1/9, 1/12.25, 1/16 등일 수 있다. 예컨대 제1 영역(AR1)의 해상도는 약 400ppi 이상이고, 제2 영역(AR2)의 해상도는 약 200ppi 또는 약 100ppi 일 수 있다.
도 9 및 도 10에서 전술한 바와 같이, 제1 영역(AR1)에는 제1 화소(PX1)들이 배치되고, 제2 영역(AR2)에는 제2 화소(PX2)들이 배치될 수 있다. 도 11에서는 제1 화소(PX1)들 및 제2 화소(PX2)들 중 동일 행에 배치되는 제1 화소(PX1) 및 제2 화소(PX2)를 도시한다.
제1 화소(PX1)는 제1 화소 회로(PC1) 및 제1 표시 요소(DE1)를 포함하고, 제2 화소(PX2)는 제2 화소 회로(PC2) 및 제2 표시 요소(DE2)를 포함할 수 있다.
일 실시예에 있어서, 도 11에 도시된 바와 같이 제2 표시 요소(DE2)의 발광 면적은 제1 표시 요소(DE1)의 발광 면적보다 클 수 있다. 또한, 제2 화소 회로(PC2)의 크기(또는, 면적)는 제1 화소 회로(PC1)의 크기(또는, 면적)보다 클 수 있다. 즉, 제1 표시 요소(DE1)의 발광 면적과 제2 표시 요소(DE2)의 발광 면적은 서로 상이하고, 제1 화소 회로(PC1)의 크기와 제2 화소 회로(PC2)의 크기도 서로 상이할 수 있다.
제1 화소 회로(PC1) 및 제2 화소 회로(PC2)는 주변 영역(PA)에 배치된 외곽 회로들과 전기적으로 연결될 수 있다. 주변 영역(PA)에는 패드부(PAD), 제1 초기화 전압 공급 라인(11), 및 제2 초기화 전압 공급 라인(12)이 배치될 수 있다. 제1 초기화 전압 공급 라인(11) 및 제2 초기화 전압 공급 라인(12)은 루프 형상에서 일측이 개방된 형상을 가질 수 있으며, 표시 영역(DA)을 부분적으로 둘러쌀 수 있다. 도 11에서는 제1 초기화 전압 공급 라인(11) 및 제2 초기화 전압 공급 라인(12)이 루프 형상에서 일측이 개방된 형상을 갖도록 도시하고 있으나, 제1 초기화 전압 공급 라인(11) 및 제2 초기화 전압 공급 라인(12) 각각의 형상은 다양하게 변형될 수 있다. 또한, 도 11에 도시되지 않았지만, 주변 영역(PA)에는 게이트 구동 회로, 제1 구동 전압 공급 라인, 및 제2 구동 전압 공급 라인이 배치될 수 있다.
패드부(PAD)는 기판(1000)의 일측에 배치될 수 있다. 패드부(PAD)는 절연층에 의해 덮이지 않고 노출되어 표시 회로 보드(20)와 연결될 수 있다. 표시 회로 보드(20)에는 표시 구동부(22)가 배치될 수 있다.
표시 구동부(22)는 게이트 구동 회로에 전달하는 제어 신호를 생성할 수 있다. 표시 구동부(22)는 데이터 신호를 생성하며, 생성된 데이터 신호는 팬아웃 배선 및 팬아웃 배선과 연결된 데이터선을 통해 동일 열에 위치하는 화소들에 전달될 수 있다.
표시 구동부(22)는 제1 초기화 전압 공급 라인(11)에 제1 초기화 전압(VINT1)을 공급할 수 있고, 제2 초기화 전압 공급 라인(12)에 제2 초기화 전압(VINT2)을 공급할 수 있다. 제1 초기화 전압(VINT1)은 제1 초기화 전압 공급 라인(11)과 연결된 제1 전압 배선(VL1)을 통해 제1 화소(PX1)의 제1 화소 회로(PC1)에 인가되고, 제2 초기화 전압(VINT2)은 제2 초기화 전압 공급 라인(12)과 연결된 제2 전압 배선(VL2)을 통해 제2 화소(PX2)의 제2 화소 회로(PC2)에 인가될 수 있다. 이때, 제1 초기화 전압(VINT1)의 레벨과 제2 초기화 전압(VINT2)의 레벨은 상이할 수 있다.
일 실시예에 있어서, 도 11에 도시된 바와 같이 제1 전압 배선(VL1)은 제2 영역(AR2)에 의해 물리적으로 이격되는 제1 부분(VL1a)과 제2 부분(VL1b)을 가질 수 있다. 제1 전압 배선(VL1)의 제1 부분(VL1a)은 제1 초기화 전압 공급 라인(11)의 일측에 연결되고, 제1 전압 배선(VL1)의 제2 부분(VL1b)은 제1 초기화 전압 공급 라인(11)의 타측에 연결될 수 있다. 제1 전압 배선(VL1)의 제1 부분(VL1a) 및 제2 부분(VL1b)은 각각 행 방향(예를 들어, ±x 방향)으로 연장될 수 있다.
한편, 도 11에 도시되지 않았지만, 제1 화소(PX1)들 중 제2 화소(PX2)들과 동일 행에 배치되지 않는 제1 화소(PX1)들과 연결된 제1 전압 배선(VL1)들은 이격되는 부분 없이 행 방향(예를 들어, ±x 방향)으로 연장될 수 있다.
일 실시예에 있어서, 도 11에 도시된 바와 같이 제2 전압 배선(VL2)은 제1 부분(VL2a), 제2 부분(VL2b), 및 제3 부분(VL2c)을 가질 수 있다. 제2 전압 배선(VL2)의 제1 부분(VL2a)은 제2 전압 배선(VL2)의 제2 부분(VL2b)을 제2 초기화 전압 공급 라인(12)에 연결할 수 있다. 제2 전압 배선(VL2)의 제2 부분(VL2b)은 제2 영역(AR2)의 적어도 일부를 둘러쌀 수 있다. 제2 전압 배선(VL2)의 제3 부분(VL2c)은 제2 전압 배선(VL2)의 제2 부분(VL2b)과 연결되고, 행 방향(예를 들어, ±x 방향)으로 연장되어 제2 화소(PX2)의 제2 화소 회로(PC2)에 연결될 수 있다. 제2 전압 배선(VL2)의 제3 부분(VL2c)은 행 방향(예를 들어, ±x 방향)으로 연장되어 동일 행에 배치된 제2 화소(PX2)들에 연결될 수 있으므로, 복수로 구비될 수 있다.
제1 화소 회로(PC1) 및 제2 화소 회로(PC2)는 행 방향(예를 들어, ±x 방향)으로 연장된 제1 스캔선(SWL1)에 연결될 수 있다. 제1 스캔선(SWL1)은 제1 화소 회로(PC1) 및 제2 화소 회로(PC2)에 제1 스캔 신호를 순차적으로 전달할 수 있다. 제1 스캔선(SWL1)은 주변 영역(PA)에 배치된 게이트 구동 회로에 연결될 수 있다.
제1 스캔선(SWL1)으로부터 전달된 제1 스캔 신호와 동기화하여 제1 초기화 전압(VINT1)은 제1 화소 회로(PC1)의 제1 구동 트랜지스터의 게이트에 인가되거나 제1 표시 요소(DE1)의 애노드에 인가될 수 있다. 제1 스캔선(SWL1)으로부터 전달된 제1 스캔 신호와 동기화하여 제2 초기화 전압(VINT2)은 제2 화소 회로(PC2)의 제2 구동 트랜지스터의 게이트에 인가되거나 제2 표시 요소(DE2)의 애노드에 인가될 수 있다.
이처럼, 크기가 서로 다른 제1 화소 회로(PC1) 및 제2 화소 회로(PC2)에 서로 다른 레벨의 제1 초기화 전압(VINT1) 및 제2 초기화 전압(VINT2)이 인가됨으로써, 제1 화소(PX1)와 제2 화소(PX2) 모두에서 프레임 별 휘도 차를 감소시켜 플리커 현상이 시인되지 않을 수 있다. 즉, 해상도가 다른 제1 영역(AR1)과 제2 영역(AR2) 모두에서 플리커 현상이 시인되지 않을 수 있다.
도 12는 다른 실시예에 따라 도 9의 표시 장치에 포함될 수 있는 표시 패널을 개략적으로 나타내는 평면도이다. 도 12는 도 11의 변형 실시예로, 전압 배선 및 초기화 전압 공급 라인의 구조에서 차이가 있다. 이하에서는 중복되는 내용은 도 11의 설명으로 갈음하고 차이점을 위주로 설명한다.
도 12를 참조하면, 표시 패널(10b)의 주변 영역(PA)에는 제3 초기화 전압 공급 라인(13) 및 제4 초기화 전압 공급 라인(14)이 더 배치될 수 있다. 제3 초기화 전압 공급 라인(13) 및 제4 초기화 전압 공급 라인(14)은 루프 형상에서 일측이 개방된 형상을 가질 수 있으며, 표시 영역(DA)을 부분적으로 둘러쌀 수 있다.
도 12는 제4 초기화 전압 공급 라인(14), 제2 초기화 전압 공급 라인(12), 제3 초기화 전압 공급 라인(13), 및 제1 초기화 전압 공급 라인(11)을 순서로 표시 영역(DA)에 인접하도록 도시하고 있으나, 제1 내지 제4 초기화 전압 공급 라인(11, 12, 13, 14)의 배치 순서는 다양하게 변경될 수 있다.
표시 구동부(22)는 제3 초기화 전압 공급 라인(13)에 제3 초기화 전압(VINT3)을 공급할 수 있고, 제4 초기화 전압 공급 라인(14)에 제4 초기화 전압(VINT4)을 공급할 수 있다. 제3 초기화 전압(VINT3)은 제3 초기화 전압 공급 라인(13)과 연결된 제3 전압 배선(VL3)을 통해 제1 화소(PX1)의 제1 화소 회로(PC1)에 인가되고, 제4 초기화 전압(VINT4)은 제4 초기화 전압 공급 라인(14)과 연결된 제4 전압 배선(VL4)을 통해 제2 화소(PX2)의 제2 화소 회로(PC2)에 인가될 수 있다. 이때, 제3 초기화 전압(VINT3)의 레벨과 제4 초기화 전압(VINT4)의 레벨은 상이할 수 있다.
일 실시예에 있어서, 도 12에 도시된 바와 같이 제3 전압 배선(VL3)은 제2 영역(AR2)에 의해 물리적으로 이격되는 제1 부분(VL3a)과 제2 부분(VL3b)을 가질 수 있다. 제3 전압 배선(VL3)의 제1 부분(VL3a)은 제3 초기화 전압 공급 라인(13)의 일측에 연결되고, 제3 전압 배선(VL3)의 제2 부분(VL3b)은 제3 초기화 전압 공급 라인(13)의 타측에 연결될 수 있다. 제3 전압 배선(VL3)의 제1 부분(VL3a) 및 제2 부분(VL3b)은 각각 행 방향(예를 들어, ±x 방향)으로 연장될 수 있다.
한편, 도 12에 도시되지 않았지만, 제1 화소(PX1)들 중 제2 화소(PX2)들과 동일 행에 배치되지 않는 제1 화소(PX1)들과 연결된 제3 전압 배선(VL3)들은 이격되는 부분 없이 행 방향(예를 들어, ±x 방향)으로 연장될 수 있다.
일 실시예에 있어서, 도 12에 도시된 바와 같이 제4 전압 배선(VL4)은 제1 부분(VL4a), 제2 부분(VL4b), 및 제3 부분(VL4c)을 가질 수 있다. 제4 전압 배선(VL4)의 제1 부분(VL4a)은 제4 전압 배선(VL4)의 제2 부분(VL4b)을 제4 초기화 전압 공급 라인(14)에 연결할 수 있다. 제4 전압 배선(VL4)의 제2 부분(VL4b)은 제2 영역(AR2)의 적어도 일부를 둘러쌀 수 있다. 제4 전압 배선(VL4)의 제3 부분(VL4c)은 제4 전압 배선(VL4)의 제2 부분(VL4b)과 연결되고, 행 방향(예를 들어, ±x 방향)으로 연장되어 제2 화소(PX2)의 제2 화소 회로(PC2)에 연결될 수 있다. 제4 전압 배선(VL4)의 제3 부분(VL4c)은 행 방향(예를 들어, ±x 방향)으로 연장되어 동일 행에 배치된 제2 화소(PX2)들에 연결될 수 있으므로, 복수로 구비될 수 있다.
제1 화소 회로(PC1) 및 제2 화소 회로(PC2)는 행 방향(예를 들어, ±x 방향)으로 연장된 제2 스캔선(SWL2)에 연결될 수 있다. 제2 스캔선(SWL2)은 제1 화소 회로(PC1) 및 제2 화소 회로(PC2)에 제2 스캔 신호를 순차적으로 전달할 수 있다. 제2 스캔선(SWL2)은 주변 영역(PA)에 배치된 게이트 구동 회로에 연결될 수 있다.
제1 스캔선(SWL1)으로부터 전달된 제1 스캔 신호와 동기화하여 제1 초기화 전압(VINT1)은 제1 화소 회로(PC1)의 제1 구동 트랜지스터의 게이트에 인가되고, 제2 스캔선(SWL2)으로부터 전달된 제2 스캔 신호와 동기화하여 제1 표시 요소(DE1)의 애노드에 인가될 수 있다. 제1 스캔선(SWL1)으로부터 전달된 제1 스캔 신호와 동기화하여 제2 초기화 전압(VINT2)은 제2 화소 회로(PC2)의 제2 구동 트랜지스터의 게이트에 인가되고, 제2 스캔선(SWL2)으로부터 전달된 제2 스캔 신호와 동기화하여 제2 표시 요소(DE2)의 애노드에 인가될 수 있다.
다른 예로, 제1 스캔선(SWL1)으로부터 전달된 제1 스캔 신호와 동기화하여 제1 표시 요소(DE1)의 애노드에 인가되고, 제2 스캔선(SWL2)으로부터 전달된 제2 스캔 신호와 동기화하여 제1 초기화 전압(VINT1)은 제1 화소 회로(PC1)의 제1 구동 트랜지스터의 게이트에 인가될 수 있다. 제1 스캔선(SWL1)으로부터 전달된 제1 스캔 신호와 동기화하여 제2 표시 요소(DE2)의 애노드에 인가되고, 제2 스캔선(SWL2)으로부터 전달된 제2 스캔 신호와 동기화하여 제2 초기화 전압(VINT2)은 제2 화소 회로(PC2)의 제2 구동 트랜지스터의 게이트에 인가될 수 있다.
이처럼, 크기가 서로 다른 제1 화소 회로(PC1) 및 제2 화소 회로(PC2)에 서로 다른 레벨의 제1 초기화 전압(VINT1) 및 제2 초기화 전압(VINT2), 제3 초기화 전압(VINT3) 및 제4 초기화 전압(VINT4)이 인가됨으로써, 제1 화소(PX1)와 제2 화소(PX2) 모두에서 프레임 별 휘도 차를 감소시켜 플리커 현상이 시인되지 않을 수 있다. 즉, 해상도가 다른 제1 영역(AR1)과 제2 영역(AR2) 모두에서 플리커 현상이 시인되지 않을 수 있다.
도 13은 다른 실시예에 따른 표시 장치의 단면의 일부를 개략적으로 도시하는 단면도이다. 도 13은 도 10의 변형 실시예로, 제2 화소의 구조에서 차이가 있다. 이하에서는 중복되는 내용은 도 10의 설명으로 갈음하고 차이점을 위주로 설명한다.
도 13을 참조하면, 표시 장치(1')는 표시 패널(10'), 및 표시 패널(10')과 중첩 배치된 컴포넌트(30)를 포함할 수 있다. 표시 패널(10') 상부에는 표시 패널(10')을 보호하는 커버 윈도우(미도시)가 더 배치될 수 있다.
표시 패널(10')은 컴포넌트(30)와 중첩되는 영역인 제2 영역(AR2), 및 메인 이미지가 디스플레이 되는 제1 영역(AR1)을 포함한다. 표시 패널(10')은 기판(1000), 기판(1000) 상의 표시층(DISL), 터치 스크린층(TSL), 광학 기능층(OFL), 및 기판(1000) 하부에 배치된 보호 부재(PB)를 포함할 수 있다.
일 실시예에 있어서, 제2 표시 요소(DE2)를 구동하는 제2 화소 회로(PC2)는 제2 영역(AR2)에 배치되지 않고, 주변 영역(PA)에 배치될 수 있다. 다른 실시예로서, 주변 영역(PA)은 제1 영역(AR1)과 제2 영역(AR2)의 사이에 배치될 수 있는 등 다양한 변형이 가능할 수 있다. 즉, 제2 화소 회로(PC2)는 제2 표시 요소(DE2)와 비중첩되도록 배치될 수 있다.
제2 화소 회로(PC2)는 적어도 하나의 박막 트랜지스터(TFT)를 포함하며, 연결 배선(TWL)에 의해서 제2 표시 요소(DE2)와 전기적으로 연결될 수 있다. 제2 화소 회로(PC2)는 제2 표시 요소(DE2)의 발광을 제어할 수 있다. 제2 화소(PX2)는 제2 표시 요소(DE2)의 발광에 의해서 구현될 수 있다. 연결 배선(TWL)은 투명 전도성 물질로 구비될 수 있다. 연결 배선(TWL)은 투과율이 높은 투명 전도성 물질로 구비될 수 있는 바, 투과 영역(TA)에 연결 배선(TWL)이 배치된다고 하더라도, 투과 영역(TA)의 투과율은 확보될 수 있다.
표시 요소인 제1 표시 요소(DE1) 및 제2 표시 요소(DE2)는 박막 봉지층(TFEL)으로 커버되거나, 밀봉 기판으로 커버될 수 있다. 일부 실시예에서, 박막 봉지층(TFEL)은 도 13에 도시된 바와 같이 적어도 하나의 무기 봉지층 및 적어도 하나의 유기 봉지층을 포함할 수 있다. 일 실시예로, 박막 봉지층(TFEL)은 제1 및 제2 무기 봉지층(1310, 1330) 및 이들 사이의 유기 봉지층(1320)을 포함할 수 있다.
제1 무기 봉지층(1310) 및 제2 무기 봉지층(1330)은 실리콘산화물(SiO2), 실리콘질화물(SiNx), 실리콘산질화물(SiOxNy), 알루미늄산화물(Al2O3), 티타늄산화물(TiO2), 탄탈산화물(Ta2O5), 하프늄산화물(HfO2), 또는 아연산화물(ZnO2)과 같은 하나 이상의 무기 절연물을 포함할 수 있으며, 화학기상증착법(CVD) 등에 의해 형성될 수 있다. 유기 봉지층(1320)은 폴리머(polymer)계열의 소재를 포함할 수 있다. 폴리머 계열의 소재로는 실리콘계 수지, 아크릴계 수지, 에폭시계 수지, 폴리이미드 및 폴리에틸렌 등을 포함할 수 있다.
제1 무기 봉지층(1310), 유기 봉지층(1320) 및 제2 무기 봉지층(1330)은 제1 영역(AR1) 및 제2 영역(AR2)을 커버하도록 일체로 형성될 수 있다.
터치 스크린층(TSL)은 외부의 입력, 예컨대 터치 이벤트에 따른 좌표 정보를 획득할 수 있다. 터치 스크린층(TSL)은 터치 전극 및 터치 전극과 연결된 터치 배선들을 포함할 수 있다. 터치 스크린층(TSL)은 자기 정전 용량 방식 또는 상호 정전 용량 방식으로 외부 입력을 감지할 수 있다.
터치 스크린층(TSL)은 박막 봉지층(TFEL) 상에 형성될 수 있다. 또는, 터치 스크린층(TSL)은 터치 기판 상에 별도로 형성된 후 광학 투명 접착제(OCA)와 같은 점착층을 통해 박막 봉지층(TFEL) 상에 결합될 수 있다. 일 실시예로서, 터치 스크린층(TSL)은 박막 봉지층(TFEL) 바로 위에 직접 형성될 수 있으며, 이 경우 점착층은 터치 스크린층(TSL)과 박막 봉지층(TFEL) 사이에 개재되지 않을 수 있다.
광학 기능층(OFL)은 반사 방지층을 포함할 수 있다. 반사 방지층은 외부에서 표시 장치(1')를 향해 입사하는 빛(외부광)의 반사율을 감소시킬 수 있다. 일부 실시예에서, 광학 기능층(OFL)은 편광 필름일 수 있다. 일부 실시예에서, 광학 기능층(OFL)은 블랙 매트릭스와 컬러 필터들을 포함하는 필터 플레이트로 구비될 수 있다.
도 14은 또 다른 실시예에 따라 도 9의 표시 장치에 포함될 수 있는 표시 패널을 개략적으로 나타내는 평면도이다. 도 14는 도 11의 변형 실시예로, 제2 화소의 구조에서 차이가 있다. 이하에서는 중복되는 내용은 도 11의 설명으로 갈음하고 차이점을 위주로 설명한다.
도 14를 참조하면, 표시 패널(10'a)은 제2 영역(AR2) 및 제2 영역(AR2)의 적어도 일부를 둘러싼 제1 영역(AR1)을 포함하는 표시 영역(DA), 및 표시 영역(DA)의 적어도 일부를 둘러싸는 주변 영역(PA)을 포함할 수 있다. 이때, 제2 영역(AR2)의 일측은 도 14에 도시된 바와 같이 주변 영역(PA)과 접할 수 있다.
제1 영역(AR1)에는 제1 표시 요소(DE1) 및 제1 화소 회로(PC1)를 포함하는 제1 화소(PX1)가 배치될 수 있다. 제1 표시 요소(DE1)와 제1 화소 회로(PC1)는 적어도 일부 중첩할 수 있다.
제2 영역(AR2)에는 제2 화소(PX2)의 제2 표시 요소(DE2)가 배치되고, 주변 영역(PA)에는 제2 화소(PX2)의 제2 화소 회로(PC2)가 배치될 수 있다. 제2 표시 요소(DE2)를 구동하는 제2 화소 회로(PC2)는 제2 영역(AR2)에 배치되지 않고, 주변 영역(PA)에 배치될 수 있다. 다른 실시예로서, 주변 영역(PA)은 제1 영역(AR1)과 제2 영역(AR2)의 사이에 배치될 수 있는 등 다양한 변형이 가능할 수 있다. 즉, 제2 화소 회로(PC2)는 제2 표시 요소(DE2)와 비중첩되도록 배치될 수 있다.
제2 화소 회로(PC2)는 연결 배선(TWL)을 통해 제2 표시 요소(DE2)와 전기적으로 연결될 수 있다. 제2 화소 회로(PC2)는 연결 배선(TWL)을 통해 제2 표시 요소(DE2)의 발광을 제어할 수 있다. 제2 화소(PX2)는 제2 표시 요소(DE2)의 발광에 의해서 구현될 수 있다. 연결 배선(TWL)은 투명 전도성 물질로 구비될 수 있다. 연결 배선(TWL)은 투과율이 높은 투명 전도성 물질로 구비될 수 있는 바, 투과 영역(TA)에 연결 배선(TWL)이 배치된다고 하더라도, 투과 영역(TA)의 투과율은 확보될 수 있다.
제1 화소(PX1)의 제1 화소 회로(PC1)는 제1 전압 배선(VL1')을 통해 제1 초기화 전압 공급 라인(11)에 연결되어 제1 초기화 전압(VINT1)을 전달받을 수 있다. 제1 전압 배선(VL1')은 행 방향(예를 들어, ±x 방향)으로 연장될 수 있으며 제1 영역(AR1)과 적어도 일부 중첩할 수 있다.
제1 전압 배선(VL1')은 제2 영역(AR2)에 의해 물리적으로 이격된 제1 부분(VL1'a)과 제2 부분(VL1'b)을 가질 수 있다. 제1 전압 배선(VL1')의 제1 부분(VL1'a)은 제1 초기화 전압 공급 라인(11)의 일측에 연결되고, 제1 전압 배선(VL1')의 제2 부분(VL1'b)은 제1 초기화 전압 공급 라인(11)의 타측에 연결될 수 있다.
제2 화소(PX2)의 제2 화소 회로(PC2)는 제2 전압 배선(VL2')을 통해 제2 초기화 전압 공급 라인(12)에 연결되어 제2 초기화 전압(VINT2)을 전달받을 수 있다. 제2 전압 배선(VL2')은 주변 영역(PA)에 배치되고, 행 방향(예를 들어, ±x 방향)으로 연장될 수 있다. 제2 전압 배선(VL2')의 양 끝단은 각각 제2 초기화 전압 공급 라인(12)의 일측 및 타측에 연결될 수 있다.
제1 화소 회로(PC1) 및 제2 화소 회로(PC2)는 제1 스캔선(SWL1')에 연결될 수 있다. 제1 스캔선(SWL1')은 행 방향(예를 들어, ±x 방향)으로 연장되는 제1 부분(SWL1'a), 열 방향(예를 들어, ±y 방향)으로 연장되는 제2 부분(SWL1'b), 및 행 방향(예를 들어, ±x 방향)으로 연장되는 제3 부분(SWL1'c)을 가질 수 있다.
제1 스캔선(SWL1')의 제1 부분(SWL1'a)은 제1 화소 회로(PC1)와 연결되고, 제1 스캔선(SWL1')의 제3 부분(SWL1'c)은 제2 화소 회로(PC2)와 연결되고, 제1 스캔선(SWL1')의 제2 부분(SWL1'b)은 제1 부분(SWL1'a)과 제3 부분(SWL1'c)을 연결할 수 있다. 제1 스캔선(SWL1')의 제1 부분(SWL1'a)은 제1 영역(AR1)과 적어도 일부 중첩할 수 있다. 제1 스캔선(SWL1')의 제2 부분(SWL1'b) 및 제3 부분(SWL1'c)은 주변 영역(PA)과 적어도 일부 중첩할 수 있다.
제1 스캔선(SWL1')은 제1 화소 회로(PC1) 및 제2 화소 회로(PC2)에 제1 스캔 신호를 순차적으로 전달할 수 있다. 제1 스캔선(SWL1')으로부터 전달된 제1 스캔 신호와 동기화하여 제1 초기화 전압(VINT1)은 제1 화소 회로(PC1)의 제1 구동 트랜지스터의 게이트에 인가되거나 제1 표시 요소(DE1)의 애노드에 인가될 수 있다. 제1 스캔선(SWL1')으로부터 전달된 제1 스캔 신호와 동기화하여 제2 초기화 전압(VINT2)은 제2 화소 회로(PC2)의 제2 구동 트랜지스터의 게이트에 인가되거나 제2 표시 요소(DE2)의 애노드에 인가될 수 있다.
이처럼, 크기가 서로 다른 제1 화소 회로(PC1) 및 제2 화소 회로(PC2)에 서로 다른 레벨의 제1 초기화 전압(VINT1) 및 제2 초기화 전압(VINT2)이 인가됨으로써, 제1 화소(PX1)와 제2 화소(PX2) 모두에서 프레임 별 휘도 차를 감소시켜 플리커 현상이 시인되지 않을 수 있다. 즉, 해상도가 다른 제1 영역(AR1)과 제2 영역(AR2) 모두에서 플리커 현상이 시인되지 않을 수 있다.
도 15는 또 다른 실시예에 따라 도 9의 표시 장치에 포함될 수 있는 표시 패널을 개략적으로 나타내는 평면도이다. 도 15는 도 14의 변형 실시예로, 전압 배선 및 초기화 전압 공급 라인의 구조에서 차이가 있다. 이하에서는 중복되는 내용은 도 14의 설명으로 갈음하고 차이점을 위주로 설명한다.
도 15를 참조하면, 표시 패널(10'b)의 주변 영역(PA)에는 제3 초기화 전압 공급 라인(13) 및 제4 초기화 전압 공급 라인(14)이 더 배치될 수 있다. 제3 초기화 전압 공급 라인(13) 및 제4 초기화 전압 공급 라인(14)은 루프 형상에서 일측이 개방된 형상을 가질 수 있으며, 표시 영역(DA)을 부분적으로 둘러쌀 수 있다.
제1 화소(PX1)의 제1 화소 회로(PC1)는 제3 전압 배선(VL3')을 통해 제3 초기화 전압 공급 라인(13)에 연결되어 제3 초기화 전압(VINT3)을 전달받을 수 있다. 제3 전압 배선(VL3')은 행 방향(예를 들어, ±x 방향)으로 연장될 수 있으며 제1 영역(AR1)과 적어도 일부 중첩할 수 있다.
제3 전압 배선(VL3')은 제2 영역(AR2)에 의해 물리적으로 이격된 제1 부분(VL3'a)과 제2 부분(VL3'b)을 가질 수 있다. 제3 전압 배선(VL3')의 제1 부분(VL3'a)은 제3 초기화 전압 공급 라인(13)의 일측에 연결되고, 제3 전압 배선(VL3')의 제2 부분(VL3'b)은 제3 초기화 전압 공급 라인(13)의 타측에 연결될 수 있다.
제2 화소(PX2)의 제2 화소 회로(PC2)는 제4 전압 배선(VL4')을 통해 제4 초기화 전압 공급 라인(14)에 연결되어 제4 초기화 전압(VINT4)을 전달받을 수 있다. 제4 전압 배선(VL4')은 주변 영역(PA)에 배치되고, 행 방향(예를 들어, ±x 방향)으로 연장될 수 있다. 제4 전압 배선(VL4')의 양 끝단은 각각 제4 초기화 전압 공급 라인(14)의 일측 및 타측에 연결될 수 있다.
제1 화소 회로(PC1) 및 제2 화소 회로(PC2)는 제2 스캔선(SWL2')에 연결될 수 있다. 제2 스캔선(SWL2')은 동일 행에 배치된 제1 화소 회로(PC1) 및 제2 화소 회로(PC2)에 제2 스캔 신호를 순차적으로 전달할 수 있다. 제2 스캔선(SWL2')은 행 방향(예를 들어, ±x 방향)으로 연장되는 제1 부분(SWL2'a), 열 방향(예를 들어, ±y 방향)으로 연장되는 제2 부분(SWL2'b), 및 행 방향(예를 들어, ±x 방향)으로 연장되는 제3 부분(SWL2'c)을 가질 수 있다.
제2 스캔선(SWL2')의 제1 부분(SWL2'a)은 제1 화소 회로(PC1)와 연결되고, 제2 스캔선(SWL2')의 제3 부분(SWL2'c)은 제2 화소 회로(PC2)와 연결되고, 제2 스캔선(SWL2')의 제2 부분(SWL2'b)은 제1 부분(SWL2'a)과 제3 부분(SWL2'c)을 연결할 수 있다. 제2 스캔선(SWL2')의 제1 부분(SWL2'a)은 제1 영역(AR1)과 적어도 일부 중첩할 수 있다. 제2 스캔선(SWL2')의 제2 부분(SWL2'b) 및 제3 부분(SWL2'c)은 주변 영역(PA)과 적어도 일부 중첩할 수 있다.
제1 스캔선(SWL1')으로부터 전달된 제1 스캔 신호와 동기화하여 제1 초기화 전압(VINT1)은 제1 화소 회로(PC1)의 제1 구동 트랜지스터의 게이트에 인가되고, 제2 스캔선(SWL2')으로부터 전달된 제2 스캔 신호와 동기화하여 제1 표시 요소(DE1)의 애노드에 인가될 수 있다. 제1 스캔선(SWL1')으로부터 전달된 제1 스캔 신호와 동기화하여 제2 초기화 전압(VINT2)은 제2 화소 회로(PC2)의 제2 구동 트랜지스터의 게이트에 인가되고, 제2 스캔선(SWL2')으로부터 전달된 제2 스캔 신호와 동기화하여 제2 표시 요소(DE2)의 애노드에 인가될 수 있다.
이처럼, 크기가 서로 다른 제1 화소 회로(PC1) 및 제2 화소 회로(PC2)에 서로 다른 레벨의 제1 초기화 전압(VINT1) 및 제2 초기화 전압(VINT2), 제3 초기화 전압(VINT3) 및 제4 초기화 전압(VINT4)이 인가됨으로써, 제1 화소(PX1)와 제2 화소(PX2) 모두에서 프레임 별 휘도 차를 감소시켜 플리커 현상이 시인되지 않을 수 있다. 즉, 해상도가 다른 제1 영역(AR1)과 제2 영역(AR2) 모두에서 플리커 현상이 시인되지 않을 수 있다.
도 16은 다른 실시예에 따른 표시 장치를 개략적으로 도시하는 사시도이다. 도 16은 도 9의 변형 실시예로, 제2 영역의 구조에서 차이가 있다. 이하에서는 중복되는 내용은 도 9의 설명으로 갈음하고 차이점을 위주로 설명한다.
도 16을 참조하면, 표시 장치(1'')의 제2 영역(AR2)은 컴포넌트 영역(CA)과, 컴포넌트 영역(CA)을 적어도 부분적으로 둘러싸는 중간 영역(MA)을 포함할 수 있다. 중간 영역(MA)은 컴포넌트 영역(CA)과 제1 영역(AR1) 사이에 위치할 수 있다. 도 16에서는 제2 영역(AR2)이 제1 영역(AR1)의 내측에 위치하는 것으로 도시하고 있으나, 다른 실시예로서, 제2 영역(AR2)의 일측이 연장되어 주변 영역(PA)과 접할 수도 있다.
제2 영역(AR2)의 컴포넌트 영역(CA)에는 제2 화소(PX2)들이 배치되고, 제2 영역(AR2)의 중간 영역(MA)에는 제3 화소(PX3)들이 배치될 수 있다. 제2 화소(PX2)들 및 제3 화소(PX3)들은 빛을 방출하여, 소정의 이미지를 제공할 수 있다. 제2 영역(AR2)에서 표시되는 이미지는 보조 이미지로, 제1 영역(AR1)에서 표시되는 이미지에 비해서 해상도가 낮을 수 있다.
제2 영역(AR2)의 컴포넌트 영역(CA)은 빛 및 음향이 투과할 수 있는 투과 영역(TA)을 구비할 수 있고, 투과 영역(TA)에는 제2 화소(PX2)들이 배치되지 않으므로, 단위 면적 당 제2 화소(PX2)들의 개수는 단위 면적 당 제1 화소(PX1)들의 개수보다 적을 수 있다.
또한, 제2 영역(AR2)의 중간 영역(MA)은 투과 영역(TA)을 구비하지는 않으나, 중간 영역(MA) 상에 배치된 일부 화소 회로(예컨대, 도 17의 제2 화소 회로(PC2))는 컴포넌트 영역(CA) 상의 제2 화소(PX2)를 구동하기 위한 것으로, 단위 면적 당 제3 화소(PX3)들의 개수는 단위 면적 당 제1 화소(PX1)들의 개수보다 적을 수 있다.
반면, 제2 영역(AR2) 내에서는 해상도가 동일할 수 있으므로, 단위 면적 당 제2 화소(PX2)들의 개수와 단위 면적 당 제3 화소(PX3)들의 개수는 동일할 수 있다.
도 17은 다른 실시예에 따른 표시 장치의 단면의 일부를 개략적으로 도시하는 단면도이다. 도 17은 도 10의 변형 실시예로, 제2 영역의 구조에서 차이가 있다. 이하에서는 중복되는 내용은 도 10의 설명으로 갈음하고 차이점을 위주로 설명한다.
도 17을 참조하면, 표시 장치(1'')는 표시 패널(10''), 및 표시 패널(10'')과 중첩 배치된 컴포넌트(30)를 포함할 수 있다. 표시 패널(10'')은 보조 이미지가 디스플레이되는 제2 영역(AR2) 및 메인 이미지가 디스플레이되는 제1 영역(AR1)를 포함할 수 있다. 제2 영역(AR2)은 컴포넌트(30)와 중첩되는 영역인 컴포넌트 영역(CA)와 컴포넌트 영역(CA)을 둘러싸는 중간 영역(MA)을 포함할 수 있다.
표시 패널(10'')의 제1 영역(AR1)에는 제1 표시 요소(DE1) 및 이와 연결된 제1 화소 회로(PC1)가 배치될 수 있다. 제1 화소 회로(PC1)는 적어도 하나의 박막 트랜지스터(TFT)을 포함하며, 제1 표시 요소(DE1)의 동작을 제어할 수 있다. 제1 화소(PX1)는 제1 표시 요소(DE1)의 발광에 의해서 구현될 수 있다.
표시 패널(10'')의 컴포넌트 영역(CA)에는 제2 표시 요소(DE2)가 배치되어 제2 화소(PX2)를 구현할 수 있다. 본 실시예에서, 제2 화소 회로(PC2)는 제2 표시 요소(DE2)와 비중첩하도록 배치될 수 있다. 즉, 제2 표시 요소(DE2)를 구동하는 제2 화소 회로(PC2)는 컴포넌트 영역(CA)에 배치되지 않고, 제1 영역(AR1)와 컴포넌트 영역(CA)의 사이의 중간 영역(MA)에 배치될 수 있다.
제2 화소 회로(PC2)는 적어도 하나의 박막 트랜지스터(TFT)를 포함하며, 연결 배선(TWL)에 의해서 제2 표시 요소(DE2)와 전기적으로 연결될 수 있다. 연결 배선(TWL)은 투명 전도성 물질로 구비될 수 있다. 제2 화소 회로(PC2)는 제2 표시 요소(DE2)의 동작을 제어할 수 있다. 제2 화소(PX2)는 제2 표시 요소(DE2)의 발광에 의해서 구현될 수 있다.
컴포넌트 영역(CA) 중 제2 표시 요소(DE2)가 배치되지 않는 영역을 투과 영역(TA)으로 정의할 수 있다. 투과 영역(TA)은 컴포넌트 영역(CA)에 대응하여 배치된 컴포넌트(30)로부터 방출되는 빛/신호나 컴포넌트(30)로 입사되는 빛/신호가 투과(transmission)되는 영역일 수 있다.
제2 화소 회로(PC2)와 제2 표시 요소(DE2)를 연결하는 연결 배선(TWL)은 투과 영역(TA)과 적어도 일부 중첩하여 배치될 수 있다. 연결 배선(TWL)은 투과율이 높은 투명 전도성 물질로 구비될 수 있는 바, 투과 영역(TA)에 연결 배선(TWL)이 배치된다고 하더라도 투과 영역(TA)의 투과율을 확보할 수 있다. 본 실시예에서는, 컴포넌트 영역(CA)에 제2 화소 회로(PC2)가 배치되지 않으므로, 투과 영역(TA)의 면적을 확장하기에 용이하며 광 투과율이 보다 향상될 수 있다.
표시 패널(10'')의 중간 영역(MA)에는 제3 표시 요소(DE3) 및 이와 연결된 제3 화소 회로(PC3)가 배치되어 제3 화소(PX3)를 구현할 수 있다. 중간 영역(MA)에 배치된 제2 화소 회로(PC2) 및 제3 화소 회로(PC3)는 상호 인접하며 교번하여 배치될 수 있다.
한편, 도 17에 도시된 바와 같이 중간 영역(MA)의 제2 화소 회로(PC2) 및 제3 화소 회로(PC3)의 하부에 배치된 배면 금속층(bottom metal layer, BML)이 배치될 수 있다. 배면 금속층(BML)은 화소 회로들을 보호하기 위해 화소 회로들과 중첩하여 배치될 수 있다. 일 실시예로, 배면 금속층(BML)은 중간 영역(MA)에 대응한 기판(1000)과 제2 화소 회로(PC2) 및 제3 화소 회로(PC3) 사이에서, 제2 화소 회로(PC2) 및 제3 화소 회로(PC3)와 중첩되도록 배치될 수 있다. 이러한 배면 금속층(BML)은 외부 광이 제2 화소 회로(PC2) 및 제3 화소 회로(PC3)에 도달하는 것을 차단할 수 있다. 다른 실시예로, 배면 금속층(BML)은 표시 영역(DA) 전체에 대응하도록 형성되고, 컴포넌트 영역(CA)에 대응하는 하부-홀을 포함하도록 구비될 수도 있다. 다른 실시예로, 배면 금속층(BML)은 생략될 수도 있다.
도 18은 일 실시예에 따라 도 16의 표시 장치에 포함될 수 있는 표시 패널을 개략적으로 나타내는 평면도이다. 도 18은 도 11의 변형 실시예로, 제2 화소 및 제3 화소의 구조에서 차이가 있다. 이하에서는 중복되는 내용은 도 11의 설명으로 갈음하고 차이점을 위주로 설명한다.
도 18을 참조하면, 표시 패널(10''a)은 제2 영역(AR2) 및 제2 영역(AR2)의 적어도 일부를 둘러싼 제1 영역(AR1)을 포함하는 표시 영역(DA), 및 표시 영역(DA)의 적어도 일부를 둘러싸는 주변 영역(PA)을 포함할 수 있다. 제2 영역(AR2)은 컴포넌트 영역(CA)와 컴포넌트 영역(CA)의 적어도 일부를 둘러싸는 중간 영역(MA)을 포함할 수 있다.
제1 영역(AR1)에는 제1 표시 요소(DE1) 및 제1 화소 회로(PC1)를 포함하는 제1 화소(PX1)가 배치될 수 있다. 제1 표시 요소(DE1)와 제1 화소 회로(PC1)는 적어도 일부 중첩할 수 있다.
제2 영역(AR2)의 컴포넌트 영역(CA)에는 제2 표시 요소(DE2)가 배치되고, 제2 영역(AR2)의 중간 영역(MA)에는 제2 화소 회로(PC2), 및 제3 표시 요소(DE3)와 이와 연결된 제3 화소 회로(PC3)를 포함하는 제3 화소(PX3)가 배치될 수 있다. 제2 화소 회로(PC2)는 연결 배선(TWL)을 통해 제2 표시 요소(DE2)와 전기적으로 연결될 수 있다. 제2 표시 요소(DE2)와 제2 화소 회로(PC2)는 서로 비중첩하지만, 제3 표시 요소(DE3)와 제3 화소 회로(PC3)는 적어도 일부 중첩할 수 있다.
일 실시예에 있어서, 도 18에 도시된 바와 같이 제2 표시 요소(DE2)의 발광 면적은 제1 표시 요소(DE1)의 발광 면적보다 클 수 있다. 제2 표시 요소(DE2)의 발광 면적과 제3 표시 요소(DE3)의 발광 면적은 동일할 수 있다. 또한, 제2 화소 회로(PC2)의 크기(또는, 면적)는 제1 화소 회로(PC1)의 크기(또는, 면적)보다 클 수 있다. 제2 화소 회로(PC2)의 크기(또는, 면적)와 제3 화소 회로(PC3)의 크기(또는, 면적)는 동일할 수 있다.
즉, 제1 표시 요소(DE1)의 발광 면적과 제2 표시 요소(DE2)의 발광 면적은 서로 상이하고, 제1 화소 회로(PC1)의 크기와 제2 화소 회로(PC2)의 크기도 서로 상이할 수 있다. 제1 표시 요소(DE1)의 발광 면적과 제3 표시 요소(DE3)의 발광 면적은 서로 상이하고, 제1 화소 회로(PC1)의 크기와 제3 화소 회로(PC3)의 크기도 서로 상이할 수 있다. 제3 화소 회로(PC3)는 제2 화소 회로(PC2)와 실질적으로 동일할 수 있다. 제3 화소 회로(PC3)는 제2 화소 회로(PC2)와 실질적으로 동일한 구성을 가질 수 있다. 예컨대, 제3 화소 회로(PC3)는 전술한 도 5 또는 도 8에 도시된 제2 화소 회로(PC2)에 대응될 수 있다.
제2 영역(AR2)의 컴포넌트 영역(CA)은 빛 및 음향이 투과할 수 있는 투과 영역(TA)을 구비할 수 있고, 투과 영역(TA)에는 제2 표시 요소(DE2)들이 배치되지 않으므로, 단위 면적 당 제2 표시 요소(DE2)들의 개수는 단위 면적 당 제1 표시 요소(DE1)들의 개수보다 적을 수 있다.
또한, 제2 영역(AR2)의 중간 영역(MA)은 투과 영역(TA)을 구비하지는 않으나, 중간 영역(MA) 상에는 제2 화소 회로(PC2)들이 배치되고, 제2 화소 회로(PC2)들 상에는 제3 표시 요소(DE3)들이 배치되지 않으므로, 단위 면적 당 제3 표시 요소(DE3)들의 개수는 단위 면적 당 제1 표시 요소(DE1)들의 개수보다 적을 수 있다.
반면, 제2 영역(AR2) 내에서는 해상도가 동일할 수 있으므로, 단위 면적 당 제2 표시 요소(DE2)들의 개수와 단위 면적 당 제3 표시 요소(DE3)들의 개수는 동일할 수 있다.
제1 화소(PX1)의 제1 화소 회로(PC1)는 제1 전압 배선(VL1'')을 통해 제1 초기화 전압 공급 라인(11)에 연결되어 제1 초기화 전압(VINT1)을 전달받을 수 있다. 제1 전압 배선(VL1'')은 행 방향(예를 들어, ±x 방향)으로 연장될 수 있으며 제1 영역(AR1)과 적어도 일부 중첩할 수 있다.
제1 전압 배선(VL1'')은 제2 영역(AR2)에 의해 물리적으로 이격된 제1 부분(VL1''a)과 제2 부분(VL1''b)을 가질 수 있다. 제1 전압 배선(VL1'')의 제1 부분(VL1''a)은 제1 초기화 전압 공급 라인(11)의 일측에 연결되고, 제1 전압 배선(VL1'')의 제2 부분(VL1''b)은 제1 초기화 전압 공급 라인(11)의 타측에 연결될 수 있다.
제2 화소(PX2)의 제2 화소 회로(PC2) 및 제3 화소(PX3)의 제3 화소 회로(PC3)는 제2 전압 배선(VL2'')을 통해 제2 초기화 전압 공급 라인(12)에 연결되어 제2 초기화 전압(VINT2)을 전달받을 수 있다. 제2 전압 배선(VL2'')은 행 방향(예를 들어, ±x 방향)으로 연장될 수 있으며 제1 영역(AR1) 및 중간 영역(MA)과 적어도 일부 중첩할 수 있다.
제2 전압 배선(VL2'')은 컴포넌트 영역(CA)에 의해 물리적으로 이격된 제1 부분(VL2''a)과 제2 부분(VL2''b)을 가질 수 있다. 제2 전압 배선(VL2'')의 제1 부분(VL2''a)은 제2 초기화 전압 공급 라인(12)의 일측에 연결되고, 제2 전압 배선(VL2'')의 제2 부분(VL2''b)은 제2 초기화 전압 공급 라인(12)의 타측에 연결될 수 있다.
동일 행에 배치된 제1 화소 회로(PC1), 제2 화소 회로(PC2), 및 제3 화소 회로(PC3)는 제1 스캔선(SWL1'')에 연결될 수 있다. 제1 스캔선(SWL1'')은 행 방향(예를 들어, ±x 방향)으로 연장될 수 있으며 제1 영역(AR1) 및 중간 영역(MA)과 적어도 일부 중첩할 수 있다.
제1 스캔선(SWL1'')은 컴포넌트 영역(CA)에 의해 물리적으로 이격된 제1 부분(SWL1''a)과 제2 부분(SWL1''b)을 가질 수 있다. 제1 스캔선(SWL1'')의 제1 부분(SWL1''a)은 주변 영역(PA)의 일측에 배치된 게이트 구동 회로에 연결되고, 제1 스캔선(SWL1'')의 제2 부분(SWL1''b)은 주변 영역(PA)의 타측에 배치된 게이트 구동 회로에 연결될 수 있다.
제1 스캔선(SWL1'')은 동일 행에 배치된 제1 화소 회로(PC1), 제2 화소 회로(PC2), 및 제3 화소 회로(PC3)에 제1 스캔 신호를 순차적으로 전달할 수 있다. 제1 스캔선(SWL1'')으로부터 전달된 제1 스캔 신호와 동기화하여 제1 초기화 전압(VINT1)은 제1 화소 회로(PC1)의 제1 구동 트랜지스터의 게이트에 인가되거나 제1 표시 요소(DE1)의 애노드에 인가될 수 있다. 제1 스캔선(SWL1'')으로부터 전달된 제1 스캔 신호와 동기화하여 제2 초기화 전압(VINT2)은 제2 화소 회로(PC2)의 제2 구동 트랜지스터의 게이트에 인가되거나 제2 표시 요소(DE2)의 애노드에 인가될 수 있다. 제1 스캔선(SWL1'')으로부터 전달된 제1 스캔 신호와 동기화하여 제2 초기화 전압(VINT2)은 제3 화소 회로(PC3)의 제3 구동 트랜지스터의 게이트에 인가되거나 제3 표시 요소(DE3)의 애노드에 인가될 수 있다.
이처럼, 크기가 서로 다른 제1 화소 회로(PC1) 및 제2 화소 회로(PC2)에는 서로 다른 레벨의 제1 초기화 전압(VINT1) 및 제2 초(기화 전압(VINT2)이 인가되고, 크기가 동일한 제2 화소 회로(PC2) 및 제3 화소 회로(PC3)에는 동일한 제2 초기화 전압(VINT2)이 인가될 수 있다.
도 19는 다른 실시예에 따라 도 16의 표시 장치에 포함될 수 있는 표시 패널을 개략적으로 나타내는 평면도이다. 도 19는 도 18의 변형 실시예로, 전압 배선 및 초기화 전압 공급 라인의 구조에서 차이가 있다. 이하에서는 중복되는 내용은 도 18의 설명으로 갈음하고 차이점을 위주로 설명한다.
도 19를 참조하면, 표시 패널(10''b)의 주변 영역(PA)에는 제3 초기화 전압 공급 라인(13) 및 제4 초기화 전압 공급 라인(14)이 더 배치될 수 있다. 제3 초기화 전압 공급 라인(13) 및 제4 초기화 전압 공급 라인(14)은 루프 형상에서 일측이 개방된 형상을 가질 수 있으며, 표시 영역(DA)을 부분적으로 둘러쌀 수 있다.
제1 화소(PX1)의 제1 화소 회로(PC1)는 제3 전압 배선(VL3'')을 통해 제3 초기화 전압 공급 라인(13)에 연결되어 제3 초기화 전압(VINT3)을 전달받을 수 있다. 제3 전압 배선(VL3'')은 행 방향(예를 들어, ±x 방향)으로 연장될 수 있으며 제1 영역(AR1)과 적어도 일부 중첩할 수 있다.
제3 전압 배선(VL3'')은 제2 영역(AR2)에 의해 물리적으로 이격된 제1 부분(VL3''a)과 제2 부분(VL3''b)을 가질 수 있다. 제3 전압 배선(VL3'')의 제1 부분(VL3''a)은 제3 초기화 전압 공급 라인(13)의 일측에 연결되고, 제3 전압 배선(VL3'')의 제2 부분(VL3''b)은 제3 초기화 전압 공급 라인(13)의 타측에 연결될 수 있다.
제2 화소(PX2)의 제2 화소 회로(PC2) 및 제3 화소(PX3)의 제3 화소 회로(PC3)는 제4 전압 배선(VL4'')을 통해 제4 초기화 전압 공급 라인(14)에 연결되어 제4 초기화 전압(VINT4)을 전달받을 수 있다. 제4 전압 배선(VL4'')은 행 방향(예를 들어, ±x 방향)으로 연장될 수 있으며 제1 영역(AR1) 및 중간 영역(MA)과 적어도 일부 중첩할 수 있다.
제4 전압 배선(VL4'')은 컴포넌트 영역(CA)에 의해 물리적으로 이격된 제1 부분(VL4''a)과 제2 부분(VL4''b)을 가질 수 있다. 제4 전압 배선(VL4'')의 제1 부분(VL4''a)은 제4 초기화 전압 공급 라인(14)의 일측에 연결되고, 제4 전압 배선(VL4'')의 제2 부분(VL4''b)은 제4 초기화 전압 공급 라인(14)의 타측에 연결될 수 있다.
동일 행에 배치된 제1 화소 회로(PC1), 제2 화소 회로(PC2), 및 제3 화소 회로(PC3)는 제2 스캔선(SWL2'')에 연결될 수 있다. 제2 스캔선(SWL2')은 동일 행에 배치된 제1 화소 회로(PC1), 제2 화소 회로(PC2), 및 제3 화소 회로(PC3)에 제2 스캔 신호를 순차적으로 전달할 수 있다. 제2 스캔선(SWL2'')은 행 방향(예를 들어, ±x 방향)으로 연장될 수 있으며 제1 영역(AR1) 및 중간 영역(MA)과 적어도 일부 중첩할 수 있다.
제2 스캔선(SWL2'')은 컴포넌트 영역(CA)에 의해 물리적으로 이격된 제1 부분(SWL2''a)과 제2 부분(SWL2''b)을 가질 수 있다. 제2 스캔선(SWL2'')의 제1 부분(SWL2''a)은 주변 영역(PA)의 일측에 배치된 게이트 구동 회로에 연결되고, 제2 스캔선(SWL2'')의 제2 부분(SWL2''b)은 주변 영역(PA)의 타측에 배치된 게이트 구동 회로에 연결될 수 있다.
제1 스캔선(SWL1'')으로부터 전달된 제1 스캔 신호와 동기화하여 제1 초기화 전압(VINT1)은 제1 화소 회로(PC1)의 제1 구동 트랜지스터의 게이트에 인가되고, 제2 스캔선(SWL2'')으로부터 전달된 제2 스캔 신호와 동기화하여 제1 표시 요소(DE1)의 애노드에 인가될 수 있다. 제1 스캔선(SWL1'')으로부터 전달된 제1 스캔 신호와 동기화하여 제2 초기화 전압(VINT2)은 제2 화소 회로(PC2)의 제2 구동 트랜지스터의 게이트에 인가되고, 제2 스캔선(SWL2'')으로부터 전달된 제2 스캔 신호와 동기화하여 제2 표시 요소(DE2)의 애노드에 인가될 수 있다. 제1 스캔선(SWL1'')으로부터 전달된 제1 스캔 신호와 동기화하여 제2 초기화 전압(VINT2)은 제3 화소 회로(PC3)의 제3 구동 트랜지스터의 게이트에 인가되고, 제2 스캔선(SWL2'')으로부터 전달된 제2 스캔 신호와 동기화하여 제3 표시 요소(DE3)의 애노드에 인가될 수 있다.
이처럼, 크기가 서로 다른 제1 화소 회로(PC1) 및 제2 화소 회로(PC2)에는 서로 다른 레벨의 제1 초기화 전압(VINT1) 및 제2 초기화 전압(VINT2), 제3 초기화 전압(VINT3) 및 제4 초기화 전압(VINT4)이 인가되고, 크기가 동일한 제2 화소 회로(PC2) 및 제3 화소 회로(PC3)에는 동일한 제2 초기화 전압(VINT2) 및 제4 초기화 전압(VINT4)이 인가될 수 있다.
도 20은 또 다른 실시예에 따라 도 16의 표시 장치에 포함될 수 있는 표시 패널을 개략적으로 나타내는 평면도이다. 도 21는 도 20의 표시 패널의 일부분(AA)을 개략적으로 도시하는 확대 평면도이고, 도 22는 도 20의 표시 패널의 다른 부분(BB)을 개략적으로 도시하는 확대 평면도이고, 도 23은 도 20의 표시 패널의 또 다른 부분(CC)을 개략적으로 도시하는 확대 평면도이다. 도 20은 도 18의 변형 실시예로, 보조 열 라인 및 보조 행 라인의 구조에서 차이가 있다. 이하에서는 중복되는 내용은 도 18의 설명으로 갈음하고 차이점을 위주로 설명한다.
도 20을 참조하면, 표시 패널(10'''a)은 주변 영역(PA)에 배치되는 구동 전압 공급 라인(15)을 포함할 수 있다. 구동 전압 공급 라인(15)은 루프 형상에서 일측이 개방된 형상을 가질 수 있으며, 표시 영역(DA)을 부분적으로 둘러쌀 수 있다. 구동 전압 공급 라인(15)에는 표시 구동부(22, 도 11 참조)로부터 전달 받은 제2 구동 전압(ELVSS)이 인가될 수 있다. 다른 말로, 표시 구동부(22)는 구동 전압 공급 라인(15)에 제2 구동 전압(ELVSS)을 공급할 수 있다.
표시 패널(10'''a)은 복수의 데이터 라인(DL)들, 복수의 제1 전압 배선(VL1'')들, 복수의 보조 행 라인(SRL)들, 및 복수의 보조 열 라인(SCL)들을 포함할 수 있다. 복수의 데이터 라인(DL)들 중 일부는 제1 데이터 라인(DL1)으로 지칭되고, 다른 일부는 제2 데이터 라인(DL2)으로 지칭될 수 있다. 복수의 보조 행 라인(SRL)들 중 일부는 제1 보조 행 라인(SRL1)으로 지칭되고, 다른 일부는 제2 보조 행 라인(SRL2)으로 지칭될 수 있다. 복수의 보조 열 라인(SCL)들 중 일부는 제1 보조 열 라인(SCL1)으로 지칭되고, 다른 일부는 제2 보조 열 라인(SCL2)으로 지칭될 수 있다.
한편, 기판(1000)에는 제1 표시 영역(DA1), 및 제1 표시 영역(DA1)의 제2 방향(예를 들면, ±x 방향)으로 양측에 위치하는 제2 표시 영역(DA2)들이 정의될 수 있다. 또한, 기판(100)에는 제2 방향(예를 들면, ±x 방향)으로 나누어진 제3 표시 영역(DA3) 및 제4 표시 영역(DA4)이 정의될 수 있다. 제4 표시 영역(DA4)은 제2 영역(AR2)을 포함하는 제4-1 표시 영역(DA4a), 및 제4-1 표시 영역(DA4a)의 제1 방향(예를 들면, ±y 방향)으로 양측에 위치하는 제4-2 표시 영역(DA4b)들을 포함할 수 있다.
제1 데이터 라인(DL1)들은 제1 표시 영역(DA1) 상에서 제1 방향(예를 들면, ±y 방향)으로 연장되고, 제1 패드(P1)들에 각각 연결될 수 있다. 제2 데이터 라인(DL2)들은 제2 표시 영역(DA2)들 상에서 제1 방향(예를 들면, ±y 방향)으로 연장될 수 있다.
제1 전압 배선(VL1'')들은 제1 표시 영역(DA1) 및 제2 표시 영역(DA2) 상에서 제2 방향(예를 들면, ±x 방향)으로 연장될 수 있다. 제1 전압 배선(VL1'')들 중 적어도 일부는 제2 영역(AR2)에 의해 서로 이격된 복수의 부분들을 가질 수 있다.
도 18에서 전술한 바와 같이, 제1 전압 배선(VL1'')들은 제1 초기화 전압 공급 라인(11)에 연결되어 제1 초기화 전압(VINT1)이 인가될 수 있다. 제1 전압 배선(VL1'')들은 제1 영역(AR1)에 배치된 화소 회로들에 연결되어 제1 초기화 전압(VINT1)을 상기 화소 회로들에게 전달할 수 있다.
보조 행 라인(SRL)들 중 일부인 제1 보조 행 라인(SRL1)들은 제3 표시 영역(DA3) 상에 배치될 수 있다. 제1 보조 행 라인(SRL1)들 각각은 제1 행 연결부(first row connection part)들(RCP1), 제2 행 연결부(second row connection part)들(RCP2), 및 제3 행 연결부(third row connection part)(RCP3)를 가질 수 있다. 이때, 제1 행 연결부(RCP1)들, 제2 행 연결부(RCP2)들, 및 제3 행 연결부(RCP3)는 각각 서로 이격할 수 있다. 제3 행 연결부(RCP3)는 제1 행 연결부(RCP1)들 사이에 배치되고, 제1 행 연결부(RCP1)는 제2 행 연결부(RCP2)와 제3 행 연결부(RCP3) 사이에 배치될 수 있다. 제1 행 연결부(RCP1)들, 제2 행 연결부(RCP2)들, 및 제3 행 연결부(RCP3)들은 제3 표시 영역(DA3) 상에서 제2 방향(예를 들면, ±x 방향)으로 연장될 수 있다.
일 실시예에 있어서, 제1 행 연결부(RCP1)들 각각의 일단은 후술할 제1 열 연결부(first column connection part)(CCP1)와 연결되고, 제1 행 연결부(RCP1)들 각각의 타단은 제2 데이터 라인(DL2)과 연결될 수 있다. 예컨대, 도 21에 도시된 바와 같이 제1 행 연결부(RCP1)들 각각의 일단은 제1 커넥터(c1)들을 통해 제1 열 연결부(CCP1)들과 연결되고, 제1 행 연결부(RCP1)들 각각의 타단은 제2 커넥터(c2)들을 통해 제2 데이터 라인(DL2)들과 연결될 수 있다. 여기서, 제1 커넥터(c1)들 및 제2 커넥터(c2)들은 절연층에 형성된 콘택홀 내에 매립되어 상부층과 하부층을 연결하는 부분이거나, 동일 층에 형성된 하나의 라인과 다른 하나의 라인을 연결하는 부분일 수 있다. 한편, 제1 열 연결부(CCP1)는 제2 패드(P2)에 연결되어 전기적 신호를 전달 받을 수 있다. 따라서, 제2 데이터 라인(DL2)은 제1 열 연결부(CCP1)와 연결된 제1 행 연결부(RCP1)를 통해 상기 전기적 신호를 전달 받을 수 있다.
일 실시예에 있어서, 제2 행 연결부(RCP2)들에는 제2 구동 전압(ELVSS)이 인가될 수 있다. 예컨대, 도 20에 도시된 바와 같이 제2 행 연결부(RCP2)들 각각의 일단은 구동 전압 공급 라인(15)에 연결될 수 있다. 및/또는 도 21에 도시된 바와 같이 제2 행 연결부(RCP2)들은 제3 커넥터(c3)들을 통해 제2 구동 전압(ELVSS)이 인가되는 제2 보조 열 라인(SCL2)과 연결될 수 있다. 여기서, 제3 커넥터(c3)들은 절연층에 형성된 콘택홀 내에 매립되어 상부층과 하부층을 연결하는 부분이거나, 동일 층에 형성된 하나의 라인과 다른 하나의 라인을 연결하는 부분일 수 있다.
도 20 및 도 21에서는 제2 행 연결부(RCP2)들에 제2 구동 전압(ELVSS)이 인가되는 것으로 도시하고 있으나, 다른 실시예로서, 제2 행 연결부(RCP2)들에는 제2 구동 전압(ELVSS)과 다른 레벨을 갖는 제1 구동 전압(ELVDD, 도 1 참조)이 인가될 수 있다. 예컨대, 제2 행 연결부(RCP2)들은 커넥터들을 통해 제1 구동 전압(ELVDD)이 인가되는 전원선에 연결될 수 있다.
일 실시예에 있어서, 제3 행 연결부(RCP3)들에는 제1 구동 전압(ELVDD) 또는 제2 구동 전압(ELVSS)이 인가될 수 있다. 예컨대, 제3 행 연결부(RCP3)은 커넥터들을 통해 제1 구동 전압(ELVDD)이 인가되는 전원선에 연결될 수 있다.
보조 행 라인(SRL)들 중 다른 일부인 제2 보조 행 라인(SRL2)들은 제4 표시 영역(DA4) 상에서 제2 방향(예를 들면, ±x 방향)으로 연장될 수 있다. 제2 보조 행 라인(SRL2)들 중 일부인 제2-1 보조 행 라인(SRL2a)들은 제4-1 표시 영역(DA4a) 상에 배치되고, 제2 보조 행 라인(SRL2)들 중 다른 일부인 제2-2 보조 행 라인(SRL2b)들은 제4-2 표시 영역(DA4b) 상에 배치될 수 있다. 제2-1 보조 행 라인(SRL2a)들은 제2 영역(AR2)의 컴포넌트 영역(CA)에 의해 서로 이격된 복수의 부분들을 가질 수 있다.
일 실시예에 있어서, 제2-1 보조 행 라인(SRL2a)들에는 제2 초기화 전압(VINT2)이 인가될 수 있다. 예컨대, 도 20에 도시된 바와 같이 제2-1 보조 행 라인(SRL2a)들은 제2 초기화 전압 공급 라인(12)에 연결되어 제2 초기화 전압(VINT2)이 인가될 수 있다. 제2-1 보조 행 라인(SRL2a)들은 제2 영역(AR2)의 중간 영역(MA)에 배치된 화소 회로들에 연결되어 제2 초기화 전압(VINT2)을 상기 화소 회로들에게 전달할 수 있다. 제2-1 보조 행 라인(SRL2a)은 전술한 도 18의 제2 전압 배선(VL2'')에 대응할 수 있다. 다른 말로, 제2 전압 배선(VL2'')은 생략될 수 있다. 이러한 경우, 제2 영역(AR2)의 중간 영역(MA)에 배치된 화소 회로들에게 제2 초기화 전압(VINT2)을 전달하기 위한 별도의 전압 배선들이 배치되지 않더라도, 제2-1 보조 행 라인(SRL2a)을 활용하여 상기 화소 회로들에게 제2 초기화 전압(VINT2)을 전달할 수 있다.
한편, 제2-1 보조 행 라인(SRL2a)들에는 제2 초기화 전압(VINT2)이 인가되어야 하므로, 도 20 및 도 22에 도시된 바와 같이 제2-1 보조 행 라인(SRL2a)들은 제2 구동 전압(ELVSS)이 인가되는 제1 보조 열 라인(SCL1)들의 제2 열 연결부(CCP2)들 및/또는 제2 보조 열 라인(SCL2)들과 연결되지 않을 수 있다.
일 실시예에 있어서, 제2-2 보조 행 라인(SRL2b)들에는 제2 구동 전압(ELVSS)이 인가될 수 있다. 예컨대, 도 20에 도시된 바와 같이 제2-2 보조 행 라인(SRL2b)들 각각의 양 끝단은 구동 전압 공급 라인(15)에 연결될 수 있다. 및/또는 도 23에 도시된 바와 같이 제2-2 보조 행 라인(SRL2b)들은 제4 커넥터(c4)들을 통해 제2 구동 전압(ELVSS)이 인가되는 제1 보조 열 라인(SCL1)들의 제2 열 연결부(CCP2)들과 연결될 수 있다. 및/또는 제2-2 보조 행 라인(SRL2b)들은 제5 커넥터(c5)들을 통해 제2 구동 전압(ELVSS)이 인가되는 제2 보조 열 라인(SCL2)들과 연결될 수 있다. 여기서, 제4 커넥터(c4)들 및 제5 커넥터(c5)들은 절연층에 형성된 콘택홀 내에 매립되어 상부층과 하부층을 연결하는 부분이거나, 동일 층에 형성된 하나의 라인과 다른 하나의 라인을 연결하는 부분일 수 있다.
도 20 및 도 23에서는 제2-2 보조 행 라인(SRL2b)들에 제2 구동 전압(ELVSS)이 인가되는 것으로 도시하고 있으나, 다른 실시예로서, 제2-2 보조 행 라인(SRL2b)들에는 제1 구동 전압(ELVDD)이 인가될 수 있다. 예컨대, 제2-2 보조 행 라인(SRL2b)들은 커넥터들을 통해 제1 구동 전압(ELVDD)이 인가되는 전원선에 연결될 수 있다.
보조 열 라인(SCL)들 중 일부인 제1 보조 열 라인(SCL1)들은 제1 표시 영역(DA1) 상에 배치될 수 있다. 제1 보조 열 라인(SCL1)들 각각은 제1 열 연결부(CCP1) 및 제2 열 연결부(CCP2)를 가질 수 있다. 제1 열 연결부(CCP1)들 및 제2 열 연결부(CCP2)들은 제1 표시 영역(DA1) 상에서 제1 방향(예를 들면, ±y 방향)으로 연장될 수 있다. 제2 열 연결부(CCP2)들은 제1 열 연결부(CCP1)들로부터 각각 이격할 수 있다. 제1 열 연결부(CCP1)들은 제2 패드(P2)들에 각각 연결될 수 있다. 제1 열 연결부(CCP1)는 전술한 바와 같이 제1 행 연결부(RCP1)와 연결될 수 있다.
일 실시예에 있어서, 제2 열 연결부(CCP2)들에는 제2 구동 전압(ELVSS)이 인가될 수 있다. 예컨대, 도 20에 도시된 바와 같이 제2 열 연결부(CCP2)들 각각의 일단은 구동 전압 공급 라인(15)에 연결될 수 있다. 및/또는 도 23에 도시된 바와 같이 제2 열 연결부(CCP2)들은 제4 커넥터(c4)들을 통해 제2-2 보조 행 라인(SRL2b)들과 연결될 수 있다.
도 20 및 도 23에서는 제2 열 연결부(CCP2)들에 제2 구동 전압(ELVSS)이 인가되는 것으로 도시하고 있으나, 다른 실시예로서, 제2 열 연결부(CCP2)들에는 제1 구동 전압(ELVDD)이 인가될 수 있다. 예컨대, 제2 열 연결부(CCP2)들은 커넥터들을 통해 제1 구동 전압(ELVDD)이 인가되는 전원선에 연결될 수 있다. 및/또는 제2 열 연결부(CCP2)들 각각의 일단은 제1 구동 전압(ELVDD)을 공급하는 전압 공급 라인에 연결될 수 있다. 상기 전압 공급 라인은 주변 영역(PA)에 배치될 수 있다.
보조 열 라인(SCL)들 중 일부인 제2 보조 열 라인(SCL2)들은 제2 표시 영역(DA2)들 상에서 제1 방향(예를 들면, ±y 방향)으로 연장될 수 있다. 제2 보조 열 라인(SCL2)들 각각의 양 끝단은 구동 전압 공급 라인(15)에 연결될 수 있다. 제2 보조 열 라인(SCL2)들은 구동 전압 공급 라인(15)에 연결되어 제2 구동 전압(ELVSS)이 인가될 수 있다.
도 20에서는 제2 보조 열 라인(SCL2)들에 제2 구동 전압(ELVSS)이 인가되는 것으로 도시하고 있으나, 다른 실시예로서, 제2 보조 열 라인(SCL2)들에는 제1 구동 전압(ELVDD)이 인가될 수 있다. 예컨대, 제2 보조 열 라인(SCL2)들은 커넥터들을 통해 제1 구동 전압(ELVDD)이 인가되는 전원선에 연결될 수 있다. 및/또는 제2 보조 열 라인(SCL2)들 각각의 일단은 제1 구동 전압(ELVDD)을 공급하는 전압 공급 라인에 연결될 수 있다. 상기 전압 공급 라인은 주변 영역(PA)에 배치될 수 있다.
한편, 표시 패널(10'''a)의 표시 영역을 증가시키기 위해 주변 영역(PA)에 배치된 구동 전압 공급 라인(15)의 너비가 감소할 수 있다. 표시 패널(10'''a)에는 너비가 감소된 구동 전압 공급 라인(15)에 집중된 전류에 의한 발열이 일어날 수 있다. 다만, 본 발명의 일 실시예와 같이 제1 보조 행 라인(SRL1)의 제2 행 연결부(RCP2), 제2 보조 행 라인(SRL2), 제1 보조 열 라인(SCL1)의 제2 열 연결부(CCP2), 및 제2-2 보조 열 라인(SCL2b) 등을 구동 전압 공급 라인(15)에 전기적으로 연결하는 경우, 상기 전류는 격자 형상(또는, 메쉬 구조)의 라인들을 통해 분산될 수 있다. 그 결과, 구동 전압 공급 라인(15)의 너비 감소에 따른 발열 현상을 방지할 수 있다.
도 24 및 도 25는 또 다른 실시예에 따라 도 16의 표시 장치에 포함될 수 있는 표시 패널을 개략적으로 나타내는 평면도들이다. 도 24 및 도 25는 도 19 및 도 20의 변형 실시예로, 제2-1 보조 행 라인의 구조에서 차이가 있다. 이하에서는 중복되는 내용은 도 19 및 도 20의 설명으로 갈음하고 차이점을 위주로 설명한다.
먼저, 도 24를 참조하면, 제2-1 보조 행 라인(SRL2a)들에는 구동 트랜지스터의 게이트를 초기화하는데 이용되는 제2 초기화 전압(VINT2)이 인가될 수 있다. 예컨대, 제2-1 보조 행 라인(SRL2a)들은 제2 초기화 전압 공급 라인(12)에 연결되어 제2 초기화 전압(VINT2)이 인가될 수 있다. 제2-1 보조 행 라인(SRL2a)들은 제2 영역(AR2)의 중간 영역(MA)에 배치된 화소 회로들에 연결되어 제2 초기화 전압(VINT2)을 상기 화소 회로들에게 전달할 수 있다. 제2-1 보조 행 라인(SRL2a)은 전술한 도 18 및 도 19의 제2 전압 배선(VL2'')에 대응할 수 있다. 다른 말로, 제2 전압 배선(VL2'')은 생략될 수 있다. 이러한 경우, 제2 영역(AR2)의 중간 영역(MA)에 배치된 화소 회로들에게 제2 초기화 전압(VINT2)을 전달하기 위한 별도의 전압 배선들이 배치되지 않더라도, 제2-1 보조 행 라인(SRL2a)을 활용하여 상기 화소 회로들에게 제2 초기화 전압(VINT2)을 전달할 수 있다.
도 24에서는 제2-1 보조 행 라인(SRL2a)들에 제2 초기화 전압(VINT2)이 인가되는 것으로 도시하고 있으나, 다른 실시예로서, 도 25에 도시된 바와 같이 제2-1 보조 행 라인(SRL2a)들에는 표시 요소의 애노드를 초기화하는데 이용되는 제4 초기화 전압(VINT4)이 인가될 수 있다. 예컨대, 제2-1 보조 행 라인(SRL2a)들은 제4 초기화 전압 공급 라인(14)에 연결되어 제4 초기화 전압(VINT4)이 인가될 수 있다. 제2-1 보조 행 라인(SRL2a)들은 제2 영역(AR2)의 중간 영역(MA)에 배치된 화소 회로들에 연결되어 제4 초기화 전압(VINT4)을 상기 화소 회로들에게 전달할 수 있다. 제2-1 보조 행 라인(SRL2a)은 전술한 도 19의 제4 전압 배선(VL4'')에 대응할 수 있다. 다른 말로, 제4 전압 배선(VL4'')은 생략될 수 있다. 이러한 경우, 제2 영역(AR2)의 중간 영역(MA)에 배치된 화소 회로들에게 제4 초기화 전압(VINT4)을 전달하기 위한 별도의 전압 배선들이 배치되지 않더라도, 제2-1 보조 행 라인(SRL2a)을 활용하여 상기 화소 회로들에게 제4 초기화 전압(VINT4)을 전달할 수 있다.
도 24 및 도 25에 도시된 바와 같이, 제2 영역(AR2)의 중간 영역(MA)에 배치된 화소 회로들에게 제2 초기화 전압(VINT2) 또는 제4 초기화 전압(VINT4)을 전달하기 위하여 보조 행 라인(SRL)들 중 적어도 일부를 활용할 수 있다. 이러한 경우, 제2 영역(AR2)의 중간 영역(MA)에 배치된 화소 회로들에게 제2 초기화 전압(VINT2) 또는 제4 초기화 전압(VINT4)을 전달하기 위한 별도의 전압 배선들이 배치되지 않으므로, 단위 면적 당 배치되는 표시 요소들의 개수가 보다 증가할 수 있다. 따라서, 고해상도의 표시 패널을 구현할 수 있다.
지금까지는 표시 장치에 대해서만 주로 설명하였으나, 본 발명이 이에 한정되는 것은 아니다. 예컨대 이러한 표시 장치를 제조하기 위한 표시 장치의 제조 방법 역시 본 발명의 범위에 속한다고 할 것이다.
본 발명은 도면에 도시된 실시예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 당해 기술분야에서 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 다른 실시예가 가능하다는 점을 이해할 것이다. 따라서 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의하여 정해져야 할 것이다.
1, 1', 1'', 100: 표시 장치
10, 10', 10'', 10''': 표시 패널
11, 12, 13, 14: 제1 내지 제4 초기화 전압 공급 라인
PX1, PX2, PX3: 제1 내지 제3 화소
PC1, PC2, PC3: 제1 내지 제3 화소 회로
DE1, DE2, DE3: 제1 내지 제3 표시 요소
T11, T12: 제1 및 제2 구동 트랜지스터
T41, T42: 제1 및 제2 게이트 초기화 트랜지스터
T71, T72: 제1 및 제2 애노드 초기화 트랜지스터
VINT1, VINT2, VINT3, VINT4: 제1 내지 제4 초기화 전압

Claims (37)

  1. 제1 화소 회로;
    상기 제1 화소 회로에 연결되는 제1 표시 요소;
    제2 화소 회로; 및
    상기 제2 화소 회로에 연결되는 제2 표시 요소를 포함하고,
    상기 제1 화소 회로는,
    상기 제1 표시 요소로 흐르는 제1 전류를 제어하는 제1 구동 트랜지스터; 및
    제1 스캔 신호에 응답하여 제1 초기화 전압을 상기 제1 구동 트랜지스터의 게이트에 인가하는 제1 초기화 트랜지스터를 포함하고,
    상기 제2 화소 회로는,
    상기 제2 표시 요소로 흐르는 제2 전류를 제어하는 제2 구동 트랜지스터; 및
    상기 제1 스캔 신호에 응답하여 상기 제1 초기화 전압과 다른 레벨의 제2 초기화 전압을 상기 제2 구동 트랜지스터의 게이트에 인가하는 제2 초기화 트랜지스터를 포함하는 표시 장치.
  2. 제1 항에 있어서,
    상기 제1 초기화 전압의 레벨은 상기 제2 초기화 전압의 레벨보다 높은 표시 장치.
  3. 제1 항에 있어서,
    상기 제1 화소 회로는,
    제2 스캔 신호에 응답하여 제3 초기화 전압을 상기 제1 표시 요소의 애노드에 인가하는 제3 초기화 트랜지스터를 더 포함하고,
    상기 제2 화소 회로는,
    상기 제2 스캔 신호에 응답하여 제4 초기화 전압을 상기 제2 표시 요소의 애노드에 인가하는 제4 초기화 트랜지스터를 더 포함하는 표시 장치.
  4. 제3 항에 있어서,
    상기 제3 초기화 전압의 레벨은 상기 제4 초기화 전압의 레벨보다 높은 표시 장치.
  5. 제3 항에 있어서,
    상기 제1 화소 회로는,
    제3 스캔 신호에 응답하여 제1 데이터 전압을 상기 제1 구동 트랜지스터에 전달하는 제1 스캔 트랜지스터;
    제1 전극 및 상기 제1 구동 트랜지스터의 게이트에 연결되는 제2 전극을 갖는 제1 저장 커패시터; 및
    제4 스캔 신호에 응답하여 상기 제1 구동 트랜지스터의 드레인과 게이트를 서로 접속하는 제1 보상 트랜지스터를 더 포함하고,
    상기 제2 화소 회로는,
    상기 제3 스캔 신호에 응답하여 제2 데이터 전압을 상기 제2 구동 트랜지스터에 전달하는 제2 스캔 트랜지스터;
    제3 전극 및 상기 제2 구동 트랜지스터의 게이트에 연결되는 제4 전극을 갖는 제2 저장 커패시터; 및
    상기 제4 스캔 신호에 응답하여 상기 제2 구동 트랜지스터의 드레인과 게이트를 서로 접속하는 제2 보상 트랜지스터를 더 포함하는 표시 장치.
  6. 제5 항에 있어서,
    상기 제1 보상 트랜지스터와 상기 제2 보상 트랜지스터의 도전형은 상기 제1 스캔 트랜지스터와 상기 제2 스캔 트랜지스터의 도전형과 반대이고, 상기 제1 초기화 트랜지스터와 상기 제2 초기화 트랜지스터의 도전형과 동일한 표시 장치.
  7. 제5 항에 있어서,
    상기 제3 스캔 신호와 상기 제4 스캔 신호는 실질적으로 동기화된 표시 장치.
  8. 제1 항에 있어서,
    상기 제1 초기화 트랜지스터와 상기 제2 초기화 트랜지스터의 도전형은 상기 제1 구동 트랜지스터와 상기 제2 구동 트랜지스터의 도전형과 반대인 표시 장치.
  9. 제1 항에 있어서,
    상기 제2 표시 요소의 발광 면적은 상기 제1 표시 요소의 발광 면적보다 큰 표시 장치.
  10. 제1 항에 있어서,
    상기 제1 표시 요소 및 상기 제2 표시 요소는 각각 복수로 구성되고,
    단위 면적 당 상기 복수의 제1 표시 요소들의 개수는 단위 면적 당 상기 복수의 제2 표시 요소들의 개수보다 많은 표시 장치.
  11. 제1 항에 있어서,
    제1 영역 및 상기 제1 영역에 의해 적어도 일부 둘러싸인 제2 영역이 정의된 기판;
    상기 제1 영역과 적어도 일부 중첩하고, 상기 제1 화소 회로에 상기 제1 초기화 전압을 전달하도록 구성되는 제1 전압 배선; 및
    상기 제1 영역 및 상기 제2 영역과 적어도 일부 중첩하고, 상기 제2 화소 회로에 상기 제2 초기화 전압을 전달하도록 구성되는 제2 전압 배선을 더 포함하고,
    상기 제1 전압 배선은 행 방향으로 연장되고 상기 제2 영역에 의해 물리적으로 이격되는 제1 부분과 제2 부분을 갖는 표시 장치.
  12. 제11 항에 있어서,
    상기 제2 전압 배선은 상기 제2 영역의 적어도 일부를 둘러싸는 제1 부분, 및 상기 제1 부분과 연결되고 행 방향으로 연장되는 제2 부분을 포함하고,
    상기 제2 전압 배선의 상기 제1 부분은 상기 제1 영역과 중첩하고,
    상기 제2 전압 배선의 상기 제2 부분은 상기 제2 영역과 중첩하는 표시 장치.
  13. 제1 항에 있어서,
    제3 화소 회로; 및
    상기 제3 화소 회로에 연결되는 제3 표시 요소를 더 포함하고,
    상기 제3 화소 회로는,
    상기 제3 표시 요소로 흐르는 제3 전류를 제어하는 제3 구동 트랜지스터; 및
    상기 제1 스캔 신호에 응답하여 상기 제2 초기화 전압을 상기 제3 구동 트랜지스터의 게이트에 인가하는 제3 초기화 트랜지스터를 포함하고,
    평면 상에서, 상기 제2 화소 회로와 상기 제2 표시 요소는 서로 이격되고, 상기 제3 화소 회로와 상기 제3 표시 요소는 적어도 일부 중첩하는 표시 장치.
  14. 제13 항에 있어서,
    제1 영역 및 상기 제1 영역에 의해 적어도 일부 둘러싸인 제2 영역이 정의된 기판을 더 포함하고,
    상기 제2 영역은 컴포넌트 영역 및 상기 제1 영역과 상기 컴포넌트 영역 사이에 위치한 중간 영역을 포함하고,
    상기 제1 영역 상에는 상기 제1 화소 회로 및 상기 제1 표시 요소가 배치되고,
    상기 제2 영역의 상기 컴포넌트 영역 상에는 상기 제2 표시 요소가 배치되고,
    상기 제2 영역의 상기 중간 영역 상에는 상기 제2 화소 회로, 상기 제3 화소 회로, 및 상기 제3 표시 요소가 배치되는 표시 장치.
  15. 제13 항에 있어서,
    상기 제1 화소 회로는,
    제2 스캔 신호에 응답하여 제3 초기화 전압을 상기 제1 표시 요소의 애노드에 인가하는 제4 초기화 트랜지스터를 더 포함하고,
    상기 제2 화소 회로는,
    상기 제2 스캔 신호에 응답하여 제4 초기화 전압을 상기 제2 표시 요소의 애노드에 인가하는 제5 초기화 트랜지스터를 더 포함하고,
    상기 제3 화소 회로는,
    상기 제2 스캔 신호에 응답하여 상기 제4 초기화 전압을 상기 제3 표시 요소의 애노드에 인가하는 제6 초기화 트랜지스터를 더 포함하는 표시 장치.
  16. 제15 항에 있어서,
    상기 제3 초기화 전압의 레벨은 상기 제4 초기화 전압의 레벨보다 높은 표시 장치.
  17. 제13 항에 있어서,
    상기 제3 표시 요소의 발광 면적은 상기 제2 표시 요소의 발광 면적과 동일하고,
    상기 제3 표시 요소의 발광 면적은 상기 제1 표시 요소의 발광 면적보다 큰 표시 장치.
  18. 제13 항에 있어서,
    상기 제1 표시 요소, 상기 제2 표시 요소, 및 상기 제3 표시 요소는 각각 복수로 구성되고,
    단위 면적 당 상기 복수의 제2 표시 요소들의 개수와 단위 면적 당 상기 복수의 제3 표시 요소들의 개수는 동일하고,
    단위 면적 당 상기 복수의 제1 표시 요소들의 개수는 단위 면적 당 상기 복수의 제2 표시 요소들의 개수보다 많은 표시 장치.
  19. 제1 항에 있어서,
    제1 표시 영역 및 상기 제1 표시 영역의 행 방향으로 양측에 위치하는 제2 표시 영역들, 및 상기 제1 및 제2 표시 영역들의 외곽의 주변 영역이 정의된 기판;
    상기 주변 영역에 배치되고, 복수의 제1 패드들 및 복수의 제2 패드들을 포함하는 패드부;
    상기 제1 표시 영역 상에서 열 방향으로 연장되고, 상기 복수의 제1 패드들에 각각 연결되는 복수의 제1 데이터 라인들;
    상기 제2 표시 영역들 상에서 상기 열 방향으로 연장되는 복수의 제2 데이터 라인들;
    상기 제1 표시 영역과 상기 제2 표시 영역들 상에서 상기 행 방향으로 연장되는 복수의 보조 행 라인들; 및
    상기 제1 표시 영역과 상기 제2 표시 영역들 상에서 상기 열 방향으로 연장되는 복수의 보조 열 라인들을 더 포함하고,
    상기 복수의 보조 열 라인들 중 일부인 제1 보조 열 라인들은 상기 복수의 제2 패드들에 각각 연결되는 제1 열 연결부들을 갖고,
    상기 복수의 보조 행 라인들 중 일부인 제1 보조 행 라인들은 상기 제1 보조 열 라인들의 상기 제1 열 연결부들을 상기 복수의 제2 데이터 라인들에 각각 연결하는 제1 행 연결부들을 갖고,
    상기 복수의 보조 행 라인들 중 다른 일부인 제2 보조 행 라인들 중 적어도 일부에는 상기 제2 초기화 전압이 인가되고,
    상기 복수의 보조 열 라인들 중 다른 일부인 제2 보조 열 라인들에는 구동 전압이 인가되는 표시 장치.
  20. 제19 항에 있어서,
    상기 제2 보조 행 라인들 중 일부인 제2-1 보조 행 라인들에는 상기 제2 초기화 전압이 인가되고,
    상기 제2 보조 행 라인들 중 다른 일부인 제2-2 보조 행 라인들에는 상기 구동 전압이 인가되는 표시 장치.
  21. 제19 항에 있어서,
    상기 제1 보조 열 라인들은 상기 구동 전압이 인가되는 제2 열 연결부들을 각각 갖고,
    상기 제1 보조 열 라인들의 상기 제2 열 연결부들은 상기 제1 보조 열 라인들의 상기 제1 열 연결부들로부터 각각 이격하는 표시 장치.
  22. 제19 항에 있어서,
    상기 제1 보조 행 라인들은 상기 구동 전압이 인가되는 제2 행 연결부들을 각각 갖고,
    상기 제1 보조 행 라인들의 상기 제2 행 연결부들은 상기 제1 보조 행 라인들의 상기 제1 행 연결부들로부터 각각 이격하는 표시 장치.
  23. 제1 화소 회로;
    상기 제1 화소 회로에 연결되는 제1 표시 요소;
    제2 화소 회로; 및
    상기 제2 화소 회로에 연결되는 제2 표시 요소를 포함하고,
    상기 제1 화소 회로는,
    제1 스캔 신호에 응답하여 제1 초기화 전압을 상기 제1 표시 요소의 애노드에 인가하는 제1 초기화 트랜지스터를 포함하고,
    상기 제2 화소 회로는,
    상기 제1 스캔 신호에 응답하여 제2 초기화 전압을 상기 제2 표시 요소의 애노드에 인가하는 제2 초기화 트랜지스터를 포함하는 표시 장치.
  24. 제23 항에 있어서,
    상기 제1 초기화 전압의 레벨은 상기 제2 초기화 전압의 레벨보다 높은 표시 장치.
  25. 제23 항에 있어서,
    상기 제1 화소 회로는,
    상기 제1 표시 요소로 흐르는 제1 전류를 제어하는 제1 구동 트랜지스터;
    제2 스캔 신호에 응답하여 제1 데이터 전압을 상기 제1 구동 트랜지스터에 전달하는 제1 스캔 트랜지스터; 및
    제1 전극 및 상기 제1 구동 트랜지스터의 게이트에 연결되는 제2 전극을 갖는 제1 저장 커패시터를 더 포함하고,
    상기 제2 화소 회로는,
    상기 제2 표시 요소로 흐르는 제2 전류를 제어하는 제2 구동 트랜지스터;
    상기 제2 스캔 신호에 응답하여 제2 데이터 전압을 상기 제2 구동 트랜지스터에 전달하는 제2 스캔 트랜지스터; 및
    제3 전극 및 상기 제2 구동 트랜지스터의 게이트에 연결되는 제4 전극을 갖는 제2 저장 커패시터를 더 포함하는 표시 장치.
  26. 제23 항에 있어서,
    상기 제2 표시 요소의 발광 면적은 상기 제1 표시 요소의 발광 면적보다 큰 표시 장치.
  27. 제23 항에 있어서,
    상기 제1 표시 요소 및 상기 제2 표시 요소는 각각 복수로 구성되고,
    단위 면적 당 상기 복수의 제1 표시 요소들의 개수는 단위 면적 당 상기 복수의 제2 표시 요소들의 개수보다 많은 표시 장치.
  28. 제23 항에 있어서,
    제1 영역 및 상기 제1 영역에 의해 적어도 일부 둘러싸인 제2 영역이 정의된 기판;
    상기 제1 영역과 적어도 일부 중첩하고, 상기 제1 화소 회로에 상기 제1 초기화 전압을 전달하도록 구성되는 제1 전압 배선; 및
    상기 제1 영역 및 상기 제2 영역과 적어도 일부 중첩하고, 상기 제2 화소 회로에 상기 제2 초기화 전압을 전달하도록 구성되는 제2 전압 배선을 더 포함하고,
    상기 제1 전압 배선은 행 방향으로 연장되고 상기 제2 영역에 의해 물리적으로 이격되는 제1 부분과 제2 부분을 갖는 표시 장치.
  29. 제28 항에 있어서,
    상기 제2 전압 배선은 상기 제2 영역의 적어도 일부를 둘러싸는 제1 부분, 및 상기 제1 부분과 연결되고 행 방향으로 연장되는 제2 부분을 포함하고,
    상기 제2 전압 배선의 상기 제1 부분은 상기 제1 영역과 중첩하고,
    상기 제2 전압 배선의 상기 제2 부분은 상기 제2 영역과 중첩하는 표시 장치.
  30. 제23 항에 있어서,
    제3 화소 회로; 및
    상기 제3 화소 회로에 연결되는 제3 표시 요소를 더 포함하고,
    상기 제3 화소 회로는,
    상기 제1 스캔 신호에 응답하여 상기 제2 초기화 전압을 상기 제3 표시 요소의 애노드에 인가하는 제3 초기화 트랜지스터를 포함하고,
    평면 상에서, 상기 제2 화소 회로와 상기 제2 표시 요소는 서로 이격되고, 상기 제3 화소 회로와 상기 제3 표시 요소는 적어도 일부 중첩하는 표시 장치.
  31. 제30 항에 있어서,
    제1 영역 및 상기 제1 영역에 의해 적어도 일부 둘러싸인 제2 영역이 정의된 기판을 더 포함하고,
    상기 제2 영역은 컴포넌트 영역 및 상기 제1 영역과 상기 컴포넌트 영역 사이에 위치한 중간 영역을 포함하고,
    상기 제1 영역 상에는 상기 제1 화소 회로 및 상기 제1 표시 요소가 배치되고,
    상기 제2 영역의 상기 컴포넌트 영역 상에는 상기 제2 표시 요소가 배치되고,
    상기 제2 영역의 상기 중간 영역 상에는 상기 제2 화소 회로, 상기 제3 화소 회로, 및 상기 제3 표시 요소가 배치되는 표시 장치.
  32. 제30 항에 있어서,
    상기 제3 표시 요소의 발광 면적은 상기 제2 표시 요소의 발광 면적과 동일하고,
    상기 제3 표시 요소의 발광 면적은 상기 제1 표시 요소의 발광 면적보다 큰 표시 장치.
  33. 제30 항에 있어서,
    상기 제1 표시 요소, 상기 제2 표시 요소, 및 상기 제3 표시 요소는 각각 복수로 구성되고,
    단위 면적 당 상기 복수의 제2 표시 요소들의 개수와 단위 면적 당 상기 복수의 제3 표시 요소들의 개수는 동일하고,
    단위 면적 당 상기 복수의 제1 표시 요소들의 개수는 단위 면적 당 상기 복수의 제2 표시 요소들의 개수보다 많은 표시 장치.
  34. 제23 항에 있어서,
    제1 표시 영역 및 상기 제1 표시 영역의 행 방향으로 양측에 위치하는 제2 표시 영역들, 및 상기 제1 및 제2 표시 영역들의 외곽의 주변 영역이 정의된 기판;
    상기 주변 영역에 배치되고, 복수의 제1 패드들 및 복수의 제2 패드들을 포함하는 패드부;
    상기 제1 표시 영역 상에서 열 방향으로 연장되고, 상기 복수의 제1 패드들에 각각 연결되는 복수의 제1 데이터 라인들;
    상기 제2 표시 영역들 상에서 상기 열 방향으로 연장되는 복수의 제2 데이터 라인들;
    상기 제1 표시 영역과 상기 제2 표시 영역들 상에서 상기 행 방향으로 연장되는 복수의 보조 행 라인들; 및
    상기 제1 표시 영역과 상기 제2 표시 영역들 상에서 상기 열 방향으로 연장되는 복수의 보조 열 라인들을 더 포함하고,
    상기 복수의 보조 열 라인들 중 일부인 제1 보조 열 라인들은 상기 복수의 제2 패드들에 각각 연결되는 제1 열 연결부들을 갖고,
    상기 복수의 보조 행 라인들 중 일부인 제1 보조 행 라인들은 상기 제1 보조 열 라인들의 상기 제1 열 연결부들을 상기 복수의 제2 데이터 라인들에 각각 연결하는 제1 행 연결부들을 갖고,
    상기 복수의 보조 행 라인들 중 다른 일부인 제2 보조 행 라인들 중 적어도 일부에는 상기 제2 초기화 전압이 인가되고,
    상기 복수의 보조 열 라인들 중 다른 일부인 제2 보조 열 라인들에는 구동 전압이 인가되는 표시 장치.
  35. 제34 항에 있어서,
    상기 제2 보조 행 라인들 중 일부인 제2-1 보조 행 라인들에는 상기 제2 초기화 전압이 인가되고,
    상기 제2 보조 행 라인들 중 다른 일부인 제2-2 보조 행 라인들에는 상기 구동 전압이 인가되는 표시 장치.
  36. 제34 항에 있어서,
    상기 제1 보조 열 라인들은 상기 구동 전압이 인가되는 제2 열 연결부들을 각각 갖고,
    상기 제1 보조 열 라인들의 상기 제2 열 연결부들은 상기 제1 보조 열 라인들의 상기 제1 열 연결부들로부터 각각 이격하는 표시 장치.
  37. 제34 항에 있어서,
    상기 제1 보조 행 라인들은 상기 구동 전압이 인가되는 제2 행 연결부들을 각각 갖고,
    상기 제1 보조 행 라인들의 상기 제2 행 연결부들은 상기 제1 보조 행 라인들의 상기 제1 행 연결부들로부터 각각 이격하는 표시 장치.
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