KR20220143210A - 표시 장치 - Google Patents

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KR20220143210A
KR20220143210A KR1020210049132A KR20210049132A KR20220143210A KR 20220143210 A KR20220143210 A KR 20220143210A KR 1020210049132 A KR1020210049132 A KR 1020210049132A KR 20210049132 A KR20210049132 A KR 20210049132A KR 20220143210 A KR20220143210 A KR 20220143210A
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pixel circuit
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disposed
line
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안준용
김민정
박형준
엄누리
정광철
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삼성디스플레이 주식회사
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Abstract

표시 장치는 m행 n열(단, m 및 n은 정수)로 배열되는 복수의 서브 화소 회로 영역들을 포함하는 기판, 행 방향으로 연장하는 제1 게이트 라인들, 열 방향으로 연장하는 데이터 라인들, 행 방향으로 연장하는 초기화 전원 라인들 및 열 방향으로 연장하는 전달 라인들을 포함한다. 초기화 전원 라인들은, 서브 화소 회로 영역들 중 홀수 행들의 서브 화소 회로 영역들에 배치되고, 제1 초기화 전압이 제공되는 제1 전원 라인들 및 서브 화소 회로 영역들 중 짝수 행들의 서브 화소 회로 영역들에 배치되고 제2 초기화 전압이 제공되는 제2 전원 라인들을 포함한다. 전달 라인들은, 제1 전원 라인들로부터 제1 초기화 전압이 제공되고, 서브 화소 회로 영역들 중 홀수 열들의 서브 화소 회로 영역들에 배치되는 제1 전달 라인들 및 제2 전원 라인들로부터 제2 초기화 전압이 제공되고, 서브 화소 회로 영역들 중 짝수 열들의 서브 화소 회로 영역들에 배치되는 제2 전달 라인들을 포함한다.

Description

표시 장치{DISPLAY APPARATUS}
본 발명은 표시 장치에 관한 것이다.
표시 장치는 영상을 표시되는 표시 영역을 포함할 수 있고, 표시 영역은 복수의 서브 화소 회로 영역들을 포함할 수 있다. 또한, 표시 장치는 서브 화소 회로 영역들에 각기 배치되는 서브 화소들 및 서브 화소들에 제1 및 제2 초기화 전압들을 제공하며 행 방향으로 연장하는 제1 및 제2 전원 라인들 등을 포함할 수 있다. 여기서, 서브 화소들 각각은 트랜지스터들 및 발광 소자를 포함할 수 있다.
예를 들면, 제1 및 제2 전원 라인들은 서브 화소들이 배열된 행마다 배치될 수 있다. 이러한 경우, 하나의 서브 화소는 제1 및 제2 전원 라인들로부터 제1 및 제2 초기화 전압들을 제공받기 위해 적어도 2개의 콘택 영역이 필요하다. 이에 따라, 단위 서브 화소의 크기가 상대적으로 증가될 수 있고, 표시 영역에 배치되는 서브 화소들의 개수가 상대적으로 줄어들기 때문에 표시 장치의 해상도가 상대적으로 낮아질 수 있다.
본 발명의 목적은 고해상도의 표시 장치를 제공하는 것이다.
다만, 본 발명의 목적은 상술한 목적으로 한정되는 것이 아니며, 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위에서 다양하게 확장될 수 있을 것이다.
본 발명의 목적을 달성하기 위하여, 실시예들에 따른 표시 장치는 m행 n열(단, m 및 n은 정수)로 배열되는 복수의 서브 화소 회로 영역들을 포함하는 기판, 행 방향으로 연장하는 제1 게이트 라인들, 열 방향으로 연장하는 데이터 라인들, 상기 행 방향으로 연장하는 초기화 전원 라인들 및 상기 열 방향으로 연장하는 전달 라인들을 포함하고, 상기 초기화 전원 라인들은, 상기 서브 화소 회로 영역들 중 홀수 행들의 서브 화소 회로 영역들에 배치되고, 제1 초기화 전압이 제공되는 제1 전원 라인들 및 상기 서브 화소 회로 영역들 중 짝수 행들의 서브 화소 회로 영역들에 배치되고, 제2 초기화 전압이 제공되는 제2 전원 라인들을 포함하고, 상기 전달 라인들은, 상기 제1 전원 라인들로부터 상기 제1 초기화 전압이 제공되고, 상기 서브 화소 회로 영역들 중 홀수 열들의 서브 화소 회로 영역들에 배치되는 제1 전달 라인들 및 상기 제2 전원 라인들로부터 상기 제2 초기화 전압이 제공되고, 상기 서브 화소 회로 영역들 중 짝수 열들의 서브 화소 회로 영역들에 배치되는 제2 전달 라인들을 포함할 수 있다.
일 실시예에 있어서, 상기 제1 전원 라인들 및 상기 제2 전원 라인들은 서로 교번하여 배치되고, 상기 제1 전달 라인들 및 상기 제2 전달 라인들은 서로 교번하여 배치될 수 있다.
일 실시예에 있어서, 상기 제1 게이트 라인들은 상기 홀수 행들 및 상기 짝수 행들의 서브 화소 회로 영역들마다 하나씩 배치되고, 상기 데이터 라인들은 상기 홀수 열들 및 상기 짝수 열들의 서브 화소 회로 영역들마다 하나씩 배치되며, 상기 제1 전원 라인들은 상기 제1 게이트 라인들 중 상기 홀수 행들의 서브 화소 회로 영역들에 배치된 제1 게이트 라인들의 일측에 배치되고, 상기 제2 전원 라인들은 상기 제1 게이트 라인들 중 상기 짝수 행들의 서브 화소 회로 영역들에 배치된 제1 게이트 라인들의 일측에 배치되며, 상기 제1 전달 라인들은 상기 데이터 라인들 중 상기 홀수 열들의 서브 화소 회로 영역들에 배치된 데이터 라인들의 일측에 배치되고, 기 제2 전달 라인들은 상기 데이터 라인들 중 상기 짝수 열들의 서브 화소 회로 영역들에 배치된 데이터 라인들의 일측에 배치될 수 있다.
일 실시예에 있어서, 상기 제1 전원 라인들과 상기 제1 전달 라인들이 서로 교차하는 부분에 위치하는 제1 컨택홀들 각각을 통해 상기 제1 전달 라인은 상기 제1 전원 라인에 접속되고, 상기 제2 전원 라인들과 상기 제2 전달 라인들이 서로 교차하는 부분에 위치하는 제2 컨택홀들 각각을 통해 상기 제2 전달 라인은 상기 제2 전원 라인에 접속될 수 있다.
일 실시예에 있어서, 상기 제1 전원 라인들 및 상기 제2 전달 라인들은 서로 접촉하지 않고, 상기 제2 전원 라인들 및 상기 제1 전달 라인들은 서로 접촉하지 않을 수 있다.
일 실시예에 있어서, 상기 제1 컨택홀들은 상기 서브 화소 회로 영역들 중 상기 홀수 행들과 상기 홀수 열들이 교차하는 서브 화소 회로 영역들에 위치하고, 상기 제2 컨택홀들은 상기 서브 화소 회로 영역들 중 상기 홀수 행들과 상기 짝수 열들이 교차하는 서브 화소 회로 영역들에 위치할 수 있다.
일 실시예에 있어서, 상기 표시 장치는 상기 서브 화소 회로 영역들 각각에 배치되는 서브 화소 회로 및 발광 소자, 상기 서브 화소 회로 영역들 중 상기 홀수 행들의 서브 화소 회로 영역들 각각에 배치되는 제1 액티브 패턴 및 상기 서브 화소 회로 영역들 중 상기 짝수 행들의 서브 화소 회로 영역들 각각에 배치되는 제2 액티브 패턴을 더 포함하고, 상기 제1 액티브 패턴은 제3 컨택홀을 통해 상기 제1 전달 라인에 접속되고, 상기 제1 액티브 패턴은 제4 컨택홀을 통해 상기 제2 전달 라인에 접속되며, 상기 제2 액티브 패턴은 제5 컨택홀을 통해 상기 제1 전달 라인에 접속되고, 상기 제2 액티브 패턴은 제6 컨택홀을 통해 상기 제2 전달 라인에 접속될 수 있다.
일 실시예에 있어서, 상기 표시 장치는 상기 제1 액티브 패턴 상에 배치되고, 상기 제1 게이트 라인과 이격하여 배치되는 게이트 전극들, 상기 제1 액티브 패턴 상에서 상기 제1 게이트 라인 및 상기 게이트 전극들과 이격하여 배치되는 제2 게이트 라인 및 상기 제1 액티브 패턴 상에서 상기 게이트 전극들, 상기 제1 게이트 라인 및 상기 제2 게이트 라인과 이격하여 배치되는 제3 게이트 라인을 더 포함하고, 상기 제1 액티브 패턴과 상기 게이트 전극들이 중첩하는 부분들 각각은 제1 트랜지스터로 정의될 수 있다.
일 실시예에 있어서, 상기 표시 장치는 상기 데이터 라인과 이격하여 배치되는 제1 연결 패턴을 더 포함하고, 상기 제1 액티브 패턴은 제7 컨택홀을 통해 상기 제1 연결 패턴과 접속되고, 상기 제1 연결 패턴은 상기 제1 전원 라인들 위에 위치하며, 상기 제1 트랜지스터에 접속될 수 있다.
일 실시예에 있어서, 상기 제1 초기화 전압은 상기 제1 컨택홀을 통해 상기 제1 전원 라인으로부터 상기 제1 전달 라인으로 제공되고, 상기 제3 컨택홀을 통해 상기 제1 전달 라인으로부터 상기 제1 액티브 패턴으로 제공되며, 상기 제7 컨택홀을 통해 상기 제1 액티브 패턴으로부터 상기 제1 연결 패턴으로 제공되고, 상기 제1 연결 패턴으로부터 상기 제1 트랜지스터로 제공될 수 있다.
일 실시예에 있어서, 상기 표시 장치는 상기 데이터 라인과 이격하여 배치되는 제2 연결 패턴을 더 포함하고, 상기 제1 액티브 패턴은 제8 컨택홀을 통해 상기 제2 연결 패턴과 접속되고, 상기 제2 연결 패턴은 상기 제2 전원 라인들 위에 위치하며, 상기 발광 소자와 접속될 수 있다.
일 실시예에 있어서, 상기 제2 초기화 전압은 상기 제2 컨택홀을 통해 상기 제2 전원 라인으로부터 상기 제2 전달 라인으로 제공되고, 상기 제4 컨택홀을 통해 상기 제2 전달 라인으로부터 상기 제1 액티브 패턴으로 제공되며, 상기 제8 컨택홀을 통해 상기 제1 액티브 패턴으로부터 상기 제2 연결 패턴으로 제공되고, 상기 제2 연결 패턴으로부터 상기 발광 소자로 제공될 수 있다.
일 실시예에 있어서, 상기 표시 장치는 상기 제2 액티브 패턴 상에 배치되고, 상기 제1 게이트 라인과 이격하여 배치되는 게이트 전극들, 상기 제2 액티브 패턴 상에서 상기 제1 게이트 라인 및 상기 게이트 전극들과 이격하여 배치되는 제2 게이트 라인, 상기 제2 액티브 패턴 상에서 상기 게이트 전극들, 상기 제1 게이트 라인 및 상기 제2 게이트 라인과 이격하여 배치되는 제3 게이트 라인을 더 포함하고, 상기 제2 액티브 패턴과 상기 게이트 전극들이 중첩하는 부분들 각각은 제1 트랜지스터로 정의될 수 있다.
일 실시예에 있어서, 상기 표시 장치는 상기 데이터 라인과 이격하여 배치되는 제3 연결 패턴을 더 포함하고, 상기 제2 액티브 패턴은 제9 컨택홀을 통해 상기 제3 연결 패턴과 접속되고, 상기 제3 연결 패턴은 상기 제1 전원 라인들 위에 위치하며, 제1 트랜지스터에 접속될 수 있다.
일 실시예에 있어서, 상기 제1 초기화 전압은 상기 제5 컨택홀을 통해 상기 제1 전달 라인으로부터 상기 제2 액티브 패턴으로 제공되고, 상기 제9 컨택홀을 통해 상기 제2 액티브 패턴으로부터 상기 제3 연결 패턴으로 제공되고, 상기 제3 연결 패턴으로부터 상기 제1 트랜지스터로 제공될 수 있다.
일 실시예에 있어서, 상기 표시 장치는 상기 데이터 라인과 이격하여 배치되는 제4 연결 패턴을 더 포함하고, 상기 제2 액티브 패턴은 제10 컨택홀을 통해 상기 제4 연결 패턴과 접속되고, 상기 제4 연결 패턴은 상기 제2 전원 라인들 위에 위치하며, 상기 발광 소자와 접속될 수 있다.
일 실시예에 있어서, 상기 제2 초기화 전압은 상기 제6 컨택홀을 통해 상기 제2 전달 라인으로부터 상기 제2 액티브 패턴으로 제공되며, 상기 제10 컨택홀을 통해 상기 제2 액티브 패턴으로부터 상기 제4 연결 패턴으로 제공되고, 상기 제4 연결 패턴으로부터 상기 발광 소자로 제공될 수 있다.
일 실시예에 있어서, 상기 표시 장치는 상기 제1 전원 라인들에 상기 제1 초기화 전압을 제공하고, 상기 제1 전원 라인들과 연결되는 제1 초기화 전달 라인들 및 제2 전원 라인들에 상기 제2 초기화 전압을 공급하고, 상기 제2 전원 라인들과 연결되는 제2 초기화 전달 라인들을 더 포함할 수 있다.
일 실시예에 있어서, 상기 표시 장치는 상기 열 방향으로 연장되고, 상기 데이터 라인과 이격하여 배치되는 고전원 전압 라인들을 더 포함할 수 있다.
일 실시예에 있어서, 상기 데이터 라인들 및 상기 고전원 전압 라인들은 상기 제1 전원 라인들 및 상기 제2 전원 라인들 상에 배치될 수 있다.
일 실시예에 있어서, 상기 제1 전원 라인들 및 상기 제2 전원 라인들은 같은 층에 위치하며, 상기 제1 전달 라인들 및 상기 제2 전달 라인들은 같은 층에 위치하고, 상기 제1 전달 라인들 및 상기 제2 전달 라인들은 상기 제1 전원 라인들 및 상기 제2 전원 라인들 상에 배치될 수 있다.
본 발명의 목적을 달성하기 위하여, 실시예들에 따른 표시 장치는 제1 내지 제m(단, m은 짝수) 행 및 제1 내지 제n(단, n은 짝수) 열로 배열되는 복수의 서브 화소 회로 영역들을 포함하는 기판, 상기 서브 화소 회로 영역들 상에 배치되는 복수의 서브 화소 회로들, 행 방향으로 연장하고, 상기 제1 내지 제m 행의 서브 화소 회로 영역들 중 제k(단, k는 1과 m 사이 홀수) 행의 서브 화소 회로 영역들과 중첩하여 배치되며, 제1 초기화 전압이 제공되는 제1 전원 라인들, 상기 행 방향으로 연장하고, 제(k+1) 행의 서브 화소 회로 영역들과 중첩하여 배치되며, 제2 초기화 전압이 제공되는 제2 전원 라인들, 열 방향으로 연장되며, 제1 내지 제n 열의 서브 화소 회로 영역들 중 제i(단, i는 1과 n 사이 홀수) 열의 서브 화소 회로 영역들과 중첩하여 배치되며, 상기 제k 행 및 제(k+1) 행들에 배치된 서브 화소 회로들 각각에 상기 제1 초기화 전압을 제공하는 제1 전달 라인들, 상기 열 방향으로 연장되며, 제(i+1) 열의 서브 화소 회로 영역들과 중첩하여 배치되며, 상기 제k 행 및 상기 제(k+1) 행들에 배치된 서브 화소 회로들 각각에 상기 제2 초기화 전압을 제공하는 제2 전달 라인들 및 상기 서브 화소 회로들, 상기 제1 및 제2 전원 라인들 및 상기 제1 및 제2 전달 라인들 상에 배치되는 복수의 발광 소자들을 포함할 수 있다.
일 실시예에 있어서, 상기 제1 전원 라인들 및 상기 제2 전원 라인들은 서로 교번하여 배치되고, 상기 제1 전달 라인들 및 상기 제2 전달 라인들은 서로 교번하여 배치될 수 있다.
일 실시예에 있어서, 상기 제1 전원 라인들과 상기 제1 전달 라인들이 서로 교차하는 부분에 위치하는 제1 컨택홀들 각각을 통해 상기 제1 전달 라인은 상기 제1 전원 라인에 접속되고, 상기 제2 전원 라인들과 상기 제2 전달 라인들이 서로 교차하는 부분에 위치하는 제2 컨택홀들 각각을 통해 상기 제2 전달 라인은 상기 제2 전원 라인에 접속될 수 있다.
일 실시예에 있어서, 상기 제1 컨택홀은 상기 서브 화소 회로 영역들 중 상기 제k 행과 상기 제i 열이 교차하는 서브 화소 회로 영역에 위치하고, 상기 제2 컨택홀은 상기 서브 화소 회로 영역들 중 상기 제k 행과 상기 제(i+1) 열이 교차하는 서브 화소 회로 영역에 위치할 수 있다.
본 발명의 실시예들에 따른 표시 장치에 있어서, 하나의 행에 배치된 서브 화소 회로 영역들에는 하나의 전원 라인만이 배치될 수 있다. 따라서 서브 화소의 크기가 상대적으로 작아질 수 있다. 또한 상기 서브 화소 하나당 크기가 작아지므로 표시 장치에 배치될 수 있는 상기 서브 화소들의 개수가 상대적으로 많아질 수 있다. 따라서 본 발명에 따른 표시 장치는 고해상도를 가질 수 있다.
하나의 행에 배치된 상기 서브 화소 회로 영역들에 상기 하나의 전원 라인만이 배치되므로 배선들의 밀도가 낮아져 상기 표시 장치를 제조할 때 공정상 불량이 발생되지 않을 수 있다. 또한 상기 배선들이 중첩하여 발생하는 커패시턴스에 의한 저항이 감소될 수 있다. 따라서 각 서브 화소의 스캔 온 타임(scan on time, SOT)을 충분히 길게 할 수 있다.
다만, 본 발명의 효과가 전술한 효과들에 한정되는 것이 아니며, 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위에서 다양하게 확장될 수 있을 것이다.
도 1은 본 발명의 일 실시예에 따른 표시 장치를 나타내는 평면도이다.
도 2는 도 1의 표시 장치에 포함되는 하나의 서브 화소를 나타내는 회로도이다.
도 3은 도 1의 A 영역을 확대 도시한 평면도이다.
도 4 내지 도 10은 도 3의 B 영역의 레이아웃 도면들이다.
도 11은 도 10의 I-I' 선을 따라 자른 표시 장치를 나타내는 단면도이다.
도 12는 도 10의 II-II' 선을 따라 자른 표시 장치를 나타내는 단면도이다.
이하, 첨부한 도면들을 참조하여, 본 발명의 실시예들을 보다 상세하게 설명하고자 한다. 도면 상의 동일한 구성 요소에 대하여는 동일한 참조 부호를 사용하고 동일한 구성 요소에 대한 중복된 설명은 생략하기로 한다.
도 1은 본 발명의 일 실시예에 따른 표시 장치를 나타내는 평면도이다.
도 1을 참조하면, 표시 장치(10)는 표시 패널(100)을 포함할 수 있다. 표시 패널(100)은 표시 영역(DA) 및 비표시 영역(NDA)을 포함할 수 있다. 표시 영역(DA)은 복수의 서브 화소들(PX)이 배치될 수 있고, 표시 장치(10)의 표시 영역(DA)에 영상이 표시될 수 있다.
서브 화소들(PX)은 제1 방향(D1) 및 제1 방향(D1)에 수직한 제2 방향(D2)으로 배열될 수 있다. 즉, 서브 화소들(PX)은 매트릭스 형태로 배열될 수 있다. 이에 따라, 서브 화소들(PX)은 제1 방향(D1)으로 연장되는 복수의 서브 화소 행들(PR) 및 제2 방향(D2)으로 연장되는 복수의 서브 화소 열들(PC)로 정의될 수 있다. 예를 들면, 제1 방향(D1)은 행 방향이고, 제2 방향(D2)은 열 방향일 수 있다.
비표시 영역(NDA)은 표시 영역(DA)의 주변에 배치될 수 있고, 표시 영역(DA)의 적어도 일부를 둘러쌀 수 있다. 예를 들면, 비표시 영역(NDA)은 영상이 표시되지 않는 영역일 수 있다. 실시예들에 있어서, 비표시 영역(NDA)은 표시 패널(100) 상에서 표시 영역(DA)을 제외한 나머지 영역에 해당될 수 있다. 비표시 영역(NDA)은 벤딩 영역, 배선 영역(WA), 패드 영역(PA) 등을 포함할 수 있다.
패드 영역(PA)은 비표시 영역(NDA)의 일 단부에 배치되며, 패드 영역(PA)에는 복수의　패드들(P)이 배치될 수 있다. 패드들(P)은 절연층에 의해 덮이지 않고 노출되어, 플렉서블 인쇄회로기판과 전기적으로 연결될 수 있다. 배선 영역(WA)에는 패드들(P)과 전기적으로 연결되는 복수의 배선들이 배치될 수 있다. 상기 배선들은 게이트 라인(예를 들면, 도 5의 제1 게이트 라인(GT1a), 제2 게이트 라인(GT1b), 제3 게이트 라인(GT1d)), 데이터 라인(예를 들면, 도 9의 데이터 라인(SDd)), 고전원 전압 라인(예를 들면, 도 9의 고전원 전압 라인(SDc))등을 포함할 수 있다.
표시 패널(100)은 게이트 구동부, 데이터 구동부, 발광 구동부 등을 더 포함할 수 있고, 비표시 영역(NDA)에 게이트 구동부, 데이터 구동부, 발광 구동부가 배치될 수 있다. 선택적으로, 상기 데이터 구동부는 상기 인쇄 회로 기판에 실장될 수도 있다. 상기 게이트 구동부는 외부 장치로부터 제공되는 게이트 제어 신호에 기초하여 게이트 신호들을 생성할 수 있다. 상기 게이트 구동부는 서브 화소들(PX)과 전기적으로 연결되며, 서브 화소들(PX)에 상기 게이트 신호들을 순차적으로 출력할 수 있다.
상기 데이터 구동부는 상기 외부 장치로부터 제공되는 데이터 제어 신호에 기초하여 데이터 신호를 생성할 수 있다. 상기 데이터 구동부는 서브 화소들(PX)과 전기적으로 연결되며, 상기 게이트 신호들에 기초하여 상기 데이터 신호들이 서브 화소들(PX)에 제공될 수 있다.
상기 발광 구동부는 상기 외부 장치로부터 제공되는 발광 구동 제어 신호에 기초하여 발광 구동 신호를 생성할 수 있다. 상기 발광 구동부는 서브 화소들(PX)과 전기적으로 연결되며, 상기 발광 구동 신호를 서브 화소들(PX)에 제공할 수 있다.
초기화 전원 라인들은 행 방향인 제1 방향(D1)으로 연장하고, 제1 초기화 전압(도 2의 제1 초기화 전압(VINT1)) 또는 제2 초기화 전압(도 2의 제2 초기화 전압(VINT2))이 제공될 수 있다. 상기 초기화 전원 라인들은 제1 전원 라인들(GT2a) 및 제2 전원 라인들(GT2b)을 포함할 수 있다. 제1 전원 라인들(GT2a)은 상기 제1 초기화 전압을 패드 영역(PA)에 배치된 패드들(P) 중 제1 패드로부터 제공 받을 수 있다. 제1 전원 라인들(GT2a)은 표시 영역(DA)의 서브 화소들(PX)에 상기 제1 초기화 전압을 제공할 수 있다.
제2 전원 라인들(GT2b)은 상기 제2 초기화 전압을 패드 영역(PD)에 배치된 패드들(P) 중 상기 제1 패드와 상이한 제2 패드로부터 제공 받을 수 있다. 제2 전원 라인들(GT2b)은 표시 영역(DA)의 서브 화소들(PX)에 상기 제2 초기화 전압을 제공할 수 있다.
제1 전원 라인들(GT2a) 및 제2 전원 라인들(GT2b) 각각은 서브 화소 회로 영역들 각각에 대응하도록 배치될 수 있다. 제1 전원 라인들(GT2a) 및 제2 전원 라인들(GT2b)은 제2 방향(D2)으로 서로 교번하여 배치될 수 있다. 제1 전원 라인들(GT2a)은 두 개의 서브 화소 행들(PR)마다 하나씩 배치될 수 있다. 제2 전원 라인들(GT2b)은 두 개의 서브 화소 행들(PR)마다 하나씩 배치될 수 있다. 구체적으로, 제1 전원 라인(GT2a)은 홀수 행의 서브 화소 회로 영역들(예를 들면, 도 3의 제1 서브 화소 회로 영역(PXA1), 제2 서브 화소 회로 영역(PXA2), 제3 서브 화소 회로 영역(PXA3) 및 제4 서브 화소 회로 영역(PXA4))에 배치될 수 있다. 제2 전원 라인(GT2b)은 짝수 행의 서브 화소 회로 영역들(예를 들면, 도 3의 제5 서브 화소 회로 영역(PXA5), 제6 서브 화소 회로 영역(PXA6), 제7 서브 화소 회로 영역(PXA7) 및 제8 서브 화소 회로 영역(PXA8))에 배치될 수 있다.
제1 전달 라인들(SDa) 및 제2 전달 라인들(SDb) 각각은 서브 화소 회로 영역들 각각에 대응하도록 배치될 수 있다. 제1 전달 라인들(SDa) 및 제2 전달 라인들(SDb)은 제1 방향(D1)으로 서로 교번하여 배치될 수 있다. 제1 전달 라인들(SDa)은 두 개의 서브 화소 열들(PC)마다 하나씩 배치될 수 있다. 제2 전달 라인들(SDb)은 두 개의 서브 화소 열들(PC)마다 하나씩 배치될 수 있다. 구체적으로, 제1 전달 라인(SDa)은 홀수 열의 서브 화소 회로 영역들(예를 들면, 도 3의 제1 서브 화소 회로 영역(PXA1), 제3 서브 화소 회로 영역(PXA3), 제5 서브 화소 회로 영역(PXA5) 및 제7 서브 화소 회로 영역(PXA7))에 배치될 수 있다. 제2 전달 라인(SDb)은 짝수 열의 서브 화소 회로 영역들(예를 들면, 도 3의 제2 서브 화소 회로 영역(PXA2), 제4 서브 화소 회로 영역(PXA4), 제6 서브 화소 회로 영역(PXA6) 및 제8 서브 화소 회로 영역(PXA8))에 배치될 수 있다.
제1 전원 라인들(GT2a), 제2 전원 라인들(GT2b), 제1 전달 라인들(SDa), 제2 전달 라인들(SDb)에 대해서는 아래에서 상세히 설명하기로 한다.
도 2는 도 1의 표시 장치(10)에 포함되는 하나의 서브 화소(PX)를 나타내는 회로도이다. 도 3은 도 1의 A 영역을 확대 도시한 평면도이다.
도 2 및 도 3을 참조하면, 서브 화소(PX)는 서브 화소 회로(PXC) 및 발광 소자(LD)를 포함할 수 있다. 서브 화소 회로(PXC)는 서브 화소 회로 영역(PXA)에 배치될 수 있다. 서브 화소 회로(PXC)는 복수의 트랜지스터들(T1, T2, T3-1, T3-2, T4-1, T4-2, T5, T6, T7) 및 스토리지 커패시터(CST)를 포함할 수 있다. 트랜지스터들(T1, T2, T3-1, T3-2, T4-1, T4-2, T5, T6, T7)은 제1 트랜지스터(T1), 제2 트랜지스터(T2), 제3 트랜지스터(T3-1, T3-2), 제4 트랜지스터(T4-1, T4-2), 제5 트랜지스터(T5), 제6 트랜지스터(T6) 및 제7 트랜지스터(T7)를 포함할 수 있다.
제1 트랜지스터(T1)는 고전원 전압(ELVDD) 및 발광 소자(LD)의 제1 전극에 전기적으로 연결되고, 데이터 신호(DATA)에 상응하는 구동 전류를 발광 소자(LD)에 제공할 수 있다. 다시 말해, 제1 트랜지스터(T1)는 구동 트랜지스터일 수 있다.
제2 트랜지스터(T2)는 데이터 신호(DATA)의 배선과 제1 트랜지스터(T1)의 제1 전극 사이에 연결되고, 게이트 신호(GW)에 응답하여 데이터 신호(DATA)를 제1 트랜지스터(T1)의 상기 제1 전극에 제공할 수 있다. 다시 말해, 제2 트랜지스터(T2)는 스위칭 트랜지스터일 수 있다.
제3 트랜지스터(T3-1, T3-2)는 제1 트랜지스터(T1)의 게이트 전극과 제2 전극 사이에 연결되고, 게이트 신호(GW)에 응답하여 제1 트랜지스터(T1)를 다이오드 연결시킴으로써 제1 트랜지스터(T1)의 문턱 전압을 보상할 수 있다. 다시 말해, 제3 트랜지스터(T3-1, T3-2)는 보상 트랜지스터일 수 있다.
제3 트랜지스터(T3-1, T3-2)는 제1 보상 트랜지스터(T3-1) 및 제2 보상 트랜지스터(T3-2)를 포함할 수 있다. 제1 보상 트랜지스터(T3-1)와 제2 보상 트랜지스터(T3-2)는 서로 직렬로 연결될 수 있다. 다시 말해, 제1 보상 트랜지스터(T3-1)의 게이트 전극과 제2 보상 트랜지스터(T3-2)의 게이트 전극은 서로 연결되고, 제1 보상 트랜지스터(T3-1)의 제2 전극과 제2 보상 트랜지스터(T3-2)의 제1 전극은 서로 연결될 수 있다. 다만 본 발명에 따른 실시예들은 이에 한정되지 않으며, 제3 트랜지스터는 하나의 보상 트랜지스터만을 포함할 수 있다.
제4 트랜지스터(T4-1, T4-2)는 제1 초기화 전압(VINT1)의 배선과 제1 트랜지스터(T1)의 상기 게이트 전극 사이에 연결될 수 있다. 제4 트랜지스터(T4)는 제1 초기화 제어 신호(GI)에 응답하여 제1 초기화 전압(VINT1)을 제1 트랜지스터(T1)의 상기 게이트 전극에 제공할 수 있다. 다시 말해, 제4 트랜지스터(T4-1, T4-2)는 구동 초기화 트랜지스터일 수 있다.
제4 트랜지스터(T4-1, T4-2)는 제1 구동 초기화 트랜지스터(T4-1) 및 제2 구동 초기화 트랜지스터(T4-2)를 포함할 수 있다. 제1 구동 초기화 트랜지스터(T4-1)와 제2 구동 초기화 트랜지스터(T4-2)는 서로 직렬로 연결될 수 있다. 다시 말해, 제1 구동 초기화 트랜지스터(T4-1)의 게이트 전극과 제2 구동 초기화 트랜지스터(T4-2)의 게이트 전극은 서로 연결되고, 제1 구동 초기화 트랜지스터(T4-1)의 제2 전극과 제2 구동 초기화 트랜지스터(T4-2)의 제1 전극은 서로 연결될 수 있다. 다만 본 발명에 따른 실시예들은 이에 한정되지 않으며, 제4 트랜지스터는 하나의 구동 초기화 트랜지스터만을 포함할 수 있다.
제5 트랜지스터(T5)는 고전원 전압(ELVDD)의 배선(예를 들면, 도 9의 고전원 전압 라인(SDc))과 제1 트랜지스터(T1)의 상기 제1 전극 사이에 연결될 수 있다. 제6 트랜지스터(T6)는 제1 트랜지스터(T1)의 상기 제2 전극과 발광 소자(LD)의 상기 제1 전극 사이에 연결될 수 있다. 제5 트랜지스터(T5) 및 제6 트랜지스터(T6) 각각은 발광 구동 신호(EM)에 응답하여 데이터 신호(DATA)에 상응하는 상기 구동 전류를 발광 소자(LD)의 상기 제1 전극에 제공할 수 있다. 즉, 제5 트랜지스터(T5) 및 제6 트랜지스터(T6) 각각은 발광 제어 트랜지스터일 수 있다.
제7 트랜지스터(T7)는 제2 초기화 전압(VINT2)의 배선(예를 들면, 제2 전원 라인(GT2b))과 발광 소자(LD)의 상기 제1 전극 사이에 연결되고, 제2 초기화 제어 신호(GB)에 응답하여 제2 초기화 전압(VINT2)을 발광 소자(LD)의 상기 제1 전극에 제공할 수 있다. 다시 말해, 제7 트랜지스터(T7)는 다이오드 초기화 트랜지스터일 수 있다.
스토리지 커패시터(CST)는 제1 전극 및 제2 전극을 포함할 수 있다. 스토리지 커패시터(CST)의 상기 제1 전극은 제1 트랜지스터(T1)에 연결되고, 스토리지 커패시터(CST)의 상기 제2 전극은 고전원 전압(ELVDD)을 제공받을 수 있다.
도 1 내지 도 3을 참조하면, 일 실시예에서, 기판(SUB)은 제1 내지 제m(단, m은 정수) 행 및 제1 내지 제n(단, n은 정수) 열로 배열되는 복수의 서브 화소 회로 영역들(PXA)을 포함할 수 있다. 예를 들면, 서브 화소 회로 영역들(PXA)은 제1 내지 제8 서브 화소 회로 영역들(PXA1, PXA2, PXA3, PXA4, PXA5, PXA6, PXA7, PXA8)을 포함할 수 있다. 일 실시예에서, 제1 내지 제8 서브 화소 회로 영역들(PXA1, PXA2, PXA3, PXA4, PXA5, PXA6, PXA7, PXA8)이 제1 방향(D1) 및 제2 방향(D2)으로 반복적으로 배열될 수 있다. 도 1의 서브 화소 행(PR)은 도 3의 상기 제1 내지 제m 행의 서브 화소 회로 영역들(PXA) 중 하나의 행의 서브 화소 회로 영역들(PXA)일 수 있다. 도 1의 서브 화소 열(PC)은 도 3의 상기 제1 내지 제n 열의 서브 화소 회로 영역들(PXA) 중 하나의 열의 서브 화소 회로 영역들(PXA)일 수 있다.
서브 화소 회로 영역들(PXA) 각각의 형상은 액티브 패턴(예를 들면, 도 4의 액티브 패턴(AP1, AP2))의 형상에 따라 결정될 수 있다. 또한 서브 화소 회로 영역들(PXA) 중 제1 방향(D1)으로 인접한 2개의 서브 화소 회로 영역들(PXA)은 서로 다른 형상을 가질 수 있다. 예를 들면, 제1 서브 화소 회로 영역(PXA1)과 제3 서브 화소 회로 영역(PXA3) 각각의 형상은 동일할 수 있으나, 제1 서브 화소 회로 영역(PXA1)과 제2 서브 화소 회로 영역(PXA4) 각각의 형상은 서로 다를 수 있다.
다만, 도 3의 서브 화소 회로 영역들(PXA) 각각의 형상이 다각형 모양으로 도시되었으나, 서브 화소 회로 영역들(PXA) 각각의 형상 이에 한정되는 것은 아니다. 예를 들면, 액티브 패턴의 형상이 변경될 경우, 상기 액티브 패턴의 상기 형상에 대응하여 서브 화소 회로 영역(PXA)의 형상도 변경될 수도 있다.
제1 내지 제8 서브 화소 회로 영역들(PXA1, PXA2, PXA3, PXA4, PXA5, PXA6, PXA7, PXA8) 각각에는 서브 화소 회로들(PXC) 각각이 배치될 수 있다. 따라서 제1 내지 제8 서브 화소 회로 영역들(PXA1, PXA2, PXA3, PXA4, PXA5, PXA6, PXA7, PXA8)에는 제1 내지 제8 서브 화소 회로들(PXC)이 배치될 수 있다. 제2 서브 화소 회로 영역(PXA2)은 제1 서브 화소 회로 영역(PXA1)으로부터 제1 방향(D1)에 배치될 수 있고, 제3 서브 화소 회로 영역(PXA3)은 제2 서브 화소 회로 영역(PXA2)으로부터 제1 방향(D1)에 배치될 수 있다. 제4 서브 화소 회로 영역(PXA4)은 제3 서브 화소 회로 영역(PXA3)으로부터 제1 방향(D1)에 배치될 수 있다. 제5 서브 화소 회로 영역(PXA5)은 제1 서브 화소 회로 영역(PXA1)으로부터 제2 방향(D2)에 배치될 수 있고, 제6 서브 화소 회로 영역(PXA6)은 제5 서브 화소 회로 영역(PXA5)으로부터 제1 방향(D1)에 배치될 수 있다. 제7 서브 화소 회로 영역(PXA7)은 제6 서브 화소 회로 영역(PXA6)으로부터 제1 방향(D1)에 배치될 수 있고, 제8 서브 화소 회로 영역(PXA8)은 제7 서브 화소 회로 영역(PXA7)으로부터 제1 방향(D1)에 배치될 수 있다.
예를 들면, 제1 내지 제m(단, m 은 짝수) 행 및 제1 내지 n(단, n은 짝수) 열로 배열되는 서브 화소 회로 영역들(PXA) 중에서, 제1 서브 화소 회로 영역(PXA1)이 제k(단, k는 1과 m 사이 홀수) 행 및 제i(단, i는 1과 n 사이 홀수) 열에 배치되고, 제2 서브 화소 회로 영역(PXA2)은 제k 행 및 제(i+1) 열에 배치되며, 제3 서브 화소 회로 영역(PXA3)은 제k 행 및 제(i+2) 열에 배치될 수 있고, 제4 서브 화소 회로 영역(PXA4)은 제k 행 및 제(i+3) 열에 배치될 수 있다. 제1 내지 제m 행 및 제1 내지 n 열로 배열되는 서브 화소 회로 영역들(PXA) 중에서, 제5 서브 화소 회로 영역(PXA5)은 제(k+1) 행 및 제i 열에 배치되고, 제6 서브 화소 회로 영역(PXA6)은 제(k+1) 행 및 제(i+1) 열에 배치되며, 제7 서브 화소 회로 영역(PXA7)은 제(k+1) 행 및 제(i+2) 열에 배치되고, 제8 서브 화소 회로 영역(PXA8)은 제(k+1) 행 및 제(i+3) 열에 배치될 수 있다.
또한, 제1 내지 제4 서브 화소 회로 영역들(PXA1, PXA2, PXA3, PXA4)은 제k 행의 서브 화소 회로 영역들(PXA1, PXA2, PXA3, PXA4)(PXA)에 대응될 수 있고, 제5 내지 제8 서브 화소 회로 영역들(PXA5, PXA6, PXA7, PXA8)은 제(k+1) 행의 서브 화소 회로 영역들(PXA5, PXA6, PXA7, PXA8)에 대응될 수 있다. 한편, 제1 및 제5 서브 화소 영역들(PXA1, PXA5)은 제i 열의 서브 화소 회로 영역들(PXA1, PXA5)에 대응될 수 있고, 제2 및 제6 서브 화소 영역들(PXA2, PXA6)은 제(i+1)의 서브 화소 회로 영역들(PXA2, PXA6)에 대응될 수 있으며, 제3 및 제7 서브 화소 영역들(PXA3, PXA7)은 제(i+2)의 서브 화소 회로 영역들(PXA3, PXA7)에 대응될 수 있고, 제4 및 제8 서브 화소 영역들(PXA4, PXA8)은 제(i+3)의 서브 화소 회로 영역들(PXA4, PXA8)에 대응될 수 있다.
또한, 제k 행 및 제(k+2) 행의 서브 화소 회로 영역들(PXA) 은 홀수 행의 서브 화소 회로 영역들(PXA) 에 대응될 수 있다. 제(k+1) 행 및 제(k+3) 행의 서브 화소 회로 영역들(PXA) 은 짝수 행의 서브 화소 회로 영역들(PXA)에 대응될 수 있다. 마찬가지로, 제i 열 및 제(i+2) 열의 서브 화소 회로 영역들(PXA)은 홀수 열의 서브 화소 회로 영역들(PXA)에 대응될 수 있고, 제(i+1) 열 및 제(i+3) 열의 서브 화소 회로 영역들(PXA)은 짝수 열의 서브 화소 회로 영역들(PXA)에 대응될 수 있다.
더욱이, 제k 행의 서브 화소 회로 영역들(PXA1, PXA2, PXA3, PXA4)은 제(k+2) 행의 서브 화소 회로 영역들(PXA)과 동일할 수 있다. 또한 제(k+1) 행의 서브 화소 회로 영역들(PXA5, PXA6, PXA7, PXA8)은 제(k+3) 행의 서브 화소 회로 영역들(PXA)과 동일할 수 있다. 마찬가지로 제i 열의 서브 화소 회로 영역들(PXA1, PXA5)은 제(i+2) 열의 서브 화소 회로 영역들(PXA3, PXA7)과 동일할 수 있고, 제(i+1) 열의 서브 화소 회로 영역들(PXA2, PXA6)은 제(i+3) 열의 서브 화소 회로 영역들(PXA4, PXA8)과 동일할 수 있다. 즉, 서브 화소 회로 영역들(PXA)은 제k 행 및 제i 열의 서브 화소 회로 영역(PXA1), 제k 행 및 제(i+1) 열의 서브 화소 회로 영역(PXA2), 제(k+1) 행 및 제i 열의 서브 화소 회로 영역(PXA5) 및 제(k+1) 행 및 제(i+1) 열의 서브 화소 회로 영역(PXA6) 이 제1 방향(D1)과 제2 방향(D2)을 따라 반복되는 구성을 가질 수 있다. 따라서 후술하는 제3, 제4, 제7 및 제8 서브 화소 영역들(PXA3, PXA4, PXA7, PXA8)에 대한 설명 중 제1, 제2, 제5 및 제6 서브 화소 회로 영역들(PXA1, PXA2, PXA5, PXA6)에 대한 설명과 동일한 부분에 대해서는 설명이 생략될 수 있다.
제1 내지 제8 서브 화소 회로들(PXC) 각각은 트랜지스터들(T1, T2, T3-1, T3-2, T4-1, T4-2, T5, T6, T7) 및 스토리지 커패시터(CST)를 포함할 수 있다. 즉, 제1 내지 제8 서브 화소 회로 영역들(PXA1, PXA2, PXA3, PXA4, PXA5, PXA6, PXA7, PXA8) 각각에는 트랜지스터들(T1, T2, T3-1, T3-2, T4-1, T4-2, T5, T6, T7) 및 스토리지 커패시터(CST)가 배치될 수 있다.
서브 화소 회로들(PXC)에는 제1 방향(D1)으로 연장하는 게이트 라인들(예를 들면, 도 5의 제1 게이트 라인(GT1a), 제2 게이트 라인(GT1b), 제3 게이트 라인(GT1d)), 제2 방향(D2)으로 연장하는 데이터 라인들(예를 들면, 도 9의 데이터 라인(SDd)), 전달 라인들(SDa, SDb)이 연결될 수 있다. 또한 서브 화소 회로들(PXC)에는 서브 화소 회로들(PXC)에 초기화 전압(VINT1, VINT2)을 공급하는 상기 초기화 전원 라인들이 연결될 수 있다.
제1 전원 라인들(GT2a) 및 제2 전원 라인들(GT2b)은 제1 방향(D1)으로 연장될 수 있다. 제1 전원 라인들(GT2a) 및 제2 전원 라인들(GT2b)은 후술하는 제2 게이트 라인들(GT1b, GT1b')의 일측에 배치될 수 있다. 즉, 제1 전원 라인들(GT2a) 및 제2 전원 라인들(GT2b)과 게이트 라인들(GT1a, GT1b, GT1d, GT1e)은 다른 레벨(예를 들어, 다른 층)에 위치하나, 모두 제1 방향(D1)으로 연장될 수 있다. 제1 전원 라인들(GT2a) 및 제2 전원 라인들(GT2b) 각각은 서브 화소 회로 영역들 각각에 대응하도록 배치될 수 있다. 제1 전원 라인들(GT2a) 및 제2 전원 라인들(GT2b)은 제2 방향(D2)으로 서로 교번하여 배치될 수 있다.
예를 들면, 제1 전원 라인(GT2a)은 홀수 행의 서브 화소 회로 영역들(PXA1, PXA2, PXA3, PXA4)에 배치될 수 있다. 구체적으로, 제1 전원 라인(GT2a)은 제k 행의 서브 화소 회로 영역들(PXA1, PXA2, PXA3, PXA4) 과 중첩하여 배치될 수 있다. 제1 전원 라인(GT2a)은 제k 행의 서브 화소 회로 영역들(PXA1, PXA2, PXA3, PXA4) 중 제2 방향(D2)과 반대되는 제3 방향(D3)으로 돌출된 부분과 부분적으로 중첩하여 배치될 수 있다. 따라서, 제1 전원 라인(GT2a)은 홀수 행에 배치된 제1 내지 제4 서브 화소 회로 영역들(PXA1, PXA2, PXA3, PXA4) 각각과 중첩할 수 있다.
제2 전원 라인(GT2b)은 짝수 행의 서브 화소 회로 영역들(PXA5, PXA6, PXA7, PXA8)에 배치될 수 있다. 구체적으로, 제2 전원 라인(GT2b)은 제(k+1) 행의 서브 화소 회로 영역들(PXA5, PXA6, PXA7, PXA8)(PXA)과 중첩하여 배치될 수 있다. 제2 전원 라인(GT2b)은 제(k+1) 행의 서브 화소 회로 영역들(PXA5, PXA6, PXA7, PXA8) 중 제3 방향(D3)으로 돌출된 부분과 부분적으로 중첩하여 배치될 수 있다. 제2 전원 라인(GT2b)은 제5 내지 제8 서브 화소 회로 영역들(PXA5, PXA6, PXA7, PXA8) 각각과 중첩할 수 있다.
도 2 및 3을 다시 참조하면, 제1 전원 라인들(GT2a)에는 제1 초기화 전압(VINT1)이 제공될 수 있고, 제1 전원 라인들(GT2a)에 제공된 제1 초기화 전압(VINT1)이 도 2의 제1 초기화 전압(VINT1)과 동일할 수 있다. 또한, 제2 전원 라인들(GT2b)에는 제2 초기화 전압(VINT2)이 제공될 수 있고, 제2 전원 라인들(GT2b)에 제공된 제2 초기화 전압(VINT2)이 도 2의 제2 초기화 전압(VINT2)과 동일할 수 있다.
제1 초기화 전압(VINT1)은 제1 트랜지스터(T1)를 초기화시키는 전압일 수 있다. 구체적으로 제4 트랜지스터(T4)가 제1 초기화 제어 신호(GI)에 턴온되는 구간 동안, 제1 트랜지스터(T1)의 게이트 단자에는 제1 초기화 전압(VINT1)이 제공될 수 있다. 이에 따라 제4 트랜지스터(T4)는 제1 트랜지스터(T1)의 게이트 단자를 제1 초기화 전압(VINT1)으로 초기화시킬 수 있다.
제2 초기화 전압(VINT2)은 발광 소자(LD)를 초기화 시키는 전압일 수 있다. 구체적으로 제7 트랜지스터(T7)의 게이트 단자는 제2 초기화 제어 신호(GB)를 제공받을 수 있다. 제7 트랜지스터(T7)의 제1 단자는 제2 초기화 전압(VINT2)을 제공받을 수 있다. 제7 트랜지스터(T7)의 제2 단자는 발광 소자(LD)의 제1 단자에 연결될 수 있다. 제2 초기화 제어 신호(GB)에 응답하여 제7 트랜지스터(T7)가 턴온되면, 제7 트랜지스터(T7)는 발광 소자(LD)에 제2 초기화 전압(VINT2)을 제공할 수 있다. 그에 따라, 제7 트랜지스터(T7)는 발광 소자(LD)의 제1 단자를 제2 초기화 전압(VINT2)으로 초기화시킬 수 있다.
전달 라인들은 열 방향인 제2 방향(D2)으로 연장하고, 상기 초기화 전원 라인들로부터 제1 초기화 전압(VINT1) 또는 제2 초기화 전압(VINT2)을 제공받을 수 있다. 상기 전달 라인들은 제1 전달 라인(SDa) 및 제2 전달 라인(SDb)을 포함할 수 있다. 제1 전달 라인들(SDa) 및 제2 전달 라인들(SDb)은 제2 방향(D2)으로 연장될 수 있다. 제1 전달 라인들(SDa) 및 제2 전달 라인들(SDb)은 후술하는 데이터 라인들(SDd)의 일측에 배치될 수 있다. 즉, 제1 전달 라인들(SDa) 및 제2 전달 라인들(SDb)은 데이터 라인들(SDd)과 동일한 레벨(예를 들어, 동일한 층)에 위치하고, 모두 제2 방향(D2)으로 연장될 수 있다. 다만, 본 발명은 이에 한정되는 것은 아니다. 제1 전달 라인들(SDa) 및 제2 전달 라인들(SDb)은 데이터 라인들(SDd)과 다른 레벨에 위치할 수 있다. 예를 들어, 데이터 라인들(SDd)은 제1 전달 라인들(SDa) 및 제2 전달 라인들(SDb) 위에 배치될 수 있다. 데이터 라인들(SDd)과 제1 전달 라인들(SDa) 및 제2 전달 라인들(SDb) 사이에는 절연막이 배치될 수 있다. 마찬가지로 다른 실시예에서, 데이터 라인들(SDd)은 제1 전달 라인들(SDa) 및 제2 전달 라인들(SDb) 아래에 배치될 수 있다.
제1 전달 라인들(SDa) 및 제2 전달 라인들(SDb) 각각은 서브 화소 회로 영역들(PXA) 각각에 대응하도록 배치될 수 있다. 제1 전달 라인들(SDa) 및 제2 전달 라인들(SDb)은 제1 방향(D1)으로 서로 교번하여 배치될 수 있다.
예를 들면, 제1 전달 라인(SDa)은 홀수 열의 서브 화소 회로 영역들(PXA1, PXA3, PXA5, PXA7) 상에 배치될 수 있다. 구체적으로, 제1 전달 라인(SDa)은 제i 열의 서브 화소 회로 영역들(PXA1, PXA5)과 중첩하여 배치될 수 있다. 따라서, 제1 전달 라인(SDa)은 홀수 열에 배치된 제1, 제3, 제5 및 제7 서브 화소 회로 영역들(PXA1, PXA3, PXA5, PXA7) 각각과 중첩할 수 있다.
제2 전달 라인(SDb)은 짝수 열의 서브 화소 회로 영역들(PXA2, PXA4, PXA6, PXA8) 상에 배치될 수 있다. 구체적으로, 제2 전달 라인(SDb)은 제(i+1) 열의 서브 화소 회로 영역들(PXA2, PXA6)과 중첩하여 배치될 수 있다. 제2 전달 라인(SDb)은 짝수 열에 배치된 제2, 제4, 제6 및 제8 서브 화소 회로 영역들(PXA2, PXA4, PXA6, PXA8) 각각과 중첩할 수 있다.
제1 전달 라인(SDa)은 제1 전원 라인(GT2a)과 접촉할 수 있다. 제1 전원 라인(GT2a)과 제1 전달 라인(SDa)이 서로 교차하는 부분에 제1 컨택홀(CNT1)이 위치할 수 있다. 제1 컨택홀(CNT1)을 통해 제1 전달 라인(SDa)이 제1 전원 라인(GT2a)에 접속될 수 있다. 제2 전달 라인(SDb)은 제2 전원 라인(GT2b)과 접촉할 수 있다. 제2 전원 라인(GT2b)과 제2 전달 라인(SDb)이 서로 교차하는 부분에 제2 컨택홀(CNT2)이 위치할 수 있다. 제2 컨택홀(CNT2)을 통해 제2 전달 라인(SDb)은 제2 전원 라인(GT2b)에 접속될 수 있다.
제1 전달 라인(SDa)은 제1 전원 라인(GT2a)으로부터 제1 초기화 전압(VINT1)을 제공받을 수 있다. 제2 전달 라인(SDb)은 제2 전원 라인(GT2b)으로부터 제2 초기화 전압(VINT2)을 제공받을 수 있다. 제1 전달 라인(SDa)은 서브 화소 회로들(PXC)에 제1 초기화 전압(VINT1)을 제공할 수 있다. 제2 전달 라인(SDb)은 서브 화소 회로들(PXC)에 제2 초기화 전압(VINT2)을 제공할 수 있다. 즉, 제1 전원 라인(GT2a)에 제공된 제1 초기화 전압(VINT1)이 제1 전달 라인(SDa)을 통해 서브 화소 회로들(PXC)에게 각각 제공될 수 있다. 마찬가지로, 제2 전원 라인(GT2b)에 제공된 제2 초기화 전압(VINT2)이 제2 전달 라인(SDb)을 통해 서브 화소 회로들(PXC)에게 각각 제공될 수 있다.
제1 전원 라인(GT2a)과 제2 전달 라인(SDb)은 서로 접촉하지 않을 수 있다. 제2 전원 라인(GT2b)과 제1 전달 라인(SDa)은 서로 접촉하지 않을 수 있다. 따라서 제1 초기화 전압(VINT1)과 제2 초기화 전압(VINT2) 은 전기적으로 분리될 수 있다.
제1 컨택홀들(CNT1)은 서브 화소 회로 영역들(PXA) 중 상기 홀수 행들과 상기 홀수 열들이 교차하는 서브 화소 회로 영역들(PXA1, PXA3)에 위치할 수 있다. 즉, 제1 컨택홀들(CNT1) 각각은 서브 화소 회로 영역들(PXA) 중 제k 행과 제i 열이 교차하는 서브 화소 회로 영역(PXA1), 제k 행과 제(i+2) 열이 교차하는 서브 화소 회로 영역(PXA3)에 각각 위치할 수 있다. 예를 들면, 제1 컨택홀들(CNT1) 각각은 제1 서브 화소 회로 영역(PXA1) 및 제3 서브 화소 회로 영역(PXA3)에 각각 위치할 수 있다.
제2 컨택홀들(CNT2)은 서브 화소 회로 영역들(PXA) 중 상기 홀수 행들과 상기 짝수 열들이 교차하는 서브 화소 회로 영역들(PXA2, PXA4)에 위치할 수 있다. 즉, 제2 컨택홀들(CNT2) 각각은 서브 화소 회로 영역들(PXA) 중 제k 행과 제(i+1) 열이 교차하는 서브 화소 회로 영역(PXA2), 제k 행 및 제(i+3) 열이 교차하는 서브 화소 회로 영역(PXA4)에 각각 위치할 수 있다. 예를 들면, 제2 컨택홀들(CNT2) 각각은 제2 서브 화소 회로 영역(PXA2) 및 제4 서브 화소 회로 영역(PXA4)에 각각 위치할 수 있다.
제1 컨택홀들(CNT1) 및 제2 컨택홀들(CNT2)은 홀수 행(예를 들면, 제k 행 및 제(k+2)행)의 서브 화소 회로 영역들(PXA1, PXA2, PXA3, PXA4)에 위치할 수 있다. 제1 컨택홀들(CNT1) 및 제2 컨택홀들(CNT2)은 짝수 행(예를 들면, 제(k+1)행 및 제(k+3)행)의 서브 화소 회로 영역들(PXA5, PXA6, PXA7, PXA8)에는 위치하지 않을 수 있다.
다만, 본 발명에 따른 실시예들은 이에 한정되지 않으며, 다른 실시예에서, 제1 전달 라인(SDa)은 짝수 열의 서브 화소 회로 영역들(예를 들면, 도 3의 제2 서브 화소 회로 영역(PXA2), 제4 서브 화소 회로 영역(PXA4), 제6 서브 화소 회로 영역(PXA6) 및 제8 서브 화소 회로 영역(PXA8))에 배치될 수 있다. 또한, 제2 전달 라인(SDb)은 홀수 열의 서브 화소 회로 영역들(예를 들면, 도 3의 제1 서브 화소 회로 영역(PXA1), 제3 서브 화소 회로 영역(PXA3), 제5 서브 화소 회로 영역(PXA5) 및 제7 서브 화소 회로 영역(PXA7))에 배치될 수 있다.
이에 따라, 제1 전원 라인(GT2a)과 제1 전달 라인(SDa)이 서로 교차하는 부분에 위치하는 제1 컨택홀들(CNT1)이 제6 서브 화소 회로 영역(PXA6) 및 제8 서브 화소 회로 영역(PXA8)에 각각 위치할 수 있다. 마찬가지로, 제2 전원 라인(GT2b)과 제2 전달 라인(SDb)이 서로 교차하는 부분에 위치하는 제2 컨택홀들(CNT2)이 제5 서브 화소 회로 영역(PXA5) 및 제7 서브 화소 회로 영역(PXA7)에 각각 위치할 수 있다.
다만, 이하에서는 제1 전달 라인(SDa)이 홀수 열의 서브 화소 회로 영역들에 배치되고, 제2 전달 라인(SDb)이 짝수 열의 서브 화소 회로 영역들에 배치되는 것을 기준으로 설명될 수 있다.
도 4 내지 도 10은 도 3의 B 영역의 레이아웃 도면들이다. 도 11은 도 10의 I-I' 선을 따라 자른 표시 장치를 나타내는 단면도이다. 도 12는 도 10의 II-II' 선을 따라 자른 표시 장치를 나타내는 단면도이다.
예를 들면, 도 4는 도 3의 B 영역의 액티브층(AP)만을 도시한 평면도이다. 도 5는 도 3의 B 영역의 게이트층(GT1)만을 도시한 평면도이다. 도 6은 도 4의 액티브층(AP) 및 도 5의 게이트층(GT1)을 도시한 평면도이다. 도 7은 도 3의 B 영역의 제1 도전층(GT2)만을 도시한 평면도이다. 도 8은 도 4의 액티브층(AP), 도 5의 게이트층(GT1) 및 도 7의 제1 도전층(GT2)를 도시한 평면도이다. 도 9는 도 3의 B 영역의 제2 도전층(SD)만을 도시한 평면도이다. 도 10은 도 4의 액티브층(AP), 도 5의 게이트층(GT1), 도 7의 제1 도전층(GT2) 및 도 9의 제2 도전층(SD)을 도시한 평면도이다. 도 11은 제1 초기화 전압(VINT1)이 제1 서브 화소 회로 영역(PXA1)에 배치되는 서브 화소 회로(PXC)에 제공되는 과정과 관련된 구성들을 나타내는 단면도일 수 있다. 도 12는 제2 초기화 전압(VINT2)이 제2 서브 화소 회로 영역(PXA2)에 배치되는 발광 소자(LD)에 제공되는 과정과 관련된 구성들을 나타내는 단면도일 수 있다.
도 3 내지 도 12를 참조하면, 표시 장치(10)는 기판(SUB), 배리어층(BRR), 버퍼층(BFR), 액티브층(AP), 게이트 절연층(GI), 게이트층(GT1), 절연층(IL), 제1 도전층(GT2), 층간 절연층(ILD), 제2 도전층(SD), 비아 절연층(VIA), 제1 전극(700), 화소 정의막(PDL), 발광층(800) 및 제2 전극(900)을 포함할 수 있다.
도 11 및 도 12를 다시 참조하면, 기판(SUB)은 투명한 또는 불투명한 물질로 형성될 수 있다. 기판(SUB)은 기판(SUB)은 연성을 갖는 투명 수지 기판을 포함할 수도 있다. 예를 들면, 상기 투명 수지 기판은 폴리이미드 기판일 수 있다. 선택적으로, 기판(SUB)은 석영 기판, 합성 석영(synthetic quartz) 기판, 불화칼슘 기판, 불소가 도핑된 석영(F-doped quartz) 기판, 소다라임(sodalime) 유리 기판, 무알칼리(non-alkali) 유리 기판 등을 포함할 수 있다. 배리어층은 기판(SUB)에 포함될 수 있다. 기판(SUB)은 상기 배리어층 및 상기 폴리이미드 기판이 교번하여 적층된 다층 구조일 수 있다. 상기 배리어층은 상기 폴리이미드 기판에 수분이 침투하지 못하도록 할 수 있다.
버퍼층(BFR)은 기판(SUB) 상에 배치될 수 있다. 버퍼층(BFR)은 기판(SUB)으로부터 금속 원자들 또는 불순물들이 액티브층(AP)으로 확산되는 것을 방지할 수 있다. 또한, 버퍼층(BFR)은 액티브층(AP)을 형성하기 위한 결정화 공정에서 열의 전달 속도를 조절할 수 있다. 따라서 실질적으로 균일한 액티브층(AP)이 형성될 수 있다.
도 4, 도 11 및 도 12를 다시 참조하면, 액티브층(AP)은 버퍼층(BFR) 상에 배치될 수 있다. 일 실시예에 있어서, 액티브층(AP)은 다결정 실리콘을 포함할 수 있다. 다른 실시예에 있어서, 액티브층(AP)은 산화물 반도체를 포함할 수도 있다. 예를 들면, 상기 산화물 반도체는 인듐(In), 갈륨(Ga), 주석(Sn), 지르코늄(Zr), 바나듐(V), 하프늄(Hf), 카드뮴(Cd), 저마늄(Ge), 크로뮴(Cr), 타이타늄(Ti), 및 아연(Zn) 중에서 적어도 하나의 산화물을 포함할 수 있다.
액티브층(AP)은 복수의 액티브 패턴들을 포함할 수 있다. 구체적으로 액티브층(AP)은 제1 액티브 패턴(AP1) 및 제2 액티브 패턴(AP2)을 포함할 수 있다. 제1 액티브 패턴(AP1) 및 제2 액티브 패턴(AP2)은 서브 화소 회로 영역들(PXA)에 각각 대응하도록 배치될 수 있다. 예를 들어, 제1 액티브 패턴(AP1)은 서브 화소 회로 영역들(PXA) 중 홀수 행들의 서브 화소 회로 영역들(예를 들면, 제1 내지 제4 서브 화소 회로 영역들(PXA1, PXA2, PXA3, PXA4)) 각각에 배치될 수 있다(도 3 참조). 제2 액티브 패턴(AP2)은 서브 화소 회로 영역들(PXA) 중 짝수 행들의 서브 화소 회로 영역들(예를 들면, 제5 내지 제8 서브 화소 회로 영역들(PXA5, PXA6, PXA7, PXA8)) 각각에 배치될 수 있다(도 3 참조).
예를 들면, 도 3 및 도 4에 도시된 바와 같이 제1 서브 화소 회로 영역(PXA1)에 배치되는 제1 액티브 패턴(AP1)은 제1 액티브 패턴(AP1) 중 제k 행 및 제i 열의 서브 화소 회로 영역(PXA1)에 배치되는 제1 액티브 패턴(AP1-1)일 수 있다. 제2 서브 화소 회로 영역(PXA2)에 배치되는 제1 액티브 패턴(AP1)은 제1 액티브 패턴(AP1) 중 제k 행 및 제(i+1) 열의 서브 화소 회로 영역(PXA2)에 배치되는 제1 액티브 패턴(AP1-2)일 수 있다. 제5 서브 화소 회로 영역(PXA5)에 배치되는 제2 액티브 패턴(AP2)은 제2 액티브 패턴(AP2) 중 제(k+1) 행 및 제i 열의 서브 화소 회로 영역(PXA5)에 배치되는 제2 액티브 패턴(AP2-5)일 수 있다. 제6 서브 화소 회로 영역(PXA6)에 배치되는 제2 액티브 패턴(AP2)은 제2 액티브 패턴(AP2) 중 제(k+1) 행 및 제(i+1) 열의 서브 화소 회로 영역(PXA6)에 배치되는 제2 액티브 패턴(AP2-6)일 수 있다. 마찬가지로 도면에 도시되지는 않았으나, 제3 서브 화소 회로 영역(PXA3)에 배치되는 제1 액티브 패턴(AP1)은 제1 액티브 패턴(AP1) 중 제k 행 및 제(i+2) 열의 서브 화소 회로 영역(PXA3)에 배치되는 제1 액티브 패턴(AP1-3)일 수 있다. 제4 서브 화소 회로 영역(PXA4)에 배치되는 제1 액티브 패턴(AP1)은 제1 액티브 패턴(AP1) 중 제k 행 및 제(i+3) 열의 서브 화소 회로 영역(PXA4)에 배치되는 제1 액티브 패턴(AP1-4)일 수 있다. 제7 서브 화소 회로 영역(PXA7)에 배치되는 제2 액티브 패턴(AP2)은 제2 액티브 패턴(AP2) 중 제(k+1) 행 및 제(i+2) 열의 서브 화소 회로 영역(PXA7)에 배치되는 제2 액티브 패턴(AP2-7)일 수 있다. 제8 서브 화소 회로 영역(PXA8)에 배치되는 제2 액티브 패턴(AP2)은 제2 액티브 패턴(AP2) 중 제(k+1) 행 및 제(i+3) 열의 서브 화소 회로 영역(PXA8)에 배치되는 제2 액티브 패턴(AP2-8)일 수 있다.
제k 행의 서브 화소 회로 영역들(PXA1, PXA2, PXA3, PXA4)에 배치되는 제1 액티브 패턴(AP1)은 제1 방향(D1)으로 연결될 수 있다. 예를 들면, 제1 내지 제4 서브 화소 회로 영역들(PXA1, PXA2, PXA3, PXA4) 각각에 배치되는 제1 액티브 패턴(AP1-1, AP1-2, AP1-3, AP1-4)은 서로 연결될 수 있다. 제(k+1) 행의 서브 화소 회로 영역들(PXA5, PXA6, PXA7, PXA8)에 대응하는 제2 액티브 패턴(AP2)은 제1 방향(D1)으로 연결될 수 있다. 예를 들면, 제5 내지 제8 서브 화소 회로 영역들(PXA5, PXA6, PXA7, PXA8) 각각에 배치되는 제2 액티브 패턴(AP2-5, AP2-6, AP2-7, AP2-8)은 서로 연결될 수 있다. 다만, 제k 행의 서브 화소 회로 영역들(PXA1, PXA2, PXA3, PXA4)에 배치되는 제1 액티브 패턴(AP1)과 제(k+1) 행의 서브 화소 회로 영역들(PXA5, PXA6, PXA7, PXA8)에 배치되는 제2 액티브 패턴(AP2)은 서로 분리될 수 있다. 예를 들면, 제i 열의 서브 화소 회로 영역들(PXA1, PXA5) 각각에 배치되는 제1 액티브 패턴(AP1-1)과 제2 액티브 패턴(AP2-5)은 서로 분리될 수 있다. 마찬가지로 제(i+1) 열의 서브 화소 회로 영역들(PXA2, PXA6)에 배치되는 제1 액티브 패턴(AP1-2)과 제2 액티브 패턴(AP2-6)은 서로 분리될 수 있다.
도 11 및 12를 다시 참조하면, 게이트 절연층(GI)은 액티브층(AP) 상에 배치될 수 있다. 게이트 절연층(GI)은 버퍼층(BFR) 상에서 액티브층(AP)을 덮을 수 있다. 게이트 절연층(GI)은 액티브층(AP)의 주위에 단차를 생성시키지 않고 실질적으로 평탄한 상면을 가질 수 있다. 또한 선택적으로, 게이트 절연층(GI)은 액티브층(AP)의 프로파일을 따라 실질적으로 동일한 두께를 가질 수 있다. 게이트 절연층(GI)은 실리콘 화합물, 금속 산화물 등을 포함할 수 있다.
도 1 내지 도 3, 도 5, 도 10 내지 도 12를 다시 참조하면, 게이트층(GT1)은 게이트 절연층(GI) 상에 배치될 수 있다. 게이트층(GT1)은 복수의 게이트 전극들(GT1c, GT1c'), 복수의 제1 게이트 라인들(GT1a, GT1a'), 복수의 제2 게이트 라인들(GT1b, GT1b'), 복수의 제3 게이트 라인들(GT1d, GT1d') 및 복수의 제4 게이트 라인들(GT1e, GT1e')을 포함할 수 있다. 제1 게이트 라인들(GT1a), 제2 게이트 라인들(GT1b) 및 제3 게이트 라인들(GT1c) 각각은 서브 화소 행(PR)들에 각각 대응하도록 배치될 수 있다. 게이트 전극들(GT1c, GT1c')은 홀수 행들 및 짝수 행들의 서브 화소 회로 영역들(PXA)마다 하나씩 배치될 수 있다. 제1 게이트 라인들(GT1a, GT1a')은 홀수 행들 및 짝수 행들의 서브 화소 회로 영역들(PXA)마다 하나씩 배치될 수 있다. 제2 게이트 라인들(GT1b, GT1b')은 홀수 행들 및 짝수 행들의 서브 화소 회로 영역들(PXA)마다 하나씩 배치될 수 있다. 제3 게이트 라인들(GT1c, GT1c')은 홀수 행들 및 짝수 행들의 서브 화소 회로 영역들(PXA)마다 하나씩 배치될 수 있다. 예를 들면, 제1 게이트 라인(GT1a), 제2 게이트 라인(GT1b), 제3 게이트 라인(GT1d), 제4 게이트 라인(GT1e) 및 게이트 전극(GT1c)은 제k 행의 서브 화소 회로 영역들(PXA1, PXA2, PXA3, PXA4)에 배치될 수 있다. 제1 게이트 라인(GT1a'), 제2 게이트 라인(GT1b'), 제3 게이트 라인(GT1d'), 제4 게이트 라인(GT1e') 및 게이트 전극(GT1c')은 제(k+1) 행의 서브 화소 회로 영역들(PXA5, PXA6, PXA7, PXA8)에 배치될 수 있다. 제1 게이트 라인(GT1a'), 제2 게이트 라인(GT1b'), 제3 게이트 라인(GT1d'), 제4 게이트 라인(GT1e') 및 게이트 전극(GT1c')과 관련된 구성 중 제1 게이트 라인(GT1a), 제2 게이트 라인(GT1b), 제3 게이트 라인(GT1d), 제4 게이트 라인(GT1e) 및 게이트 전극(GT1c)과 중복되는 부분에 대해서는 설명이 생략될 수 있다. 제1 게이트 라인(GT1a), 제2 게이트 라인(GT1b), 제3 게이트 라인(GT1d), 제4 게이트 라인(GT1e) 및 게이트 전극(GT1c)은 서로 이격하여 배치될 수 있다.
제4 게이트 라인(GT1e)은 각 서브 화소 행의 트랜지스터들 간의 연결관계를 설명하기 위해 정의될 수 있다. 제4 게이트 라인(GT1e)은 제1 게이트 라인(GT1a)일 수 있다. 즉, 도 2에서 제7 트랜지스터(T7)의 제2 초기화 제어 신호(GB)는 다음 서브 화소 행의 제1 초기화 제어 신호(GI)와 동일할 수 있다. 제4 게이트 라인(GT1e)을 통해 공용으로 신호들이 인가됨을 표시하기 위한 것이다.
게이트층(GT1)은 금속, 합금, 금속 질화물, 도전성 금속 산화물, 투명 도전성 물질 등으로 형성될 수 있다.
제1 게이트 라인들(GT1a, GT1a')은 제1 방향(D1)으로 연장될 수 있다. 제1 게이트 라인들(GT1a, GT1a')에는 제1 초기화 제어 신호(GI)가 제공될 수 있다. 예를 들면, 제(k+1) 행의 서브 화소 회로 영역들(PXA5, PXA6, PXA7, PXA8)에 배치되는 제1 게이트 라인(GT1a')에 제공되는 초기화 제어 신호는 제(k+1) 행의 서브 화소 회로 영역들(PXA5, PXA6, PXA7, PXA8)에 제공되는 제1 초기화 제어 신호(GI) 및 제k 행의 서브 화소 회로 영역들(PXA1, PXA2, PXA3, PXA4)에 제공되는 제2 초기화 제어 신호(GB)일 수 있다. 제1 액티브 패턴(AP1) 및 제2 액티브 패턴(AP2) 각각은 제1 게이트 라인(GT1a, GT1a')과 중첩할 수 있다. 제1 액티브 패턴(AP1)이 제1 게이트 라인(GT1a)과 함께 제k 행의 서브 화소 회로들(PXC) 각각의 제4 트랜지스터(T4)를 구성할 수 있다. 제2 액티브 패턴(AP2)이 제1 게이트 라인(GT1a')과 함께 제(k+1) 행의 서브 화소 회로들(PXC) 각각의 제4 트랜지스터(T4)를 구성할 수 있다. 제1 게이트 라인(GT1a)는 직전 서브 화소 행(PR)에 배치된 후술하는 제4 게이트 라인일 수 있다.
제2 게이트 라인들(GT1b, GT1b')은 제1 방향(D1)으로 연장될 수 있다. 제2 게이트 라인들(GT1b, GT1b')에는 게이트 신호(도 2의 GW)가 제공될 수 있다. 제2 게이트 라인들(GT1b, GT1b') 각각은 제1 액티브 패턴(AP1) 및 제2 액티브 패턴(AP2) 각각에 중첩할 수 있다. 제1 액티브 패턴(AP1)은 제2 게이트 라인(GT1b)과 함께 제k 행의 서브 화소 회로들(PXC) 각각의 제2 트랜지스터(T2) 및 제3 트랜지스터(T3-1, T3-2)를 구성할 수 있다. 제2 액티브 패턴(AP2)은 제2 게이트 라인(GT1b')과 함께 제(k+1) 행의 서브 화소 회로들(PXC) 각각의 제2 트랜지스터(T2) 및 제3 트랜지스터(T3-1, T3-2)를 구성할 수 있다.
제3 게이트 라인들(GT1d, GT1d')은 제1 방향(D1)으로 연장될 수 있다. 제3 게이트 라인들(GT1d, GT1d')에는 발광 구동 신호(도 2의 발광 구동 신호(EM)가 제공될 수 있다. 제3 게이트 라인들(GT1d) 각각은 제1 액티브 패턴(AP1) 및 제2 액티브 패턴(AP2) 각각에 중첩할 수 있다. 제1 액티브 패턴(AP1)은 제3 게이트 라인(GT1d)과 함께 제k 행의 서브 화소 회로들(PXC) 각각의 제5 트랜지스터(T5) 및 제6 트랜지스터(T6)를 구성할 수 있다. 제2 액티브 패턴(AP2)은 제3 게이트 라인(GT1d')과 함께 제(k+1) 행의 서브 화소 회로들(PXC) 각각의 제5 트랜지스터(T5) 및 제6 트랜지스터(T6)를 구성할 수 있다.
제4 게이트 라인들(GT1e, GT1e')은 제1 방향(D1)으로 연장될 수 있다. 제4 게이트 라인들(GT1e, GT1e')에는 제2 초기화 제어 신호(GB)가 제공될 수 있다. 예를 들면, 제k 행의 서브 화소 회로 영역들(PXA1, PXA2, PXA3, PXA4)에 배치되는 제4 게이트 라인들(GT1e, GT1e')에 제공되는 초기화 제어 신호는 제k 행의 서브 화소 회로 영역들(PXA1, PXA2, PXA3, PXA4)에 제공되는 제2 초기화 제어 신호(GB) 및 제(k+1) 행의 서브 화소 회로 영역들(PXA5, PXA6, PXA7, PXA8)에 제공되는 제1 초기화 제어 신호(GI)일 수 있다. 즉, 제4 게이트 라인(GT1e)은 다음 서브 화소 행의 제1 게이트 라인(GT1a')일 수 있다.
제k 행 및 제(k+1)행에서 제1 게이트 라인(GT1a, GT1a'), 제2 게이트 라인(GT1b, GT1b'), 게이트 전극(GT1c, GT1c'), 제3 게이트 라인(GT1d, GTd') 및 제4 게이트 라인(GT1e, GT1e')은 반복해서 배치될 수 있다. 또한 제k 행의 제4 게이트 라인(GT1e)과 제(k+1) 행의 제1 게이트 라인(GT1a)은 공용 사용될 수 있다.
제k 행의 서브 화소 회로 영역들(PXA1, PXA2, PXA3, PXA4)에 배치되는 제4 게이트 라인(GT1e)은 제k 행의 서브 화소 회로 영역에 배치되는 제1 액티브 패턴(AP1)에 중첩할 수 있다. 제1 액티브 패턴(AP1)은 제4 게이트 라인(GT1e)과 함께 제k 행의 서브 화소 회로들(PXC) 각각의 제7 트랜지스터(T7)를 형성할 수 있다. 제(k+1) 행의 서브 화소 회로 영역들(PXA5, PXA6, PXA7, PXA8)에 배치되는 제4 게이트 라인(GT1e')은 제2 액티브 패턴(AP2)과 중첩할 수 있다. 제2 액티브 패턴(AP2)은 제4 게이트 라인(GT1e')과 함께 제(k+1) 행의 서브 화소 회로들(PXC) 각각의 제7 트랜지스터(T7)를 형성할 수 있다. 제k 행의 서브 화소 회로 영역들(PXA1, PXA2, PXA3, PXA4)에 배치된 제4 게이트 라인(GT1e)은 제(k+1) 행의 서브 화소 회로 영역들(PXA5, PXA6, PXA7, PXA8)에 배치된 제1 게이트 라인(GT1a')이므로, 제2 액티브 패턴(AP2)은 제k 행의 서브 화소 회로 영역들(PXA1, PXA2, PXA3, PXA4)에 배치된 제4 게이트 라인(GT1e)과 함께 제(k+1) 행의 서브 화소 회로들(PXC) 각각의 제4 트랜지스터(T4)를 형성할 수 있다. 즉, 제2 액티브 패턴(AP2)은 제(k+1) 행의 서브 화소 회로 영역들(PXA5, PXA6, PXA7, PXA8)에 배치된 제1 게이트 라인(GT1a')과 함께 제(k+1) 행의 서브 화소 회로들(PXC) 각각의 제4 트랜지스터(T4)를 형성할 수 있다.
게이트 전극(GT1c)은 제2 게이트 라인(GT1b)과 제3 게이트 라인(GT1d) 사이에 배치될 수 있다. 게이트 전극(GT1c)은 제1 액티브 패턴(AP1) 및 제2 액티브 패턴(AP2) 각각에 중첩할 수 있다. 제1 액티브 패턴(AP1)과 게이트 전극(GT1c)이 중첩하는 부분은 제1 트랜지스터(T1)로 정의될 수 있다. 즉, 제1 액티브 패턴(AP1)은 게이트 전극(GT1c)과 함께 제k 행의 서브 화소 회로들(PXC) 각각의 제1 트랜지스터(T1)를 구성할 수 있다. 제2 액티브 패턴(AP2)과 게이트 전극(GT1c')이 중첩하는 부분은 제1 트랜지스터(T1)로 정의될 수 있다. 제2 액티브 패턴(AP2)은 게이트 전극(GT1c')과 함께 제(k+1) 행의 서브 화소 회로들(PXC) 각각의 제1 트랜지스터(T1)를 구성할 수 있다.
도 11 및 도 12를 다시 참조하면, 절연층(IL)은 게이트층(GT1) 상에 배치될 수 있다. 절연층(IL)은 게이트 절연층(GI) 상에서 게이트층(GT1)을 덮을 수 있다. 절연층(IL)은 게이트층(GT1)의 주위에 단차를 생성시키지 않고 실질적으로 평탄한 상면을 가질 수 있다. 선택적으로, 절연층(IL)은 게이트층(GT1)의 프로파일을 따라 실질적으로 동일한 두께를 가질 수 있다. 절연층(IL)은 실리콘 화합물, 금속 산화물 등을 포함할 수 있다.
도 1 내지 도 3, 도 7 및 도 10 내지 도 12를 다시 참조하면, 제1 도전층(GT2)은 절연층(IL) 상에 배치될 수 있다. 제1 도전층(GT2)은 복수의 제1 전원 라인들(GT2a), 복수의 제2 전원 라인들(GT2b) 및 복수의 스토리지 전극들(GT2c)을 포함할 수 있다. 제1 전원 라인들(GT2a), 제2 전원 라인들(GT2b) 및 스토리지 전극들(GT2c) 각각은 서브 화소 회로 영역들에 각각 대응하도록 배치될 수 있다. 예를 들면, 제1 전원 라인(GT2a)은 제k 행의 서브 화소 회로 영역들(PXA1, PXA2, PXA3, PXA4)에 대응하도록 배치될 수 있다. 제1 전원 라인(GT2a)은 제k 행의 서브 화소 회로 영역들(PXA1, PXA2, PXA3, PXA4)과 중첩하여 배치될 수 있다. 제2 전원 라인(GT2b)은 제(k+1) 행의 서브 화소 회로들(PXC)에 대응하도록 배치될 수 있다. 제2 전원 라인(GT2b)은 제(k+1) 행의 서브 화소 회로 영역들(PXA5, PXA6, PXA7, PXA8)과 중첩하여 배치될 수 있다. 구체적으로 제2 전원 라인(GT2b)은 제(k+1) 행의 서브 화소 회로 영역들(PXA5, PXA6, PXA7, PXA8) 중 제3 방향(D3)으로 돌출된 부분과 부분적으로 중첩하여 배치될 수 있다. 제1 도전층(GT2)은 금속, 합금, 금속 질화물, 도전성 금속 산화물, 투명 도전성 물질 등으로 형성될 수 있다.
도 8을 더 참조하면, 제1 전원 라인들(GT2a)은 제2 게이트 라인들(GT1b, GT1b') 중 홀수 행들의 서브 화소 회로 영역들(PXA1, PXA2, PXA3, PXA4)에 배치된 제2 게이트 라인들(GT1b)의 일측에 배치될 수 있다. 제1 전원 라인들(GT2a) 각각은 홀수 행들의 서브 화소 회로 영역들(PXA1, PXA2, PXA3, PXA4)에 배치된 제2 게이트 라인들(GT1b) 각각으로부터 제3 방향(D3)으로 이격되어 배치될 수 있다. 제2 전원 라인들(GT2b)은 제2 게이트 라인들(GT1b, GT1b') 중 짝수 행들의 서브 화소 회로 영역들(PXA5, PXA6, PXA7, PXA8)에 배치된 제2 게이트 라인들(GT1b')의 일측에 배치될 수 있다. 제2 전원 라인들(GT2b) 각각은 짝수 행들의 서브 화소 회로 영역들(PXA5, PXA6, PXA7, PXA8)에 배치된 제2 게이트 라인들(GT1b') 각각으로부터 제3 방향(D3)으로 이격되어 배치될 수 있다.
스토리지 전극(GT2c)은 제1 방향(D1)으로 연장될 수 있다. 스토리지 전극(GT2c)은 게이트 전극(GT1c)에 중첩하고, 게이트 전극(GT1c)과 함께 스토리지 커패시터(CST)를 형성할 수 있다.
층간 절연층(ILD)은 제1 도전층(GT2) 상에 배치될 수 있다. 일 실시예에 있어서, 층간 절연층(ILD)은 절연층(IL) 상에서 제1 도전층(GT2)을 충분히 덮고, 제1 도전층(GT2)의 주위에 단차를 생성시키지 않고 실질적으로 평탄한 상면을 가질 수 있다. 다른 실시예에 있어서, 층간 절연층(ILD)은 절연층(IL) 상에서 제1 도전층(GT2)을 덮고, 제1 도전층(GT2)의 프로파일을 따라 실질적으로 동일한 두께를 가질 수도 있다. 층간 절연층(ILD)은 유기 절연 물질 또는 무기 절연 물질로 형성될 수 있다.
도 1 내지 도 3 및 도 9 내지 도 12를 참조하면, 제2 도전층(SD)은 층간 절연층(ILD) 상에 배치될 수 있다. 제2 도전층(SD)은 복수의 제1 전달 라인들(SDa), 복수의 제2 전달 라인들(SDb), 복수의 데이터 라인들(SDd), 복수의 고전원 전압 라인들(SDc), 복수의 제1 연결 패턴들(SDe), 복수의 제2 연결 패턴들(SDf), 복수의 제3 연결 패턴들(SDg) 및 복수의 제4 연결 패턴들(SDh)을 포함할 수 있다. 제1 전달 라인들(SDa), 제2 전달 라인들(SDb), 데이터 라인들(SDd), 고전원 전압 라인들(SDc), 제1 연결 패턴들(SDe), 제2 연결 패턴들(SDf), 제3 연결 패턴들(SDg) 및 제4 연결 패턴들(SDh) 각각은 서브 화소 열들(PC)에 각각 대응하도록 배치될 수 있다. 데이터 라인들(SDd)은 홀수 열들 및 짝수 열들의 서브 화소 회로 영역들(PXA)마다 하나씩 배치될 수 있다. 제1 전달 라인들(SDa), 제2 전달 라인들(SDb), 데이터 라인들(SDd), 고전원 전압 라인들(SDc), 제1 연결 패턴들(SDe), 제2 연결 패턴들(SDf), 제3 연결 패턴들(SDg) 및 제4 연결 패턴들(SDh) 각각은 서로 이격하여 배치될 수 있다.
제1 전달 라인들(SDa) 각각은 제i 열의 서브 화소 회로 영역들(PXA1, PXA5) 각각에 대응하도록 배치될 수 있다. 제1 전달 라인들(SDa) 각각은 제i 열의 서브 화소 회로 영역들(PXA1, PXA5) 각각에 중첩할 수 있다. 제2 전달 라인들(SDb) 각각은 제(i+1) 열의 서브 화소 회로 영역들(PXA2, PXA6) 각각에 중첩할 수 있다. 제1 연결 패턴(SDe) 및 제2 연결 패턴(SDf)은 제k 행의 서브 화소 회로 영역들(PXA1, PXA2, PXA3, PXA4) 각각에 배치될 수 있다. 제3 연결 패턴(SDg) 및 제4 연결 패턴(SDh)은 제(k+1) 행의 서브 화소 회로 영역들(PXA5, PXA6, PXA7, PXA8) 각각에 배치될 수 있다. 제2 도전층(SD)은 금속, 합금, 금속 질화물, 도전성 금속 산화물, 투명 도전성 물질 등으로 형성될 수 있다.
제1 전달 라인들(SDa)은 데이터 라인들(SDd) 중 홀수 열들의 서브 화소 회로 영역들(PXA1, PXA3, PXA5, PXA7)에 배치된 데이터 라인들(SDd)의 일측에 배치될 수 있다. 제1 전달 라인들(SDa) 각각은 홀수 열들의 서브 화소 회로 영역들(PXA1, PXA3, PXA5, PXA7)에 배치된 데이터 라인들(SDd) 각각으로부터 제2 방향(D2)으로 이격되어 배치될 수 있다. 제2 전달 라인들(SDb)은 데이터 라인들(SDd) 중 짝수 열들의 서브 화소 회로 영역들(PXA2, PXA4, PXA6, PXA8)에 배치된 데이터 라인들(SDd)의 일측에 배치될 수 있다. 제2 전달 라인들(SDb) 각각은 짝수 열들의 서브 화소 회로 영역들()에 배치된 데이터 라인들(SDd) 각각으로부터 제2 방향(D2)으로 이격되어 배치될 수 있다.
데이터 라인(SDd)은 제2 방향(D2)으로 연장될 수 있다. 데이터 라인(SDd)에는 데이터 신호(도 2의 DATA)가 제공될 수 있다. 데이터 라인(SDd)은 액티브층(AP)에 전기적으로 연결될 수 있다. 데이터 라인(SDd)은 층간 절연층(ILD), 절연층(IL) 및 게이트 절연층(GI)에 형성되는 컨택홀을 통해 액티브층(AP)에 직접적으로 접촉할 수 있다.
고전원 전압 라인(SDc)은 제2 방향(D2)으로 연장될 수 있다. 고전원 전압 라인(SDc)에는 고전원 전압(도 2의 ELVDD)이 제공될 수 있다. 고전원 전압 라인(SDc)은 액티브층(AP) 및 스토리지 전극(GT2c)에 전기적으로 연결될 수 있다. 고전원 전압 라인(SDc)은 층간 절연층(ILD), 절연층(IL) 및 게이트 절연층(GI)에 형성되는 접촉 구멍을 통해 액티브층(AP)에 직접적으로 접촉하고, 층간 절연층(ILD)에 형성되는 접촉 구멍을 통해 스토리지 전극(GT2c)에 직접적으로 접촉할 수 있다.
제1 전달 라인(SDa)은 제2 방향(D2)으로 연장될 수 있다. 제1 전달 라인(SDa)에는 제1 초기화 전압(VINT1)이 제공될 수 있다. 제1 전달 라인(SDa)은 제1 액티브 패턴(AP1), 제2 액티브 패턴(AP2) 및 제1 전원 라인(GT2a)에 전기적으로 연결될 수 있다. 제1 전달 라인(SDa)은 층간 절연층(ILD), 절연층(IL), 및 게이트 절연층(GI)에 형성되는 컨택홀(예를 들면, 도 10의 제3 컨택홀(CNT3), 제5 컨택홀(CNT5)을 통해 제i 열의 서브 화소 회로 영역들(PXA1, PXA5)에 배치되는 제1 액티브 패턴(AP1-1) 및 제2 액티브 패턴(AP2-5)에 각각 직접적으로 접촉할 수 있다. 제1 전달 라인(SDa)은 층간 절연층(ILD)에 형성되는 컨택홀(예를 들면, 도 3의 제1 컨택홀(CNT1)을 통해 제1 전원 라인(GT2a)에 직접적으로 접촉할 수 있다. 구체적으로, 제1 전달 라인(SDa)은 제1 및 제3 서브 화소 회로 영역들(PXA1, PXA3)에 배치되는 제1 액티브 패턴(AP1-1, AP1-3)에 직접적으로 접촉할 수 있다. 제1 전달 라인(SDa)은 제5 및 제7 서브 화소 회로 영역들(PXA5, PXA7)에 배치되는 제2 액티브 패턴(AP2)에 직접적으로 접촉할 수 있다. 또한 제1 전달 라인(SDa)은 제1 및 제3 서브 화소 회로 영역들(PXA1, PXA3)의 제1 전원 라인(GT2a)과 직접적으로 접촉할 수 있다. 제1 전원 라인(GT2a)과 제1 전달 라인(SDa)은 제1 초기화 전압(VINT1)을 전송하는 구동 초기화 전압선을 형성할 수 있다.
제2 전달 라인(SDb)은 제2 방향(D2)으로 연장될 수 있다. 제2 전달 라인(SDb)에는 제2 초기화 전압(VINT2)이 제공될 수 있다.
제2 전달 라인(SDb)은 제1 액티브 패턴(AP1), 제2 액티브 패턴(AP2) 및 제2 전원 라인(GT2b)에 전기적으로 연결될 수 있다. 제2 전달 라인(SDb)은 층간 절연층(ILD), 절연층(IL), 및 게이트 절연층(GI)에 형성되는 컨택홀(예를 들면, 도 4의 CNT4, CNT6)을 통해 제(i+1) 열의 서브 화소 회로 영역들(PXA2, PXA6)에 배치되는 제1 및 제2 액티브 패턴들(AP1-2, AP2-6)에 각각 직접적으로 접촉할 수 있다. 제2 전달 라인(SDb)은 층간 절연층(ILD)에 형성되는 컨택홀(예를 들면, 도 3의 CNT2)을 통해 제2 전원 라인(GT2b)에 직접적으로 접촉할 수 있다. 구체적으로, 제2 전달 라인(SDb)은 제2 및 제4 서브 화소 회로 영역들(PXA2, PXA4)에 배치되는 제1 액티브 패턴(AP1-2, AP1-4)에 직접적으로 접촉할 수 있다. 제2 전달 라인(SDb)은 제6 및 제8 서브 화소 회로 영역들(PXA6, PXA8)에 배치되는 제2 액티브 패턴(AP2-6, AP2-8)에 직접적으로 접촉할 수 있다. 또한, 제2 전달 라인(SDb)은 제2 및 제4 서브 화소 회로 영역들(PXA2, PXA4)에 배치되는 제2 전원 라인(GT2b)과 직접적으로 접촉할 수 있다. 제2 전원 라인(GT2b)과 제2 전달 라인(SDb)은 제2 초기화 전압(VINT2)을 전송하는 다이오드 초기화 전압선을 형성할 수 있다.
제1 연결 패턴(SDe)은 층간 절연층(ILD), 절연층(IL), 및 게이트 절연층(GI)에 형성되는 컨택홀(예를 들면, 도 10의 제7 컨택홀(CNT7)을 통해 액티브층(AP)에 직접적으로 접촉하고, 층간 절연층(ILD) 및 절연층(IL)에 형성되는 컨택홀을 통해 제1 게이트 전극(GT1c)에 직접적으로 접촉할 수 있다.
일 실시예에 있어서, 제1 전달 라인(SDa)이 제1 액티브 패턴(AP1) 중 제i 열의 서브 화소 회로 영역에 배치되는 제1 액티브 패턴(AP1-1)과 직접적으로 접촉하고, 제1 연결 패턴(SDe)이 제i 열의 서브 화소 회로 영역들(PXA1, PXA5)에 배치되는 제1 액티브 패턴(AP1-1)과 직접적으로 접촉할 수 있다. 또한 제i 열의 서브 화소 회로 영역(PXA1)에 배치되는 제1 액티브 패턴(AP1-1)과 제(i+1) 열의 서브 화소 회로 영역(PXA2)에 배치되는 제1 액티브 패턴(AP1-2)이 연결됨에 따라, 상기 구동 초기화 전압선은 제1 액티브 패턴(AP1) 중 각 화소의 제4 트랜지스터(T4)에 대응하는 부분과 전기적으로 연결될 수 있다.
제2 연결 패턴(SDf)은 층간 절연층(ILD), 절연층(IL), 및 게이트 절연층(GI)에 형성되는 컨택홀(예를 들면, 도 10의 제8 컨택홀(CNT8))을 통해 액티브층(AP)과 직접적으로 접촉할 수 있다.
일 실시예에 있어서, 제2 전달 라인(SDb)이 제1 액티브 패턴(AP1) 중 제(i+1) 열의 서브 화소 회로 영역(PXA2)에 배치되는 제1 액티브 패턴(AP1-2)과 직접적으로 접촉하고, 제2 연결 패턴(SDf)이 상기 제(i+1) 열의 서브 화소 회로 영역(PXA2)에 배치되는 제1 액티브 패턴(AP1-2)과 직접적으로 접촉할 수 있다. 또한 제(i+1) 열의 서브 화소 회로 영역(PXA2)에 배치되는 제1 액티브 패턴(AP1-2)과 제(i+2) 열의 서브 화소 회로 영역(PXA3)에 배치되는 제1 액티브 패턴(AP1-3)이 연결됨에 따라, 상기 다이오드 초기화 전압선은 제1 액티브 패턴(AP1) 중 각 화소의 제7 트랜지스터(T7)에 대응하는 부분과 전기적으로 연결될 수 있다.
따라서, 제i 열의 서브 화소 회로 영역(PXA1)에 배치되는 제1 액티브 패턴(AP1-1) 및 제(i+1) 열의 서브 화소 회로 영역(PXA2)에 배치되는 제1 액티브 패턴(AP1-2)에 공통적으로 제1 초기화 전압(VINT1)이 제공될 수 있다. 또한 제(i+1) 열의 서브 화소 회로 영역(PXA2)에 배치되는 제1 액티브 패턴(AP1-2) 및 제(i+2) 열의 서브 화소 회로 영역(PXA3)에 배치되는 제1 액티브 패턴(AP1-3)에 공통적으로 제2 초기화 전압(VINT2)이 제공될 수 있다.
제3 연결 패턴(SDg)은 층간 절연층(ILD), 절연층(IL), 및 게이트 절연층(GI)에 형성되는 컨택홀(예를 들면, 도 10의 제9 컨택홀(CNT9))을 통해 액티브층(AP)에 직접적으로 접촉하고, 층간 절연층(ILD) 및 절연층(IL)에 형성되는 컨택홀을 통해 제1 게이트 전극(GT1c)에 직접적으로 접촉할 수 있다.
일 실시예에 있어서, 제1 전달 라인(SDa)이 제i 열의 서브 화소 회로 영역(PXA5)에 배치되는 제2 액티브 패턴(AP2-5)과 직접적으로 접촉하고, 제3 연결 패턴(SDg)이 상기 제i 열의 서브 화소 회로 영역(PXA5)에 배치되는 제2 액티브 패턴(AP2-5)과 직접적으로 접촉할 수 있다. 또한 제i 열의 서브 화소 회로 영역(PXA5)에 배치되는 제2 액티브 패턴(AP2-5)과 제(i+1) 열의 서브 화소 회로 영역(PXA6)에 배치되는 제2 액티브 패턴(AP2-6)이 연결됨에 따라, 상기 구동 초기화 전압선은 제2 액티브 패턴(AP2) 중 각 화소의 제7 트랜지스터(T7)에 대응하는 부분과 전기적으로 연결될 수 있다.
제4 연결 패턴(SDh)은 층간 절연층(ILD), 절연층(IL) 및 게이트 절연층(GI)에 형성되는 컨택홀(예를 들면, 도 10의 제10 컨택홀(CNT10))을 통해 액티브층(AP)과 직접적으로 접촉할 수 있다.
일 실시예에 있어서, 제2 전달 라인(SDb)이 제(i+1) 열의 서브 화소 회로 영역(PXA6)에 배치되는 제2 액티브 패턴(AP2-6)과 직접적으로 접촉하고, 제4 연결 패턴(SDh)이 제(i+1) 열의 서브 화소 회로 영역(PXA6)에 배치되는 제2 액티브 패턴(AP2-6)과 직접적으로 접촉할 수 있다. 또한 제(i+1) 열의 서브 화소 회로 영역(PXA6)에 배치되는 제2 액티브 패턴(AP2-6)과 제(i+2) 열의 서브 화소 회로 영역(PXA7)에 배치되는 제2 액티브 패턴(AP2-7)이 연결됨에 따라, 상기 다이오드 초기화 전압선은 제2 액티브 패턴(AP2) 중 각 화소의 제7 트랜지스터(T7)에 대응하는 부분과 전기적으로 연결될 수 있다.
따라서, 제i 열의 서브 화소 회로 영역(PXA5)에 배치되는 제2 액티브 패턴(AP2-5) 및 제(i+1) 열의 서브 화소 회로 영역(PXA6)에 배치되는 제2 액티브 패턴(AP2-6)에 공통적으로 제1 초기화 전압(VINT1)이 제공될 수 있다. 또한 제(i+1) 열의 서브 화소 회로 영역(PXA6)에 배치되는 제2 액티브 패턴(AP2-6) 및 제(i+2) 열의 서브 화소 회로 영역(PXA7)에 배치되는 제2 액티브 패턴(AP2-7)에 공통적으로 제2 초기화 전압(VINT2)이 제공될 수 있다.
도 11 및 12를 다시 참조하면, 비아 절연층(VIA)은 제2 도전층(SD) 상에 배치될 수 있다. 비아 절연층(VIA)은 층간 절연층(ILD) 상에서 제2 도전층(SD)을 충분히 덮을 수 있다. 비아 절연층(VIA)은 제2 도전층(SD)의 주위에 단차를 생성시키지 않고 실질적으로 평탄한 상면을 가질 수 있다. 비아 절연층(VIA)은 포토레지스트, 아크릴계 수지, 폴리이미드계 수지, 폴리아미드계 수지, 실록산계(siloxane-based) 수지 등의 유기 절연 물질로 형성될 수 있다.
제1 전극(700)은 비아 절연층(VIA) 상에 배치될 수 있다. 제1 전극(700)은 비아 절연층(VIA)에 형성되는 컨택홀을 통해 제2 연결 패턴(SDf)에 직접적으로 접촉할 수 있다. 표시 장치(10)의 발광 방식에 따라, 제1 전극(700)은 반사성을 가지는 물질 또는 투광성을 가지는 물질로 형성될 수 있다. 제1 전극(700)은 금속막, 합금막, 금속 질화막, 도전성 금속 산화막 및/또는 투명 도전성 산화막을 포함할 수 있다. 예를 들면, 제1 전극(700)은 알루미늄(Al), 알루미늄(Al)을 함유하는 합금, 알루미늄 질화물(AlNx), 은(Ag), 은(Ag)을 함유하는 합금, 텅스텐(W), 텅스텐 질화물(WNx), 구리(Cu), 구리(Cu)를 함유하는 합금, 니켈(Ni), 크로뮴(Cr), 크로뮴 질화물(CrNx), 몰리브데넘(Mo), 몰리브데넘(Mo)을 함유하는 합금, 타이타늄(Ti), 타이타늄 질화물(TiNx), 백금(Pt), 탄탈럼(Ta), 탄탈럼 질화물(TaNx), 네오디뮴(Nd), 스칸듐(Sc), 아연 산화물(ZnOx), 인듐 주석 산화물(ITO), 주석 산화물(SnOx), 인듐 산화물(InOx), 갈륨 산화물(GaOx), 인듐 아연 산화물(IZO) 등을 포함할 수 있다. 일 실시예에 있어서, 제1 전극(700)은 다층 구조로 형성될 수 있다. 선택적으로 제1 전극(700)은 단층 구조로 형성될 수 있다. 화소 정의막(PDL)은 제1 전극(700) 상에 배치될 수 있다. 화소 정의막(PDL)은 유기 절연 물질, 무기 절연 물질 등으로 형성될 수 있다. 예를 들면, 화소 정의막(PDL)은 포토레지스트, 폴리아크릴계 수지, 폴리이미드계 수지, 아크릴계 수지, 실리콘 화합물 등으로 형성될 수 있다. 일 실시예에 있어서, 화소 정의막(PDL)은 제1 전극(700)을 부분적으로 노출시키는 개구를 포함할 수 있다. 화소 정의막(PDL)의 상기 개구에 의해 표시 장치(10)의 발광 영역과 비발광 영역이 정의될 수 있다. 예를 들면, 화소 정의막(PDL)의 상기 개구가 위치하는 부분이 상기 발광 영역에 해당될 수 있고, 상기 비발광 영역은 화소 정의막(PDL)의 상기 개구에 인접하는 부분에 해당될 수 있다.
발광층(800)은 화소 정의막(PDL)의 상기 개구를 통해 노출되는 제1 전극(700) 상에 배치될 수 있다. 또한, 발광층(800)은 화소 정의막(PDL)의 상기 개구의 측벽 상으로 연장될 수 있다. 일 실시예에 있어서, 발광층(800)은 유기 발광층, 정공 주입층, 정공 수송층, 전자 수송층, 전자 주입층 등을 포함하는 다층 구조를 가질 수 있다.
제2 전극(900)은 화소 정의막(PDL) 및 발광층(800) 상에 배치될 수 있다. 표시 장치(10)의 발광 방식에 따라, 제2 전극(900)은 투광성을 가지는 물질 또는 반사성을 가지는 물질로 형성될 수 있다. 제2 전극(900)은 금속막, 합금막, 금속 질화막, 도전성 금속 산화막 및/또는 투명 도전성 산화막을 포함할 수 있다. 제2 전극(900)은 단층 구조로 형성될 수 있다.
제1 전극(700), 발광층(800) 및 제2 전극(900)은 발광 다이오드(LD)를 형성할 수 있다. 일 실시예에 있어서, 제1 전극(700)은 발광 다이오드(LD)의 애노드 전극이고, 제2 전극(900)은 발광 다이오드(LD)의 캐소드 전극일 수 있다.
봉지층은 제2 전극(900) 상에 배치될 수 있다. 상기 봉지층은 외부의 습기 및 산소의 침투를 방지할 수 있다. 상기 봉지층은 서로 교번적으로 적층되는 적어도 하나의 무기 봉지층과 적어도 하나의 유기 봉지층을 포함할 수 있다. 적어도 하나의 무기 봉지층과 적어도 하나의 유기 봉지층은 서로 교번적으로 적층될 수 있다. 다만 이에 한정되지 않으며, 상기 봉지층은 유리 기판일 수 있고, 기판(SUB)와 동일한 물질을 포함할 수 있다.
도 2, 도 3 및 도 10 내지 도 12를 다시 참조하면, 일 실시예에 있어서, 제1 전원 라인(GT2a)과 제1 전달 라인(SDa)은 서로 교차할 수 있다. 구체적으로 제1 전원 라인(GT2a) 및 제1 전달 라인(SDa)이 서로 교차하는 부분에 위치하는 제1 컨택홀(CNT1)을 통해 제1 전달 라인(SDa)이 제1 전원 라인(GT2a)에 접속될 수 있다. 제k 행 및 제i 열의 서브 화소 회로 영역(PXA1)에 제1 컨택홀(CNT1)이 위치할 수 있다. 즉, 제1 서브 화소 회로 영역(PXA1) 및 제3 서브 화소 회로 영역(PXA3) 각각에 제1 컨택홀(CNT1)이 하나씩 위치할 수 있다.
제2 전원 라인(GT2b)과 제2 전달 라인(SDb)은 서로 교차할 수 있다. 구체적으로 제2 전원 라인(GT2b) 및 제2 전달 라인(SDb)이 서로 교차하는 부분에 위치하는 제2 컨택홀(CNT2)을 통해 제2 전달 라인(SDb)이 제2 전원 라인(GT2b)에 접속될 수 있다. 제k 행 및 제(i+1) 열의 서브 화소 회로 영역(PXA2)에 제2 컨택홀(CNT2)이 위치할 수 있다. 제2 서브 화소 회로 영역(PXA2) 및 제4 서브 화소 회로 영역(PXA4) 각각에 제2 컨택홀(CNT2)이 하나씩 위치할 수 있다.
제1 전원 라인(GT2a)과 제2 전달 라인(SDb)은 서로 접촉하지 않는다. 제1 전원 라인(GT2a)와 제2 전달 라인(SDb)은 서로 연결되지 않는다. 즉, 제1 전원 라인(GT2a)과 제2 전달 라인(SDb)이 서로 중첩하는 부분에 컨택홀이 위치하지 않을 수 있다. 제6 서브 화소 회로 영역(PXA6) 및 제8 서브 화소 회로 영역(PXA8)에는 컨택홀이 위치하지 않을 수 있다.
제2 전원 라인(GT2b)과 제1 전달 라인(SDa)은 서로 접촉하지 않는다. 제2 전원 라인(GT2b)와 제1 전달 라인(SDa)은 서로 연결되지 않는다. 즉, 제2 전원 라인(GT2b)과 제2 전달 라인(SDb)이 서로 중첩하는 부분에 컨택홀이 위치하지 않을 수 있다. 제5 서브 화소 회로 영역(PXA5) 및 제7 서브 화소 회로 영역(PXA7)에는 컨택홀이 위치하지 않을 수 있다.
제1 액티브 패턴(AP1)은 제3 컨택홀(CNT3)을 통해 제1 전달 라인(SDa)에 접속될 수 있다. 제3 컨택홀(CNT3)은 제k 행 및 제i 열의 서브 화소 회로 영역(PXA1)에 위치할 수 있다. 따라서 제3 컨택홀(CNT3)은 제1 및 제3 서브 화소 회로 영역들(PXA1, PXA3)에 위치할 수 있다. 제1 액티브 패턴(AP1)은 제4 컨택홀(CNT4)을 통해 제2 전달 라인(SDb)에 접속될 수 있다. 제4 컨택홀(CNT4)은 제k 행 및 제(i+1) 열의 서브 화소 회로 영역(PXA2)에 위치할 수 있다. 따라서 제4 컨택홀(CNT4)은 제2 및 제4 서브 화소 회로 영역들(PXA2, PXA4)에 위치할 수 있다.
제1 액티브 패턴(AP1)은 제7 컨택홀(CNT7)을 통해 제1 연결 패턴(SDe)과 접속될 수 있다. 제7 컨택홀(CNT7)은 제k 행의 서브 화소 회로 영역들(PXA1, PXA2, PXA3, PXA4) 각각에 위치할 수 있다. 따라서 제7 컨택홀(CNT7)은 제1 내지 제4 서브 화소 회로 영역들(PXA1, PXA2, PXA3, PXA4) 각각에 위치할 수 있다. 제1 연결 패턴(SDe)은 제1 트랜지스터(T1)와 접속될 수 있다.
제1 서브 화소 회로 영역(PXA1)을 기준으로 제1 초기화 전압(VINT1)은 제1 컨택홀(CNT1)을 통해 제1 전원 라인(GT2a)으로부터 제1 전달 라인(SDa)에 제공될 수 있다. 제1 초기화 전압(VINT1)은 제3 컨택홀(CNT3)을 통해 제1 전달 라인(SDa)으로부터 제1 서브 화소 회로 영역(PXA1)에 배치되는 제1 액티브 패턴(AP1-1)에 제공될 수 있다. 제1 초기화 전압(VINT1)은 제1 서브 화소 회로 영역(PXA1)에 위치하는 제7 컨택홀(CNT7)을 통해 상기 제1 액티브 패턴(AP1-1)으로부터 제1 서브 화소 회로 영역(PXA1)의 제1 연결 패턴(SDe)으로 제공될 수 있다. 최종적으로 제1 초기화 전압(VINT1)은 제1 서브 화소 회로 영역(PXA1)의 제1 연결 패턴(SDe)으로부터 제1 서브 화소 회로(PXA1)의 제1 트랜지스터(T1)에 제공될 수 있다.
제2 서브 화소 회로 영역(PXA2)을 기준으로 제1 초기화 전압(VINT1)은 제1 컨택홀(CNT1)을 통해 제1 전원 라인(GT2a)으로부터 제1 전달 라인(SDa)으로 제공될 수 있다. 제1 초기화 전압(VINT1)은 제3 컨택홀(CNT3)을 통해 제1 전달 라인(SDa)에서부터 제2 서브 화소 회로 영역(PXA2)에 배치되는 제1 액티브 패턴(AP1-2)에 제공될 수 있다. 제1 초기화 전압(VINT1)은 제2 서브 화소 회로 영역(PXA2)에 위치하는 제7 컨택홀(CNT7)을 통해 상기 제1 액티브 패턴(AP1-2)으로부터 제2 서브 화소 회로 영역(PXA2)에 배치되는 제1 연결 패턴(SDe)으로 제공될 수 있다. 최종적으로 제1 초기화 전압(VINT1)은 제2 서브 화소 회로 영역(PXA2)에 배치되는 제1 연결 패턴(SDe)으로부터 제2 서브 화소 회로(PXA2)의 제1 트랜지스터(T1)에 제공될 수 있다.
제1 서브 화소 회로 영역(PXA1)에 배치되는 제1 액티브 패턴(AP1-1)과 제2 서브 화소 회로 영역(PXA2)에 배치되는 제1 액티브 패턴(AP1-2)은 서로 연결될 수 있다. 또한 제1 서브 화소 회로 영역(PXA1)에 배치되는 제1 액티브 패턴(AP1-1)과 제2 서브 화소 회로 영역(PXA2)에 배치되는 제1 액티브 패턴(AP1-2) 각각은 제3 컨택홀(CNT3)을 통해 제1 초기화 전압(VINT1)을 제공받을 수 있다.
제3 서브 화소 회로 영역(PXA3)은 제1 서브 화소 회로 영역(PXA1)과 동일할 수 있고, 제4 서브 화소 회로 영역(PXA4)은 제2 서브 화소 회로 영역(PXA2)과 동일할 수 있다. 결론적으로 제1 서브 화소 회로 영역(PXA1)은 제k 행 및 제i 열의 서브 화소 회로 영역(PXA1)에 대응될 수 있다. 또한 제2 서브 화소 회로 영역(PXA2)은 제k 행 및 제(i+1) 열의 서브 화소 회로 영역(PXA2)에 대응될 수 있다.
제1 액티브 패턴(AP1-1, AP1-2)은 제8 컨택홀(CNT8)을 통해 제2 연결 패턴(SDf)과 접속될 수 있다. 제8 컨택홀(CNT8)은 제k 행의 서브 화소 회로 영역들(PXA1, PXA2, PXA3, PXA4) 각각에 위치할 수 있다. 따라서 제8 컨택홀(CNT8)은 제1 내지 제4 서브 화소 회로 영역들(PXA1, PXA2, PXA3, PXA4) 각각에 위치할 수 있다. 제2 연결 패턴(SDf)은 발광 소자(LD)와 접속될 수 있다. 즉, 제2 연결 패턴(SDf)은 제6 트랜지스터(T6)와 발광 소자(LD)를 연결하는 연결 전극일 수 있다.
제2 서브 화소 회로 영역(PXA2) 기준으로, 제2 초기화 전압(VINT2)은 제2 컨택홀(CNT2)을 통해 제2 전원 라인(GT2b)으로부터 제2 전달 라인(SDb)으로 제공될 수 있다. 제2 초기화 전압(VINT2)은 제4 컨택홀(CNT4)을 통해 제2 전달 라인(SDb)으로부터 제2 서브 화소 회로 영역(PXA2)에 배치되는 제1 액티브 패턴(AP1-2)에 제공될 수 있다. 제2 초기화 전압(VINT2)은 제8 컨택홀(CNT8)을 통해 제1 액티브 패턴(AP1-2)으로부터 제2 서브 화소 회로 영역(PXA2)에 배치된 제2 연결 패턴(SDf)으로 제공될 수 있다. 최종적으로 제2 초기화 전압(VINT2)은 제2 서브 화소 회로 영역(PXA2)에 배치된 제2 연결 패턴(SDf)으로부터 상기 제2 서브 화소 회로 영역(PXA2)에 배치된 발광 소자(LD)로 제공될 수 있다.
제3 서브 화소 회로 영역(PXA3) 기준으로, 제2 초기화 전압(VINT2)은 제2 컨택홀(CNT2)을 통해 제2 전원 라인(GT2b)으로부터 제2 전달 라인(SDb)에 제공될 수 있다. 제2 초기화 전압(VINT2)은 제4 컨택홀(CNT4)을 통해 제2 전달 라인(SDb)으로부터 제3 서브 화소 회로 영역(PXA3)에 배치되는 제1 액티브 패턴(AP1-3)에 제공될 수 있다. 제2 초기화 전압(VINT2)은 제8 컨택홀(CNT8)을 통해 제1 액티브 패턴(AP1-3)으로부터 제3 서브 화소 회로 영역(PX3)의 제2 연결 패턴(SDf)으로 제공될 수 있다. 최종적으로 제2 초기화 전압(VINT2)은 상기 제3 서브 화소 회로 영역(PXA3)의 제2 연결 패턴(SDf)으로부터 제3 서브 화소 회로 영역(PXA3)에 배치된 발광 소자(LD)로 제공될 수 있다.
제2 서브 화소 회로 영역(PXA2)에 배치되는 제1 액티브 패턴(AP1-2)과 제3 서브 화소 회로 영역(PXA3)에 배치되는 제1 액티브 패턴(AP1-3)은 서로 연결될 수 있다. 또한 제2 서브 화소 회로 영역(PXA2)에 배치되는 제1 액티브 패턴(AP1-2)과 제3 서브 화소 회로 영역(PXA3)에 배치되는 제1 액티브 패턴(AP1-3) 각각은 제4 컨택홀(CNT4)을 통해 제2 초기화 전압(VINT2)을 제공받을 수 있다.
제4 서브 화소 회로 영역(PXA4)은 제2 서브 화소 회로 영역(PXA2)과 동일할 수 있고, 제1 서브 화소 회로 영역(PXA1)은 제3 서브 화소 회로 영역(PXA3)과 동일할 수 있다. 결론적으로 제2 서브 화소 회로 영역(PXA2)은 제k 행 및 제(i+1) 열의 서브 화소 회로 영역(PXA2)에 대응될 수 있다. 또한 제3 서브 화소 회로 영역(PXA3)은 제k 행 및 제(i+2) 열의 서브 화소 회로 영역(PXA3)에 대응될 수 있다.
제2 액티브 패턴(AP2)은 제5 컨택홀(CNT5)을 통해 제1 전달 라인(SDa)에 접속될 수 있다. 제5 컨택홀(CNT5)은 제(k+1) 행 및 제i 열의 서브 화소 회로 영역(PXA5)에 위치할 수 있다. 따라서 제5 컨택홀(CNT5)은 제5 및 제 7 서브 화소 회로 영역들(PXA5, PXA7) 각각에 위치할 수 있다. 제2 액티브 패턴(AP2)은 제6 컨택홀(CNT6)을 통해 제2 전달 라인(SDb)에 접속될 수 있다. 제6 컨택홀(CNT6)은 제(k+1) 행 및 제(i+1) 열의 서브 화소 회로 영역(PXA6)에 위치할 수 있다. 따라서 제6 컨택홀(CNT6)은 제6 및 제8 서브 화소 회로 영역들(PXA6, PXA8) 각각에 위치할 수 있다.
제2 액티브 패턴(AP2-5, AP-6)은 제9 컨택홀(CNT9)을 통해 제3 연결 패턴(SDg)과 접속될 수 있다. 제9 컨택홀(CNT9)은 제(k+1) 행의 서브 화소 회로 영역들(PXA5, PXA6, PXA7, PXA8) 각각에 위치할 수 있다. 따라서 제9 컨택홀(CNT9)은 제5 내지 제8 서브 화소 회로 영역들(PXA5, PXA6, PXA7, PXA8) 각각에 위치할 수 있다. 제3 연결 패턴(SDg)은 제5 내지 제8 서브 화소 회로들(PXC) 각각의 제1 트랜지스터(T1)와 접속될 수 있다.
제5 서브 화소 회로 영역(PXA5)을 기준으로 제1 초기화 전압(VINT1)은 제1 컨택홀(CNT1)을 통해 제1 전원 라인(GT2a)으로부터 제1 전달 라인(SDa)에 제공될 수 있다. 제1 초기화 전압(VINT1)은 제5 컨택홀(CNT5)을 통해 제1 전달 라인(SDa)으로부터 제5 서브 화소 회로 영역(PXA5)에 배치되는 제2 액티브 패턴(AP2-5)에 제공될 수 있다. 제1 초기화 전압(VINT1)은 제5 서브 화소 회로 영역(PXA5)에 위치하는 제9 컨택홀(CNT9)을 통해 상기 제2 액티브 패턴(AP2-5)으로부터 제5 서브 화소 회로 영역(PXA5)에 배치된 제3 연결 패턴(SDg)으로 제공될 수 있다. 최종적으로 제1 초기화 전압(VINT1)은 제3 연결 패턴(SDg)으로부터 상기 제5 서브 화소 회로의 제1 트랜지스터(T1)에 제공될 수 있다.
제6 서브 화소 회로 영역(PXA6)을 기준으로 제1 초기화 전압(VINT1)은 제1 초기화 전압(VINT1)은 제1 컨택홀(CNT1)을 통해 제1 전원 라인(GT2a)으로부터 제1 전달 라인(SDa)으로 제공될 수 있다. 제1 초기화 전압(VINT1)은 제5 컨택홀(CNT5)을 통해 제1 전달 라인(SDa)으로부터 제6 서브 화소 회로 영역(PXA6)에 배치되는 제2 액티브 패턴(AP2-6)에 제공될 수 있다. 제1 초기화 전압(VINT1)은 제6 서브 화소 회로 영역(PXA6)에 위치하는 제9 컨택홀(CNT9)을 통해 상기 제2 액티브 패턴(AP2-6)으로부터 제6 서브 화소 회로 영역(PXA6)에 배치된 제3 연결 패턴(SDg)으로 제공될 수 있다. 최종적으로 제1 초기화 전압(VINT1)은 제6 서브 화소 회로 영역(PXA6)에 배치된 제3 연결 패턴(SDg)으로부터 제6 서브 화소 회로의 제1 트랜지스터(T1)에 제공될 수 있다.
제5 서브 화소 회로 영역(PXA5)에 배치되는 제2 액티브 패턴(AP2-5)과 제6 서브 화소 회로 영역(PXA6)에 배치되는 제2 액티브 패턴(AP2-6)은 서로 연결될 수 있다. 또한 제5 서브 화소 회로 영역(PXA5)에 배치되는 제2 액티브 패턴(AP2-5)과 제6 서브 화소 회로 영역(PXA6)에 배치되는 제2 액티브 패턴(AP2-6) 각각은 제5 컨택홀(CNT5)을 통해 제1 초기화 전압(VINT1)을 제공받을 수 있다.
제7 서브 화소 회로 영역(PXA7)은 제5 서브 화소 회로 영역(PXA5)과 동일할 수 있고, 제8 서브 화소 회로 영역(PXA8)은 제6 서브 화소 회로 영역(PXA6)과 동일할 수 있다. 결론적으로 제5 서브 화소 회로 영역(PXA5)은 제(k+1) 행 및 제i 열의 서브 화소 회로 영역(PXA5)에 대응될 수 있다. 또한 제6 서브 화소 회로 영역(PXA6)은 제(k+1) 행 및 제(i+1) 열의 서브 화소 회로 영역(PXA6)에 대응될 수 있다.
제2 액티브 패턴(AP2-5, AP2-6)은 제10 컨택홀(CNT10)을 통해 제4 연결 패턴(SDh)과 접속될 수 있다. 제10 컨택홀(CNT10)은 제(k+1) 행의 서브 화소 회로 영역들(PXA5, PXA6, PXA7, PXA8) 각각에 위치할 수 있다. 따라서 제10 컨택홀(CNT10)은 제5 내지 제8 서브 화소 회로 영역들(PXA5, PXA6, PXA7, PXA8) 각각에 위치할 수 있다. 제4 연결 패턴(SDh)은 발광 소자(LD)와 접속될 수 있다. 즉, 제4 연결 패턴(SDh)은 제6 트랜지스터(T6)와 발광 소자(LD)를 연결하는 연결 전극일 수 있다.
제6 서브 화소 회로 영역(PXA6)을 기준으로, 제2 초기화 전압(VINT2)은 제2 컨택홀(CNT2)을 통해 제2 전원 라인(GT2b)으로부터 제2 전달 라인(SDb)에 제공될 수 있다. 제2 초기화 전압(VINT2)은 제6 컨택홀(CNT6)을 통해 제2 전달 라인(SDb)으로부터 제6 서브 화소 회로 영역(PXA6)에 배치되는 제2 액티브 패턴(AP2-6)으로 제공될 수 있다. 제2 초기화 전압(VINT2)은 제10 컨택홀(CNT10)을 통해 상기 제2 액티브 패턴(AP2-6)으로부터 제6 서브 화소 회로 영역(PXA6)에 배치된 제4 연결 패턴(SDh)으로 제공될 수 있다. 최종적으로 제2 초기화 전압(VINT2)은 제6 서브 화소 회로(PXA6)에 배치된 제4 연결 패턴(SDh)으로부터 제2 서브 화소 회로 영역(PXA2)에 배치된 발광 소자(LD)로 제공될 수 있다.
제7 서브 화소 회로 영역(PXA7) 기준으로, 제2 초기화 전압(VINT2)은 제2 컨택홀(CNT2)을 통해 제2 전원 라인(GT2b)으로부터 제2 전달 라인(SDb)으로 제공될 수 있다. 제2 초기화 전압(VINT2)은 제6 컨택홀(CNT6)을 통해 제2 전달 라인(SDb)으로부터 제7 서브 화소 회로 영역(PXA7)에 배치되는 제2 액티브 패턴(AP2-7)으로 제공될 수 있다. 제2 초기화 전압(VINT2)은 제10 컨택홀(CNT10)을 통해 상기 제2 액티브 패턴(AP2-7)으로부터 제7 서브 화소 회로 영역(PXA7)에 배치된 제4 연결 패턴(SDh)으로 제공될 수 있다. 최종적으로 제2 초기화 전압(VINT2)은 제7 서브 화소 회로 영역(PXA7)에 배치된 제4 연결 패턴(SDh)으로부터 제7 서브 화소 회로 영역(PXA7)에 배치된 발광 소자(LD)로 제공될 수 있다. 도 10에는 제5 서브 화소 회로 영역(PXA5)이 도시되어 있으나, 제5 서브 화소 회로 영역(PXA5)과 제7 서브 화소 회로 영역(PXA7)은 동일할 수 있다.
제6 서브 화소 회로 영역(PXA6)에 배치되는 제2 액티브 패턴(AP2-6)과 제7 서브 화소 회로 영역(PXA7)에 배치되는 제2 액티브 패턴(AP2-7)은 서로 연결될 수 있다. 또한 제6 서브 화소 회로 영역(PXA6)에 배치되는 제2 액티브 패턴(AP2-6)과 제7 서브 화소 회로 영역(PXA7)에 배치되는 제2 액티브 패턴(AP2-7) 각각은 제6 컨택홀(CNT6)을 통해 제2 초기화 전압(VINT2)을 제공받을 수 있다.
제8 서브 화소 회로 영역(PXA8)은 제6 서브 화소 회로 영역(PXA6)과 동일할 수 있고, 제5 서브 화소 회로 영역(PXA5)은 제7 서브 화소 회로 영역(PXA7)과 동일할 수 있다. 결론적으로 제6 서브 화소 회로 영역(PXA6)은 제(k+1) 행 및 제(i+1) 열의 서브 화소 회로 영역(PXA6)에 대응될 수 있다. 또한 제7 서브 화소 회로 영역(PXA7)은 제(k+1) 행 및 제(i+2) 열의 서브 화소 회로 영역(PXA7)에 대응될 수 있다.
제1 전원 라인(GT2a)은 제k 행의 서브 화소 회로 영역들(PXA1, PXA2, PXA3, PXA4)에 중첩하여 배치될 수 있고, 제2 전원 라인(GT2b)은 제(k+1) 행의 서브 화소 회로 영역들(PXA5, PXA6, PXA7, PXA8)에 중첩하여 배치될 수 있다. 즉, 제1 전원 라인들(GT2a)과 제2 전원 라인들(GT2b) 각각은 제1 방향(D1)으로 연장되며, 제2 방향(D2)으로 각 행마다 서로 교번하여 배치될 수 있다. 따라서 하나의 행에 배치된 서브 화소 회로 영역들에는 하나의 상기 초기화 전원 라인만이 배치될 수 있다. 이로 인해, 서브 화소의 크기가 상대적으로 작아질 수 있다. 서브 화소 하나 당 크기가 작아지므로 표시 장치(10)에 배치될 수 있는 서브 화소들의 개수가 많아질 수 있다. 따라서 표시 장치(10)가 고해상도를 가질 수 있다.
하나의 행에 배치된 서브 화소 회로 영역들에 하나의 전원 라인만이 배치됨으로써 배선의 밀도가 상대적으로 낮아질 수 있다. 표시 장치(10)의 제조 방법에 있어서 상기 배선들을 형성하는 과정에서 불량이 발생하는 것을 방지할 수 있다.
또한 하나의 행에 배치된 서브 화소 회로 영역들에 하나의 전원 라인만이 배치되므로 커패시턴스에 의한 저항이 감소될 수 있다. 따라서 각 서브 화소의 스캔 온 타임(scan on time, SOT)을 충분히 길게 할 수 있다. 즉, 데이터 신호들이 각 서브 화소에 제공되는데 필요한 시간을 충분히 확보할 수 있다.
상기에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술분야의 숙련된 당업자는 하기의 특허청구범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 것이다.
본 발명의 예시적인 실시예들에 따른 표시 장치는 컴퓨터, 노트북, 휴대폰, 스마트폰, 스마트패드, 피엠피(PMP), 피디에이(PDA), MP3 플레이어 등에 포함되는 표시 장치에 적용될 수 있다.
상기에서는 본 발명의 실시예들을 참조하여 설명하였지만, 해당 기술분야에서 통상의 지식을 가진 자는 하기의 특허청구범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 것이다.
10: 표시 장치 100: 표시 패널
DA: 표시 영역 NDA: 비표시 영역
PA: 패드 영역 WA: 배선 영역
P: 패드 PX: 서브 화소들
PXC: 서브 화소 회로 PXA: 서브 화소 회로
AP: 액티브층 AP1: 제1 액티브 패턴
AP2: 제2 액티브 패턴 GT1a, GT1a': 제1 게이트 라인
GT1b, GT1b': 제2 게이트 라인 GT1c, GT1c': 게이트 전극
GT2a: 제1 전원 라인 GT2b: 제2 전원 라인
SDa: 제1 전달 라인 SDb: 제2 전달 라인
SDd: 데이터 라인

Claims (25)

  1. m행 n열(단, m 및 n은 정수)로 배열되는 복수의 서브 화소 회로 영역들을 포함하는 기판;
    행 방향으로 연장하는 제1 게이트 라인들;
    열 방향으로 연장하는 데이터 라인들;
    상기 행 방향으로 연장하는 초기화 전원 라인들; 및
    상기 열 방향으로 연장하는 전달 라인들을 포함하고,
    상기 초기화 전원 라인들은,
    상기 서브 화소 회로 영역들 중 홀수 행들의 서브 화소 회로 영역들에 배치되고, 제1 초기화 전압이 제공되는 제1 전원 라인들; 및
    상기 서브 화소 회로 영역들 중 짝수 행들의 서브 화소 회로 영역들에 배치되고, 제2 초기화 전압이 제공되는 제2 전원 라인들을 포함하고,
    상기 전달 라인들은,
    상기 제1 전원 라인들로부터 상기 제1 초기화 전압이 제공되고, 상기 서브 화소 회로 영역들 중 홀수 열들의 서브 화소 회로 영역들에 배치되는 제1 전달 라인들; 및
    상기 제2 전원 라인들로부터 상기 제2 초기화 전압이 제공되고, 상기 서브 화소 회로 영역들 중 짝수 열들의 서브 화소 회로 영역들에 배치되는 제2 전달 라인들을 포함하는 표시 장치.
  2. 제1항에 있어서, 상기 제1 전원 라인들 및 상기 제2 전원 라인들은 서로 교번하여 배치되고,
    상기 제1 전달 라인들 및 상기 제2 전달 라인들은 서로 교번하여 배치되는 것을 특징으로 하는 표시 장치.
  3. 제1항에 있어서, 상기 제1 게이트 라인들은 상기 홀수 행들 및 상기 짝수 행들의 서브 화소 회로 영역들마다 하나씩 배치되고,
    상기 데이터 라인들은 상기 홀수 열들 및 상기 짝수 열들의 서브 화소 회로 영역들마다 하나씩 배치되며,
    상기 제1 전원 라인들은 상기 제1 게이트 라인들 중 상기 홀수 행들의 서브 화소 회로 영역들에 배치된 제1 게이트 라인들의 일측에 배치되고,
    상기 제2 전원 라인들은 상기 제1 게이트 라인들 중 상기 짝수 행들의 서브 화소 회로 영역들에 배치된 제1 게이트 라인들의 일측에 배치되며,
    상기 제1 전달 라인들은 상기 데이터 라인들 중 상기 홀수 열들의 서브 화소 회로 영역들에 배치된 데이터 라인들의 일측에 배치되고,
    기 제2 전달 라인들은 상기 데이터 라인들 중 상기 짝수 열들의 서브 화소 회로 영역들에 배치된 데이터 라인들의 일측에 배치되는 것을 특징으로 하는 표시 장치.
  4. 제1항에 있어서, 상기 제1 전원 라인들과 상기 제1 전달 라인들이 서로 교차하는 부분에 위치하는 제1 컨택홀들 각각을 통해 상기 제1 전달 라인은 상기 제1 전원 라인에 접속되고,
    상기 제2 전원 라인들과 상기 제2 전달 라인들이 서로 교차하는 부분에 위치하는 제2 컨택홀들 각각을 통해 상기 제2 전달 라인은 상기 제2 전원 라인에 접속되는 것을 특징으로 하는 표시 장치.
  5. 제4항에 있어서, 상기 제1 전원 라인들 및 상기 제2 전달 라인들은 서로 접촉하지 않고,
    상기 제2 전원 라인들 및 상기 제1 전달 라인들은 서로 접촉하지 않는 것을 특징으로 하는 표시 장치.
  6. 제4항에 있어서, 상기 제1 컨택홀들은 상기 서브 화소 회로 영역들 중 상기 홀수 행들과 상기 홀수 열들이 교차하는 서브 화소 회로 영역들에 위치하고,
    상기 제2 컨택홀들은 상기 서브 화소 회로 영역들 중 상기 홀수 행들과 상기 짝수 열들이 교차하는 서브 화소 회로 영역들에 위치하는 것을 특징으로 하는 표시 장치.
  7. 제6항에 있어서,
    상기 서브 화소 회로 영역들 각각에 배치되는 서브 화소 회로 및 발광 소자;
    상기 서브 화소 회로 영역들 중 상기 홀수 행들의 서브 화소 회로 영역들 각각에 배치되는 제1 액티브 패턴; 및
    상기 서브 화소 회로 영역들 중 상기 짝수 행들의 서브 화소 회로 영역들 각각에 배치되는 제2 액티브 패턴을 더 포함하고,
    상기 제1 액티브 패턴은 제3 컨택홀을 통해 상기 제1 전달 라인에 접속되고,
    상기 제1 액티브 패턴은 제4 컨택홀을 통해 상기 제2 전달 라인에 접속되며,
    상기 제2 액티브 패턴은 제5 컨택홀을 통해 상기 제1 전달 라인에 접속되고,
    상기 제2 액티브 패턴은 제6 컨택홀을 통해 상기 제2 전달 라인에 접속되는 것을 특징으로 하는 표시 장치.
  8. 제7항에 있어서,
    상기 제1 액티브 패턴 상에 배치되고, 상기 제1 게이트 라인과 이격하여 배치되는 게이트 전극들;
    상기 제1 액티브 패턴 상에서 상기 제1 게이트 라인 및 상기 게이트 전극들과 이격하여 배치되는 제2 게이트 라인; 및
    상기 제1 액티브 패턴 상에서 상기 게이트 전극들, 상기 제1 게이트 라인 및 상기 제2 게이트 라인과 이격하여 배치되는 제3 게이트 라인을 더 포함하고,
    상기 제1 액티브 패턴과 상기 게이트 전극들이 중첩하는 부분들 각각은 제1 트랜지스터로 정의되는 것을 특징으로 하는 표시 장치.
  9. 제8항에 있어서,
    상기 데이터 라인과 이격하여 배치되는 제1 연결 패턴을 더 포함하고,
    상기 제1 액티브 패턴은 제7 컨택홀을 통해 상기 제1 연결 패턴과 접속되고,
    상기 제1 연결 패턴은 상기 제1 전원 라인들 위에 위치하며, 상기 제1 트랜지스터에 접속되는 것을 특징으로 하는 표시 장치.
  10. 제9항에 있어서, 상기 제1 초기화 전압은 상기 제1 컨택홀을 통해 상기 제1 전원 라인으로부터 상기 제1 전달 라인으로 제공되고, 상기 제3 컨택홀을 통해 상기 제1 전달 라인으로부터 상기 제1 액티브 패턴으로 제공되며, 상기 제7 컨택홀을 통해 상기 제1 액티브 패턴으로부터 상기 제1 연결 패턴으로 제공되고, 상기 제1 연결 패턴으로부터 상기 제1 트랜지스터로 제공되는 것을 특징으로 하는 표시 장치.
  11. 제8항에 있어서,
    상기 데이터 라인과 이격하여 배치되는 제2 연결 패턴을 더 포함하고,
    상기 제1 액티브 패턴은 제8 컨택홀을 통해 상기 제2 연결 패턴과 접속되고,
    상기 제2 연결 패턴은 상기 제2 전원 라인들 위에 위치하며, 상기 발광 소자와 접속되는 것을 특징으로 하는 표시 장치.
  12. 제11항에 있어서, 상기 제2 초기화 전압은 상기 제2 컨택홀을 통해 상기 제2 전원 라인으로부터 상기 제2 전달 라인으로 제공되고, 상기 제4 컨택홀을 통해 상기 제2 전달 라인으로부터 상기 제1 액티브 패턴으로 제공되며, 상기 제8 컨택홀을 통해 상기 제1 액티브 패턴으로부터 상기 제2 연결 패턴으로 제공되고, 상기 제2 연결 패턴으로부터 상기 발광 소자로 제공되는 것을 특징으로 하는 표시 장치.
  13. 제7항에 있어서,
    상기 제2 액티브 패턴 상에 배치되고, 상기 제1 게이트 라인과 이격하여 배치되는 게이트 전극들;
    상기 제2 액티브 패턴 상에서 상기 제1 게이트 라인 및 상기 게이트 전극들과 이격하여 배치되는 제2 게이트 라인;
    상기 제2 액티브 패턴 상에서 상기 게이트 전극들, 상기 제1 게이트 라인 및 상기 제2 게이트 라인과 이격하여 배치되는 제3 게이트 라인을 더 포함하고,
    상기 제2 액티브 패턴과 상기 게이트 전극들이 중첩하는 부분들 각각은 제1 트랜지스터로 정의되는 것을 특징으로 하는 표시 장치.
  14. 제13항에 있어서,
    상기 데이터 라인과 이격하여 배치되는 제3 연결 패턴을 더 포함하고,
    상기 제2 액티브 패턴은 제9 컨택홀을 통해 상기 제3 연결 패턴과 접속되고,
    상기 제3 연결 패턴은 상기 제1 전원 라인들 위에 위치하며, 제1 트랜지스터에 접속되는 것을 특징으로 하는 표시 장치.
  15. 제14항에 있어서, 상기 제1 초기화 전압은 상기 제5 컨택홀을 통해 상기 제1 전달 라인으로부터 상기 제2 액티브 패턴으로 제공되고, 상기 제9 컨택홀을 통해 상기 제2 액티브 패턴으로부터 상기 제3 연결 패턴으로 제공되고, 상기 제3 연결 패턴으로부터 상기 제1 트랜지스터로 제공되는 것을 특징으로 하는 표시 장치.
  16. 제13항에 있어서,
    상기 데이터 라인과 이격하여 배치되는 제4 연결 패턴을 더 포함하고,
    상기 제2 액티브 패턴은 제10 컨택홀을 통해 상기 제4 연결 패턴과 접속되고,
    상기 제4 연결 패턴은 상기 제2 전원 라인들 위에 위치하며, 상기 발광 소자와 접속되는 것을 특징으로 하는 표시 장치.
  17. 제16항에 있어서, 상기 제2 초기화 전압은 상기 제6 컨택홀을 통해 상기 제2 전달 라인으로부터 상기 제2 액티브 패턴으로 제공되며, 상기 제10 컨택홀을 통해 상기 제2 액티브 패턴으로부터 상기 제4 연결 패턴으로 제공되고, 상기 제4 연결 패턴으로부터 상기 발광 소자로 제공되는 것을 특징으로 하는 표시 장치.
  18. 제1항에 있어서,
    상기 제1 전원 라인들에 상기 제1 초기화 전압을 제공하고, 상기 제1 전원 라인들과 연결되는 제1 초기화 전달 라인들; 및
    제2 전원 라인들에 상기 제2 초기화 전압을 공급하고, 상기 제2 전원 라인들과 연결되는 제2 초기화 전달 라인들을 더 포함하는 것을 특징으로 하는 표시 장치.
  19. 제1항에 있어서,
    상기 열 방향으로 연장되고, 상기 데이터 라인과 이격하여 배치되는 고전원 전압 라인들을 더 포함하는 것을 특징으로 하는 표시 장치.
  20. 제19항에 있어서, 상기 데이터 라인들 및 상기 고전원 전압 라인들은 상기 제1 전원 라인들 및 상기 제2 전원 라인들 상에 배치되는 것을 특징으로 하는 표시 장치.
  21. 제1항에 있어서, 상기 제1 전원 라인들 및 상기 제2 전원 라인들은 같은 층에 위치하며,
    상기 제1 전달 라인들 및 상기 제2 전달 라인들은 같은 층에 위치하고,
    상기 제1 전달 라인들 및 상기 제2 전달 라인들은 상기 제1 전원 라인들 및 상기 제2 전원 라인들 상에 배치되는 것을 특징으로 하는 표시 장치.
  22. 제1 내지 제m(단, m은 짝수) 행 및 제1 내지 제n(단, n은 짝수) 열로 배열되는 복수의 서브 화소 회로 영역들을 포함하는 기판;
    상기 서브 화소 회로 영역들 상에 배치되는 복수의 서브 화소 회로들;
    행 방향으로 연장하고, 상기 제1 내지 제m 행의 서브 화소 회로 영역들 중 제k(단, k는 1과 m 사이 홀수) 행의 서브 화소 회로 영역들과 중첩하여 배치되며, 제1 초기화 전압이 제공되는 제1 전원 라인들;
    상기 행 방향으로 연장하고, 제(k+1) 행의 서브 화소 회로 영역들과 중첩하여 배치되며, 제2 초기화 전압이 제공되는 제2 전원 라인들;
    열 방향으로 연장되며, 제1 내지 제n 열의 서브 화소 회로 영역들 중 제i(단, i는 1과 n 사이 홀수) 열의 서브 화소 회로 영역들과 중첩하여 배치되며, 상기 제k 행 및 제(k+1) 행들에 배치된 서브 화소 회로들 각각에 상기 제1 초기화 전압을 제공하는 제1 전달 라인들;
    상기 열 방향으로 연장되며, 제(i+1) 열의 서브 화소 회로 영역들과 중첩하여 배치되며, 상기 제k 행 및 상기 제(k+1) 행들에 배치된 서브 화소 회로들 각각에 상기 제2 초기화 전압을 제공하는 제2 전달 라인들; 및
    상기 서브 화소 회로들, 상기 제1 및 제2 전원 라인들 및 상기 제1 및 제2 전달 라인들 상에 배치되는 복수의 발광 소자들을 포함하는 표시 장치.
  23. 제22항에 있어서, 상기 제1 전원 라인들 및 상기 제2 전원 라인들은 서로 교번하여 배치되고,
    상기 제1 전달 라인들 및 상기 제2 전달 라인들은 서로 교번하여 배치되는 것을 특징으로 하는 표시 장치.
  24. 제22항에 있어서, 상기 제1 전원 라인들과 상기 제1 전달 라인들이 서로 교차하는 부분에 위치하는 제1 컨택홀들 각각을 통해 상기 제1 전달 라인은 상기 제1 전원 라인에 접속되고,
    상기 제2 전원 라인들과 상기 제2 전달 라인들이 서로 교차하는 부분에 위치하는 제2 컨택홀들 각각을 통해 상기 제2 전달 라인은 상기 제2 전원 라인에 접속되는 것을 특징으로 하는 표시 장치.
  25. 제23항에 있어서, 상기 제1 컨택홀은 상기 서브 화소 회로 영역들 중 상기 제k 행과 상기 제i 열이 교차하는 서브 화소 회로 영역에 위치하고,
    상기 제2 컨택홀은 상기 서브 화소 회로 영역들 중 상기 제k 행과 상기 제(i+1) 열이 교차하는 서브 화소 회로 영역에 위치하는 것을 특징으로 하는 표시 장치.
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP2904603A4 (en) * 2013-11-04 2016-01-20 Shenzhen Yunyinggu Technology Co Ltd SUB-PIXEL ARRANGEMENTS OF DISPLAY DEVICES AND THEIR RENDERING METHOD
CN104992957B (zh) * 2015-05-22 2018-06-15 京东方科技集团股份有限公司 阵列基板、显示面板和显示装置
CN105097873A (zh) * 2015-06-01 2015-11-25 京东方科技集团股份有限公司 阵列基板及显示装置
KR102559544B1 (ko) * 2016-07-01 2023-07-26 삼성디스플레이 주식회사 표시 장치
KR102556883B1 (ko) * 2016-08-23 2023-07-20 삼성디스플레이 주식회사 유기 전계 발광 표시 장치
KR20180079512A (ko) * 2016-12-30 2018-07-11 삼성디스플레이 주식회사 표시 장치
US11574960B2 (en) * 2018-02-09 2023-02-07 Boe Technology Group Co., Ltd. Pixel arrangement structure, display substrate, display device and mask plate group
KR102571354B1 (ko) * 2018-05-16 2023-08-28 엘지디스플레이 주식회사 전계발광 표시장치
KR20200016425A (ko) * 2018-08-06 2020-02-17 삼성디스플레이 주식회사 유기발광 표시 장치
KR102676642B1 (ko) * 2018-09-28 2024-06-21 삼성디스플레이 주식회사 표시 장치
CN110675816A (zh) * 2019-07-31 2020-01-10 华为技术有限公司 一种显示模组及其控制方法、显示驱动电路、电子设备
CN110456586B (zh) * 2019-08-22 2021-08-06 京东方科技集团股份有限公司 显示基板、显示面板和显示装置
CN210984240U (zh) * 2019-12-12 2020-07-10 京东方科技集团股份有限公司 驱动背板及显示面板

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