KR20220135135A

KR20220135135A - Semiconductor device and method for fabricating thereof

Info

Publication number: KR20220135135A
Application number: KR1020210064641A
Authority: KR
Inventors: 박정일; 안정훈; 최윤기
Original assignee: 삼성전자주식회사
Priority date: 2021-03-29
Filing date: 2021-05-20
Publication date: 2022-10-06

Abstract

The present invention is to provide a semiconductor device capable of improving device performance and reliability by forming a conductive insertion pattern between a lower wiring line and an upper via. The semiconductor device includes: a first conductive lower wiring disposed at a first metal level and that extends in a first direction; a first upper wiring structure connected to the first conductive lower wiring and that includes a first conductive upper wiring and a first conductive upper via, wherein the first conductive upper wiring is disposed at a second metal level higher than the first metal level and extends in a second direction different from the first direction; and a conductive insertion pattern disposed between the first conductive lower wiring and the first upper wiring structure and connected to the first conductive upper via. An upper surface of the conductive insertion pattern has a first width in the first direction, and a bottom surface of the first conductive upper via has a second width in the first direction that is less than the first width.

Description

반도체 장치 및 이의 제조 방법{Semiconductor device and method for fabricating thereof}Semiconductor device and method for manufacturing the same

본 발명은 반도체 장치 및 이의 제조 방법에 관한 것으로, 좀 더 구체적으로 BEOL(Back-End-Of-Line) 공정에서 형성된 배선 라인을 포함하는 반도체 장치 및 이의 제조 방법에 관한 것이다.The present invention relates to a semiconductor device and a method of manufacturing the same, and more particularly, to a semiconductor device including a wiring line formed in a back-end-of-line (BEOL) process, and a method of manufacturing the same.

전자기술의 발달로 인해, 최근 반도체 소자의 다운-스케일링(down-scaling)이 급속도로 진행됨에 따라, 반도체 칩의 고집적화 및 저전력화가 요구되고 있다. 반도체 칩의 고집적화 및 저전력화의 요구에 대응하기 위해, 반도체 장치의 피쳐 크기(feature size)는 계속해서 감소되고 있다.Due to the development of electronic technology, as down-scaling of semiconductor devices is rapidly progressing in recent years, high integration and low power consumption of semiconductor chips are required. In order to respond to demands for high integration and low power of semiconductor chips, feature sizes of semiconductor devices are continuously decreasing.

배선과 배선 사이의 연결에 다양한 컨택 형태가 사용됨에 따라 컨택의 길이가 증가할 수 있다. 이로 인한 컨택 저항이 증가할 수 있다. As various contact types are used for the connection between the wirings, the length of the contacts may increase. This may increase the contact resistance.

본 발명이 해결하려는 과제는, 하부 배선 라인과 상부 비아 사이에 도전성 삽입 패턴을 형성함으로써, 소자 성능 및 신뢰성을 개선할 수 있는 반도체 장치를 제공하는 것이다. SUMMARY OF THE INVENTION An object of the present invention is to provide a semiconductor device capable of improving device performance and reliability by forming a conductive insertion pattern between a lower wiring line and an upper via.

본 발명이 해결하려는 다른 과제는, 하부 배선 라인과 상부 비아 사이에 도전성 삽입 패턴을 형성함으로써, 소자 성능 및 신뢰성을 개선할 수 있는 반도체 장치 제조 방법을 제공하는 것이다.Another object of the present invention is to provide a method of manufacturing a semiconductor device capable of improving device performance and reliability by forming a conductive insertion pattern between a lower wiring line and an upper via.

본 발명이 해결하려는 과제들은 이상에서 언급한 과제들로 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.The problems to be solved by the present invention are not limited to the problems mentioned above, and other problems not mentioned will be clearly understood by those skilled in the art from the following description.

상기 과제를 해결하기 위한 본 발명의 반도체 장치의 일 태양(aspect)은 제1 금속 레벨에 배치되고, 제1 방향으로 연장된 제1 도전성 하부 배선, 제1 도전성 하부 배선과 연결되고, 제1 도전성 상부 배선 및 제1 도전성 상부 비아를 포함하는 제1 상부 배선 구조체로, 제1 도전성 상부 배선은 제1 금속 레벨보다 높은 제2 금속 레벨에 배치되고, 제1 방향과 다른 제2 방향으로 연장된 제1 상부 배선 구조체, 및 제1 도전성 하부 배선 및 제1 상부 배선 구조체 사이에 배치되고, 제1 도전성 상부 비아와 연결된 도전성 삽입 패턴을 포함하고, 도전성 삽입 패턴의 상면은 제1 방향으로 제1 폭을 갖고, 제1 도전성 상부 비아의 바닥면은 제1 방향으로 제1 폭보다 작은 제2 폭을 갖는다.One aspect of the semiconductor device of the present invention for solving the above problems is a first conductive lower interconnection extending in a first direction, a first conductive lower interconnection extending in a first direction, and a first conductive lower interconnection disposed on a first metal level A first upper interconnection structure including an upper interconnection and a first conductive upper via, wherein the first conductive upper interconnection is disposed at a second metal level higher than the first metal level and extends in a second direction different from the first direction. 1 upper interconnection structure, and a conductive insertion pattern disposed between the first conductive lower interconnection and the first upper interconnection structure and connected to the first conductive upper via, wherein an upper surface of the conductive insertion pattern has a first width in a first direction and a bottom surface of the first conductive upper via has a second width smaller than the first width in the first direction.

상기 과제를 해결하기 위한 본 발명의 반도체 장치의 다른 태양은 제1 금속 레벨에 배치되고, 제1 방향으로 연장된 도전성 하부 배선, 도전성 하부 배선과 연결되고, 도전성 상부 배선 및 도전성 상부 비아를 포함하는 상부 배선 구조체로, 도전성 상부 배선은 제1 금속 레벨보다 높은 제2 금속 레벨에 배치되고, 제1 방향과 다른 제2 방향으로 연장된 상부 배선 구조체, 및 도전성 하부 배선 및 상부 배선 구조체 사이에 배치되고, 도전성 상부 비아 및 도전성 하부 배선과 바로 연결된 도전성 삽입 패턴을 포함하고, 평면적인 관점에서, 도전성 삽입 패턴의 상면의 면적은 도전성 상부 비아의 바닥면의 면적보다 크다.Another aspect of the semiconductor device of the present invention for solving the above problems is a first metal level, a conductive lower wiring extending in a first direction, connected to the conductive lower wiring, and including a conductive upper wiring and a conductive upper via. an upper wiring structure, wherein the conductive upper wiring is disposed at a second metal level higher than the first metal level, an upper wiring structure extending in a second direction different from the first direction, and disposed between the conductive lower wiring and the upper wiring structure, , a conductive insertion pattern directly connected to the conductive upper via and the conductive lower wiring, and in a plan view, an area of a top surface of the conductive insertion pattern is larger than an area of a bottom surface of the conductive top via.

상기 과제를 해결하기 위한 본 발명의 반도체 장치의 또 다른 태양은 제1 방향으로 연장된 도전성 하부 배선, 도전성 하부 배선 상에 배치되고, 상부 배선 트렌치 및 상부 비아홀을 포함하는 층간 절연막으로, 상부 비아홀은 상부 배선 트렌치의 바닥면에 배치된 층간 절연막, 층간 절연막 내에, 도전성 하부 배선과 접촉하고, 단일막 구조를 갖는 도전성 삽입 패턴, 및 층간 절연막 내에, 배리어 도전막과 필링 도전막을 포함하고, 도전성 삽입 패턴과 접촉하는 상부 배선 구조체를 포함하고, 배리어 도전막은 상부 배선 트렌치의 측벽 및 바닥면과, 상부 비아홀의 측벽 및 바닥면을 따라 연장되고, 도전성 삽입 패턴의 상면은 제1 방향으로 제1 폭을 갖고, 도전성 삽입 패턴의 상면을 기준으로, 상부 배선 구조체의 바닥면은 제1 방향으로 제1 폭보다 작은 제2 폭을 갖는다.Another aspect of the semiconductor device of the present invention for solving the above problems is an interlayer insulating film disposed on the conductive lower wiring and the conductive lower wiring extending in a first direction, the insulating film including an upper wiring trench and an upper via hole, wherein the upper via hole comprises: an interlayer insulating film disposed on the bottom surface of the upper wiring trench, in the interlayer insulating film, a conductive insertion pattern in contact with the conductive lower wiring, and having a single film structure, and in the interlayer insulating film, a barrier conductive film and a filling conductive film, the conductive insertion pattern comprising: an upper interconnection structure in contact with, wherein the barrier conductive layer extends along sidewalls and bottom surfaces of the upper interconnection trench and sidewalls and bottom surfaces of the upper via hole, and the top surface of the conductive insertion pattern has a first width in a first direction , based on the top surface of the conductive insertion pattern, the bottom surface of the upper interconnection structure has a second width smaller than the first width in the first direction.

상기 다른 과제를 해결하기 위한 본 발명의 반도체 장치 제조 방법의 일 태양은 도전성 하부 배선을 형성하고, 도전성 하부 배선 상에, 삽입 패턴 트렌치를 포함하는 하부 층간 절연막을 형성하고, 삽입 패턴 트렌치는 도전성 하부 배선을 노출시키고, 삽입 패턴 트렌치를 채우는 도전성 삽입 패턴을 형성하고, 도전성 삽입 패턴 상에, 상부 배선 트렌치 및 상부 비아홀을 포함하는 상부 층간 절연막을 형성하고, 상부 비아홀은 도전성 삽입 패턴을 노출시키고, 상부 배선 트렌치 및 상부 비아홀을 채우는 상부 배선 구조체를 형성하는 것을 포함한다.In one aspect of the method for manufacturing a semiconductor device of the present invention for solving the above other problems, a conductive lower wiring is formed, a lower interlayer insulating film including an insertion pattern trench is formed on the conductive lower wiring, and the insertion pattern trench is a conductive lower wiring. exposing the wiring, forming a conductive insertion pattern filling the insertion pattern trench, forming an upper interlayer insulating film including an upper wiring trench and an upper via hole on the conductive insertion pattern, the upper via hole exposing the conductive insertion pattern, and forming an upper interconnection structure filling the interconnection trench and the upper via hole.

본 발명의 기타 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다. Other specific details of the invention are included in the detailed description and drawings.

도 1은 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 예시적인 레이아웃도이다.
도 2는 도 1의 A - A를 따라 절단한 예시적인 단면도이다.
도 3은 도 1의 B - B를 따라 절단한 예시적인 단면도이다.
도 4는 도 1의 C - C를 따라 절단한 예시적인 단면도이다.
도 5는 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 도면이다.
도 6은 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 도면이다.
도 7은 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 도면이다.
도 8 및 도 9는 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 도면이다.
도 10은 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 도면이다.
도 11은 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 도면이다.
도 12는 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 도면이다.
도 13 내지 도 15는 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 도면들이다.
도 16 내지 도 18은 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 도면들이다.
도 19 및 도 20은 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 도면들이다.
도 21은 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 예시적인 도면이다.
도 22는 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 도면이다.
도 23 내지 도 25는 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 도면들이다.
도 26a 내지 도 29b는 몇몇 실시예들에 따른 반도체 장치 제조 방법을 설명하기 위한 중간단계 도면들이다.1 is an exemplary layout diagram illustrating a semiconductor device according to some embodiments.
FIG. 2 is an exemplary cross-sectional view taken along line A - A of FIG. 1 .
3 is an exemplary cross-sectional view taken along line B - B of FIG. 1 .
4 is an exemplary cross-sectional view taken along line C - C of FIG. 1 .
5 is a diagram for describing a semiconductor device according to some embodiments.
6 is a diagram for describing a semiconductor device according to some embodiments.
7 is a diagram for describing a semiconductor device according to some embodiments.
8 and 9 are diagrams for explaining a semiconductor device according to some embodiments.
10 is a diagram for describing a semiconductor device according to some embodiments.
11 is a diagram for describing a semiconductor device according to some embodiments.
12 is a diagram for describing a semiconductor device according to some example embodiments.
13 to 15 are diagrams for explaining a semiconductor device according to some embodiments.
16 to 18 are diagrams for explaining a semiconductor device according to some embodiments.
19 and 20 are diagrams for explaining a semiconductor device according to some embodiments.
21 is an exemplary diagram for describing a semiconductor device according to some embodiments.
22 is a diagram for describing a semiconductor device according to some embodiments.
23 to 25 are diagrams for explaining a semiconductor device according to some embodiments.
26A to 29B are intermediate steps for explaining a method of manufacturing a semiconductor device according to some embodiments.

몇몇 실시예에 따른 반도체 장치에 관한 도면에서는, 예시적으로, 핀형 패턴 형상의 채널 영역을 포함하는 핀형 트랜지스터(FinFET), 나노 와이어 또는 나노 시트를 포함하는 트랜지스터, MBCFET^TM(Multi-Bridge Channel Field Effect Transistor) 또는 수직 트랜지스터(Vertical FET)을 도시하였지만, 이에 제한되는 것은 아니다. 몇몇 실시예에 따른 반도체 장치는 터널링 트랜지스터(tunneling FET), 또는 3차원(3D) 트랜지스터를 포함할 수 있음은 물론이다. 몇몇 실시예들에 따른 반도체 장치는 평면(planar) 트랜지스터를 포함할 수 있음은 물론이다. 덧붙여, 본 발명의 기술적 사상은 2차원 물질을 기반으로하는 트랜지스터(2D material based FETs) 및 이의 이종 구조(heterostructure)에 적용될 수 있다.In the drawings of the semiconductor device according to some embodiments, for example, a fin-type transistor (FinFET) including a channel region having a fin-shaped pattern shape, a transistor including a nanowire or nanosheet, and a Multi-Bridge Channel Field Effect (MBCFET ^TM ) Transistor) or a vertical transistor (Vertical FET) is shown, but is not limited thereto. Of course, the semiconductor device according to some embodiments may include a tunneling transistor (FET) or a three-dimensional (3D) transistor. Of course, the semiconductor device according to some embodiments may include a planar transistor. In addition, the technical idea of the present invention can be applied to 2D material based FETs and heterostructures thereof.

또한, 몇몇 실시예에 따른 반도체 장치는 양극성 접합(bipolar junction) 트랜지스터, 횡형 이중 확산 트랜지스터(LDMOS) 등을 포함할 수도 있다.In addition, the semiconductor device according to some embodiments may include a bipolar junction transistor, a lateral double diffusion transistor (LDMOS), or the like.

도 1은 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 예시적인 레이아웃도이다. 도 2는 도 1의 A - A를 따라 절단한 예시적인 단면도이다. 도 3은 도 1의 B - B를 따라 절단한 예시적인 단면도이다. 도 4는 도 1의 C - C를 따라 절단한 예시적인 단면도이다. 1 is an exemplary layout diagram illustrating a semiconductor device according to some embodiments. FIG. 2 is an exemplary cross-sectional view taken along line A - A of FIG. 1 . 3 is an exemplary cross-sectional view taken along line B - B of FIG. 1 . 4 is an exemplary cross-sectional view taken along line C - C of FIG. 1 .

도 1 내지 도 4를 참고하면, 몇몇 실시예들에 따른 반도체 장치는 제1 도전성 하부 배선(110), 제2 도전성 하부 배선(120), 제1 상부 배선 구조체(210), 제2 상부 배선 구조체(220), 제1 도전성 삽입 패턴(310) 및 제2 도전성 삽입 패턴(320)을 포함할 수 있다. 1 to 4 , a semiconductor device according to some embodiments may include a first conductive lower interconnection 110 , a second conductive lower interconnection 120 , a first upper interconnection structure 210 , and a second upper interconnection structure. 220 , a first conductive insertion pattern 310 , and a second conductive insertion pattern 320 may be included.

제1 도전성 하부 배선(110) 및 제2 도전성 하부 배선(120)은 각각 제1 층간 절연막(150) 내에 배치될 수 있다. 제1 도전성 하부 배선(110) 및 제2 도전성 하부 배선(120)은 각각 제1 방향(D1)으로 길게 연장될 수 있다. 제1 도전성 하부 배선(110) 및 제2 도전성 하부 배선(120)은 제2 방향(D2)으로 이격될 수 있다. The first conductive lower wiring 110 and the second conductive lower wiring 120 may be respectively disposed in the first interlayer insulating layer 150 . The first conductive lower wiring 110 and the second conductive lower wiring 120 may each extend in the first direction D1 . The first conductive lower wiring 110 and the second conductive lower wiring 120 may be spaced apart from each other in the second direction D2 .

제1 도전성 하부 배선(110) 및 제2 도전성 하부 배선(120)은 각각 제1 방향(D1)으로 연장된 라인 형상을 가질 수 있다. 예를 들어, 제1 방향(D1)은 제1 도전성 하부 배선(110) 및 제2 도전성 하부 배선(120)의 길이 방향일 수 있고, 제2 방향(D2)은 제1 도전성 하부 배선(110) 및 제2 도전성 하부 배선(120)의 폭 방향일 수 있다. 여기에서, 제1 방향(D1)은 제2 방향(D2) 및 제3 방향(D3)과 교차한다. 제2 방향(D2)는 제3 방향(D3)와 교차한다.Each of the first conductive lower wiring 110 and the second conductive lower wiring 120 may have a line shape extending in the first direction D1 . For example, the first direction D1 may be a longitudinal direction of the first conductive lower wiring 110 and the second conductive lower wiring 120 , and the second direction D2 is the first conductive lower wiring 110 . and a width direction of the second conductive lower wiring 120 . Here, the first direction D1 intersects the second direction D2 and the third direction D3 . The second direction D2 intersects the third direction D3.

제1 도전성 하부 배선(110) 및 제2 도전성 하부 배선(120)은 제2 방향(D2)으로 인접하는 것으로 도시되었지만, 이에 제한되는 것은 아니다. 도시된 것과 달리, 제1 도전성 하부 배선(110) 및 제2 도전성 하부 배선(120) 사이에, 추가적인 도전성 하부 배선이 배치될 수 있다. 덧붙여, 제1 도전성 하부 배선(110)의 제1 방향(D1)으로의 길이는 제2 도전성 하부 배선(120)의 제1 방향(D1)으로의 길이와 다른 것으로 도시하였지만, 이에 제한되는 것은 아니다. Although the first conductive lower interconnection 110 and the second conductive lower interconnection 120 are illustrated as being adjacent to each other in the second direction D2 , the present invention is not limited thereto. Unlike the drawings, an additional conductive lower interconnection may be disposed between the first conductive lower interconnection 110 and the second conductive lower interconnection 120 . In addition, although it is illustrated that the length of the first conductive lower wiring 110 in the first direction D1 is different from the length of the second conductive lower wiring 120 in the first direction D1, the present invention is not limited thereto. .

제1 층간 절연막(150)은 FEOL(Front-end-of-Line) 공정에서 형성된 트랜지스터의 게이트 전극 및 소오스/드레인을 덮을 수 있다. 또는, 제1 층간 절연막(150)은 BEOL(Back-end-of-line) 공정에서 형성된 층간 절연막일 수 있다.The first interlayer insulating layer 150 may cover the gate electrode and the source/drain of the transistor formed in a front-end-of-line (FEOL) process. Alternatively, the first interlayer insulating layer 150 may be an interlayer insulating layer formed in a back-end-of-line (BEOL) process.

다르게 설명하면, 일 예로, 제1 도전성 하부 배선(110) 및 제2 도전성 하부 배선(120)은 각각 MOL(Middle-of-Line) 공정에서 형성된 컨택 또는 컨택 배선일 수 있다. 다른 예로, 제1 도전성 하부 배선(110) 및 제2 도전성 하부 배선(120)은 BEOL(Back-end-of-line) 공정에서 형성된 연결 배선일 수 있다. 이하의 설명에서, 제1 도전성 하부 배선(110) 및 제2 도전성 하부 배선(120)은 BEOL 공정에서 형성된 연결 배선인 것으로 설명한다. In other words, as an example, the first conductive lower interconnection 110 and the second conductive lower interconnection 120 may each be a contact or a contact interconnection formed in a middle-of-line (MOL) process. As another example, the first conductive lower interconnection 110 and the second conductive lower interconnection 120 may be connection interconnections formed in a back-end-of-line (BEOL) process. In the following description, the first conductive lower interconnection 110 and the second conductive lower interconnection 120 will be described as connecting interconnections formed in the BEOL process.

제1 층간 절연막(150)은 예를 들어, 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물 및 저유전율 물질 중 적어도 하나를 포함할 수 있다. 저유전율 물질은 예를 들어, 적당히 높은 탄소와 수소를 갖는 실리콘 산화물일 수 있고, SiCOH와 같은 물질일 수 있다. 한편, 탄소가 절연 물질에 포함됨으로써, 절연 물질의 유전 상수는 낮아질 수 있다. 하지만, 절연 물질의 유전 상수를 더 낮추기 위해, 절연 물질은 절연 물질 내에 가스가 채워지거나 공기가 채워진 캐비티와 같은 공극(pore)를 포함할 수 있다.The first interlayer insulating layer 150 may include, for example, at least one of silicon oxide, silicon nitride, silicon oxynitride, and a low-k material. The low-k material may be, for example, silicon oxide with moderately high carbon and hydrogen, and may be a material such as SiCOH. Meanwhile, since carbon is included in the insulating material, the dielectric constant of the insulating material may be lowered. However, to further lower the dielectric constant of the insulating material, the insulating material may include pores such as gas-filled or air-filled cavities within the insulating material.

저유전 물질은 예를 들어, Fluorinated TetraEthylOrthoSilicate (FTEOS), Hydrogen SilsesQuioxane (HSQ), Bis-benzoCycloButene (BCB), TetraMethylOrthoSilicate (TMOS), OctaMethyleyCloTetraSiloxane (OMCTS), HexaMethylDiSiloxane (HMDS), TriMethylSilyl Borate (TMSB), DiAcetoxyDitertiaryButoSiloxane (DADBS), TriMethylSilil Phosphate (TMSP), PolyTetraFluoroEthylene (PTFE), TOSZ(Tonen SilaZen), FSG(Fluoride Silicate Glass), polypropylene oxide와 같은 polyimide nanofoams, CDO(Carbon Doped silicon Oxide), OSG(Organo Silicate Glass), SiLK, Amorphous Fluorinated Carbon, silica aerogels, silica xerogels, mesoporous silica 또는 이들의 조합을 포함할 수 있지만, 이에 제한되는 것은 아니다.Low dielectric substances include, for example, Fluorinated TetraEthylOrthoSilicate (FTEOS), Hydrogen SilsesQuioxane (HSQ), Bis-benzoCycloButene (BCB), TetraMethylOrthoSilicate (TMOS), OctaMethyleyCloTetraSiloxilane (OMCTS), DimethylSiloxilane (OMCTS), HexaAcetHoxySB), HexaAcetyloxySB DADBS), TriMethylSilil Phosphate (TMSP), PolyTetraFluoroEthylene (PTFE), TOSZ (Tonen SilaZen), FSG (Fluoride Silicate Glass), polyimide nanofoams such as polypropylene oxide, CDO (Carbon Doped Silicon Oxide), OSG (Organo Silicate Glass), , Amorphous Fluorinated Carbon, silica aerogels, silica xerogels, mesoporous silica, or a combination thereof, but is not limited thereto.

제1 도전성 하부 배선(110) 및 제2 도전성 하부 배선(120)은 제1 금속 레벨에 배치될 수 있다. 제1 층간 절연막(150)은 제1 방향(D1)으로 길게 연장된 하부 배선 트렌치(110t)를 포함할 수 있다.The first conductive lower interconnection 110 and the second conductive lower interconnection 120 may be disposed at the first metal level. The first interlayer insulating layer 150 may include a lower interconnection trench 110t elongated in the first direction D1 .

제1 도전성 하부 배선(110) 및 제2 도전성 하부 배선(120)은 각각 하부 배선 트렌치(110t) 내에 배치될 수 있다. 제1 도전성 하부 배선(110) 및 제2 도전성 하부 배선(120)은 각각 하부 배선 트렌치(110t)를 채운다. The first conductive lower interconnection 110 and the second conductive lower interconnection 120 may be respectively disposed in the lower interconnection trench 110t. The first conductive lower interconnection 110 and the second conductive lower interconnection 120 fill the lower interconnection trench 110t, respectively.

제1 도전성 하부 배선(110) 및 제2 도전성 하부 배선(120)은 각각 하부 배선 배리어막(110a)과 하부 배선 필링막(110b)을 포함할 수 있다. 하부 배선 필링막(110b)은 하부 배선 배리어막(110a) 상에 배치될 수 있다. 제1 도전성 하부 배선(110) 및 제2 도전성 하부 배선(120)은 각각 다중막 구조를 가질 수 있다. 즉, 제1 도전성 하부 배선(110) 및 제2 도전성 하부 배선(120)는 각각 다중 도전막 구조를 가질 수 있다.The first conductive lower wiring 110 and the second conductive lower wiring 120 may include a lower wiring barrier layer 110a and a lower wiring filling layer 110b, respectively. The lower wiring filling layer 110b may be disposed on the lower wiring barrier layer 110a. The first conductive lower interconnection 110 and the second conductive lower interconnection 120 may each have a multilayer structure. That is, each of the first conductive lower interconnection 110 and the second conductive lower interconnection 120 may have a multi-conductive layer structure.

하부 배선 배리어막(110a)은 하부 배선 트렌치(110t)의 측벽 및 바닥면을 따라 연장될 수 있다. 하부 배선 필링막(110b)은 하부 배선 트렌치(110t)의 나머지를 채울 수 있다. The lower interconnection barrier layer 110a may extend along sidewalls and bottom surfaces of the lower interconnection trench 110t. The lower interconnection filling layer 110b may fill the remainder of the lower interconnection trench 110t.

하부 배선 배리어막(110a)은 예를 들어, 탄탈륨(Ta), 탄탈륨 질화물(TaN), 티타늄(Ti), 티타늄 질화물(TiN), 티타늄 실리콘 질화물(TiSiN), 루테늄(Ru), 코발트(Co), 니켈(Ni), 니켈 보론(NiB), 텅스텐(W), 텅스텐 질화물(WN), 텅스텐 탄질화물(WCN), 지르코늄(Zr), 지르코늄 질화물(ZrN), 바나듐(V), 바나듐 질화물(VN), 니오븀(Nb), 니오븀 질화물(NbN), 백금(Pt), 이리듐(Ir), 로듐(Rh) 및 2차원 물질(Two-dimensional(2D) material) 중 적어도 하나를 포함할 수 있다. 몇몇 실시예들에 따른 반도체 장치에서, 2차원 물질은 금속성 물질 및/또는 반도체 물질일 수 있다. 2차원 물질(2D material)은 2차원 동소체(allotrope) 또는 2차원 화합물(compound)를 포함할 수 있고, 예를 들어, 그래핀(graphene), 몰리브덴 이황화물(MoS2), 몰리브덴 디셀레나이드(MoSe₂), 텅스텐 디셀레나이드(WSe₂), 텅스텐 이황화물(WS₂), 중 적어도 하나를 포함할 수 있지만, 이에 제한되는 것은 아니다. 즉, 상술한 2차원 물질은 예시적으로 열거되었을 뿐이므로, 본 발명의 반도체 장치에 포함될 수 있는 2차원 물질은 상술한 물질에 의해 제한되지 않는다.The lower wiring barrier layer 110a may be, for example, tantalum (Ta), tantalum nitride (TaN), titanium (Ti), titanium nitride (TiN), titanium silicon nitride (TiSiN), ruthenium (Ru), or cobalt (Co). , nickel (Ni), nickel boron (NiB), tungsten (W), tungsten nitride (WN), tungsten carbonitride (WCN), zirconium (Zr), zirconium nitride (ZrN), vanadium (V), vanadium nitride (VN) ), niobium (Nb), niobium nitride (NbN), platinum (Pt), iridium (Ir), rhodium (Rh), and a two-dimensional (2D) material. In a semiconductor device according to some embodiments, the 2D material may be a metallic material and/or a semiconductor material. The 2D material may include a 2D allotrope or a 2D compound, for example, graphene, molybdenum disulfide (MoS2), molybdenum diselenide (MoSe). ₂ ), tungsten diselenide (WSe ₂ ), and tungsten disulfide (WS ₂ ), but may include at least one of, but is not limited thereto. That is, since the above-described two-dimensional material is only listed as an example, the two-dimensional material that can be included in the semiconductor device of the present invention is not limited by the above-described material.

하부 배선 필링막(110b)은 예를 들어, 알루미늄(Al), 구리(Cu), 텅스텐(W), 코발트(Co), 루테늄(Ru), 은(Ag), 금(Au), 망간(Mn), 몰리브데넘(Mo), 로듐(Rh), 이리듐(Ir), RuAl, NiAl, NbB₂, MoB₂, TaB₂, V₂AlC 및 CrAlC 중 적어도 하나를 포함할 수 있다. 하부 배선 필링막(110b)이 구리(Cu)를 포함할 경우, 하부 배선 필링막(110b)은 예를 들어, 탄소(C), 은(Ag), 코발트(Co), 탄탈륨(Ta), 인듐(In), 주석(Sn), 아연(Zn), 망간(Mn), 티타늄(Ti), 마그네슘(Mg), 크롬(Cr), 게르마늄(Ge), 스트론튬(Sr), 백금(Pt), 마그네슘(Mg), 알루미늄(Al) 또는 지르코늄(Zr) 등을 포함할 수도 있다.The lower wiring filling layer 110b may be, for example, aluminum (Al), copper (Cu), tungsten (W), cobalt (Co), ruthenium (Ru), silver (Ag), gold (Au), or manganese (Mn). ), molybdenum (Mo), rhodium (Rh), iridium (Ir), RuAl, NiAl, NbB ₂ , MoB ₂ , TaB ₂ , V ₂ may include at least one of AlC and CrAlC. When the lower interconnection filling layer 110b includes copper (Cu), the lower interconnection filling layer 110b may include, for example, carbon (C), silver (Ag), cobalt (Co), tantalum (Ta), or indium. (In), tin (Sn), zinc (Zn), manganese (Mn), titanium (Ti), magnesium (Mg), chromium (Cr), germanium (Ge), strontium (Sr), platinum (Pt), magnesium (Mg), aluminum (Al) or zirconium (Zr) or the like may be included.

예를 들어, 제1 층간 절연막(150)의 상면에서 멀어짐에 따라, 제1 도전성 하부 배선(110) 및 제2 도전성 하부 배선(120)의 제1 방향(D1)으로의 폭은 감소할 수 있다. 또한, 제1 층간 절연막(150)의 상면에서 멀어짐에 따라, 제1 도전성 하부 배선(110) 및 제2 도전성 하부 배선(120)의 제2 방향(D2)으로의 폭은 감소할 수 있다.For example, as the distance from the top surface of the first interlayer insulating layer 150 increases, the widths of the first conductive lower interconnection 110 and the second conductive lower interconnection 120 in the first direction D1 may decrease. . Also, as the distance from the upper surface of the first interlayer insulating layer 150 increases, the widths of the first conductive lower wiring 110 and the second conductive lower wiring 120 in the second direction D2 may decrease.

도시된 것과 달리, 제1 도전성 하부 배선(110) 및 제2 도전성 하부 배선(120)은 각각 단일막 구조를 가질 수 있다. Unlike the drawings, each of the first conductive lower interconnection 110 and the second conductive lower interconnection 120 may have a single-layer structure.

도시되지 않았지만, 제1 도전성 하부 배선(110)과, 제1 도전성 하부 배선(110)의 하부에 배치된 도전성 패턴을 연결하는 비아 패턴이 더 배치될 수 있다. 마찬가지로, 제2 도전성 하부 배선(120)과, 제2 도전성 하부 배선(120)의 하부에 배치된 도전성 패턴을 연결하는 비아 패턴이 더 배치될 수 있다. Although not shown, a via pattern connecting the first conductive lower wiring 110 and the conductive pattern disposed under the first conductive lower wiring 110 may be further disposed. Similarly, a via pattern connecting the second conductive lower wiring 120 and the conductive pattern disposed under the second conductive lower wiring 120 may be further disposed.

제2 층간 절연막(160)은 제1 도전성 하부 배선(110)과, 제1 도전성 하부 배선(110)과, 제1 층간 절연막(150) 상에 배치될 수 있다. 제2 층간 절연막(160)은 삽입 패턴 트렌치(310t)과, 상부 비아홀(212t)과, 상부 배선 트렌치(211t)를 포함할 수 있다. The second interlayer insulating layer 160 may be disposed on the first conductive lower wiring 110 , the first conductive lower wiring 110 , and the first interlayer insulating layer 150 . The second interlayer insulating layer 160 may include an insertion pattern trench 310t, an upper via hole 212t, and an upper wiring trench 211t.

제1 식각 정지막(155)는 제1 층간 절연막(150) 및 제2 층간 절연막(160) 상에 배치될 수 있다. 제1 식각 정지막(155)은 제1 도전성 하부 배선(110)과, 제1 도전성 하부 배선(110)과, 제1 층간 절연막(150) 상에 배치될 수 있다. The first etch stop layer 155 may be disposed on the first interlayer insulating layer 150 and the second interlayer insulating layer 160 . The first etch stop layer 155 may be disposed on the first conductive lower wiring 110 , the first conductive lower wiring 110 , and the first interlayer insulating layer 150 .

제2 층간 절연막(160)은 예를 들어, 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물 및 저유전율 물질 중 적어도 하나를 포함할 수 있다.The second interlayer insulating layer 160 may include, for example, at least one of silicon oxide, silicon nitride, silicon oxynitride, and a low-k material.

제1 식각 정지막(155)은 제2 층간 절연막(160)에 대한 식각 선택비를 갖는 물질을 포함할 수 있다. 제1 식각 정지막(155)은 예를 들어, 실리콘 질화물(SiN), 실리콘 산질화물(SiON), 실리콘 산탄질화물(SiOCN), 실리콘 붕소질화물(SiBN), 실리콘 산붕소질화물(SiOBN), 실리콘 산탄화물(SiOC), 알루미늄 산화물(AlO), 알루미늄 질화물(AlN) 및 알루미늄 산탄화물(AlOC) 및 이들의 조합 중 적어도 하나를 포함할 수 있다. 제1 식각 정지막(155)은 단일막인 것으로 도시하였지만, 설명의 편의를 위한 것일 뿐, 이에 제한되는 것은 아니다. 도시된 것과 달리, 제1 식각 정지막(155)은 제1 층간 절연막(150) 상에 순차적으로 적층된 복수의 절연막을 포함할 수 있음은 물론이다.The first etch stop layer 155 may include a material having an etch selectivity with respect to the second interlayer insulating layer 160 . The first etch stop layer 155 may be, for example, silicon nitride (SiN), silicon oxynitride (SiON), silicon oxycarbonitride (SiOCN), silicon boron nitride (SiBN), silicon oxyboron nitride (SiOBN), or silicon oxycarbonate. It may include at least one of oxide (SiOC), aluminum oxide (AlO), aluminum nitride (AlN), and aluminum oxycarbide (AlOC), and combinations thereof. Although the first etch stop layer 155 is illustrated as a single layer, it is only for convenience of description and is not limited thereto. Unlike the drawings, the first etch stop layer 155 may include a plurality of insulating layers sequentially stacked on the first interlayer insulating layer 150 .

삽입 패턴 트렌치(310t)는 제1 방향(D1)으로 길게 연장될 수 있다. 삽입 패턴 트렌치(310t)는 제1 도전성 하부 배선(110)의 상면의 적어도 일부와, 제2 도전성 하부 배선(120)의 상면의 적어도 일부를 노출시킬 수 있다. 삽입 패턴 트렌치(310t)는 제1 식각 정지막(155)을 관통할 수 있다. 삽입 패턴 트렌치(310t)의 측벽은 제2 층간 절연막(160)의 상면까지 연장되지 않는다. 삽입 패턴 트렌치(310t)는 제2 층간 절연막(160)의 내부에 배치된다. The insertion pattern trench 310t may extend long in the first direction D1 . The insertion pattern trench 310t may expose at least a portion of the upper surface of the first conductive lower wiring 110 and at least a portion of the upper surface of the second conductive lower wiring 120 . The insertion pattern trench 310t may pass through the first etch stop layer 155 . The sidewall of the insertion pattern trench 310t does not extend to the top surface of the second interlayer insulating layer 160 . The insertion pattern trench 310t is disposed inside the second interlayer insulating layer 160 .

제1 도전성 삽입 패턴(310) 및 제2 도전성 삽입 패턴(320)은 각각 삽입 패턴 트렌치(310t) 내에 배치될 수 있다. 제1 도전성 삽입 패턴(310) 및 제2 도전성 삽입 패턴(320)은 각각 삽입 패턴 트렌치(310t)를 채운다. 제1 도전성 삽입 패턴(310) 및 제2 도전성 삽입 패턴(320)은 각각 제2 층간 절연막(160) 내에 배치될 수 있다. The first conductive insertion pattern 310 and the second conductive insertion pattern 320 may be respectively disposed in the insertion pattern trench 310t. The first conductive insertion pattern 310 and the second conductive insertion pattern 320 fill the insertion pattern trench 310t, respectively. The first conductive insertion pattern 310 and the second conductive insertion pattern 320 may be respectively disposed in the second interlayer insulating layer 160 .

제1 도전성 삽입 패턴(310)은 제1 도전성 하부 배선(110) 상에 배치될 수 있다. 예를 들어, 제1 도전성 삽입 패턴(310)은 제1 도전성 하부 배선(110)의 상면을 따라 연장될 수 있다. 제1 도전성 삽입 패턴(310)은 제1 도전성 하부 배선(110)과 바로 연결될 수 있다. 제1 도전성 삽입 패턴(310)은 제1 도전성 하부 배선(110)의 상면과 접촉할 수 있다. 제1 도전성 삽입 패턴(310)은 제1 도전성 하부 배선(110) 바로 위에 배치된다. 제1 도전성 삽입 패턴(310)은 제2 도전성 하부 배선(120)과 연결되지 않는다.The first conductive insertion pattern 310 may be disposed on the first conductive lower wiring 110 . For example, the first conductive insertion pattern 310 may extend along the upper surface of the first conductive lower wiring 110 . The first conductive insertion pattern 310 may be directly connected to the first conductive lower wiring 110 . The first conductive insertion pattern 310 may contact the upper surface of the first conductive lower wiring 110 . The first conductive insertion pattern 310 is disposed directly on the first conductive lower wiring 110 . The first conductive insertion pattern 310 is not connected to the second conductive lower wiring 120 .

제2 도전성 삽입 패턴(320)은 제2 도전성 하부 배선(120) 상에 배치될 수 있다. 예를 들어, 제2 도전성 삽입 패턴(320)은 제2 도전성 하부 배선(120)의 상면을 따라 연장될 수 있다. 제2 도전성 삽입 패턴(320)은 제2 도전성 하부 배선(120)과 바로 연결될 수 있다. 제2 도전성 삽입 패턴(320)은 제2 도전성 하부 배선(120)의 상면과 접촉할 수 있다. 제2 도전성 삽입 패턴(320)은 제2 도전성 하부 배선(120) 바로 위에 배치된다. 제2 도전성 삽입 패턴(320)은 제1 도전성 하부 배선(110)과 연결되지 않는다.The second conductive insertion pattern 320 may be disposed on the second conductive lower wiring 120 . For example, the second conductive insertion pattern 320 may extend along the upper surface of the second conductive lower wiring 120 . The second conductive insertion pattern 320 may be directly connected to the second conductive lower wiring 120 . The second conductive insertion pattern 320 may contact the upper surface of the second conductive lower wiring 120 . The second conductive insertion pattern 320 is disposed directly on the second conductive lower wiring 120 . The second conductive insertion pattern 320 is not connected to the first conductive lower wiring 110 .

예를 들어, 제1 도전성 삽입 패턴(310) 및 제2 도전성 삽입 패턴(320)은 각각 제1 방향(D1)으로 길게 연장된 라인 형상을 가질 수 있다. 제1 도전성 삽입 패턴(310) 및 제2 도전성 삽입 패턴(320)은 제2 방향(D2)으로 이격될 수 있다. For example, each of the first conductive insertion pattern 310 and the second conductive insertion pattern 320 may have a line shape elongated in the first direction D1 . The first conductive insertion pattern 310 and the second conductive insertion pattern 320 may be spaced apart from each other in the second direction D2 .

몇몇 실시예들에 따른 반도체 장치에서, 제1 도전성 삽입 패턴(310) 및 제2 도전성 삽입 패턴(320)은 각각 단일막 구조를 가질 수 있다. 제1 도전성 삽입 패턴(310) 및 제2 도전성 삽입 패턴(320)은 각각 단일막으로 형성된 구조를 가질 수 있다. 즉, 제1 도전성 삽입 패턴(310) 및 제2 도전성 삽입 패턴(320)은 각각 단일 도전막 구조를 가질 수 있다. In the semiconductor device according to some embodiments, each of the first conductive insertion pattern 310 and the second conductive insertion pattern 320 may have a single-layer structure. The first conductive insertion pattern 310 and the second conductive insertion pattern 320 may each have a structure formed of a single layer. That is, each of the first conductive insertion pattern 310 and the second conductive insertion pattern 320 may have a single conductive layer structure.

제1 도전성 삽입 패턴(310) 및 제2 도전성 삽입 패턴(320)은 각각 예를 들어, 텅스텐(W), 코발트(Co), 루테늄(Ru), 은(Ag), 금(Au), 망간(Mn), 몰리브데넘(Mo), 로듐(Rh), 이리듐(Ir), RuAl, NiAl, NbB₂, MoB₂, TaB₂, V₂AlC 및 CrAlC 중 하나를 포함할 수 있다.The first conductive insertion pattern 310 and the second conductive insertion pattern 320 are, respectively, for example, tungsten (W), cobalt (Co), ruthenium (Ru), silver (Ag), gold (Au), manganese ( Mn), molybdenum (Mo), rhodium (Rh), iridium (Ir), RuAl, NiAl, NbB ₂ , MoB ₂ , TaB ₂ , V ₂ AlC and CrAlC.

예를 들어, 제1 층간 절연막(150)의 상면에서 멀어짐에 따라, 제1 도전성 삽입 패턴(310) 및 제2 도전성 삽입 패턴(320)의 제1 방향(D1)으로의 폭은 증가할 수 있다. 또한, 제1 층간 절연막(150)의 상면에서 멀어짐에 따라, 제1 도전성 삽입 패턴(310) 및 제2 도전성 삽입 패턴(320)의 제2 방향(D2)으로의 폭은 증가할 수 있다.For example, as the distance from the top surface of the first interlayer insulating layer 150 increases, the widths of the first conductive insertion pattern 310 and the second conductive insertion pattern 320 in the first direction D1 may increase. . Also, as the distance from the top surface of the first interlayer insulating layer 150 increases, the widths of the first conductive insertion pattern 310 and the second conductive insertion pattern 320 in the second direction D2 may increase.

상부 배선 트렌치(211t)는 제2 방향(D2)으로 길게 연장될 수 있다. 상부 배선 트렌치(211t)의 측벽은 제2 층간 절연막(160)의 상면까지 연장될 수 있다. The upper interconnection trench 211t may extend long in the second direction D2 . A sidewall of the upper interconnection trench 211t may extend to a top surface of the second interlayer insulating layer 160 .

상부 비아홀(212t)은 상부 배선 트렌치(211t)의 바닥면에 배치될 수 있다. 상부 비아홀(212t)은 제1 도전성 삽입 패턴(310) 및 제2 도전성 삽입 패턴(320)의 일부를 노출시킬 수 있다. 제1 도전성 삽입 패턴의 상면(310_US)의 일부와, 제2 도전성 삽입 패턴의 상면(320_US)의 일부는 상부 비아홀(212t)에 의해 노출될 수 있다. The upper via hole 212t may be disposed on a bottom surface of the upper interconnection trench 211t. The upper via hole 212t may expose a portion of the first conductive insertion pattern 310 and the second conductive insertion pattern 320 . A portion of the top surface 310_US of the first conductive insertion pattern and a portion of the top surface 320_US of the second conductive insertion pattern may be exposed through the upper via hole 212t.

제1 상부 배선 구조체(210) 및 제2 상부 배선 구조체(220)는 각각 상부 배선 트렌치(211t) 및 상부 비아홀(212t) 내에 배치될 수 있다. 제1 상부 배선 구조체(210) 및 제2 상부 배선 구조체(220)는 각각 상부 배선 트렌치(211t) 및 상부 비아홀(212t)을 채운다. 제1 상부 배선 구조체(210) 및 제2 상부 배선 구조체(220)는 제2 층간 절연막(160) 내에 배치될 수 있다.The first upper interconnection structure 210 and the second upper interconnection structure 220 may be respectively disposed in the upper interconnection trench 211t and the upper via hole 212t. The first upper interconnection structure 210 and the second upper interconnection structure 220 fill the upper interconnection trench 211t and the upper via hole 212t, respectively. The first upper interconnection structure 210 and the second upper interconnection structure 220 may be disposed in the second interlayer insulating layer 160 .

제1 상부 배선 구조체(210)는 제1 도전성 상부 배선(211) 및 제1 도전성 상부 비아(212)를 포함할 수 있다. 제2 상부 배선 구조체(220)는 제2 도전성 상부 배선(221) 및 제2 도전성 상부 비아(222)를 포함할 수 있다. The first upper interconnection structure 210 may include a first conductive upper interconnection 211 and a first conductive upper via 212 . The second upper interconnection structure 220 may include a second conductive upper interconnection 221 and a second conductive upper via 222 .

제1 도전성 상부 배선(211) 및 제2 도전성 상부 배선(221)은 각각 상부 배선 트렌치(211t)를 채울 수 있다. 제1 도전성 상부 배선(211) 및 제2 도전성 상부 배선(221)은 각각 제1 금속 레벨과 다른 제2 금속 레벨에 배치될 수 있다. 제1 도전성 상부 배선(211) 및 제2 도전성 상부 배선(221)은 제1 금속 레벨보다 높은 제2 금속 레벨에 배치될 수 있다. 제1 도전성 상부 비아(212) 및 제2 도전성 상부 비아(222)는 각각 상부 비아홀(212t)을 채울 수 있다. The first conductive upper wiring 211 and the second conductive upper wiring 221 may fill the upper wiring trench 211t, respectively. The first conductive upper wiring 211 and the second conductive upper wiring 221 may be disposed at a second metal level different from the first metal level, respectively. The first conductive upper wiring 211 and the second conductive upper wiring 221 may be disposed at a second metal level higher than the first metal level. The first conductive upper via 212 and the second conductive upper via 222 may each fill the upper via hole 212t.

제1 도전성 삽입 패턴(310)은 제1 상부 배선 구조체(210) 및 제1 도전성 하부 배선(110) 사이에 배치될 수 있다. 제1 상부 배선 구조체(210)는 제1 도전성 삽입 패턴(310)과 직접 연결될 수 있다. 제1 상부 배선 구조체(210)는 제1 도전성 삽입 패턴의 상면(310_US)과 접촉할 수 있다.The first conductive insertion pattern 310 may be disposed between the first upper wiring structure 210 and the first conductive lower wiring 110 . The first upper interconnection structure 210 may be directly connected to the first conductive insertion pattern 310 . The first upper interconnection structure 210 may contact the upper surface 310_US of the first conductive insertion pattern.

제1 상부 배선 구조체(210)는 제1 도전성 하부 배선(110)과 연결될 수 있다. 제1 상부 배선 구조체(210)는 제1 도전성 삽입 패턴(310)을 통해 제1 도전성 하부 배선(110)과 연결될 수 있다. 제1 도전성 상부 비아(212)는 제1 도전성 삽입 패턴(310)과 연결될 수 있다. 예를 들어, 제1 도전성 상부 비아(212)는 제1 도전성 삽입 패턴(310)과 직접 연결될 수 있다. 제1 도전성 상부 비아(212)는 제1 도전성 삽입 패턴의 상면(310_US)과 접촉할 수 있다. 제1 도전성 삽입 패턴(310)은 제1 도전성 상부 비아(212)의 바로 아래에 배치된다. The first upper interconnection structure 210 may be connected to the first conductive lower interconnection 110 . The first upper wiring structure 210 may be connected to the first conductive lower wiring 110 through the first conductive insertion pattern 310 . The first conductive upper via 212 may be connected to the first conductive insertion pattern 310 . For example, the first conductive upper via 212 may be directly connected to the first conductive insertion pattern 310 . The first conductive upper via 212 may contact the upper surface 310_US of the first conductive insertion pattern. The first conductive insertion pattern 310 is disposed directly under the first conductive upper via 212 .

제2 도전성 삽입 패턴(320)은 제2 상부 배선 구조체(220) 및 제2 도전성 하부 배선(120) 사이에 배치될 수 있다. 제2 상부 배선 구조체(220)는 제2 도전성 삽입 패턴(320)과 직접 연결될 수 있다. 제2 상부 배선 구조체(220)는 제2 도전성 삽입 패턴의 상면(320_US)과 접촉할 수 있다.The second conductive insertion pattern 320 may be disposed between the second upper wiring structure 220 and the second conductive lower wiring 120 . The second upper interconnection structure 220 may be directly connected to the second conductive insertion pattern 320 . The second upper interconnection structure 220 may contact the upper surface 320_US of the second conductive insertion pattern.

제2 상부 배선 구조체(220)는 제2 도전성 하부 배선(120)과 연결될 수 있다. 제2 상부 배선 구조체(220)는 제2 도전성 삽입 패턴(320)을 통해 제2 도전성 하부 배선(120)과 연결될 수 있다. 제2 도전성 상부 비아(222)는 제2 도전성 삽입 패턴(320)과 연결될 수 있다. 예를 들어, 제2 도전성 상부 비아(222)는 제2 도전성 삽입 패턴(320)과 직접 연결될 수 있다. 제2 도전성 상부 비아(222)는 제2 도전성 삽입 패턴의 상면(320_US)과 접촉할 수 있다. 제2 도전성 삽입 패턴(320)은 제2 도전성 상부 비아(222)의 바로 아래에 배치된다.The second upper wiring structure 220 may be connected to the second conductive lower wiring 120 . The second upper interconnection structure 220 may be connected to the second conductive lower interconnection 120 through the second conductive insertion pattern 320 . The second conductive upper via 222 may be connected to the second conductive insertion pattern 320 . For example, the second conductive upper via 222 may be directly connected to the second conductive insertion pattern 320 . The second conductive upper via 222 may contact the upper surface 320_US of the second conductive insertion pattern. The second conductive insertion pattern 320 is disposed directly under the second conductive upper via 222 .

제2 층간 절연막(160)은 제1 도전성 삽입 패턴의 상면(310_US)의 일부 및 제2 도전성 삽입 패턴의 상면(320_US)의 일부를 덮는다. 좀 더 구체적으로, 제2 층간 절연막(160)은 상부 비아홀(212t)에 의해 노출되지 않는 제1 도전성 삽입 패턴의 상면(310_US) 및 제2 도전성 삽입 패턴의 상면(320_US)을 덮는다. The second interlayer insulating layer 160 covers a portion of the top surface 310_US of the first conductive insertion pattern and a portion of the top surface 320_US of the second conductive insertion pattern. More specifically, the second interlayer insulating layer 160 covers the top surface 310_US of the first conductive insertion pattern and the top surface 320_US of the second conductive insertion pattern that are not exposed by the upper via hole 212t.

제1 상부 배선 구조체(210) 및 제2 상부 배선 구조체(220)는 각각 상부 배리어 도전막(210a) 및 상부 필링 도전막(210b)을 포함할 수 있다. 상부 필링 도전막(210b)은 상부 배리어 도전막(210a) 상에 배치될 수 있다. The first upper wiring structure 210 and the second upper wiring structure 220 may include an upper barrier conductive layer 210a and an upper filling conductive layer 210b, respectively. The upper filling conductive layer 210b may be disposed on the upper barrier conductive layer 210a.

상부 배리어 도전막(210a)은 상부 배선 트렌치(211t)의 측벽 및 바닥면과, 상부 비아홀(212t)의 측벽 및 바닥면을 따라 연장될 수 있다. 상부 필링 도전막(210b)은 상부 배리어 도전막(210a)에 의해 정의된 필링 리세스(210a_R)을 채울 수 있다. The upper barrier conductive layer 210a may extend along sidewalls and bottom surfaces of the upper wiring trench 211t and along sidewalls and bottom surfaces of the upper via hole 212t. The upper filling conductive layer 210b may fill the filling recess 210a_R defined by the upper barrier conductive layer 210a.

제1 도전성 상부 배선(211), 제2 도전성 상부 배선(221), 제1 도전성 상부 비아(212) 및 제2 도전성 상부 비아(222)는 각각 상부 배리어 도전막(210a) 및 상부 필링 도전막(210b)을 포함할 수 있다. 제1 도전성 상부 배선(211)에 포함된 상부 필링 도전막(210b)은 제1 도전성 상부 비아(212)에 포함된 상부 필링 도전막(210b)과 직접 연결된다. 제2 도전성 상부 배선(221)에 포함된 상부 필링 도전막(210b)은 제2 도전성 상부 비아(222)에 포함된 상부 필링 도전막(210b)과 직접 연결된다.The first conductive upper wiring 211 , the second conductive upper wiring 221 , the first conductive upper via 212 , and the second conductive upper via 222 are an upper barrier conductive film 210a and an upper filling conductive film ( ), respectively. 210b). The upper filling conductive layer 210b included in the first conductive upper wiring 211 is directly connected to the upper filling conductive layer 210b included in the first conductive upper via 212 . The upper filling conductive layer 210b included in the second conductive upper wiring 221 is directly connected to the upper filling conductive layer 210b included in the second conductive upper via 222 .

상부 배리어 도전막(210a) 및 상부 필링 도전막(210b)에 포함된 물질에 관한 내용은 하부 배선 배리어막(110a) 및 하부 배선 필링막(110b)에 관한 설명과 동일할 수 있다. The material included in the upper barrier conductive layer 210a and the upper filling conductive layer 210b may be the same as the description of the lower wiring barrier layer 110a and the lower wiring filling layer 110b.

예를 들어, 제1 층간 절연막(150)의 상면에서 멀어짐에 따라, 제1 도전성 상부 배선(211) 및 제2 도전성 상부 배선(221)의 제1 방향(D1)으로의 폭은 증가할 수 있다. 또한, 제1 층간 절연막(150)의 상면에서 멀어짐에 따라, 제1 도전성 상부 배선(211) 및 제2 도전성 상부 배선(221)의 제2 방향(D2)으로의 폭은 증가할 수 있다. 제1 도전성 상부 비아(212) 및 제2 도전성 상부 비아(222)도 제1 도전성 상부 배선(211) 및 제2 도전성 상부 배선(221)과 동일한 경향을 보일 수 있다.For example, as the distance from the top surface of the first interlayer insulating layer 150 increases, the widths of the first conductive upper wiring 211 and the second conductive upper wiring 221 in the first direction D1 may increase. . Also, as the distance from the upper surface of the first interlayer insulating layer 150 increases, the widths of the first conductive upper wiring 211 and the second conductive upper wiring 221 in the second direction D2 may increase. The first conductive upper via 212 and the second conductive upper via 222 may also exhibit the same tendency as the first conductive upper interconnection 211 and the second conductive upper interconnection 221 .

평면적인 관점에서, 제1 도전성 상부 배선(211)은 제2 도전성 하부 배선(120)과 중첩되는 것으로 도시하였지만, 이에 제한되는 것은 아니다. 제1 도전성 상부 배선(211)은 제2 도전성 하부 배선(120)과 제3 방향(D3)으로 중첩되지 않을 수 있다. 또한, 제2 도전성 상부 배선(221)은 제1 도전성 하부 배선(110)과 중첩되는 것으로 도시하였지만, 이에 제한되는 것은 아니다. 제2 도전성 상부 배선(221)은 제1 도전성 하부 배선(110)과 제3 방향(D3)으로 중첩되지 않을 수 있다.In a plan view, although the first conductive upper wiring 211 overlaps the second conductive lower wiring 120 , the present invention is not limited thereto. The first conductive upper wiring 211 may not overlap the second conductive lower wiring 120 in the third direction D3 . In addition, although the second conductive upper wiring 221 is illustrated as overlapping the first conductive lower wiring 110 , the present invention is not limited thereto. The second conductive upper wiring 221 may not overlap the first conductive lower wiring 110 in the third direction D3 .

제2 상부 배선 구조체(220) 및 제2 도전성 삽입 패턴(320) 사이의 관계는 제1 상부 배선 구조체(210) 및 제1 도전성 삽입 패턴(310) 사이의 관계와 실질적으로 동일할 수 있다. 이하의 설명은 제1 상부 배선 구조체(210) 및 제1 도전성 삽입 패턴(310) 사이의 관계를 중심으로 설명한다.The relationship between the second upper interconnection structure 220 and the second conductive insertion pattern 320 may be substantially the same as the relationship between the first upper interconnection structure 210 and the first conductive insertion pattern 310 . The following description will focus on the relationship between the first upper interconnection structure 210 and the first conductive insertion pattern 310 .

예를 들어, 제1 도전성 삽입 패턴(310)의 두께(T21)는 제1 식각 정지막(155)의 두께(T22)보다 크다. 제1 도전성 삽입 패턴(310)은 제1 식각 정지막(155)보다 제3 방향(D3)으로 돌출된다. 또한, 제1 도전성 삽입 패턴(310)의 두께(T21)는 제1 도전성 하부 배선(110)의 두께(T11) 및 제1 도전성 상부 배선(211)의 두께(T12)보다 작다.For example, a thickness T21 of the first conductive insertion pattern 310 is greater than a thickness T22 of the first etch stop layer 155 . The first conductive insertion pattern 310 protrudes in the third direction D3 than the first etch stop layer 155 . Also, a thickness T21 of the first conductive insertion pattern 310 is smaller than a thickness T11 of the first conductive lower wiring 110 and a thickness T12 of the first conductive upper wiring 211 .

도 2 및 도 3에서, 제1 도전성 삽입 패턴의 상면(310_US)은 제1 방향(D1)으로 제1 폭(W11)을 가질 수 있다. 제1 도전성 삽입 패턴의 상면(310_US)은 제2 방향(D2)으로 제2 폭(W12)을 가질 수 있다. 제1 도전성 삽입 패턴의 상면(310_US)을 기준으로, 제1 도전성 상부 비아의 바닥면(212_BS)은 제1 방향(D1)으로 제3 폭(W21)을 가질 수 있다. 제1 도전성 삽입 패턴의 상면(310_US)을 기준으로, 제1 도전성 상부 비아의 바닥면(212_BS)은 제2 방향(D2)으로 제4 폭(W22)을 가질 수 있다. 다르게 설명하면, 제1 상부 배선 구조체(210)의 바닥면은 제1 도전성 상부 비아의 바닥면(212_BS)일 수 있다. 제1 상부 배선 구조체(210)의 바닥면은 제1 방향(D1)으로 제3 폭(W21)을 갖고, 제2 방향(D2)으로 제4 폭(W22)을 가질 수 있다.2 and 3 , the upper surface 310_US of the first conductive insertion pattern may have a first width W11 in the first direction D1 . The upper surface 310_US of the first conductive insertion pattern may have a second width W12 in the second direction D2 . Based on the top surface 310_US of the first conductive insertion pattern, the bottom surface 212_BS of the first conductive upper via may have a third width W21 in the first direction D1 . Based on the top surface 310_US of the first conductive insertion pattern, the bottom surface 212_BS of the first conductive upper via may have a fourth width W22 in the second direction D2 . In other words, the bottom surface of the first upper interconnection structure 210 may be the bottom surface 212_BS of the first conductive upper via. A bottom surface of the first upper interconnection structure 210 may have a third width W21 in the first direction D1 and a fourth width W22 in the second direction D2 .

몇몇 실시예들에 따른 반도체 장치에서, 제1 도전성 상부 비아의 바닥면(212_BS)의 제3 폭(W21)은 제1 도전성 삽입 패턴의 상면(310_US)의 제1 폭(W11)보다 작다. 제1 도전성 상부 비아의 바닥면(212_BS)의 제4 폭(W22)은 제1 도전성 삽입 패턴의 상면(310_US)의 제2 폭(W11)과 동일할 수 있다. In the semiconductor device according to some embodiments, the third width W21 of the bottom surface 212_BS of the first conductive upper via is smaller than the first width W11 of the top surface 310_US of the first conductive insertion pattern. The fourth width W22 of the bottom surface 212_BS of the first conductive upper via may be the same as the second width W11 of the top surface 310_US of the first conductive insertion pattern.

다르게 설명하면, 평면적인 관점에서, 제1 도전성 삽입 패턴의 상면(310_US)의 면적은 제1 도전성 상부 비아의 바닥면(212_BS)의 면적보다 크다. 제1 도전성 상부 비아의 바닥면(212_BS)의 면적은 제1 도전성 삽입 패턴의 상면(310_US)을 기준으로 한다.In other words, in a plan view, the area of the top surface 310_US of the first conductive insertion pattern is larger than the area of the bottom surface 212_BS of the first conductive upper via. The area of the bottom surface 212_BS of the first conductive upper via is based on the top surface 310_US of the first conductive insertion pattern.

제1 도전성 삽입 패턴(310)은 제1 도전성 하부 배선(110)과 직접 연결되므로, 제1 방향(D1)으로 연장된 제1 도전성 하부 배선(110) 및 제1 도전성 하부 배선(110)은 병렬로 연결된다. 즉, 제1 도전성 하부 배선(110) 및 제1 도전성 하부 배선(110)의 일단과, 제1 도전성 하부 배선(110) 및 제1 도전성 하부 배선(110)의 타단 사이의 저항은 감소할 수 있다. Since the first conductive insertion pattern 310 is directly connected to the first conductive lower wiring 110 , the first conductive lower wiring 110 and the first conductive lower wiring 110 extending in the first direction D1 are parallel to each other. is connected with That is, the resistance between one end of the first conductive lower wiring 110 and the first conductive lower wiring 110 and the other end of the first conductive lower wiring 110 and the first conductive lower wiring 110 may be reduced. .

또한, 제1 도전성 삽입 패턴의 상면(310_US)의 면적은 제1 도전성 상부 비아의 바닥면(212_BS)의 면적보다 크므로, 제1 도전성 상부 비아(212)가 제1 도전성 삽입 패턴(310) 상에 좀 더 용이하게 랜딩될 수 있다. 즉, 제1 도전성 삽입 패턴(310)을 추가함으로써, 제1 도전성 하부 배선(110) 및 제1 상부 배선 구조체(210) 사이의 연결이 좀 더 쉬워질 수 있다. In addition, since the area of the top surface 310_US of the first conductive insertion pattern is larger than the area of the bottom surface 212_BS of the first conductive upper via, the first conductive upper via 212 is formed on the first conductive insertion pattern 310 . can be landed more easily. That is, by adding the first conductive insertion pattern 310 , the connection between the first conductive lower wiring 110 and the first upper wiring structure 210 may be made easier.

도 5는 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 도면이다. 도 6은 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 도면이다. 도 7은 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 도면이다. 설명의 편의상, 도 1 내지 도 4를 이용하여 설명한 것과 다른 점을 중심으로 설명한다. 5 is a diagram for describing a semiconductor device according to some embodiments. 6 is a diagram for describing a semiconductor device according to some embodiments. 7 is a diagram for describing a semiconductor device according to some embodiments. For convenience of description, points different from those described with reference to FIGS. 1 to 4 will be mainly described.

도 5를 참고하면, 몇몇 실시예들에 따른 반도체 장치에서, 제1 도전성 상부 비아의 바닥면(212_BS)의 제4 폭(W22)은 제1 도전성 삽입 패턴의 상면(310_US)의 제2 폭(W12)보다 작다.Referring to FIG. 5 , in the semiconductor device according to some embodiments, the fourth width W22 of the bottom surface 212_BS of the first conductive upper via is the second width W22 of the top surface 310_US of the first conductive insertion pattern ( W12).

다르게 설명하면, 제1 상부 배선 구조체(210)의 바닥면의 제4 폭(W22)은 제1 도전성 삽입 패턴의 상면(310_US)의 제2 폭(W12)보다 작다.In other words, the fourth width W22 of the bottom surface of the first upper interconnection structure 210 is smaller than the second width W12 of the top surface 310_US of the first conductive insertion pattern.

제1 도전성 삽입 패턴의 상면(310_US)의 제1 폭(W11)이 제1 도전성 상부 비아의 바닥면(212_BS)의 제3 폭(W21)보다 크고, 제1 도전성 삽입 패턴의 상면(310_US)의 제2 폭(W12)이 제1 도전성 상부 비아의 바닥면(212_BS)의 제4 폭(W22)보다 크게 되어, 제1 도전성 상부 비아(212)가 제1 도전성 삽입 패턴(310) 상에 좀 더 용이하게 랜딩될 수 있다.The first width W11 of the top surface 310_US of the first conductive insertion pattern is greater than the third width W21 of the bottom surface 212_BS of the first conductive upper via, and the top surface 310_US of the first conductive insertion pattern is larger than the third width W21. The second width W12 is greater than the fourth width W22 of the bottom surface 212_BS of the first conductive upper via, so that the first conductive upper via 212 is more formed on the first conductive insertion pattern 310 . can be easily landed.

도 6을 참고하면, 몇몇 실시예들에 따른 반도체 장치는 제2 층간 절연막(160) 내에 배치된 제2 식각 정지막(165)을 더 포함할 수 있다.Referring to FIG. 6 , the semiconductor device according to some embodiments may further include a second etch stop layer 165 disposed in the second interlayer insulating layer 160 .

제2 식각 정지막(165)은 제1 도전성 삽입 패턴의 상면(310_US) 및 제2 도전성 삽입 패턴의 상면(320_US) 상에 배치될 수 있다. 제2 층간 절연막(160)은 제2 식각 정지막(165)에 의해 제2 하부 층간 절연막(160L) 및 제2 상부 층간 절연막(160U)으로 나뉠 수 있다. The second etch stop layer 165 may be disposed on the top surface 310_US of the first conductive insertion pattern and the top surface 320_US of the second conductive insertion pattern. The second interlayer insulating layer 160 may be divided into a second lower interlayer insulating layer 160L and a second upper interlayer insulating layer 160U by the second etch stop layer 165 .

상부 비아홀(212t)은 제2 식각 정지막(165)을 관통할 수 있다. 상부 비아홀(212t) 내의 제1 도전성 상부 비아(212)는 제2 식각 정지막(165)을 관통하여, 제1 도전성 삽입 패턴(310)과 연결될 수 있다.The upper via hole 212t may pass through the second etch stop layer 165 . The first conductive upper via 212 in the upper via hole 212t may pass through the second etch stop layer 165 to be connected to the first conductive insertion pattern 310 .

제2 식각 정지막(165)은 제2 상부 층간 절연막(160U)에 대한 식각 선택비를 갖는 물질을 포함할 수 있다. 제2 식각 정지막(165)은 예를 들어, 실리콘 질화물(SiN), 실리콘 산질화물(SiON), 실리콘 산탄질화물(SiOCN), 실리콘 붕소질화물(SiBN), 실리콘 산붕소질화물(SiOBN), 실리콘 산탄화물(SiOC), 알루미늄 산화물(AlO), 알루미늄 질화물(AlN) 및 알루미늄 산탄화물(AlOC) 및 이들의 조합 중 적어도 하나를 포함할 수 있다. 제1 식각 정지막(155)은 단일막인 것으로 도시하였지만, 설명의 편의를 위한 것일 뿐, 이에 제한되는 것은 아니다. The second etch stop layer 165 may include a material having an etch selectivity with respect to the second upper interlayer insulating layer 160U. The second etch stop layer 165 may be, for example, silicon nitride (SiN), silicon oxynitride (SiON), silicon oxycarbonitride (SiOCN), silicon boron nitride (SiBN), silicon oxyboron nitride (SiOBN), or silicon carbon dioxide. It may include at least one of oxide (SiOC), aluminum oxide (AlO), aluminum nitride (AlN), and aluminum oxycarbide (AlOC), and combinations thereof. Although the first etch stop layer 155 is illustrated as a single layer, it is only for convenience of description and is not limited thereto.

도 7을 참고하면, 몇몇 실시예들에 따른 반도체 장치에서, 제1 상부 배선 구조체(210)는 제1 식각 정지막(155)과 접촉할 수 있다.Referring to FIG. 7 , in the semiconductor device according to some embodiments, the first upper interconnection structure 210 may contact the first etch stop layer 155 .

제1 도전성 상부 비아(212)는 제1 도전성 삽입 패턴의 상면(310_US) 및 제1 도전성 삽입 패턴(310)의 측벽과 접촉할 수 있다. 예를 들어, 제1 상부 배선 구조체(210)를 형성하는 과정에서, 제1 도전성 상부 비아(212) 및 제1 도전성 삽입 패턴(310)이 오정렬될 수 있다. The first conductive upper via 212 may contact the top surface 310_US of the first conductive insertion pattern and a sidewall of the first conductive insertion pattern 310 . For example, in the process of forming the first upper interconnection structure 210 , the first conductive upper via 212 and the first conductive insertion pattern 310 may be misaligned.

도 8 및 도 9는 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 도면이다. 도 10은 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 도면이다. 도 11은 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 도면이다. 도 12는 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 도면이다. 설명의 편의상, 도 1 내지 도 4를 이용하여 설명한 것과 다른 점을 중심으로 설명한다.8 and 9 are diagrams for explaining a semiconductor device according to some embodiments. 10 is a diagram for describing a semiconductor device according to some embodiments. 11 is a diagram for describing a semiconductor device according to some embodiments. 12 is a diagram for describing a semiconductor device according to some example embodiments. For convenience of description, points different from those described with reference to FIGS. 1 to 4 will be mainly described.

도 8 및 도 9를 참고하면, 몇몇 실시예들에 따른 반도체 장치에서, 제1 도전성 상부 배선(211) 및 제2 도전성 상부 배선(221)은 각각 상부 배선 배리어막(211a) 및 상부 배선 필링막(211b)를 포함할 수 있다. 제1 도전성 상부 비아(212) 및 제2 도전성 상부 비아(222)는 각각 상부 비아 배리어막(212a) 및 상부 비아 필링막(212b)을 포함할 수 있다. 8 and 9 , in the semiconductor device according to some embodiments, the first conductive upper wiring 211 and the second conductive upper wiring 221 may include an upper wiring barrier layer 211a and an upper wiring filling layer, respectively. (211b) may be included. The first conductive upper via 212 and the second conductive upper via 222 may include an upper via barrier layer 212a and an upper via filling layer 212b, respectively.

상부 배선 배리어막(211a)은 상부 배선 트렌치(211t)의 측벽 및 바닥면을 따라 연장될 수 있다. 상부 배선 필링막(211b)은 상부 배선 배리어막(211a) 상에 배치될 수 있다. 상부 배선 필링막(211b)은 상부 배선 배리어막(211a)에 의해 정의된 상부 배선 리세스(211a_R)를 채울 수 있다. The upper wiring barrier layer 211a may extend along sidewalls and a bottom surface of the upper wiring trench 211t. The upper wiring filling layer 211b may be disposed on the upper wiring barrier layer 211a. The upper wiring filling layer 211b may fill the upper wiring recess 211a_R defined by the upper wiring barrier layer 211a.

상부 비아 배리어막(212a)은 상부 비아홀(212t)의 측벽 및 바닥면을 따라 연장될 수 있다. 상부 비아 필링막(212b)은 상부 비아 배리어막(212a) 상에 배치될 수 있다. 상부 비아 필링막(212b)은 상부 비아 배리어막(212a)에 의해 정의된 상부 비아 리세스(212a_R)를 채울 수 있다.The upper via barrier layer 212a may extend along sidewalls and bottom surfaces of the upper via hole 212t. The upper via filling layer 212b may be disposed on the upper via barrier layer 212a. The upper via filling layer 212b may fill the upper via recess 212a_R defined by the upper via barrier layer 212a.

상부 배선 필링막(211b)은 상부 비아 필링막(212b)과 분리된다. 상부 배선 배리어막(211a)은 상부 배선 필링막(211b)과 상부 비아 필링막(212b)을 분리시킨다. The upper wiring filling layer 211b is separated from the upper via filling layer 212b. The upper wiring barrier layer 211a separates the upper wiring filling layer 211b and the upper via filling layer 212b.

상부 배선 배리어막(211a) 및 상부 비아 배리어막(212a)에 포함된 물질에 관한 내용은 하부 배선 배리어막(110a)에 관한 설명과 동일할 수 있다. 상부 배선 필링막(211b) 및 상부 비아 필링막(212b)에 포함된 물질에 관한 내용은 하부 배선 필링막(110b)에 관한 설명과 동일할 수 있다.The material included in the upper wiring barrier layer 211a and the upper via barrier layer 212a may be the same as the description of the lower wiring barrier layer 110a. The material included in the upper wiring filling layer 211b and the upper via filling layer 212b may be the same as the description of the lower wiring filling layer 110b.

도시된 것과 달리, 일 예로, 제1 도전성 상부 비아(212) 및 제2 도전성 상부 비아(222)는 단일막 구조를 가질 수 있다. 제1 도전성 상부 비아(212) 및 제2 도전성 상부 비아(222)는 상부 비아 배리어막(212a)을 포함하지 않을 수 있다. Unlike the drawings, as an example, the first conductive upper via 212 and the second conductive upper via 222 may have a single layer structure. The first conductive upper via 212 and the second conductive upper via 222 may not include the upper via barrier layer 212a.

다른 예로, 제1 도전성 상부 배선(211) 및 제2 도전성 상부 배선(221)은 단일막 구조를 가질 수 있다. 제1 도전성 상부 배선(211) 및 제2 도전성 상부 배선(221)는 상부 배선 배리어막(211a)을 포함하지 않을 수 있다. As another example, the first conductive upper wiring 211 and the second conductive upper wiring 221 may have a single layer structure. The first conductive upper wiring 211 and the second conductive upper wiring 221 may not include the upper wiring barrier layer 211a.

도 10을 참고하면, 몇몇 실시예들에 따른 반도체 장치에서, 제1 층간 절연막(150)의 상면에서 멀어짐에 따라, 제1 도전성 상부 배선(211) 및 제2 도전성 상부 배선(221)의 제1 방향(D1)으로의 폭은 감소할 수 있다. Referring to FIG. 10 , in the semiconductor device according to some embodiments, the first conductive upper wiring 211 and the second conductive upper wiring 221 move away from the top surface of the first interlayer insulating layer 150 . The width in the direction D1 may decrease.

도시되지 않았지만, 제1 층간 절연막(150)의 상면에서 멀어짐에 따라, 제1 도전성 상부 배선(211) 및 제2 도전성 상부 배선(221)의 제2 방향(D2)으로의 폭은 감소할 수 있다.Although not shown, the widths of the first conductive upper wiring 211 and the second conductive upper wiring 221 in the second direction D2 may decrease as they move away from the top surface of the first interlayer insulating layer 150 . .

한편, 제1 층간 절연막(150)의 상면에서 멀어짐에 따라, 제1 도전성 상부 비아(212) 및 제2 도전성 상부 비아(222)의 제1 방향(D1)으로의 폭은 증가할 수 있다. 마찬가지로, 제1 층간 절연막(150)의 상면에서 멀어짐에 따라, 제1 도전성 상부 비아(212) 및 제2 도전성 상부 비아(222)의 제2 방향(D2)으로의 폭은 증가할 수 있다. Meanwhile, as the distance from the top surface of the first interlayer insulating layer 150 increases, the widths of the first conductive upper via 212 and the second conductive upper via 222 in the first direction D1 may increase. Similarly, as the distance from the top surface of the first interlayer insulating layer 150 increases, the widths of the first conductive upper via 212 and the second conductive upper via 222 in the second direction D2 may increase.

상부 배리어 도전막(210a)은 제1 도전성 상부 배선(211) 및 제2 도전성 상부 배선(221)에 포함된 상부 필링 도전막(210b)의 측벽 상에 배치되지 않을 수 있다. The upper barrier conductive layer 210a may not be disposed on the sidewall of the upper filling conductive layer 210b included in the first conductive upper wiring 211 and the second conductive upper wiring 221 .

도 11을 참고하면, 몇몇 실시예들에 따른 반도체 장치에서, 제1 도전성 삽입 패턴(310)은 삽입 배리어 도전막(310a) 및 삽입 필링 도전막(310b)를 포함할 수 있다. Referring to FIG. 11 , in a semiconductor device according to some embodiments, the first conductive insertion pattern 310 may include an insertion barrier conductive layer 310a and an insertion filling conductive layer 310b.

삽입 필링 도전막(310b)은 삽입 배리어 도전막(310a) 상에 배치될 수 있다. 삽입 배리어 도전막(310a)은 삽입 패턴 트렌치(310t)의 측벽 및 바닥면을 따라 연장될 수 있다. 삽입 필링 도전막(310b)은 삽입 패턴 트렌치(310t)의 나머지를 채울 수 있다. The insertion filling conductive layer 310b may be disposed on the insertion barrier conductive layer 310a. The insertion barrier conductive layer 310a may extend along sidewalls and bottom surfaces of the insertion pattern trench 310t. The insertion filling conductive layer 310b may fill the remainder of the insertion pattern trench 310t.

삽입 배리어 도전막(310a) 및 삽입 필링 도전막(310b) 에 포함된 물질에 관한 내용은 하부 배선 배리어막(110a) 및 하부 배선 필링막(110b)에 관한 설명과 동일할 수 있다.The material included in the insertion barrier conductive layer 310a and the insertion filling conductive layer 310b may be the same as the description of the lower wiring barrier layer 110a and the lower wiring filling layer 110b.

도시되지 않았지만, 제2 도전성 삽입 패턴(320)은 제1 도전성 삽입 패턴(310)과 동일한 구조를 가질 수 있다.Although not shown, the second conductive insertion pattern 320 may have the same structure as the first conductive insertion pattern 310 .

도 12를 참고하면, 몇몇 실시예들에 따른 반도체 장치에서, 상부 비아홀(212t)의 측벽은 곡면을 포함할 수 있다. Referring to FIG. 12 , in the semiconductor device according to some embodiments, the sidewall of the upper via hole 212t may include a curved surface.

제1 층간 절연막(150)의 상면에서 멀어짐에 따라, 상부 비아홀(212t)의 측벽의 기울기는 감소할 수 있다.As the distance from the top surface of the first interlayer insulating layer 150 increases, the slope of the sidewall of the upper via hole 212t may decrease.

도 13 내지 도 15는 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 도면들이다. 설명의 편의상, 도 1 내지 도 4를 이용하여 설명한 것과 다른 점을 중심으로 설명한다.13 to 15 are diagrams for explaining a semiconductor device according to some embodiments. For convenience of description, points different from those described with reference to FIGS. 1 to 4 will be mainly described.

도 13 내지 도 15를 참고하면, 몇몇 실시예들에 따른 반도체 장치에서, 제1 도전성 삽입 패턴(310) 및 제2 도전성 삽입 패턴(320)은 컨택 타입의 모양을 가질 수 있다. 13 to 15 , in the semiconductor device according to some embodiments, the first conductive insertion pattern 310 and the second conductive insertion pattern 320 may have a contact type shape.

다르게 설명하면, 제1 도전성 삽입 패턴(310) 및 제2 도전성 삽입 패턴(320)은 제1 도전성 상부 비아(212) 및 제2 도전성 상부 비아(222)가 배치되는 위치에만 배치될 수 있다. In other words, the first conductive insertion pattern 310 and the second conductive insertion pattern 320 may be disposed only at positions where the first conductive upper via 212 and the second conductive upper via 222 are disposed.

도 16 내지 도 18은 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 도면들이다. 설명의 편의상, 도 1 내지 도 4를 이용하여 설명한 것과 다른 점을 중심으로 설명한다.16 to 18 are diagrams for explaining a semiconductor device according to some embodiments. For convenience of description, points different from those described with reference to FIGS. 1 to 4 will be mainly described.

도 16 내지 도 18을 참고하면, 몇몇 실시예들에 따른 반도체 장치에서, 제2 상부 배선 구조체(220)는 제2 도전성 하부 배선(120)과 직접 연결될 수 있다.16 to 18 , in semiconductor devices according to some embodiments, the second upper interconnection structure 220 may be directly connected to the second conductive lower interconnection 120 .

예를 들어, 제2 도전성 상부 비아(222)는 제2 도전성 하부 배선(120)과 직접 연결될 수 있다. 제2 도전성 상부 비아(222)가 배치된 상부 비아홀(212t)은 제1 식각 정지막(155)를 관통할 수 있다. 제2 도전성 상부 비아(222)는 제1 식각 정지막(155)을 관통하여, 제2 도전성 하부 배선(120)과 연결된다.For example, the second conductive upper via 222 may be directly connected to the second conductive lower interconnection 120 . The upper via hole 212t in which the second conductive upper via 222 is disposed may pass through the first etch stop layer 155 . The second conductive upper via 222 passes through the first etch stop layer 155 and is connected to the second conductive lower interconnection 120 .

제2 도전성 하부 배선(120)과 제2 상부 배선 구조체(220) 사이에, 도전성 삽입 패턴이 배치되지 않는다. 이를 인해, 제2 도전성 상부 비아(222)의 높이(H12)는 제1 도전성 상부 비아(212)의 높이(H11)보다 크다. A conductive insertion pattern is not disposed between the second conductive lower interconnection 120 and the second upper interconnection structure 220 . Accordingly, the height H12 of the second conductive upper via 222 is greater than the height H11 of the first conductive upper via 212 .

예를 들어, 제1 도전성 하부 배선(110)은 트랜지스터 등의 소자에 전원을 전원 공급 라인일 수 있다. 제1 도전성 하부 배선(110)은 파워 전압(Vdd) 또는 그라운드 전압(Vss)에 연결될 수 있다. For example, the first conductive lower wiring 110 may be a power supply line for supplying power to devices such as transistors. The first conductive lower wiring 110 may be connected to a power voltage Vdd or a ground voltage Vss.

예를 들어, 제2 도전성 하부 배선(120)은 트랜지스터 등의 소자 사이에 신호를 전달하는 신호 전달 라인일 수 있다. For example, the second conductive lower wiring 120 may be a signal transmission line for transmitting signals between devices such as transistors.

도 19 및 도 20은 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 도면들이다. 설명의 편의상, 도 16 내지 도 18을 이용하여 설명한 것과 다른 점을 중심으로 설명한다.19 and 20 are diagrams for explaining a semiconductor device according to some embodiments. For convenience of description, points different from those described with reference to FIGS. 16 to 18 will be mainly described.

도 19 및 도 20을 참고하면, 제1 도전성 하부 배선(110)의 제2 방향(D2)으로의 폭(W31)은 제2 도전성 하부 배선(120)의 제2 방향(D2)으로의 폭(W32)보다 클 수 있다.19 and 20 , the width W31 of the first conductive lower wiring 110 in the second direction D2 is the width W31 of the second conductive lower wiring 120 in the second direction D2 ( W32).

제1 도전성 삽입 패턴(310)의 제2 방향(D2)으로의 폭은 제1 도전성 하부 배선(110)의 제2 방향(D2)으로의 폭(W31)보다 작은 것으로 도시하였지만, 이에 제한되는 것은 아니다. Although the width W31 of the first conductive insertion pattern 310 in the second direction D2 is smaller than the width W31 of the first conductive lower wiring 110 in the second direction D2, it is not limited thereto. not.

도 21은 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 예시적인 도면이다. 설명의 편의상, 도 1 내지 도 4를 이용하여 설명한 것과 다른 점을 중심으로 설명한다. 21 is an exemplary diagram for describing a semiconductor device according to some embodiments. For convenience of description, points different from those described with reference to FIGS. 1 to 4 will be mainly described.

참고적으로, 도 21은 제1 게이트 전극(GE)을 따라 절단한 것을 예시적으로 도시한 것이다. For reference, FIG. 21 exemplarily illustrates a cut along the first gate electrode GE.

도 21에서, 핀형 패턴(AF)는 제1 방향(D1)으로 연장되고, 제1 게이트 전극(GE)은 제2 방향(D2)으로 연장되는 것으로 도시하였지만, 이에 제한되는 것은 아니다.In FIG. 21 , the fin-shaped pattern AF extends in the first direction D1 and the first gate electrode GE extends in the second direction D2 , but is not limited thereto.

도 21을 참고하면, 몇몇 실시예들에 따른 반도체 장치는 기판(10)과 도전성 하부 배선(110, 120) 사이에 배치된 트랜지스터(TR)를 포함할 수 있다. Referring to FIG. 21 , a semiconductor device according to some embodiments may include a transistor TR disposed between the substrate 10 and the conductive lower wirings 110 and 120 .

기판(10)은 실리콘 기판 또는 SOI(silicon-on-insulator)일 수 있다. 이와 달리, 기판(10)은 실리콘게르마늄, SGOI(silicon germanium on insulator), 안티몬화 인듐, 납 텔루르 화합물, 인듐 비소, 인듐 인화물, 갈륨 비소 또는 안티몬화 갈륨을 포함할 수 있으나, 이에 한정되는 것은 아니다.The substrate 10 may be a silicon substrate or a silicon-on-insulator (SOI). Alternatively, the substrate 10 may include, but is not limited to, silicon germanium, silicon germanium on insulator (SGOI), indium antimonide, lead tellurium compound, indium arsenide, indium phosphide, gallium arsenide, or gallium antimonide. .

트랜지스터(TR)는 핀형 패턴(AF)과, 핀형 패턴(AF) 상의 제1 게이트 전극(GE)과, 제1 핀형 패턴(AF)과 제1 게이트 전극(GE) 사이의 제1 게이트 절연막(GI)을 포함할 수 있다. The transistor TR includes a fin-shaped pattern AF, a first gate electrode GE on the fin-shaped pattern AF, and a first gate insulating layer GI between the first fin-shaped pattern AF and the first gate electrode GE. ) may be included.

도시되지 않았지만, 트랜지스터(TR)는 제1 게이트 전극(GE)의 양측에 배치된 소오스/드레인 패턴을 포함할 수 있다.Although not shown, the transistor TR may include source/drain patterns disposed on both sides of the first gate electrode GE.

핀형 패턴(AF)은 기판(10)으로부터 돌출될 수 있다. 핀형 패턴(AF)은 제1 방향(D1)으로 길게 연장될 수 있다. 핀형 패턴(AF)은 기판(10)의 일부일 수도 있고, 기판(10)으로부터 성장된 에피층(epitaxial layer)을 포함할 수 있다. 핀형 패턴(AF)은 예를 들어, 원소 반도체 물질인 실리콘 또는 게르마늄을 포함할 수 있다. 또한, 핀형 패턴(AF)은 화합물 반도체를 포함할 수 있고, 예를 들어, IV-IV족 화합물 반도체 또는 III-V족 화합물 반도체를 포함할 수 있다. The fin-shaped pattern AF may protrude from the substrate 10 . The fin-shaped pattern AF may extend long in the first direction D1 . The fin-shaped pattern AF may be a part of the substrate 10 , and may include an epitaxial layer grown from the substrate 10 . The fin-shaped pattern AF may include, for example, silicon or germanium, which is an elemental semiconductor material. Also, the fin pattern AF may include a compound semiconductor, for example, a group IV-IV compound semiconductor or a group III-V compound semiconductor.

IV-IV족 화합물 반도체는 예를 들어, 탄소(C), 규소(Si), 게르마늄(Ge), 주석(Sn) 중 적어도 2개 이상을 포함하는 이원계 화합물(binary compound), 삼원계 화합물(ternary compound) 또는 이들에 IV족 원소가 도핑된 화합물일 수 있다. III-V족 화합물 반도체는 예를 들어, III족 원소로 알루미늄(Al), 갈륨(Ga) 및 인듐(In) 중 적어도 하나와 V족 원소인 인(P), 비소(As) 및 안티모늄(Sb) 중 하나가 결합되어 형성되는 이원계 화합물, 삼원계 화합물 또는 사원계 화합물 중 하나일 수 있다.The group IV-IV compound semiconductor is, for example, a binary compound including at least two or more of carbon (C), silicon (Si), germanium (Ge), and tin (Sn), or a ternary compound (ternary). compound) or a compound doped with a group IV element. The group III-V compound semiconductor includes, for example, at least one of aluminum (Al), gallium (Ga), and indium (In) as a group III element, and phosphorus (P), arsenic (As) and antimonium ( It may be one of a binary compound, a ternary compound, or a quaternary compound formed by combining one of Sb).

필드 절연막(15)은 기판(10) 상에 형성될 수 있다. 필드 절연막(15)은 핀형 패턴(AF)의 측벽의 일부 상에 형성될 수 있다. 핀형 패턴(AF)은 필드 절연막(15)의 상면보다 위로 돌출될 수 있다. 필드 절연막(15)은 예를 들어, 산화막, 질화막, 산질화막 또는 이들의 조합막을 포함할 수 있다.The field insulating layer 15 may be formed on the substrate 10 . The field insulating layer 15 may be formed on a portion of the sidewall of the fin-shaped pattern AF. The fin-shaped pattern AF may protrude above the top surface of the field insulating layer 15 . The field insulating layer 15 may include, for example, an oxide layer, a nitride layer, an oxynitride layer, or a combination thereof.

제1 게이트 전극(GE)은 핀형 패턴(AF) 상에 배치될 수 있다. 제1 게이트 전극(GE)는 제2 방향(D2)으로 연장될 수 있다. 제1 게이트 전극(GE)은 핀형 패턴(AF)과 교차할 수 있다. The first gate electrode GE may be disposed on the fin-shaped pattern AF. The first gate electrode GE may extend in the second direction D2 . The first gate electrode GE may cross the fin pattern AF.

제1 게이트 전극(GE)은 예를 들어, 금속, 도전성 금속 질화물, 도전성 금속 탄질화물, 도전성 금속 탄화물, 금속 실리사이드, 도핑된 반도체 물질, 도전성 금속 산질화물 및 도전성 금속 산화물 중 적어도 하나를 포함할 수 있다.The first gate electrode GE may include, for example, at least one of a metal, a conductive metal nitride, a conductive metal carbonitride, a conductive metal carbide, a metal silicide, a doped semiconductor material, a conductive metal oxynitride, and a conductive metal oxide. have.

제1 게이트 절연막(GI)은 제1 게이트 전극(GE) 및 핀형 패턴(AF) 사이와, 제1 게이트 전극(GE)과 필드 절연막(15) 사이에 배치될 수 있다. 제1 게이트 절연막(GI)은 예를 들어, 실리콘 산화물, 실리콘 산질화물, 실리콘 질화물, 또는 실리콘 산화물보다 유전 상수가 큰 고유전율 물질을 포함할 수 있다. 고유전율 물질은 예를 들어, 보론 질화물, 금속 산화물, 금속 실리콘 산화물 중 적어도 하나를 포함할 수 있다.The first gate insulating layer GI may be disposed between the first gate electrode GE and the fin-shaped pattern AF and between the first gate electrode GE and the field insulating layer 15 . The first gate insulating layer GI may include, for example, silicon oxide, silicon oxynitride, silicon nitride, or a high-k material having a dielectric constant greater than that of silicon oxide. The high-k material may include, for example, at least one of boron nitride, metal oxide, and metal silicon oxide.

몇몇 실시예들에 따른 반도체 장치는 네거티브 커패시터(Negative Capacitor)를 이용한 NC(Negative Capacitance) FET을 포함할 수 있다. 예를 들어, 제1 게이트 절연막(GI)은 강유전체 특성을 갖는 강유전체 물질막과, 상유전체 특성을 갖는 상유전체 물질막을 포함할 수 있다. The semiconductor device according to some embodiments may include a negative capacitance (NC) FET using a negative capacitor. For example, the first gate insulating layer GI may include a ferroelectric material layer having ferroelectric properties and a paraelectric material layer having paraelectric properties.

강유전체 물질막은 음의 커패시턴스를 가질 수 있고, 상유전체 물질막은 양의 커패시턴스를 가질 수 있다. 예를 들어, 두 개 이상의 커패시터가 직렬 연결되고, 각각의 커패시터의 커패시턴스가 양의 값을 가질 경우, 전체 커패시턴스는 각각의 개별 커패시터의 커패시턴스보다 감소하게 된다. 반면, 직렬 연결된 두 개 이상의 커패시터의 커패시턴스 중 적어도 하나가 음의 값을 가질 경우, 전체 커패시턴스는 양의 값을 가지면서 각각의 개별 커패시턴스의 절대값보다 클 수 있다. The ferroelectric material layer may have a negative capacitance, and the paraelectric material layer may have a positive capacitance. For example, when two or more capacitors are connected in series and the capacitance of each capacitor has a positive value, the total capacitance is decreased than the capacitance of each individual capacitor. On the other hand, when at least one of the capacitances of two or more capacitors connected in series has a negative value, the total capacitance may have a positive value and be greater than the absolute value of each individual capacitance.

음의 커패시턴스를 갖는 강유전체 물질막과, 양의 커패시턴스를 갖는 상유전체 물질막이 직렬로 연결될 경우, 직렬로 연결된 강유전체 물질막 및 상유전체 물질막의 전체적인 커패시턴스 값은 증가할 수 있다. 전체적인 커패시턴스 값이 증가하는 것을 이용하여, 강유전체 물질막을 포함하는 트랜지스터는 상온에서 60 mV/decade 미만의 문턱전압이하 스윙(subthreshold swing(SS))을 가질 수 있다. When the ferroelectric material film having a negative capacitance and the paraelectric material film having a positive capacitance are connected in series, the total capacitance of the serially connected ferroelectric material film and the paraelectric material film may increase. By using the increase in the overall capacitance value, the transistor including the ferroelectric material layer may have a subthreshold swing (SS) of less than 60 mV/decade at room temperature.

강유전체 물질막은 강유전체 특성을 가질 수 있다. 강유전체 물질막은 예를 들어, 하프늄 산화물(hafnium oxide), 하프늄 지르코늄 산화물(hafnium zirconium oxide), 바륨 스트론튬 티타늄 산화물(barium strontium titanium oxide), 바륨 티타늄 산화물(barium titanium oxide) 및 납 지르코늄 티타늄 산화물(lead zirconium titanium oxide) 중 적어도 하나를 포함할 수 있다. 여기에서, 일 예로, 하프늄 지르코늄 산화물(hafnium zirconium oxide)은 하프늄 산화물(hafnium oxide)에 지르코늄(Zr)이 도핑된 물질일 수 있다. 다른 예로, 하프늄 지르코늄 산화물(hafnium zirconium oxide)은 하프늄(Hf)과 지르코늄(Zr)과 산소(O)의 화합물일 수도 있다.The ferroelectric material layer may have ferroelectric properties. The ferroelectric material film is, for example, hafnium oxide, hafnium zirconium oxide, barium strontium titanium oxide, barium titanium oxide, and lead zirconium oxide. titanium oxide). Here, for example, hafnium zirconium oxide may be a material in which hafnium oxide is doped with zirconium (Zr). As another example, hafnium zirconium oxide may be a compound of hafnium (Hf), zirconium (Zr), and oxygen (O).

강유전체 물질막은 도핑된 도펀트를 더 포함할 수 있다. 예를 들어, 도펀트는 알루미늄(Al), 티타늄(Ti), 니오븀(Nb), 란타넘(La), 이트륨(Y), 마그네슘(Mg), 실리콘(Si), 칼슘(Ca), 세륨(Ce), 디스프로슘(Dy), 어븀(Er), 가돌리늄(Gd), 게르마늄(Ge), 스칸듐(Sc), 스트론튬(Sr) 및 주석(Sn) 중 적어도 하나를 포함할 수 있다. 강유전체 물질막이 어떤 강유전체 물질을 포함하냐에 따라, 강유전체 물질막에 포함된 도펀트의 종류는 달라질 수 있다. The ferroelectric material layer may further include a doped dopant. For example, dopants are aluminum (Al), titanium (Ti), niobium (Nb), lanthanum (La), yttrium (Y), magnesium (Mg), silicon (Si), calcium (Ca), cerium (Ce) ), dysprosium (Dy), erbium (Er), gadolinium (Gd), germanium (Ge), scandium (Sc), strontium (Sr), and tin (Sn). Depending on which ferroelectric material the ferroelectric material layer includes, the type of dopant included in the ferroelectric material layer may vary.

강유전체 물질막이 하프늄 산화물을 포함할 경우, 강유전체 물질막에 포함된 도펀트는 예를 들어, 가돌리늄(Gd), 실리콘(Si), 지르코늄(Zr), 알루미늄(Al) 및 이트륨(Y) 중 적어도 하나를 포함할 수 있다. When the ferroelectric material layer includes hafnium oxide, the dopant included in the ferroelectric material layer includes, for example, at least one of gadolinium (Gd), silicon (Si), zirconium (Zr), aluminum (Al), and yttrium (Y). may include

도펀트가 알루미늄(Al)일 경우, 강유전체 물질막은 3 내지 8 at%(atomic %)의 알루미늄을 포함할 수 있다. 여기에서, 도펀트의 비율은 하프늄 및 알루미늄의 합에 대한 알루미늄의 비율일 수 있다. When the dopant is aluminum (Al), the ferroelectric material layer may include 3 to 8 at% (atomic %) of aluminum. Here, the ratio of the dopant may be a ratio of aluminum to the sum of hafnium and aluminum.

도펀트가 실리콘(Si)일 경우, 강유전체 물질막은 2 내지 10 at%의 실리콘을 포함할 수 있다. 도펀트가 이트륨(Y)일 경우, 강유전체 물질막은 2 내지 10 at%의 이트륨을 포함할 수 있다. 도펀트가 가돌리늄(Gd)일 경우, 강유전체 물질막은 1 내지 7 at%의 가돌리늄을 포함할 수 있다. 도펀트가 지르코늄(Zr)일 경우, 강유전체 물질막은 50 내지 80 at%의 지르코늄을 포함할 수 있다. When the dopant is silicon (Si), the ferroelectric material layer may contain 2 to 10 at% silicon. When the dopant is yttrium (Y), the ferroelectric material layer may include 2 to 10 at% yttrium. When the dopant is gadolinium (Gd), the ferroelectric material layer may contain 1 to 7 at% gadolinium. When the dopant is zirconium (Zr), the ferroelectric material layer may include 50 to 80 at% of zirconium.

상유전체 물질막은 상유전체 특성을 가질 수 있다. 상유전체 물질막은 예를 들어, 실리콘 산화물(silicon oxide) 및 고유전율을 갖는 금속 산화물 중 적어도 하나를 포함할 수 있다. 상유전체 물질막에 포함된 금속 산화물은 예를 들어, 하프늄 산화물(hafnium oxide), 지르코늄 산화물(zirconium oxide) 및 알루미늄 산화물(aluminum oxide) 중 적어도 하나를 포함할 수 있지만, 이에 제한되는 것은 아니다. The paraelectric material layer may have paraelectric properties. The paraelectric material layer may include, for example, at least one of silicon oxide and a metal oxide having a high dielectric constant. The metal oxide included in the paraelectric material layer may include, for example, at least one of hafnium oxide, zirconium oxide, and aluminum oxide, but is not limited thereto.

강유전체 물질막 및 상유전체 물질막은 동일한 물질을 포함할 수 있다. 강유전체 물질막은 강유전체 특성을 갖지만, 상유전체 물질막은 강유전체 특성을 갖지 않을 수 있다. 예를 들어, 강유전체 물질막 및 상유전체 물질막이 하프늄 산화물을 포함할 경우, 강유전체 물질막에 포함된 하프늄 산화물의 결정 구조는 상유전체 물질막에 포함된 하프늄 산화물의 결정 구조와 다르다. The ferroelectric material layer and the paraelectric material layer may include the same material. The ferroelectric material film may have ferroelectric properties, but the paraelectric material film may not have ferroelectric properties. For example, when the ferroelectric material layer and the paraelectric material layer include hafnium oxide, the crystal structure of hafnium oxide included in the ferroelectric material layer is different from the crystal structure of hafnium oxide included in the paraelectric material layer.

강유전체 물질막은 강유전체 특성을 갖는 두께를 가질 수 있다. 강유전체 물질막의 두께는 예를 들어, 0.5 내지 10nm 일 수 있지만, 이에 제한되는 것은 아니다. 각각의 강유전체 물질마다 강유전체 특성을 나타내는 임계 두께가 달라질 수 있으므로, 강유전체 물질막의 두께는 강유전체 물질에 따라 달라질 수 있다.The ferroelectric material layer may have a thickness having ferroelectric properties. The thickness of the ferroelectric material layer may be, for example, 0.5 to 10 nm, but is not limited thereto. Since the critical thickness representing the ferroelectric properties may vary for each ferroelectric material, the thickness of the ferroelectric material film may vary depending on the ferroelectric material.

일 예로, 제1 게이트 절연막(GI)은 하나의 강유전체 물질막을 포함할 수 있다. 다른 예로, 제1 게이트 절연막(GI)은 서로 간에 이격된 복수의 강유전체 물질막을 포함할 수 있다. 제1 게이트 절연막(GI)은 복수의 강유전체 물질막과, 복수의 상유전체 물질막이 교대로 적층된 적층막 구조를 가질 수 있다.For example, the first gate insulating layer GI may include one ferroelectric material layer. As another example, the first gate insulating layer GI may include a plurality of ferroelectric material layers spaced apart from each other. The first gate insulating layer GI may have a stacked structure in which a plurality of ferroelectric material layers and a plurality of paraelectric material layers are alternately stacked.

게이트 캡핑 패턴(GE_CAP)은 제1 게이트 전극(GE) 상에 배치될 수 있다. 도전성 하부 배선(110, 120)은 제1 게이트 전극(GE) 상에 배치될 수 있다. 도전성 하부 배선(110, 120)은 제1 게이트 전극(GE)과 연결되지 않는 것으로 도시하였지만, 이에 제한되는 것은 아니다. 도전성 하부 배선(110, 120) 중 하나는 제1 게이트 전극(GE)과 연결될 수 있다. The gate capping pattern GE_CAP may be disposed on the first gate electrode GE. The conductive lower wirings 110 and 120 may be disposed on the first gate electrode GE. Although it is illustrated that the conductive lower wirings 110 and 120 are not connected to the first gate electrode GE, the present invention is not limited thereto. One of the conductive lower wirings 110 and 120 may be connected to the first gate electrode GE.

도 22는 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 도면이다. 설명의 편의상, 도 21을 이용하여 설명한 것과 다른 점을 중심으로 설명한다. 22 is a diagram for describing a semiconductor device according to some embodiments. For convenience of description, a point different from that described with reference to FIG. 21 will be mainly described.

도 22를 참고하면, 몇몇 실시예들에 따른 반도체 장치에서, 트랜지스터(TR)는 나노 시트(NS)와, 나노 시트(NS)를 감싸는 제1 게이트 전극(GE)과, 나노 시트(NS)와 제1 게이트 전극(GE) 사이의 제1 게이트 절연막(GI)을 포함할 수 있다.Referring to FIG. 22 , in a semiconductor device according to some embodiments, the transistor TR includes a nanosheet NS, a first gate electrode GE surrounding the nanosheet NS, and a nanosheet NS. A first gate insulating layer GI between the first gate electrodes GE may be included.

나노 시트(NS)는 하부 핀형 패턴(BAF) 상에 배치될 수 있다. 나노 시트(NS)는 하부 핀형 패턴(BAF)과 제3 방향(D3)으로 이격될 수 있다. 트랜지스터(TR)는 제3 방향(D3)으로 이격된 3개의 나노 시트(NS)를 포함하는 것으로 도시되었지만, 이에 제한되는 것은 아니다. 하부 핀형 패턴(BAF) 상에 제3 방향(D3)으로 배치된 나노 시트(NS)는 3개보다 많을 수도 있고, 3개보다 작을 수도 있음은 물론이다. The nanosheet NS may be disposed on the lower fin-shaped pattern BAF. The nanosheet NS may be spaced apart from the lower fin-shaped pattern BAF in the third direction D3 . The transistor TR is illustrated as including three nanosheets NS spaced apart in the third direction D3, but is not limited thereto. Of course, the number of nanosheets NS disposed in the third direction D3 on the lower fin-shaped pattern BAF may be greater than three or less than three.

하부 핀형 패턴(BAF) 및 나노 시트(NS)는 각각 예를 들어, 원소 반도체 물질인 실리콘 또는 게르마늄을 포함할 수 있다. 하부 핀형 패턴(BAF) 및 나노 시트(NS)는 각각 화합물 반도체를 포함할 수 있고, 예를 들어, IV-IV족 화합물 반도체 또는 III-V족 화합물 반도체를 포함할 수 있다. 하부 핀형 패턴(BAF) 및 나노 시트(NS)는 동일한 물질을 포함할 수도 있고, 서로 다른 물질을 포함할 수도 있다.Each of the lower fin-shaped pattern BAF and the nanosheet NS may include, for example, silicon or germanium, which is an elemental semiconductor material. Each of the lower fin-shaped pattern BAF and the nanosheet NS may include a compound semiconductor, for example, a group IV-IV compound semiconductor or a group III-V compound semiconductor. The lower fin-shaped pattern BAF and the nanosheet NS may include the same material or different materials.

도 23 내지 도 25는 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 도면들이다. 참고적으로, 도 23은 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 평면도이다. 도 24은 도 23의 D - D 및 E - E를 따라 절단한 단면도이다. 도 25는 도 23의 F - F를 따라 절단한 단면도이다.23 to 25 are diagrams for explaining a semiconductor device according to some embodiments. For reference, FIG. 23 is a plan view illustrating a semiconductor device according to some embodiments. 24 is a cross-sectional view taken along lines D - D and E - E of FIG. 23 . 25 is a cross-sectional view taken along line F - F of FIG. 23 .

도 23 내지 도 25를 참조하면, 기판(10) 상에 로직 셀(LC)이 제공될 수 있다. 로직 셀(LC)은 특정 기능을 수행하는 논리 소자(예를 들어, 인버터, 플립 플롭 등)를 의미할 수 있다. 로직 셀(LC)은 논리 소자를 구성하는 수직형 트랜지스터들(Vertical FET) 및 상기 수직형 트랜지스터들을 서로 연결하는 배선들을 포함할 수 있다.23 to 25 , a logic cell LC may be provided on the substrate 10 . The logic cell LC may refer to a logic device (eg, an inverter, a flip-flop, etc.) that performs a specific function. The logic cell LC may include vertical transistors (Vertical FETs) constituting a logic device and wirings connecting the vertical transistors to each other.

기판(10) 상의 로직 셀(LC)은, 제1 활성 영역(RX1) 및 제2 활성 영역(RX2)을 포함할 수 있다. 예를 들어, 제1 활성 영역(RX1)은 PMOSFET 영역일 수 있고, 제2 활성 영역(RX2)은 NMOSFET 영역일 수 있다. 기판(10)의 상부에 형성된 트렌치(T_CH)에 의해 제1 및 제2 활성 영역들(RX1, RX2)이 정의될 수 있다. 제1 및 제2 활성 영역들(RX1, RX2)은 제1 방향(D1)으로 서로 이격될 수 있다.The logic cell LC on the substrate 10 may include a first active region RX1 and a second active region RX2 . For example, the first active region RX1 may be a PMOSFET region, and the second active region RX2 may be an NMOSFET region. First and second active regions RX1 and RX2 may be defined by the trench T_CH formed on the substrate 10 . The first and second active regions RX1 and RX2 may be spaced apart from each other in the first direction D1 .

제1 활성 영역(RX1) 상에 제1 하부 에피 패턴(SOP1)이 제공될 수 있고, 제2 활성 영역(RX2) 상에 제2 하부 에피 패턴(SOP2)이 제공될 수 있다. 평면적 관점에서, 제1 하부 에피 패턴(SOP1)은 제1 활성 영역(RX1)과 중첩될 수 있고, 제2 하부 에피 패턴(SOP2)은 제2 활성 영역(RX2)과 중첩될 수 있다. 제1 및 제2 하부 에피 패턴들(SOP1, SOP2)은 선택적 에피택셜 성장 공정으로 형성된 에피택셜 패턴들일 수 있다. 제1 하부 에피 패턴(SOP1)은 기판(10)의 제1 리세스 영역(RS1) 내에 제공될 수 있고, 제2 하부 에피 패턴(SOP2)은 기판(10)의 제2 리세스 영역(RS2) 내에 제공될 수 있다.A first lower epitaxial pattern SOP1 may be provided on the first active area RX1 , and a second lower epitaxial pattern SOP2 may be provided on the second active area RX2 . In a plan view, the first lower epi pattern SOP1 may overlap the first active area RX1 , and the second lower epi pattern SOP2 may overlap the second active area RX2 . The first and second lower epitaxial patterns SOP1 and SOP2 may be epitaxial patterns formed by a selective epitaxial growth process. The first lower epi pattern SOP1 may be provided in the first recess region RS1 of the substrate 10 , and the second lower epi pattern SOP2 may be provided in the second recess region RS2 of the substrate 10 . may be provided within.

제1 활성 영역(RX1) 상에 제1 활성 패턴들(AP1)이 제공될 수 있고, 제2 활성 영역(RX2) 상에 제2 활성 패턴들(AP2)이 제공될 수 있다. 제1 및 제2 활성 패턴들(AP1, AP2) 각각은 수직하게 돌출된 핀(Fin) 형태를 가질 수 있다. 평면적 관점에서, 제1 및 제2 활성 패턴들(AP1, AP2) 각각은 제1 방향(D2)으로 연장되는 바 형태를 가질 수 있다. 제1 활성 패턴들(AP1)은 제2 방향(D2)을 따라 배열될 수 있고, 제2 활성 패턴들(AP2)은 제2 방향(D2)을 따라 배열될 수 있다.First active patterns AP1 may be provided on the first active area RX1 , and second active patterns AP2 may be provided on the second active area RX2 . Each of the first and second active patterns AP1 and AP2 may have a vertically protruding fin shape. In a plan view, each of the first and second active patterns AP1 and AP2 may have a bar shape extending in the first direction D2 . The first active patterns AP1 may be arranged along the second direction D2 , and the second active patterns AP2 may be arranged along the second direction D2 .

각각의 제1 활성 패턴들(AP1)은, 제1 하부 에피 패턴(SOP1)으로부터 수직하게 돌출된 제1 채널 패턴(CHP1) 및 제1 채널 패턴(CHP1) 상의 제1 상부 에피 패턴(DOP1)을 포함할 수 있다. 각각의 제2 활성 패턴들(AP2)은, 제2 하부 에피 패턴(SOP2)으로부터 수직하게 돌출된 제2 채널 패턴(CHP2) 및 제2 채널 패턴(CHP2) 상의 제2 상부 에피 패턴(DOP2)을 포함할 수 있다. Each of the first active patterns AP1 includes a first channel pattern CHP1 vertically protruding from the first lower epi pattern SOP1 and a first upper epi pattern DOP1 on the first channel pattern CHP1. may include Each of the second active patterns AP2 includes a second channel pattern CHP2 vertically protruding from the second lower epi pattern SOP2 and a second upper epi pattern DOP2 on the second channel pattern CHP2. may include

기판(10) 상에 소자 분리막(ST)이 제공되어 트렌치(T_CH)를 채울 수 있다. 소자 분리막(ST)은 제1 및 제2 하부 에피 패턴들(SOP1, SOP2)의 상면들을 덮을 수 있다. 제1 및 제2 활성 패턴들(AP1, AP2)은 소자 분리막(ST) 위로 수직하게 돌출될 수 있다. The device isolation layer ST may be provided on the substrate 10 to fill the trench T_CH. The device isolation layer ST may cover upper surfaces of the first and second lower epi-patterns SOP1 and SOP2. The first and second active patterns AP1 and AP2 may protrude vertically above the device isolation layer ST.

소자 분리막(ST) 상에, 제1 방향(D1)으로 서로 평행하게 연장되는 복수개의 제2 게이트 전극들(420)이 제공될 수 있다. 제2 게이트 전극들(420)은 제2 방향(D2)을 따라 배열될 수 있다. 제2 게이트 전극(420)은 제1 활성 패턴(AP1)의 제1 채널 패턴(CHP1)을 감쌀 수 있고, 제2 활성 패턴(AP2)의 제2 채널 패턴(CHP2)을 감쌀 수 있다. 예를 들어, 제1 활성 패턴(AP1)의 제1 채널 패턴(CHP1)은 제1 내지 제4 측벽들(SW1-SW4)을 가질 수 있다. 제1 및 제2 측벽들(SW1, SW2)은 제2 방향(D2)으로 서로 대향할 수 있고, 제3 및 제4 측벽들(SW3, SW4)은 제1 방향(D1)으로 서로 대향할 수 있다. 제2 게이트 전극(420)은 제1 내지 제4 측벽들(SW1-SW4) 상에 제공될 수 있다. 다시 말하면, 제2 게이트 전극(420)은 제1 내지 제4 측벽들(SW1-SW4)을 둘러쌀 수 있다.A plurality of second gate electrodes 420 extending parallel to each other in the first direction D1 may be provided on the device isolation layer ST. The second gate electrodes 420 may be arranged along the second direction D2 . The second gate electrode 420 may surround the first channel pattern CHP1 of the first active pattern AP1 and may surround the second channel pattern CHP2 of the second active pattern AP2 . For example, the first channel pattern CHP1 of the first active pattern AP1 may have first to fourth sidewalls SW1 - SW4 . The first and second sidewalls SW1 and SW2 may face each other in the second direction D2 , and the third and fourth sidewalls SW3 and SW4 may face each other in the first direction D1 . have. The second gate electrode 420 may be provided on the first to fourth sidewalls SW1 - SW4 . In other words, the second gate electrode 420 may surround the first to fourth sidewalls SW1 - SW4 .

제2 게이트 전극(420)과 각각의 제1 및 제2 채널 패턴들(CHP1, CHP2) 사이에 제2 게이트 절연막(430)이 개재될 수 있다. 제2 게이트 절연막(430)은 제2 게이트 전극(420)의 바닥면과 제2 게이트 전극(420)의 내측벽을 덮을 수 있다. 예를 들어, 제2 게이트 절연막(430)은 제1 활성 패턴(AP1)의 제1 내지 제4 측벽들(SW1-SW4)을 직접 덮을 수 있다. A second gate insulating layer 430 may be interposed between the second gate electrode 420 and each of the first and second channel patterns CHP1 and CHP2 . The second gate insulating layer 430 may cover a bottom surface of the second gate electrode 420 and an inner wall of the second gate electrode 420 . For example, the second gate insulating layer 430 may directly cover the first to fourth sidewalls SW1 to SW4 of the first active pattern AP1 .

제1 및 제2 상부 에피 패턴들(DOP1, DOP2)은 제2 게이트 전극(420) 위로 수직하게 돌출될 수 있다. 제2 게이트 전극(420)의 상면은, 제1 및 제2 상부 에피 패턴들(DOP1, DOP2) 각각의 바닥면보다 낮을 수 있다. 다시 말하면, 제1 및 제2 활성 패턴들(AP1, AP2) 각각은, 기판(10)으로부터 수직하게 돌출되어 제2 게이트 전극(420)을 관통하는 구조를 가질 수 있다. The first and second upper epitaxial patterns DOP1 and DOP2 may vertically protrude above the second gate electrode 420 . A top surface of the second gate electrode 420 may be lower than a bottom surface of each of the first and second upper epitaxial patterns DOP1 and DOP2 . In other words, each of the first and second active patterns AP1 and AP2 may have a structure that vertically protrudes from the substrate 10 and penetrates the second gate electrode 420 .

몇몇 실시예들에 따른 반도체 장치는, 캐리어들이 제3 방향(D3)으로 이동하는 수직형 트랜지스터들을 포함할 수 있다. 예를 들어, 제2 게이트 전극(420)에 전압이 인가되어 트랜지스터가 "온(on)"될 경우, 하부 에피 패턴(SOP1, SOP2)으로부터 채널 패턴(CHP1, CHP2)을 통해 상부 에피 패턴(DOP1, DOP2)으로 캐리어들이 이동할 수 있다. 몇몇 실시예에 따른 반도체 장치에서, 제2 게이트 전극(420)은 채널 패턴(CHP1, CHP2)의 측벽(SW1-SW4)을 완전히 둘러쌀 수 있다. 본 발명에 따른 트랜지스터는, 게이트 올 어라운드(gate all around) 구조를 갖는 3차원 전계 효과 트랜지스터(예를 들어, VFET)일 수 있다. 게이트가 채널을 둘러싸기 때문에, 몇몇 실시예들에 따른 반도체 장치는 우수한 전기적 특성을 가질 수 있다. The semiconductor device according to some embodiments may include vertical transistors in which carriers move in the third direction D3 . For example, when a voltage is applied to the second gate electrode 420 to turn on the transistor, the upper epi-pattern DOP1 from the lower epi-patterns SOP1 and SOP2 through the channel patterns CHP1 and CHP2. , DOP2), carriers can move. In the semiconductor device according to some embodiments, the second gate electrode 420 may completely surround the sidewalls SW1 - SW4 of the channel patterns CHP1 and CHP2 . The transistor according to the present invention may be a three-dimensional field effect transistor (eg, VFET) having a gate all around structure. Since the gate surrounds the channel, the semiconductor device according to some embodiments may have excellent electrical characteristics.

소자 분리막(ST) 상에, 제2 게이트 전극들(420) 및 제1 및 제2 활성 패턴들(AP1, AP2)을 덮는 스페이서(440)가 제공될 수 있다. 스페이서(440)는 실리콘 질화막 또는 실리콘 산질화막을 포함할 수 있다. 스페이서(440)는 하부 스페이서(440LS), 상부 스페이서(440US) 및 하부 및 상부 스페이서들(440LS, 440US) 사이의 게이트 스페이서(440GS)를 포함할 수 있다. A spacer 440 covering the second gate electrodes 420 and the first and second active patterns AP1 and AP2 may be provided on the device isolation layer ST. The spacer 440 may include a silicon nitride layer or a silicon oxynitride layer. The spacer 440 may include a lower spacer 440LS, an upper spacer 440US, and a gate spacer 440GS between the lower and upper spacers 440LS and 440US.

하부 스페이서(440LS)는 소자 분리막(ST)의 상면을 직접 덮을 수 있다. 하부 스페이서(440LS)에 의해 제2 게이트 전극들(420)이 소자 분리막(ST)으로부터 제3 방향(D3)으로 이격될 수 있다. 게이트 스페이서(440GS)는 제2 게이트 전극들(420) 각각의 상면 및 외측벽을 덮을 수 있다. 상부 스페이서(440)는 제1 및 제2 상부 에피 패턴들(DOP1, DOP2)을 덮을 수 있다. 단, 상부 스페이서(440US)는 제1 및 제2 상부 에피 패턴들(DOP1, DOP2)의 상면들을 덮지 못하고, 제1 및 제2 상부 에피 패턴들(DOP1, DOP2)의 상면들을 노출할 수 있다.The lower spacer 440LS may directly cover the upper surface of the device isolation layer ST. The second gate electrodes 420 may be spaced apart from the device isolation layer ST in the third direction D3 by the lower spacer 440LS. The gate spacer 440GS may cover a top surface and an outer wall of each of the second gate electrodes 420 . The upper spacer 440 may cover the first and second upper epi-patterns DOP1 and DOP2. However, the upper spacer 440US may not cover the upper surfaces of the first and second upper epitaxial patterns DOP1 and DOP2 , but may expose upper surfaces of the first and second upper epitaxial patterns DOP1 and DOP2 .

스페이서(440) 상에 하부 층간 절연막의 제1 부분(190BP)이 제공될 수 있다. 하부 층간 절연막의 제1 부분(190BP)의 상면은 제1 및 제2 상부 에피 패턴들(DOP1, DOP2)의 상면들과 실질적으로 동일 평면을 이룰 수 있다. 하부 층간 절연막의 제1 부분(190BP) 상에 하부 층간 절연막의 제2 부분(190UP)과, 제1 및 제2 층간 절연막들(150, 160)이 순차적으로 적층될 수 있다. 하부 층간 절연막의 제1 부분(190BP) 및 하부 층간 절연막의 제2 부분(190UP)은 하부 층간 절연막(190)에 포함될 수 있다. 하부 층간 절연막의 제2 부분(190UP)은 제1 및 제2 상부 에피 패턴들(DOP1, DOP2)의 상면들을 덮을 수 있다.A first portion 190BP of the lower interlayer insulating layer may be provided on the spacer 440 . A top surface of the first portion 190BP of the lower interlayer insulating layer may be substantially coplanar with top surfaces of the first and second upper epitaxial patterns DOP1 and DOP2. A second portion 190UP of the lower interlayer insulating layer and the first and second interlayer insulating layers 150 and 160 may be sequentially stacked on the first portion 190BP of the lower interlayer insulating layer. The first portion 190BP of the lower interlayer insulating layer and the second portion 190UP of the lower interlayer insulating layer may be included in the lower interlayer insulating layer 190 . The second portion 190UP of the lower interlayer insulating layer may cover upper surfaces of the first and second upper epitaxial patterns DOP1 and DOP2.

하부 층간 절연막의 제2 부분(190UP)을 관통하여 제1 및 제2 상부 에피 패턴들(DOP1, DOP2)에 접속하는 적어도 하나의 제1 소오스/드레인 컨택(470)이 제공될 수 있다. 하부 층간 절연막(190), 하부 스페이서(440LS) 및 소자 분리막(ST)을 순차적으로 관통하여, 제1 및 제2 하부 에피 패턴들(SOP1, SOP2)에 접속하는 적어도 하나의 제2 소오스/드레인 컨택(570)이 제공될 수 있다. 하부 층간 절연막의 제2 부분(190UP), 하부 층간 절연막의 제1 부분(190BP), 및 게이트 스페이서(440GS)를 순차적으로 관통하여, 제2 게이트 전극(420)에 접속하는 게이트 컨택(480)이 제공될 수 있다.At least one first source/drain contact 470 may be provided through the second portion 190UP of the lower interlayer insulating layer and connected to the first and second upper epitaxial patterns DOP1 and DOP2. At least one second source/drain contact sequentially passing through the lower interlayer insulating layer 190 , the lower spacer 440LS and the device isolation layer ST to connect to the first and second lower epi patterns SOP1 and SOP2 . 570 may be provided. A gate contact 480 passing through the second portion 190UP of the lower interlayer insulating layer, the first portion 190BP of the lower interlayer insulating layer, and the gate spacer 440GS and connected to the second gate electrode 420 is formed. can be provided.

도시되지 않았지만, 하부 층간 절연막의 제2 부분(190UP)과 제1 층간 절연막(150) 사이에, 식각 정지막이 추가적으로 배치될 수 있다. 제1 층간 절연막(150) 및 제2 층간 절연막(160) 사이에 제1 식각 정지막(155)이 배치될 수 있다. Although not shown, an etch stop layer may be additionally disposed between the second portion 190UP of the lower interlayer insulating layer and the first interlayer insulating layer 150 . A first etch stop layer 155 may be disposed between the first interlayer insulating layer 150 and the second interlayer insulating layer 160 .

제1 층간 절연막(150) 내에 제1 도전성 하부 배선(110)이 제공될 수 있다. 제1 도전성 하부 배선(110)은 비아부(112)와 배선부(111)를 포함할 수 있다. 제1 도전성 하부 배선(110)은 제1 소오스/드레인 컨택(470), 제2 소오스/드레인 컨택(570) 및 게이트 컨택(480)과 연결될 수 있다. 제2 층간 절연막(160) 내에 제1 상부 배선 구조체(210) 및 제1 도전성 삽입 패턴(310)이 제공될 수 있다. A first conductive lower wiring 110 may be provided in the first interlayer insulating layer 150 . The first conductive lower wiring 110 may include a via part 112 and a wiring part 111 . The first conductive lower wiring 110 may be connected to the first source/drain contact 470 , the second source/drain contact 570 , and the gate contact 480 . A first upper interconnection structure 210 and a first conductive insertion pattern 310 may be provided in the second interlayer insulating layer 160 .

도시되지 않았지만, 제1 소오스/드레인 컨택(470) 및 제1 도전성 하부 배선(110) 사이에 도전성 삽입 패턴이 더 배치될 수 있다. 또한, 제2 소오스/드레인 컨택(570) 및 제1 도전성 하부 배선(110) 사이에 도전성 삽입 패턴이 더 배치될 수 있다. 게이트 컨택(480) 및 제1 도전성 하부 배선(110) 사이에 도전성 삽입 패턴이 더 배치될 수 있다.Although not shown, a conductive insertion pattern may be further disposed between the first source/drain contact 470 and the first conductive lower wiring 110 . In addition, a conductive insertion pattern may be further disposed between the second source/drain contact 570 and the first conductive lower wiring 110 . A conductive insertion pattern may be further disposed between the gate contact 480 and the first conductive lower wiring 110 .

도시된 것과 달리, 예를 들어, 제1 소오스/드레인 컨택(470) 및 제1 도전성 하부 배선(110) 사이에, 제1 상부 배선 구조체(210)과 유사한 추가적인 배선 구조체가 더 배치될 수 있다.Unlike the illustration, for example, an additional interconnection structure similar to the first upper interconnection structure 210 may be further disposed between the first source/drain contact 470 and the first conductive lower interconnection 110 .

제1 도전성 하부 배선(110), 제1 도전성 삽입 패턴(310) 및 제1 상부 배선 구조체(210)에 대한 상세한 설명은 앞서 도 1 내지 도 20을 이용하여 설명한 것과 실질적으로 동일할 수 있다.Detailed descriptions of the first conductive lower interconnection 110 , the first conductive insertion pattern 310 , and the first upper interconnection structure 210 may be substantially the same as those described with reference to FIGS. 1 to 20 .

도 26a 내지 도 29b는 몇몇 실시예들에 따른 반도체 장치 제조 방법을 설명하기 위한 중간단계 도면들이다. 참고적으로, 도 26a, 도 27a, 도 28a 및 도 29a는 각각 도 1의 A - A를 따라 절단한 단면도일 수 있다. 도 26b, 도 27b, 도 28b 및 도 29b는 각각 도 1의 B - B를 따라 절단한 단면도일 수 있다.26A to 29B are intermediate steps for explaining a method of manufacturing a semiconductor device according to some embodiments. For reference, FIGS. 26A, 27A, 28A, and 29A may be cross-sectional views taken along line A - A of FIG. 1 , respectively. 26B, 27B, 28B, and 29B may be cross-sectional views taken along line B - B of FIG. 1 , respectively.

도 26a 및 도 26b를 참고하면, 제1 층간 절연막(150) 내에, 제1 도전성 하부 배선(110) 및 제2 도전성 하부 배선(120)이 형성될 수 있다.26A and 26B , the first conductive lower wiring 110 and the second conductive lower wiring 120 may be formed in the first interlayer insulating layer 150 .

하부 배선 트렌치(110t)는 제1 층간 절연막(150) 내에 형성될 수 있다. 하부 배선 트렌치(110t) 내에, 제1 도전성 하부 배선(110) 및 제2 도전성 하부 배선(120)이 형성될 수 있다. 제1 도전성 하부 배선(110) 및 제2 도전성 하부 배선(120)은 각각 하부 배선 배리어막(110a)과 하부 배선 필링막(110b)을 포함할 수 있다.The lower interconnection trench 110t may be formed in the first interlayer insulating layer 150 . A first conductive lower interconnection 110 and a second conductive lower interconnection 120 may be formed in the lower interconnection trench 110t. The first conductive lower wiring 110 and the second conductive lower wiring 120 may include a lower wiring barrier layer 110a and a lower wiring filling layer 110b, respectively.

이어서, 제1 층간 절연막(150), 제1 도전성 하부 배선(110) 및 제2 도전성 하부 배선(120) 상에, 제1 식각 정지막(155)이 형성될 수 있다. 또한, 제1 식각 정지막(155) 상에, 제2 하부 층간 절연막(160L)이 형성될 수 있다.Subsequently, a first etch stop layer 155 may be formed on the first interlayer insulating layer 150 , the first conductive lower wiring 110 , and the second conductive lower wiring 120 . Also, a second lower interlayer insulating layer 160L may be formed on the first etch stop layer 155 .

도 27a 및 도 27b를 참고하면, 제2 하부 층간 절연막(160L) 내에 삽입 패턴 트렌치(310t)가 형성될 수 있다. 27A and 27B , an insertion pattern trench 310t may be formed in the second lower interlayer insulating layer 160L.

삽입 패턴 트렌치(310t)를 포함하는 제2 하부 층간 절연막(160L)이 제1 도전성 하부 배선(110) 및 제2 도전성 하부 배선(120) 상에 형성된다. A second lower interlayer insulating layer 160L including the insertion pattern trench 310t is formed on the first conductive lower wiring 110 and the second conductive lower wiring 120 .

삽입 패턴 트렌치(310t)는 제1 식각 정지막(155)을 관통할 수 있다. 삽입 패턴 트렌치(310t)는 제1 도전성 하부 배선(110) 및 제2 도전성 하부 배선(120)을 노출시킨다. 하나의 삽입 패턴 트렌치(310t)는 하나의 도전성 하부 배선(110, 120)을 노출시킬 수 있다.The insertion pattern trench 310t may pass through the first etch stop layer 155 . The insertion pattern trench 310t exposes the first conductive lower interconnection 110 and the second conductive lower interconnection 120 . One insertion pattern trench 310t may expose one conductive lower wiring 110 and 120 .

도 28a 및 도 28b를 참고하면, 제1 도전성 하부 배선(110) 및 제2 도전성 하부 배선(120) 상에, 제1 도전성 삽입 패턴(310) 및 제2 도전성 삽입 패턴(320)이 형성된다.28A and 28B , a first conductive insertion pattern 310 and a second conductive insertion pattern 320 are formed on the first conductive lower wiring 110 and the second conductive lower wiring 120 .

제1 도전성 삽입 패턴(310) 및 제2 도전성 삽입 패턴(320)은 각각 삽입 패턴 트렌치(310t)를 채울 수 있다. The first conductive insertion pattern 310 and the second conductive insertion pattern 320 may fill the insertion pattern trench 310t, respectively.

제1 도전성 삽입 패턴(310)은 제1 도전성 하부 배선(110)과 연결되고, 제2 도전성 삽입 패턴(320)은 제2 도전성 하부 배선과 연결된다.The first conductive insertion pattern 310 is connected to the first conductive lower wiring 110 , and the second conductive insertion pattern 320 is connected to the second conductive lower wiring.

도 29a 및 도 29b를 참고하면, 제1 도전성 삽입 패턴(310) 및 제2 도전성 삽입 패턴(320) 상에, 제2 상부 층간 절연막(160U)이 형성될 수 있다. 29A and 29B , a second upper interlayer insulating layer 160U may be formed on the first conductive insertion pattern 310 and the second conductive insertion pattern 320 .

제2 상부 층간 절연막(160U)은 상부 배선 트렌치(211t) 및 상부 비아홀(212t)을 포함할 수 있다. 상부 비아홀(212t)은 상부 배선 트렌치(211t)의 바닥면에 형성될 수 있다. 상부 비아홀(212t)은 제1 도전성 삽입 패턴(310) 및 제2 도전성 삽입 패턴(320)을 노출시킬 수 있다.The second upper interlayer insulating layer 160U may include an upper wiring trench 211t and an upper via hole 212t. The upper via hole 212t may be formed in the bottom surface of the upper interconnection trench 211t. The upper via hole 212t may expose the first conductive insertion pattern 310 and the second conductive insertion pattern 320 .

이어서, 도 1 내지 도 4를 참고하면, 제1 상부 배선 구조체(210) 및 제2 상부 배선 구조체(220)는 상부 배선 트렌치(211t) 및 상부 비아홀(212t) 내에 형성될 수 있다. 제1 상부 배선 구조체(210) 및 제2 상부 배선 구조체(220)는 상부 배선 트렌치(211t) 및 상부 비아홀(212t)을 채울 수 있다.Subsequently, referring to FIGS. 1 to 4 , the first upper interconnection structure 210 and the second upper interconnection structure 220 may be formed in the upper interconnection trench 211t and the upper via hole 212t. The first upper interconnection structure 210 and the second upper interconnection structure 220 may fill the upper interconnection trench 211t and the upper via hole 212t.

이상 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.Although the embodiments of the present invention have been described with reference to the accompanying drawings, those of ordinary skill in the art to which the present invention pertains can realize that the present invention can be embodied in other specific forms without changing its technical spirit or essential features. you will be able to understand Therefore, it should be understood that the embodiments described above are illustrative in all respects and not restrictive.

110, 120: 도전성 하부 배선 210, 220: 상부 배선 구조체
310, 320: 도전성 삽입 패턴110, 120: conductive lower wiring 210, 220: upper wiring structure
310, 320: conductive insertion pattern

Claims

제1 금속 레벨에 배치되고, 제1 방향으로 연장된 제1 도전성 하부 배선;
상기 제1 도전성 하부 배선과 연결되고, 제1 도전성 상부 배선 및 제1 도전성 상부 비아를 포함하는 제1 상부 배선 구조체로, 상기 제1 도전성 상부 배선은 상기 제1 금속 레벨보다 높은 제2 금속 레벨에 배치되고, 상기 제1 방향과 다른 제2 방향으로 연장된 제1 상부 배선 구조체; 및
상기 제1 도전성 하부 배선 및 상기 제1 상부 배선 구조체 사이에 배치되고, 상기 제1 도전성 상부 비아와 연결된 도전성 삽입 패턴을 포함하고,
상기 도전성 삽입 패턴의 상면은 상기 제1 방향으로 제1 폭을 갖고,
상기 제1 도전성 상부 비아의 바닥면은 상기 제1 방향으로 상기 제1 폭보다 작은 제2 폭을 갖는 반도체 장치.a first conductive lower interconnection disposed on the first metal level and extending in a first direction;
A first upper wiring structure connected to the first conductive lower wiring and including a first conductive upper wiring and a first conductive upper via, wherein the first conductive upper wiring is at a second metal level higher than the first metal level a first upper interconnection structure disposed in a second direction different from the first direction; and
a conductive insertion pattern disposed between the first conductive lower interconnection and the first upper interconnection structure and connected to the first conductive upper via;
The upper surface of the conductive insertion pattern has a first width in the first direction,
A bottom surface of the first conductive upper via has a second width smaller than the first width in the first direction.

제1 항에 있어서,
상기 도전성 삽입 패턴의 상면은 상기 제2 방향으로 제3 폭을 갖고,
상기 제1 도전성 상부 비아의 바닥면은 상기 제2 방향으로 상기 제3 폭보다 작은 제4 폭을 갖는 반도체 장치.The method of claim 1,
The upper surface of the conductive insertion pattern has a third width in the second direction,
A bottom surface of the first conductive upper via has a fourth width smaller than the third width in the second direction.

제1 항에 있어서,
상기 도전성 삽입 패턴의 상면 및 상기 제1 도전성 상부 비아의 바닥면은 상기 제2 방향으로 제3 폭을 갖는 반도체 장치.The method of claim 1,
A top surface of the conductive insertion pattern and a bottom surface of the first conductive upper via have a third width in the second direction.

제1 항에 있어서,
상기 도전성 삽입 패턴은 상기 제1 도전성 하부 배선 및 상기 제1 도전성 상부 비아와 접촉하는 반도체 장치.The method of claim 1,
The conductive insertion pattern is in contact with the first conductive lower wiring and the first conductive upper via.

제1 항에 있어서,
상기 도전성 삽입 패턴의 두께는 상기 제1 도전성 하부 배선의 두께 및 상기 제1 도전성 상부 배선의 두께보다 작은 반도체 장치.The method of claim 1,
A thickness of the conductive insertion pattern is smaller than a thickness of the first conductive lower wiring and a thickness of the first conductive upper wiring.

제1 항에 있어서,
상기 제1 도전성 하부 배선 상에 배치된 식각 정지막을 더 포함하고,
상기 도전성 삽입 패턴의 두께는 상기 식각 정지막의 두께보다 큰 반도체 장치.The method of claim 1,
an etch stop layer disposed on the first conductive lower wiring;
A thickness of the conductive insertion pattern is greater than a thickness of the etch stop layer.

제1 항에 있어서,
상기 제1 금속 레벨에 배치되고, 상기 제1 방향으로 연장된 제2 도전성 하부 배선과,
상기 제2 도전성 하부 배선과 연결되고, 제2 도전성 상부 배선 및 제2 도전성 상부 비아를 포함하는 제2 상부 배선 구조체를 더 포함하고,
상기 제2 도전성 상부 배선은 상기 제2 금속 레벨에서 상기 제2 방향으로 연장되고,
상기 제2 도전성 상부 비아는 상기 제2 도전성 하부 배선과 직접 연결된 반도체 장치.The method of claim 1,
a second conductive lower wiring disposed on the first metal level and extending in the first direction;
a second upper wiring structure connected to the second conductive lower wiring and including a second conductive upper wiring and a second conductive upper via;
the second conductive upper wiring extends in the second direction from the second metal level;
The second conductive upper via is directly connected to the second conductive lower interconnection.

제1 항에 있어서,
상기 도전성 삽입 패턴은 단일막 구조를 갖는 반도체 장치.The method of claim 1,
The conductive insertion pattern is a semiconductor device having a single-layer structure.

제1 항에 있어서,
상기 도전성 삽입 패턴 상의 식각 정지막을 더 포함하고,
상기 제1 도전성 상부 비아는 상기 식각 정지막을 관통하는 반도체 장치.The method of claim 1,
Further comprising an etch stop layer on the conductive insertion pattern,
The first conductive upper via passes through the etch stop layer.

제1 항에 있어서,
상기 제1 상부 배선 구조체는 배리어 도전막 및 상기 배리어 도전막 상의 필링 도전막을 포함하고,
상기 필링 도전막은 상기 배리어 도전막에 의해 정의된 필링 리세스를 채우고,
상기 제1 도전성 상부 배선 및 상기 제1 도전성 상부 비아는 각각 상기 배리어 도전막 및 상기 필링 도전막을 포함하는 반도체 장치.The method of claim 1,
the first upper interconnection structure includes a barrier conductive layer and a filling conductive layer on the barrier conductive layer;
the filling conductive layer fills a filling recess defined by the barrier conductive layer;
The first conductive upper wiring and the first conductive upper via include the barrier conductive layer and the filling conductive layer, respectively.

제1 금속 레벨에 배치되고, 제1 방향으로 연장된 도전성 하부 배선;
상기 도전성 하부 배선과 연결되고, 도전성 상부 배선 및 도전성 상부 비아를 포함하는 상부 배선 구조체로, 상기 도전성 상부 배선은 상기 제1 금속 레벨보다 높은 제2 금속 레벨에 배치되고, 상기 제1 방향과 다른 제2 방향으로 연장된 상부 배선 구조체; 및
상기 도전성 하부 배선 및 상기 상부 배선 구조체 사이에 배치되고, 상기 도전성 상부 비아 및 상기 도전성 하부 배선과 바로 연결된 도전성 삽입 패턴을 포함하고,
평면적인 관점에서, 상기 도전성 삽입 패턴의 상면의 면적은 상기 도전성 상부 비아의 바닥면의 면적보다 큰 반도체 장치.a conductive lower wiring disposed on the first metal level and extending in a first direction;
An upper wiring structure connected to the conductive lower wiring and including a conductive upper wiring and a conductive upper via, the conductive upper wiring being disposed at a second metal level higher than the first metal level, and having a second metal level different from the first direction an upper interconnection structure extending in two directions; and
a conductive insertion pattern disposed between the conductive lower interconnection and the upper interconnection structure and directly connected to the conductive upper via and the conductive lower interconnection;
In a plan view, an area of a top surface of the conductive insertion pattern is greater than an area of a bottom surface of the conductive upper via.

제11 항에 있어서,
상기 도전성 삽입 패턴의 상면은 상기 제1 방향으로 제1 폭을 갖고,
상기 도전성 상부 비아의 바닥면은 상기 제1 방향으로 상기 제1 폭보다 작은 제2 폭을 갖는 반도체 장치.12. The method of claim 11,
The upper surface of the conductive insertion pattern has a first width in the first direction,
A bottom surface of the conductive upper via has a second width smaller than the first width in the first direction.

제11 항에 있어서,
상기 도전성 삽입 패턴의 상면은 상기 제2 방향으로 제1 폭을 갖고,
상기 도전성 상부 비아의 바닥면은 상기 제2 방향으로 상기 제1 폭보다 작은 제2 폭을 갖는 반도체 장치.12. The method of claim 11,
The upper surface of the conductive insertion pattern has a first width in the second direction,
A bottom surface of the conductive upper via has a second width smaller than the first width in the second direction.

제11 항에 있어서,
상기 도전성 삽입 패턴의 두께는 상기 도전성 하부 배선의 두께 및 상기 도전성 상부 배선의 두께보다 작은 반도체 장치.12. The method of claim 11,
A thickness of the conductive insertion pattern is smaller than a thickness of the conductive lower wiring and a thickness of the conductive upper wiring.

제11 항에 있어서,
상기 도전성 삽입 패턴은 배리어 도전막과, 상기 배리어 도전막 상의 필링 도전막을 포함하는 반도체 장치.12. The method of claim 11,
The conductive insertion pattern includes a barrier conductive layer and a filling conductive layer on the barrier conductive layer.

제11 항에 있어서,
상기 도전성 상부 배선은 배선 배리어막과, 배선 배리어막 상의 배선 필링막을 포함하고,
상기 도전성 상부 비아는 비아 필링막을 포함하고,
상기 배선 배리어막은 상기 배선 필링막 및 상기 비아 필링막을 분리하는 반도체 장치.12. The method of claim 11,
The conductive upper wiring includes a wiring barrier film and a wiring filling film on the wiring barrier film,
The conductive upper via includes a via filling film,
The wiring barrier layer separates the wiring filling layer and the via filling layer.

제1 방향으로 연장된 도전성 하부 배선;
상기 도전성 하부 배선 상에 배치되고, 상부 배선 트렌치 및 상부 비아홀을 포함하는 층간 절연막으로, 상기 상부 비아홀은 상기 상부 배선 트렌치의 바닥면에 배치된 층간 절연막;
상기 층간 절연막 내에, 상기 도전성 하부 배선과 접촉하고, 단일막 구조를 갖는 도전성 삽입 패턴; 및
상기 층간 절연막 내에, 배리어 도전막과 필링 도전막을 포함하고, 상기 도전성 삽입 패턴과 접촉하는 상부 배선 구조체를 포함하고,
상기 배리어 도전막은 상기 상부 배선 트렌치의 측벽 및 바닥면과, 상기 상부 비아홀의 측벽 및 바닥면을 따라 연장되고,
상기 도전성 삽입 패턴의 상면은 상기 제1 방향으로 제1 폭을 갖고,
상기 도전성 삽입 패턴의 상면을 기준으로, 상기 상부 배선 구조체의 바닥면은 상기 제1 방향으로 상기 제1 폭보다 작은 제2 폭을 갖는 반도체 장치.a conductive lower wiring extending in a first direction;
an interlayer insulating film disposed on the conductive lower wiring and including an upper wiring trench and an upper via hole, wherein the upper via hole includes an interlayer insulating film disposed on a bottom surface of the upper wiring trench;
a conductive insertion pattern in the interlayer insulating layer, in contact with the conductive lower wiring, and having a single layer structure; and
an upper wiring structure including a barrier conductive layer and a filling conductive layer in the interlayer insulating layer, and in contact with the conductive insertion pattern;
the barrier conductive layer extends along sidewalls and bottom surfaces of the upper wiring trench and sidewalls and bottom surfaces of the upper via hole;
The upper surface of the conductive insertion pattern has a first width in the first direction,
A bottom surface of the upper interconnection structure has a second width smaller than the first width in the first direction based on a top surface of the conductive insertion pattern.

제17 항에 있어서,
상기 도전성 삽입 패턴의 상면은 제2 방향으로 제3 폭을 갖고,
상기 도전성 삽입 패턴의 상면을 기준으로, 상기 상부 배선 구조체의 바닥면은 상기 제2 방향으로 상기 제3 폭보다 작은 제4 폭을 갖는 반도체 장치.18. The method of claim 17,
The upper surface of the conductive insertion pattern has a third width in the second direction,
A semiconductor device having a bottom surface of the upper interconnection structure having a fourth width smaller than the third width in the second direction based on a top surface of the conductive insertion pattern.

제17 항에 있어서,
상기 상부 배선 구조체는 상기 상부 배선 트렌치 내에 배치된 도전성 상부 배선과, 상기 상부 비아홀 내에 배치된 도전성 상부 비아를 포함하고,
상기 도전성 삽입 패턴의 두께는 상기 도전성 하부 배선의 두께 및 상기 도전성 상부 배선의 두께보다 작은 반도체 장치.18. The method of claim 17,
the upper interconnection structure includes a conductive upper interconnection disposed in the upper interconnection trench and a conductive upper via disposed in the upper via hole;
A thickness of the conductive insertion pattern is smaller than a thickness of the conductive lower wiring and a thickness of the conductive upper wiring.

도전성 하부 배선을 형성하고,
상기 도전성 하부 배선 상에, 삽입 패턴 트렌치를 포함하는 하부 층간 절연막을 형성하고, 상기 삽입 패턴 트렌치는 상기 도전성 하부 배선을 노출시키고,
상기 삽입 패턴 트렌치를 채우는 도전성 삽입 패턴을 형성하고,
상기 도전성 삽입 패턴 상에, 상부 배선 트렌치 및 상부 비아홀을 포함하는 상부 층간 절연막을 형성하고, 상기 상부 비아홀은 상기 도전성 삽입 패턴을 노출시키고,
상기 상부 배선 트렌치 및 상기 상부 비아홀을 채우는 상부 배선 구조체를 형성하는 것을 포함하는 반도체 장치 제조 방법.forming a conductive lower wiring,
forming a lower interlayer insulating layer including an insertion pattern trench on the conductive lower wiring, the insertion pattern trench exposing the conductive lower wiring;
forming a conductive insertion pattern filling the insertion pattern trench;
an upper interlayer insulating layer including an upper interconnection trench and an upper via hole is formed on the conductive insertion pattern, wherein the upper via hole exposes the conductive insertion pattern;
and forming an upper interconnection structure filling the upper interconnection trench and the upper via hole.