KR20220134913A - 연속 시간 밴드패스 델타 - 시그마 구조의 커패시턴스 - 디지털 컨버터 - Google Patents

연속 시간 밴드패스 델타 - 시그마 구조의 커패시턴스 - 디지털 컨버터 Download PDF

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Abstract

본 발명은 연속 시간 밴드패스 델타-시그마 구조의 커패시턴스-디지털 컨버터를 공개한다. 이 장치는 펄스를 입력받아, 입력 주파수 및 기준 주파수를 합산하여 제1 출력 전압을 출력하는 가산 및 DAC부; 상기 제1 출력 전압을 인가받아, 제1 전달함수에 의해 공명시켜 제2 출력 전압을 출력하는 제1 공명부; 상기 제2 출력 전압을 인가받아, 상기 제1 전달함수에 의해 공명시켜 제3 출력 전압을 출력하고, 상기 제2 출력 전압을 전방 전달하여 필터링하는 제2 공명 및 전방 전달 경로부; 및 상기 제3 출력 전압을 인가받아, 샘플링 주파수에 응답하여 양자화하여 비트 신호를 출력하는 비교기;를 구비하는 것을 특징으로 한다. 본 발명에 의할 경우, 입력 커패시터에 생기는 잡음 폴딩으로 인해 발생하는 열 잡음 현상이 감소되어, 소모 전력이 절감되고 플리커 잡음을 방지하게 된다. 또한, 밴드패스 델타-시그마 구조를 채용함으로써, 더욱 높은 해상도를 가지며, 에너지 효율적인 설계가 가능하게 된다.

Description

연속 시간 밴드패스 델타 - 시그마 구조의 커패시턴스 - 디지털 컨버터{A capacitance to digital converter with continuous time bandpass delta-sigma structure}
본 발명은 커패시턴스-디지털 컨버터에 관한 것으로, 특히 전하 기반 디지털-아날로그 변환기를 구현하여 입력 커패시터에 전압이 샘플되지 않게 하고, 연속 시간 밴드패스 델타-시그마 구조를 채용하여 초 고해상도의 CMOS 센서에 이용 가능한 연속 시간 밴드패스 델타-시그마 구조의 커패시턴스-디지털 컨버터에 관한 것이다.
일반적으로, 델타-시그마 변조기는 신호 전달 함수(signal transfer function, STF)를 통해 유용한 신호를 포맷하고, 잡음 전달 함수(noise transfer function, NTF)를 통해 양자화 잡음을 포맷한다.
신호 전달 함수는 디지털화될 아날로그 입력 신호를 변조기의 출력 신호로 연결하는 전달 함수이고, 잡음 전달 함수는 변조기의 출력 신호 상에서 변조기의 1-비트 아날로그-디지털 컨버터에 의해 도입된 양자화 잡음을 연결하는 전달 함수이다.
잡음 전달 함수는 신호가 위치되는 관심 대역 밖의 양자화 잡음을 푸시 백(push back)하는 것을 가능하게 한다.
디지털 필터는 잡음 전달 함수에 의한 양자화 잡음의 감쇠가 높은 주파수 대역들에서 신호를 추출하도록 설계된다.
신호 전달 함수는 일반적으로 1 과 동일하고, 잡음 전달 함수는 변조기의 차수(p)에 따라 다르게 표현된다.
델타-시그마디지털-아날로그 컨버터(DAC)의 분해능을 증가시키기 위해, 오버샘플링 비율(oversampling rate, OSR) 또는 변조기의 차수를 증가시키거나 양자화기 내에서 비트 수를 증가시키는 것에 의해 달성될 수 있다.
하지만, 높은 오버샘플링 비율은 더 많은 전력을 소비하는 단점이 있다.
또한, 로우 패스 필터의 경우, 필터 차수가 높을수록 대역 외 노이즈(out-of-band noise)의 에너지가 커지고 백엔드(backend) 아날로그 로우 패스 필터의 비용을 증가시킨다.
그리고, 양자화기 내의 더 많은 비트 수가 대역 외 노이즈를 감소시킬지라도, 한정된 수의 양자화 비트의 조건 하에서, 대역 외 노이즈의 에너지는 여전히 높은 문제점이 있었다.
즉, 다운 컨버팅이 있는 저역통과 델타-시그마 구조의 로우 패스 필터를 사용할 경우, 다운 컨버팅 과정에서 클럭의 고조파(harmonic)에 의해 부분적으로 열 잡음이 폴딩되기 때문에 연속-시간 구조에서 얻을 수 있는 장점이 약해지는 단점이 있다.
또한, 대역폭이 넓은 저역통과 델타-시그마 구조의 로우 패스 필터를 사용할 경우, 샘플링 주파수가 OSR x fIN (OSR은 오버샘플링 비율, fIN 는 입력 주파수)보다 커져야 하기 때문에, 오버샘플링 비율이 커질수록 전력 소모가 커지는 문제점이 있다.
통상적으로, 델타-시그마 커패시턴스-디지털 변환기(capacitance-to-digital converter)의 해상도는 양자화 잡음(quantization noise)이 아닌 열 잡음(thermal noise)에 의해 결정된다.
이때, 열 잡음은 보통 입력단에 의해 지배되므로 입력단의 열 잡음을 줄이는 것이 중요하다.
도 1은 종래의 스위치 커패시터 적분기 회로 기반 이산 시간 델타-시그마 구조의 커패시턴스-디지털 컨버터 입력단에 대한 회로도이다.
도 2는 도 1에 도시된 종래의 이산 시간 델타-시그마 구조의 커패시턴스-디지털 컨버터에서 주파수의 변화 대비 입력단에서의 잡음 크기에 대한 그래프이다.
도 1 및 도 2를 참조하여 종래의 이산 시간 델타-시그마 구조의 입력단 회로의 동작을 개략적으로 설명하면 다음과 같다.
이산 시간(discrete-time) 구조의 경우, 입력 커패시턴스(CIN) 양단 전압의 샘플링으로 인해 잡음 폴딩(noise folding)이 일어나서 샘플링 주파수(fsamp) 안쪽의 잡음 플로어(noise floor)가 증가되어 해상도가 제한되는 한계가 있었다.
즉, 입력 커패시턴스(CIN)에 생기는 입력-기준 열 잡음(input-referred thermal noise)은 다음의 수학식 1과 같이 표현된다.
[수학식 1]
Figure pat00001
여기에서, k는 볼츠만 상수, T는 절대온도, VDD는 공급되는 전원전압, RON은 스위치들의 온-저항, gm은 증폭기의 입력 트랜지스터의 트랜스-임피던스이다.
이는 회로설계와 관련없이 2kTCIN/VDD 2 라는 하한(lower bound)을 갖게 되는 한계가 있다.
이러한 이유로 종래의 이산 시간 델타-시그마 구조의 커패시턴스-디지털 컨버터는 가격이 높고 신뢰성이 낮으며 수명이 짧아 수년 내에 수리 또는 교체해야 하는 문제점들이 있었다.
최근 여러 분야에서 다양한 데이터를 수집하는 사물인터넷 장치의 수가 늘어남으로써, 전력소모와 잡음 면에서 뛰어난 커패시티브 센서에 대한 수요가 증가하고 있는 추세이다.
이에 저비용, 저전력 및 높은 호환성을 구비한 CMOS 기술만을 이용한 센서들이 많은 관심을 받고 있다.
하지만, CMOS 센서의 경우 미세 전자 기계 시스템(Micro Electro Mechanical System, MEMS) 센서에 비해 감도가 낮기 때문에, aF 수준의 초 고해상도 판독회로인 커패시턴스-디지털 컨버터가 절실하게 필요한 실정이다.
JP 2008-157917 A
본 발명의 목적은 델타-시그마 구조의 커패시턴스-디지털 컨버터에서 전하 기반 디지털-아날로그 변환기를 구현하여 입력 커패시터에 전압이 샘플되지 않게 함으로써 입력 커패시터에 생기는 잡음 폴딩 현상을 방지하고, 연속 시간 밴드패스 델타-시그마 구조를 채용하여 초 고해상도의 CMOS 센서에 이용 가능한 연속 시간 밴드패스 델타-시그마 구조의 커패시턴스-디지털 컨버터를 제공하는 것이다.
상기 목적을 달성하기 위한 본 발명의 연속 시간 밴드패스 델타-시그마 구조의 커패시턴스-디지털 컨버터는 펄스를 입력받아, 입력 주파수 및 기준 주파수를 합산하여 제1 출력 전압을 출력하는 가산 및 DAC부; 상기 제1 출력 전압을 인가받아, 제1 전달함수에 의해 공명시켜 제2 출력 전압을 출력하는 제1 공명부; 상기 제2 출력 전압을 인가받아, 상기 제1 전달함수에 의해 공명시켜 제3 출력 전압을 출력하고, 상기 제2 출력 전압을 전방 전달하여 필터링하는 제2 공명 및 전방 전달 경로부; 및 상기 제3 출력 전압을 인가받아, 샘플링 주파수에 응답하여 양자화하여 비트 신호를 출력하는 비교기;를 구비하는 것을 특징으로 한다.
상기 목적을 달성하기 위한 본 발명의 연속 시간 밴드패스 델타-시그마 구조의 커패시턴스-디지털 컨버터의 상기 가산 및 DAC부는 상기 펄스를 인가받아, 상기 펄스의 사각파를 입력 커패시터의 하부판에 전달하고, 상기 사각파와 반대 위상을 가진 클럭을 기준 커패시터의 하부판에 인가하여 상기 펄스의 입력 범위를 확장하는 펄스 입력부; 상기 입력 주파수와 상기 기준 커패시터로부터의 상기 기준 주파수를 인가받아 입력 전압 및 기준 전압으로 변환 및 합산하여 상기 제1 출력 전압을 출력하는 제1 가산기; 제로 복귀 펄스 및 반-제로 복귀 펄스를 인가받고 상기 비트 신호를 피드백받아, DA 변환 구동신호를 출력하는 DAC 드라이버; 및 상기 DA 변환 구동신호에 응답하여 상기 제로 복귀 펄스 및 상기 반-제로 복귀 펄스에 따라 전원전압, 반-전원전압 및 접지전압 중 어느 하나의 값을 선택해 DA 변환하는 제1 및 제2 피드백 경로부;를 구비하는 것을 특징으로 한다.
상기 목적을 달성하기 위한 본 발명의 연속 시간 밴드패스 델타-시그마 구조의 커패시턴스-디지털 컨버터의 상기 제1 가산기는 상기 DA 변환된 제1 제로 복귀 전압 및 반-제로 복귀 전압을 인가받아, 변환된 상기 입력 전압 및 상기 기준 전압에 합산하는 것을 특징으로 한다.
상기 목적을 달성하기 위한 본 발명의 연속 시간 밴드패스 델타-시그마 구조의 커패시턴스-디지털 컨버터의 상기 DA 변환은 상기 입력 커패시터에 전압이 샘플되지 않는 전하 기반 디지털-아날로그 변환인 것을 특징으로 한다.
상기 목적을 달성하기 위한 본 발명의 연속 시간 밴드패스 델타-시그마 구조의 커패시턴스-디지털 컨버터의 상기 제1 공명부는 상기 제1 출력 전압을 크로스 와이어링하여 인가받아 전압 강하시키는 제1 입력저항 쌍; 상기 전압 강하된 제1 출력 전압을 인가받아, 제1 증폭기를 통해 증폭하여 상기 제2 출력 전압을 출력하는 제1 적분부; 상기 제2 출력 전압을 인가받아, 피드백시켜 전압 강하시키는 제1 피드백 저항 쌍; 상기 전압 강하된 제2 출력 전압을 인가받아, 제2 증폭기를 통해 증폭하여 출력하는 제2 적분부; 및 상기 제2 적분부로부터 증폭된 출력 전압을 인가받아 전압 강하시킨 후에, 상기 제1 적분부의 입력단으로 피드백시키는 제2 피드백 저항 쌍;을 구비하는 것을 특징으로 한다.
상기 목적을 달성하기 위한 본 발명의 연속 시간 밴드패스 델타-시그마 구조의 커패시턴스-디지털 컨버터의 상기 제2 공명 및 전방 전달 경로부는 상기 제2 출력 전압을 크로스 와이어링하여 인가받아 전압 강하시키는 제2 입력저항 쌍; 상기 전압 강하된 제2 출력 전압을 인가받아, 제3 증폭기를 통해 증폭하여 상기 제3 출력 전압을 출력하는 제3 적분부; 상기 제3 출력 전압을 인가받아, 피드백시켜 전압 강하시키는 제3 피드백 저항 쌍; 상기 전압 강하된 제3 출력 전압을 인가받아, 제4 증폭기를 통해 증폭하여 출력하는 제4 적분부; 및 상기 제4 적분부로부터 증폭된 출력 전압을 인가받아 전압 강하시킨 후에, 상기 제3 적분부의 입력단으로 피드백시키는 제4 피드백 저항 쌍; 및 상기 제2 출력 전압을 인가받아, 전방 전달하여 안티-앨리어싱 필터링 성질을 유지하는 전방 전달 경로부; 를 구비하는 것을 특징으로 한다.
상기 목적을 달성하기 위한 본 발명의 연속 시간 밴드패스 델타-시그마 구조의 커패시턴스-디지털 컨버터의 상기 전방 전달 경로부는 상기 제2 입력저항 쌍과 병렬 연결되는 전방 전달 커패시터 쌍인 것을 특징으로 한다.
상기 목적을 달성하기 위한 본 발명의 연속 시간 밴드패스 델타-시그마 구조의 커패시턴스-디지털 컨버터의 상기 비교기는 상기 제2 공명 및 전방 전달 경로부 내 상기 제3 적분부로부터 상기 제3 출력 전압을 크로스 와이어링하여 인가받아, 상기 샘플링 주파수의 상승 에지에 응답하여 디지털 신호로 양자화된 상기 비트 신호를 출력하는 것을 특징으로 한다.
상기 목적을 달성하기 위한 본 발명의 연속 시간 밴드패스 델타-시그마 구조의 커패시턴스-디지털 컨버터는 상기 비트 신호를 인가받아, 상기 가산 및 DAC부와 상기 제2 공명 및 전방 전달 경로부로 상기 비트 신호를 피드백시키는 제3 피드백 경로부; 를 더 구비하는 것을 특징으로 한다.
상기 목적을 달성하기 위한 본 발명의 연속 시간 밴드패스 델타-시그마 구조의 커패시턴스-디지털 컨버터의 상기 제3 피드백 경로부는 제로 복귀 디지털-아날로그 변환기인 것을 특징으로 한다.
상기 목적을 달성하기 위한 본 발명의 연속 시간 밴드패스 델타-시그마 구조의 커패시턴스-디지털 컨버터의 상기 제1 피드백 경로부는 제로 복귀 디지털-아날로그 변환기인 것을 특징으로 한다.
상기 목적을 달성하기 위한 본 발명의 연속 시간 밴드패스 델타-시그마 구조의 커패시턴스-디지털 컨버터의 상기 제1 피드백 경로부는 일측이 상기 제1 제로 복귀 전압에 연결되고 타측이 상기 제1 가산기의 입력단에 연결되는 제로 복귀 커패시터를 포함하는 것을 특징으로 한다.
상기 목적을 달성하기 위한 본 발명의 연속 시간 밴드패스 델타-시그마 구조의 커패시턴스-디지털 컨버터의 상기 제2 피드백 경로부는 반-제로 복귀 디지털-아날로그 변환기인 것을 특징으로 한다.
상기 목적을 달성하기 위한 본 발명의 연속 시간 밴드패스 델타-시그마 구조의 커패시턴스-디지털 컨버터의 상기 제2 피드백 경로부는 일측이 상기 반-제로 복귀 전압에 연결되고 타측이 상기 제1 가산기의 입력단에 연결되는 반-제로 복귀 커패시터를 포함하는 것을 특징으로 한다.
기타 실시예의 구체적인 사항은 "발명을 실시하기 위한 구체적인 내용" 및 첨부 "도면"에 포함되어 있다.
본 발명의 이점 및/또는 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 각종 실시예를 참조하면 명확해질 것이다.
그러나, 본 발명은 이하에서 개시되는 각 실시예의 구성만으로 한정되는 것이 아니라 서로 다른 다양한 형태로도 구현될 수도 있으며, 단지 본 명세서에서 개시한 각각의 실시예는 본 발명의 게시가 완전하도록 하며, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에게 본 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구범위의 각 청구항의 범주에 의해 정의될 뿐임을 알아야 한다.
본 발명에 의할 경우, 입력 커패시터에 생기는 잡음 폴딩으로 인해 발생하는 열 잡음 현상이 감소되어, 소모 전력이 절감되고 플리커 잡음을 방지하게 된다.
또한, 밴드패스 델타-시그마 구조를 채용함으로써, 더욱 높은 해상도를 가지며, 에너지 효율적인 설계가 가능하게 된다.
도 1은 종래의 스위치 커패시터 적분기 회로 기반 이산 시간 델타-시그마 구조의 커패시턴스-디지털 컨버터 입력단에 대한 회로도이다.
도 2는 도 1에 도시된 종래의 이산 시간 델타-시그마 구조의 커패시턴스-디지털 컨버터에서 주파수의 변화 대비 입력단에서의 잡음 크기에 대한 그래프이다.
도 3은 본 발명에 따른 연속 시간 밴드패스 델타-시그마 구조의 커패시턴스-디지털 컨버터의 개략적인 블록도이다.
도 4는 도 3에 도시된 회로를 구동시켰을 때, 동작 주파수의 변화에 따른 각 단계에서 출력 신호의 크기를 나타낸 파형도이다.
도 5는 도 3에 도시된 본 발명의 커패시턴스-디지털 컨버터 내 입력단의 회로도이다.
도 6은 도 5에 도시된 회로를 구동시켰을 때, 샘플링 주파수의 변화에 따른 각 노드에서 출력 신호의 파형을 나타낸 타이밍 다이어그램이다.
도 7은 도 3에 도시된 본 발명의 커패시턴스-디지털 컨버터 내 제1 공명기(200)의 회로도이다.
도 8은 도 3에 도시된 본 발명의 커패시턴스-디지털 컨버터의 내부 회로도이다.
도 9는 도 8에 도시된 회로를 구동시켰을 때, 입력 주파수(fIN)의 변화에 따른 각 노드에서 출력 신호의 파형을 나타낸 타이밍 다이어그램이다.
도 10은 도 8에 도시된 본 발명의 연속 시간 델타-시그마 구조의 커패시턴스-디지털 컨버터에서 주파수의 변화 대비 입력단에서의 잡음 크기에 대한 그래프이다.
이하, 첨부한 도면을 참고로 하여 본 발명의 바람직한 실시예에 대하여 상세히 설명하면 다음과 같다.
본 발명을 상세하게 설명하기 전에, 본 명세서에서 사용된 용어나 단어는 통상적이거나 사전적인 의미로 무조건 한정하여 해석되어서는 아니되며, 본 발명의 발명자가 자신의 발명을 가장 최선의 방법으로 설명하기 위해서 각종 용어의 개념을 적절하게 정의하여 사용할 수 있다.
더 나아가 이들 용어나 단어는 본 발명의 기술적 사상에 부합하는 의미와 개념으로 해석되어야 함을 알아야 한다.
즉, 본 명세서에서 사용된 용어는 본 발명의 바람직한 실시예를 설명하기 위해서 사용되는 것일 뿐이고, 본 발명의 내용을 구체적으로 한정하려는 의도로 사용된 것이 아니다.
이들 용어는 본 발명의 여러 가지 가능성을 고려하여 정의된 용어임을 알아야 한다.
또한, 본 명세서에 있어서, 단수의 표현은 문맥상 명확하게 다른 의미로 지시하지 않는 이상, 복수의 표현을 포함할 수 있다.
또한, 유사하게 복수로 표현되어 있다고 하더라도 단수의 의미를 포함할 수 있음을 알아야 한다.
본 명세서의 전체에 걸쳐서 어떤 구성 요소가 다른 구성 요소를 "포함"한다고 기재하는 경우에는, 특별히 반대되는 의미의 기재가 없는 한 임의의 다른 구성 요소를 제외하는 것이 아니라 임의의 다른 구성 요소를 더 포함할 수도 있다는 것을 의미할 수 있다.
더 나아가서, 어떤 구성 요소가 다른 구성 요소의 "내부에 존재하거나, 연결되어 설치된다"고 기재한 경우에는, 이 구성 요소가 다른 구성 요소와 직접적으로 연결되어 있거나 접촉하여 설치되어 있을 수 있다.
또한, 일정한 거리를 두고 이격되어 설치되어 있을 수도 있으며, 일정한 거리를 두고 이격되어 설치되어 있는 경우에 대해서는 해당 구성 요소를 다른 구성 요소에 고정 내지 연결시키기 위한 제 3의 구성 요소 또는 수단이 존재할 수 있다.
한편, 상기 제 3의 구성 요소 또는 수단에 대한 설명은 생략될 수도 있음을 알아야 한다.
반면에, 어떤 구성 요소가 다른 구성 요소에 "직접 연결"되어 있다거나, 또는 "직접 접속"되어 있다고 기재되는 경우에는, 제 3의 구성 요소 또는 수단이 존재하지 않는 것으로 이해하여야 한다.
마찬가지로, 각 구성 요소 간의 관계를 설명하는 다른 표현들, 즉 " ~ 사이에"와 "바로 ~ 사이에", 또는 " ~ 에 이웃하는"과 " ~ 에 직접 이웃하는" 등도 마찬가지의 취지를 가지고 있는 것으로 해석되어야 한다.
또한, 본 명세서에 있어서 "일면", "타면", "일측", "타측", "제 1", "제 2" 등의 용어는, 하나의 구성 요소에 대해서 이 하나의 구성 요소가 다른 구성 요소로부터 명확하게 구별될 수 있도록 하기 위해서 사용된다.
하지만, 이와 같은 용어에 의해서 해당 구성 요소의 의미가 제한적으로 사용되는 것은 아님을 알아야 한다.
또한, 본 명세서에서 "상", "하", "좌", "우" 등의 위치와 관련된 용어는, 사용된다면, 해당 구성 요소에 대해서 해당 도면에서의 상대적인 위치를 나타내고 있는 것으로 이해하여야 한다.
또한, 이들의 위치에 대해서 절대적인 위치를 특정하지 않는 이상은, 이들 위치 관련 용어가 절대적인 위치를 언급하고 있는 것으로 이해하여서는 아니된다.
더욱이, 본 발명의 명세서에서는, "부", "기", "모듈", "장치" 등의 용어는, 사용된다면, 하나 이상의 기능이나 동작을 처리할 수 있는 단위를 의미한다.
이는 하드웨어 또는 소프트웨어, 또는 하드웨어와 소프트웨어의 결합으로 구현될 수 있음을 알아야 한다.
본 명세서에 첨부된 도면에서 본 발명을 구성하는 각 구성 요소의 크기, 위치, 결합 관계 등은 본 발명의 사상을 충분히 명확하게 전달할 수 있도록 하기 위해서 또는 설명의 편의를 위해서 일부 과장 또는 축소되거나 생략되어 기술되어 있을 수 있고, 따라서 그 비례나 축척은 엄밀하지 않을 수 있다.
또한, 이하에서, 본 발명을 설명함에 있어서, 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 구성, 예를 들어, 종래 기술을 포함하는 공지 기술에 대한 상세한 설명은 생략될 수도 있다.
도 3은 본 발명에 따른 연속 시간 밴드패스 델타-시그마 구조의 커패시턴스-디지털 컨버터의 개략적인 블록도로서, 믹서(50), 제1 내지 제3 피드백 경로부(a1, a2, a3), 제1 내지 제3 가산기(140, 250, 350), 제1 및 제2 공명기(210, 310), 전방 전달 경로부(b1) 및 비교기(400)를 포함한다.
도 4는 도 3에 도시된 회로를 구동시켰을 때, 동작 주파수의 변화에 따른 각 단계에서 출력 신호의 크기를 나타낸 파형도로서, 제1 가산기(140)의 입력단(a), 모든 단계(b, c), 비교기(400)의 출력단(d)에서의 파형도이다.
도 3 및 도 4를 참조하여 본 발명에 따른 연속 시간 밴드패스 델타-시그마 구조의 커패시턴스-디지털 컨버터의 각 구성요소의 구조 및 기능을 개략적으로 설명하면 다음과 같다.
믹서(50)는 입력 커패시턴스(CIN)를 인가받아, 커패시티브 피드백 구조를 이용하여 특정 클럭 주파수인 입력 주파수(fIN)로 변조시킨다.
제1 내지 제3 피드백 경로부(a1, a2, a3)와 전방 전달 경로부(b1)는 전력소모를 줄임과 동시에, 안티-앨리어싱(anti-aliasing) 필터링 성질을 유지하기 위하여 동시에 사용된다.
이때, 제1 및 제3 피드백 경로부(a1, a3)는 제로 복귀(return-to-zero) 디지털-아날로그 변환기(DAC)이고, 제2 피드백 경로부(a2)는 반-제로 복귀(half-return-to-zero) 디지털-아날로그 변환기(DAC)이다.
제1 가산기(140)는 믹서(50)로부터 변조된 입력 주파수(fIN)를 인가받고, 제1 피드백 경로부(a1) 및 제2 피드백 경로부(a2)로부터 각각 제1 제로 복귀 전압(VRZ1) 및 반-제로 복귀 전압(VHZ)을 인가받아, 합산하여 제1 출력 전압(Vout1)을 출력한다.
제1 공명기(210)는 제1 가산기(140)로부터 출력되는 제1 출력 전압(Vout1)을 인가받아, 공진 주파수가 포함된 s-도메인의 간략화된 전달함수(transfer function)에 의해 공명시켜 출력한다.
제1 이득부(G1)는 제1 공명기(210)의 출력을 인가받아, 소정의 계수로 곱하여 출력한다.
제2 가산기(250)는 제1 이득부(G1)로부터 곱해진 주파수를 인가받고, 제3 피드백 경로부(a3)로부터 제2 제로 복귀 전압(VRZ2)을 인가받아, 합산하여 제2 출력 전압(Vout2)을 출력한다.
제2 공명기(310)는 제2 가산기(250)로부터 출력되는 제2 출력 전압(Vout2)을 인가받아, 공진 주파수가 포함된 s-도메인의 간략화된 전달함수에 의해 공명시켜 출력한다.
전방 전달 경로부(b1)는 제1 공명기(210)의 출력을 인가받아, 안티-앨리어싱 필터링하여 출력한다.
제2 이득부(G2)는 제2 공명기(310)의 출력을 인가받아, 소정의 계수로 곱하여 출력한다.
제3 가산기(350)는 제2 이득부(G2)로부터 곱해진 주파수를 인가받고, 전방 전달 경로부(b1)의 출력을 인가받아, 합산하여 제3 출력 전압(Vout3)을 출력한다.
비교기(400)는 제3 가산기(350)를 통해 제3 출력 전압(Vout3)을 인가받아, 샘플링 주파수(fsamp)에 따라, 비트 신호(DOUT)로 양자화(Quantization)하여 출력한다.
양자화된 비트 신호(DOUT)는 제1 내지 제3 피드백 경로부(a1, a2, a3)의 입력단으로 피드백된다.
도 4에서 보는 바와 같이, 입력 기준 열 잡음은 신호 전달 함수(STF)에 의해 필터링 되기 때문에, STF 피킹(STF picking)이 1 dB 미만, 열 잡음 폴딩이 1/10 미만, 인 밴드 영역(in-band region) 외의 아웃 밴드 영역(out-band region)에서 -20 dB 이하가 되도록 설정한다.
결과적으로 최종 출력인 비트 신호(DOUT)는 입력 주파수(fIN) 내에 존재하며, 양자화 잡음(quantization noise)은 델타-시그마의 잡음 전달 함수(noise transfer function, NTF)에 의해 입력 주파수(fIN)를 중심으로 2차 노이즈 셰이핑(Noise Shaping)이 된다.
따라서, 본 발명의 일 실시예에 따라 잡음 폴딩이 일어나지 않기 때문에 최종적으로 보이는 열 잡음 플로어는 크게 증가하지 않는다.
도 5는 도 3에 도시된 본 발명의 커패시턴스-디지털 컨버터 내 입력단의 회로도로서, 입력 커패시터(CIN), 제1 및 제2 피드백 경로부(a1, a2), 제1 가산기(140) 및 DAC 드라이버(115)를 포함한다.
도 6은 도 5에 도시된 회로를 구동시켰을 때, 샘플링 주파수의 변화에 따른 각 노드에서 출력 신호의 파형을 나타낸 타이밍 다이어그램이다.
도 3 내지 도 6을 참조하여 본 발명의 일 실시예에 따른 연속 시간 밴드패스 델타-시그마 구조의 커패시턴스-디지털 컨버터 내 입력단의 동작을 상세하게 설명하면 다음과 같다.
도 5에 도시된 입력 커패시터(CIN)는 하부판(bottom plate)에 입력 주파수(fIN)의 사각파가 인가되어, 입력 커패시턴스(CIN)에 비례하는 사각파를 생성한다.
DAC 드라이버(115)는 제로 복귀 펄스(
Figure pat00002
RZ) 및 반-제로 복귀 펄스(
Figure pat00003
HZ)를 인가받아, 제로 복귀 커패시터(CRZ)와 반-제로 복귀 커패시터(CHZ)의 하부판의 전압을 조절한다.
제로 복귀 펄스/반-제로 복귀 펄스값(
Figure pat00004
RZ/
Figure pat00005
HZ)이 하이 레벨로 인가되는 경우, 델타-시그마 변환기의 최종 출력인 비트 신호(DOUT) 값에 따라 제로 복귀 커패시터/반-제로 복귀 커패시터(CRZ/CHZ)를 전원전압(VDD)/접지전압(GND)에 연결한다.
즉, 도 6에서 보는 바와 같이, 비트 신호(DOUT) 값이 하이 레벨일 때(이하, 녹색 화살표로 표시), 제로 복귀 펄스값(
Figure pat00006
RZ)이 하이 레벨로 인가되는 경우, 제로 복귀 커패시터(CRZ)의 하부판 전압은 전원전압(VDD)으로 충전되고, 반-제로 복귀 펄스값(
Figure pat00007
HZ)이 하이 레벨로 인가되는 경우, 반-제로 복귀 커패시터(CHZ)의 하부판 전압은 접지전압(GND)이 된다.
반면, 비트 신호(DOUT) 값이 로우 레벨일 때(이하, 적색 화살표로 표시), 제로 복귀 펄스값(
Figure pat00008
RZ)이 하이 레벨로 인가되는 경우, 제로 복귀 커패시터(CRZ)의 하부판 전압은 접지전압(GND)이 되고, 반-제로 복귀 펄스값(
Figure pat00009
HZ)이 하이 레벨로 인가되는 경우, 반-제로 복귀 커패시터(CHZ)의 하부판 전압은 전원전압(VDD)으로 충전된다.
또한, 제로 복귀 펄스/반-제로 복귀 펄스값(
Figure pat00010
RZ /
Figure pat00011
HZ)이 로우 레벨로 인가되는 경우(이하, 청색 화살표로 표시), 제로 복귀 커패시턴스/반-제로 복귀 커패시터(CRZ/ CHZ)를 반-전원전압(VCOM=VDD/2)에 연결한다.
따라서, 최종적으로 제1 피드백 경로부(a1)의 커패시턴스 값을 +CRZ/(2CFS) 또는 -CRZ/(2CFS)로 설정하고, 제2 피드백 경로부(a2)의 커패시턴스 값을 +CHZ/(2CFS) 또는 -CHZ/(2CFS)로 설정할 수 있다.
이때, CFS는 전체 입력 커패시턴스(CIN)의 범위값을 의미한다.
이와 같이, 본 발명의 디지털-아날로그 컨버터는 종래의 전형적인 전류 디지털-아날로그 변환기 또는 저항 디지털-아날로그 변환기 대신 전하 기반 디지털-아날로그 변환기로 구현하여 입력 커패시터(CIN)에 전압이 샘플되지 않게 함으로써, 변환기 입력단의 열 잡음을 현저하게 줄일 수 있게 된다.
도 7은 도 3에 도시된 본 발명의 커패시턴스-디지털 컨버터 내 제1 공명기(210)의 회로도로서, 입력저항 쌍(211), 제1 및 제2 적분부(212, 214), 제1 피드백 저항 쌍(213) 및 제2 피드백 저항 쌍(215)을 포함한다.
제1 적분부(212)는 제1 증폭기(AMP1)와 제1 적분 커패시터 쌍을 포함하고, 제2 적분부(214)는 제2 증폭기(AMP2)와 제2 적분 커패시터 쌍을 포함한다.
입력전압의 (+)단자 및 (-)단자는 입력저항 쌍(211) 각각에 연결되어 제1 증폭기(AMP1)의 (-) 입력단 및 (+) 입력단에 각각 인가되어 증폭된 후, 제1 증폭기(AMP1)의 (+) 출력단 및 (-) 출력단은 출력 전압(Vout)의 (+)단자 및 (-)단자에 연결된다.
제1 피드백 저항 쌍(213)은 출력 전압(Vout)을 피드백하여 제2 증폭기(AMP2)의 각 입력단에 연결되어 출력 전압(Vout)이 증폭된 후, 제2 피드백 저항 쌍(215)을 통해 제1 증폭기(AMP1)의 각 입력단에 재 인가된다.
이 공명기의 s-도메인 전달함수는 다음의 수학식 2와 같이 표현된다.
[수학식 2]
Figure pat00012
여기에서, R1, R2, RF 는 각각 입력저항 쌍(211), 제1 피드백 저항 쌍(213), 제2 피드백 저항 쌍(215) 내 하나의 저항값이고, C는 제1 및 제2 적분부(212, 214) 내 커패시턴스값을 의미한다.
이와 같이, 본 발명의 디지털-아날로그 컨버터 내 제1 및 제2 공명기(210, 310)는 2개의 활성 제1 및 제2 적분부(212, 214)로 구현함으로써, gm-C 적분기에 비해 선형성이 높고, 기생 커패시턴스로의 민감도가 감소되며, 입력신호 범위가 확장되는 장점을 가지게 된다.
도 8은 도 3에 도시된 본 발명의 커패시턴스-디지털 컨버터의 내부 회로도로서, 가산 및 DAC부(100), 제1 공명부(200), 제2 공명 및 전방 전달 경로부(300), 비교기(400) 및 제3 피드백 경로부(a3)를 포함한다.
가산 및 DAC부(100)는 펄스 입력부(110), DAC 드라이버(115), 제1 및 제2 피드백 경로부(a1, a2) 및 제1 가산기(140)를 포함하고, 제1 공명부(200)는 제1 입력저항 쌍(210), 제1 및 제2 적분부(220, 240), 제1 피드백 저항 쌍(230) 및 제2 피드백 저항 쌍(250)을 포함한다.
제2 공명 및 전방 전달 경로부(300)는 제2 입력저항 쌍(310), 제3 및 제4 적분부(320, 340), 제3 피드백 저항 쌍(330) 및 제4 피드백 저항 쌍(350)을 포함한다.
도 9는 도 8에 도시된 회로를 구동시켰을 때, 입력 주파수(fIN)의 변화에 따른 각 노드에서 출력 신호의 파형을 나타낸 타이밍 다이어그램이다.
도 10은 도 8에 도시된 본 발명의 연속 시간 델타-시그마 구조의 커패시턴스-디지털 컨버터에서 주파수의 변화 대비 입력단에서의 잡음 크기에 대한 그래프이다.
도 3 내지 도 10을 참조하여 본 발명의 일 실시예에 따른 연속 시간 밴드패스 델타-시그마 구조의 커패시턴스-디지털 컨버터의 전체 동작을 상세하게 설명하면 다음과 같다.
가산 및 DAC부(100)는 외부의 구동기(미도시)에서 생성된 일정한 주기를 가진 펄스를 입력받아, 입력 주파수(fIN) 및 기준 주파수(
Figure pat00013
), 피드백되어 DA 변환되는 제1 제로 복귀 전압(VRZ1) 및 반-제로 복귀 전압(VHZ)을 합산하여 제1 출력 전압(Vout1)을 출력한다.
즉, 펄스 입력부(110)는 외부에서 입력되는 펄스를 인가받아, 입력 주파수(fIN)의 사각파를 입력 커패시터(CIN)의 하부판에 전달한다.
또한, 펄스 입력부(110)는 입력 주파수(fIN)의 사각파와 반대 위상을 가진 비-중첩 클럭(non-overlapping clock)을 기준 커패시터(reference capacitor, CRef)의 하부판에 인가하여 펄스의 입력 범위를 확장한다.
이를 통해 입력 커패시턴스와 기준 커패시턴스의 차이만큼만 펄스 입력부(110) 후단부에 전달되도록 한다.
제1 가산기(140)는 입력 커패시터(CIN)와 기준 커패시터(CRef)로부터 각각 입력 주파수(fIN) 및 기준 주파수(
Figure pat00014
)를 인가받아 각각 변환된 입력 전압 및 기준 전압을 합산하여 제1 출력 전압(Vout1)을 출력한다.
이때, 제1 가산기(140)에 인가되는 입력은 후술하는 제1 피드백 경로부(a1) 및 제2 피드백 경로부(a2)로부터 각각 제1 제로 복귀 전압(VRZ1) 및 반-제로 복귀 전압(VHZ)을 더 포함한다.
즉, 제1 피드백 경로부(a1)는 일측이 제1 제로 복귀 전압(VRZ1)에 연결되고 타측이 제1 가산기(140)의 입력단에 연결되는 제로 복귀 커패시터(CRZ1)로 구성되며, 제2 피드백 경로부(a2)는 일측이 반-제로 복귀 전압(VHZ)에 연결되고 타측이 제1 가산기(140)의 입력단에 연결되는 반-제로 복귀 커패시터(CHZ)로 구성된다.
제1 제로 복귀 전압(VRZ1) 및 반-제로 복귀 전압(VHZ)은 도 5에서 상세하게 설명한 바와 같이, 비트 신호(DOUT), 제로 복귀 펄스/반-제로 복귀 펄스(
Figure pat00015
RZ/
Figure pat00016
HZ), 입력 주파수(fIN) 및 샘플링 주파수(fsamp)의 변화에 따라 전원전압(VDD)/ 반-전원전압(VCOM=VDD/2) / 접지전압(GND) 중 어느 하나의 값을 갖게 된다.
이때, DAC 드라이버(115)는 제로 복귀 펄스/반-제로 복귀 펄스(
Figure pat00017
RZ/
Figure pat00018
HZ)를 인가받고 후술하는 비교기(400)의 출력 신호인 비트 신호(DOUT)를 피드백받아, 제1 및 제2 피드백 경로부(a1, a2)에 전달한다.
제1 및 제2 피드백 경로부(a1, a2)는 DAC 드라이버(115)로부터 전달되는 비트 신호(DOUT)에 응답하여, 전원전압(VDD)/ 반-전원전압(VCOM=VDD/2) / 접지전압(GND) 중 어느 하나의 값을 제1 제로 복귀 전압(VRZ1) 및 반-제로 복귀 전압(VHZ)으로 하여 제로 복귀 커패시터(CRZ1) 및 반-제로 복귀 커패시터(CHZ)에 충전한다.
다음으로, 제1 공명부(200)는 가산 및 DAC부(100)로부터 제1 출력 전압(Vout1)을 인가받아, 수학식 2에 기재된 s-도메인 전달함수에 의해 공명시켜 제2 출력 전압(Vout2)을 출력한다.
즉, 제1 입력저항 쌍(210)은 제1 가산기(140)의 제1 출력 전압(Vout1)을 크로스 와이어링하여 인가받아 전압 강하시킨다.
제1 적분부(220)는 제1 입력저항 쌍(210)에서 전압 강하된 제1 출력 전압(Vout1)을 인가받아, 제1 증폭기(221)를 통해 증폭하여 제2 출력 전압(Vout2)을 출력한다.
제1 피드백 저항 쌍(230)은 제1 적분부(220)로부터 제2 출력 전압(Vout2)을 인가받아, 피드백시켜 전압 강하시킨다.
제2 적분부(240)는 제1 피드백 저항 쌍(230)에서 전압 강하된 제2 출력 전압(Vout2)을 인가받아, 제2 증폭기(241)를 통해 증폭하여 출력한다.
제2 피드백 저항 쌍(250)은 제2 적분부(240)로부터 증폭된 출력 전압을 인가받아 전압 강하시킨 후에, 제1 적분부(220)의 입력단으로 피드백시킨다.
다음으로, 제2 공명 및 전방 전달 경로부(300)는 제1 공명부(200)로부터 제2 출력 전압(Vout2)을 인가받아, 도 3에 도시된 s-도메인의 간략화된 전달함수에 의해 공명시켜 출력한다.
즉, 제2 입력저항 쌍(310)은 제1 공명부(200) 내 제1 적분부(220)로부터 제2 출력 전압(Vout2)을 크로스 와이어링하여 인가받아 전압 강하시킨다.
이때, 도 3에 도시된 전방 전달 경로부(b1)에 해당하는 전방 전달 커패시터 쌍 (CFF)은 제2 입력저항 쌍(310)과 동시에 제1 적분부(220)로부터 제2 출력 전압(Vout2)을 인가받아 전방 전달(feedforward)하여 안티-앨리어싱(anti-aliasing) 필터링 성질을 유지한다.
제3 적분부(320)는 제2 입력저항 쌍(310)에서 전압 강하된 제2 출력 전압(Vout2)을 인가받아, 제3 증폭기 제1 증폭기(321)를 통해 증폭하여 제3 출력 전압(Vout3)을 출력한다.
제3 피드백 저항 쌍(330)은 제3 적분부(320)로부터 제3 출력 전압(Vout3)을 인가받아, 피드백시켜 전압 강하시킨다.
제4 적분부(340)는 제3 피드백 저항 쌍(330)에서 전압 강하된 제3 출력 전압(Vout3)을 인가받아, 제4 증폭기(341)를 통해 증폭하여 출력한다.
제4 피드백 저항 쌍(350)은 제4 적분부(340)로부터 증폭된 출력 전압을 인가받아 전압 강하시킨 후에, 제3 적분부(320)의 입력단으로 피드백시킨다.
다음으로, 비교기(400)는 제2 공명 및 전방 전달 경로부(300)로부터 제3 출력 전압(Vout3)을 인가받아, 샘플링 주파수(fsamp)에 응답하여 양자화하여 비트 신호(DOUT)를 출력한다.
즉, 비교기(400)는 제2 공명 및 전방 전달 경로부(300) 내 제3 적분부(320)로부터 제3 출력 전압(Vout3)을 크로스 와이어링하여 인가받아, 도 9에서 보는 바와 같이 샘플링 주파수(fsamp)의 상승 에지에 응답하여 디지털 신호로 양자화된 비트 신호(DOUT)를 출력한다.
또한, 제3 피드백 경로부(a3)는 제로 복귀(RZ) 디지털-아날로그 변환기(DAC)로서, 비교기(400)로부터 출력되는 비트 신호(DOUT)를 인가받아, 제2 공명 및 전방 전달 경로부(300)와 가산 및 DAC부(100)로 피드백한다.
즉, 비트 신호(DOUT)를 제2 공명 및 전방 전달 경로부(300) 내 제3 증폭기(321)의 입력 단자에 피드백시켜 재 증폭시킴과 동시에, 가산 및 DAC부(100) 내 DAC 드라이버(115) 에 피드백시켜, 제로 복귀 커패시터(CRZ)와 반-제로 복귀 커패시터(CHZ)의 하부판의 전압을 조절하게 하는 DA 변환 구동신호를 출력시킨다.
본 발명의 디지털-아날로그 컨버터를 이용하여 실험한 결과, 도 10에서 보는 바와 같이, 입력 커패시터(CIN)에 전압이 샘플되지 않고, 뒷단의 전달함수 HCT(s)의 고유(inherent)한 안티-앨리어싱 효과 때문에, 입력 커패시터(CIN)에서 발생하는 입력 기준 열 잡음은 전달함수 HCT(s)를 통하여 녹색 부분만 나타나게 됨을 알 수 있었다.
즉, 입력 커패시터(CIN)에서 발생하는 입력 기준 열 잡음은 다음의 수학식 3과 같이 표현된다.
[수학식 3]
Figure pat00019
여기에서, CIN 은 입력 커패시턴스, VDD는 공급되는 전원전압, k는 볼츠만 상수, T는 절대온도, RON은 스위치들의 온-저항, gm은 증폭기의 입력 트랜지스터의 트랜스-임피던스이고, fsamp는 샘플링 주파수값을 의미한다.
따라서, 본 발명의 연속 시간 델타-시그마 디지털-아날로그 컨버터는 종래의 이산 시간 델타-시그마 방식의 컨버터에 비해 약
Figure pat00020
만큼의 열 잡음을 감소시킬 수 있게 된다.
이와 같이, 본 발명은 델타-시그마 구조의 커패시턴스-디지털 컨버터에서 전하 기반 디지털-아날로그 변환기를 구현하여 입력 커패시터에 전압이 샘플되지 않게 함으로써 입력 커패시터에 생기는 잡음 폴딩 현상을 방지하고, 연속 시간 밴드패스 델타-시그마 구조를 채용하여 초 고해상도의 CMOS 센서에 이용 가능한 연속 시간 밴드패스 델타-시그마 구조의 커패시턴스-디지털 컨버터를 제공한다.
이를 통하여, 입력 커패시터에 생기는 잡음 폴딩으로 인해 발생하는 열 잡음 현상이 감소되어, 소모 전력이 절감되고 플리커 잡음을 방지하게 된다.
또한, 밴드패스 델타-시그마 구조를 채용함으로써, 더욱 높은 해상도를 가지며, 에너지 효율적인 설계가 가능하게 된다.
이상, 일부 예를 들어서 본 발명의 바람직한 여러 가지 실시예에 대해서 설명하였지만, 본 "발명을 실시하기 위한 구체적인 내용" 항목에 기재된 여러 가지 다양한 실시예에 관한 설명은 예시적인 것에 불과한 것이며, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자라면 이상의 설명으로부터 본 발명을 다양하게 변형하여 실시하거나 본 발명과 균등한 실시를 행할 수 있다는 점을 잘 이해하고 있을 것이다.
또한, 본 발명은 다른 다양한 형태로 구현될 수 있기 때문에 본 발명은 상술한 설명에 의해서 한정되는 것이 아니며, 이상의 설명은 본 발명의 개시 내용이 완전해지도록 하기 위한 것으로 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에게 본 발명의 범주를 완전하게 알려주기 위해 제공되는 것일 뿐이며, 본 발명은 청구범위의 각 청구항에 의해서 정의될 뿐임을 알아야 한다.
100: 가산 및 DAC부
200: 제1 공명부
300: 제2 공명 및 전방 전달 경로부
400: 비교기
a3: 제3 피드백 경로부

Claims (14)

  1. 펄스를 입력받아, 입력 주파수 및 기준 주파수를 합산하여 제1 출력 전압을 출력하는 가산 및 DAC부;
    상기 제1 출력 전압을 인가받아, 제1 전달함수에 의해 공명시켜 제2 출력 전압을 출력하는 제1 공명부;
    상기 제2 출력 전압을 인가받아, 상기 제1 전달함수에 의해 공명시켜 제3 출력 전압을 출력하고, 상기 제2 출력 전압을 전방 전달하여 필터링하는 제2 공명 및 전방 전달 경로부; 및
    상기 제3 출력 전압을 인가받아, 샘플링 주파수에 응답하여 양자화하여 비트 신호를 출력하는 비교기;
    를 구비하는 것을 특징으로 하는,
    연속 시간 밴드패스 델타-시그마 구조의 커패시턴스-디지털 컨버터.
  2. 제1항에 있어서,
    상기 가산 및 DAC부는
    상기 펄스를 인가받아, 상기 펄스의 사각파를 입력 커패시터의 하부판에 전달하고, 상기 사각파와 반대 위상을 가진 클럭을 기준 커패시터의 하부판에 인가하여 상기 펄스의 입력 범위를 확장하는 펄스 입력부;
    상기 입력 주파수와 상기 기준 커패시터로부터의 상기 기준 주파수를 인가받아 입력 전압 및 기준 전압으로 변환 및 합산하여 상기 제1 출력 전압을 출력하는 제1 가산기;
    제로 복귀 펄스 및 반-제로 복귀 펄스를 인가받고 상기 비트 신호를 피드백받아, DA 변환 구동신호를 출력하는 DAC 드라이버; 및
    상기 DA 변환 구동신호에 응답하여 상기 제로 복귀 펄스 및 상기 반-제로 복귀 펄스에 따라 전원전압, 반-전원전압 및 접지전압 중 어느 하나의 값을 선택해 DA 변환하는 제1 및 제2 피드백 경로부;
    를 구비하는 것을 특징으로 하는,
    연속 시간 밴드패스 델타-시그마 구조의 커패시턴스-디지털 컨버터.
  3. 제2항에 있어서,
    상기 제1 가산기는
    상기 DA 변환된 제1 제로 복귀 전압 및 반-제로 복귀 전압을 인가받아, 변환된 상기 입력 전압 및 상기 기준 전압에 합산하는 것을 특징으로 하는,
    연속 시간 밴드패스 델타-시그마 구조의 커패시턴스-디지털 컨버터.
  4. 제3항에 있어서,
    상기 DA 변환은
    상기 입력 커패시터에 전압이 샘플되지 않는 전하 기반 디지털-아날로그 변환인 것을 특징으로 하는,
    연속 시간 밴드패스 델타-시그마 구조의 커패시턴스-디지털 컨버터.
  5. 제1항에 있어서,
    상기 제1 공명부는
    상기 제1 출력 전압을 크로스 와이어링하여 인가받아 전압 강하시키는 제1 입력저항 쌍;
    상기 전압 강하된 제1 출력 전압을 인가받아, 제1 증폭기를 통해 증폭하여 상기 제2 출력 전압을 출력하는 제1 적분부;
    상기 제2 출력 전압을 인가받아, 피드백시켜 전압 강하시키는 제1 피드백 저항 쌍;
    상기 전압 강하된 제2 출력 전압을 인가받아, 제2 증폭기를 통해 증폭하여 출력하는 제2 적분부; 및
    상기 제2 적분부로부터 증폭된 출력 전압을 인가받아 전압 강하시킨 후에, 상기 제1 적분부의 입력단으로 피드백시키는 제2 피드백 저항 쌍;
    을 구비하는 것을 특징으로 하는,
    연속 시간 밴드패스 델타-시그마 구조의 커패시턴스-디지털 컨버터.
  6. 제1항에 있어서,
    상기 제2 공명 및 전방 전달 경로부는
    상기 제2 출력 전압을 크로스 와이어링하여 인가받아 전압 강하시키는 제2 입력저항 쌍;
    상기 전압 강하된 제2 출력 전압을 인가받아, 제3 증폭기를 통해 증폭하여 상기 제3 출력 전압을 출력하는 제3 적분부;
    상기 제3 출력 전압을 인가받아, 피드백시켜 전압 강하시키는 제3 피드백 저항 쌍;
    상기 전압 강하된 제3 출력 전압을 인가받아, 제4 증폭기를 통해 증폭하여 출력하는 제4 적분부; 및
    상기 제4 적분부로부터 증폭된 출력 전압을 인가받아 전압 강하시킨 후에, 상기 제3 적분부의 입력단으로 피드백시키는 제4 피드백 저항 쌍; 및
    상기 제2 출력 전압을 인가받아, 전방 전달하여 안티-앨리어싱 필터링 성질을 유지하는 전방 전달 경로부;
    를 구비하는 것을 특징으로 하는,
    연속 시간 밴드패스 델타-시그마 구조의 커패시턴스-디지털 컨버터.
  7. 제6항에 있어서,
    상기 전방 전달 경로부는
    상기 제2 입력저항 쌍과 병렬 연결되는 전방 전달 커패시터 쌍인 것을 특징으로 하는,
    연속 시간 밴드패스 델타-시그마 구조의 커패시턴스-디지털 컨버터.
  8. 제6항에 있어서,
    상기 비교기는
    상기 제2 공명 및 전방 전달 경로부 내 상기 제3 적분부로부터 상기 제3 출력 전압을 크로스 와이어링하여 인가받아, 상기 샘플링 주파수의 상승 에지에 응답하여 디지털 신호로 양자화된 상기 비트 신호를 출력하는 것을 특징으로 하는,
    연속 시간 밴드패스 델타-시그마 구조의 커패시턴스-디지털 컨버터.
  9. 제1항에 있어서,
    상기 커패시턴스-디지털 컨버터는
    상기 비트 신호를 인가받아, 상기 가산 및 DAC부와 상기 제2 공명 및 전방 전달 경로부로 상기 비트 신호를 피드백시키는 제3 피드백 경로부;
    를 더 구비하는 것을 특징으로 하는,
    연속 시간 밴드패스 델타-시그마 구조의 커패시턴스-디지털 컨버터.
  10. 제9항에 있어서,
    상기 제3 피드백 경로부는
    제로 복귀 디지털-아날로그 변환기인 것을 특징으로 하는,
    연속 시간 밴드패스 델타-시그마 구조의 커패시턴스-디지털 컨버터.
  11. 제2항에 있어서,
    상기 제1 피드백 경로부는
    제로 복귀 디지털-아날로그 변환기인 것을 특징으로 하는,
    연속 시간 밴드패스 델타-시그마 구조의 커패시턴스-디지털 컨버터.
  12. 제3항에 있어서,
    상기 제1 피드백 경로부는
    일측이 상기 제1 제로 복귀 전압에 연결되고 타측이 상기 제1 가산기의 입력단에 연결되는 제로 복귀 커패시터를 포함하는 것을 특징으로 하는,
    연속 시간 밴드패스 델타-시그마 구조의 커패시턴스-디지털 컨버터.
  13. 제2항에 있어서,
    상기 제2 피드백 경로부는
    반-제로 복귀 디지털-아날로그 변환기인 것을 특징으로 하는,
    연속 시간 밴드패스 델타-시그마 구조의 커패시턴스-디지털 컨버터.
  14. 제3항에 있어서,
    상기 제2 피드백 경로부는
    일측이 상기 반-제로 복귀 전압에 연결되고 타측이 상기 제1 가산기의 입력단에 연결되는 반-제로 복귀 커패시터를 포함하는 것을 특징으로 하는,
    연속 시간 밴드패스 델타-시그마 구조의 커패시턴스-디지털 컨버터.
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* Cited by examiner, † Cited by third party
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KR20150084267A (ko) * 2014-01-13 2015-07-22 한국전자통신연구원 델타-시그마 변조기
KR20170087309A (ko) * 2016-01-20 2017-07-28 한국전자통신연구원 3차 루프필터 및 이를 포함하는 델타-시그마 변조기

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