KR20220130524A - 반도체 장치 - Google Patents

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KR20220130524A
KR20220130524A KR1020210035531A KR20210035531A KR20220130524A KR 20220130524 A KR20220130524 A KR 20220130524A KR 1020210035531 A KR1020210035531 A KR 1020210035531A KR 20210035531 A KR20210035531 A KR 20210035531A KR 20220130524 A KR20220130524 A KR 20220130524A
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엄대성
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Abstract

반도체 장치는, 제1 절연막; 상기 제1 절연막을 관통하는 제1 전극들; 상기 제1 절연막을 관통하고, 상기 제1 전극들의 사이에 위치된 제2 전극들; 상기 제1 절연막보다 유전 상수가 높은 물질을 포함하는 제1 고유전상수막; 상기 제1 고유전상수막을 관통하고, 상기 제1 전극들과 각각 연결된 제3 전극들; 및 상기 제1 고유전상수막을 관통하고, 상기 제3 전극들의 사이에 위치된 제4 전극들을 포함할 수 있다.

Description

반도체 장치{SEMICONDUCTOR DEVICE}
본 발명은 전자 장치에 관한 것으로, 보다 상세히는 반도체 장치 및 반도체 장치의 제조 방법에 관한 것이다.
반도체 장치의 집적도는 단위 메모리 셀이 점유하는 면적에 의해 주로 결정된다. 최근 기판 상에 단층으로 메모리 셀을 형성하는 반도체 장치의 집적도 향상이 한계에 도달함에 따라, 기판 상에 메모리 셀들을 적층하는 3차원 반도체 장치가 제안되고 있다. 또한, 이러한 반도체 장치의 동작 신뢰성을 향상시키기 위해, 다양한 구조 및 제조 방법들이 개발되고 있다.
본 발명의 일 실시예는 안정적인 구조 및 개선된 특성을 갖는 반도체 장치 및 반도체 장치의 제조 방법을 제공한다.
본 발명의 일 실시예에 따른 반도체 장치는, 제1 절연막; 상기 제1 절연막을 관통하는 제1 전극들; 상기 제1 절연막을 관통하고, 상기 제1 전극들의 사이에 위치된 제2 전극들; 상기 제1 절연막보다 유전 상수가 높은 물질을 포함하는 제1 고유전상수막; 상기 제1 고유전상수막을 관통하고, 상기 제1 전극들과 각각 연결된 제3 전극들; 및 상기 제1 고유전상수막을 관통하고, 상기 제3 전극들의 사이에 위치된 제4 전극들을 포함할 수 있다.
본 발명의 일 실시예에 따른 반도체 장치는, 제1 고유전상수막; 상기 제1 고유전상수막을 관통하는 제1 전극들; 상기 제1 전극들과 상이한 깊이로 상기 제1 고유전상수막을 관통하는 제2 전극들; 상기 제1 고유전상수막 상에 위치된 제2 고유전상수막; 상기 제2 고유전상수막을 관통하고 상기 제2 전극들과 전기적으로 연결된 제3 전극들; 및 상기 제3 전극들과 상이한 깊이로 상기 제2 고유전상수를 관통하고, 상기 제1 전극들로부터 이격된 제4 전극들을 포함할 수 있다.
메모리 셀들을 3차원으로 적층함으로써, 반도체 장치의 집적도를 향상시킬 수 있다. 또한, 안정된 구조를 갖고 신뢰성이 향상된 반도체 장치를 제공할 수 있다.
도 1a 내지 도 1c는 본 발명의 일 실시예에 따른 반도체 장치의 구조를 나타낸 도면이다.
도 2a 내지 도 2c는 본 발명의 일 실시예에 따른 반도체 장치의 구조를 나타낸 도면이다.
도 3a 및 도 3b는 본 발명의 일 실시예에 따른 반도체 장치의 구조를 나타낸 도면이다.
도 4a 내지 도 4c는 본 발명의 일 실시예에 따른 반도체 장치의 구조를 나타낸 도면이다.
도 5a 및 도 5b는 본 발명의 일 실시예에 따른 반도체 장치의 구조를 나타낸 도면이다.
도 6a 내지 도 6g는 본 발명의 일 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 도면이다.
도 7a 및 도 7b는 본 발명의 일 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 도면이다.
도 8a 및 도 8b는 본 발명의 일 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 도면이다.
도 9a 내지 도 9d는 본 발명의 일 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 도면이다.
도 10은 본 발명의 일 실시예에 따른 메모리 시스템을 설명하기 위한 도면이다.
도 11은 본 발명의 일 실시예에 따른 메모리 시스템을 설명하기 위한 도면이다.
도 12는 본 발명의 일 실시예에 따른 메모리 시스템을 설명하기 위한 도면이다.
도 13은 본 발명의 일 실시예에 따른 메모리 시스템을 설명하기 위한 도면이다.
도 14는 본 발명의 일 실시예에 따른 메모리 시스템을 설명하기 위한 도면이다.
본 명세서 또는 출원에 개시되어 있는 본 발명의 개념에 따른 실시예들에 대해서 특정한 구조적 내지 기능적 설명들은 단지 본 발명의 개념에 따른 실시예를 설명하기 위한 목적으로 예시된 것으로, 본 발명의 개념에 따른 실시예들은 다양한 형태로 실시될 수 있으며 본 명세서 또는 출원에 설명된 실시예들에 한정되는 것으로 해석되어서는 아니 된다.
도 1a 내지 도 1c는 본 발명의 일 실시예에 따른 반도체 장치의 구조를 나타낸 도면이다. 도 1b는 도 1a의 레이아웃일 수 있고, 도 1a는 도 1b의 A-A' 단면도일 수 있다.
도 1a 내지 도 1c를 참조하면, 반도체 장치는 고유전상수막(HL), 제1 전극들(E1), 제2 전극들(E2), 제3 전극들(E3) 및 제4 전극들(E4)을 포함할 수 있다. 반도체 장치는 제1 캡핑막(C1), 제2 캡핑막(C2), 제1 배선들(L1) 또는 제2 배선들(L2)을 더 포함하거나, 이들을 조합하여 더 포함할 수 있다.
고유전상수막(HL)은 제1 고유전상수막(HL1) 및 제2 고유전상수막(HL2)을 포함할 수 있다. 제1 고유전상수막(HL1) 및 제2 고유전상수막(HL2) 각각은 하프늄 산화물(HfOx) 등의 고유전상수(high-k) 물질을 포함할 수 있다. 제1 고유전상수막(HL1)과 제2 고유전상수막(HL2)은 동일한 고유전상수 물질을 포함하거나, 서로 다른 고유전상수물질을 포함할 수 있다. 제2 고유전상수막(HL2)은 제1 고유전상수막(HL1)의 상부에 위치될 수 있다.
제1 전극들(E1) 및 제2 전극들(E2)은 제1 고유전상수막(HL1)을 관통할 수 있다. 제1 전극들(E1) 및 제2 전극들(E2) 각각은 필라 형태를 가질 수 있고, 원형, 타원형, 다각형 등의 평면을 가질 수 있다. 제1 전극들(E1) 및 제2 전극들(E2)은 제1 방향(I) 및 제1 방향(I)과 교차된 제2 방향(Ⅱ)으로 배열될 수 있다. 제1 방향(I)에서, 제1 전극들(E1) 및 제2 전극들(E2)이 교대로 배열될 수 있다. 제2 방향(Ⅱ)에서, 제1 전극들(E1) 및 제2 전극들(E2)이 교대로 배열될 수 있다.
제1 캡핑막(C1)은 제1 고유전상수막(HL1)의 하부에 위치될 수 있다. 제2 캡핑막(C2)은 제1 고유전상수막(HL1)과 제2 고유전상수막(HL2)의 사이에 개재될 수 있다. 제1 캡핑막(C1) 및 제2 캡핑막(C2)은 제1 전극들(E1), 제2 전극들(E2), 제3 전극들(E3) 또는 제4 전극들(E4)에 포함된 금속이 주변막으로 이동(migration)하는 것을 최소화하거나 방지할 수 있다. 또한, 제1 캡핑막(C1) 및 제2 캡핑막(C2)은 제조 공정 시에 식각 정지막으로 사용될 수 있다. 실시예로서, 제1 캡핑막(C1) 및 제2 캡핑막(C2)은 질화물을 포함할 수 있다.
제3 전극들(E3)은 제1 전극들(E1)에 대응하여 위치될 수 있다. 제3 전극들(E3)은 제2 고유전상수막(HL2)을 관통할 수 있고, 제1 전극들(E1)과 각각 연결될 수 있다. 제1 고유전상수막(HL1)과 제2 고유전상수막(HL2)의 사이에 제2 캡핑막(C2)이 위치하는 경우, 제3 전극들(E3)은 제2 캡핑막(C2)을 관통할 수 있다.
제4 전극들(E4)은 제3 전극들(E3)의 사이에 위치될 수 있다. 제4 전극들(E4)은 제2 전극들(E2)에 대응하여 위치될 수 있다. 제4 전극들(E4)은 제2 고유전상수막(HL2)을 관통할 수 있고, 제2 전극들(E2)과 각각 연결될 수 있다. 제1 고유전상수막(HL1)과 제2 고유전상수막(HL2)의 사이에 제2 캡핑막(C2)이 위치하는 경우, 제4 전극들(E4)은 제2 캡핑막(C2)을 관통할 수 있다.
제3 전극들(E3) 및 제4 전극들(E4)은 제1 방향(I) 및 제1 방향(I)과 교차된 제2 방향(Ⅱ)으로 배열될 수 있다. 제1 방향(I)에서, 제3 전극들(E3) 및 제4 전극들(E4)이 교대로 배열될 수 있다. 제2 방향(Ⅱ)에서, 제3 전극들(E3) 및 제4 전극들(E4)이 교대로 배열될 수 있다.
제1 배선들(L1)은 제1 방향(I) 및 제2 방향(Ⅱ)과 교차된 제3 방향(Ⅲ)으로 확장될 수 있다. 제1 배선들(L1) 각각은 제3 방향(Ⅲ)으로 배열된 제3 전극들(E3)을 전기적으로 연결시킬 수 있다. 제2 배선들(L2)은 제3 방향(Ⅲ)으로 확장될 수 있다. 제2 배선들(L2) 각각은 제3 방향(Ⅲ)으로 배열된 제4 전극들(E4)을 전기적으로 연결시킬 수 있다. 제2 배선들(L2)은 제1 배선들(L1)의 사이에 위치될 수 있다. 제1 배선들(L1)과 제2 배선들(L2)이 교대로 배열될 수 있다.
전술한 바와 같은 구조에 따르면, 제1 커패시터 전극(CE1), 제2 커패시터 전극(CE2), 제1 고유전상수막(HL1) 및 제2 고유전상수막(HL2)이 하나의 커패시터(CAP)를 구성할 수 있다. 제1 커패시터 전극(CE1)은 전기적으로 연결된 제1 전극들(E1) 및 제3 전극들(E3)을 포함할 수 있다. 제2 커패시터 전극(CE2)은 전기적으로 연결된 제2 전극들(E2) 및 제4 전극들(E4)을 포함할 수 있다.
커패시터(CAP)가 플러그 타입의 제1 내지 제4 전극들(E1~E4)을 포함하므로, 라인 타입의 전극을 포함하는 커패시터에 비해 정전 용량을 증가시킬 수 있고 브레이크다운 전압의 마진을 확보할 수 있다. 또한, 커패시터(CAP)가 제1 고유전상수막(HL1) 및 제2 고유전상수막(HL2)을 포함하므로, 고유전상수막을 포함하지 않는 커패시터에 비해 정전 용량을 증가시킬 수 있다.
한편, 본 실시예에서는 커패시터(CAP)가 제1 고유전상수막(HL1) 및 제2 고유전상수막(HL2)이 2층으로 적층된 경우에 대해 설명하였으나, 본 발명이 이에 한정되는 것은 아니다. 커패시터(CAP)가 3층 이상으로 적층된 고유전상수막들을 포함하는 것도 가능하다.
도 2a 내지 도 2c는 본 발명의 일 실시예에 따른 반도체 장치의 구조를 나타낸 도면이다. 도 2b는 레이아웃일 수 있고 도 2a는 도 2b의 B-B' 단면도일 수 있다. 이하, 앞서 설명된 내용과 중복된 내용은 생략하여 설명하도록 한다.
도 2a 내지 도 2c를 참조하면, 반도체 장치는 절연막(IL), 제1 전극들(E1), 제2 전극들(E2), 고유전상수막(HL), 제3 전극들(E3) 및 제4 전극들(E4)을 포함할 수 있다. 반도체 장치는 캡핑막(C), 제1 배선(L1) 또는 제2 배선(L2)을 더 포함하거나, 이들을 조합하여 더 포함할 수 있다.
절연막(IL)은 실리콘 산화물 등의 산화물을 포함할 수 있다. 실시예로서, 절연막(IL)은 HDP(High Density Plasma) 산화막 또는 TEOS(Tetra-Ethyl-Ortho-Silicate) 산화막을 포함하거나, 이들을 조합하여 포함할 수 있다.
고유전상수막(HL)은 절연막(IL)의 상부에 위치되거나 절연막(IL)의 하부에 위치될 수 있다. 고유전상수막(HL)은 절연막(IL)에 비해 유전 상수가 높은 물질을 포함할 수 있다. 고유전상수막(HL)은 하프늄 산화물(HfOx) 등의 고유전상수(high-k) 물질을 포함할 수 있다. 캡핑막(C)은 절연막(IL)과 고유전상수막(HL)의 사이에 개재될 수 있다.
제1 전극들(E1) 및 제2 전극들(E2)은 절연막(IL)을 관통할 수 있다. 제1 전극들(E1) 및 제2 전극들(E2)은 제1 방향(I) 및 제1 방향(I)과 교차된 제2 방향(Ⅱ)으로 배열될 수 있다. 제1 전극들(E1) 및 제2 전극들(E2)은 제1 방향(I) 및 제2 방향(Ⅱ)을 따라 교대로 배열될 수 있다.
제3 전극들(E3)은 고유전상수막(HL)을 관통하거나 고유전상수막(HL) 및 캡핑막(C)을 관통할 수 있다. 제3 전극들(E3)은 제1 전극들(E1)과 각각 연결될 수 있다. 제4 전극들(E4)은 제3 전극들(E3)의 사이에 위치될 수 있다. 제4 전극들(E4)은 고유전상수막(HL)을 관통하거나 고유전상수막(HL) 및 캡핑막(C)을 관통할 수 있다. 제4 전극들(E4)은 제2 전극들(E2)과 각각 연결될 수 있다.
제3 전극들(E3) 및 제4 전극들(E4)은 제1 방향(I) 및 제2 방향(Ⅱ)으로 배열될 수 있다. 제3 전극들(E3) 및 제4 전극들(E4)은 제1 방향(I) 및 제2 방향(Ⅱ)을 따라 교대로 배열될 수 있다.
제1 배선들(L1) 각각은 제3 방향(Ⅲ)으로 확장될 수 있고, 제3 방향(Ⅲ)으로 배열된 제3 전극들(E3)을 전기적으로 연결시킬 수 있다. 제2 배선들(L2) 각각은 제3 방향(Ⅲ)으로 확장될 수 있고, 제3 방향(Ⅲ)으로 배열된 제4 전극들(E4)을 전기적으로 연결시킬 수 있다. 제1 배선들(L1)과 제2 배선들(L2)이 교대로 배열될 수 있다.
전술한 바와 같은 구조에 따르면, 제1 커패시터 전극(CE1), 제2 커패시터 전극(CE2), 절연막(IL) 및 제1 고유전상수막(HL1)이 하나의 커패시터(CAP)를 구성할 수 있다. 제1 커패시터 전극(CE1)은 전기적으로 연결된 제1 전극들(E1) 및 제3 전극들(E3)을 포함할 수 있다. 제2 커패시터 전극(CE2)은 전기적으로 연결된 제2 전극들(E2) 및 제4 전극들(E4)을 포함할 수 있다.
커패시터(CAP)가 절연막(IL) 및 고유전상수막(HL)을 포함하므로, 고유전상수막을 포함하지 않는 커패시터에 비해 정전 용량을 증가시킬 수 있다. 또한, 절연막(IL)과 고유전상수막(HL)의 조합함으로써, 커패시터의 정전 용량을 용이하게 조절할 수 있다.
도 3a 및 도 3b는 본 발명의 일 실시예에 따른 반도체 장치의 구조를 나타낸 도면이다. 도 3a는 도 3b의 C-C' 단면도일 수 있다. 이하, 앞서 설명된 내용과 중복된 내용은 생략하여 설명하도록 한다.
도 3a 및 도 3b를 참조하면, 반도체 장치는 절연막(IL), 제1 전극들(E1), 제2 전극들(E2), 제1 고유전상수막(HL1), 제3 전극들(E3) 및 제4 전극들(E4)을 포함할 수 있다. 반도체 장치는 기판(SUB), 제1 캡핑막(C1), 제2 캡핑막(C2), 제2 고유전상수막(HL2), 제5 전극들(E5) 또는 제6 전극들(E6)을 더 포함하거나, 이들을 조합하여 더 포함할 수 있다.
제2 고유전상수막(HL2)은 제1 고유전상수막(HL1)의 상부에 위치될 수 있다. 제2 고유전상수막(HL2)은 절연막(IL)에 비해 유전 상수가 높은 물질을 포함할 수 있다. 제2 고유전상수막(HL2)은 하프늄 산화물(HfOx) 등의 고유전상수(high-k) 물질을 포함할 수 있다. 제2 고유전상수막(HL2)은 제1 고유전상수막(HL1)과 동일한 고유전상수 물질을 포함하거나, 상이한 고유전상수 물질을 포함할 수 있다.
제2 캡핑막(C2)은 제1 고유전상수막(HL1)과 제2 고유전상수막(HL2)의 사이에 개재될 수 있다. 제2 캡핑막(C2)은 제3 전극들(E3) 또는 제4 전극들(E4)에 포함된 금속이 이동(migration)하는 것을 방지하기 위한 것일 수 있다. 또한, 제2 캡핑막(C2)은 제조 공정 시에 식각 정지막으로 사용될 수 있다. 제2 캡핑막(C2)은 제1 캡핑막(C1)과 동일한 물질을 포함하거나 상이한 물질을 포함할 수 있다. 실시예로서, 제2 캡핑막(C2)은 질화물을 포함할 수 있다.
제5 전극들(E5)은 제3 전극들(E3)에 대응하여 위치될 수 있다. 제5 전극들(E5)은 제2 고유전상수막(HL2)을 관통할 수 있고, 제3 전극들(E3)과 각각 연결될 수 있다. 제1 고유전상수막(HL1)과 제2 고유전상수막(HL2)의 사이에 제2 캡핑막(C2)이 위치하는 경우, 제5 전극들(E5)은 제2 캡핑막(C2)을 관통할 수 있다.
제6 전극들(E6)은 제5 전극들(E5)의 사이에 위치될 수 있다. 제6 전극들(E6)은 제4 전극들(E4)에 대응하여 위치될 수 있다. 제6 전극들(E6)은 제2 고유전상수막(HL2)을 관통할 수 있고, 제4 전극들(E4)과 각각 연결될 수 있다. 제1 고유전상수막(HL1)과 제2 고유전상수막(HL2)의 사이에 제2 캡핑막(C2)이 위치하는 경우, 제6 전극들(E6)은 제2 캡핑막(C2)을 관통할 수 있다.
제5 전극들(E5) 및 제6 전극들(E6)은 제1 방향(I) 및 제2 방향(Ⅱ)으로 배열될 수 있다. 제1 방향(I)에서, 제5 전극들(E5) 및 제6 전극들(E6)은 교대로 배열될 수 있다. 제2 방향(Ⅱ)에서, 제5 전극들(E5) 및 제6 전극들(E6)은 교대로 배열될 수 있다.
기판(SUB)은 제1 활성 영역들(A1) 및 제2 활성 영역들(A2)을 포함할 수 있다. 기판(SUB)은 소자분리막(ISO)을 더 포함할 수 있다. 소자분리막(ISO)에 의해 기판(SUB) 내에 제1 활성 영역들(A1) 및 제2 활성 영역들(A2)을 정의할 수 있다.
제1 활성 영역들(A1)은 제1 전극들(E1)과 연결될 수 있고, 제1 타입의 불순물을 포함할 수 있다. 제1 타입의 불순물은 인(P), 아세닉(As), 안티몬(Sb) 등의 N 타입 불순물을 포함할 수 있다. 제2 활성 영역들(A2)은 제2 전극들(E2)과 연결될 수 있고, 제2 타입의 불순물을 포함할 수 있다. 제2 타입의 불순물은 붕소(B), 알루미늄(Al), 갈륨(Ga), 인듐(In) 등의 P 타입 불순물을 포함할 수 있다.
제1 활성 영역들(A1) 각각은 제3 방향(Ⅲ)으로 확장될 수 있고, 제3 방향(Ⅲ)으로 배열된 제1 전극들(E1)을 전기적으로 연결시킬 수 있다. 제2 활성 영역들(A2) 각각은 제3 방향(Ⅲ)으로 확장될 수 있고, 제3 방향(Ⅲ)으로 배열된 제2 전극들(E2)을 전기적으로 연결시킬 수 있다. 제1 활성 영역들(A1)과 제2 활성 영역들(A2)이 교대로 배열될 수 있다.
전술한 바와 같은 구조에 따르면, 제1 커패시터 전극(CE1), 제2 커패시터 전극(CE2), 절연막(IL), 제1 고유전상수막(HL1), 제2 고유전상수막(HL2), 제1 활성 영역들(A1) 및 제2 활성 영역들(A2)이 하나의 커패시터(CAP)를 구성할 수 있다. 제1 커패시터 전극(CE1)은 전기적으로 연결된 제1 전극들(E1), 제3 전극들(E3) 및 제5 전극들(E5)을 포함할 수 있다. 제2 커패시터 전극(CE2)은 전기적으로 연결된 제2 전극들(E2), 제4 전극들(E4) 및 제6 전극들(E6)을 포함할 수 있다.
커패시터(CAP)가 절연막(IL), 제1 고유전상수막(HL1) 및 제2 고유전상수막(HL2)을 포함하므로, 고유전상수막을 포함하지 않는 커패시터에 비해 정전 용량을 증가시킬 수 있다. 또한, 제1 활성 영역들(A1)을 이용하여 제1 전극들(E1)을 전기적으로 연결시킬 수 있고, 제2 활성 영역들(A2)을 이용하여 제2 전극들(E2)을 전기적으로 연결시킬 수 있다.
도 4a 내지 도 4c는 본 발명의 일 실시예에 따른 반도체 장치의 구조를 나타낸 도면이다. 도 4a는 도 4b의 D-D' 단면도일 수 있다. 이하, 앞서 설명된 내용과 중복된 내용은 생략하여 설명하도록 한다.
도 4a 내지 도 4c를 참조하면, 반도체 장치는 제1 절연막(IL1), 제1 전극들(E1), 제2 전극들(E2), 제1 고유전상수막(HL1), 제3 전극들(E3) 및 제4 전극들(E4)을 포함할 수 있다. 반도체 장치는 기판(SUB), 트랜지스터(TR), 제1 캡핑막(C1), 제2 캡핑막(C2), 제2 고유전상수막(HL2), 제5 전극들(E5), 제6 전극들(E6), 제7 전극들(E7) 또는 제8 전극들(E8)을 더 포함하거나, 이들을 조합하여 더 포함할 수 있다.
기판(SUB) 상에 트랜지스터(TR)가 위치될 수 있다. 트랜지스터(TR)는 게이트 전극(G), 게이트 절연막(GI) 및 정션(J)을 포함할 수 있다. 게이트 전극(G)은 기판(SUB) 상에 위치될 수 있다. 게이트 절연막(GI)은 기판(SUB)과 게이트 전극(G)의 사이에 위치될 수 있다. 정션(J)은 게이트 전극(G) 양측의 기판(SUB) 내에 위치될 수 있다. 정션(J)은 N 타입 또는 P 타입의 불순물이 도핑된 영역일 수 있다.
제1 전극들(E1)은 제1 절연막(IL1)을 관통할 수 있고, 게이트 전극(G)과 전기적으로 연결될 수 있다. 제1 전극들(E1)은 제3 전극들(E3)에 대응하여 위치될 수 있다. 제2 전극들(E2)은 제1 절연막(IL1)을 관통할 수 있고, 정션(J)과 전기적으로 연결될 수 있다. 제2 전극들(E2)은 게이트 전극(G)의 양 측에 위치될 수 있다. 제2 전극들(E2)은 제3 배선(L3)에 의해 전기적으로 연결될 수 있다. 제3 배선(L3)은 제1 절연막(IL1) 내에 위치될 수 있다.
제3 전극들(E3)은 제1 고유전상수막(HL1) 및 제1 캡핑막(C1)을 관통할 수 있고, 제1 전극들(E1)과 각각 연결될 수 있다. 제4 전극들(E4)은 제1 고유전상수막(HL1) 및 제1 캡핑막(C1)을 관통할 수 있다. 제4 전극들(E4)은 게이트 전극(G)의 상부에 위치될 수 있고, 제2 전극들(E2)로부터 이격될 수 있다.
제2 절연막(IL2)은 제1 고유전상수막(HL1)의 측벽(HL1_SW)을 감쌀 수 있다. 실시예로서, 제1 고유전상수막(HL1)은 제2 절연막(IL2)을 식각하여 형성된 개구부 내에 고유전상수 물질을 증착하여 형성된 것일 수 있다. 제7 전극들(E7)은 제2 절연막(IL2) 및 제1 캡핑막(C1)을 관통할 수 있고, 제2 전극들(E2)과 각각 연결될 수 있다. 제7 전극들(E7)의 개수가 제2 전극들(E2)의 개수와 동일하거나 상이할 수 있다. 실시예로서, 제7 전극들(E7)의 개수가 제2 전극들(E2)의 개수에 비해 적을 수 있고, 제2 전극들(E2) 중 일부만 제7 전극들(E7)과 연결될 수 있다.
제5 전극들(E5)은 제2 고유전상수막(HL2) 및 제2 캡핑막(C2)을 관통할 수 있고, 제3 전극들(E3)과 각각 연결될 수 있다. 제6 전극들(E6)은 제5 전극들(E5)의 사이에 위치될 수 있다. 제6 전극들(E6)은 제2 고유전상수막(HL2) 및 제2 캡핑막(C2)을 관통할 수 있고, 제4 전극들(E4)과 각각 연결될 수 있다.
제3 절연막(IL3)은 제2 고유전상수막(HL2)의 측벽(HL2_SW)을 감쌀 수 있다. 실시예로서, 제2 고유전상수막(HL2)은 제3 절연막(IL3)을 식각하여 형성된 개구부 내에 고유전상수 물질을 증착하여 형성된 것일 수 있다. 제8 전극들(E8)은 제3 절연막(IL3) 및 제2 캡핑막(C2)을 관통할 수 있고, 제7 전극들(E7)과 각각 연결될 수 있다.
제1 배선들(L1) 각각은 제3 방향(Ⅲ)으로 확장될 수 있고, 제3 방향(Ⅲ)으로 배열된 제5 전극들(E5)을 전기적으로 연결시킬 수 있다. 이를 통해, 게이트 전극(G), 제1 전극들(E1), 제3 전극들(E3) 및 제5 전극들(E5)이 전기적으로 연결되어 제1 커패시터 전극(CE1)을 구성할 수 있다.
제2 배선들(L2) 각각은 제3 방향(Ⅲ)으로 확장될 수 있고, 제3 방향(Ⅲ)으로 배열된 제6 전극들(E6)을 제8 전극들(E8)과 전기적으로 연결시킬 수 있다. 이를 통해, 정션(J), 제2 전극들(E2), 제7 전극들(E7), 제8 전극들(E8), 제4 전극들(E4) 및 제6 전극들(E6)이 전기적으로 연결되어 제2 커패시터 전극(CE2)을 구성할 수 있다.
전술한 바와 같은 구조에 따르면, 제1 커패시터 전극(CE1), 제2 커패시터 전극(CE2), 제1 절연막(IL1), 제1 고유전상수막(HL1), 제2 고유전상수막(HL2) 및 트랜지스터(TR)가 하나의 커패시터(CAP)를 구성할 수 있다.
커패시터(CAP)가 제1 절연막(IL1), 제1 고유전상수막(HL1) 및 제2 고유전상수막(HL2)을 포함하므로, 고유전상수막을 포함하지 않는 커패시터에 비해 정전 용량을 증가시킬 수 있다. 또한, 게이트 전극(G)을 이용하여 제1 전극들(E1)을 전기적으로 연결시킬 수 있고, 정션(J) 또는 제3 배선(L3)을 이용하여 제2 전극들(E2)을 전기적으로 연결시킬 수 있다.
도 5a 및 도 5b는 본 발명의 일 실시예에 따른 반도체 장치의 구조를 나타낸 도면이다.
도 5a 및 도 5b를 참조하면, 반도체 장치는 제1 고유전상수막(HL1), 제1 전극들(E1), 제2 전극들(E2), 제2 고유전상수막(HL2), 제3 전극들(E3) 및 제4 전극들(E4)을 포함할 수 있다. 반도체 장치는 절연막(IL), 제1 캡핑막(C1), 제2 캡핑막(C2) 또는 제5 전극들(E5)을 더 포함하거나, 이들을 조합하여 더 포함할 수 있다.
제1 전극들(E1)은 제1 고유전상수막(HL1)을 관통하거나, 제1 고유전상수막(HL1) 및 제1 캡핑막(C1)을 관통할 수 있다. 제1 전극들(E1)은 제1 방향(I) 및 제2 방향(Ⅱ)으로 교대로 배열될 수 있다. 제2 전극들(E2)은 제1 전극들(E1)과 상이한 깊이로 제1 고유전상수막(HL1)을 관통할 수 있다. 제2 전극들(E2)은 제1 고유전상수막(HL1)을 일부 깊이 관통할 수 있다. 제2 전극들(E2) 각각은 제1 방향(I)으로 확장될 수 있다.
제3 전극들(E3)은 제2 고유전상수막(HL2) 및 제2 캡핑막(C2)을 관통할 수 있다. 제3 전극들(E3)은 제1 방향(I) 및 제2 방향(Ⅱ)으로 교대로 배열될 수 있다. 제3 전극들(E3)은 제2 전극들(E2)과 연결될 수 있다. 제2 전극들(E2) 각각은 제1 방향(I)으로 배열된 제3 전극들(E3)을 전기적으로 연결시킬 수 있다.
제4 전극들(E4)은 제3 전극들(E3)과 상이한 깊이로 제2 고유전상수막(HL2)을 관통할 수 있다. 제4 전극들(E4)은 제2 고유전상수막(HL2)을 일부 깊이 관통할 수 있고, 제4 전극들(E4)은 제1 전극들(E1)로부터 이격될 수 있다. 제4 전극들(E4) 각각은 제1 방향(I)으로 확장될 수 있다.
절연막(IL)은 제1 고유전상수막(HL1)의 하부에 위치될 수 있다. 제5 전극들(E5)은 절연막(IL)을 관통할 수 있다. 실시예로서, 제5 전극들(E5)은 절연막(IL)을 일부 깊이 관통할 수 있다. 제5 전극들(E5)은 제1 방향(I)으로 확장될 수 있다. 제5 전극들(E5) 각각은 제1 방향(I)으로 배열된 제1 전극들(E1)을 전기적으로 연결시킬 수 있다. 적층 방향으로 중첩된 제4 전극(E4)과 제5 전극(E5)은 콘택 플러그(CT)에 의해 전기적으로 연결될 수 있다.
전술한 바와 같은 구조에 따르면, 제1 커패시터 전극(CE1), 제2 커패시터 전극(CE2), 절연막(IL), 제1 고유전상수막(HL1) 및 제2 고유전상수막(HL2)가 하나의 커패시터(CAP)를 구성할 수 있다. 제1 커패시터 전극(CE1)은 전기적으로 연결된 제1, 제4 및 제5 전극들(E1, E4, E5)을 포함할 수 있다. 제2 커패시터 전극(CE2)은 전기적으로 연결된 제2 및 제3 전극들(E2, E3)을 포함할 수 있다.
커패시터(CAP)가 제1 절연막(IL1), 제1 고유전상수막(HL1) 및 제2 고유전상수막(HL2)을 포함하므로, 고유전상수막을 포함하지 않는 커패시터에 비해 정전 용량을 증가시킬 수 있다. 또한, 플러그 타입과 라인 타입의 전극을 조합하여 사용함으로써, 커패시터(CAP)의 정전용량을 조절할 수 있다. 커패시터(CAP)의 용도에 따라, 홀 타입의 전극 비중을 증가시켜 정전 용량을 증가시키거나, 라인 타입의 전극 비중을 증가시켜 정전 용량을 감소시킬 수 있다.
도 6a 내지 도 6g는 본 발명의 일 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 도면이다. 이하, 앞서 설명된 내용과 중복된 내용은 생략하여 설명하도록 한다.
도 6a를 참조하면, 제1 캡핑막(21)을 형성한다. 제1 캡핑막(21)은 질화물을 포함할 수 있다. 이어서, 제1 캡핑막(21) 상에 제1 절연막(22)을 형성한다. 제1 절연막(22)은 실리콘 산화물 등의 절연 물질을 포함할 수 있다. 이어서, 제1 절연막(22)을 식각하여 제1 개구부(OP1)를 형성한다. 제1 개구부(OP1)는 제1 캡핑막(21)을 노출시키는 깊이를 가질 수 있다. 제1 절연막(22)을 식각할 때 제1 캡핑막(21)을 식각 정지막으로 사용할 수 있다.
도 6b를 참조하면, 제1 개구부(OP1) 내에 제1 고유전상수막(23)을 형성한다. 제1 고유전상수막(23)은 하프늄 산화물(HfOx) 등의 고유전상수(high-k) 물질을 포함할 수 있다. 실시예로서, 제1 개구부(OP1)를 채우도록 고유전상수 물질을 증착한 후, 제1 절연막(22)의 표면이 노출될 때까지 고유전상수 물질을 평탄화하여 제1 고유전상수막(23)을 형성할 수 있다. 평탄화 공정은 CMP(Chemical Mechanical Polishing) 방식을 이용할 수 있다.
도 6c를 참조하면, 제1 고유전상수막(23)을 관통하는 제2 개구부들(OP2)을 형성한다. 제2 개구부들(OP2)은 제1 방향 및 제1 방향과 교차된 제2 방향으로 배열될 수 있다. 제2 개구부들(OP2) 각각은 원형, 타원형, 다각형 등의 평면을 가질 수 있다. 제2 개구부들(OP2)은 포토 리소그래피 방식을 이용하여 형성될 수 있다. 홀 타입으로 제2 개구부들(OP2)을 형성하므로, 노광 공정 시, 라인 타입의 개구부들을 형성하는 경우에 비해 폭 밸런스 등을 개선할 수 있다. 제2 개구부들(OP2)은 제1 캡핑막(21)을 노출시키는 깊이를 가질 수 있다. 제1 고유전상수막(23)을 식각할 때 제1 캡핑막(21)을 식각 정지막으로 사용할 수 있다.
제2 개구부들(OP2)을 형성할 때, 제1 절연막(22)을 관통하는 제3 개구부들(OP3)을 형성할 수 있다. 제3 개구부들(OP3)은 제1 캡핑막(21)을 노출시키는 깊이를 가질 수 있다.
도 6d를 참조하면, 제2 개구부들(OP2) 내에 제1 도전막들(24)을 각각 형성한다. 제1 도전막들(24)을 형성할 때, 제3 개구부들(OP3) 내에 제2 도전막들(25)을 각각 형성할 수 있다. 실시예로서, 제2 개구부들(OP2) 및 제3 개구부들(OP3)을 채우도록 도전 물질을 증착한 후, 제1 고유전상수막(23) 및 제1 절연막(22)의 표면이 노출될 때까지 도전 물질을 평탄화한다. 도전 물질은 텅스텐(W), 구리(Cu), 몰리브덴(Mo) 등의 금속을 포함할 수 있다.
이어서, 제2 캡핑막(26)을 형성한다. 제2 캡핑막(26)은 제1 캡핑막(21)과 동일한 물질을 포함하거나 상이한 물질을 포함할 수 있다. 실시예로서, 제2 캡핑막(26)은 질화물을 포함할 수 있다.
도 6e를 참조하면, 제2 캡핑막(26) 상에 제2 절연막(27)을 형성한다. 이어서, 제2 절연막(27)을 식각하여 제4 개구부(OP4)를 형성한다. 제4 개구부(OP4)는 제2 캡핑막(26)을 노출시키는 깊이를 가질 수 있다. 제2 절연막(27)을 식각할 때 제2 캡핑막(26)을 식각 정지막으로 사용할 수 있다. 이어서, 제4 개구부(OP4) 내에 제2 고유전상수막(28)을 형성한다. 제2 고유전상수막(28)은 하프늄 산화물(HfOx) 등의 고유전상수(high-k) 물질을 포함할 수 있다.
도 6f를 참조하면, 제2 고유전상수막(28)을 관통하는 제5 개구부들(OP5)을 형성한다. 제5 개구부들(OP5)은 제1 방향 및 제1 방향과 교차된 제2 방향으로 배열될 수 있다. 제5 개구부들(OP5) 각각은 원형, 타원형, 다각형 등의 평면을 가질 수 있다. 제5 개구부들(OP5)은 포토 리소그래피 방식을 이용하여 형성될 수 있다. 홀 타입으로 제5 개구부들(OP5)을 형성하므로, 노광 공정 시, 라인 타입의 개구부들을 형성하는 경우에 비해 폭 밸런스 등을 개선할 수 있다.
제5 개구부들(OP5)은 제2 캡핑막(26)을 관통하여 제1 도전막들(24)을 노출시키는 깊이를 가질 수 있다. 제5 개구부들(OP5)을 형성할 때, 제2 절연막(27)을 관통하는 제6 개구부들(OP6)을 형성할 수 있다. 제6 개구부들(OP6)은 제2 도전막들(25)을 노출시키는 깊이를 가질 수 있다.
도 6g를 참조하면, 제5 개구부들(OP5) 내에 제3 도전막들(29)을 각각 형성한다. 제3 도전막들(29)은 제1 도전막들(24)과 각각 연결될 수 있다. 제3 도전막들(29)을 형성할 때, 제6 개구부들(OP6) 내에 제4 도전막들(30)을 각각 형성할 수 있다. 제4 도전막들(30)은 제2 도전막들(25)과 각각 연결될 수 있다.
여기서, 제1 도전막들(24), 제3 도전막들(29), 제1 고유전상수막(23) 및 제2 고유전상수막(28)은 커패시터를 구성할 수 있다. 제2 도전막들(25) 및 제4 도전막들(30)은 커패시터의 일부이거나, 콘택 플러그 등의 인터커넥션의 일부일 수 있다.
전술한 바와 같은 제조 방법에 따르면, 홀 타입의 제2 개구부들(OP2) 및 제5 개구부들(OP5)을 이용하여 커패시터의 전극으로 사용되는 제1 도전막들(24) 및 제3 도전막들(29)을 형성할 수 있다. 또한, 제1 고유전상수막(23) 및 제2 고유전상수막(28)으로 커패시터의 유전체를 형성할 수 있다. 따라서, 제조 공정을 개선하고, 커패시터의 정전 용량을 증가시킬 수 있다.
도 7a 및 도 7b는 본 발명의 일 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 도면이다. 이하, 앞서 설명된 내용과 중복된 내용은 생략하여 설명하도록 한다.
도 7a를 참조하면, 기판(40)에 제1 활성 영역들(40A) 및 제2 활성 영역들(40B)을 형성한다. 제1 활성 영역들(40A)은 N 타입의 불순물을 포함할 수 있고, 제2 활성 영역들(40B)은 P 타입의 불순물을 포함할 수 있다. 실시예로서, 기판(40) 내에 소자분리막들(41)을 형성하여 제1 활성 영역들(40A) 및 제2 활성 영역들(40B)을 정의할 수 있다.
이어서, 절연막(42)을 형성한다. 절연막(42)은 실리콘 산화물 등의 산화물을 포함할 수 있다. 이어서, 절연막(42)을 관통하는 제1 도전막들(43)을 형성한다. 제1 도전막들(43)은 제1 활성 영역들(40A) 또는 제2 활성 영역들(40B)과 연결될 수 있다. 이어서, 제1 캡핑막(44)을 형성한다. 제1 캡핑막(44)은 질화물을 포함할 수 있다.
도 7b를 참조하면, 제1 고유전상수막(45)을 형성한다. 제1 고유전상수막(45)은 하프늄 산화물(HfOx) 등의 고유전상수(high-k) 물질을 포함할 수 있다. 이어서, 제1 고유전상수막(45) 및 제1 캡핑막(44)을 관통하는 제2 도전막들(46)을 형성한다. 제2 도전막들(46)은 제1 도전막들(43)과 각각 연결될 수 있다.
이어서, 제1 고유전상수막(45) 및 제2 도전막들(46) 상에 제2 캡핑막(47)을 형성한다. 제2 캡핑막(47)은 제1 캡핑막(44)과 동일한 물질을 포함하거나 상이한 물질을 포함할 수 있다. 이어서, 제2 캡핑막(47) 상에 제2 고유전상수막(48)을 형성한다. 제2 고유전상수막(48)은 제1 고유전상수막(45)과 동일한 고유전상수(high-k) 물질을 포함하거나, 상이한 고유전상수(high-k) 물질을 포함할 수 있다. 이어서, 제2 고유전상수막(48) 및 제2 캡핑막(47)을 관통하는 제3 도전막들(49)을 형성한다. 제3 도전막들(49)은 제2 도전막들(46)과 각각 연결될 수 있다.
전술한 바와 같은 제조 방법에 따르면, 커패시터의 전극으로 사용되는 플러그 타입의 제1 도전막들(43), 제2 도전막들(46) 및 제3 도전막들(49)을 형성할 수 있다. 제1 고유전상수막(45) 및 제2 고유전상수막(48)으로 커패시터의 유전체를 형성할 수 있다. 또한, 제1 활성 영역들(40A) 및 제2 활성 영역들(40B)을 이용하여 제1 도전막들(43)을 전기적으로 연결시킬 수 있다. 따라서, 제조 공정을 개선하고, 커패시터의 정전 용량을 증가시킬 수 있다.
도 8a 및 도 8b는 본 발명의 일 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 도면이다. 이하, 앞서 설명된 내용과 중복된 내용은 생략하여 설명하도록 한다.
도 8a를 참조하면, 기판(50)에 소자분리막들(51) 및 트랜지스터(TR)을 형성한다. 트랜지스터(TR)는 게이트 전극(53), 게이트 절연막(52) 및 정션(54)을 포함할 수 있다. 이어서, 제1 절연막(55)을 형성한 후, 제1 절연막(55)을 관통하는 제1 도전막들(56)을 형성한다. 제1 도전막들(56)은 게이트 전극(53) 또는 정션(54)과 연결될 수 있다. 이어서, 제1 캡핑막(57)을 형성한다.
도 8b를 참조하면, 제1 캡핑막(57) 상에 제2 절연막(58)을 형성한다. 이어서, 제2 절연막(58)을 식각하여 개구부를 형성한 후, 개구부 내에 제1 고유전상수막(59)을 형성한다. 이어서, 제2 도전막들(60)을 형성한다. 제2 도전막들(60)은 제2 절연막(58) 또는 제1 고유전상수막(59)을 관통할 수 있다. 제2 도전막들(60)은 제1 도전막들(56)과 각각 연결될 수 있다.
이어서, 제2 절연막(58) 및 제1 고유전상수막(59) 상에 제2 캡핑막(61)을 형성한다. 이어서, 제2 캡핑막(61) 상에 제3 절연막(62)을 형성한다. 이어서, 제3 절연막(62)을 식각하여 개구부를 형성한 후, 개구부 내에 제2 고유전상수막(63)을 형성한다. 이어서, 제3 도전막들(64)을 형성한다. 제3 도전막들(64)은 제3 절연막(62) 또는 제2 고유전상수막(63)을 관통할 수 있다. 제3 도전막들(64)은 제2 도전막들(60)과 각각 연결될 수 있다.
전술한 바와 같은 제조 방법에 따르면, 커패시터의 전극으로 사용되는 플러그 타입의 제1 도전막들(56), 제2 도전막들(60) 및 제3 도전막들(64)을 형성할 수 있다. 제1 절연막(55), 제1 고유전상수막(59) 및 제2 고유전상수막(63)으로 커패시터의 유전체를 형성할 수 있다. 또한, 게이트 전극(53)을 이용하여 일부의 제1 도전막들(56)을 전기적으로 연결시킬 수 있다. 따라서, 제조 공정을 개선하고, 커패시터의 정전 용량을 증가시킬 수 있다.
도 9a 내지 도 9d는 본 발명의 일 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 도면이다. 이하, 앞서 설명된 내용과 중복된 내용은 생략하여 설명하도록 한다.
도 9a를 참조하면, 제1 절연막(71) 내에 제1 도전막들(72)을 형성한다. 제1 도전막들(72)은 제1 절연막(71)을 일부 깊이 관통하도록 형성될 수 있다. 제1 도전막들(72)은 제1 방향으로 확장된 라인 형태를 가질 수 있다. 이어서, 제1 절연막(71) 상에 제1 캡핑막(73)을 형성한다.
이어서, 제1 캡핑막(73) 상에 제1 고유전상수막(74)을 형성한다. 이어서, 제1 고유전상수막(74)을 관통하는 제1 개구부들(OP1)을 형성한다. 제1 개구부들(OP1)은 제1 방향 및 제1 방향과 교차된 제2 방향으로 배열될 수 있다. 제1 개구부들(OP1)은 제1 캡핑막(73)을 노출시킬 수 있다. 이어서, 제1 개구부들(OP1) 내에 희생막들(75)을 각각 형성한다. 실시예로서, 희생막들(75)은 SOC(Spin on Carbon)을 포함할 수 있다.
도 9b를 참조하면, 제1 고유전상수막(74)을 관통하는 제2 개구부들(OP2)을 형성한다. 제2 개구부들(OP2)은 제1 고유전상수막(74)을 일부 깊이 관통할 수 있다. 제2 개구부들(OP2)은 제1 방향으로 확장될 수 있다. 제2 개구부들(OP2)을 형성할 때 희생막들(75)이 일부 식각될 수 있고, 그에 따라, 제1 개구부들(OP1)이 일부 오픈될 수 있다.
도 9c를 참조하면, 희생막들(75)을 제거한다. 이어서, 제1 개구부들(OP1)을 통해 노출된 제1 캡핑막(73)을 식각하여 제1 개구부들(OP1)을 확장시킨다. 이를 통해, 제1 도전막들(72)이 노출될 수 있다. 이어서, 제1 개구부들(OP1) 내에 제2 도전막들(76A)을 형성하고, 제2 개구부들(OP2) 내에 제2 도전막들(76B)을 형성한다. 이어서, 제1 고유전상수막(74) 상에 제2 캡핑막(77)을 형성한다.
도 9d를 참조하면, 제2 캡핑막(77) 상에 제2 고유전상수막(78)을 형성한다. 이어서, 제2 고유전상수막(78) 및 제2 캡핑막(77)을 관통하는 제3 도전막들(79A) 및 제2 고유전상수막(78)을 일부 깊이 관통하는 제3 도전막들(79B)을 형성한다. 제3 도전막들(79A, 79B)은 제2 도전막들(76A, 76B)과 유사한 방식으로 형성될 수 있다.
전술한 바와 같은 제조 방법에 따르면, 플러그 타입과 라인 타입을 조합하여 커패시터의 전극으로 사용되는 제1 도전막들(72), 제2 도전막들(76A, 76B) 및 제3 도전막들(79A, 79B)을 형성할 수 있다. 제1 절연막(71), 제1 고유전상수막(74) 및 제2 고유전상수막(78)으로 커패시터의 유전체를 형성할 수 있다. 따라서, 제조 공정을 개선하고, 커패시터의 정전 용량을 조절할 수 있다.
도 10은 본 발명의 일 실시예에 따른 메모리 시스템을 설명하기 위한 도면이다.
도 10을 참조하면, 메모리 시스템(memory system; 1000)은, 데이터가 저장되는 메모리 장치(memory device; 1200) 및 메모리 장치(1200)와 호스트(Host; 2000) 사이에서 통신하는 컨트롤러(controller; 1100)를 포함할 수 있다.
호스트(2000)는 메모리 시스템(1000)에 데이터를 저장하거나 메모리 시스템(1000)으로부터 데이터를 회수(retrieve)하는 장치 또는 시스템일 수 있다. 호스트(2000)는 다양한 동작을 위한 요청들을 생성하고, 생성된 요청들을 메모리 시스템(1000)에게 출력할 수 있다. 요청들은 프로그램 동작(program operation)을 위한 프로그램 요청(program request), 리드 동작(read operation)을 위한 리드 요청(read request), 소거 동작(erase operation)을 위한 소거 요청(erase request) 등을 포함할 수 있다. 호스트(2000)는 PCIe(Peripheral Component Interconnect Express), ATA(Advanced Technology Attachment), SATA(Serial ATA), PATA(Parallel ATA), SAS(serial attached SCSI), NVMe(Non-Volatile Memory Express), USB(Universal Serial Bus), MMC(Multi-Media Card), ESDI(Enhanced Small Disk Interface), 또는 IDE(Integrated Drive Electronics) 등과 같은 다양한 인터페이스들을 통해 메모리 시스템(1000)과 통신할 수 있다.
호스트(2000)는 컴퓨터(computer), 휴대용 디지털 장치(portable digital device), 태블릿(tablet), 디지털 카메라(digital camera), 디지털 오디오 플레이어(digital audio player), 텔레비전(television), 무선 통신 장치(wireless communication device) 또는 이동 전화기(cellular phone) 중 적어도 하나를 포함할 수 있으나, 본 발명의 실시예들이 이에 한정되는 것은 아니다.
컨트롤러(1100)는 메모리 시스템(1000)의 동작을 전반적으로 제어할 수 있다. 컨트롤러(1100)는 호스트(2000)의 요청에 따라 메모리 장치(1200)를 제어할 수 있다. 컨트롤러(1100)는 호스트(2000)의 요청에 따라 프로그램(program) 동작, 리드(read) 동작 및 소거(erase) 동작 등이 수행될 수 있도록 메모리 장치(1200)를 제어할 수 있다. 또는, 컨트롤러(1100)는 호스트(2000)의 요청이 없더라도 메모리 시스템(1000)의 성능 개선을 위한 백그라운드(background) 동작 등을 수행할 수 있다.
컨트롤러(1100)는 메모리 장치(1200)의 동작을 제어하기 위하여 제어 신호 및 데이터 신호를 메모리 장치(1200)로 전송할 수 있다. 제어 신호 및 데이터 신호는 서로 다른 입출력 라인들을 통하여 메모리 장치(1200)로 전송될 수 있다. 데이터 신호는, 커맨드, 어드레스 또는 데이터를 포함할 수 있다. 제어 신호는 데이터 신호가 입력되는 구간을 구분하는 데 이용될 수 있다.
메모리 장치(1200)는 컨트롤러(1100)의 제어에 따라 프로그램 동작, 리드 동작 및 소거 동작 등을 수행할 수 있다. 메모리 장치(1200)는 전원 공급이 차단되면 저장된 데이터가 소멸되는 휘발성 메모리 장치, 또는 전원 공급이 차단되더라도 저장된 데이터가 유지되는 비휘발성 메모리 장치로 구현될 수 있다. 메모리 장치(1200)는 앞서 도 1a 내지 도 5b를 참조하여 설명한 구조를 갖는 반도체 장치일 수 있다. 메모리 장치(1200)는 앞서 도 6a 내지 도 9d를 참조하여 설명한 제조 방법에 의해 제조된 반도체 장치일 수 있다. 실시예로서, 반도체 장치는 제1 절연막; 상기 제1 절연막을 관통하는 제1 전극들; 상기 제1 절연막을 관통하고, 상기 제1 전극들의 사이에 위치된 제2 전극들; 상기 제1 절연막보다 유전 상수가 높은 물질을 포함하는 제1 고유전상수막; 상기 제1 고유전상수막을 관통하고, 상기 제1 전극들과 각각 연결된 제3 전극들; 및 상기 제1 고유전상수막을 관통하고, 상기 제3 전극들의 사이에 위치된 제4 전극들을 포함할 수 있다.
도 11은 본 발명의 일 실시예에 따른 메모리 시스템을 설명하기 위한 도면이다.
도 11을 참조하면, 메모리 시스템(memory system; 30000)은, 이동 전화기(cellular phone), 스마트폰(smart phone), 태블릿(tablet), PC(personal computer), PDA(personal digital assistant) 또는 무선 통신 장치로 구현될 수 있다. 메모리 시스템(30000)은, 메모리 장치(2200)와 메모리 장치(2200)의 동작을 제어할 수 있는 컨트롤러(2100)를 포함할 수 있다.
컨트롤러(2100)는, 프로세서(processor; 3100)의 제어에 따라 메모리 장치(2200)의 데이터 액세스 동작, 예컨대 프로그램(program) 동작, 소거(erase) 동작 또는 리드(read) 동작 등을 제어할 수 있다.
메모리 장치(2200)에 프로그램된 데이터는 컨트롤러(2100)의 제어에 따라 디스플레이(display; 3200)를 통하여 출력될 수 있다.
무선 송수신기(radio transceiver; 3300)는, 안테나(ANT)를 통하여 무선 신호를 주고받을 수 있다. 예컨대, 무선 송수신기(3300)는, 안테나(ANT)를 통하여 수신된 무선 신호를 프로세서(3100)에서 처리(process)될 수 있는 신호로 변경할 수 있다. 따라서, 프로세서(3100)는, 무선 송수신기(3300)로부터 출력된 신호를 처리(process)하고 처리(process)된 신호를 컨트롤러(2100) 또는 디스플레이(3200)로 전송할 수 있다. 컨트롤러(2100)는, 프로세서(3100)에 의하여 처리(process)된 신호를 메모리 장치(2200)에 전송할 수 있다. 또한, 무선 송수신기(3300)는, 프로세서(3100)로부터 출력된 신호를 무선 신호로 변경하고 변경된 무선 신호를 안테나(ANT)를 통하여 외부 장치로 출력할 수 있다. 입력 장치(Input Device; 3400)는, 프로세서(3100)의 동작을 제어하기 위한 제어 신호 또는 프로세서(3100)에 의하여 처리(process)될 데이터를 입력할 수 있는 장치로서, 터치 패드(touch pad)와 컴퓨터 마우스(computer mouse)와 같은 포인팅 장치(pointing device), 키패드(keypad) 또는 키보드로 구현될 수 있다. 프로세서(3100)는, 컨트롤러(2100)로부터 출력된 데이터, 무선 송수신기(3300)로부터 출력된 데이터, 또는 입력 장치(3400)로부터 출력된 데이터가 디스플레이(3200)를 통하여 출력될 수 있도록 디스플레이(3200)의 동작을 제어할 수 있다.
실시예에 따라, 메모리 장치(2200)의 동작을 제어할 수 있는 컨트롤러(2100)는, 프로세서(3100)의 일부로서 구현될 수도 있고, 프로세서(3100)와는 별도의 칩으로 구현될 수 있다.
도 12는 본 발명의 일 실시예에 따른 메모리 시스템을 설명하기 위한 도면이다.
도 12를 참조하면, 메모리 시스템(memory system; 40000)은 PC(personal computer), 태블릿(tablet), 넷-북(net-book), e-리더(e-reader), PDA(personal digital assistant), PMP(portable multimedia player), MP3 플레이어, 또는 MP4 플레이어로 구현될 수 있다.
메모리 시스템(40000)은, 메모리 장치(2200)와 메모리 장치(2200)의 데이터 처리 동작을 제어할 수 있는 컨트롤러(2100)를 포함할 수 있다.
프로세서(processor; 4100)는, 입력 장치(input device; 4200)를 통하여 입력된 데이터에 따라 메모리 장치(2200)에 저장된 데이터를 디스플레이(display; 4300)를 통하여 출력할 수 있다. 예컨대, 입력 장치(4200)는, 터치 패드 또는 컴퓨터 마우스와 같은 포인팅 장치, 키패드, 또는 키보드로 구현될 수 있다.
프로세서(4100)는, 메모리 시스템(40000)의 전반적인 동작을 제어할 수 있고 컨트롤러(2100)의 동작을 제어할 수 있다. 실시예에 따라, 메모리 장치(2200)의 동작을 제어할 수 있는 컨트롤러(2100)는, 프로세서(4100)의 일부로서 구현되거나, 프로세서(4100)와는 별도의 칩으로 구현될 수 있다.
도 13은 본 발명의 일 실시예에 따른 메모리 시스템을 설명하기 위한 도면이다.
도 13을 참조하면, 메모리 시스템(50000)은, 이미지 처리 장치, 예컨대 디지털 카메라, 디지털 카메라가 부착된 이동 전화기, 디지털 카메라가 부착된 스마트 폰, 또는 디지털 카메라가 부착된 태블릿으로 구현될 수 있다.
메모리 시스템(50000)은, 메모리 장치(2200)와 메모리 장치(2200)의 데이터 처리 동작, 예컨대 프로그램 동작, 소거 동작 또는 리드 동작을 제어할 수 있는 컨트롤러(2100)를 포함한다.
메모리 시스템(50000)의 이미지 센서(image sensor; 5200)는, 광학 이미지를 디지털 신호들로 변환할 수 있고, 변환된 디지털 신호들은 프로세서(processor; 5100) 또는 컨트롤러(2100)로 전송될 수 있다. 프로세서(5100)의 제어에 따라, 상기 변환된 디지털 신호들은 디스플레이(display; 5300)를 통하여 출력되거나 컨트롤러(2100)를 통하여 메모리 장치(2200)에 저장될 수 있다. 또한, 메모리 장치(2200)에 저장된 데이터는, 프로세서(5100) 또는 컨트롤러(2100)의 제어에 따라 디스플레이(5300)를 통하여 출력될 수 있다.
실시예에 따라, 메모리 장치(2200)의 동작을 제어할 수 있는 컨트롤러(2100)는, 프로세서(5100)의 일부로서 구현되거나 프로세서(5100)와는 별개의 칩으로 구현될 수 있다.
도 14는 본 발명의 일 실시예에 따른 메모리 시스템을 설명하기 위한 도면이다.
도 14를 참조하면, 메모리 시스템(memory system; 70000)은, 메모리 카드(memory card) 또는 스마트 카드(smart card)로 구현될 수 있다. 메모리 시스템(70000)은 메모리 장치(2200), 컨트롤러(2100) 및 카드 인터페이스(card interface; 7100)를 포함할 수 있다.
컨트롤러(2100)는, 메모리 장치(2200)와 카드 인터페이스(7100) 사이에서 데이터의 교환을 제어할 수 있다. 실시예에 따라, 카드 인터페이스(7100)는, SD(secure digital) 카드 인터페이스 또는 MMC(multi-media card) 인터페이스일 수 있으나 이에 한정되는 것은 아니다.
카드 인터페이스(7100)는, 호스트(HOST; 60000)의 프로토콜에 따라 호스트(60000)와 컨트롤러(2100) 사이에서 데이터 교환을 인터페이스할 수 있다. 실시예에 따라, 카드 인터페이스(7100)는, USB(Universal Serial Bus) 프로토콜, IC(InterChip)-USB 프로토콜을 지원할 수 있다. 여기서, 카드 인터페이스(7100)는, 호스트(60000)가 이용하는 프로토콜을 지원할 수 있는 하드웨어, 상기 하드웨어에 탑재된 소프트웨어 또는 신호 전송 방식을 의미할 수 있다.
메모리 시스템(70000)이 PC, 태블릿, 디지털 카메라, 디지털 오디오 플레이어, 이동 전화기, 콘솔 비디오 게임 하드웨어, 또는 디지털 셋-탑 박스와 같은 호스트(60000)의 호스트 인터페이스(6200)와 접속될 때, 호스트 인터페이스(6200)는 마이크로프로세서(microprocessor; 6100)의 제어에 따라 카드 인터페이스(7100)와 컨트롤러(2100)를 통하여 메모리 장치(2200)와 데이터 통신을 수행할 수 있다.
L1: 제1 배선 L2: 제2 배선
L3: 제3 배선 E1: 제1 전극
E2: 제2 전극 E3: 제3 전극
E4: 제4 전극 E5: 제5 전극
E6: 제6 전극 E7: 제7 전극
E8: 제8 전극 CE1: 제1 커패시터 전극
CE2: 제2 커패시터 전극 C: 캡핑막
C1: 제1 캡핑막 C2: 제2 캡핑막
HL: 고유전상수막 HL1: 제1 고유전상수막
HL2: 제2 고유전상수막 IL: 절연막
IL1: 제1 절연막 IL2: 제2 절연막
IL3: 제3 절연막 CAP: 커패시터
SUB: 기판 ISO: 소자분리막
A1: 제1 활성 영역 A2: 제2 활성 영역
TR: 트랜지스터 G: 게이트 전극
J: 정션 GI: 게이트 절연막
CT: 콘택 플러그 OP1: 제1 개구부
OP2: 제2 개구부 OP3: 제3 개구부
OP4: 제4 개구부 OP5: 제5 개구부
OP6: 제6 개구부 21: 제1 캡핑막
22: 제1 절연막 23: 제1 고유전상수막
24: 제1 도전막 25: 제2 도전막
26: 제2 캡핑막 27: 제2 절연막
28: 제2 고유전상수막 29: 제3 도전막
30: 제4 도전막 40: 기판
40A: 제1 활성 영역 40B: 제2 활성 영역
41: 소자분리막 42: 절연막
43: 제1 도전막 44: 제1 캡핑막
45: 제1 고유전상수막 46: 제2 도전막
47: 제2 캡핑막 48: 제2 고유전상수막
49: 제3 도전막 50: 기판
51: 소자분리막 52: 게이트 절연막
53: 게이트 전극 54: 정션
55: 제1 절연막 56: 제1 도전막
57: 제1 캡핑막 58: 제2 절연막
59: 제1 고유전상수막 60: 제2 도전막
61: 제2 캡핑막 62: 제3 절연막
63: 제2 고유전상수막 64: 제3 도전막
71: 제1 절연막 72: 제1 도전막
73: 제1 캡핑막 74: 제1 고유전상수막
75: 희생막 76A, 76B: 제2 도전막
77: 제2 캡핑막 78: 제2 고유전상수막
79A, 79B: 제3 도전막

Claims (19)

  1. 제1 절연막;
    상기 제1 절연막을 관통하는 제1 전극들;
    상기 제1 절연막을 관통하고, 상기 제1 전극들의 사이에 위치된 제2 전극들;
    상기 제1 절연막보다 유전 상수가 높은 물질을 포함하는 제1 고유전상수막;
    상기 제1 고유전상수막을 관통하고, 상기 제1 전극들과 각각 연결된 제3 전극들; 및
    상기 제1 고유전상수막을 관통하고, 상기 제3 전극들의 사이에 위치된 제4 전극들
    을 포함하는 반도체 장치.
  2. 제1항에 있어서,
    상기 제3 전극들 및 상기 제4 전극들은 제1 방향 및 상기 제1 방향과 교차된 제2 방향을 따라 교대로 배열된
    반도체 장치.
  3. 제2항에 있어서,
    상기 제1 방향 및 상기 제2 방향과 교차된 제3 방향으로 확장되고, 상기 제3 방향으로 배열된 제3 전극들을 전기적으로 연결시키는 제1 배선들; 및
    상기 제3 방향으로 확장되고, 상기 제3 방향으로 배열된 제4 전극들을 전기적으로 연결시키는 제2 배선들
    을 더 포함하는 반도체 장치.
  4. 제1항에 있어서,
    전기적으로 연결된 제1 전극들 및 제3 전극들을 포함하는 제1 커패시터 전극 및 전기적으로 연결된 제2 전극들 및 제4 전극들을 포함하는 제2 커패시터 전극으로 구성된 커패시터를 포함하는
    반도체 장치.
  5. 제1항에 있어서,
    상기 제1 절연막과 상기 제1 고유전상수막의 사이에 개재된 캡핑막
    을 더 포함하는 반도체 장치.
  6. 제1항에 있어서,
    상기 제1 고유전상수막 상에 위치되고, 상기 제1 절연막보다 유전 상수가 높은 물질을 포함하는 제2 고유전상수막;
    상기 제2 고유전상수막을 관통하고, 상기 제3 전극들과 각각 연결된 제5 전극들; 및
    상기 제2 고유전상수막을 관통하고, 상기 제4 전극들과 각각 연결된 제6 전극들
    을 더 포함하는 반도체 장치.
  7. 제1항에 있어서,
    상기 제1 전극들과 연결되고 제1 타입의 불순물을 포함하는 제1 활성 영역들 및 상기 제2 전극들과 연결되고 제2 타입의 불순물을 포함하는 제2 활성 영역들을 포함하는 기판
    을 더 포함하는 반도체 장치.
  8. 제7항에 있어서,
    상기 제1 활성 영역들은 N 타입의 불순물을 포함하고, 상기 제2 활성 영역들은 P 타입의 불순물을 포함하는
    반도체 장치.
  9. 제7항에 있어서,
    상기 제1 전극들 및 상기 제2 전극들은 제1 방향 및 상기 제1 방향과 교차된 제2 방향을 따라 교대로 배열되고,
    상기 제1 활성 영역들 및 상기 제2 활성 영역들 각각은 상기 제1 방향 및 상기 제2 방향과 교차된 제3 방향으로 확장된
    반도체 장치.
  10. 제1항에 있어서,
    상기 제1 절연막의 하부에 위치된 기판;
    상기 기판 상에 위치되고, 상기 제1 전극들과 전기적으로 연결된 게이트 전극; 및
    상기 기판 내에 형성되고, 제2 전극들과 전기적으로 연결된 정션
    을 더 포함하는 반도체 장치.
  11. 제10항에 있어서,
    전기적으로 연결된 게이트 전극, 제1 전극들 및 제3 전극들을 포함하는 제1 커패시터 전극 및 전기적으로 연결된 정션, 제2 전극들 및 제4 전극들을 포함하는 제2 커패시터 전극으로 구성된 커패시터
    를 포함하는 반도체 장치.
  12. 제10항에 있어서,
    상기 제1 고유전상수막 상에 위치되고, 상기 제1 절연막보다 유전 상수가 높은 물질을 포함하는 제2 고유전상수막;
    상기 제2 고유전상수막을 관통하고 상기 제3 전극들과 연결된 제5 전극들; 및
    상기 제2 고유전상수막을 관통하고 상기 제4 전극들과 연결된 제6 전극들
    을 더 포함하는 반도체 장치.
  13. 제12항에 있어서,
    상기 제1 절연막 상에 위치되고, 상기 제1 고유전상수막의 측벽을 감싸는 제2 절연막;
    제2 절연막 상에 위치되고, 상기 제2 고유전상수막의 측벽을 감싸는 제3 절연막;
    상기 제2 절연막을 관통하고, 상기 제2 전극들과 연결된 제7 전극들; 및
    상기 제3 절연막을 관통하고 상기 제7 전극들과 연결된 제8 전극들
    을 더 포함하는 반도체 장치.
  14. 제13항에 있어서,
    전기적으로 연결된 제1 전극들, 제3 전극들 및 제5 전극들을 포함하는 제1 커패시터 전극 및 전기적으로 연결된 제2 전극들, 제7 전극들, 제8 전극들, 제4 전극들 및 제6 전극들을 포함하는 제2 커패시터 전극으로 구성된 커패시터
    를 포함하는 반도체 장치.
  15. 제1 고유전상수막;
    상기 제1 고유전상수막을 관통하는 제1 전극들;
    상기 제1 전극들과 상이한 깊이로 상기 제1 고유전상수막을 관통하는 제2 전극들;
    상기 제1 고유전상수막 상에 위치된 제2 고유전상수막;
    상기 제2 고유전상수막을 관통하고 상기 제2 전극들과 전기적으로 연결된 제3 전극들; 및
    상기 제3 전극들과 상이한 깊이로 상기 제2 고유전상수를 관통하고, 상기 제1 전극들로부터 이격된 제4 전극들
    을 포함하는 반도체 장치.
  16. 제15항에 있어서,
    상기 제1 전극들은 제1 방향 및 상기 제1 방향과 교차된 제2 방향으로 배열되고,
    상기 제2 전극들은 상기 제1 방향으로 확장된
    상기 반도체 장치.
  17. 제16항에 있어서,
    상기 제3 전극들은 상기 제1 방향 및 상기 제2 방향으로 배열되고, 상기 제2 전극들 각각은 상기 제1 방향으로 배열된 상기 제3 전극들을 서로 연결시키는
    반도체 장치.
  18. 제15항에 있어서,
    상기 제1 고유전상수막의 하부에 위치된 절연막; 및
    상기 절연막을 일부 관통하고 상기 제1 전극들과 연결된 제5 전극들
    을 더 포함하는 반도체 장치.
  19. 제18항에 있어서,
    상기 제5 전극들 각각은 상기 제1 방향으로 확장되고, 상기 제1 방향으로 배열된 제1 전극들을 서로 연결시키는
    반도체 장치.
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