KR20220130308A - 표시 장치와 그를 포함하는 타일형 표시 장치 - Google Patents

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이승민
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Abstract

본 발명은 서로 인접한 표시 장치들 사이의 경계 부분이 인지되는 것을 방지함으로써, 서로 인접한 표시 장치들 사이의 단절감을 제거하고 영상의 몰입도를 향상시킬 수 있는 표시 장치 및 그를 포함하는 타일형 표시 장치에 관한 것이다. 일 실시예에 따른 표시 장치는 제1 기판, 상기 제1 기판 상에 배치되는 제1 전원 배면 배선, 상기 제1 전원 배면 배선 상에 배치되는 제2 기판, 상기 제2 기판 상에 배치되는 화소들, 및 상기 화소들 중 어느 한 화소는 복수의 스위칭 소자들을 포함하는 화소 구동부, 및 상기 제2 기판을 관통하여 상기 제1 전원 배면 배선을 노출하는 제1 전원 연결 홀을 구비한다.

Description

표시 장치와 그를 포함하는 타일형 표시 장치{DISPLAY DEVICE AND TILED DISPLAY DEVICE INCLUDING THE SAME}
본 발명은 표시 장치와 그를 포함하는 타일형 표시 장치에 관한 것이다.
정보화 사회가 발전함에 따라 영상을 표시하기 위한 표시 장치에 대한 요구가 다양한 형태로 증가하고 있다. 예를 들어, 표시 장치는 스마트폰, 디지털 카메라, 노트북 컴퓨터, 내비게이션, 및 스마트 텔레비전과 같이 다양한 전자기기에 적용되고 있다. 표시 장치는 액정 표시 장치(Liquid Crystal Display Device), 전계 방출 표시 장치(Field Emission Display Device), 유기 발광 표시 장치(Organic Light Emitting Display Device) 등과 같은 평판 표시 장치일 수 있다. 이러한 평판 표시 장치 중에서 발광 표시 장치는 표시 패널의 화소들 각각이 스스로 발광할 수 있는 발광 소자를 포함함으로써, 표시 패널에 광을 제공하는 백라이트 유닛 없이도 화상을 표시할 수 있다.
표시 장치를 대형 크기로 제조하는 경우, 화소 개수의 증가로 인하여 발광 소자의 불량률이 증가할 수 있고, 생산성 또는 신뢰성이 저하될 수 있다. 이를 해결하기 위해, 타일형 표시 장치는 상대적으로 작은 크기를 갖는 복수의 표시 장치를 연결하여 대형 크기의 화면을 구현할 수 있다. 타일형 표시 장치는 서로 인접한 표시 장치들 사이에 경계 부분(seam)을 포함할 수 있다. 복수의 표시 장치 사이의 경계 부분은 전체 화면에 하나의 영상을 표시할 경우 전체 화면에 단절감을 주게 되어 영상의 몰입도를 저하시킨다.
본 발명이 해결하고자 하는 과제는 타일형 표시 장치에서 서로 인접한 표시 장치들 사이의 경계 부분이 인지되는 것을 방지함으로써, 서로 인접한 표시 장치들 사이의 단절감을 제거하고 영상의 몰입도를 향상시킬 수 있는 표시 장치를 제공하고자 하는 것이다.
본 발명이 해결하고자 하는 다른 과제는 서로 인접한 표시 장치들 사이의 경계 부분이 인지되는 것을 방지함으로써, 서로 인접한 표시 장치들 사이의 단절감을 제거하고 영상의 몰입도를 향상시킬 수 있는 표시 장치를 제공하고자 하는 것이다.
본 발명의 과제들은 이상에서 언급한 과제로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 과제를 해결하기 위한 일 실시예에 따른 표시 장치는 제1 기판, 상기 제1 기판 상에 배치되는 제1 전원 배면 배선, 상기 제1 전원 배면 배선 상에 배치되는 제2 기판, 상기 제2 기판 상에 배치되는 화소들, 복수의 스위칭 소자들을 포함하는 화소 구동부, 및 상기 제2 기판을 관통하여 상기 제1 전원 배면 배선을 노출하는 제1 전원 연결 홀을 구비한다.
상기 과제를 해결하기 위한 또 다른 실시예에 따른 표시 장치는 제1 기판, 상기 제1 기판 상에 배치되는 제2 기판, 상기 제2 기판 상에 배치되는 제1 전원 배면 배선, 상기 제1 전원 배면 배선 상에 배치되는 제1 배리어막, 상기 제1 배리어막 상에 배치되는 화소들, 복수의 스위칭 소자들을 포함하는 화소 구동부, 및 상기 제1 배리어막을 관통하여 상기 제1 전원 배면 배선을 노출하는 제1 전원 연결 홀을 구비한다.
상기 과제를 해결하기 위한 또 다른 실시예에 따른 타일형 표시 장치는 복수의 표시 장치와 복수의 표시 장치 사이에 배치되는 결합 영역을 구비한다. 상기 복수의 표시 장치 각각은 기판, 상기 기판의 일면 상에 배치되는 복수의 스위칭 소자들을 포함하는 화소 구동부, 상기 기판의 일면 상에 배치되며 제1 전원 전압이 인가되는 제1 전원 배면 배선, 상기 기판의 일면 또는 타면 상에 배치되며 상기 제1 전원 배면 배선에 전기적으로 연결되는 제1 전원 배선, 및 상기 제1 전원 배선으로부터 돌출되며 제1 전원 연결 홀을 통해 상기 제1 전원 배면 배선에 연결되는 제1 전원 연결부를 포함한다. 상기 제1 전원 연결 홀은 상기 기판의 두께 방향에서 상기 화소 구동부와 중첩하지 않는다.
기타 실시예의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
실시예들에 따른 표시 장치와 그를 포함한 타일형 표시 장치에 의하면, 스캔 회로 보드와 소스 회로 보드들이 표시 장치의 배면에서 연결 홀들을 통해 전원 배선들, 스캔 배선들, 및 데이터 배선들에 연결된다. 이로 인해, 스캔 회로 보드와 소스 회로 보드들이 표시 장치의 전면과 측면들에 배치되지 않을 수 있다. 그러므로, 타일형 표시 장치에서 복수의 표시 장치 사이에 배치되는 결합 영역의 폭을 최소화할 수 있으므로, 결합 영역이 사용자에게 인지되는 것을 방지할 수 있다. 따라서, 복수의 표시 장치 사이의 단절감을 제거하고 영상의 몰입도를 향상시킬 수 있다.
실시예들에 따른 표시 장치와 그를 포함한 타일형 표시 장치에 의하면, 도전 연결 홀들이 제3 방향(Z축 방향)에서 화소 구동부와 중첩하지 않는다. 또한, 도전 연결 홀들이 제3 방향(Z축 방향)에서 도전 배선들과 중첩하지 않을 수 있다. 그러므로, 도전 연결 홀들에 의해 화소 구동부의 스위칭 소자들과 도전 배선들에 단차가 발생하는 것을 방지할 수 있다. 따라서, 회로 보드를 부착시 가해지는 압력에 의해 화소 구동부의 스위칭 소자들과 도전 배선들에 크랙이 발생하는 것을 방지할 수 있다.
실시예들에 따른 효과는 이상에서 예시된 내용에 의해 제한되지 않으며, 더욱 다양한 효과들이 본 명세서 내에 포함되어 있다.
도 1은 일 실시예에 따른 타일형 표시 장치를 보여주는 평면도이다.
도 2는 일 실시예에 따른 제1 표시 장치를 보여주는 평면도이다.
도 3a와 도 3b는 일 실시예에 따른 제1 표시 장치를 보여주는 저면도이다.
도 4는 일 실시예에 따른 제1 표시 장치의 서브 화소들을 보여주는 레이아웃 도이다.
도 5는 도 4의 서브 화소의 일 예를 보여주는 회로도이다.
도 6은 도 4의 제1 내지 제3 화소 구동부들, 제1 전원 연결 홀, 및 제1 전원 패드 홀의 일 예를 보여주는 레이아웃 도이다.
도 7은 도 6의 제1 화소 구동부를 상세히 보여주는 레이아웃 도이다.
도 8은 도 6의 제2 화소 구동부를 상세히 보여주는 레이아웃 도이다.
도 9는 도 6의 제3 화소 구동부를 상세히 보여주는 레이아웃 도이다.
도 10은 도 6과 도 7의 A-A’를 따라 절단한 제1 표시 장치의 일 예를 보여주는 단면도이다.
도 11은 도 6의 B-B’를 따라 절단한 제1 표시 장치의 일 예를 보여주는 단면도이다.
도 12는 도 6의 C-C’를 따라 절단한 제1 표시 장치의 일 예를 보여주는 단면도이다.
도 13은 도 6의 C-C’를 따라 절단한 제1 표시 장치의 또 다른 예를 보여주는 단면도이다.
도 14는 도 6의 B-B’를 따라 절단한 제1 표시 장치의 일 예를 보여주는 단면도이다.
도 15는 도 6의 C-C’를 따라 절단한 제1 표시 장치의 또 다른 예를 보여주는 단면도이다.
도 16은 도 6의 C-C’를 따라 절단한 제1 표시 장치의 또 다른 예를 보여주는 단면도이다.
도 17은 도 6의 B-B’를 따라 절단한 제1 표시 장치의 또 다른 예를 보여주는 단면도이다.
도 18은 도 6의 C-C’를 따라 절단한 제1 표시 장치의 또 다른 예를 보여주는 단면도이다.
도 19는 도 6의 C-C’를 따라 절단한 제1 표시 장치의 또 다른 예를 보여주는 단면도이다.
도 20은 도 4의 제1 내지 제3 화소 구동부들, 제1 전원 연결 홀, 및 제1 전원 패드 홀의 또 다른 예를 보여주는 레이아웃 도이다.
도 21은 도 20의 D-D’를 따라 절단한 제1 표시 장치의 일 예를 보여주는 단면도이다.
도 22는 도 20의 D-D’를 따라 절단한 제1 표시 장치의 또 다른 예를 보여주는 단면도이다.
도 23은 도 20의 D-D’를 따라 절단한 제1 표시 장치의 또 다른 예를 보여주는 단면도이다.
도 24는 도 4의 제1 내지 제3 화소 구동부들, 제1 전원 연결 홀, 및 제1 전원 패드 홀의 또 다른 예를 보여주는 레이아웃 도이다.
도 25는 도 24의 F-F’를 따라 절단한 제1 표시 장치의 일 예를 보여주는 단면도이다.
도 26은 도 24의 F-F’를 따라 절단한 제1 표시 장치의 또 다른 예를 보여주는 단면도이다.
도 27은 도 24의 F-F’를 따라 절단한 제1 표시 장치의 또 다른 예를 보여주는 단면도이다.
도 28은 도 4의 제1 내지 제3 화소 구동부들, 제2 전원 연결 홀, 및 제2 전원 패드 홀의 일 예를 보여주는 레이아웃 도이다.
도 29는 도 28의 E-E’를 따라 절단한 제1 표시 장치의 일 예를 보여주는 단면도이다.
도 30은 도 28의 E-E’를 따라 절단한 제1 표시 장치의 일 예를 보여주는 단면도이다.
도 31은 도 28의 E-E’를 따라 절단한 제1 표시 장치의 일 예를 보여주는 단면도이다.
도 32는 또 다른 실시예에 따른 제1 표시 장치의 서브 화소들을 보여주는 레이아웃 도이다.
도 33은 도 32의 제1 내지 제3 화소 구동부들, 데이터 연결 홀, 및 데이터 패드 홀의 일 예를 보여주는 레이아웃 도이다.
도 34는 도 33의 G-G’를 따라 절단한 제1 표시 장치의 일 예를 보여주는 단면도이다.
도 35는 도 32의 제1 내지 제3 화소 구동부들, 데이터 연결 홀, 및 데이터 패드 홀의 또 다른 예를 보여주는 레이아웃 도이다.
도 36은 도 35의 H-H’를 따라 절단한 제1 표시 장치의 일 예를 보여주는 단면도이다.
도 37은 도 32의 제1 내지 제3 화소 구동부들, 센싱 연결 홀, 및 센싱 패드 홀의 일 예를 보여주는 레이아웃 도이다.
도 38은 도 37의 I-I’를 따라 절단한 제1 표시 장치의 일 예를 보여주는 단면도이다.
도 39는 도 32의 제1 내지 제3 화소 구동부들, 센싱 연결 홀, 및 센싱 패드 홀의 일 예를 보여주는 레이아웃 도이다.
도 40는 도 39의 J-J’를 따라 절단한 제1 표시 장치의 일 예를 보여주는 단면도이다.
도 41은 또 다른 실시예에 따른 제1 표시 장치의 서브 화소들을 보여주는 레이아웃 도이다.
도 42는 도 41의 제1 내지 제3 화소 구동부들, 센싱 연결 홀, 및 센싱 패드 홀의 일 예를 보여주는 레이아웃 도이다.
도 43은 도 42의 K-K’를 따라 절단한 제1 표시 장치의 일 예를 보여주는 단면도이다.
도 44는 또 다른 실시예에 따른 제1 표시 장치를 보여주는 평면도이다.
도 45는 또 다른 실시예에 따른 제1 표시 장치를 보여주는 저면도이다.
도 46은 또 다른 실시예에 따른 제1 표시 장치의 서브 화소들을 보여주는 레이아웃 도이다.
도 47은 도 46의 제1 내지 제3 화소 구동부들, 제1 전원 연결 홀, 및 제1 전원 패드 홀의 일 예를 보여주는 레이아웃 도이다.
도 48은 도 46의 제1 내지 제3 화소 구동부들, 제1 전원 연결 홀, 및 제1 전원 패드 홀의 또 다른 예를 보여주는 레이아웃 도이다.
도 49는 도 46의 제1 내지 제3 화소 구동부들, 제2 전원 연결 홀, 및 제2 전원 패드 홀의 일 예를 보여주는 레이아웃 도이다.
도 50은 또 다른 실시예에 따른 제1 표시 장치의 서브 화소들을 보여주는 레이아웃 도이다.
도 51은 도 50의 제1 내지 제3 화소 구동부들, 데이터 연결 홀, 및 데이터 패드 홀의 일 예를 보여주는 레이아웃 도이다.
도 52는 도 50의 제1 내지 제3 화소 구동부들, 데이터 연결 홀, 및 데이터 패드 홀의 일 예를 보여주는 레이아웃 도이다.
도 53은 도 50의 제1 내지 제3 화소 구동부들, 센싱 연결 홀, 및 센싱 패드 홀의 일 예를 보여주는 레이아웃 도이다.
도 54는 또 다른 실시예에 따른 제1 표시 장치의 서브 화소들을 보여주는 레이아웃 도이다.
도 55는 도 54의 제1 내지 제3 화소 구동부들, 스캔 연결 홀, 및 스캔 패드 홀의 일 예를 보여주는 레이아웃 도이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다.
소자(elements) 또는 층이 다른 소자 또는 층의 "상(on)"으로 지칭되는 것은 다른 소자 바로 위에 또는 중간에 다른 층 또는 다른 소자를 개재한 경우를 모두 포함한다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다. 실시예들을 설명하기 위한 도면에 개시된 형상, 크기, 비율, 각도, 개수 등은 예시적인 것이므로 본 발명이 도시된 사항에 한정되는 것은 아니다.
비록 제1, 제2 등이 다양한 구성요소들을 서술하기 위해서 사용되나, 이들 구성요소들은 이들 용어에 의해 제한되지 않음은 물론이다. 이들 용어들은 단지 하나의 구성요소를 다른 구성요소와 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 구성요소는 본 발명의 기술적 사상 내에서 제2 구성요소일 수도 있음은 물론이다.
본 발명의 여러 실시예들의 각각 특징들이 부분적으로 또는 전체적으로 서로 결합 또는 조합 가능하고, 기술적으로 다양한 연동 및 구동이 가능하며, 각 실시예들이 서로에 대하여 독립적으로 실시 가능할 수도 있고 연관 관계로 함께 실시할 수도 있다.
이하 첨부된 도면을 참조하여 구체적인 실시예들에 대해 설명한다.
도 1은 일 실시예에 따른 타일형 표시 장치를 보여주는 평면도이다.
도 1을 참조하면, 타일형 표시 장치(TD)는 복수의 표시 장치(11, 12, 13, 14)를 포함할 수 있다. 예를 들어, 타일형 표시 장치(TD)는 제1 표시 장치(11), 제2 표시 장치(12), 제3 표시 장치(13), 및 제4 표시 장치(14)를 포함할 수 있다.
복수의 표시 장치(11, 12, 13, 14)는 격자 형태로 배열될 수 있다. 예를 들어, 제1 표시 장치(11)와 제2 표시 장치(12)는 제1 방향(X축 방향)으로 배치될 수 있다. 제1 표시 장치(11)와 제3 표시 장치(13)는 제2 방향(Y축 방향)으로 배치될 수 있다. 제3 표시 장치(13)와 제4 표시 장치(14)는 제1 방향(X축 방향)으로 배치될 수 있다. 제2 표시 장치(12)와 제4 표시 장치(14)는 제2 방향(Y축 방향)으로 배치될 수 있다.
타일형 표시 장치(TD)에서 복수의 표시 장치(11, 12, 13, 14)의 개수 및 배치는 도 1에 도시된 바에 한정되지 않는다. 타일형 표시 장치(TD)에서 표시 장치(11, 12, 13, 14)의 개수 및 배치는 표시 장치(10)와 타일형 표시 장치(TD) 각각의 크기 및 타일형 표시 장치(TD)의 형상에 따라 결정될 수 있다.
복수의 표시 장치(11, 12, 13, 14)는 서로 동일한 크기를 가질 수 있으나, 본 명세서의 실시예는 이에 한정되지 않는다. 예를 들어, 복수의 표시 장치(11, 12, 13, 14)는 서로 다른 크기를 가질 수 있다.
복수의 표시 장치(11, 12, 13, 14) 각각은 장변과 단변을 포함하는 직사각형 형상일 수 있다. 복수의 표시 장치(11, 12, 13, 14)는 장변 또는 단변이 서로 연결되며 배치될 수 있다. 복수의 표시 장치(11, 12, 13, 14) 중 일부 또는 전부는 타일형 표시 장치(TD)의 가장자리에 배치되며, 타일형 표시 장치(TD)의 일변을 이룰 수 있다. 복수의 표시 장치(11, 12, 13, 14) 중 적어도 하나의 표시 장치는 타일형 표시 장치(TD)의 적어도 하나의 모서리에 배치될 수 있고, 타일형 표시 장치(TD)의 인접한 두 개의 변을 형성할 수 있다. 복수의 표시 장치(11, 12, 13, 14) 중 적어도 하나의 표시 장치는 다른 표시 장치들에 의해 둘러싸일 수 있다.
타일형 표시 장치(TD)는 전체적으로 평면적 형상을 가질 수 있으나, 본 명세서의 실시예는 이에 한정되지 않는다. 타일형 표시 장치(TD)는 입체적 형상을 가짐으로써, 사용자에게 입체감을 줄 수 있다. 예를 들어, 타일형 표시 장치(TD)가 입체적 형상을 갖는 경우, 복수의 표시 장치(11, 12, 13, 14) 중 적어도 하나의 표시 장치는 커브드(Curved) 형상을 가질 수 있다. 또는, 복수의 표시 장치(11, 12, 13, 14) 각각이 평면 형상을 갖더라도, 복수의 표시 장치(11, 12, 13, 14)가 서로 소정의 각도로 연결됨으로써, 타일형 표시 장치(TD)는 입체적 형상을 가질 수 있다.
타일형 표시 장치(TD)는 복수의 표시 장치(11, 12, 13, 14) 사이에 배치되는 결합 영역(SM)을 포함할 수 있다. 예를 들어, 결합 영역(SM)은 제1 표시 장치(11)와 제2 표시 장치(12) 사이, 제1 표시 장치(11)와 제3 표시 장치(13) 사이, 제2 표시 장치(12)와 제4 표시 장치(14) 사이, 및 제3 표시 장치(13)와 제4 표시 장치(14) 사이에 배치될 수 있다. 복수의 표시 장치(11, 12, 13, 14)는 결합 영역(SM)에 배치되는 결합 부재 또는 접착 부재를 통해 서로 연결될 수 있다.
결합 영역(SM)이 사용자에게 인지되지 않도록 하기 위해, 결합 영역(SM)의 폭은 매우 작을 수 있다. 예를 들어, 복수의 표시 장치(11, 12, 13, 14)에서 표시하는 화상으로 인해, 결합 영역(SM)은 인지되지 않을 수 있다.
또한, 복수의 표시 장치(11, 12, 13, 14) 각각의 외광 반사율은 결합 영역(SM)의 외광 반사율과 실질적으로 동일할 수 있다. 따라서, 타일형 표시 장치(TD)에서 복수의 표시 장치(11, 12, 13, 14) 사이의 결합 영역(SM)이 사용자에게 인지되는 것을 방지함으로써, 복수의 표시 장치(11, 12, 13, 14) 사이의 단절감을 제거하고 영상의 몰입도를 향상시킬 수 있다.
도 2는 일 실시예에 따른 제1 표시 장치를 보여주는 평면도이다.
도 2를 참조하면, 일 실시예에 따른 제1 표시 장치(11)는 제1 표시 영역(DA1), 제2 표시 영역(DA2), 및 제3 표시 영역(DA3)을 포함할 수 있다. 제1 표시 영역(DA1), 제2 표시 영역(DA2), 및 제3 표시 영역(DA3)은 제1 방향(X축 방향)으로 배치될 수 있다. 제1 표시 영역(DA1)은 가장 왼쪽에 배치되고, 제3 표시 영역(DA3)은 가장 오른쪽에 배치되며, 제2 표시 영역(DA2)은 제1 표시 영역(DA1)과 제3 표시 영역(DA3) 사이에 배치될 수 있다. 제1 표시 영역(DA1)은 데이터 배선(DL)들이 제1 소스 회로 보드(도 3a의 SCB1)에 연결되는 영역으로 정의될 수 있다. 제2 표시 영역(DA2)은 데이터 배선(DL)들이 제2 소스 회로 보드(도 3a의 SCB2)에 연결되는 영역으로 정의될 수 있다. 제3 표시 영역(DA3)은 데이터 배선(DL)들이 제3 소스 회로 보드(도 3a의 SCB3)에 연결되는 영역으로 정의될 수 있다.
일 실시예에 따른 제1 표시 장치(11)는 스캔 배선(SL)들과 데이터 배선(DL)들을 포함한다.
스캔 배선(SL)들은 제1 방향(X축 방향)으로 연장되고, 제2 방향(Y축 방향)으로 배치될 수 있다. 스캔 배선(SL)들 각각은 제1 표시 영역(DA1), 제2 표시 영역(DA2), 및 제3 표시 영역(DA3) 에 배치될 수 있다. 스캔 배선(SL)들 각각은 제1 표시 장치(11)의 일 측(예를 들어, 좌측)에서 그에 대응하는 스캔 연결 홀(SCH)을 통해 그에 대응하는 스캔 배면 배선(도 3b의 SBL)에 연결될 수 있다. 즉, 스캔 배선(SL)들은 스캔 연결 홀(SCH)들에 일대일로 대응될 수 있다.
도 2에서 스캔 연결 홀(SCH)들은 제1 표시 장치(11)의 일 측(예를 들어, 좌측)에 배치된 것을 예시하였으나, 본 명세서의 실시예는 이에 한정되지 않는다. 또한, 도 2에서 스캔 연결 홀(SCH)들은 제1 표시 영역(DA1)에 배치된 것을 예시하였으나, 본 명세서의 실시예는 이에 한정되지 않는다. 스캔 연결 홀(SCH)들은 제1 표시 장치(11)의 기판을 관통하여 형성될 수 있다. 이 경우, 스캔 연결 홀(SCH)들에 의해 제1 표시 장치(11)의 기판에 크랙이 발생하는 것을 방지하기 위해, 서로 인접한 스캔 연결 홀(SCH)들은 제1 방향(X축 방향)과 제2 방향(Y축 방향)에서 중첩하지 않을 수 있다.
데이터 배선(DL)들은 제2 방향(Y축 방향)으로 연장되고, 제1 방향(X축 방향)으로 배치될 수 있다. 데이터 배선(DL)들은 제1 표시 영역(DA1), 제2 표시 영역(DA2), 및 제3 표시 영역(DA3) 에 배치될 수 있다. 데이터 배선(DL)들 각각은 제1 표시 영역(DA1), 제2 표시 영역(DA2), 및 제3 표시 영역(DA3) 중 어느 한 표시 영역에 배치될 수 있다. 데이터 배선(DL)들 각각은 제1 표시 장치(11)의 일 측(예를 들어, 하측)에서 그에 대응하는 데이터 연결 홀(DCH)을 통해 그에 대응하는 데이터 배면 배선(도 3a의 DBL)에 연결될 수 있다. 즉, 데이터 배선(DL)들은 데이터 연결 홀(DCH)들에 일대일로 대응될 수 있다.
데이터 연결 홀(DCH)들은 제1 표시 장치(11)의 일 측(예를 들어, 하측)에 배치된 것을 예시하였으나, 본 명세서의 실시예는 이에 한정되지 않는다. 데이터 연결 홀(DCH)들은 제1 표시 영역(DA1), 제2 표시 영역(DA2), 및 제3 표시 영역(DA3)에 배치될 수 있다. 데이터 연결 홀(DCH)들은 제1 표시 장치(11)의 기판을 관통하여 형성될 수 있다. 이 경우, 데이터 연결 홀(DCH)들에 의해 제1 표시 장치(11)의 기판에 크랙이 발생하는 것을 방지하기 위해, 서로 인접한 데이터 연결 홀(DCH)들은 제1 방향(X축 방향)과 제2 방향(Y축 방향)에서 중첩하지 않을 수 있다.
한편, 제1 표시 장치(11)는 제1 표시 영역(DA1), 제2 표시 영역(DA2), 및 제3 표시 영역(DA3)의 외측에 배치되는 비표시 영역을 포함하지 않으므로, 도 1에 도시된 결합 영역(SM)이 사용자에게 인지되는 것을 방지할 수 있다.
또한, 도 2에서는 설명의 편의를 위해 생략하였으나, 제1 표시 장치(11)는 제1 전원 배선(도 4의 VSL)들과 제2 전원 배선(도 4의 VDL)들을 포함할 수 있다. 제1 전원 배선(도 4의 VSL)들과 제2 전원 배선(도 4의 VDL)들은 제1 표시 영역(DA1), 제2 표시 영역(DA2), 및 제3 표시 영역(DA3)에 배치될 수 있다.
도 3a와 도 3b는 일 실시예에 따른 제1 표시 장치를 보여주는 저면도이다. 도 3a에서는 설명의 편의를 위해 데이터 배면 배선(DBL), 데이터 연결 홀(DCH), 데이터 패드 홀(DPH), 제1 전원 배면 배선(VSBL), 제1 전원 연결 홀(PCH1), 제1 전원 패드 홀(PPH1), 제2 전원 배면 배선(VDBL), 제2 전원 연결 홀(PCH2), 제2 전원 패드 홀(PPH2), 제1 소스 회로 보드(DCB1), 제2 소스 회로 보드(DCB2), 제3 소스 회로 보드(DCB3), 제1 소스 구동부(DDU1), 제2 소스 구동부(DDU2), 및 제3 소스 구동부(DDU3)를 예시하였다. 도 3b에서는 설명의 편의를 위해 스캔 배면 배선(SBL), 스캔 연결 홀(SCH), 스캔 패드 홀(SPH), 스캔 회로 보드(SCB), 및 스캔 구동부(SDU)를 예시하였다.
도 3a 및 도 3b를 참조하면, 일 실시예에 따른 제1 표시 장치(11)는 스캔 배면 배선(SBL)들, 데이터 배면 배선(DBL)들, 제1 전원 배면 배선(VSBL), 제2 전원 배면 배선(VDBL), 스캔 회로 보드(SCB), 제1 소스 회로 보드(DCB1), 제2 소스 회로 보드(DCB2), 제3 소스 회로 보드(DCB3), 스캔 구동부(SDU), 제1 소스 구동부(DDU1), 제2 소스 구동부(DDU2), 및 제3 소스 구동부(DDU3)를 포함한다.
스캔 배면 배선(SBL)들 각각은 그에 대응하는 스캔 연결 홀(SCH)을 통해 그에 대응하는 스캔 배선(도 2의 SL)에 연결될 수 있다. 즉, 스캔 배면 배선(SBL)들은 스캔 연결 홀(SCH)들에 일대일로 대응될 수 있다. 스캔 배면 배선(SBL)들 각각은 그에 대응하는 스캔 패드 홀(SPH)을 통해 스캔 회로 보드(SCB)의 범프에 연결될 수 있다. 즉, 스캔 배면 배선(SBL)들은 스캔 회로 보드(SCB)의 범프들에 일대일로 대응될 수 있다.
이에 따라, 스캔 배선(SL)들은 스캔 연결 홀(SCH)들과 스캔 배면 배선(SBL)들을 통해 스캔 회로 보드(SCB)에 전기적으로 연결될 수 있다. 따라서, 스캔 회로 보드(SCB)의 스캔 신호들은 스캔 배면 배선(SBL)들과 스캔 연결 홀(SCH)들을 통해 스캔 배선(SL)들에 인가될 수 있다.
데이터 배면 배선(DBL)들 각각은 그에 대응하는 데이터 연결 홀(DCH)을 통해 그에 대응하는 데이터 배선(도 2의 DL)에 연결될 수 있다. 즉, 데이터 배면 배선(DBL)들은 데이터 연결 홀(DCH)들에 일대일로 대응될 수 있다. 데이터 배면 배선(DBL)들 각각은 그에 대응하는 데이터 패드 홀(DPH)을 통해 제1 소스 회로 보드(DCB1), 제2 소스 회로 보드(DCB2), 및 제3 소스 회로 보드(DCB3) 중 어느 한 소스 회로 보드의 범프에 연결될 수 있다. 즉, 데이터 배면 배선(DBL)들은 제1 소스 회로 보드(DCB1), 제2 소스 회로 보드(DCB2), 및 제3 소스 회로 보드(DCB3)의 범프들에 일대일로 대응될 수 있다.
이에 따라, 데이터 배선(DL)들은 데이터 연결 홀(DCH)들과 데이터 배면 배선(DBL)들을 통해 제1 소스 회로 보드(DCB1), 제2 소스 회로 보드(DCB2), 및 제3 소스 회로 보드(DCB3)에 전기적으로 연결될 수 있다. 따라서, 제1 소스 회로 보드(DCB1), 제2 소스 회로 보드(DCB2), 및 제3 소스 회로 보드(DCB3)의 데이터 전압들은 데이터 배면 배선(DBL)들과 데이터 연결 홀(DCH)들을 통해 데이터 배선(DL)들에 인가될 수 있다.
제1 전원 배면 배선(VSBL)들 각각은 제1 방향(X축 방향)으로 연장되는 제1 줄기 배선(STL1)과 제1 줄기 배선(STL1)으로부터 돌출되어 제2 방향(Y축 방향)으로 연장되는 제1 가지 배선(BRL1)들을 포함할 수 있다. 제1 가지 배선(BRL1)들 중 어느 하나는 그에 대응하는 제1 전원 패드 홀(PPH1)을 통해 제1 소스 회로 보드(DCB1), 제2 소스 회로 보드(DCB2), 및 제3 소스 회로 보드(DCB3) 중 어느 한 소스 회로 보드의 범프에 연결될 수 있다.
제1 전원 배면 배선(VSBL)들 각각은 복수의 제1 전원 연결 홀(PCH1)을 통해 제1 전원 배선(도 4의 VSL)들에 전기적으로 연결될 수 있다. 이에 따라, 제1 소스 회로 보드(DCB1), 제2 소스 회로 보드(DCB2), 및 제3 소스 회로 보드(DCB3)의 제1 전원 전압은 제1 전원 배면 배선(VSBL)들과 제1 전원 연결 홀(PCH1)들을 통해 제1 전원 배선(도 4의 VSL)들에 인가될 수 있다.
복수의 제1 전원 연결 홀(PCH1)은 제1 방향(X축 방향)과 제2 방향(Y축 방향)으로 배열될 수 있다. 복수의 제1 전원 연결 홀(PCH1)은 제1 방향(X축 방향)에서 동일한 간격 또는 상이한 간격으로 배치될 수 있다. 제1 방향(X축 방향)에서 인접한 제1 전원 연결 홀(PCH1)들 사이의 거리는 제2 방향(Y축 방향)에서 인접한 제1 전원 연결 홀(PCH1)들 사이의 거리와 다를 수 있다.
제2 전원 배면 배선(VDBL)들 각각은 제1 방향(X축 방향)으로 연장되는 제2 줄기 배선(STL2)과 제2 줄기 배선(STL2)으로부터 돌출되어 제2 방향(Y축 방향)으로 연장되는 제2 가지 배선(BRL2)들을 포함할 수 있다. 제2 가지 배선(BRL2)들 중 어느 하나는 그에 대응하는 제2 전원 패드 홀(PPH2)을 통해 제1 소스 회로 보드(DCB1), 제2 소스 회로 보드(DCB2), 및 제3 소스 회로 보드(DCB3) 중 어느 한 소스 회로 보드의 범프에 연결될 수 있다.
제2 전원 배면 배선(VDBL)들 각각은 복수의 제2 전원 연결 홀(PCH2)을 통해 제2 전원 배선(도 4의 VDL)들에 전기적으로 연결될 수 있다. 이에 따라, 제1 소스 회로 보드(DCB1), 제2 소스 회로 보드(DCB2), 및 제3 소스 회로 보드(DCB3)의 제2 전원 전압은 제2 전원 배면 배선(VDBL)들과 제2 전원 연결 홀(PCH2)들을 통해 제2 전원 배선(도 4의 VDL)들에 인가될 수 있다.
복수의 제2 전원 연결 홀(PCH2)은 제1 방향(X축 방향)과 제2 방향(Y축 방향)으로 배열될 수 있다. 복수의 제2 전원 연결 홀(PCH2)은 제1 방향(X축 방향)에서 동일한 간격 또는 상이한 간격으로 배치될 수 있다. 제1 방향(X축 방향)에서 인접한 제2 전원 연결 홀(PCH2)들 사이의 거리는 제2 방향(Y축 방향)에서 인접한 제2 전원 연결 홀(PCH2)들 사이의 거리와 다를 수 있다.
스캔 회로 보드(SCB)는 스캔 연결 홀(SCH)들이 배치되는 제1 표시 장치(11)의 좌측에 인접하게 배치될 수 있다. 스캔 회로 보드(SCB)에는 회로 배선들이 패터닝되고, 스캔 구동부(SDU)가 실장될 수 있다. 스캔 구동부(SDU)는 제1 표시 영역(DA1)과 중첩할 수 있다. 스캔 회로 보드(SCB)는 연성 필름(flexible film), 칩 온 필름(chip on film), 연성 인쇄 회로 기판(flexible printed circuit board), 또는 인쇄 회로 기판(printed circuit board)일 수 있다.
스캔 구동부(SDU)는 스캔 타이밍 제어 신호에 따라 스캔 신호들을 생성할 수 있다. 스캔 구동부(SDU)는 스캔 배면 배선(SBL)들과 스캔 연결 홀(SCH)들을 통해 스캔 배선(SL)들에 스캔 신호들을 출력할 수 있다. 스캔 구동부(SDU)는 집적 회로(integrated circuit)일 수 있다.
제1 소스 회로 보드(DCB1), 제2 소스 회로 보드(DCB2), 및 제3 소스 회로 보드(DCB3)는 데이터 연결 홀(DCH)들이 배치되는 제1 표시 장치(11)의 하측에 인접하게 배치될 수 있다. 제1 소스 회로 보드(DCB1)는 제1 표시 영역(DA1)과 중첩하고, 제2 소스 회로 보드(DCB2)는 제2 표시 영역(DA2)과 중첩하며, 제3 소스 회로 보드(DCB3)는 제3 표시 영역(DA3)과 중첩할 수 있다. 제1 소스 회로 보드(DCB1), 제2 소스 회로 보드(DCB2), 및 제3 소스 회로 보드(DCB3)는 연성 필름, 칩 온 필름, 연성 인쇄 회로 기판, 또는 인쇄 회로 기판일 수 있다.
제1 소스 구동부(DDU1), 제2 소스 구동부(DDU2), 및 제3 소스 구동부(DDU3) 각각은 데이터 타이밍 제어 신호에 따라 데이터 전압들을 생성할 수 있다. 제1 소스 구동부(DDU1), 제2 소스 구동부(DDU2), 및 제3 소스 구동부(DDU3) 각각은 데이터 배면 배선(DBL)들과 데이터 연결 홀(DCH)들을 통해 데이터 배선(DL)들에 데이터 전압들을 출력할 수 있다. 제1 소스 구동부(DDU1), 제2 소스 구동부(DDU2), 및 제3 소스 구동부(DDU3) 각각은 집적 회로일 수 있다.
도 2, 도 3a, 및 도 3b와 같이, 스캔 배선(SL)들은 스캔 연결 홀(SCH)들과 스캔 배면 배선(SBL)들을 통해 스캔 회로 보드(SCB)의 스캔 구동부(SDU)에 전기적으로 연결될 수 있다. 또한, 데이터 배선(DL)들은 데이터 연결 홀(DCH)들과 데이터 배면 배선(DBL)들을 통해 제1 소스 회로 보드(DCB1), 제2 소스 회로 보드(DCB2), 및 제3 소스 회로 보드(DCB3)의 제1 소스 구동부(DDU1), 제2 소스 구동부(DDU2), 및 제3 소스 구동부(DDU3)에 전기적으로 연결될 수 있다. 또한, 제1 전원 배선(도 4의 VSL)들은 제1 전원 연결 홀(PCH1)들과 제1 전원 배면 배선(VSBL)들을 통해 제1 소스 회로 보드(DCB1), 제2 소스 회로 보드(DCB2), 및 제3 소스 회로 보드(DCB3)에 전기적으로 연결될 수 있다. 나아가, 제2 전원 배선(도 4의 VDL)들은 제2 전원 연결 홀(PCH2)들과 제2 전원 배면 배선(VDBL)들을 통해 제1 소스 회로 보드(DCB1), 제2 소스 회로 보드(DCB2), 및 제3 소스 회로 보드(DCB3)에 전기적으로 연결될 수 있다. 그러므로, 스캔 회로 보드(SCB), 제1 소스 회로 보드(DCB1), 제2 소스 회로 보드(DCB2), 및 제3 소스 회로 보드(DCB3)가 제1 표시 장치(11)의 배면에만 배치되며, 제1 표시 장치(11)의 전면과 측면들에 배치되지 않는다. 이로 인해, 제1 표시 장치(11)는 비표시 영역을 포함하지 않을 수 있으므로, 결합 영역(SM)의 폭을 최소화할 수 있다. 따라서, 타일형 표시 장치(TD)에서 복수의 표시 장치(11, 12, 13, 14) 사이의 결합 영역(SM)이 사용자에게 인지되는 것을 방지함으로써, 복수의 표시 장치(11, 12, 13, 14) 사이의 단절감을 제거하고 영상의 몰입도를 향상시킬 수 있다.
한편, 도 1에 도시된 제2 표시 장치(12), 제3 표시 장치(13), 및 제4 표시 장치(14)는 도 2, 도 3a, 및 도 3b를 결부하여 설명한 제1 표시 장치(11)와 실질적으로 동일하므로, 제2 표시 장치(12), 제3 표시 장치(13), 및 제4 표시 장치(14)에 대한 설명은 생략한다.
도 4는 일 실시예에 따른 제1 표시 장치의 서브 화소들을 보여주는 레이아웃 도이다.
도 4에서는 설명의 편의를 위해 화소(PX)들, 스캔 배선(SL)들, 데이터 배선(DL)들, 센싱 배선(SNL)들, 제1 전원 배선(VSL)들, 제2 전원 배선(VDL)들, 제1 전원 연결 홀(PCH1)들, 제2 전원 연결 홀(PCH2)들, 제1 전원 배면 배선(VSBL), 및 제2 전원 배면 배선(VDBL)을 예시하였다.
도 4를 참조하면, 화소(PX)는 제1 방향(X축 방향)과 제2 방향(Y축 방향)을 따라 배열될 수 있다. 화소(PX)는 제1 광을 발광하는 제1 서브 화소(PX1), 제2 광을 발광하는 제2 서브 화소, 제3 광을 발광하는 제3 서브 화소를 포함할 수 있다.
제1 서브 화소(도 5의 PX1)는 제1 서브 화소 구동부(PDU1)와 제1 서브 화소 발광부(도 5의 PEU1)를 포함할 수 있다. 제2 서브 화소는 제2 서브 화소 구동부(PDU2)와 제2 서브 화소 발광부를 포함할 수 있다. 제3 서브 화소는 제3 서브 화소 구동부(PDU3)와 제3 서브 화소 발광부를 포함할 수 있다. 도 4에서는 설명의 편의를 위해 화소(PX)의 제1 서브 화소 구동부(PDU1), 제2 서브 화소 구동부(PDU2), 및 제3 서브 화소 구동부(PDU3)를 도시하고, 제1 서브 화소 발광부(도 5의 PEU1), 제2 서브 화소 발광부, 및 제3 서브 화소 발광부는 도시하지 않았음에 주의하여야 한다. 제1 서브 화소 구동부(PDU1), 제2 서브 화소 구동부(PDU2), 및 제3 서브 화소 구동부(PDU3)는 화소 구동부(PDU)로 칭해질 수 있다.
제1 서브 화소 구동부(PDU1), 제2 서브 화소 구동부(PDU2), 및 제3 서브 화소 구동부(PDU3) 각각은 스캔 배선(SL), 데이터 배선(DL), 및 제2 전원 배선(VDL)에 연결될 수 있다. 제1 서브 화소 구동부(PDU1), 제2 서브 화소 구동부(PDU2), 및 제3 서브 화소 구동부(PDU3)는 동일한 스캔 배선(SL)에 연결될 수 있다. 제1 서브 화소 구동부(PDU1), 제2 서브 화소 구동부(PDU2), 및 제3 서브 화소 구동부(PDU3)는 서로 다른 데이터 배선(DL)들에 연결될 수 있다. 제1 서브 화소 구동부(PDU1), 제2 서브 화소 구동부(PDU2), 및 제3 서브 화소 구동부(PDU3) 각각은 스캔 배선(SL)에 스캔 신호가 인가되는 경우, 그에 대응되는 데이터 배선(DL)의 데이터 전압을 입력 받을 수 있다.
제1 서브 화소 구동부(PDU1), 제2 서브 화소 구동부(PDU2), 및 제3 서브 화소 구동부(PDU3) 각각은 복수의 트랜지스터와 적어도 하나의 커패시터를 포함할 수 있다. 예를 들어, 제1 서브 화소 구동부(PDU1), 제2 서브 화소 구동부(PDU2), 및 제3 서브 화소 구동부(PDU3) 각각은 도 5와 같이 3 개의 트랜지스터들과 1 개의 커패시터를 포함할 수 있다.
제1 서브 화소 발광부(도 5의 PEU1), 제2 서브 화소 발광부, 및 제3 서브 화소 발광부는 소정의 광을 발광하는 발광 소자(도 5의 LE)들을 포함할 수 있다. 발광 소자(도 5의 LE)들은 제1 서브 화소 발광부(도 5의 PEU1), 제2 서브 화소 발광부, 또는 제3 서브 화소 발광부의 구동 전류에 따라 소정의 밝기로 발광할 수 있다.
제1 서브 화소 구동부(PDU1)와 제1 서브 화소 발광부(도 5의 PEU1)에 대한 자세한 설명은 도 5를 결부하여 후술한다.
스캔 배선(SL)들은 제1 방향(X축 방향)으로 연장되고, 제2 방향(Y축 방향)으로 배치될 수 있다. 데이터 배선(DL)들, 센싱 배선(SNL)들, 제1 전원 배선(VSL)들, 및 제2 전원 배선(VDL)들은 제2 방향(Y축 방향)으로 연장되고, 제1 방향(X축 방향)으로 배치될 수 있다. 스캔 배선(SL), 3 개의 데이터 배선(DL)들, 센싱 배선(SNL), 제1 전원 배선(VSL), 및 제2 전원 배선(VDL)은 화소(PX)와 중첩할 수 있다.
제1 전원 배면 배선(VSBL)과 제2 전원 배면 배선(VDBL)은 제2 방향(Y축 방향)으로 연장될 수 있다. 제1 전원 배면 배선(VSBL)과 제2 전원 배면 배선(VDBL)은 화소 구동부(PDU), 제1 전원 배선(VSL), 제2 전원 배선(VDL), 및 데이터 배선(DL)들과 중첩하지 않을 수 있다.
제1 전원 배면 배선(VSBL)은 어느 한 화소(PX)의 제1 전원 배선(VSL)과 제1 방향(X축 방향)에서 어느 한 화소(PX)와 이웃하는 다른 화소(PX)의 센싱 배선(SNL) 사이에 배치될 수 있다. 제1 전원 배면 배선(VSL)은 제1 전원 연결 홀(PCH1)과 중첩할 수 있다. 제1 전원 배면 배선(VSBL)은 제1 전원 연결 홀(PCH1)을 통해 제1 전원 배선(VSL)에 전기적으로 연결될 수 있다.
제2 전원 배면 배선(VDBL)은 어느 한 화소(PX)의 제1 전원 배선(VSL)과 제1 방향(X축 방향)에서 어느 한 화소(PX)와 이웃하는 다른 화소(PX)의 센싱 배선(SNL) 사이에 배치될 수 있다. 제2 전원 배면 배선(VDBL)은 제2 전원 연결 홀(PCH2)과 중첩할 수 있다. 제2 전원 배면 배선(VDBL)은 제2 전원 연결 홀(PCH2)을 통해 제2 전원 배선(VDL)에 전기적으로 연결될 수 있다.
제1 전원 연결 홀(PCH1)들 각각은 그에 대응하는 제1 전원 배선(VSL)을 제1 전원 배면 배선(VSBL)에 전기적으로 연결하기 위한 홀일 수 있다. 한편, 제1 전원 연결 홀(PCH1)의 깊이가 깊기 때문에, 제1 전원 연결 홀(PCH1)의 크기는 클 수 있다. 제1 전원 연결 홀(PCH1)이 제3 방향(Z축 방향)에서 화소 구동부(PDU)의 스위칭 소자들, 스캔 배선(SL), 데이터 배선(DL), 센싱 배선(SNL), 제1 전원 배선(VSL), 및 제2 전원 배선(VDL)과 중첩하는 경우, 제1 전원 연결 홀(PCH1)에 의해 화소 구동부(PDU)의 스위칭 소자들, 스캔 배선(SL), 데이터 배선(DL), 센싱 배선(SNL), 제1 전원 배선(VSL), 및 제2 전원 배선(VDL)의 단차가 클 수 있다. 예를 들어, 제1 전원 연결 홀(PCH1) 내에 배치되는 화소 구동부(PDU)의 스위칭 소자들, 스캔 배선(SL), 데이터 배선(DL), 센싱 배선(SNL), 제1 전원 배선(VSL), 및 제2 전원 배선(VDL)과 제1 전원 연결 홀(PCH1)에 배치되지 않는 화소 구동부(PDU)의 스위칭 소자들, 스캔 배선(SL), 데이터 배선(DL), 센싱 배선(SNL), 제1 전원 배선(VSL), 및 제2 전원 배선(VDL) 사이의 단차가 클 수 있다.
도 2, 도 3a, 및 도 3b를 결부하여 설명한 바와 같이, 스캔 회로 보드(SCB), 제1 소스 회로 보드(DCB1), 제2 소스 회로 보드(DCB2), 및 제3 소스 회로 보드(DCB3)가 제1 표시 장치(11)의 배면에서 부착된다. 제1 전원 연결 홀(PCH1)에 의해 화소 구동부(PDU)의 스위칭 소자들, 스캔 배선(SL), 데이터 배선(DL), 센싱 배선(SNL), 제1 전원 배선(VSL), 또는 제2 전원 배선(VDL)의 단차가 큰 경우, 회로 보드를 부착시 가해지는 압력에 의해 화소 구동부(PDU)의 스위칭 소자들, 스캔 배선(SL), 데이터 배선(DL), 센싱 배선(SNL), 제1 전원 배선(VSL), 또는 제2 전원 배선(VDL)에 크랙이 발생할 수 있다.
그러므로, 제1 전원 연결 홀(PCH1)들은 제3 방향(Z축 방향)에서 화소 구동부(PDU)와 중첩하지 않을 수 있다. 또한, 제1 전원 연결 홀(PCH1)은 제3 방향(Z축 방향)에서 스캔 배선(SL), 데이터 배선(DL), 센싱 배선(SNL), 제1 전원 배선(VSL), 및 제2 전원 배선(VDL)과 중첩하지 않을 수 있다. 또한, 제1 전원 연결 홀(PCH1)은 제3 방향(Z축 방향)에서 발광부(도 5의 PEU1)와 중첩하지 않을 수 있다. 이로 인해, 제1 전원 연결 홀(PCH1)에 의해 화소 구동부(PDU)의 스위칭 소자들, 스캔 배선(SL), 데이터 배선(DL), 센싱 배선(SNL), 제1 전원 배선(VSL), 및 제2 전원 배선(VDL)에 단차가 발생하는 것을 방지할 수 있다. 따라서, 회로 보드를 부착시 가해지는 압력에 의해 화소 구동부(PDU)의 스위칭 소자들, 스캔 배선(SL), 센싱 배선(SNL), 제1 전원 배선(VSL), 데이터 배선(DL), 제2 전원 배선(VDL)에 크랙이 발생하는 것을 방지할 수 있다.
제2 전원 연결 홀(PCH2)들 각각은 그에 대응하는 제2 전원 배선(VDL)을 제2 전원 배면 배선(VDBL)에 전기적으로 연결하기 위한 홀일 수 있다. 한편, 제2 전원 연결 홀(PCH2)의 깊이가 깊기 때문에, 제2 전원 연결 홀(PCH2)의 크기는 클 수 있다. 이 경우, 제2 전원 연결 홀(PCH2)이 제3 방향(Z축 방향)에서 화소 구동부(PDU)의 스위칭 소자들, 스캔 배선(SL), 데이터 배선(DL), 센싱 배선(SNL), 제1 전원 배선(VSL), 및 제2 전원 배선(VDL)과 중첩하는 경우, 제2 전원 연결 홀(PCH2)에 의해 화소 구동부(PDU)의 스위칭 소자들, 스캔 배선(SL), 데이터 배선(DL), 제2 전원 배선(VDL)의 단차가 클 수 있다.
도 2, 도 3a, 및 도 3b를 결부하여 설명한 바와 같이, 스캔 회로 보드(SCB), 제1 소스 회로 보드(DCB1), 제2 소스 회로 보드(DCB2), 및 제3 소스 회로 보드(DCB3)가 제1 표시 장치(11)의 배면에서 부착된다. 제2 전원 연결 홀(PCH2)에 의해 화소 구동부(PDU)의 스위칭 소자들, 스캔 배선(SL), 데이터 배선(DL), 센싱 배선(SNL), 제1 전원 배선(VSL), 또는 제2 전원 배선(VDL)의 단차가 큰 경우, 회로 보드를 부착시 가해지는 압력에 의해 화소 구동부(PDU)의 스위칭 소자들, 스캔 배선(SL), 데이터 배선(DL), 센싱 배선(SNL), 제1 전원 배선(VSL), 또는 제2 전원 배선(VDL)에 크랙이 발생할 수 있다.
그러므로, 제2 전원 연결 홀(PCH2)들은 제3 방향(Z축 방향)에서 화소 구동부(PDU)와 중첩하지 않을 수 있다. 또한, 제2 전원 연결 홀(PCH2)은 제3 방향(Z축 방향)에서 스캔 배선(SL), 데이터 배선(DL), 센싱 배선(SNL), 제1 전원 배선(VSL), 및 제2 전원 배선(VDL)과 중첩하지 않을 수 있다. 또한, 제2 전원 연결 홀(PCH2)은 제3 방향(Z축 방향)에서 발광부(도 5의 PEU1)와 중첩하지 않을 수 있다. 이로 인해, 제2 전원 연결 홀(PCH2)에 의해 화소 구동부(PDU)의 스위칭 소자들, 스캔 배선(SL), 데이터 배선(DL), 센싱 배선(SNL), 제1 전원 배선(VSL), 및 제2 전원 배선(VDL)에 단차가 발생하는 것을 방지할 수 있다. 따라서, 회로 보드를 부착시 가해지는 압력에 의해 화소 구동부(PDU)의 스위칭 소자들, 스캔 배선(SL), 제1 전원 배선(VSL), 데이터 배선(DL), 센싱 배선(SNL), 제2 전원 배선(VDL)에 크랙이 발생하는 것을 방지할 수 있다.
한편, 제1 표시 장치(11)의 좌측 가장자리에 배치되는 화소(PX)에서는 제1 전원 연결 홀(PCH1) 또는 제2 전원 연결 홀(PCH2)이 화소 구동부(PDU)의 우측에 배치될 수 있다. 즉, 제1 전원 연결 홀(PCH1) 또는 제2 전원 연결 홀(PCH2)이 제1 표시 장치(11)의 좌측 가장자리에 인접할수록 제2 기판(SUB2)의 크랙 가능성이 높아지므로, 제1 전원 연결 홀(PCH1) 또는 제2 전원 연결 홀(PCH2)이 화소 구동부(PDU)보다 제1 표시 장치(11)의 좌측 가장자리보다 멀리 떨어져 배치될 수 있다. 그러므로, 제1 전원 연결 홀(PCH1) 또는 제2 전원 연결 홀(PCH2)로 인한 제2 기판(SUB2)의 크랙 가능성을 줄일 수 있다.
또한, 제1 표시 장치(11)의 우측 가장자리에 배치되는 화소(PX)에서는 제1 전원 연결 홀(PCH1) 또는 제2 전원 연결 홀(PCH2)이 화소 구동부(PDU)의 좌측에 배치될 수 있다. 즉, 제1 전원 연결 홀(PCH1) 또는 제2 전원 연결 홀(PCH2)이 제1 표시 장치(11)의 우측 가장자리에 인접할수록 제2 기판(SUB2)의 크랙 가능성이 높아지므로, 제1 전원 연결 홀(PCH1) 또는 제2 전원 연결 홀(PCH2)이 화소 구동부(PDU)보다 제1 표시 장치(11)의 우측 가장자리보다 멀리 떨어져 배치될 수 있다. 그러므로, 제1 전원 연결 홀(PCH1) 또는 제2 전원 연결 홀(PCH2)로 인한 제2 기판(SUB2)의 크랙 가능성을 줄일 수 있다.
도 5는 일 실시예에 따른 제1 서브 화소의 일 예를 보여주는 회로도이다.
도 5를 참조하면, 일 실시예에 따른 제1 서브 화소(PX1)는 제1 화소 구동부(PDU1)와 제1 발광부(PEU1)를 포함할 수 있다.
제1 화소 구동부(PDU1)는 데이터 배선(DL)의 데이터 전압에 따라 구동 전류를 제1 발광부(PEU1)에 인가할 수 있다. 제1 화소 구동부(PDU1)는 제1 내지 제3 스위칭 소자들(ST1, ST2, ST3)과 커패시터(CST)를 포함할 수 있다. 제1 내지 제3 스위칭 소자들(ST1, ST2, ST3) 각각은 트랜지스터일 수 있다
제1 발광부(PEU1)는 제1 화소 구동부(PDU1)의 구동 전류에 따라 발광할 수 있다. 제1 발광부(PEU1)는 복수의 발광 소자(LE)를 포함할 수 있다.
제1 스위칭 소자(ST1)는 복수의 발광 소자(LE)에 공급되는 구동 전류를 제어할 수 있다. 제1 스위칭 소자(ST1)는 제1 노드(N1)의 전압에 기초하여 구동 전류를 생성할 수 있다. 제1 스위칭 소자(ST1)의 게이트 전극은 제1 노드(N1)에 접속될 수 있다. 즉, 제1 스위칭 소자(ST1)의 게이트 전극은 제2 스위칭 소자(ST2)의 소스 전극 및 커패시터(CST)의 제1 전극에 접속될 수 있다. 제1 스위칭 소자(ST1)의 드레인 전극은 제2 전원 배선(VDL)에 접속될 수 있다. 제1 스위칭 소자(ST1)의 드레인 전극은 제2 전원 배선(VDL)으로부터 제2 전원 전압을 공급받을 수 있다. 제1 스위칭 소자(ST1)의 소스 전극은 제2 노드(N2)에 접속될 수 있다. 즉, 제1 스위칭 소자(ST1)의 소스 전극은 제3 스위칭 소자(ST3)의 소스 전극, 커패시터(CST)의 제2 전극, 발광 소자(LE)의 제1 전극에 접속될 수 있다.
제2 스위칭 소자(ST2)는 스캔 배선(SL)의 스캔 신호에 기초하여 데이터 전압을 제1 노드(N1)에 공급할 수 있다. 제2 스위칭 소자(ST2)의 게이트 전극은 스캔 배선(SL)에 연결되어 스캔 신호를 공급받을 수 있다. 제2 스위칭 소자(ST2)의 드레인 전극은 데이터 배선(DL)에 접속되어 데이터 전압을 수신할 수 있다. 제2 스위칭 소자(ST2)의 소스 전극은 제1 노드(N1)에 접속될 수 있다. 즉, 제2 스위칭 소자(ST2)의 소스 전극은 제1 스위칭 소자(ST1)의 게이트 전극 및 커패시터(CST)의 제1 전극에 접속될 수 있다.
제3 스위칭 소자(ST3)는 스캔 배선(SL)의 스캔 신호에 기초하여 센싱 배선(SNL)을 제2 노드(N2)에 연결할 수 있다. 제3 스위칭 소자(ST3)는 초기화 전압을 제2 노드(N2)에 공급하거나 또는 제2 노드(N2)의 전압을 센싱 배선(SNL)에 공급할 수 있다. 제3 스위칭 소자(ST3)의 게이트 전극은 스캔 배선(SL)에 연결되어 스캔 신호를 공급받을 수 있다. 제3 스위칭 소자(ST3)의 드레인 전극은 센싱 배선(SNL)에 접속되어 초기화 전압을 공급받을 수 있다. 제3 스위칭 소자(ST3)의 소스 전극은 제2 노드(N2)에 연결될 수 있다. 즉, 제3 스위칭 소자(ST3)의 소스 전극은 제1 스위칭 소자(ST1)의 소스 전극, 커패시터(CST)의 제2 전극, 및 발광 소자(LE)의 제1 전극에 접속될 수 있다.
커패시터(CST)는 제1 노드(N1)와 제2 노드(N2) 사이에 접속될 수 있다. 예를 들어, 커패시터(CST)의 제1 전극은 제1 노드(N1)에 접속되고, 커패시터(CST)의 제2 전극은 제2 노드(N2)에 접속될 수 있다. 그러므로, 제1 노드(N1)와 제2 노드(N2) 사이의 전위 차는 커패시터(CST)에 의해 유지할 수 있다.
복수의 발광 소자(LE)는 구동 전류를 공급받아 발광할 수 있다. 복수의 발광 소자(LE)는 병렬 연결될 수 있다. 복수의 발광 소자(LE) 각각의 제1 전극은 제2 노드(N2)에 접속되고, 복수의 발광 소자(LE) 각각의 제2 전극은 제1 전원 배선(VSL)에 연결될 수 있다. 발광 소자(LE)의 발광량 또는 발광 휘도는 구동 전류의 크기에 비례할 수 있다. 발광 소자(LE)는 유기 발광 다이오드(Organic Light Emitting Diode), 초소형 발광 다이오드(Micro LED), 양자점 발광 다이오드(Quantum dot Light Emitting Diode), 또는 무기 발광 다이오드일 수 있다.
한편, 제2 서브 화소는 제2 화소 구동부(도 4의 PDU2)와 제2 발광부를 포함하며, 제3 서브 화소는 제3 화소 구동부(도 4의 PDU3)와 제3 발광부를 포함할 수 있다. 제2 화소 구동부(도 4의 PDU2)와 제3 화소 구동부(도 4의 PDU3)는 도 5를 결부하여 설명한 제1 화소 구동부(PDU1)와 실질적으로 동일할 수 있으므로, 제2 화소 구동부(도 4의 PDU2)와 제3 화소 구동부(도 4의 PDU3)에 대한 설명은 생략한다. 또한, 제2 발광부와 제3 발광부는 도 5를 결부하여 설명한 제1 발광부(PEU1)와 실질적으로 동일할 수 있으므로, 제2 발광부와 제3 발광부에 대한 설명은 생략한다
도 6은 도 4의 제1 내지 제3 화소 구동부들, 제1 전원 연결 홀, 및 제1 전원 패드 홀의 일 예를 보여주는 레이아웃 도이다. 도 7은 도 6의 제1 화소 구동부를 상세히 보여주는 레이아웃 도이다. 도 8은 도 6의 제2 화소 구동부를 상세히 보여주는 레이아웃 도이다. 도 9는 도 6의 제3 화소 구동부를 상세히 보여주는 레이아웃 도이다.
도 6 내지 도 9를 참조하면, 스캔 배선(SL), 제1 수평 전원 배선(HVSL), 및 제2 수평 전원 배선(HVDL)은 제1 방향(X축 방향)으로 연장될 수 있다. 스캔 배선(SL), 제1 수평 전원 배선(HVSL), 및 제2 수평 전원 배선(HVDL)은 서로 나란하게 배치될 수 있다. 스캔 배선(SL), 제1 수평 전원 배선(HVSL), 및 제2 수평 전원 배선(HVDL)은 제2 방향(Y축 방향)으로 이격될 수 있다.
데이터 배선(DL)들, 제1 전원 배선(VSL), 제2 전원 배선(VDL), 센싱 배선(SNL), 및 제1 전원 배면 배선(VSBL)은 제2 방향(Y축 방향)으로 연장될 수 있다. 데이터 배선(DL)들, 제1 전원 배선(VSL), 제2 전원 배선(VDL), 센싱 배선(SNL), 및 제1 전원 배면 배선(VSBL)은 서로 나란하게 배치될 수 있다. 데이터 배선(DL)들, 제1 전원 배선(VSL), 제2 전원 배선(VDL), 센싱 배선(SNL), 및 제1 전원 배면 배선(VSBL)은 제1 방향(X축 방향)으로 이격될 수 있다.
제1 전원 배선(VSL)은 제1 전원 콘택홀(VSCT1)을 통해 제1 수평 전원 배선(HVSL)에 연결될 수 있다. 그러므로, 제1 수평 전원 배선(HVSL)은 제1 전원 배선(VSL)과 실질적으로 동일한 전위를 가질 수 있다. 즉, 제1 수평 전원 배선(HVSL)은 제1 전원 전압을 공급받을 수 있다.
제1 전원 배선(VSL)은 적어도 하나의 제2 전원 콘택홀(VSCT2)을 통해 제1 전원 연결 전극(VSE1)에 연결될 수 있다. 제1 전원 배선(VSL)은 적어도 하나의 제3 전원 콘택홀(VSCT3)을 통해 제2 전원 연결 전극(VSE2)에 연결될 수 있다. 제1 전원 배선(VSL), 제1 전원 연결 전극(VSE1), 및 제2 전원 연결 전극(VSE2)은 제3 방향(Z축 방향)에서 중첩할 있다. 제1 전원 배선(VSL)이 제1 전원 연결 전극(VSE1)과 제2 전원 연결 전극(VSE2)에 연결됨으로써, 제1 전원 배선(VSL)의 저항을 낮출 수 있다.
제1 전원 연결부(PC1)는 제1 전원 배선(VSL)으로부터 돌출될 수 있다. 예를 들어, 제1 전원 연결부(PC1)는 제1 방향(X축 방향)으로 연장될 수 있다. 제1 전원 연결부(PC1)와 제1 전원 배선(VSL)은 일체로 형성될 수 있다. 제1 전원 연결부(PC1)는 제1 전원 연결 홀(PCH1)을 통해 제1 전원 배면 배선(VSBL)에 연결될 수 있다.
제1 전원 연결 홀(PCH1)은 화소 구동부(PDU), 스캔 배선(SL), 데이터 배선(DL), 센싱 배선(SNL), 제1 전원 배선(VSL), 및 제2 전원 배선(VDL)과 중첩하지 않을 수 있다. 이로 인해, 제1 전원 연결 홀(PCH1)에 의해 화소 구동부(PDU), 스캔 배선(SL), 데이터 배선(DL), 센싱 배선(SNL), 제1 전원 배선(VSL), 및 제2 전원 배선(VDL)에 단차가 발생하는 것을 방지할 수 있다. 따라서, 회로 보드를 부착시 가해지는 압력에 의해 화소 구동부(PDU)의 스위칭 소자들, 스캔 배선(SL), 제1 전원 배선(VSL), 데이터 배선(DL), 센싱 배선(SNL), 제2 전원 배선(VDL)에 크랙이 발생하는 것을 방지할 수 있다.
제1 전원 배면 배선(VSBL)은 제1 전원 패드 홀(PPH1)을 통해 제1 소스 회로 보드(도 3a의 SCB1), 제2 소스 회로 보드(도 3a의 SCB2), 및 제3 소스 회로 보드(SCB3) 중 어느 하나의 범프에 연결될 수 있다.
제2 전원 배선(VDL)은 적어도 하나의 제4 전원 콘택홀(VDCT1)을 통해 제2 수평 전원 배선(HVDL)에 연결될 수 있다. 그러므로, 제2 수평 전원 배선(HVDL)은 제2 전원 배선(VDL)과 실질적으로 동일한 전위를 가질 수 있다. 즉, 제2 수평 전원 배선(HVDL)은 제2 전원 전압을 공급받을 수 있다.
제2 전원 배선(VDL)은 적어도 하나의 제5 전원 콘택홀(VDCT2)을 통해 제3 전원 연결 전극(VDE)에 연결될 수 있다. 제2 전원 배선(VDL)과 제3 전원 연결 전극(VDE)은 제3 방향(Z축 방향)에서 중첩할 있다. 제2 전원 배선(VDL)이 제3 전원 연결 전극(VDE)에 연결됨으로써, 제2 전원 배선(VDL)의 저항을 낮출 수 있다.
스캔 배선(SL)은 제1 스캔 콘택홀(SCT1)과 제2 스캔 콘택홀(SCT2)을 통해 제2 게이트 전극(GE2)에 연결될 수 있다. 제1 스캔 콘택홀(SCT1)과 제2 스캔 콘택홀(SCT2)은 떨어져 배치될 수 있다. 제1 스캔 콘택홀(SCT1)과 제2 스캔 콘택홀(SCT2) 중에 어느 하나는 생략될 수 있다. 제2 게이트 전극(GE2)은 제1 방향(X축 방향)으로 연장되는 제1 연장부와 제2 방향(Y축 방향)으로 연장되는 제2 연장부를 포함할 수 있다. 제2 게이트 전극(GE2)의 제1 연장부는 제3 방향(Z축 방향)에서 스캔 배선(SL)과 중첩할 수 있다. 제2 게이트 전극(GE2)의 제2 연장부는 데이터 배선(DL)들 중 가장 좌측에 배치된 데이터 라인에 인접하게 배치될 수 있다.
스캔 배선(SL)은 제3 스캔 콘택홀(SCT3)을 통해 제3 게이트 전극(GE3)에 연결될 수 있다. 제3 게이트 전극(GE3)은 제2 방향(Y축 방향)으로 연장될 수 있다.
센싱 배선(SNL)은 적어도 하나의 센싱 콘택홀(SNCT1)을 통해 센싱 연결 전극(SNE)에 연결될 수 있다. 센싱 배선(SNL)과 센싱 연결 전극(SNE)은 제3 방향(Z축 방향)에서 중첩할 있다. 센싱 배선(SNL)이 센싱 연결 전극(SNE)에 연결됨으로써, 센싱 배선(SNL)의 저항을 낮출 수 있다.
제1 화소 구동부(PDU1), 제2 화소 구동부(PDU2), 및 제3 화소 구동부(PDU3)는 제2 방향(Y축 방향)으로 배치될 수 있다. 제1 내지 제3 화소 구동부들(PDU1, PDU2, PDU3)은 제3 방향(Z축 방향)에서 데이터 배선(DL)들 중 적어도 하나, 제2 전원 배선(VDL), 및 센싱 배선(SNL)과 중첩할 수 있다.
제1 내지 제3 화소 구동부들(PDU1, PDU2, PDU3)은 제3 방향(Z축 방향)에서 제1 전원 배선(VSL) 및 제1 전원 배면 배선(VSBL)과 중첩하지 않을 수 있다. 또한, 제1 내지 제3 화소 구동부들(PDU1, PDU2, PDU3)은 제3 방향(Z축 방향)에서 스캔 배선(SL), 제1 수평 전원 배선(HVSL), 및 제2 수평 전원 배선(HVDL)과 중첩하지 않을 수 있다. 제1 내지 제3 화소 구동부들(PDU1, PDU2, PDU3)은 스캔 배선(SL)과 제2 수평 전원 배선(HVDL2) 사이에 배치될 수 있다.
제1 화소 구동부(PDU1)는 제1 스위칭 소자(ST1), 제2 스위칭 소자(ST2), 제3 스위칭 소자(ST3), 및 커패시터(CST)를 포함할 수 있다. 제1 스위칭 소자(ST1)는 제1 트랜지스터, 제2 스위칭 소자(ST2)는 제2 트랜지스터, 및 제3 스위칭 소자(ST3)는 제3 트랜지스터로 칭해질 수 있다. 이하에서는, 도 7을 결부하여 제1 화소 구동부(PDU1)에 대하여 설명한다.
제1 스위칭 소자(ST1)는 제1 게이트 전극(GE1), 제1 액티브층(ACT1), 제1 소스 전극(SE1), 및 제1 드레인 전극(DE1)을 포함할 수 있다. 제1 게이트 전극(GE1)은 커패시터(CST)의 제1 전극(CE1)과 일체로 형성될 수 있다. 제1 액티브층(ACT1)은 제3 방향(Z축 방향)에서 제1 게이트 전극(GE1)과 중첩할 수 있다. 제1 소스 전극(SE1)은 제1 액티브층(ACT1)의 일 측, 예를 들어 우측에 배치될 수 있다. 제1 소스 전극(SE1)은 제1 소스 콘택홀(SST1)을 통해 제1 애노드 연결 전극(ANDE) 및 커패시터(CST)의 제2 전극(CE2)의 제1 서브 전극(CE21)에 연결될 수 있다. 제1 드레인 전극(DE1)은 제1 액티브층(ACT1)의 타 측, 예를 들어 좌측에 배치될 수 있다. 제1 드레인 전극(DE1)은 제1 드레인 콘택홀(DDT1)을 통해 제2 전원 배선(VDL)에 연결될 수 있다. 애노드 연결 전극(ANDE)은 애노드 콘택홀(ANCT)을 통해 발광 소자(도 5의 LE)의 제1 전극에 연결될 수 있다.
제2 스위칭 소자(ST2)는 제2 게이트 전극(GE2), 제2 액티브층(ACT2), 제2 소스 전극(SE2), 및 제2 드레인 전극(DE2)을 포함할 수 있다. 제2 액티브층(ACT2)은 제3 방향(Z축 방향)에서 제2 게이트 전극(GE2)과 중첩할 수 있다. 제2 소스 전극(SE2)은 제2 액티브층(ACT2)의 일 측, 예를 들어 우측에 배치될 수 있다. 제2 소스 전극(SE2)은 제2 데이터 콘택홀(DCT2)을 통해 데이터 연결 전극(DCE)에 연결될 수 있다. 데이터 연결 전극(DCE)은 제1 데이터 콘택홀(DCT1)을 통해 데이터 배선(DL)들 중 어느 하나에 연결될 수 있다. 제2 드레인 전극(DE2)은 제2 액티브층(ACT2)의 타 측, 예를 들어 좌측에 배치될 수 있다. 제2 드레인 전극(DE2)은 제1 전원 연결 홀(BCT1)을 연결 전극(BE1)에 연결될 수 있다. 연결 전극(BE1)은 제2 전원 연결 홀(BCT2)을 통해 제1 게이트 전극(GE1) 및 커패시터(CST)의 제1 전극(CE1)에 연결될 수 있다.
제3 스위칭 소자(ST3)는 제3 게이트 전극(GE3), 제3 액티브층(ACT3), 제3 소스 전극(SE3), 및 제3 드레인 전극(DE3)을 포함할 수 있다. 제3 액티브층(ACT3)은 제3 방향(Z축 방향)에서 제3 게이트 전극(GE3)과 중첩할 수 있다. 제3 소스 전극(SE3)은 제3 액티브층(ACT3)의 일 측, 예를 들어 우측에 배치될 수 있다. 제3 소스 전극(SE3)은 제2 소스 콘택홀(SST2)을 통해 제1 애노드 연결 전극(ANDE) 및 커패시터(CST)의 제2 전극(CE2)의 제1 서브 전극(CE21)에 연결될 수 있다. 제3 드레인 전극(DE3)은 제3 액티브층(ACT3)의 타 측, 예를 들어 좌측에 배치될 수 있다. 제3 드레인 전극(DE3)은 제2 드레인 콘택홀(DDT2)을 통해 센싱 연결 전극(SNE)에 연결될 수 있다.
커패시터(CST)는 제1 전극(CE1) 및 제2 전극(CE2)을 포함할 수 있다. 제1 전극(CE1)은 제1 게이트 전극(GE1)과 일체로 형성될 수 있다. 제2 전극(CE2)은 제1 서브 전극(CE21)과 제2 서브 전극(CE22)을 포함할 수 있다. 제1 서브 전극(CE21)은 애노드 연결 전극(ANDE)과 일체로 형성될 수 있다. 제2 서브 전극(CE22)은 커패시터 콘택홀(CET)을 통해 제1 서브 전극(CE21)에 연결될 수 있다. 커패시터(CST)의 제1 전극(CE1), 제1 서브 전극(CE21), 및 제2 서브 전극(CE22)은 제3 방향(Z축 방향)에서 중첩할 수 있다. 커패시터(CST)의 제1 전극(CE1)은 제3 방향(Z축 방향)에서 제1 서브 전극(CE21)과 제2 서브 전극(CE22) 사이에 배치될 수 있다. 커패시터(CST)는 제1 전극(CE1)과 제1 서브 전극(CE21)의 중첩, 및 제1 전극(CE1)과 제2 서브 전극(CE22)의 중첩에 의해 형성될 수 있다.
제2 화소 구동부(PDU2)는 제1 스위칭 소자(ST1’), 제2 스위칭 소자(ST2’), 제3 스위칭 소자(ST3’), 및 커패시터(CST’)를 포함할 수 있다. 제1 스위칭 소자(ST1’)는 제1 트랜지스터, 제2 스위칭 소자(ST2’)는 제2 트랜지스터, 및 제3 스위칭 소자(ST3’)는 제3 트랜지스터로 칭해질 수 있다. 이하에서는, 도 8을 결부하여 제2 화소 구동부(PDU2)에 대하여 설명한다.
제1 스위칭 소자(ST1’)는 제1 게이트 전극(GE1’), 제1 액티브층(ACT1’), 제1 소스 전극(SE1’), 및 제1 드레인 전극(DE1’)을 포함할 수 있다. 제1 스위칭 소자(ST1’)의 제1 게이트 전극(GE1’), 제1 액티브층(ACT1’), 제1 소스 전극(SE1’), 및 제1 드레인 전극(DE1’)은 도 7을 결부하여 설명한 제1 스위칭 소자(ST1)의 제1 게이트 전극(GE1), 제1 액티브층(ACT1), 제1 소스 전극(SE1), 및 제1 드레인 전극(DE1)과 실질적으로 동일하므로, 이들에 대한 설명은 생략한다.
제2 스위칭 소자(ST2’)는 제2 게이트 전극(GE2’), 제2 액티브층(ACT2’), 제2 소스 전극(SE2’), 및 제2 드레인 전극(DE2’)을 포함할 수 있다. 제2 스위칭 소자(ST2’)의 제2 게이트 전극(GE2’), 제2 액티브층(ACT2’), 제2 소스 전극(SE2’), 및 제2 드레인 전극(DE2’)은 도 7을 결부하여 설명한 제2 스위칭 소자(ST2)의 제2 게이트 전극(GE2), 제2 액티브층(ACT2), 제2 소스 전극(SE2), 및 제2 드레인 전극(DE2)과 실질적으로 동일하므로, 이들에 대한 설명은 생략한다.
제3 스위칭 소자(ST3’)는 제3 게이트 전극(GE3’), 제3 액티브층(ACT3’), 제3 소스 전극(SE3’), 및 제3 드레인 전극(DE3’)을 포함할 수 있다. 제3 스위칭 소자(ST3’)의 제3 게이트 전극(GE3’), 제3 액티브층(ACT3’), 제3 소스 전극(SE3’), 및 제3 드레인 전극(DE3’)은 도 7을 결부하여 설명한 제3 스위칭 소자(ST3)의 제3 게이트 전극(GE3), 제3 액티브층(ACT3), 제3 소스 전극(SE3), 및 제3 드레인 전극(DE3)과 실질적으로 동일하므로, 이들에 대한 설명은 생략한다.
커패시터(CST’)는 제1 전극(CE1’), 제2 전극(CE2’)의 제1 서브 전극(CE21’) 및 제2 서브 전극(CE22’)을 포함할 수 있다. 커패시터(CST’)의 제1 전극(CE1’), 제2 전극(CE2’)의 제1 서브 전극(CE21’) 및 제2 서브 전극(CE22’)은 도 7을 결부하여 설명한 커패시터(CST)는 제1 전극(CE1), 제2 전극(CE2)의 제1 서브 전극(CE21) 및 제2 서브 전극(CE22)과 실질적으로 동일하므로, 이들에 대한 설명은 생략한다.
그 밖에, 제2 화소 구동부(PDU2)의 연결 전극(BE1’), 데이터 연결 전극(DCE’), 애노드 연결 전극(ANDE’), 및 콘택홀들(DCT1’, DCT2’, BCT1’, BCT2’, SST1’, SST2’, DDT1’, DDT2’, ANCT’, CET’) 역시 도 7을 결부하여 설명한 제2 화소 구동부(PDU2)의 연결 전극(BE1), 데이터 연결 전극(DCE), 애노드 연결 전극(ANDE), 및 콘택홀들(DCT1, DCT2, BCT1, BCT2, SST1, SST2, DDT1, DDT2, ANCT, CET)과 실질적으로 동일하므로, 이들에 대한 설명은 생략한다.
제3 화소 구동부(PDU3)는 제1 스위칭 소자(ST1”), 제2 스위칭 소자(ST2”), 제3 스위칭 소자(ST3”), 및 커패시터(CST”)를 포함할 수 있다. 제1 스위칭 소자(ST1”)는 제1 트랜지스터, 제2 스위칭 소자(ST2”)는 제2 트랜지스터, 및 제3 스위칭 소자(ST3”)는 제3 트랜지스터로 칭해질 수 있다. 이하에서는, 도 9를 결부하여 제3 화소 구동부(PDU3)에 대하여 설명한다.
제1 스위칭 소자(ST1”)는 제1 게이트 전극(GE1”), 제1 액티브층(ACT1”), 제1 소스 전극(SE1”), 및 제1 드레인 전극(DE1”)을 포함할 수 있다. 제1 스위칭 소자(ST1”)의 제1 게이트 전극(GE1”), 제1 액티브층(ACT1”), 제1 소스 전극(SE1”), 및 제1 드레인 전극(DE1”)은 도 7을 결부하여 설명한 제1 스위칭 소자(ST1)의 제1 게이트 전극(GE1), 제1 액티브층(ACT1), 제1 소스 전극(SE1), 및 제1 드레인 전극(DE1)과 실질적으로 동일하므로, 이들에 대한 설명은 생략한다.
제2 스위칭 소자(ST2”)는 제2 게이트 전극(GE2”), 제2 액티브층(ACT2”), 제2 소스 전극(SE2”), 및 제2 드레인 전극(DE2”)을 포함할 수 있다. 제2 스위칭 소자(ST2”)의 제2 게이트 전극(GE2”), 제2 액티브층(ACT2”), 제2 소스 전극(SE2”), 및 제2 드레인 전극(DE2”)은 도 7을 결부하여 설명한 제2 스위칭 소자(ST2)의 제2 게이트 전극(GE2), 제2 액티브층(ACT2), 제2 소스 전극(SE2), 및 제2 드레인 전극(DE2)과 실질적으로 동일하므로, 이들에 대한 설명은 생략한다.
제3 스위칭 소자(ST3”)는 제3 게이트 전극(GE3”), 제3 액티브층(ACT3”), 제3 소스 전극(SE3”), 및 제3 드레인 전극(DE3”)을 포함할 수 있다. 제3 스위칭 소자(ST3”)의 제3 게이트 전극(GE3”), 제3 액티브층(ACT3”), 제3 소스 전극(SE3”), 및 제3 드레인 전극(DE3”)은 도 7을 결부하여 설명한 제3 스위칭 소자(ST3)의 제3 게이트 전극(GE3), 제3 액티브층(ACT3), 제3 소스 전극(SE3), 및 제3 드레인 전극(DE3)과 실질적으로 동일하므로, 이들에 대한 설명은 생략한다.
커패시터(CST”)는 제1 전극(CE1”), 제2 전극(CE2”)의 제1 서브 전극(CE21”) 및 제2 서브 전극(CE22”)을 포함할 수 있다. 커패시터(CST”)의 제1 전극(CE1”), 제2 전극(CE2”)의 제1 서브 전극(CE21”) 및 제2 서브 전극(CE22”)은 도 7을 결부하여 설명한 커패시터(CST)는 제1 전극(CE1), 제2 전극(CE2)의 제1 서브 전극(CE21) 및 제2 서브 전극(CE22)과 실질적으로 동일하므로, 이들에 대한 설명은 생략한다.
그 밖에, 제2 화소 구동부(PDU2)의 연결 전극(BE1”), 데이터 연결 전극(DCE”), 애노드 연결 전극(ANDE”), 및 콘택홀들(DCT1”, DCT2”, BCT1”, BCT2”, SST1”, SST2”, DDT1”, DDT2”, ANCT”, CET”) 역시 도 7을 결부하여 설명한 제2 화소 구동부(PDU2)의 연결 전극(BE1), 데이터 연결 전극(DCE), 애노드 연결 전극(ANDE), 및 콘택홀들(DCT1, DCT2, BCT1, BCT2, SST1, SST2, DDT1, DDT2, ANCT, CET)과 실질적으로 동일하므로, 이들에 대한 설명은 생략한다.
도 10은 도 6과 도 7의 A-A’를 따라 절단한 제1 표시 장치의 일 예를 보여주는 단면도이다. 도 11은 도 6의 B-B’를 따라 절단한 제1 표시 장치의 일 예를 보여주는 단면도이다. 도 12는 도 6의 C-C’를 따라 절단한 제1 표시 장치의 일 예를 보여주는 단면도이다.
도 10 내지 도 12를 참조하면, 제1 기판(SUB1)은 절연 물질로 이루어질 수 있다. 예를 들어, 제1 기판(SUB1)은 폴리이미드(polyimide)와 같은 유기 물질을 포함할 수 있다.
제1 기판(SUB1) 상에는 제1 배리어막(BR1)이 배치될 수 있다. 제1 배리어막(BR1)은 투습에 취약한 제1 기판(SUB1)을 통해 침투하는 수분으로부터 스위칭 소자(ST1)들과 발광 소자(LE)들을 보호하기 위한 막이다. 제1 배리어막(BR1)은 적어도 하나의 무기막을 포함할 수 있다. 예를 들어, 제1 배리어막(BR1)은 실리콘 산화물(SiOx), 실리콘 질화물(SiNx), 실리콘 산질화물(SiON) 중 적어도 어느 하나를 포함하는 무기막이 교번하여 적층된 다중막으로 형성될 수 있다.
제1 배리어막(BR1) 상에는 제1 전원 배면 배선(VSBL)을 포함하는 배면 도전층이 배치될 수 있다. 배면 도전층은 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni), 네오디뮴(Nd) 및 구리(Cu) 중 어느 하나 또는 이들의 합금으로 이루어진 단일층 또는 다중층으로 형성될 수 있다.
제1 전원 배면 배선(VSBL) 상에는 제2 배리어막(BR2)이 배치될 수 있다. 제2 배리어막(BR2)은 투습에 취약한 제1 기판(SUB1)을 통해 침투하는 수분으로부터 스위칭 소자(ST1)들과 발광 소자(LE)들을 보호하기 위한 막이다. 제2 배리어막(BR2)은 적어도 하나의 무기막을 포함할 수 있다. 예를 들어, 제2 배리어막(BR2)은 실리콘 산화물(SiOx), 실리콘 질화물(SiNx), 실리콘 산질화물(SiON) 중 적어도 어느 하나를 포함하는 무기막이 교번하여 적층된 다중막으로 형성될 수 있다.
제2 배리어막(BR2) 상에는 제2 기판(SUB2)이 배치될 수 있다. 제2 기판(SUB2)은 절연 물질로 이루어질 수 있다. 예를 들어, 제2 기판(SUB2)은 폴리이미드(polyimide)와 같은 유기 물질을 포함할 수 있다.
제2 기판(SUB2) 상에는 제1 전원 배선(VSL), 제1 전원 연결부(PC1), 제2 전원 배선(VDL), 및 커패시터(CST)의 제2 전극(CE2)의 제2 서브 전극(CE22)을 포함하는 제1 금속층이 배치될 수 있다. 제1 전원 연결부(PC1)는 제1 전원 배선(VSL)으로부터 연장될 수 있다. 제1 전원 연결부(PC1)와 제1 전원 배선(VSL)은 일체로 형성될 수 있다. 제1 전원 연결부(PC1)는 제2 배리어막(BR2)과 제2 기판(SUB2)을 관통하는 제1 전원 연결 홀(PCH1)을 통해 제1 전원 배면 배선(VSBL)에 연결될 수 있다. 제1 금속층은 데이터 배선(DL)들과 센싱 배선(SNL)들을 더 포함할 수 있다. 제1 금속층은 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni), 네오디뮴(Nd) 및 구리(Cu) 중 어느 하나 또는 이들의 합금으로 이루어진 단일층 또는 다중층으로 형성될 수 있다.
제1 금속층 상에는 제3 배리어막(BR3)이 배치될 수 있다. 제3 배리어막(BR3)은 투습에 취약한 제2 기판(SUB2)을 통해 침투하는 수분으로부터 스위칭 소자(ST1)들과 발광 소자(LE)들을 보호하기 위한 막이다. 제3 배리어막(BR3)은 적어도 하나의 무기막을 포함할 수 있다. 예를 들어, 제3 배리어막(BR3)은 실리콘 산화물(SiOx), 실리콘 질화물(SiNx), 실리콘 산질화물(SiON) 중 적어도 어느 하나를 포함하는 무기막이 교번하여 적층된 다중막으로 형성될 수 있다.
제3 배리어막(BR3) 상에는 제1 스위칭 소자(ST1)의 제1 액티브층(ACT1), 제1 소스 전극(SE1), 및 제1 드레인 전극(DE1)을 포함하는 반도체층이 배치될 수 있다. 반도체층은 제2 스위칭 소자(ST2)의 제2 액티브층(ACT2), 제2 소스 전극(SE2), 및 제2 드레인 전극(DE2)을 더 포함할 수 있다. 또한, 반도체층은 제3 스위칭 소자(ST3)의 제3 액티브층(ACT3), 제3 소스 전극(SE3), 및 제3 드레인 전극(DE3)을 더 포함할 수 있다. 제1 드레인 전극(DE1)은 제3 배리어막(BR3)을 관통하는 제1 드레인 콘택홀(DDT1)을 통해 제2 전원 배선(VDL)에 연결될 수 있다.
반도체층은 다결정 실리콘, 단결정 실리콘, 저온 다결정 실리콘, 비정질 실리콘, 또는 산화물 반도체를 포함한다. 제1 소스 전극(SE1)과 제1 드레인 전극(DE1)은 실리콘 반도체 또는 산화물 반도체에 이온 또는 불순물이 도핑되어 도전성을 가질 수 있다. 제1 액티브층(ACT1)은 제1 기판(SUB1)의 두께 방향 또는 제2 기판(SUB2)의 두께 방향인 제3 방향(Z축 방향)에서 제1 게이트 전극(GE1)과 중첩하며, 제1 소스 전극(SE1)과 제1 드레인 전극(DE1)은 제3 방향(Z축 방향)에서 제1 게이트 전극(GE1)과 중첩하지 않을 수 있다.
반도체층 상에는 게이트 절연막(130)이 배치될 수 있다. 게이트 절연막(130)은 무기막, 예를 들어 실리콘 산화물(SiOx), 실리콘 질화물(SiNx), 실리콘 산질화물(SiON)을 포함할 수 있다.
게이트 절연막(130) 상에는 제1 스위칭 소자(ST1)의 제1 게이트 전극(GE1)과 커패시터(CST)의 제1 전극(CE1)을 포함하는 제2 금속층이 배치될 수 있다. 제2 금속층은 제2 스위칭 소자(ST2)의 제2 게이트 전극(GE2), 제3 스위칭 소자(ST3)의 제3 게이트 전극(GE3), 및 제2 전원 연결 전극(VSE2)을 더 포함할 수 있다. 제2 금속층은 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni), 네오디뮴(Nd) 및 구리(Cu) 중 어느 하나 또는 이들의 합금으로 이루어진 단일층 또는 다중층으로 형성될 수 있다.
제2 금속층 상에는 층간 절연막(140)이 배치될 수 있다. 층간 절연막(140)은 무기막, 예를 들어 실리콘 산화물(SiOx), 실리콘 질화물(SiNx), 실리콘 산질화물(SiON)을 포함할 수 있다.
층간 절연막(140) 상에는 애노드 연결 전극(ANDE), 커패시터(CST)의 제2 전극(CE2)의 제1 서브 전극(CE21)을 포함하는 제3 금속층이 배치될 수 있다. 제3 금속층은 제1 수평 전원 배선(HVSL), 제2 수평 전원 배선(HVDL), 스캔 배선(SL), 데이터 연결 전극(DCE), 연결 전극(BE1), 제1 전원 연결 전극(VSE1), 제3 전원 연결 전극(VDE), 및 센싱 연결 전극(SNE)을 더 포함할 수 있다. 애노드 연결 전극(ANDE)은 게이트 절연막(130)과 층간 절연막(140)을 관통하는 제1 소스 콘택홀(SST1)을 통해 제1 소스 전극(SE1)에 연결될 수 있다. 제3 금속층은 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni), 네오디뮴(Nd) 및 구리(Cu) 중 어느 하나 또는 이들의 합금으로 이루어진 단일층 또는 다중층으로 형성될 수 있다.
제3 금속층 상에는 스위칭 소자(ST1)들로 인한 단차를 평탄화하기 위한 평탄화막(160)이 배치될 수 있다. 평탄화막(160)은 아크릴 수지(acryl resin), 에폭시 수지(epoxy resin), 페놀 수지(phenolic resin), 폴리아미드 수지(polyamide resin), 폴리이미드 수지(polyimide resin) 등의 유기막으로 형성될 수 있다.
평탄화막(160) 상에는 제1 발광부(PEU1)가 배치될 수 있다. 제1 발광부(PEU1)는 화소 전극(171), 공통 전극(173), 제1 접촉 전극(174), 제2 접촉 전극(175), 및 발광 소자(LE)들을 포함할 수 있다.
화소 전극(171), 공통 전극(173), 및 내부 뱅크(191)는 평탄화막(160) 상에 배치될 수 있다.
내부 뱅크(191)는 외부 뱅크(192)에 의해 정의되는 개구부(OA) 내에 배치될 수 있다. 발광 소자(LE)들은 서로 인접한 내부 뱅크(191)들 사이에 배치될 수 있다. 내부 뱅크(191)는 평탄화막(160)과 접하는 하면, 하면과 마주보는 상면, 상면과 하면 사이의 측면들을 포함할 수 있다. 내부 뱅크(191)는 사다리꼴의 단면 형태를 가질 수 있으나, 이에 한정되지 않는다.
내부 뱅크(191)는 감광성 수지, 아크릴 수지(acryl resin), 에폭시 수지(epoxy resin), 페놀 수지(phenolic resin), 폴리아미드 수지(polyamide resin), 폴리이미드 수지(polyimide resin) 등의 유기막으로 형성될 수 있다. 예를 들어, 내부 뱅크(191)가 감광성 수지로 형성되는 경우, 포지티브 포토 레지스트 또는 네거티브 포토 레지스트일 수 있다.
화소 전극(171)과 공통 전극(173)은 평탄화막(160)과 내부 뱅크(191) 상에 배치될 수 있다. 화소 전극(171)과 공통 전극(173)은 서로 떨어져 배치되며, 서로 전기적으로 분리될 수 있다.
화소 전극(171)은 내부 뱅크(191)의 적어도 하나의 측면과 상면 상에 배치될 수 있다. 화소 전극(171)은 평탄화막(160)을 관통하는 애노드 콘택홀(ANCT)을 통해 연결 전극(ANDE)에 연결될 수 있다. 공통 전극(173)은 내부 뱅크(191)의 적어도 하나의 측면과 상면 상에 배치될 수 있다.
화소 전극(171)과 공통 전극(173)은 반사율이 높은 도전 물질을 포함할 수 있다. 예를 들어, 화소 전극(171)과 공통 전극(173)은 은(Ag), 구리(Cu), 알루미늄(Al) 등과 같은 금속을 포함할 수 있다. 이로 인해, 발광 소자(LE)로부터 발광한 광 중에서 화소 전극(171)과 공통 전극(173)으로 진행하는 광은 화소 전극(171)과 공통 전극(173)에서 반사되어 발광 소자(LE)들의 상부로 진행할 수 있다.
화소 전극(171)과 공통 전극(173) 상에는 제1 절연막(181)이 배치될 수 있다. 제1 절연막(181)은 화소 전극(171)과 공통 전극(173)에 의해 덮이지 않고 노출된 평탄화막(160) 상에 배치될 수 있다. 제1 절연막(181)은 무기막, 예를 들어 실리콘 산화물(SiOx), 실리콘 질화물(SiNx), 실리콘 산질화물(SiON)을 포함할 수 있다.
외부 뱅크(192)는 제1 절연막(181) 상에 배치될 수 있다. 외부 뱅크(192)는 개구부(OA)를 정의할 수 있다. 외부 뱅크(192)는 내부 뱅크(191)와 중첩하지 않을 수 있다. 외부 뱅크(192)는 제1 절연막(181)과 접하는 하면, 하면과 마주보는 상면, 상면과 하면 사이의 측면들을 포함할 수 있다. 외부 뱅크(192)는 사다리꼴의 단면 형태를 가질 수 있으나, 이에 한정되지 않는다.
외부 뱅크(192)는 감광성 수지, 아크릴 수지(acryl resin), 에폭시 수지(epoxy resin), 페놀 수지(phenolic resin), 폴리아미드 수지(polyamide resin), 폴리이미드 수지(polyimide resin) 등의 유기막으로 형성될 수 있다. 예를 들어, 내부 뱅크(191)가 감광성 수지로 형성되는 경우, 포지티브 포토 레지스트 또는 네거티브 포토 레지스트일 수 있다.
발광 소자(LE)들은 제1 절연막(181) 상에 배치될 수 있다. 발광 소자(LE)들 각각은 무기 반도체 소자일 수 있다. 발광 소자(LE)들 각각은 로드(rod), 와이어(wire), 튜브(tube) 등의 형상을 가질 수 있다. 예를 들어, 발광 소자(LE)들 각각은 원기둥 형태 또는 로드(rod) 형태로 형성될 수 있다. 또는, 발광 소자(LE)들 각각은 정육면체 및 직육면체와 같은 다면체 형태, 육각기둥형 등 다각기둥의 형태를 가질 수 있다. 또는, 발광 소자(LE)들 각각은 원뿔대와 같이 일 방향으로 연장되며, 외면이 부분적으로 경사진 형태를 가질 수 있다. 발광 소자(LE)들 각각의 길이는 1㎛ 내지 10㎛ 또는 2㎛ 내지 6㎛의 범위를 가질 수 있으며, 바람직하게는 3㎛ 내지 5㎛의 길이를 가질 수 있다. 또한, 발광 소자(LE)들 각각의 직경은 300㎚ 내지 700㎚의 범위를 갖고, 발광 소자(LE)들 각각의 종횡비(Aspect ratio)는 1.2 내지 100일 수 있다.
발광 소자(LE)들 상에는 제2 절연막(182)이 배치될 수 있다. 또한, 제2 절연막(182)은 외부 뱅크(192) 상에 배치될 수 있다. 제2 절연막(182)은 무기막, 예를 들어 실리콘 산화물(SiOx), 실리콘 질화물(SiNx), 실리콘 산질화물(SiON)을 포함할 수 있다.
제1 접촉 전극(174)은 제1 절연막(181)을 관통하는 제1 접촉 콘택홀(CCT1)을 통해 화소 전극(171)에 연결될 수 있다. 제1 접촉 콘택홀(CCT1)은 제3 방향(Z축 방향)에서 내부 뱅크(191)와 중첩할 수 있다. 제1 접촉 전극(174)은 발광 소자(LE)의 일 단과 접촉할 수 있다. 이로 인해, 발광 소자(LE)의 일 단은 제1 접촉 전극(174)을 통해 화소 전극(171)에 전기적으로 연결될 수 있다. 제1 접촉 전극(174)은 제2 절연막(182) 상에 배치될 수 있다.
제1 접촉 전극(174) 상에는 제3 절연막(183)이 배치될 수 있다. 제3 절연막(183)은 제1 접촉 전극(174)과 제2 접촉 전극(175)을 전기적으로 분리하기 위해 제1 접촉 전극(174)을 덮도록 배치될 수 있다. 또한, 제3 절연막(183)은 외부 뱅크(192) 상에 배치된 제2 절연막(182)을 덮을 수 있다. 제3 절연막(183)은 무기막, 예를 들어 실리콘 산화물(SiOx), 실리콘 질화물(SiNx), 실리콘 산질화물(SiON)을 포함할 수 있다.
제2 접촉 전극(175)은 제1 절연막(181)을 관통하는 제2 접촉 콘택홀(CCT2)을 통해 공통 전극(173)에 연결될 수 있다. 제2 접촉 콘택홀(CCT2)은 제3 방향(Z축 방향)에서 내부 뱅크(191)와 중첩할 수 있다. 제2 접촉 전극(175)은 발광 소자(LE)의 일 단과 접촉할 수 있다. 이로 인해, 발광 소자(LE)의 일 단은 제2 접촉 전극(175)을 통해 공통 전극(173)에 전기적으로 연결될 수 있다. 제2 접촉 전극(175)은 제3 절연막(183) 상에 배치될 수 있다.
제1 접촉 전극(174)과 제2 접촉 전극(175)은 광을 투과시킬 수 있는 ITO(Indium Tin Oxide) 및 IZO(Indium Zinc Oxide)와 같은 투명한 도전성 산화물(TCO, Transparent Conductive Oxide)로 이루어질 수 있다. 발광 소자(LE)들에서 발광된 광이 제1 접촉 전극(174)과 제2 접촉 전극(175)에 의해 차단되는 것을 피할 수 있다.
발광 소자(LE)들 각각의 일 단은 제1 접촉 전극(174)과 화소 전극(171)을 통해 박막 트랜지스터(ST)의 드레인 전극(D)에 전기적으로 연결되고, 타 단은 제2 접촉 전극(175)과 공통 전극(173)을 통해 제1 전원 배선(VSL)에 연결된다. 그러므로, 발광 소자(LE)들 각각은 일 단으로부터 타 단으로 흐르는 전류에 따라 발광할 수 있다.
제1 파장 변환층(QDL1)은 제1 서브 화소(PX1)에 배치되고, 제2 파장 변환층은 제2 서브 화소에 배치되며, 투명 절연막(TIL)은 제3 서브 화소에 배치될 수 있다. 제1 서브 화소(PX1), 제2 서브 화소, 및 제3 서브 화소 각각의 발광 소자(LE)들은 제3 광을 발광할 수 있다. 제3 광은 중심 파장 대역이 370㎚ 내지 490㎚의 범위를 갖는 청색 광 또는 자외선 광과 같은 단파장의 광일 수 있다.
제1 파장 변환층(QDL1)은 제1 서브 화소(PX1)의 발광 소자(LE)들에서 발광된 제3 광을 제1 광으로 변환할 수 있다. 제1 광은 중심 파장 대역이 600㎚ 내지 750㎚의 범위를 갖는 적색 광일 수 있다.
제2 파장 변환층은 제2 서브 화소의 발광 소자(LE)들에서 발광된 제3 광을 제2 광으로 변환할 수 있다. 제2 광은 중심 파장 대역이 480㎚ 내지 560㎚의 범위를 갖는 녹색 광일 수 있다.
제1 파장 변환층(QDL)과 제2 파장 변환층 각각은 베이스 수지, 파장 시프터(shifter), 및 산란체를 포함할 수 있다.
베이스 수지는 광 투과율이 높고, 파장 시프터와 산란체에 대한 분산 특성이 우수한 재료일 수 있다. 예를 들어, 베이스 수지는 에폭시계 수지, 아크릴계 수지, 카도계 수지 또는 이미드계 수지 등의 유기 재료를 포함할 수 있다.
파장 시프터는 입사 광의 파장 범위를 변환 또는 시프트할 수 있다. 파장 시프터는 양자점(quantum dot), 양자 막대, 또는 형광체일 수 있다. 제1 파장 변환층(QDL)의 양자점의 크기와 제2 파장 변환층의 양자점의 크기는 상이할 수 있다.
산란체는 제1 파장 변환층(QDL1) 또는 제2 파장 변환층을 통과하는 광의 파장을 실질적으로 변환시키지 않으면서 입사광을 랜덤한 방향으로 산란시킬 수 있다. 이를 통해, 제1 파장 변환층(QDL1) 또는 제2 파장 변환층을 통과하는 광의 경로 길이를 증가시킬 수 있으므로, 파장 시프터에 의한 색 변환 효율을 증가시킬 수 있다. 산란체는 광 산란 입자일 수 있다. 예를 들어, 산란체는 산화 티타늄(TiO2), 산화 규소(SiO2), 산화 지르코늄(ZrO2), 산화 알루미늄(Al2O3), 산화 인듐(In2O3), 산화 아연(ZnO) 또는 산화 주석(SnO2) 등과 같은 금속 산화물 입자일 수 있다. 또는, 산란체는 아크릴계 수지 또는 우레탄계 수지와 같은 유기 입자일 수 있다.
투명 절연막은 청색 광 또는 자외선 광과 같은 단파장의 광을 그대로 통과시킬 수 있다. 투명 절연막은 투과율이 높은 유기막으로 형성될 수 있다. 예를 들어, 투명 절연막은 감광성 수지, 아크릴 수지(acryl resin), 에폭시 수지(epoxy resin), 페놀 수지(phenolic resin), 폴리아미드 수지(polyamide resin), 폴리이미드 수지(polyimide resin) 등의 유기막으로 형성될 수 있다.
제1 파장 변환층(QDL1)은 제1 서브 화소(PX1)에서 제2 접촉 전극(175)과 제3 절연막(183) 상에 배치될 수 있다. 한편, 제2 서브 화소에 배치되는 제2 파장 변환층의 배치는 제1 파장 변환층(QDL1)과 실질적으로 동일하므로, 제2 파장 변환층의 배치에 대한 설명은 생략한다.
제1 파장 변환층(QDL1), 제2 파장 변환층, 및 투명 절연막 상에는 저굴절막(LRL)이 배치될 수 있다. 저굴절막(LRL)의 굴절률은 제1 파장 변환층(QDL1)의 베이스 수지의 굴절률, 제2 파장 변환층의 베이스 수지의 굴절률, 및 투명 절연막의 굴절률에 비해 낮을 수 있다. 저굴절막(LRL)은 감광성 수지, 아크릴 수지(acryl resin), 에폭시 수지(epoxy resin), 페놀 수지(phenolic resin), 폴리아미드 수지(polyamide resin), 폴리이미드 수지(polyimide resin) 등의 유기막으로 형성될 수 있다.
저굴절막(LRL) 상에는 제1 컬러필터(CF1), 제2 컬러필터, 제3 컬러필터(CF3), 및 블랙 매트릭스(BM)가 배치될 수 있다.
제1 컬러필터(CF1)는 제3 방향(Z축 방향)에서 제1 파장 변환층(QDL1)과 중첩할 수 있다. 제1 컬러필터(CF1)는 제1 광, 예를 들어 적색 파장 대역의 광을 투과시킬 수 있다. 그러므로, 제1 서브 화소(PX1)의 발광 소자(LE)들로부터 발광된 단파장의 광 중에서 제1 광으로 변환되지 않은 광은 제1 컬러필터(CF1)를 투과하지 못할 수 있다. 이에 비해, 제1 파장 변환층(QDL1)에 의해 변환된 제1 광은 제1 컬러필터(CF1)를 투과할 수 있다.
제2 컬러필터는 제3 방향(Z축 방향)에서 제2 파장 변환층과 중첩할 수 있다. 제2 컬러필터는 제2 광, 예를 들어 녹색 파장 대역의 광을 투과시킬 수 있다. 그러므로, 제2 서브 화소의 발광 소자(LE)들로부터 발광된 단파장의 광 중에서 제2 광으로 변환되지 않은 광은 제2 컬러필터를 투과하지 못할 수 있다. 이에 비해, 제2 파장 변환층에 의해 변환된 제2 광은 제2 컬러필터를 투과할 수 있다.
제3 컬러필터는 제3 방향(Z축 방향)에서 투명 절연막과 중첩할 수 있다. 제3 컬러필터는 제3 광, 예를 들어 청색 파장 대역의 광을 투과시킬 수 있다. 그러므로, 제3 서브 화소의 발광 소자(LE)들로부터 발광된 단파장의 광은 제3 컬러필터를 투과할 수 있다.
블랙 매트릭스(BM)는 제1 컬러필터(CF1)와 제2 컬러필터(CF2) 사이, 제1 컬러필터(CF1)와 제3 컬러필터(CF3) 사이, 및 제2 컬러필터(CF2)와 제3 컬러필터(CF3) 사이에 배치될 수 있다. 블랙 매트릭스(BM)는 제1 컬러필터(CF1)의 가장자리, 제2 컬러필터의 가장자리, 및 제3 컬러필터(CF3)의 가장자리를 덮을 수 있다. 블랙 매트릭스(BM)는 광을 차단할 수 있는 차광 물질을 포함할 수 있다. 이 경우, 블랙 매트릭스(BM)는 카본 블랙 등의 무기 흑색 안료나 유기 흑색 안료(organic black pigment)를 포함할 수 있다.
제1 내지 제3 컬러필터들과 블랙 매트릭스(BM) 상에는 반사 방지층(ARL)이 배치될 수 있다. 반사 방지층(ARL)은 제1 무기막, 제2 무기막, 및 유기막을 포함할 수 있다. 이때, 제2 무기막은 제1 무기막 상에 배치되며, 제1 무기막과 제2 무기막은 서로 다른 물질을 포함할 수 있다. 예를 들어, 제1 무기막은 SiON을 포함하고, 제2 무기막은 SiOx를 포함할 수 있다. 이 경우, 제1 무기막과 유기막의 계면에서 반사된 광과 유기막과 제2 무기막의 계면에서 반사된 광은 상쇄 간섭에 의해 상쇄될 수 있다. 따라서, 반사 방지층(ARL)으로 인해 외부 광의 반사로 인한 화상의 시인성이 저하되는 것을 줄일 수 있다. 반사 방지층(ARL)은 생략될 수 있다. 또는, 반사 방지층(ARL)은 편광 필름으로 대체될 수 있으며, 이 경우 편광 필름은 오버코트층(OCL) 상에 배치될 수 있다.
오버코트층(OCL)은 반사 방지층(ARL) 상에 배치되며, 평탄화하기 위한 평탄화층일 수 있다. 오버코트층(OCL)은 아크릴 수지(acryl resin), 에폭시 수지(epoxy resin), 페놀 수지(phenolic resin), 폴리아미드 수지(polyamide resin), 폴리이미드 수지(polyimide resin) 등의 유기막으로 형성될 수 있다.
오버코트층(OCL) 상에는 윈도우(WD)가 배치될 수 있다. 윈도우(WD)는 유리와 같은 무기물일 수도 있고, 플라스틱 또는 고분자 재료와 같은 유기물일 수도 있다. 윈도우(WD)는 제1 표시 장치(11)의 전면을 보호하기 위한 것일 수 있다. 윈도우(WD)는 생략될 수 있다.
방열층(HDL)은 제1 기판(SUB1) 아래에 배치될 수 있다. 방열층(HDL)은 제1 표시 장치(11)에서 제1 기판(SUB1)으로 전달된 열을 용이하게 방출하기 위한 동박이나 구리와 같은 금속 물질을 포함할 수 있다.
제1 전원 패드 홀(PPH1)은 제1 배리어막(BR1)과 제1 기판(SUB1)을 관통하여 제1 전원 배면 배선(VSBL)을 노출하는 홀일 수 있다. 제1 전원 패드 홀(PPH1)은 제3 방향(Z축 방향)에서 방열층(HDL)과 중첩하지 않는다.
제1 소스 회로 보드(DCB1), 제2 소스 회로 보드(DCB2), 또는 제3 소스 회로 보드(DCB3)의 범프(BUM)는 제1 전원 패드 홀(PPH1)에 배치될 수 있다. 제1 소스 회로 보드(DCB1), 제2 소스 회로 보드(DCB2), 또는 제3 소스 회로 보드(DCB3)의 범프(BUM)는 복수의 도전 볼(CB)을 포함하는 이방성 도전 필름(anisotropic conductive film)과 같은 도전성 접착제(CAH)를 통해 제1 전원 배면 배선(VSBL)에 연결될 수 있다.
도 10 내지 도 12와 같이, 제1 전원 연결 홀(PCH1)은 화소 구동부(PDU)의 스위칭 소자들, 스캔 배선(SL), 데이터 배선(DL), 제1 전원 배선(VSL), 및 제2 전원 배선(VDL)과 중첩하지 않을 수 있다. 이로 인해, 제1 전원 연결 홀(PCH1)에 의해 화소 구동부(PDU)의 스위칭 소자들, 스캔 배선(SL), 데이터 배선(DL), 제1 전원 배선(VSL), 및 제2 전원 배선(VDL)에 단차가 발생하는 것을 방지할 수 있다. 따라서, 회로 보드를 부착시 가해지는 압력에 의해 화소 구동부(PDU)의 스위칭 소자들, 스캔 배선(SL), 제1 전원 배선(VSL), 데이터 배선(DL), 제2 전원 배선(VDL)에 크랙이 발생하는 것을 방지할 수 있다.
도 13은 도 6의 C-C’를 따라 절단한 제1 표시 장치의 또 다른 예를 보여주는 단면도이다.
도 13에서는 제1 소스 회로 보드(DCB1)가 배치되는 영역에서 방열층(HDL)이 제1 기판(SUB1)의 아래에 배치되는 것이 아니라, 제1 소스 회로 보드(DCB1)의 아래에 배치되는 것에서 도 12의 실시예와 차이가 있다. 그러므로, 도 13의 실시예에서는 제1 기판(SUB1)으로 전달되는 열 뿐만 아니라, 제1 소스 회로 보드(DCB1)의 열을 용이하게 방출할 수 있다.
도 14는 도 6의 B-B’를 따라 절단한 제1 표시 장치의 일 예를 보여주는 단면도이다. 도 15는 도 6의 C-C’를 따라 절단한 제1 표시 장치의 또 다른 예를 보여주는 단면도이다.
도 14와 도 15에서는 제1 전원 배면 배선(VSBL)이 제2 기판(SUB2) 상에 배치되는 것에서 도 11 및 도 12의 실시예와 차이가 있다. 도 14와 도 15에서는 도 11 및 도 12의 실시예와 차이점 위주로 설명한다.
도 14와 도 15를 참조하면, 제1 전원 배면 배선(VSBL)이 제1 기판(SUB1)과 제2 기판(SUB2) 사이에 배치되지 않는다. 제1 전원 배면 배선(VSBL)은 제2 기판(SUB2) 상에 배치되고, 제2 배리어막(BR2)은 제1 전원 배면 배선(VSBL) 상에 배치될 수 있다.
제2 배리어막(BR2) 상에는 제1 전원 배선(VSL), 제1 전원 연결부(PC1), 제2 전원 배선(VDL), 및 커패시터(CST)의 제2 전극(CE2)의 제2 서브 전극(CE22)을 포함하는 제1 금속층이 배치될 수 있다. 제1 전원 배선(VSL)은 제2 배리어막(BR2)을 관통하는 제1 전원 연결 홀(PCH1)을 통해 제1 전원 배면 배선(VSBL)에 연결될 수 있다.
제1 전원 배면 배선(VSBL)은 제2 기판(SUB2), 제1 배리어막(BR1), 및 제1 기판(SUB1)을 관통하는 제1 전원 패드 홀(PPH1)을 통해 제1 소스 회로 보드(DCB1), 제2 소스 회로 보드(DCB2), 또는 제3 소스 회로 보드(DCB3)의 범프(BUM)에 연결될 수 있다.
도 14 및 도 15와 같이, 제1 전원 배면 배선(VSBL)이 제1 기판(SUB1)과 제2 기판(SUB2) 사이에 배치되지 않고 제2 기판(SUB2) 상에 배치되는 경우, 제1 전원 연결 홀(PCH1)의 깊이가 깊지 않으므로, 제1 전원 연결 홀(PCH1)의 크기를 줄일 수 있다.
도 16은 도 6의 C-C’를 따라 절단한 제1 표시 장치의 또 다른 예를 보여주는 단면도이다.
도 16에서는 제1 소스 회로 보드(DCB1)가 배치되는 영역에서 방열층(HDL)이 제1 기판(SUB1)의 아래에 배치되는 것이 아니라, 제1 소스 회로 보드(DCB1)의 아래에 배치되는 것에서 도 15의 실시예와 차이가 있다. 그러므로, 도 16의 실시예에서는 제1 기판(SUB1)으로 전달되는 열 뿐만 아니라, 제1 소스 회로 보드(DCB1)의 열을 용이하게 방출할 수 있다.
도 17은 도 6의 B-B’를 따라 절단한 제1 표시 장치의 또 다른 예를 보여주는 단면도이다. 도 18은 도 6의 C-C’를 따라 절단한 제1 표시 장치의 또 다른 예를 보여주는 단면도이다.
도 17과 도 18에서는 제1 전원 배면 배선(VSBL)이 제2 기판(SUB2)이 아닌 제2 배리어막(BR2) 상에 배치되는 것에서 도 14 및 도 15의 실시예와 차이가 있다. 도 17과 도 18에서는 도 14 및 도 15의 실시예와 차이점 위주로 설명한다.
도 17과 도 18을 참조하면, 제2 배리어막(BR2)이 제2 기판(SUB2) 상에 배치되고, 제1 전원 배면 배선(VSBL)이 제2 배리어막(BR2) 상에 배치될 수 있다. 제1 전원 배면 배선(VSBL) 상에는 제3 배리어막(BR3)이 배치될 수 있다.
제3 배리어막(BR3) 상에는 제1 전원 배선(VSL), 제1 전원 연결부(PC1), 제2 전원 배선(VDL), 및 커패시터(CST)의 제2 전극(CE2)의 제2 서브 전극(CE22)을 포함하는 제1 금속층이 배치될 수 있다. 제1 전원 배선(VSL)은 제3 배리어막(BR3)을 관통하는 제1 전원 연결 홀(PCH1)을 통해 제1 전원 배면 배선(VSBL)에 연결될 수 있다.
제1 금속층 상에는 제4 배리어막(BR4)이 배치될 있다. 제4 배리어막(BR4)은 투습에 취약한 제2 기판(SUB2)을 통해 침투하는 수분으로부터 스위칭 소자(ST1)들과 발광 소자(LE)들을 보호하기 위한 막이다. 제4 배리어막(BR4)은 적어도 하나의 무기막을 포함할 수 있다. 예를 들어, 제4 배리어막(BR4)은 실리콘 산화물(SiOx), 실리콘 질화물(SiNx), 실리콘 산질화물(SiON) 중 적어도 어느 하나를 포함하는 무기막이 교번하여 적층된 다중막으로 형성될 수 있다.
제1 전원 배면 배선(VSBL)은 제2 배리어막(BR2), 제2 기판(SUB2), 제1 배리어막(BR1), 및 제1 기판(SUB1)을 관통하는 제1 전원 패드 홀(PPH1)을 통해 제1 소스 회로 보드(DCB1), 제2 소스 회로 보드(DCB2), 또는 제3 소스 회로 보드(DCB3)의 범프(BUM)에 연결될 수 있다.
도 17 및 도 18과 같이, 제1 전원 배면 배선(VSBL)이 제2 배리어막(BR2) 상에 배치되는 경우, 제1 전원 연결 홀(PCH1)의 깊이가 깊지 않으므로, 제1 전원 연결 홀(PCH1)의 크기를 줄일 수 있다.
도 19는 도 6의 C-C’를 따라 절단한 제1 표시 장치의 또 다른 예를 보여주는 단면도이다.
도 19에서는 제1 소스 회로 보드(DCB1)가 배치되는 영역에서 방열층(HDL)이 제1 기판(SUB1)의 아래에 배치되는 것이 아니라, 제1 소스 회로 보드(DCB1)의 아래에 배치되는 것에서 도 18의 실시예와 차이가 있다. 그러므로, 도 19의 실시예에서는 제1 기판(SUB1)으로 전달되는 열 뿐만 아니라, 제1 소스 회로 보드(DCB1)의 열을 용이하게 방출할 수 있다.
도 20은 도 4의 제1 내지 제3 화소 구동부들, 제1 전원 연결 홀, 및 제1 전원 패드 홀의 또 다른 예를 보여주는 레이아웃 도이다.
도 20에서는 제1 전원 연결부(PC1)가 제1 전원 배선(VSL)으로부터 돌출되는 것이 아니라, 제1 전원 연결 전극(VSE1)으로부터 돌출되는 것에서 도 6의 실시예와 차이가 있다. 도 20에서는 도 6의 실시예와 차이점 위주로 설명한다.
도 20을 참조하면, 제1 전원 배선(VSL)과 제1 전원 연결 홀(PCH1) 사이에 제1 전원 배선(VSL)과 동일한 금속층으로 형성되는 다른 배선이 배치되더라도, 제1 전원 연결부(PC1)가 상기 다른 배선을 가로질러 제1 전원 연결 홀(PCH1)을 통해 제1 전원 배면 배선(VSBL)에 연결될 수 있다. 예를 들어, 제1 전원 배선(VSL)과 제1 전원 연결 홀(PCH1) 사이에 데이터 배선(DL)이 추가로 배치되더라도, 제1 전원 연결부(PC1)는 데이터 배선(DL)과 상이한 층에 배치되므로, 데이터 배선(DL)을 가로질러 제1 전원 연결 홀(PCH1)을 통해 제1 전원 배면 배선(VSBL)에 연결될 수 있다.
도 21은 도 20의 D-D’를 따라 절단한 제1 표시 장치의 일 예를 보여주는 단면도이다.
도 21에서는 제1 전원 연결부(PC1)에서 도 11의 실시예와 차이가 있다. 그러므로, 도 21에서는 도 11의 실시예와 차이점 위주로 설명한다.
도 21을 참조하면, 제1 전원 연결부(PC1)는 제1 전원 연결 전극(VSE1)으로부터 연장될 수 있다. 제1 전원 연결부(PC1)와 제1 전원 연결 전극(VSE1)은 일체로 형성될 수 있다. 제1 전원 연결부(PC1)는 제2 배리어막(BR2), 제2 기판(SUB2), 제3 배리어막(BR3), 게이트 절연막(130), 및 층간 절연막(140)을 관통하는 제1 전원 연결 홀(PCT1)을 통해 제1 전원 배면 배선(VSBL)에 연결될 수 있다.
도 22는 도 20의 D-D’를 따라 절단한 제1 표시 장치의 또 다른 예를 보여주는 단면도이다.
도 22에서는 제1 전원 배면 배선(VSBL)이 제2 기판(SUB2) 상에 배치되는 것에서 도 21의 실시예와 차이가 있다. 도 22에서는 도 21의 실시예와 차이점 위주로 설명한다.
도 22를 참조하면, 제1 전원 배면 배선(VSBL)이 제1 기판(SUB1)과 제2 기판(SUB2) 사이에 배치되지 않는다. 제1 전원 배면 배선(VSBL)은 제2 기판(SUB2) 상에 배치되고, 제2 배리어막(BR2)은 제1 전원 배면 배선(VSBL) 상에 배치될 수 있다.
제2 배리어막(BR2) 상에는 제1 전원 배선(VSL), 제1 전원 연결부(PC1), 제2 전원 배선(VDL), 및 커패시터(CST)의 제2 전극(CE2)의 제2 서브 전극(CE22)을 포함하는 제1 금속층이 배치될 수 있다. 제1 전원 연결부(PC1)는 제2 배리어막(BR2), 제3 배리어막(BR3), 게이트 절연막(130), 및 층간 절연막(140)을 관통하는 제1 전원 연결 홀(PCH1)을 통해 제1 전원 배면 배선(VSBL)에 연결될 수 있다.
도 22와 같이, 제1 전원 배면 배선(VSBL)이 제1 기판(SUB1)과 제2 기판(SUB2) 사이에 배치되지 않고 제2 기판(SUB2) 상에 배치되는 경우, 제1 전원 연결 홀(PCH1)의 깊이가 줄어들기 때문에, 제1 전원 연결 홀(PCH1)의 크기를 줄일 수 있다.
도 23은 도 20의 D-D’를 따라 절단한 제1 표시 장치의 또 다른 예를 보여주는 단면도이다.
도 23에서는 제1 전원 배면 배선(VSBL)이 제2 기판(SUB2)이 아닌 제2 배리어막(BR2) 상에 배치되는 것에서 도 22의 실시예와 차이가 있다. 도 23에서는 도 22의 실시예와 차이점 위주로 설명한다.
도 23을 참조하면, 제2 배리어막(BR2)이 제2 기판(SUB2) 상에 배치되고, 제1 전원 배면 배선(VSBL)이 제2 배리어막(BR2) 상에 배치될 수 있다. 제1 전원 배면 배선(VSBL) 상에는 제3 배리어막(BR3)이 배치될 수 있다.
제3 배리어막(BR3) 상에는 제1 전원 배선(VSL), 제1 전원 연결부(PC1), 제2 전원 배선(VDL), 및 커패시터(CST)의 제2 전극(CE2)의 제2 서브 전극(CE22)을 포함하는 제1 금속층이 배치될 수 있다.
제1 금속층 상에는 제4 배리어막(BR4)이 배치될 있다. 제4 배리어막(BR4)은 투습에 취약한 제2 기판(SUB2)을 통해 침투하는 수분으로부터 스위칭 소자(ST1)들과 발광 소자(LE)들을 보호하기 위한 막이다. 제4 배리어막(BR4)은 적어도 하나의 무기막을 포함할 수 있다. 예를 들어, 제4 배리어막(BR4)은 실리콘 산화물(SiOx), 실리콘 질화물(SiNx), 실리콘 산질화물(SiON) 중 적어도 어느 하나를 포함하는 무기막이 교번하여 적층된 다중막으로 형성될 수 있다.
제1 전원 연결부(PC1)는 제3 배리어막(BR3), 제4 배리어막(BR4), 게이트 절연막(130), 및 층간 절연막(140)을 관통하는 제1 전원 연결 홀(PCH1)을 통해 제1 전원 배면 배선(VSBL)에 연결될 수 있다.
도 23과 같이, 제1 전원 배면 배선(VSBL)이 제2 배리어막(BR2) 상에 배치되는 경우, 제1 전원 연결 홀(PCH1)의 깊이가 줄어들기 때문에, 제1 전원 연결 홀(PCH1)의 크기를 줄일 수 있다.
도 24는 도 4의 제1 내지 제3 화소 구동부들, 제1 전원 연결 홀, 및 제1 전원 패드 홀의 또 다른 예를 보여주는 레이아웃 도이다.
도 24에서는 제1 전원 연결부(PC1)가 제1 전원 배선(VSL)으로부터 돌출되는 것이 아니라, 제2 전원 연결 전극(VSE2)으로부터 돌출되는 것에서 도 6의 실시예와 차이가 있다. 도 24에서는 도 6의 실시예와 차이점 위주로 설명한다.
도 24를 참조하면, 제1 전원 배선(VSL)과 제1 전원 연결 홀(PCH1) 사이에 제1 전원 배선(VSL)과 동일한 금속층으로 형성되는 다른 배선이 배치되더라도, 제1 전원 연결부(PC1)가 상기 다른 배선을 가로질러 제1 전원 연결 홀(PCH1)을 통해 제1 전원 배면 배선(VSBL)에 연결될 수 있다. 예를 들어, 제1 전원 배선(VSL)과 제1 전원 연결 홀(PCH1) 사이에 데이터 배선(DL)이 추가로 배치되더라도, 제1 전원 연결부(PC1)는 데이터 배선(DL)과 상이한 층에 배치되므로, 데이터 배선(DL)을 가로질러 제1 전원 연결 홀(PCH1)을 통해 제1 전원 배면 배선(VSBL)에 연결될 수 있다.
도 25는 도 24의 F-F’를 따라 절단한 제1 표시 장치의 일 예를 보여주는 단면도이다.
도 25에서는 제1 전원 연결부(PC1)에서 도 11의 실시예와 차이가 있다. 그러므로, 도 25에서는 도 11의 실시예와 차이점 위주로 설명한다.
도 25를 참조하면, 제1 전원 연결부(PC1)는 제2 전원 연결 전극(VSE2)으로부터 연장될 수 있다. 제1 전원 연결부(PC1)와 제2 전원 연결 전극(VSE2)은 일체로 형성될 수 있다. 제1 전원 연결부(PC1)는 제2 배리어막(BR2), 제2 기판(SUB2), 제3 배리어막(BR3), 및 게이트 절연막(130)을 관통하는 제1 전원 연결 홀(PCT1)을 통해 제1 전원 배면 배선(VSBL)에 연결될 수 있다.
도 26은 도 24의 F-F’를 따라 절단한 제1 표시 장치의 또 다른 예를 보여주는 단면도이다.
도 26에서는 제1 전원 배면 배선(VSBL)이 제2 기판(SUB2) 상에 배치되는 것에서 도 25의 실시예와 차이가 있다. 도 26에서는 도 25의 실시예와 차이점 위주로 설명한다.
도 26을 참조하면, 제1 전원 배면 배선(VSBL)이 제1 기판(SUB1)과 제2 기판(SUB2) 사이에 배치되지 않는다. 제1 전원 배면 배선(VSBL)은 제2 기판(SUB2) 상에 배치되고, 제2 배리어막(BR2)은 제1 전원 배면 배선(VSBL) 상에 배치될 수 있다.
제2 배리어막(BR2) 상에는 제1 전원 배선(VSL), 제1 전원 연결부(PC1), 제2 전원 배선(VDL), 및 커패시터(CST)의 제2 전극(CE2)의 제2 서브 전극(CE22)을 포함하는 제1 금속층이 배치될 수 있다. 제1 전원 연결부(PC1)는 제2 배리어막(BR2), 제3 배리어막(BR3), 및 게이트 절연막(130)을 관통하는 제1 전원 연결 홀(PCH1)을 통해 제1 전원 배면 배선(VSBL)에 연결될 수 있다.
도 26과 같이, 제1 전원 배면 배선(VSBL)이 제1 기판(SUB1)과 제2 기판(SUB2) 사이에 배치되지 않고 제2 기판(SUB2) 상에 배치되는 경우, 제1 전원 연결 홀(PCH1)의 깊이가 줄어들기 때문에, 제1 전원 연결 홀(PCH1)의 크기를 줄일 수 있다.
도 27은 도 24의 F-F’를 따라 절단한 제1 표시 장치의 또 다른 예를 보여주는 단면도이다.
도 27에서는 제1 전원 배면 배선(VSBL)이 제2 기판(SUB2)이 아닌 제2 배리어막(BR2) 상에 배치되는 것에서 도 26의 실시예와 차이가 있다. 도 27에서는 도 26의 실시예와 차이점 위주로 설명한다.
도 27을 참조하면, 제2 배리어막(BR2)이 제2 기판(SUB2) 상에 배치되고, 제1 전원 배면 배선(VSBL)이 제2 배리어막(BR2) 상에 배치될 수 있다. 제1 전원 배면 배선(VSBL) 상에는 제3 배리어막(BR3)이 배치될 수 있다.
제3 배리어막(BR3) 상에는 제1 전원 배선(VSL), 제1 전원 연결부(PC1), 제2 전원 배선(VDL), 및 커패시터(CST)의 제2 전극(CE2)의 제2 서브 전극(CE22)을 포함하는 제1 금속층이 배치될 수 있다.
제1 금속층 상에는 제4 배리어막(BR4)이 배치될 있다. 제4 배리어막(BR4)은 투습에 취약한 제2 기판(SUB2)을 통해 침투하는 수분으로부터 스위칭 소자(ST1)들과 발광 소자(LE)들을 보호하기 위한 막이다. 제4 배리어막(BR4)은 적어도 하나의 무기막을 포함할 수 있다. 예를 들어, 제4 배리어막(BR4)은 실리콘 산화물(SiOx), 실리콘 질화물(SiNx), 실리콘 산질화물(SiON) 중 적어도 어느 하나를 포함하는 무기막이 교번하여 적층된 다중막으로 형성될 수 있다.
제1 전원 연결부(PC1)는 제3 배리어막(BR3), 제4 배리어막(BR4), 및 게이트 절연막(130)을 관통하는 제1 전원 연결 홀(PCH1)을 통해 제1 전원 배면 배선(VSBL)에 연결될 수 있다.
도 27과 같이, 제1 전원 배면 배선(VSBL)이 제2 배리어막(BR2) 상에 배치되는 경우, 제1 전원 연결 홀(PCH1)의 깊이가 줄어들기 때문에, 제1 전원 연결 홀(PCH1)의 크기를 줄일 수 있다.
도 28은 도 4의 제1 내지 제3 화소 구동부들, 제2 전원 연결 홀, 및 제2 전원 패드 홀의 일 예를 보여주는 레이아웃 도이다.
도 28의 실시예는 제2 전원 연결부(PC2)가 제2 전원 연결 홀(PCH2)을 통해 제2 전원 배면 배선(VDBL)에 연결되고, 제2 전원 배면 배선(VDBL)이 제2 전원 패드 홀(PPH2)에 배치되는 것에서 도 6의 실시예와 차이가 있다. 도 28에서는 도 6의 실시예와 차이점 위주로 설명한다.
도 28을 참조하면, 제2 전원 연결부(PC2)는 제3 전원 연결 전극(VDE)으로부터 돌출될 수 있다. 예를 들어, 제2 전원 연결부(PC2)는 제3 전원 연결 전극(VDE)으로부터 제1 방향(X축 방향)으로 연장될 수 있다. 제2 전원 연결부(PC2)와 제3 전원 연결 전극(VDE)은 일체로 형성될 수 있다. 제2 전원 연결부(PC2)는 제2 전원 연결 홀(PCH2)을 통해 제2 전원 배면 배선(VDBL)에 연결될 수 있다. 제2 전원 연결부(PC2)는 제3 방향(Z축 방향)에서 제3 게이트 전극(GE3) 및 센싱 배선(SNL)과 중첩할 수 있다. 제2 전원 연결부(PC2)는 센싱 연결 전극(SNE)과 떨어져 배치될 수 있다.
제2 전원 연결 홀(PCH2)은 화소 구동부(PDU), 스캔 배선(SL), 데이터 배선(DL), 제1 전원 배선(VSL), 및 제2 전원 배선(VDL)과 중첩하지 않을 수 있다. 이로 인해, 제2 전원 연결 홀(PCH2)에 의해 화소 구동부(PDU), 스캔 배선(SL), 데이터 배선(DL), 제1 전원 배선(VSL), 및 제2 전원 배선(VDL)에 단차가 발생하는 것을 방지할 수 있다. 따라서, 회로 보드를 부착시 가해지는 압력에 의해 화소 구동부(PDU)의 스위칭 소자들, 스캔 배선(SL), 제1 전원 배선(VSL), 데이터 배선(DL), 제2 전원 배선(VDL)에 크랙이 발생하는 것을 방지할 수 있다.
제2 전원 배면 배선(VDBL)은 제2 전원 패드 홀(PPH2)을 통해 제1 소스 회로 보드(도 3a의 SCB1), 제2 소스 회로 보드(도 3a의 SCB2), 및 제3 소스 회로 보드(SCB3) 중 어느 하나의 범프에 연결될 수 있다.
도 28과 같이, 제2 전원 배선(VDL)과 제2 전원 연결 홀(PCH2) 사이에 제2 전원 배선(VDL)과 동일한 금속층으로 형성되는 다른 배선이 배치되더라도, 제2 전원 연결부(PC2)가 상기 다른 배선을 가로질러 제2 전원 연결 홀(PCH2)을 통해 제2 전원 배면 배선(VDBL)에 연결될 수 있다. 예를 들어, 제2 전원 배선(VDL)과 제2 전원 연결 홀(PCH2) 사이에 제3 게이트 전극(GE3) 및 센싱 배선(SNL)이 배치되더라도, 제2 전원 연결부(PC2)는 제3 게이트 전극(GE3) 및 센싱 배선(SNL)과 상이한 층에 배치되므로, 센싱 배선(SNL)을 가로질러 제2 전원 연결 홀(PCH2)을 통해 제2 전원 배면 배선(VDBL)에 연결될 수 있다.
도 29는 도 28의 E-E’를 따라 절단한 제1 표시 장치의 일 예를 보여주는 단면도이다.
도 29의 실시예는 제1 전원 연결부(PC1)가 생략되고, 제2 전원 연결부(PC2)가 추가된 것에서 도 11의 실시예와 차이가 있다. 그러므로, 도 29에서는 도 11의 실시예와 차이점 위주로 설명한다.
도 29를 참조하면, 제2 전원 연결부(PC2)는 제3 전원 연결 전극(VDE)으로부터 연장될 수 있다. 제2 전원 연결부(PC2)와 제2 전원 연결 전극(VDE)은 일체로 형성될 수 있다. 제2 전원 연결부(PC2)는 제2 배리어막(BR2), 제2 기판(SUB2), 제3 배리어막(BR3), 게이트 절연막(130), 및 층간 절연막(140)을 관통하는 제1 전원 연결 홀(PCT1)을 통해 제1 전원 배면 배선(VSBL)에 연결될 수 있다.
도 30은 도 28의 E-E’를 따라 절단한 제1 표시 장치의 일 예를 보여주는 단면도이다.
도 30에서는 제2 전원 배면 배선(VDBL)이 제2 기판(SUB2) 상에 배치되는 것에서 도 29의 실시예와 차이가 있다. 도 30에서는 도 29의 실시예와 차이점 위주로 설명한다.
도 30을 참조하면, 제2 전원 배면 배선(VDBL)이 제1 기판(SUB1)과 제2 기판(SUB2) 사이에 배치되지 않는다. 제2 전원 배면 배선(VDBL)은 제2 기판(SUB2) 상에 배치되고, 제2 배리어막(BR2)은 제2 전원 배면 배선(VDBL) 상에 배치될 수 있다.
제2 배리어막(BR2) 상에는 제1 전원 배선(VSL), 제2 전원 연결부(PC2), 제2 전원 배선(VDL), 및 커패시터(CST)의 제2 전극(CE2)의 제2 서브 전극(CE22)을 포함하는 제1 금속층이 배치될 수 있다. 제2 전원 연결부(PC2)는 제2 배리어막(BR2), 제3 배리어막(BR3), 게이트 절연막(130), 및 층간 절연막(140)을 관통하는 제2 전원 연결 홀(PCH2)을 통해 제2 전원 배면 배선(VDBL)에 연결될 수 있다.
도 30과 같이, 제2 전원 배면 배선(VDBL)이 제1 기판(SUB1)과 제2 기판(SUB2) 사이에 배치되지 않고 제2 기판(SUB2) 상에 배치되는 경우, 제2 전원 연결 홀(PCH2)의 깊이가 줄어들기 때문에, 제2 전원 연결 홀(PCH2)의 크기를 줄일 수 있다.
도 31은 도 28의 E-E’를 따라 절단한 제1 표시 장치의 일 예를 보여주는 단면도이다.
도 31에서는 제2 전원 배면 배선(VDBL)이 제2 기판(SUB2)이 아닌 제2 배리어막(BR2) 상에 배치되는 것에서 도 30의 실시예와 차이가 있다. 도 31에서는 도 30의 실시예와 차이점 위주로 설명한다.
도 31을 참조하면, 제2 배리어막(BR2)이 제2 기판(SUB2) 상에 배치되고, 제2 전원 배면 배선(VDBL)이 제2 배리어막(BR2) 상에 배치될 수 있다. 제2 전원 배면 배선(VDBL) 상에는 제3 배리어막(BR3)이 배치될 수 있다.
제3 배리어막(BR3) 상에는 제1 전원 배선(VSL), 제1 전원 연결부(PC1), 제2 전원 배선(VDL), 및 커패시터(CST)의 제2 전극(CE2)의 제2 서브 전극(CE22)을 포함하는 제1 금속층이 배치될 수 있다.
제1 금속층 상에는 제4 배리어막(BR4)이 배치될 있다. 제4 배리어막(BR4)은 투습에 취약한 제2 기판(SUB2)을 통해 침투하는 수분으로부터 스위칭 소자(ST1)들과 발광 소자(LE)들을 보호하기 위한 막이다. 제4 배리어막(BR4)은 적어도 하나의 무기막을 포함할 수 있다. 예를 들어, 제4 배리어막(BR4)은 실리콘 산화물(SiOx), 실리콘 질화물(SiNx), 실리콘 산질화물(SiON) 중 적어도 어느 하나를 포함하는 무기막이 교번하여 적층된 다중막으로 형성될 수 있다.
제2 전원 연결부(PC2)는 제3 배리어막(BR3), 제4 배리어막(BR4), 게이트 절연막(130), 및 층간 절연막(140)을 관통하는 제2 전원 연결 홀(PCH2)을 통해 제2 전원 배면 배선(VDBL)에 연결될 수 있다.
도 31과 같이, 제2 전원 배면 배선(VDBL)이 제2 배리어막(BR2) 상에 배치되는 경우, 제2 전원 연결 홀(PCH2)의 깊이가 줄어들기 때문에, 제2 전원 연결 홀(PCH2)의 크기를 줄일 수 있다.
한편, 도 28에 도시된 ‘S-S’를 따라 절단한 제1 표시 장치의 일 예는 도 12, 도 13, 도 15, 도 16, 도 18, 및 도 19 중 어느 하나에 도시된 바와 실질적으로 동일할 수 있다. 그러므로, 도 28에 도시된 S-S’를 따라 절단한 제1 표시 장치의 일 예는 생략한다.
도 32는 또 다른 실시예에 따른 제1 표시 장치의 서브 화소들을 보여주는 레이아웃 도이다.
도 32의 실시예는 제1 전원 배면 배선(VSBL), 제1 전원 연결 홀(PCH1), 제2 전원 배면 배선(VDBL), 및 제2 전원 연결 홀(PCH2) 대신에 데이터 배면 배선(DBL), 데이터 연결 홀(DCH), 센싱 배면 배선(SNBL), 및 센싱 연결 홀(SNCH)이 배치되는 것에서 도 4의 실시예와 차이가 있다. 도 32에서는 도 4의 실시예와 차이점 위주로 설명한다.
도 32를 참조하면, 데이터 배면 배선(DBL)과 센싱 배면 배선(SNBL)은 제2 방향(Y축 방향)으로 연장될 수 있다. 데이터 배면 배선(DBL)과 센싱 배면 배선(SNBL)은 화소 구동부(PDU), 제1 전원 배선(VSL), 제2 전원 배선(VDL), 센싱 배선(SNL), 및 데이터 배선(DL)들과 중첩하지 않을 수 있다.
데이터 배면 배선(DBL)은 어느 한 화소(PX)의 제1 전원 배선(VSL)과 제1 방향(X축 방향)에서 어느 한 화소(PX)와 이웃하는 다른 화소(PX)의 센싱 배선(SNL) 사이에 배치될 수 있다. 데이터 배면 배선(DBL)은 데이터 연결 홀(DCH)과 중첩할 수 있다. 데이터 배면 배선(DBL)은 데이터 연결 홀(DCH)을 통해 데이터 배선(DL)에 전기적으로 연결될 수 있다.
센싱 배면 배선(SNBL)은 어느 한 화소(PX)의 제1 전원 배선(VSL)과 제1 방향(X축 방향)에서 어느 한 화소(PX)와 이웃하는 다른 화소(PX)의 센싱 배선(SNL) 사이에 배치될 수 있다. 센싱 배면 배선(SNBL)은 센싱 연결 홀(SNCH)과 중첩할 수 있다. 데이터 배면 배선(DBL)은 데이터 연결 홀(DCH)을 통해 센싱 배선(SNL)에 전기적으로 연결될 수 있다.
데이터 연결 홀(DCH)들 각각은 그에 대응하는 데이터 배선(DL)을 데이터 배면 배선(DBL)에 전기적으로 연결하기 위한 홀일 수 있다. 한편, 데이터 연결 홀(DCH)의 깊이가 깊기 때문에, 데이터 연결 홀(DCH)의 크기는 클 수 있다. 데이터 연결 홀(DCH)이 제3 방향(Z축 방향)에서 화소 구동부(PDU)의 스위칭 소자들, 스캔 배선(SL), 데이터 배선(DL), 센싱 배선(SNL), 제1 전원 배선(VSL), 및 제2 전원 배선(VDL)과 중첩하는 경우, 데이터 연결 홀(DCH)에 의해 화소 구동부(PDU)의 스위칭 소자들, 스캔 배선(SL), 데이터 배선(DL), 제2 전원 배선(VDL)의 단차가 클 수 있다.
도 2 및 도 3을 결부하여 설명한 바와 같이, 스캔 회로 보드(SCB), 제1 소스 회로 보드(DCB1), 제2 소스 회로 보드(DCB2), 및 제3 소스 회로 보드(DCB3)가 제1 표시 장치(11)의 배면에서 부착된다. 데이터 연결 홀(DCH)에 의해 화소 구동부(PDU)의 스위칭 소자들, 스캔 배선(SL), 데이터 배선(DL), 센싱 배선(SNL), 제1 전원 배선(VSL), 또는 제2 전원 배선(VDL)의 단차가 큰 경우, 회로 보드를 부착시 가해지는 압력에 의해 화소 구동부(PDU)의 스위칭 소자들, 스캔 배선(SL), 데이터 배선(DL), 제2 전원 배선(VDL)에 크랙이 발생할 수 있다.
그러므로, 데이터 연결 홀(DCH)은 제3 방향(Z축 방향)에서 화소 구동부(PDU)와 중첩하지 않을 수 있다. 또한, 데이터 연결 홀(DCH)은 제3 방향(Z축 방향)에서 스캔 배선(SL), 데이터 배선(DL), 센싱 배선(SNL), 제1 전원 배선(VSL), 및 제2 전원 배선(VDL)과 중첩하지 않을 수 있다. 또한, 데이터 연결 홀(DCH)은 제3 방향(Z축 방향)에서 발광부(도 5의 PEU1)와 중첩하지 않을 수 있다. 이로 인해, 데이터 연결 홀(DCH)에 의해 화소 구동부(PDU)의 스위칭 소자들, 스캔 배선(SL), 데이터 배선(DL), 센싱 배선(SNL), 제1 전원 배선(VSL), 및 제2 전원 배선(VDL)에 단차가 발생하는 것을 방지할 수 있다. 따라서, 회로 보드를 부착시 가해지는 압력에 의해 화소 구동부(PDU)의 스위칭 소자들, 스캔 배선(SL), 제1 전원 배선(VSL), 데이터 배선(DL), 센싱 배선(SNL), 및 제2 전원 배선(VDL)에 크랙이 발생하는 것을 방지할 수 있다.
센싱 연결 홀(SNCH)들 각각은 그에 대응하는 센싱 배선(SNL)을 센싱 배면 배선(SNBL)에 전기적으로 연결하기 위한 홀일 수 있다. 도 3에서는 설명의 편의를 위해 센싱 배면 배선(SNBL)과 센싱 연결 홀(SNCH)을 생략하였으나, 센싱 배면 배선(SNBL) 및 센싱 연결 홀(SNCH)은 도 3에 도시된 데이터 배면 배선(DBL) 및 데이터 연결 홀(DCH)과 유사하게 형성될 수 있다.
한편, 센싱 연결 홀(SNCH)의 깊이가 깊기 때문에, 센싱 연결 홀(SNCH)의 크기는 클 수 있다. 이 경우, 센싱 연결 홀(SNCH)이 제3 방향(Z축 방향)에서 화소 구동부(PDU)의 스위칭 소자들, 스캔 배선(SL), 데이터 배선(DL), 센싱 배선(SNL), 제1 전원 배선(VSL), 및 제2 전원 배선(VDL)과 중첩하는 경우, 센싱 연결 홀(SNCH)에 의해 화소 구동부(PDU)의 스위칭 소자들, 스캔 배선(SL), 데이터 배선(DL), 센싱 배선(SNL), 제1 전원 배선(VSL), 및 제2 전원 배선(VDL)의 단차가 클 수 있다.
도 2 및 도 3을 결부하여 설명한 바와 같이, 스캔 회로 보드(SCB), 제1 소스 회로 보드(DCB1), 제2 소스 회로 보드(DCB2), 및 제3 소스 회로 보드(DCB3)가 제1 표시 장치(11)의 배면에서 부착된다. 센싱 연결 홀(SNCH)에 의해 화소 구동부(PDU)의 스위칭 소자들, 스캔 배선(SL), 데이터 배선(DL), 센싱 배선(SNL), 제1 전원 배선(VSL), 또는 제2 전원 배선(VDL)의 단차가 큰 경우, 회로 보드를 부착시 가해지는 압력에 의해 화소 구동부(PDU)의 스위칭 소자들, 스캔 배선(SL), 데이터 배선(DL), 센싱 배선(SNL), 제1 전원 배선(VSL), 또는 제2 전원 배선(VDL)에 크랙이 발생할 수 있다.
그러므로, 센싱 연결 홀(SNCH)은 제3 방향(Z축 방향)에서 화소 구동부(PDU)와 중첩하지 않을 수 있다. 또한, 센싱 연결 홀(SNCH)은 제3 방향(Z축 방향)에서 스캔 배선(SL), 데이터 배선(DL), 제1 전원 배선(VSL), 및 제2 전원 배선(VDL)과 중첩하지 않을 수 있다. 또한, 센싱 연결 홀(SNCH)은 제3 방향(Z축 방향)에서 발광부(도 5의 PEU1)와 중첩하지 않을 수 있다. 이로 인해, 센싱 연결 홀(SNCH)에 의해 화소 구동부(PDU)의 스위칭 소자들, 스캔 배선(SL), 데이터 배선(DL), 제1 전원 배선(VSL), 및 제2 전원 배선(VDL)에 단차가 발생하는 것을 방지할 수 있다. 따라서, 회로 보드를 부착시 가해지는 압력에 의해 화소 구동부(PDU)의 스위칭 소자들, 스캔 배선(SL), 제1 전원 배선(VSL), 데이터 배선(DL), 제2 전원 배선(VDL)에 크랙이 발생하는 것을 방지할 수 있다.
한편, 제1 표시 장치(11)의 좌측 가장자리에 배치되는 화소(PX)에서는 데이터 연결 홀(DCH) 또는 센싱 연결 홀(SNCH)이 화소 구동부(PDU)의 우측에 배치될 수 있다. 즉, 데이터 연결 홀(DCH) 또는 센싱 연결 홀(SNCH)이 제1 표시 장치(11)의 좌측 가장자리에 인접할수록 제2 기판(SUB2)의 크랙 가능성이 높아지므로, 데이터 연결 홀(DCH) 또는 센싱 연결 홀(SNCH)이 화소 구동부(PDU)보다 제1 표시 장치(11)의 좌측 가장자리보다 멀리 떨어져 배치될 수 있다. 그러므로, 데이터 연결 홀(DCH) 또는 센싱 연결 홀(SNCH)로 인한 제2 기판(SUB2)의 크랙 가능성을 줄일 수 있다.
또한, 제1 표시 장치(11)의 우측 가장자리에 배치되는 화소(PX)에서는 데이터 연결 홀(DCH) 또는 센싱 연결 홀(SNCH)이 화소 구동부(PDU)의 좌측에 배치될 수 있다. 즉, 데이터 연결 홀(DCH) 또는 센싱 연결 홀(SNCH)이 제1 표시 장치(11)의 우측 가장자리에 인접할수록 제2 기판(SUB2)의 크랙 가능성이 높아지므로, 데이터 연결 홀(DCH) 또는 센싱 연결 홀(SNCH)이 화소 구동부(PDU)보다 제1 표시 장치(11)의 우측 가장자리보다 멀리 떨어져 배치될 수 있다. 그러므로, 데이터 연결 홀(DCH) 또는 센싱 연결 홀(SNCH)로 인한 제2 기판(SUB2)의 크랙 가능성을 줄일 수 있다.
도 33은 도 32의 제1 내지 제3 화소 구동부들, 데이터 연결 홀, 및 데이터 패드 홀의 일 예를 보여주는 레이아웃 도이다.
도 33에서는 데이터 연결부(DC)가 제1 데이터 연결 홀(DCH1)을 통해 데이터 배면 배선(DBL)에 연결되고, 데이터 배면 배선(DBL)이 데이터 패드 홀(DPH)에 배치되는 것에서 도 6의 실시예와 차이가 있다. 도 33에서는 도 6의 실시예와 차이점 위주로 설명한다.
도 33을 참조하면, 데이터 연결부(DC)는 제1 데이터 연결 홀(DCH1)을 통해 데이터 배면 배선(DBL)에 연결되고, 제2 데이터 연결 홀(DCH2)을 통해 데이터 배선(DL)에 연결될 수 있다. 제1 데이터 연결 홀(DCH1)은 화소 구동부(PDU), 스캔 배선(SL), 데이터 배선(DL), 센싱 배선(SNL), 제1 전원 배선(VSL), 및 제2 전원 배선(VDL)과 중첩하지 않을 수 있다. 이로 인해, 제1 전원 연결 홀(PCH1)에 의해 화소 구동부(PDU), 스캔 배선(SL), 데이터 배선(DL), 센싱 배선(SNL), 제1 전원 배선(VSL), 및 제2 전원 배선(VDL)에 단차가 발생하는 것을 방지할 수 있다. 따라서, 회로 보드를 부착시 가해지는 압력에 의해 화소 구동부(PDU)의 스위칭 소자들, 스캔 배선(SL), 데이터 배선(DL), 센싱 배선(SNL), 제1 전원 배선(VSL), 및 제2 전원 배선(VDL)에 크랙이 발생하는 것을 방지할 수 있다.
데이터 연결부(DC)는 제1 스위칭 소자(ST1)의 제1 게이트 전극(GE1), 커패시터(CST)의 제1 전극(CE1), 제2 스위칭 소자(ST2)의 제2 게이트 전극(GE2), 및 제3 스위칭 소자(ST3)의 제3 게이트 전극(GE3)과 동일한 층에 배치되고, 동일한 물질로 형성될 수 있다. 즉, 데이터 연결부(DC)는 제2 금속층으로 형성될 수 있다.
이 경우, 제2 금속층으로 형성되는 제2 전원 연결 전극(VSE2)과 제3 전원 콘택홀(VSCT3)은 생략될 수 있다. 이로 인해, 데이터 연결부(DC)는 제1 전원 배선(VSL)과 제1 전원 연결 전극(VSE1)을 가로지르도록 배치될 수 있다.
데이터 배면 배선(DBL)은 데이터 패드 홀(DPH)을 통해 제1 소스 회로 보드(도 3a의 SCB1), 제2 소스 회로 보드(도 3a의 SCB2), 및 제3 소스 회로 보드(SCB3) 중 어느 하나의 범프에 연결될 수 있다. 한편, 도 33에 도시된 Q-Q’를 따라 절단한 제1 표시 장치의 일 예는 도 12, 도 13, 도 15, 도 16, 도 18, 및 도 19 중 어느 하나에 도시된 바와 실질적으로 동일할 수 있다. 그러므로, 도 28에 도시된 Q-Q’를 따라 절단한 제1 표시 장치의 일 예는 생략한다.
도 34는 도 33의 G-G’를 따라 절단한 제1 표시 장치의 일 예를 보여주는 단면도이다.
도 34를 참조하면, 데이터 연결부(DC)는 제2 배리어막(BR2), 제2 기판(SUB2), 제3 배리어막(BR3), 및 게이트 절연막(130)을 관통하는 제1 데이터 연결 홀(DCH1)을 통해 데이터 배면 배선(DBL)에 연결될 수 있다. 또한, 데이터 연결부(DC)는 제2 배리어막(BR2), 제2 기판(SUB2), 제3 배리어막(BR3), 및 게이트 절연막(130)을 관통하는 제2 데이터 연결 홀(DCH2)을 통해 데이터 배선(DL)에 연결될 수 있다. 이로 인해, 데이터 배선(DL)은 데이터 배면 배선(DBL)에 전기적으로 연결될 수 있다.
한편, 도 26과 유사하게, 데이터 배면 배선(DBL)이 제2 기판(SUB2) 상에 배치될 수 있다. 이 경우, 데이터 연결부(DC)는 제2 배리어막(BR2), 제3 배리어막(BR3), 및 게이트 절연막(130)을 관통하는 제1 데이터 연결 홀(DCH)을 통해 데이터 배면 배선(DBL)에 연결될 수 있다.
또는, 도 27과 유사하게, 데이터 배면 배선(DBL)이 제2 기판(SUB2) 상에 배치되는 제2 배리어막(BR2) 상에 배치될 수 있다. 이 경우, 데이터 연결부(DC)는 제3 배리어막(BR3), 제4 배리어막(BR4), 및 게이트 절연막(130)을 관통하는 제1 데이터 연결 홀(DCH1)을 통해 데이터 배면 배선(DBL)에 연결될 수 있다.
도 35는 도 32의 제1 내지 제3 화소 구동부들, 데이터 연결 홀, 및 데이터 패드 홀의 또 다른 예를 보여주는 레이아웃 도이다.
도 35의 실시예는 제2 전원 연결 전극(VSE2)과 제3 전원 콘택홀(VSCT3) 대신에, 제1 전원 연결 전극(VSE1)과 제2 전원 콘택홀(VSCT2)이 생략된 것에서 도 33의 실시예와 차이가 있다. 도 35에서는 도 33의 실시예와 차이점 위주로 설명한다.
도 35를 참조하면, 데이터 연결부(DC)는 애노드 연결 전극(ANDE), 커패시터(CST)의 제2 전극(CE2)의 제1 서브 전극(CE21), 제1 수평 전원 배선(HVSL), 제2 수평 전원 배선(HVDL), 스캔 배선(SL), 데이터 연결 전극(DCE), 연결 전극(BE1), 제3 전원 연결 전극(VDE), 및 센싱 연결 전극(SNE)과 동일한 층에 배치되고, 동일한 물질로 형성될 수 있다. 즉, 데이터 연결부(DC)는 제3 금속층으로 형성될 수 있다.
이 경우, 제3 금속층으로 형성되는 제1 전원 연결 전극(VSE1)과 제2 전원 콘택홀(VSCT2)은 생략될 수 있다. 이로 인해, 데이터 연결부(DC)는 제1 전원 배선(VSL)과 제2 전원 연결 전극(VSE2)을 가로지르도록 배치될 수 있다.
도 36은 도 35의 H-H’를 따라 절단한 제1 표시 장치의 일 예를 보여주는 단면도이다.
도 36을 참조하면, 데이터 연결부(DC)는 제2 배리어막(BR2), 제2 기판(SUB2), 제3 배리어막(BR3), 게이트 절연막(130), 및 층간 절연막(140)을 관통하는 제1 데이터 연결 홀(DCH1)을 통해 데이터 배면 배선(DBL)에 연결될 수 있다. 또한, 데이터 연결부(DC)는 제2 배리어막(BR2), 제2 기판(SUB2), 제3 배리어막(BR3), 게이트 절연막(130), 및 층간 절연막(140)을 관통하는 제2 데이터 연결 홀(DCH2)을 통해 데이터 배선(DL)에 연결될 수 있다. 이로 인해, 데이터 배선(DL)은 데이터 배면 배선(DBL)에 전기적으로 연결될 수 있다.
한편, 도 22와 유사하게, 데이터 배면 배선(DBL)이 제2 기판(SUB2) 상에 배치될 수 있다. 이 경우, 데이터 연결부(DC)는 제2 배리어막(BR2), 제3 배리어막(BR3), 게이트 절연막(130), 및 층간 절연막(140)을 관통하는 제1 데이터 연결 홀(DCH)을 통해 데이터 배면 배선(DBL)에 연결될 수 있다.
또는, 도 23과 유사하게, 데이터 배면 배선(DBL)이 제2 기판(SUB2) 상에 배치되는 제2 배리어막(BR2) 상에 배치될 수 있다. 이 경우, 데이터 연결부(DC)는 제3 배리어막(BR3), 제4 배리어막(BR4), 게이트 절연막(130), 및 층간 절연막(140)을 관통하는 제1 데이터 연결 홀(DCH1)을 통해 데이터 배면 배선(DBL)에 연결될 수 있다.
도 37은 도 32의 제1 내지 제3 화소 구동부들, 센싱 연결 홀, 및 센싱 패드 홀의 일 예를 보여주는 레이아웃 도이다.
도 37의 실시예는 센싱 연결부(SNC)가 센싱 연결 홀(SNCH)을 통해 센싱 배면 배선(SNBL)에 연결되고, 센싱 배면 배선(SNBL)이 센싱 패드 홀(SNPH)에 배치되는 것에서 도 6의 실시예와 차이가 있다. 도 37에서는 도 6의 실시예와 차이점 위주로 설명한다.
도 37을 참조하면, 센싱 연결부(SNC)는 센싱 연결 전극(SNE)으로부터 돌출될 수 있다. 예를 들어, 센싱 연결부(SNC)는 센싱 연결 전극(SNE)으로부터 제1 방향(X축 방향)으로 연장될 수 있다. 센싱 연결부(SNC)와 센싱 연결 전극(SNE)은 일체로 형성될 수 있다. 센싱 연결부(SNC)는 센싱 연결 홀(SNCH)을 통해 센싱 배면 배선(SNBL)에 연결될 수 있다.
센싱 연결 홀(SNCH)은 화소 구동부(PDU), 스캔 배선(SL), 데이터 배선(DL), 제1 전원 배선(VSL), 및 제2 전원 배선(VDL)과 중첩하지 않을 수 있다. 이로 인해, 센싱 연결 홀(SNCH)에 의해 화소 구동부(PDU), 스캔 배선(SL), 데이터 배선(DL), 센싱 배선(SNL), 제1 전원 배선(VSL), 및 제2 전원 배선(VDL)에 단차가 발생하는 것을 방지할 수 있다. 따라서, 회로 보드를 부착시 가해지는 압력에 의해 화소 구동부(PDU)의 스위칭 소자들, 스캔 배선(SL), 데이터 배선(DL), 센싱 배선(SNL), 제1 전원 배선(VSL), 및 제2 전원 배선(VDL)에 크랙이 발생하는 것을 방지할 수 있다.
센싱 배면 배선(SNBL)은 센싱 패드 홀(SNPH)을 통해 제1 소스 회로 보드(도 3a의 SCB1), 제2 소스 회로 보드(도 3a의 SCB2), 및 제3 소스 회로 보드(SCB3) 중 어느 하나의 범프에 연결될 수 있다. 한편, 도 37에 도시된 R-R’를 따라 절단한 제1 표시 장치의 일 예는 도 12, 도 13, 도 15, 도 16, 도 18, 및 도 19 중 어느 하나에 도시된 바와 실질적으로 동일할 수 있다. 그러므로, 도 28에 도시된 R-R’를 따라 절단한 제1 표시 장치의 일 예는 생략한다.
도 38은 도 37의 I-I’를 따라 절단한 제1 표시 장치의 일 예를 보여주는 단면도이다.
도 38을 참조하면, 센싱 연결부(SNC)는 센싱 연결 전극(SNE)으로부터 돌출될 수 있다. 센싱 연결부(SNC)와 센싱 연결 전극(SNE)은 일체로 형성될 수 있다. 센싱 연결부(SNC)는 제2 배리어막(BR2), 제2 기판(SUB2), 제3 배리어막(BR3), 게이트 절연막(130), 및 층간 절연막(140)을 관통하는 센싱 연결 홀(SNCT)을 통해 센싱 배면 배선(SNBL)에 연결될 수 있다.
한편, 도 30과 유사하게, 센싱 배면 배선(SNBL)이 제2 기판(SUB2) 상에 배치될 수 있다. 이 경우, 센싱 연결부(SNC)는 제2 배리어막(BR2), 제3 배리어막(BR3), 게이트 절연막(130), 및 층간 절연막(140)을 관통하는 센싱 연결 홀(SNCH)을 통해 센싱 배면 배선(SNBL)에 연결될 수 있다.
또는, 도 31과 유사하게, 센싱 배면 배선(SNBL)이 제2 기판(SUB2) 상에 배치되는 제2 배리어막(BR2) 상에 배치될 수 있다. 이 경우, 센싱 연결부(SNC)는 제3 배리어막(BR3), 제4 배리어막(BR4), 게이트 절연막(130), 및 층간 절연막(140)을 관통하는 센싱 연결 홀(SNCH)을 통해 센싱 배면 배선(SNBL)에 연결될 수 있다.
도 39는 도 32의 제1 내지 제3 화소 구동부들, 센싱 연결 홀, 및 센싱 패드 홀의 일 예를 보여주는 레이아웃 도이다.
도 39의 실시예는 센싱 연결부(SNC)가 센싱 연결 전극(SNE)이 아닌 센싱 배선(SNL)으로부터 돌출되는 것에서 도 37의 실시예와 차이가 있다. 도 39에서는 도 37의 실시예와 차이점 위주로 설명한다.
도 39를 참조하면, 센싱 연결부(SNC)는 센싱 배선(SNL)으로부터 제1 방향(X축 방향)으로 연장될 수 있다. 센싱 연결부(SNC)와 센싱 배선(SNL)은 일체로 형성될 수 있다. 센싱 연결부(SNC)는 센싱 연결 홀(SNCH)을 통해 센싱 배면 배선(SNBL)에 연결될 수 있다.
도 40는 도 39의 J-J’를 따라 절단한 제1 표시 장치의 일 예를 보여주는 단면도이다.
도 40을 참조하면, 센싱 연결부(SNC)는 센싱 배선(SNL)으로부터 연장될 수 있다. 센싱 연결부(SNC)와 센싱 배선(SNL)은 일체로 형성될 수 있다. 센싱 연결부(SNC)는 제2 배리어막(BR2)과 제2 기판(SUB2)을 관통하는 센싱 연결 홀(SNCT)을 통해 센싱 배면 배선(SNBL)에 연결될 수 있다.
한편, 센싱 배면 배선(SNBL)이 제2 기판(SUB2) 상에 배치될 수 있다. 이 경우, 센싱 연결부(SNC)는 제2 배리어막(BR2)을 관통하는 센싱 연결 홀(SNCH)을 통해 센싱 배면 배선(SNBL)에 연결될 수 있다.
또는, 센싱 배면 배선(SNBL)이 제2 기판(SUB2) 상에 배치되는 제2 배리어막(BR2) 상에 배치될 수 있다. 이 경우, 센싱 연결부(SNC)는 제3 배리어막(BR3)을 관통하는 센싱 연결 홀(SNCH)을 통해 센싱 배면 배선(SNBL)에 연결될 수 있다.
도 41은 또 다른 실시예에 따른 제1 표시 장치의 서브 화소들을 보여주는 레이아웃 도이다.
도 41의 실시예는 제1 전원 배면 배선(VSBL), 제1 전원 연결 홀(PCH1), 제2 전원 배면 배선(VDBL), 및 제2 전원 연결 홀(PCH2) 대신에 스캔 배면 배선(SBL)과 스캔 연결 홀(SCH)이 배치되는 것에서 도 4의 실시예와 차이가 있다. 도 41에서는 도 4의 실시예와 차이점 위주로 설명한다.
도 42를 참조하면, 스캔 배면 배선(SBL)은 제2 방향(Y축 방향)으로 연장될 수 있다. 스캔 배면 배선(SBL)은 화소 구동부(PDU), 제1 전원 배선(VSL), 제2 전원 배선(VDL), 센싱 배선(SNL), 및 데이터 배선(DL)들과 중첩하지 않을 수 있다.
스캔 배면 배선(SBL)은 어느 한 화소(PX)의 제1 전원 배선(VSL)과 제1 방향(X축 방향)에서 어느 한 화소(PX)와 이웃하는 다른 화소(PX)의 센싱 배선(SNL) 사이에 배치될 수 있다. 스캔 배면 배선(SBL)은 스캔 연결 홀(SCH)과 중첩할 수 있다. 스캔 배면 배선(SBL)은 스캔 연결 홀(SCH)을 통해 스캔 배선(SL)에 전기적으로 연결될 수 있다.
스캔 연결 홀(SCH)들 각각은 그에 대응하는 스캔 배선(SL)을 스캔 배면 배선(SBL)에 전기적으로 연결하기 위한 홀일 수 있다. 한편, 스캔 연결 홀(SCH)의 깊이가 깊기 때문에, 스캔 연결 홀(SCH)의 크기는 클 수 있다. 스캔 연결 홀(SCH)이 제3 방향(Z축 방향)에서 화소 구동부(PDU)의 스위칭 소자들, 스캔 배선(SL), 데이터 배선(DL), 센싱 배선(SNL), 제1 전원 배선(VSL), 및 제2 전원 배선(VDL)과 중첩하는 경우, 스캔 연결 홀(SCH)에 의해 화소 구동부(PDU)의 스위칭 소자들, 스캔 배선(SL), 데이터 배선(DL), 제2 전원 배선(VDL)의 단차가 클 수 있다.
도 2 및 도 3을 결부하여 설명한 바와 같이, 스캔 회로 보드(SCB), 제1 소스 회로 보드(DCB1), 제2 소스 회로 보드(DCB2), 및 제3 소스 회로 보드(DCB3)가 제1 표시 장치(11)의 배면에서 부착된다. 스캔 연결 홀(SCH)에 의해 화소 구동부(PDU)의 스위칭 소자들, 스캔 배선(SL), 데이터 배선(DL), 센싱 배선(SNL), 제1 전원 배선(VSL), 또는 제2 전원 배선(VDL)의 단차가 큰 경우, 회로 보드를 부착시 가해지는 압력에 의해 화소 구동부(PDU)의 스위칭 소자들, 스캔 배선(SL), 데이터 배선(DL), 센싱 배선(SNL), 제1 전원 배선(VSL), 또는 제2 전원 배선(VDL)에 크랙이 발생할 수 있다.
그러므로, 스캔 연결 홀(SCH)은 제3 방향(Z축 방향)에서 화소 구동부(PDU)와 중첩하지 않을 수 있다. 또한, 스캔 연결 홀(SCH)은 제3 방향(Z축 방향)에서 스캔 배선(SL), 데이터 배선(DL), 센싱 배선(SNL), 제1 전원 배선(VSL), 및 제2 전원 배선(VDL)과 중첩하지 않을 수 있다. 또한, 스캔 연결 홀(SCH)은 제3 방향(Z축 방향)에서 발광부(도 5의 PEU1)와 중첩하지 않을 수 있다. 이로 인해, 스캔 연결 홀(SCH)에 의해 화소 구동부(PDU)의 스위칭 소자들, 스캔 배선(SL), 데이터 배선(DL), 센싱 배선(SNL), 제1 전원 배선(VSL), 및 제2 전원 배선(VDL)에 단차가 발생하는 것을 방지할 수 있다. 따라서, 회로 보드를 부착시 가해지는 압력에 의해 화소 구동부(PDU)의 스위칭 소자들, 스캔 배선(SL), 제1 전원 배선(VSL), 데이터 배선(DL), 센싱 배선(SNL), 및 제2 전원 배선(VDL)에 크랙이 발생하는 것을 방지할 수 있다.
한편, 제1 표시 장치(11)의 좌측 가장자리에 배치되는 화소(PX)에서는 스캔 연결 홀(SCH)이 화소 구동부(PDU)의 우측에 배치될 수 있다. 즉, 스캔 연결 홀(SCH)이 제1 표시 장치(11)의 좌측 가장자리에 인접할수록 제2 기판(SUB2)의 크랙 가능성이 높아지므로, 스캔 연결 홀(SCH)이 화소 구동부(PDU)보다 제1 표시 장치(11)의 좌측 가장자리보다 멀리 떨어져 배치될 수 있다. 그러므로, 스캔 연결 홀(SCH)로 인한 제2 기판(SUB2)의 크랙 가능성을 줄일 수 있다.
또한, 제1 표시 장치(11)의 우측 가장자리에 배치되는 화소(PX)에서는 스캔 연결 홀(SCH)이 화소 구동부(PDU)의 좌측에 배치될 수 있다. 즉, 스캔 연결 홀(SCH)이 제1 표시 장치(11)의 우측 가장자리에 인접할수록 제2 기판(SUB2)의 크랙 가능성이 높아지므로, 스캔 연결 홀(SCH)이 화소 구동부(PDU)보다 제1 표시 장치(11)의 우측 가장자리보다 멀리 떨어져 배치될 수 있다. 그러므로, 스캔 연결 홀(SCH)로 인한 제2 기판(SUB2)의 크랙 가능성을 줄일 수 있다.
도 42는 도 41의 제1 내지 제3 화소 구동부들, 센싱 연결 홀, 및 센싱 패드 홀의 일 예를 보여주는 레이아웃 도이다.
도 42에서는 스캔 연결부(SC)가 스캔 연결 홀(SCH)을 통해 스캔 배면 배선(SBL)에 연결되고, 스캔 배면 배선(SBL)이 스캔 패드 홀(SPH)에 배치되는 것에서 도 6의 실시예와 차이가 있다. 도 42에서는 도 6의 실시예와 차이점 위주로 설명한다.
도 42를 참조하면, 스캔 연결부(SC)는 스캔 배선(SL)으로부터 돌출될 수 있다. 예를 들어, 스캔 연결부(SC)는 스캔 배선(SL)으로부터 제2 방향(Y축 방향)으로 연장될 수 있다. 스캔 연결부(SC)와 스캔 배선(SL)은 일체로 형성될 수 있다. 스캔 연결부(SC)는 스캔 연결 홀(SCH)을 통해 스캔 배면 배선(SBL)에 연결될 수 있다.
스캔 연결 홀(SCH)은 화소 구동부(PDU), 스캔 배선(SL), 데이터 배선(DL), 센싱 배선(SNL), 제1 전원 배선(VSL), 및 제2 전원 배선(VDL)과 중첩하지 않을 수 있다. 이로 인해, 스캔 연결 홀(SCH)에 의해 화소 구동부(PDU), 스캔 배선(SL), 데이터 배선(DL), 센싱 배선(SNL), 제1 전원 배선(VSL), 및 제2 전원 배선(VDL)에 단차가 발생하는 것을 방지할 수 있다. 따라서, 회로 보드를 부착시 가해지는 압력에 의해 화소 구동부(PDU)의 스위칭 소자들, 스캔 배선(SL), 데이터 배선(DL), 센싱 배선(SNL), 제1 전원 배선(VSL), 및 제2 전원 배선(VDL)에 크랙이 발생하는 것을 방지할 수 있다.
스캔 배면 배선(SBL)은 스캔 패드 홀(SPH)을 통해 제1 소스 회로 보드(도 3a의 SCB1), 제2 소스 회로 보드(도 3a의 SCB2), 및 제3 소스 회로 보드(SCB3) 중 어느 하나의 범프에 연결될 수 있다. 한편, 도 42에 도시된 T-T’를 따라 절단한 제1 표시 장치의 일 예는 도 12, 도 13, 도 15, 도 16, 도 18, 및 도 19 중 어느 하나에 도시된 바와 실질적으로 동일할 수 있다. 그러므로, 도 42에 도시된 T-T’를 따라 절단한 제1 표시 장치의 일 예는 생략한다.
도 43은 도 42의 K-K’를 따라 절단한 제1 표시 장치의 일 예를 보여주는 단면도이다.
도 43을 참조하면, 스캔 연결부(SC)는 스캔 배선(SL)으로부터 돌출될 수 있다. 스캔 연결부(SC)와 스캔 배선(SL)은 일체로 형성될 수 있다. 스캔 연결부(SC)는 제2 배리어막(BR2), 제2 기판(SUB2), 제3 배리어막(BR3), 게이트 절연막(130), 및 층간 절연막(140)을 관통하는 스캔 연결 홀(SCT)을 통해 스캔 배면 배선(SBL)에 연결될 수 있다.
한편, 스캔 배면 배선(SBL)이 제2 기판(SUB2) 상에 배치될 수 있다. 이 경우, 스캔 연결부(SC)는 제2 배리어막(BR2), 제3 배리어막(BR3), 게이트 절연막(130), 및 층간 절연막(140)을 관통하는 스캔 연결 홀(SCH)을 통해 스캔 배면 배선(SBL)에 연결될 수 있다.
또는, 스캔 배면 배선(SBL)이 제2 기판(SUB2) 상에 배치되는 제2 배리어막(BR2) 상에 배치될 수 있다. 이 경우, 스캔 연결부(SC)는 제3 배리어막(BR3), 제4 배리어막(BR4), 게이트 절연막(130), 및 층간 절연막(140)을 관통하는 스캔 연결 홀(SCH)을 통해 스캔 배면 배선(SBL)에 연결될 수 있다.
도 44는 일 실시예에 따른 제1 표시 장치를 보여주는 평면도이다.
도 44의 실시예는 일 실시예에 따른 제1 표시 장치(11)가 수직 스캔 배선(VRSL)들을 포함하는 것에서 도 2의 실시예와 차이가 있다. 도 44에서는 도 2의 실시예와 차이점 위주로 설명한다.
도 44를 참조하면, 수직 스캔 배선(VRSL)들은 제2 방향(Y축 방향)으로 연장되고, 제1 방향(X축 방향)으로 배치될 수 있다. 수직 스캔 배선(VRSL)들은 데이터 배선(DL)들과 나란하게 배치될 수 있다. 수직 스캔 배선(VRSL)들은 제1 표시 영역(DA1), 제2 표시 영역(DA2), 및 제3 표시 영역(DA3) 중 적어도 어느 한 표시 영역에 배치될 수 있다. 도 44에서는 수직 스캔 배선(VRSL)들이 제2 표시 영역(DA2)에만 배치된 것을 예시하였다. 이 경우, 제1 표시 영역(DA1)과 제3 표시 영역(DA3)에는 수직 스캔 배선(VRSL)들 대신에, 화소(PX)의 화소 전극(171)들과 커패시턴스를 형성하는 오프 전압 배선들이 배치될 수 있다. 오프 전압 배선들로 인하여, 화소(PX)의 화소 전극(171)들의 전압이 노이즈에 의해 변동되는 것을 방지할 수 있다.
수직 스캔 배선(VRSL)들 각각은 제2 표시 영역(DA2)에서 그에 대응하는 스캔 연결 홀(SCH)을 통해 그에 대응하는 스캔 배면 배선(도 45의 SBL)에 연결될 수 있다. 즉, 수직 스캔 배선(VRSL)들은 스캔 연결 홀(SCH)들에 일대일로 대응될 수 있다.
수직 스캔 배선(VRSL)들 각각은 제2 표시 영역(DA2)에서 그에 대응하는 스캔 홀(SSH)을 통해 그에 대응하는 스캔 배선(SL)에 연결될 수 있다. 즉, 수직 스캔 배선(VRSL)들은 스캔 홀(SSH)들과 일대일로 대응될 수 있다.
도 45는 일 실시예에 따른 표시 장치를 보여주는 저면도이다.
도 45에서는 스캔 회로 보드(SCB)가 생략된 것에서 도 3의 실시예와 차이가 있다. 도 45에서는 도 3의 실시예와 차이점 위주로 설명한다.
도 45를 참조하면, 스캔 배면 배선(SBL)들 각각은 그에 대응하는 스캔 연결 홀(SCH)을 통해 그에 대응하는 스캔 배선(도 44의 SL)에 연결될 수 있다. 즉, 스캔 배면 배선(SBL)들은 스캔 연결 홀(SCH)들에 일대일로 대응될 수 있다. 스캔 배면 배선(SBL)들 각각은 그에 대응하는 스캔 패드 홀(SPH)을 통해 제2 소스 회로 보드(DCB2)의 범프에 연결될 수 있다. 즉, 스캔 배면 배선(SBL)들은 제2 소스 회로 보드(DCB2)의 범프들에 일대일로 대응될 수 있다.
이에 따라, 스캔 배선(SL)들은 스캔 홀(SSH)들, 수직 스캔 배선(VRSL)들, 스캔 연결 홀(SCH)들, 및 스캔 배면 배선(SBL)들을 통해 제2 소스 회로 보드(DCB2)의 범프들에 전기적으로 연결될 수 있다. 따라서, 제2 소스 회로 보드(DCB2)의 제2 소스 구동부(DDU2)의 스캔 신호들은 스캔 배면 배선(SBL)들, 스캔 연결 홀(SCH)들, 수직 스캔 배선(VRSL)들, 및 스캔 홀(SSH)들을 통해 스캔 배선(SL)들에 인가될 수 있다.
도 44 및 도 45와 같이, 스캔 회로 보드(SCB)와 스캔 구동부(SDU)를 생략하더라도, 스캔 배선(SL)들은 스캔 홀(SSH)들, 수직 스캔 배선(VRSL)들, 스캔 연결 홀(SCH)들, 및 스캔 배면 배선(SBL)들을 통해 제2 소스 회로 보드(DCB2)의 범프들에 전기적으로 연결됨으로써, 제2 소스 회로 보드(DCB2)로부터 스캔 신호들을 공급받을 수 있다. 그러므로, 스캔 회로 보드(SCB)와 스캔 구동부(SDU)의 생략으로 인해, 제조 비용이 절감될 수 있다.
도 46은 일 실시예에 따른 제1 표시 장치의 서브 화소들을 보여주는 레이아웃 도이다.
도 46에서는 수직 스캔 배선(VRSL)들이 추가된 것에서 도 4의 실시예와 차이가 있다. 도 46에서는 도 4의 실시예와 차이점 위주로 설명한다.
도 46을 참조하면, 수직 스캔 배선(VRSL)은 스캔 홀(SSH)을 통해 스캔 배선(SL)에 연결될 수 있다. 이로 인해, 수직 스캔 배선(VRSL)의 스캔 신호는 스캔 배선(SL)에 공급될 수 있다.
수직 스캔 배선(VRSL)은 제1 전원 배선(VSL)과 제1 전원 연결 홀(PCH1) 사이에 배치될 수 있다. 또한, 수직 스캔 배선(VRSL)은 센싱 배선(SNL)과 제1 전원 연결 홀(PCH1) 사이에 배치될 수 있다.
수직 스캔 배선(VRSL)은 제1 전원 배선(VSL)과 제2 전원 연결 홀(PCH2) 사이에 배치될 수 있다. 또한, 수직 스캔 배선(VRSL)은 센싱 배선(SNL)과 제2 전원 연결 홀(PCH2) 사이에 배치될 수 있다.
제1 전원 배선(VSL)과 센싱 배선(SNL) 사이에 제1 전원 연결 홀(PCH1)과 제2 전원 연결 홀(PCH2)이 배치되지 않는 경우, 수직 스캔 배선(VRSL)은 제1 전원 배선(VSL)과 센싱 배선(SNL) 사이에 배치될 수 있다.
도 47은 도 46의 제1 내지 제3 화소 구동부들, 제1 전원 연결 홀, 및 제1 전원 패드 홀의 일 예를 보여주는 레이아웃 도이다.
도 47에서는 수직 스캔 배선(VRSL)들이 추가된 것에서 도 20의 실시예와 차이점이 있다. 도 47에서는 도 20의 실시예와 차이점 위주로 설명한다.
도 47을 참조하면, 제1 전원 배선(VSL)과 제1 전원 연결 홀(PCH1) 사이에 수직 스캔 배선(VRSL)이 배치될 수 있다. 제1 전원 연결부(PC1)와 제1 전원 연결 전극(VSE1)은 일체로 형성될 수 있다. 제1 전원 연결부(PC1)는 수직 스캔 배선(VRSL)과 상이한 층에 배치되므로, 수직 스캔 배선(VRSL)을 가로질러 제1 전원 연결 홀(PCH1)을 통해 제1 전원 배면 배선(VSBL)에 연결될 수 있다.
한편, 도 47에 도시된 U-U’를 따라 절단한 제1 표시 장치의 일 예는 수직 스캔 배선(VRSL)이 제1 전원 배선(VSL)과 제1 전원 연결 홀(PCH1) 사이에 배치되며, 제3 방향(Z축 방향)에서 제1 전원 연결부(PC1)와 중첩하는 것을 제외하고는 도 21, 도 22, 및 도 23 중 어느 하나에 도시된 바와 실질적으로 동일할 수 있다.
예를 들어, 제1 전원 연결부(PC1)는 도 21와 유사하게, 제2 배리어막(BR2), 제2 기판(SUB2), 제3 배리어막(BR3), 게이트 절연막(130), 및 층간 절연막(140)을 관통하는 제1 전원 연결 홀(PCT1)을 통해 제1 전원 배면 배선(VSBL)에 연결될 수 있다.
또는, 제1 전원 연결부(PC1)는 도 22와 유사하게, 제2 배리어막(BR2), 제3 배리어막(BR3), 게이트 절연막(130), 및 층간 절연막(140)을 관통하는 제1 전원 연결 홀(PCH1)을 통해 제1 전원 배면 배선(VSBL)에 연결될 수 있다.
또는, 제1 전원 연결부(PC1)는 도 23과 유사하게, 제3 배리어막(BR3), 제4 배리어막(BR4), 게이트 절연막(130), 및 층간 절연막(140)을 관통하는 제1 전원 연결 홀(PCH1)을 통해 제1 전원 배면 배선(VSBL)에 연결될 수 있다.
도 48은 도 46의 제1 내지 제3 화소 구동부들, 제1 전원 연결 홀, 및 제1 전원 패드 홀의 또 다른 예를 보여주는 레이아웃 도이다.
도 48에서는 수직 스캔 배선(VRSL)들이 추가된 것에서 도 24의 실시예와 차이점이 있다. 도 48에서는 도 24의 실시예와 차이점 위주로 설명한다.
도 48을 참조하면, 제1 전원 배선(VSL)과 제1 전원 연결 홀(PCH1) 사이에 수직 스캔 배선(VRSL)이 배치될 수 있다. 제1 전원 연결부(PC1)와 제2 전원 연결 전극(VSE2)은 일체로 형성될 수 있다. 제1 전원 연결부(PC1)는 수직 스캔 배선(VRSL)과 상이한 층에 배치되므로, 수직 스캔 배선(VRSL)을 가로질러 제1 전원 연결 홀(PCH1)을 통해 제1 전원 배면 배선(VSBL)에 연결될 수 있다.
한편, 도 48에 도시된 V-V’를 따라 절단한 제1 표시 장치의 일 예는 수직 스캔 배선(VRSL)이 제1 전원 배선(VSL)과 제1 전원 연결 홀(PCH1) 사이에 배치되며, 제3 방향(Z축 방향)에서 제1 전원 연결부(PC1)와 중첩하는 것을 제외하고는 도 25, 도 26, 및 도 27 중 어느 하나에 도시된 바와 실질적으로 동일할 수 있다.
예를 들어, 제1 전원 연결부(PC1)는 도 25와 유사하게, 제2 배리어막(BR2), 제2 기판(SUB2), 제3 배리어막(BR3), 및 게이트 절연막(130)을 관통하는 제1 전원 연결 홀(PCT1)을 통해 제1 전원 배면 배선(VSBL)에 연결될 수 있다.
또는, 제1 전원 연결부(PC1)는 도 26과 유사하게, 제2 배리어막(BR2), 제3 배리어막(BR3), 및 게이트 절연막(130)을 관통하는 제1 전원 연결 홀(PCH1)을 통해 제1 전원 배면 배선(VSBL)에 연결될 수 있다.
또는, 제1 전원 연결부(PC1)는 도 27과 유사하게, 제3 배리어막(BR3), 제4 배리어막(BR4), 및 게이트 절연막(130)을 관통하는 제1 전원 연결 홀(PCH1)을 통해 제1 전원 배면 배선(VSBL)에 연결될 수 있다.
도 49는 도 46의 제1 내지 제3 화소 구동부들, 제2 전원 연결 홀, 및 제2 전원 패드 홀의 일 예를 보여주는 레이아웃 도이다.
도 49를 참조하면, 제2 전원 배선(VDL)과 제2 전원 연결 홀(PCH2) 사이에 수직 스캔 배선(VRSL)이 배치될 수 있다. 제2 전원 연결부(PC2)와 제3 전원 연결 전극(VDE)은 일체로 형성될 수 있다. 제2 전원 연결부(PC2)는 수직 스캔 배선(VRSL)과 상이한 층에 배치되므로, 수직 스캔 배선(VRSL)을 가로질러 제2 전원 연결 홀(PCH2)을 통해 제2 전원 배면 배선(VDBL)에 연결될 수 있다.
한편, 도 49에 도시된 X-X’를 따라 절단한 제1 표시 장치의 일 예는 수직 스캔 배선(VRSL)이 제2 전원 배선(VDL)과 제2 전원 연결 홀(PCH2) 사이에 배치되며, 제3 방향(Z축 방향)에서 제2 전원 연결부(PC2)와 중첩하는 것을 제외하고는 도 29, 도 30, 및 도 31 중 어느 하나에 도시된 바와 실질적으로 동일할 수 있다.
예를 들어, 제2 전원 연결부(PC2)는 도 29와 같이 제2 배리어막(BR2), 제2 기판(SUB2), 제3 배리어막(BR3), 게이트 절연막(130), 및 층간 절연막(140)을 관통하는 제2 전원 연결 홀(PCH2)을 통해 제2 전원 배면 배선(VDBL)에 연결될 수 있다.
또는, 제2 전원 연결부(PC2)는 도 30과 같이 제2 배리어막(BR2), 제3 배리어막(BR3), 게이트 절연막(130), 및 층간 절연막(140)을 관통하는 제2 전원 연결 홀(PCH2)을 통해 제2 전원 배면 배선(VDBL)에 연결될 수 있다.
또는, 제2 전원 연결부(PC2)는 도 31과 같이 제3 배리어막(BR3), 제4 배리어막(BR4), 게이트 절연막(130), 및 층간 절연막(140)을 관통하는 제2 전원 연결 홀(PCH2)을 통해 제2 전원 배면 배선(VDBL)에 연결될 수 있다.
도 50은 또 다른 실시예에 따른 제1 표시 장치의 서브 화소들을 보여주는 레이아웃 도이다.
도 50에서는 수직 스캔 배선(VRSL)들이 추가된 것에서 도 32의 실시예와 차이가 있다. 도 50에서는 도 32의 실시예와 차이점 위주로 설명한다.
도 50을 참조하면, 수직 스캔 배선(VRSL)은 스캔 홀(SSH)을 통해 스캔 배선(SL)에 연결될 수 있다. 이로 인해, 수직 스캔 배선(VRSL)의 스캔 신호는 스캔 배선(SL)에 공급될 수 있다.
수직 스캔 배선(VRSL)은 제1 전원 배선(VSL)과 제1 전원 연결 홀(PCH1) 사이에 배치될 수 있다. 또한, 수직 스캔 배선(VRSL)은 센싱 배선(SNL)과 제1 전원 연결 홀(PCH1) 사이에 배치될 수 있다.
수직 스캔 배선(VRSL)은 제1 전원 배선(VSL)과 제2 전원 연결 홀(PCH2) 사이에 배치될 수 있다. 또한, 수직 스캔 배선(VRSL)은 센싱 배선(SNL)과 제2 전원 연결 홀(PCH2) 사이에 배치될 수 있다.
제1 전원 배선(VSL)과 센싱 배선(SNL) 사이에 제1 전원 연결 홀(PCH1)과 제2 전원 연결 홀(PCH2)이 배치되지 않는 경우, 수직 스캔 배선(VRSL)은 제1 전원 배선(VSL)과 센싱 배선(SNL) 사이에 배치될 수 있다.
도 51은 도 50의 제1 내지 제3 화소 구동부들, 데이터 연결 홀, 및 데이터 패드 홀의 일 예를 보여주는 레이아웃 도이다.
도 51에서는 수직 스캔 배선(VRSL)들이 추가된 것에서 도 33의 실시예와 차이점이 있다. 도 51에서는 도 33의 실시예와 차이점 위주로 설명한다.
도 51을 참조하면, 제1 전원 배선(VSL)과 제1 전원 연결 홀(PCH1) 사이에 수직 스캔 배선(VRSL)이 배치될 수 있다. 데이터 연결부(DC)는 수직 스캔 배선(VRSL)과 상이한 층에 배치되므로, 수직 스캔 배선(VRSL)을 가로질러 제1 데이터 연결 홀(DCH1)을 통해 데이터 배면 배선(DBL)에 연결될 수 있다.
한편, 도 51에 도시된 Y-Y’를 따라 절단한 제1 표시 장치의 일 예는 수직 스캔 배선(VRSL)이 제1 전원 배선(VSL)과 제1 전원 연결 홀(PCH1) 사이에 배치되며, 제3 방향(Z축 방향)에서 데이터 연결부(DC)와 중첩하는 것을 제외하고는 도 34에 도시된 바와 실질적으로 동일할 수 있다.
예를 들어, 데이터 연결부(DC)는 도 34와 유사하게, 제2 배리어막(BR2), 제2 기판(SUB2), 제3 배리어막(BR3), 및 게이트 절연막(130)을 관통하는 제1 데이터 연결 홀(DCH1)을 통해 데이터 배면 배선(DBL)에 연결될 수 있다.
또는, 데이터 배면 배선(DBL)이 제2 기판(SUB2) 상에 배치되는 경우, 데이터 연결부(DC)는 제2 배리어막(BR2), 제3 배리어막(BR3), 및 게이트 절연막(130)을 관통하는 제1 데이터 연결 홀(DCH)을 통해 데이터 배면 배선(DBL)에 연결될 수 있다.
또는, 데이터 배면 배선(DBL)이 제2 기판(SUB2) 상에 배치되는 제2 배리어막(BR2) 상에 배치되는 경우, 데이터 연결부(DC)는 제3 배리어막(BR3), 제4 배리어막(BR4), 및 게이트 절연막(130)을 관통하는 제1 데이터 연결 홀(DCH1)을 통해 데이터 배면 배선(DBL)에 연결될 수 있다.
도 52는 도 50의 제1 내지 제3 화소 구동부들, 데이터 연결 홀, 및 데이터 패드 홀의 일 예를 보여주는 레이아웃 도이다.
도 52에서는 수직 스캔 배선(VRSL)들이 추가된 것에서 도 35의 실시예와 차이점이 있다. 도 52에서는 도 35의 실시예와 차이점 위주로 설명한다.
도 52를 참조하면, 제1 전원 배선(VSL)과 제1 전원 연결 홀(PCH1) 사이에 수직 스캔 배선(VRSL)이 배치될 수 있다. 데이터 연결부(DC)는 수직 스캔 배선(VRSL)과 상이한 층에 배치되므로, 수직 스캔 배선(VRSL)을 가로질러 제1 데이터 연결 홀(DCH1)을 통해 데이터 배면 배선(DBL)에 연결될 수 있다.
한편, 도 52에 도시된 Z-Z’를 따라 절단한 제1 표시 장치의 일 예는 수직 스캔 배선(VRSL)이 제1 전원 배선(VSL)과 제1 전원 연결 홀(PCH1) 사이에 배치되며, 제3 방향(Z축 방향)에서 데이터 연결부(DC)와 중첩하는 것을 제외하고는 도 36에 도시된 바와 실질적으로 동일할 수 있다.
예를 들어, 데이터 연결부(DC)는 도 36과 유사하게, 제2 배리어막(BR2), 제2 기판(SUB2), 제3 배리어막(BR3), 게이트 절연막(130), 및 층간 절연막(140)을 관통하는 제1 데이터 연결 홀(DCH1)을 통해 데이터 배면 배선(DBL)에 연결될 수 있다.
또는, 데이터 배면 배선(DBL)이 제2 기판(SUB2) 상에 배치되는 경우, 데이터 연결부(DC)는 제2 배리어막(BR2), 제3 배리어막(BR3), 게이트 절연막(130), 및 층간 절연막(140)을 관통하는 제1 데이터 연결 홀(DCH)을 통해 데이터 배면 배선(DBL)에 연결될 수 있다.
또는, 데이터 배면 배선(DBL)이 제2 기판(SUB2) 상에 배치되는 제2 배리어막(BR2) 상에 배치되는 경우, 데이터 연결부(DC)는 제3 배리어막(BR3), 제4 배리어막(BR4), 게이트 절연막(130), 및 층간 절연막(140)을 관통하는 제1 데이터 연결 홀(DCH1)을 통해 데이터 배면 배선(DBL)에 연결될 수 있다.
도 53은 도 50의 제1 내지 제3 화소 구동부들, 센싱 연결 홀, 및 센싱 패드 홀의 일 예를 보여주는 레이아웃 도이다.
도 53의 실시예는 수직 스캔 배선(VRSL)들이 추가된 것에서 도 37의 실시예와 차이점이 있다. 도 53에서는 도 37의 실시예와 차이점 위주로 설명한다.
도 53을 참조하면, 센싱 배선(SNL)과 센싱 연결 홀(SNCH) 사이에 수직 스캔 배선(VRSL)이 배치될 수 있다. 센싱 연결부(SNC)는 수직 스캔 배선(VRSL)과 상이한 층에 배치되므로, 수직 스캔 배선(VRSL)을 가로질러 센싱 연결 홀(SNH)을 통해 센싱 배면 배선(SNBL)에 연결될 수 있다.
한편, 도 53에 도시된 AA-AA’를 따라 절단한 제1 표시 장치의 일 예는 수직 스캔 배선(VRSL)이 센싱 배선(SNL)과 센싱 연결 홀(SNCH) 사이에 배치되며, 제3 방향(Z축 방향)에서 센싱 연결부(SNC)와 중첩하는 것을 제외하고는 도 38에 도시된 바와 실질적으로 동일할 수 있다.
예를 들어, 센싱 연결부(SNC)는 도 38과 유사하게, 제2 배리어막(BR2), 제2 기판(SUB2), 제3 배리어막(BR3), 게이트 절연막(130), 및 층간 절연막(140)을 관통하는 센싱 연결 홀(SNCT)을 통해 센싱 배면 배선(SNBL)에 연결될 수 있다.
또는, 센싱 배면 배선(SNBL)이 제2 기판(SUB2) 상에 배치되는 경우, 센싱 연결부(SNC)는 제2 배리어막(BR2), 제3 배리어막(BR3), 게이트 절연막(130), 및 층간 절연막(140)을 관통하는 센싱 연결 홀(SNCH)을 통해 센싱 배면 배선(SNBL)에 연결될 수 있다.
또는, 센싱 배면 배선(SNBL)이 제2 기판(SUB2) 상에 배치되는 제2 배리어막(BR2) 상에 배치되는 경우, 센싱 연결부(SNC)는 제3 배리어막(BR3), 제4 배리어막(BR4), 게이트 절연막(130), 및 층간 절연막(140)을 관통하는 센싱 연결 홀(SNCH)을 통해 센싱 배면 배선(SNBL)에 연결될 수 있다.
도 54는 또 다른 실시예에 따른 제1 표시 장치의 서브 화소들을 보여주는 레이아웃 도이다.
도 54에서는 수직 스캔 배선(VRSL)들이 추가된 것에서 도 41의 실시예와 차이가 있다. 도 54에서는 도 41의 실시예와 차이점 위주로 설명한다.
도 54를 참조하면, 수직 스캔 배선(VRSL)은 스캔 홀(SSH)을 통해 스캔 배선(SL)에 연결될 수 있다. 이로 인해, 수직 스캔 배선(VRSL)의 스캔 신호는 스캔 배선(SL)에 공급될 수 있다.
수직 스캔 배선(VRSL)은 제1 전원 배선(VSL)과 제1 전원 연결 홀(PCH1) 사이에 배치될 수 있다. 또한, 수직 스캔 배선(VRSL)은 센싱 배선(SNL)과 제1 전원 연결 홀(PCH1) 사이에 배치될 수 있다.
수직 스캔 배선(VRSL)은 제1 전원 배선(VSL)과 제2 전원 연결 홀(PCH2) 사이에 배치될 수 있다. 또한, 수직 스캔 배선(VRSL)은 센싱 배선(SNL)과 제2 전원 연결 홀(PCH2) 사이에 배치될 수 있다.
제1 전원 배선(VSL)과 센싱 배선(SNL) 사이에 제1 전원 연결 홀(PCH1)과 제2 전원 연결 홀(PCH2)이 배치되지 않는 경우, 수직 스캔 배선(VRSL)은 제1 전원 배선(VSL)과 센싱 배선(SNL) 사이에 배치될 수 있다.
도 55는 도 54의 제1 내지 제3 화소 구동부들, 스캔 연결 홀, 및 스캔 패드 홀의 일 예를 보여주는 레이아웃 도이다.
도 55의 실시예는 수직 스캔 배선(VRSL)들이 추가된 것에서 도 42의 실시예와 차이점이 있다. 도 55에 도시된 K-K’를 따라 절단한 제1 표시 장치의 일 예는 도 43을 결부하여 이미 앞에서 설명하였다. 한편, 본 명세서에서 스캔 배선(SL), 데이터 배선(DL), 센싱 배선(SNL), 제1 전원 배선(VSL), 및 제2 전원 배선(VDL)은 도전 배선으로 통칭될 수 있다. 즉, 도전 배선은 스캔 배선(SL), 데이터 배선(DL), 센싱 배선(SNL), 제1 전원 배선(VSL), 및 제2 전원 배선(VDL)을 포함할 수 있다.
또한, 제1 전원 배면 배선(VSBL), 제2 전원 배면 배선(VDBL), 데이터 배면 배선(DBL), 센싱 배면 배선(SNBL), 및 스캔 배면 배선(SBL)은 도전 배면 배선으로 통칭될 수 있다. 즉, 도전 배면 배선은 제1 전원 배면 배선(VSBL), 제2 전원 배면 배선(VDBL), 데이터 배면 배선(DBL), 센싱 배면 배선(SNBL), 및 스캔 배면 배선(SBL)을 포함할 수 있다.
또한, 제1 전원 연결 홀(PCH1), 제2 전원 연결 홀(PCH2), 제1 데이터 연결 홀(DCH1), 센싱 연결 홀(SNCH), 및 스캔 연결 홀(SCH)은 도전 연결 홀로 통칭될 수 있다. 즉, 도전 연결 홀은 제1 전원 연결 홀(PCH1), 제2 전원 연결 홀(PCH2), 제1 데이터 연결 홀(DCH1), 센싱 연결 홀(SNCH), 및 스캔 연결 홀(SCH)을 포함할 수 있다.
또한, 제1 전원 연결부(PC1), 제2 전원 연결부(PC2), 데이터 연결부(DC1), 센싱 연결부(SNC), 스캔 연결부(SC)는 도전 연결부로 통칭될 수 있다. 즉, 도전 연결부는 제1 전원 연결부(PC1), 제2 전원 연결부(PC2), 데이터 연결부(DC1), 센싱 연결부(SNC), 스캔 연결부(SC)를 포함할 수 있다.
나아가, 제1 전원 패드 홀(PPH1), 제2 전원 패드 홀(PPH2), 데이터 패드 홀(DPH), 센싱 패드 홀(SNPH), 및 스캔 패드 홀(SPH)은 도전 패드 홀로 통칭될 수 있다. 즉, 도전 패드 홀은 제1 전원 패드 홀(PPH1), 제2 전원 패드 홀(PPH2), 데이터 패드 홀(DPH), 센싱 패드 홀(SNPH), 및 스캔 패드 홀(SPH)을 포함할 수 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시예들을 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명의 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
10: 표시 장치 100: 표시 패널
200: 표시 구동 회로 300: 회로 보드
171: 제1 전극 172: 발광 소자
173: 제2 전극 174: 제1 접촉 전극
175: 제2 접촉 전극

Claims (38)

  1. 제1 기판;
    상기 제1 기판 상에 배치되는 제1 전원 배면 배선;
    상기 제1 전원 배면 배선 상에 배치되는 제2 기판;
    상기 제2 기판 상에 배치되는 복수의 스위칭 소자들을 포함하는 화소 구동부; 및
    상기 제2 기판을 관통하여 상기 제1 전원 배면 배선을 노출하는 제1 전원 연결 홀을 구비하는 표시 장치.
  2. 제1 항에 있어서,
    상기 제1 전원 연결 홀은 상기 제2 기판의 두께 방향에서 상기 화소 구동부와 중첩하지 않는 표시 장치.
  3. 제1 항에 있어서,
    상기 제1 기판을 관통하여 상기 제1 전원 배면 배선을 노출하는 제1 전원 패드 홀을 더 구비하는 표시 장치.
  4. 제3 항에 있어서,
    상기 제1 전원 패드 홀을 통해 상기 제1 전원 배면 배선에 전기적으로 연결되는 범프를 포함하는 회로 보드; 및
    상기 제1 전원 배면 배선과 상기 범프 사이에 배치되는 도전 접착제를 더 구비하는 표시 장치.
  5. 제4 항에 있어서,
    상기 제1 기판 아래에 배치되며, 금속 물질을 포함하는 방열층을 더 구비하는 표시 장치.
  6. 제5 항에 있어서,
    상기 방열층은 상기 회로 보드 상에 배치되는 표시 장치.
  7. 제1 항에 있어서,
    상기 제1 전원 배면 배선에는 제1 전원 전압이 인가되는 표시 장치.
  8. 제7 항에 있어서,
    상기 제2 기판 상에 배치되며, 상기 제1 전원 배면 배선에 전기적으로 연결되는 제1 전원 배선을 더 구비하는 표시 장치.
  9. 제8 항에 있어서,
    상기 제1 전원 배선으로부터 돌출되며, 상기 제1 전원 연결 홀을 통해 상기 제1 전원 배면 배선에 연결되는 제1 전원 연결부를 더 구비하는 표시 장치.
  10. 제8 항에 있어서,
    상기 제1 전원 배선과 중첩하며, 제1 전원 콘택홀을 통해 상기 제1 전원 배선에 연결되는 제1 전원 연결 전극을 더 구비하는 표시 장치.
  11. 제10 항에 있어서,
    상기 제1 전원 연결 전극으로부터 돌출되며, 상기 제1 전원 연결 홀을 통해 상기 제1 전원 배면 배선에 연결되는 제1 전원 연결부를 더 구비하는 표시 장치.
  12. 제10 항에 있어서,
    상기 제1 전원 배선 및 상기 제1 전원 연결 전극과 중첩하며, 제2 전원 콘택홀을 통해 상기 제1 전원 배선에 연결되는 제2 전원 연결 전극을 더 포함하는 표시 장치.
  13. 제12 항에 있어서,
    상기 제2 전원 연결 전극으로부터 돌출되며, 상기 제1 전원 연결 홀을 통해 상기 제1 전원 배면 배선에 연결되는 제1 전원 연결부를 더 포함하는 표시 장치.
  14. 제11 항 또는 제13 항에 있어서,
    제1 방향으로 연장되는 스캔 배선; 및
    상기 제1 방향과 교차하는 제2 방향으로 연장되며, 스캔 콘택홀을 통해 상기 스캔 배선에 연결되는 수직 스캔 배선을 더 구비하고,
    상기 제1 전원 연결부는 상기 제2 기판의 두께 방향에서 상기 수직 스캔 배선과 중첩하는 표시 장치.
  15. 제7 항에 있어서,
    상기 제1 기판 상에 배치되며, 상기 제1 전원 전압과 다른 제2 전원 전압이 인가되는 제2 전원 배면 배선을 더 구비하는 표시 장치.
  16. 제15 항에 있어서,
    상기 제2 기판을 관통하여 상기 제2 전원 배면 배선을 노출하는 제2 전원 연결 홀을 더 구비하는 표시 장치.
  17. 제16 항에 있어서,
    상기 제2 전원 연결 홀은 상기 제2 기판의 두께 방향에서 상기 화소 구동부와 중첩하지 않는 표시 장치.
  18. 제16 항에 있어서,
    상기 제1 기판을 관통하여 상기 제2 전원 배면 배선을 노출하는 제2 전원 패드 홀을 더 구비하는 표시 장치.
  19. 제16 항에 있어서,
    상기 제2 기판 상에 배치되며, 상기 제2 전원 배면 배선에 전기적으로 연결되는 제2 전원 배선; 및
    상기 제2 전원 배선과 중첩하며, 제2 전원 콘택홀을 통해 상기 제2 전원 배선에 연결되는 제2 전원 연결 전극을 더 포함하는 표시 장치.
  20. 제19 항에 있어서,
    상기 제2 전원 연결 전극으로부터 돌출되며, 상기 제2 전원 연결 홀을 통해 상기 제2 전원 배면 배선에 연결되는 제2 전원 연결부를 더 구비하는 표시 장치.
  21. 제19 항에 있어서,
    제1 방향으로 연장되는 스캔 배선; 및
    상기 제1 방향과 교차하는 제2 방향으로 연장되며, 스캔 콘택홀을 통해 상기 스캔 배선에 연결되는 수직 스캔 배선을 더 구비하고,
    상기 제2 전원 연결부는 상기 제2 기판의 두께 방향에서 상기 수직 스캔 배선과 중첩하는 표시 장치.
  22. 제1 항에 있어서,
    상기 화소 구동부 상에 배치되며, 광을 발광하는 발광부
    상기 발광부 상에 배치되며, 상기 발광부로부터 발광된 광의 파장을 변환하는 파장 변환층;
    상기 파장 변환층 상에 배치되며, 소정의 범위의 파장을 갖는 광을 투과시키는 컬러필터층; 및
    상기 컬러필터층 상에 배치되는 반사 방지층을 더 구비하는 표시 장치.
  23. 제22 항에 있어서,
    상기 반사 방지층은 제1 무기막, 제2 무기막, 및 유기막을 포함하고, 상기 제1 무기막과 상기 제2 무기막은 서로 다른 물질을 포함하는 표시 장치.
  24. 제22 항에 있어서,
    상기 반사 방지층 상에 배치되는 오버코트층; 및
    상기 오버코트층 상에 배치되는 윈도우를 더 구비하는 표시 장치.
  25. 제8 항에 있어서,
    상기 제1 기판 상에 배치되며, 데이터 전압이 인가되는 데이터 배면 배선을 더 구비하는 표시 장치.
  26. 제25 항에 있어서,
    상기 제2 기판을 관통하여 상기 데이터 배면 배선을 노출하는 제1 데이터 연결 홀을 더 구비하는 표시 장치.
  27. 제26 항에 있어서,
    상기 제1 데이터 연결 홀은 상기 제2 기판의 두께 방향에서 상기 화소 구동부와 중첩하지 않는 표시 장치.
  28. 제26 항에 있어서,
    상기 제1 기판을 관통하여 상기 데이터 배면 배선을 노출하는 데이터 패드 홀을 더 구비하는 표시 장치.
  29. 제26 항에 있어서,
    상기 제1 데이터 연결 홀을 통해 상기 데이터 배면 배선에 연결되는 데이터 연결부를 더 구비하는 표시 장치.
  30. 제29 항에 있어서,
    상기 제2 기판 상에 배치되며, 상기 데이터 연결부를 통해 상기 데이터 배면 배선에 전기적으로 연결되는 데이터 배선을 더 구비하는 표시 장치.
  31. 제29 항에 있어서,
    상기 데이터 연결부는 상기 제2 기판의 두께 방향에서 상기 제1 전원 배선과 중첩하는 표시 장치.
  32. 제29 항에 있어서,
    제1 방향으로 연장되는 스캔 배선; 및
    상기 제1 방향과 교차하는 제2 방향으로 연장되며, 스캔 콘택홀을 통해 상기 스캔 배선에 연결되는 수직 스캔 배선을 더 구비하고,
    상기 데이터 연결부는 상기 제2 기판의 두께 방향에서 상기 수직 스캔 배선과 중첩하는 표시 장치.
  33. 제1 기판;
    상기 제1 기판 상에 배치되는 제2 기판;
    상기 제2 기판 상에 배치되는 도전 배면 배선;
    상기 도전 배면 배선 상에 배치되는 제1 배리어막;
    상기 제1 배리어막 상에 배치되는 복수의 스위칭 소자들을 포함하는 화소 구동부; 및
    상기 제1 배리어막을 관통하여 상기 도전 배면 배선을 노출하는 도전 연결 홀을 구비하는 표시 장치.
  34. 제33 항에 있어서,
    상기 도전 연결 홀은 상기 제2 기판의 두께 방향에서 상기 화소 구동부와 중첩하지 않는 표시 장치.
  35. 제33 항에 있어서,
    상기 제1 기판과 상기 제2 기판을 관통하여 상기 도전 배면 배선을 노출하는 도전 패드 홀을 더 구비하는 표시 장치.
  36. 제33 항에 있어서,
    상기 제2 기판 상에 배치되며, 상기 도전 배면 배선 아래에 배치되는 제2 배리어막을 더 구비하는 표시 장치.
  37. 복수의 표시 장치와 복수의 표시 장치 사이에 배치되는 결합 영역을 구비하고,
    상기 복수의 표시 장치 각각은,
    기판;
    상기 기판의 일면 상에 배치되는 복수의 스위칭 소자들을 포함하는 화소 구동부;
    상기 기판의 일면 상에 배치되며, 제1 전원 전압이 인가되는 제1 전원 배면 배선;
    상기 기판의 일면 또는 타면 상에 배치되며, 상기 제1 전원 배면 배선에 전기적으로 연결되는 제1 전원 배선; 및
    상기 제1 전원 배선으로부터 돌출되며, 제1 전원 연결 홀을 통해 상기 제1 전원 배면 배선에 연결되는 제1 전원 연결부를 포함하며,
    상기 제1 전원 연결 홀은 상기 기판의 두께 방향에서 상기 화소 구동부와 중첩하지 않는 타일형 표시 장치.
  38. 제37 항에 있어서,
    제1 기판의 일면 상에 배치되며, 상기 제1 전원 전압과 다른 제2 전원 전압이 인가되는 제2 전원 배면 배선;
    제1 기판의 일면 또는 타면 상에 배치되며, 상기 제2 전원 배면 배선에 전기적으로 연결되는 제2 전원 배선; 및
    상기 제2 전원 배선으로부터 돌출되며, 제2 전원 연결 홀을 통해 상기 제2 전원 배면 배선과 접촉하는 제2 전원 연결부를 더 구비하고,
    상기 제2 전원 연결 홀은 상기 기판의 두께 방향에서 상기 화소 구동부와 중첩하지 않는 타일형 표시 장치.
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